JPS61123172A - 固体撮像装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野］ この発明は、静電誘導形トランジスタで構成した固体描
像装置に関する。

〔従来技術〕

従宋、固体撮像装置としてはＣＣＤ、ＢＢＤ等の電荷転
送素子を用いたものや、ＭＯＳ）ランジスタを用いたも
のなどが広く用いられており、更に光検出感度及び集積
度等の向上という観点から静１を誘導形トランジスタ（
以下ＳＩＴと称する）を用いたものが提案されている。

例えば、特開昭５５−１５２２９号公報には、ＳＩＴを
マトリックス状に配列し、該ｓ＋１′の各ソースを行導
線に、ドレインを列導線に、ゲートをクリア導線にそれ
ぞれ接続して構成した固体（最像装置が示されている。

第１図は、かかる５１１′を用いた固体撮像装置の一装
置素子を構成するＳ【Ｔの構造を示す断面図である。

図において、１はドレインを構成するｎ°ンυコン基板
で、該基板Ｉ上に不純物濃度が１０１２〜Ｉ０１′原子
／ｄのローシリコンエビクキノヤル層２を成長させ、こ
のエビタキソヤル層２の表面に、」へ拡散法などにより
ｎ゛ソース領域３及びｐ’ｌ；３号蓄積ゲート領域４を
形成する。そして、通常このり・−ト領域４はソース領
域３を囲むようにり／グ伏に形成され、またソース領域
３の拡散深さはケ−ト領域４の拡散深さよりも浅く形成
され°ζいる。

ソース領域３上にはソース電極５を形成し　工ピタキノ
ヤル層２の表面は４明絶縁膜６で覆うと共に信号蓄積ゲ
ルト頭載４の一部には絶縁膜６を介してゲート電極７を
形成している。そして、信号蓄積ゲート領域４とその上
に被着された絶縁膜６と更にその士に被着されたゲート
電極７とでケーートコンデンサ８を構成している。また
ｎ　エビタキノヤルＮ２はチャフル領域を構成するもの
であり、光入力のない定常状態において、すなわちゲー
ト電位Ｏｖであってもチャネル領域はすてに空乏化され
ていて、ノース・ドレイン間が順方向にバイアスされて
もソース・ドレイン間には＠　’ＩＩＬが流れないよう
に構成されている。

このように構成されたＳＩＴにおいて　光入力が与えら
れると、チャネル８ＪｆＪ！！２内、あるいはゲート空
乏層内で、正孔−電子対が生成され、このうち電子は接
地されたドレイン１に流れ去るが、正孔は信号蓄積ゲー
ト領域４にＭ積され、これに接続されたゲートコンデン
サ８を充電し、ゲート電位を、Ｓ　Ｖ　６だけ変化させ
る。ここでゲートコンデ゛／す８の容量をＣＧ、ゲート
接合容量をＣ４とし、光入力によって発生され、信号蓄
積ゲーｈｊｉｊｉ域４に蓄積された電荷をＱＬとすると
５．ＶＧ−Ｑｔ　／　（Ｃ，＋Ｃｊ　’Ｉ　となる。あ
る蓄積時間が経過した後、ゲート端子９にゲート読み出
しパルスφ、が与えられると、ゲート電位はφ。に−ｖ
Ｇが加わったものとなり、信号蓄積ゲート領域４とソー
ス領域３との間の電位は低下して空乏層が城少し、ソー
ス　ドレイン間に光入力に対応したトレイン電流が流れ
る。このドレイン電流は、ＳＩＴの増幅作用のためｂ　
Ｖ　（が増幅変倍されたものとなり、大きなものとなる
。なお、ＳＩＴのソースとドレインとを入れ替えても同
様の動作をするものである。

ところで、上記のようなＳＩＴを用いた固体撮像装置に
おいて高解像度を有する固体撮像装置を作製しようとす
る場合には、素子面積を極めて縮小化する必要があるが
、ＳＩＴは電気特性がその構造に太き（左右されるため
、設計上要求される特性を得るためのプロセス制御が非
常に困鼎であるという問題点がある。

〔発明の目的〕

本発明は、ＳＩＴを用いた固体撮像装置において高解像
度のものを製作する際の問題点を解決すべくなされたも
ので、素子面積が極めて小さくでき、且つ電気特性を容
易に調整できるようにしたＳＩＴを用いた固体撮像装置
を提供することを目的とする。

〔発明の概要〕

本発明は、ＳＩＴを用いた固体撮像装置において、前記
ＳＩＴからなる撮像素子間を分離するための分Ｍ領域を
、隣接素子の各７一ス領域間に形成した溝に絶縁膜を介
して不純物ドープ多結晶ノリコン膜を埋め込み、該多結
晶ノリコン股上に電極を形成して構成し、各素子間を有
効に分離すると共に、前記電極に制御電圧を印加するこ
とによりゲートとしての機能を与えて、素子面積の縮小
化を計り、且つ各素子の電気特性を容易に調整できるよ
うにするものである。

〔発明の実施例〕

以下図面を参明しながら本発明に係る固体撮像装置の実
施例を詳細に説明する。なお、Ｓ　Ｉ　’ｌは先に述べ
たように、ソースとドレインとを入れ替えても同様に動
作するものであるが、次に述べる各実施例ではドレイン
を構成するｎ゛ソリコン哉板上に成長させたｎ−エビタ
キノヤル層にソース領域及びゲート領域を形成するもの
として説明する。

第２図は、本発明に係る固体撮像装置の一実施例を示す
もので、固体撮像装置を構成するＳＩＴ素子の隣接する
二素子の断面を模式的に示したものである。図において
、ＩＩはトレインを構成する口°　ノリコン基板で、１
２は該基板１１−ヒに形成されたチャネル領域のための
ｎ−エビタキンヤル層である。　１３．１４は該エピタ
キンヤル層１２の表面に形成されたｐ°信号蓄積ゲート
領域及びｎ゛ソース領域ある。１５は隣接するＳｔＴ素
子間を電気的に分離するため、隣接する素子の各ソース
領域１４゜１４の中間のエビタキソヤル層１２に形成さ
れた分離溝で、該分離溝Ｉ５の壁面には絶縁膜１６か形
成されて不純物ドープ多結晶シリコン膜１７が埋め込ま
れており、これらで溝形絶縁物分離領域１８を構成して
いる。　１９．、、、　＋９−ｚ＋　１９−：＋はエピ
タキシャル層１２及び不純物ドープ多結晶ノリコノｌＩ
’ｉ＋７の表面を覆った透明絶縁膜であり、２０は透明
絶縁ｌ１９１９−ｚ上に形成されたゲートコンデンサの
電極を形成する不純物ドープ多結晶ノリコン膜で、咳ゲ
ートコノデンサ電極２０上には透明絶縁膜１９−．が形
成されている。２１はソース領域Ｊ４に接続したソース
電極、２２はゲートコンデンサ電極２０に接続したゲー
ト電極、２３は不純物ドープ多結晶ソリコン膜１７に接
続した分離領域電極であり、２４はゲート電極２２から
導出したゲート端子、２５はソース電極２１から導出し
たソース端子、２６は分離領域電極２３から導出した分
離領域外部端子である。

このように構成されているＳＩＴ固体固体製像装置いて
、溝形絶縁物分離領域１８の外部端子２６に負電圧を加
えることにより、分離溝１５の周囲のｎ−エピタキシャ
ル層１２のチャネル領域は大きく空乏化され、ごれとｐ
゛ゲート領域１３による空乏化により、多数キャリアの
チャネルをピンチオフしてＳＩＴとしての動作を保証す
るようにしている。

ＳＩＴは先に述べたように、その特性が構造に非常に敏
感であり、プロセス制御が難しいが　本発明によれば、
上記実施例で示したようζこ、溝形絶縁物分離領域１８
に加える電圧を調整することにより、ピンチオフ電圧を
制御することが可能となり、しかもこの分離領域１８に
加える電圧５よ、個々の素子毎、ライン毎、ブロック毎
、あるいはチップ毎に制御することができるので、プロ
セス上の問題による特性の設計値からのずれや、千ノ１
間のばらつき等を緩和し、各素子あるいは千ノ１間の特
性の均一化を計ることができる。

また、素子分離領域１８は絶縁物１６で屓われて形成さ
れているので、ｐ゛ゲート頑域１３から低心位側の分離
領域１８に向かって電流が流れ込むようなおそれもない
、更にまた、素子分離領域１８はゲート機能をもち、ゲ
ート領域の一部を兼ねているため、従来のリング状にゲ
ート領域を形成したものに比べ、大幅に素子面積を縮小
するごとができる。

第３図へ〜（０）は、第２図に示したＳ　Ｉ　Ｔ固体措
像装置の実施例の一過室素子（画素）を構成するＳＩＴ
の各製造段階における断面を示すもので、第２図と同一
部分には同一符号を付しである。固体逼像装置の各撮像
素子を構成するＳＩＴを製造するには、第３図＾に示す
ように、まず各ＳＩＴのドレインを形成するｎ゛　シリ
コン基鈑を用意し、この基板１１上に２×１０”〜５Ｘ
ＩＯ”原子／−のリン（Ｐ）、アンチモン（Ｓｂ）等の
ｎ形不純物を含むｎ−エピタキシャル層１２を形成する
。そして、その表面に遇明ｖｊＡｉ！膜１９−１を設け
、フォトリソグラフィ工程により素子分Ｍ　ｆｉＪｌ域
１８の形成予定領域を窓明けしたのち、透明１色庫本膜
１９−１をマスクとしてｎ−エピタキシャル層！２を深
くエツチングして分Ｍｍ１５を形成し、次いで分離１１
１１５の表面を絶縁膜１６で覆う。

次に第３図ＦＢ＋に示すように、素子分離／１１１５に
不純物ドープ多結晶ノリコンＩｌ’２１７を埋め込み、
その表面を透明絶縁Ｉｌ！１１Ｌ、で覆ったのら、通常
用いられるフォトリソグラフィ及び不純物拡散方法によ
りｐ°ゲート領Ｊｊ！＋３を形成する。この際、不純物
としでは主としてポロ／（Ｂ）を用い、拡散深さは１〜
４μｍ程度にする。

次に第３図Ｏに示すようにｐ゛ゲート領域１３上の透明
絶縁膜上に不純物ドープ多結晶ノリコン膜を埋設してゲ
ートコンデンサ電極２０を形成し、該電極２０とＰ°ゲ
ート領域１３間にゲートコンデ７ノサ絶縁膜１９−３を
介在させる。

次に第３図の１に示すように、ゲートコンデンサ電極２
０の表面を透明絶縁膜１９−１で覆ったのら、通常用い
られる方法でｎ゛ソース領域１４．　　ソース電極２１
．ゲート電極２２及び分離領域電極２３を形成してＳＩ
Ｔを完成させるものである。

第４図は、本発明の第２実施例の断面図で１、二の図に
おいても第２図と同一部分には同一符号を付しである。

この実施例は、第２図に示した第１実施例とは、ｐ゛ゲ
ート領域１３のソース領域１４に対面する側とは反対側
の一部１３−１を浅く形成している点が相違しているの
みで、他の点は第１実施例と同一構成のものである。こ
の実施例では、」記のようにｐ°ゲート領域１３の一部
１３．をｔ（＜形成したので、第２図に示した第１実施
例のものと比べて、短波長光に対する感度を向上させる
ことができる。

第５図は、本発明の第３実施例の断面図であり、この実
施例においても第２図に示した実施例と同一部分には同
一符号を付しである。この第３実施例は、ｐ″ゲート領
域１３のソース領域１４に対面する側の一部領域をｎ　
エピタキシャル層１２内に延長して埋め込んで形成した
埋め込みゲート領域１３−７を備えている点で、第２図
に示した第１実施例と相違しており、他の点は全て第１
実施例と同一構成のものである。このようなゲート領域
を形成することにより、短波長光に対する感度が一層向
上し、更にソース領域１４とｐ゛ゲート領域１．３．１
３．２間の絶縁耐圧を向上させることができる。

第６図は、本発明の第４実施例の断面図であり、この実
施例においても第２図に示した実施例と同一部分には同
一符号を付しである。この実施例は、第４図に示した第
２実施例の如く、ｐ°ゲートｆ＋Ｉ域１３のソース領域
１４と対面する側とは反対側の一部１３−９を浅く形成
すると共に、ノース領域１４と対面する側のｐ゛ゲート
領域１３−１を、ｎ　エピタキシャル層１２を掘り込ん
で形成した／ｊＩ３１の周囲に形成し、更に該溝３１の
壁面に絶縁膜３２を形成して、該冴３１内に不純物ドー
プ多結晶ノリコン膜３３を埋め込んで、ｐ°ゲート領域
１３−１と絶縁膜３２と多結晶ノリコン膜３３とでゲー
トコンデンサ３４を構成したものである。なお、その他
の構成は第１実施例と同一となっている。

この実施例は、第４図に示した第２実施例と同程度に短
波長光に対する感度が向上すると共にゲートコンデンサ
をｎ　エピタキシャル層１２に堀り込んだ溝３１内に形
成しているため、素子面積をより一層縮小することが可
能となる。

第７図は、本発明の第５実施例の断面図であり、この実
施例も第２図に示した実施例と同一部分には同一符号を
付しである。この実施例は、第５図に示した第３実施例
の如く、ソース領域１４と対面する側のｐ°ゲート’ａ
ｍ域１３の一部領域を、ｎ　エピタキシャル層１２内に
延長して埋め込んで形成した埋め込みゲートＳＩ域１３
−２を備えると共に、第６図に示した第４実施例のよう
に、ソース領域１４と対面する側とは反対側のｐ°ゲー
ト領域１３−４をｎ−エピタキシャル層１２を堀り込ん
で形成した溝３１の周囲に設け、更に咳溝３１の壁面に
絶縁膜３２を形成して該溝３１内に不純物ドープ多結晶
ノリコン膜３３を埋め込んで、ｐ°ゲート領域１３−４
と絶縁膜３２と多結晶シリコン膜３３とでゲートコンデ
ンサ３４を構成したものである。

この実施例では、第６図に示した第４実施例と同様に素
子面積を一層縮小すると共に、短波長光に対する感度が
、第５図に示した第３実施例のクロく一層向上させるこ
とができる。

第８図は、本発明の第６実施例を示す断面図であり、同
様に第２図と同一部分には同一符号を付しである。この
実施例は、ｐ゛ゲート領域３５をｎ−エピタキシャル層
２を堀り込んで形成した溝３６の周囲に形成し、更に第
６図に示した第４実施例と同（美に、ｔ／１３６の壁面
に絶縁１１！Ｊ３７を形成して咳溝３６内に不純物トー
プ多結晶ノリコン膜３８を埋め込んで、ｐ゛ゲートＲＪ
Ｉ域３５と絶縁膜３７と多結晶ノリコン膜３８とでゲー
トコンデンサ３９を構成したものである。この実施例は
上記各実施例のものに比べ、光検出感度が若干低下する
おそれがあるが、に記各実施例中、最も素子面積を縮小
することが可能である。

Ｃ発明の効果〕 以上実施例に基づいて詳細に説明したように、本発明に
よれば、ｎ−エピタキシャル層に設けた溝に絶縁物を介
して不純物ドープ多結晶ノリコン膜を埋め込んで形成し
た溝形絶縁物素子分離領域により隣接する５ＩＴｌｌＪ
＆像素子を分離すると共に、前記多結晶ンリコノ膜に制
御電圧を印加して該分離領域にＳＩＴ素子のゲートとし
ての機能を持たせることにより、素子面積を大幅に縮小
することができる。

また、前記分離領域の多結晶シリコン１１りにｐ′ゲー
ト領域とは独立した制御電圧を印加することにより、Ｓ
ＩＴ素子の電気的特性を変化させることが可能になり、
各素子毎、プロ、り毎あろシ弓、セチップ毎に印加電圧
を制御することによって、プロセス上の問題による特性
の設計値からのずれや、千ノ１間のばらつき等を補正し
、各素子間あるいはチップ間の特性の均一化を計ること
ができる。

【図面の簡単な説明】

第１図は、従来のＳＩＴ固体撮像装置の一１最像素子を
構成するＳＩＴの構成を示す断面図、第２図は、本発明
に係る固体橿像装置の第１実施例のＶ４接する二つの５
ｒｒｆｌｋ像素子を示す断面図、第３図へ〜＋０１は、
第２図に示した実施例の撮像素子を構成するＳＩＴの各
製造段階における態様を示す断面図、第４図は、本発明
の第２実施例の撮像素子を構成するＳＩＴを示す断面図
、第５図は、本発明の第３実施例の撮像素子を構成する
ＳＩＴを示す断面図、第６図は本発明の第４実施例の（
静像素子を構成するＳＩＴを示す断面図、第７図は、本
発明の第５実施例の撮像素子を構成するＳＩＴを示す断
面図、第８図は、本発明の第６実施例の撮像素子を構成
するＳＩＴを示す断面図である。 図において、１１はｎ゛シリコン基板Ｉ２はｎエピタキ
ノヤル層、１３は信号蓄積ゲート領域、１４はソース領
域、１５は分Ｍ溝、１６は絶縁膜、１７は不純物ドープ
多結晶ノリコン膜、１８は分離領域、１９−ｌ、１９．
−２．１Ｌ、、１９−４は透明絶縁膜、２０はゲートコ
ンデンサ電極、３１は溝、３２は絶縁膜、３３は不純物
ドープ多結晶ノリコン膜、３４はケートコンデンサ、３
５はゲート領域、３６は溝、３７は絶縁ｎ２．３８は不
純物ドープ多結晶ノリコン膜、３９はケートコンデンサ
を示す。 特許出願人　オリノバス光学工業株武会社代理人弁理士
　　最　　上　　健　　冶第１　図 〕 東２図 ＋ｌ＋ｉ　　　　　＋６　　　　　１１第３図 東４図 荊５図 第６図 第７図

Claims (1)

【特許請求の範囲】
1. 　静電誘導形トランジスタを用いた固体撮像装置におい
   て、前記静電誘導形トランジスタからなる各撮像素子間
   の分離領域を、隣接素子の各ソース領域間に形成した溝
   に絶縁膜を介して不純物ドープ多結晶シリコン膜を埋め
   込み該多結晶シリコン膜上に電極を形成して構成し、前
   記電極に制御電圧を印加するようにしたことを特徴とす
   る固体撮像装置。