JPH07118535B2 - 電荷転送素子とその駆動方法 - Google Patents
電荷転送素子とその駆動方法Info
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- JPH07118535B2 JPH07118535B2 JP6089688A JP6089688A JPH07118535B2 JP H07118535 B2 JPH07118535 B2 JP H07118535B2 JP 6089688 A JP6089688 A JP 6089688A JP 6089688 A JP6089688 A JP 6089688A JP H07118535 B2 JPH07118535 B2 JP H07118535B2
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は電荷転送素子（CCD）およびその駆動方法に
関する。
関する。
（従来の技術） 従来、電荷転送素子の出力法として、浮遊拡散層法と呼
ばれる信号電荷検出法が適用されてきた。第２図（ａ）
（ｂ）（ｃ）は従来の浮遊拡散層法に基づく構造の模式
的平面図、およびそのＢ−Ｂ′,C−Ｃ′線における模式
的断面図である。この従来例は、ｎ型シリコン半導体基
板１中に、ｐ型ウェル２が形成され、さらに、ｐ型ウェ
ル２中にＮ型埋込層３が形成されている。いわゆる埋込
型電荷転送素子を示している。ｎ型埋込層３上には酸化
膜（図示省略）を介して電荷転送ゲート４〜７が形成さ
れている。電荷転送ゲートのうち出力に最も近い電荷転
送ゲート４は出力ゲートと呼ばれる。出力ゲート４に隣
接して高濃度のｎ型の浮遊拡散層８、ｎ型の埋込型のリ
セットチャネル領域9,並びに高濃度のｎ型のリセットド
レイン10が設けられている。リセットチャネル領域の上
に酸化膜（図示省略）を介してリセットゲート11が設け
られている。浮遊拡散層８は第３図に示すようなソース
フォロア増幅器の入力端子と電気的に接続されている。
このソースフォロア増幅器は電荷転送素子と同一シリコ
ンチップ上に集積化されている。
ばれる信号電荷検出法が適用されてきた。第２図（ａ）
（ｂ）（ｃ）は従来の浮遊拡散層法に基づく構造の模式
的平面図、およびそのＢ−Ｂ′,C−Ｃ′線における模式
的断面図である。この従来例は、ｎ型シリコン半導体基
板１中に、ｐ型ウェル２が形成され、さらに、ｐ型ウェ
ル２中にＮ型埋込層３が形成されている。いわゆる埋込
型電荷転送素子を示している。ｎ型埋込層３上には酸化
膜（図示省略）を介して電荷転送ゲート４〜７が形成さ
れている。電荷転送ゲートのうち出力に最も近い電荷転
送ゲート４は出力ゲートと呼ばれる。出力ゲート４に隣
接して高濃度のｎ型の浮遊拡散層８、ｎ型の埋込型のリ
セットチャネル領域9,並びに高濃度のｎ型のリセットド
レイン10が設けられている。リセットチャネル領域の上
に酸化膜（図示省略）を介してリセットゲート11が設け
られている。浮遊拡散層８は第３図に示すようなソース
フォロア増幅器の入力端子と電気的に接続されている。
このソースフォロア増幅器は電荷転送素子と同一シリコ
ンチップ上に集積化されている。
次に、浮遊拡散層法による駆動方法を示すタイミングチ
ャートを第４図に示す。第４図中に示した時刻t1および
t2におけるポテンシャルを第５図に示した。第４図にお
いて時刻T1からT5までの期間が１周期である。電荷転送
ゲート群中の出力ゲート４の隣りの電荷転送ゲート５に
は第４図（ａ）に示すパルスが、出力ゲート４には第４
図（ｂ）に示す直流電圧が、リセットゲート11には第４
図（ｃ）に示すパルスが、リセットドレイン10には直流
電圧が印加される。
ャートを第４図に示す。第４図中に示した時刻t1および
t2におけるポテンシャルを第５図に示した。第４図にお
いて時刻T1からT5までの期間が１周期である。電荷転送
ゲート群中の出力ゲート４の隣りの電荷転送ゲート５に
は第４図（ａ）に示すパルスが、出力ゲート４には第４
図（ｂ）に示す直流電圧が、リセットゲート11には第４
図（ｃ）に示すパルスが、リセットドレイン10には直流
電圧が印加される。
信号電荷は、以下に説明するように検出される。時刻T1
からT4までの期間に電荷転送ゲート５の直下に蓄積され
た信号電荷は、時刻T4からT5までの期間に第５図に示す
ように浮遊拡散層８に転送され、浮遊拡散層８に蓄積さ
れる。信号電荷蓄積に伴う浮遊拡散層８の電位変動が第
３図に示す入力増幅器により検出され、外部へ出力され
る。この信号電荷の検出は周期的に行なわれるため、各
周期毎に、信号電荷の転送されない期間、すなわち時刻
T1からT4までの期間内に、検出済の信号電荷をリセット
ドレイン10に吸収させ、浮遊拡散層８をリセットする駆
動が行なわれる。このリセット動作のためにリセットゲ
ート11に印加されるパルスが第４図（ｃ）である。リセ
ットゲート11に印加されるパルスがハイレベルである期
間内の時刻t1においては、第５図に示すようにリセット
チャネル領域９が導通状態となり、浮遊拡散層８の電位
はリセットドレイン10の電位と同電位にリセットされ
る。
からT4までの期間に電荷転送ゲート５の直下に蓄積され
た信号電荷は、時刻T4からT5までの期間に第５図に示す
ように浮遊拡散層８に転送され、浮遊拡散層８に蓄積さ
れる。信号電荷蓄積に伴う浮遊拡散層８の電位変動が第
３図に示す入力増幅器により検出され、外部へ出力され
る。この信号電荷の検出は周期的に行なわれるため、各
周期毎に、信号電荷の転送されない期間、すなわち時刻
T1からT4までの期間内に、検出済の信号電荷をリセット
ドレイン10に吸収させ、浮遊拡散層８をリセットする駆
動が行なわれる。このリセット動作のためにリセットゲ
ート11に印加されるパルスが第４図（ｃ）である。リセ
ットゲート11に印加されるパルスがハイレベルである期
間内の時刻t1においては、第５図に示すようにリセット
チャネル領域９が導通状態となり、浮遊拡散層８の電位
はリセットドレイン10の電位と同電位にリセットされ
る。
（発明が解決しようとする課題） この浮遊拡散層法を適用した電荷転送素子においては、
浮遊拡散層８のリセット動作の際、リセット雑音と呼ば
れる雑音が生じる。このリセット雑音はリセットチャネ
ル領域９が導通状態であるときのリセットチャネル領域
９の熱雑音に起因し、リセット動作直後に浮遊拡散層８
に残留する電荷数が変動するという雑音である。リセッ
ト雑音の雑音等価電子数は浮遊拡散層８の容量をＣファ
ラド，ボルツマン定数をｋ、絶対温度をＴケルビン、電
子の電荷の絶対値をｑクーロンとすると、 で近似できる。リセット雑音は、電荷転送素子で発生す
るランダム雑音の主成分であり、電荷転送素子の雑音特
性を著しく劣化させる。
浮遊拡散層８のリセット動作の際、リセット雑音と呼ば
れる雑音が生じる。このリセット雑音はリセットチャネ
ル領域９が導通状態であるときのリセットチャネル領域
９の熱雑音に起因し、リセット動作直後に浮遊拡散層８
に残留する電荷数が変動するという雑音である。リセッ
ト雑音の雑音等価電子数は浮遊拡散層８の容量をＣファ
ラド，ボルツマン定数をｋ、絶対温度をＴケルビン、電
子の電荷の絶対値をｑクーロンとすると、 で近似できる。リセット雑音は、電荷転送素子で発生す
るランダム雑音の主成分であり、電荷転送素子の雑音特
性を著しく劣化させる。
さらに、第３図に示したオンチップ出力増幅器はMOS型
であるために1/fノイズが発生する。第３図の増幅器は
２段のソースフォロア構成になっているが、初段で発生
する1/fノイズが主成分である。
であるために1/fノイズが発生する。第３図の増幅器は
２段のソースフォロア構成になっているが、初段で発生
する1/fノイズが主成分である。
これらのノイズは、特に電荷転送素子を用いた固体撮像
素子においては、低照度被写体撮像時の画質を劣化させ
る。
素子においては、低照度被写体撮像時の画質を劣化させ
る。
このリセット雑音を除去するためには、リセット動作の
完了した直後、すなわち第４図中時刻T3からT4までの期
間において、浮遊拡散層８内に残留する電荷をゼロに
し、浮遊拡散層８を完全に空乏化させればよい。しか
し、従来の構造では、浮遊拡散層８は、第３図の出力増
幅器へ接続される配線とオーミック接触をするという要
請から、浮遊拡散層８を完全に空乏化させることは実現
できず、リセット雑音の発生をなくすことは不可能であ
った。
完了した直後、すなわち第４図中時刻T3からT4までの期
間において、浮遊拡散層８内に残留する電荷をゼロに
し、浮遊拡散層８を完全に空乏化させればよい。しか
し、従来の構造では、浮遊拡散層８は、第３図の出力増
幅器へ接続される配線とオーミック接触をするという要
請から、浮遊拡散層８を完全に空乏化させることは実現
できず、リセット雑音の発生をなくすことは不可能であ
った。
この発明の目的は、このような問題点を解決し、雑音の
小さい出力構造、およびその駆動方法を提供する事にあ
る。
小さい出力構造、およびその駆動方法を提供する事にあ
る。
（課題を解決するための手段） この発明は、第１導電型の半導体基板上に設けられた第
１導電型とは逆導電型である第２導電型のウェルと、こ
のウェル内に設けられた第１導電型の埋込層と、この埋
込層上に配列された電荷転送ゲート群と、この電荷転送
ゲート群の出力側に隣接して設けられた第１導電型の浮
遊拡散層と、前記浮遊拡散層に隣接し、かつ互いに前記
浮遊拡散層をはさんで反対側に位置する第２導電型のソ
ースドレイン領域と、前記ソースドレイン領域の両側で
かつ前記浮遊拡散領域に接する部分に設けられた空乏化
している第２導電型の微少領域と、前記ソースドレイイ
ン領域の周囲のうち前記浮遊拡散層と前記微少領域とに
接する部分を除く周囲を囲み、かつ、前記微少領域に接
するように設けられた、前記ウェルが形成されていない
第１導電型の基板領域と、前記浮遊拡散層を挟んで前記
転送ゲート電極群と反対側に位置するリセットチャネル
領域と、このリセットチャネル領域に隣接したリセット
ドレインとを有することを特徴とする電荷転送素子と、 第１導電型の半導体基板上に設けられた第１導電型とは
逆導電型である第２導電型のウェルと、このウェル内に
設けられた第１導電型の埋込層と、この埋込層上に配列
された電荷転送ゲート群と、この電荷転送ゲート群の出
力側に隣接して設けられた第１導電型の浮遊拡散層と、
前記浮遊拡散層に隣接し、かつ互いに前記浮遊拡散層を
はさんで反対側に位置する第２導電型のソースドレイン
領域と、前記ソースドレイン領域の両側でかつ前記浮遊
拡散領域に接する部分に設けられた空乏化している第２
導電型の微少領域と、前記ソースドレイイン領域の周囲
のうち前記浮遊拡散層と前記微少領域とに接する部分を
除く周囲を囲み、かつ、前記微少領域に接するように設
けられた、前記ウェルが形成されていない第１導電型の
基板領域と、前記浮遊拡散層を挟んで前記転送ゲート電
極群と反対側に位置するリセットチャネル領域と、この
リセットチャネル領域に隣接したリセットドレインとを
有する電荷転送素子の前記浮遊拡散層がリセット時に完
全に空乏化するようにリセットドレインの電位、リセッ
トチャネル領域の電位、浮遊拡散層の電位をそれぞれ定
めることを特徴とする電荷転送素子の駆動方法を提供す
る。
１導電型とは逆導電型である第２導電型のウェルと、こ
のウェル内に設けられた第１導電型の埋込層と、この埋
込層上に配列された電荷転送ゲート群と、この電荷転送
ゲート群の出力側に隣接して設けられた第１導電型の浮
遊拡散層と、前記浮遊拡散層に隣接し、かつ互いに前記
浮遊拡散層をはさんで反対側に位置する第２導電型のソ
ースドレイン領域と、前記ソースドレイン領域の両側で
かつ前記浮遊拡散領域に接する部分に設けられた空乏化
している第２導電型の微少領域と、前記ソースドレイイ
ン領域の周囲のうち前記浮遊拡散層と前記微少領域とに
接する部分を除く周囲を囲み、かつ、前記微少領域に接
するように設けられた、前記ウェルが形成されていない
第１導電型の基板領域と、前記浮遊拡散層を挟んで前記
転送ゲート電極群と反対側に位置するリセットチャネル
領域と、このリセットチャネル領域に隣接したリセット
ドレインとを有することを特徴とする電荷転送素子と、 第１導電型の半導体基板上に設けられた第１導電型とは
逆導電型である第２導電型のウェルと、このウェル内に
設けられた第１導電型の埋込層と、この埋込層上に配列
された電荷転送ゲート群と、この電荷転送ゲート群の出
力側に隣接して設けられた第１導電型の浮遊拡散層と、
前記浮遊拡散層に隣接し、かつ互いに前記浮遊拡散層を
はさんで反対側に位置する第２導電型のソースドレイン
領域と、前記ソースドレイン領域の両側でかつ前記浮遊
拡散領域に接する部分に設けられた空乏化している第２
導電型の微少領域と、前記ソースドレイイン領域の周囲
のうち前記浮遊拡散層と前記微少領域とに接する部分を
除く周囲を囲み、かつ、前記微少領域に接するように設
けられた、前記ウェルが形成されていない第１導電型の
基板領域と、前記浮遊拡散層を挟んで前記転送ゲート電
極群と反対側に位置するリセットチャネル領域と、この
リセットチャネル領域に隣接したリセットドレインとを
有する電荷転送素子の前記浮遊拡散層がリセット時に完
全に空乏化するようにリセットドレインの電位、リセッ
トチャネル領域の電位、浮遊拡散層の電位をそれぞれ定
めることを特徴とする電荷転送素子の駆動方法を提供す
る。
（作用） この発明の構成によれば、出力部は浮遊拡散層を上部ゲ
ート、半導体基板を下部ゲート、ソースドレイン領域を
ソースとドレイン、２個のソースドレイン領域にはさま
れたウェル領域をチャネル領域とするジャンクション電
界効果トランジスタ（JFET）とみなせる。浮遊拡散層に
蓄積される信号電荷量によってチャネルコンダクタンス
を制御することが可能であり、このJFETを出力増幅器の
初段のドライバとして用いることができる。従って浮遊
拡散層にオーミック接触をとる必要がなく、リセット動
作直後に完全に空乏化することができ、リセット雑音の
発生をなくすることができる。また、出力増幅器初段の
ドライバがMOS FETではなくJFETであるので1/f雑音を大
幅に低減することができる。
ート、半導体基板を下部ゲート、ソースドレイン領域を
ソースとドレイン、２個のソースドレイン領域にはさま
れたウェル領域をチャネル領域とするジャンクション電
界効果トランジスタ（JFET）とみなせる。浮遊拡散層に
蓄積される信号電荷量によってチャネルコンダクタンス
を制御することが可能であり、このJFETを出力増幅器の
初段のドライバとして用いることができる。従って浮遊
拡散層にオーミック接触をとる必要がなく、リセット動
作直後に完全に空乏化することができ、リセット雑音の
発生をなくすることができる。また、出力増幅器初段の
ドライバがMOS FETではなくJFETであるので1/f雑音を大
幅に低減することができる。
（実施例） 以下、この発明の実施例を図面を用いて説明する。第１
図（ａ）（ｂ）（ｃ）（ｄ）はこの発明の一実施例であ
る電荷転送素子の出力部の模式的平面図、および第１図
（ａ）におけるＡ−Ａ′,B−Ｂ′,C−Ｃ′線に沿う模式
的断面図である。第２図と同一構成要素は同一記号で示
す。この実施例はｎ型シリコン半導体基板１中にｐ型ウ
ェル２が形成され、さらに、ｐ型ウェル２中にｎ型埋込
層３が形成されている、いわゆる埋込型電荷転送素子で
ある。ｎ型埋込層３上には酸化膜（図示省略）を介して
電荷転送ゲート４〜７が形成されている。電荷転送ゲー
トのうち出力に最も近い電荷転送ゲート４は出力ゲート
と呼ばれる。出力ゲート４に隣接して浮遊拡散層12、ｎ
型の埋込型のリセットチャネル領域９、並びに高濃度の
ｎ型のリセットドレイン10が設けられている。埋込層
３、浮遊拡散層12、リセットチャネル領域９は同一工程
で作成できる。リセットチャネル領域９上に酸化膜（図
示省略）を介してリセットゲート11が設けられている。
浮遊拡散層12に隣接し、かつ互いに浮遊拡散層12をはさ
んで反対側に位置するｐ型の２個のソースドレイン領域
13が設けられている。このソースドレイン領域13の周囲
のうち、浮遊拡散層12に接する部分とその近傍のｐ型の
微小領域14に接する部分を除くソースドレイン領域13の
周囲を囲む、ｐ型ウェル２が形成されず、ｎ型基板１が
表面に露出している基板領域15が設けられている。ｎ型
の基板領域15はｐ型のソースドレイン領域13とその他の
ｐ型ウェル２とを電気的に分離するためにある。この分
離効果を高めるために基板領域15の表面部分に高濃度ｎ
型をドープすることもできる。ソースドレイン領域13は
ｐ型ウェル２が形成され、さらに高濃度のｐ型層が形成
されている。ソースドレイン領域13はオーミック接触し
た金属配線が接続されている。微小領域14はソースドレ
イン領域13と浮遊拡散層12とｐ型ウェル２に三方を接す
る領域で、アクセプタ濃度は大きくせず、空乏化しやす
くする。すなわちｐ型ウェル２と同じ工程で作成され
る。ｐ型ウェル２が表面に露出している部分のうち、微
小領域を除いた部分の表面はアクセプタが高濃度にドー
プされたチャネルストップ領域16が形成されており、素
子分離効果を高めている。ソースドレイン領域13の表面
部のｐ型層とチャネルストップ領域16は同一工程で作成
される。
図（ａ）（ｂ）（ｃ）（ｄ）はこの発明の一実施例であ
る電荷転送素子の出力部の模式的平面図、および第１図
（ａ）におけるＡ−Ａ′,B−Ｂ′,C−Ｃ′線に沿う模式
的断面図である。第２図と同一構成要素は同一記号で示
す。この実施例はｎ型シリコン半導体基板１中にｐ型ウ
ェル２が形成され、さらに、ｐ型ウェル２中にｎ型埋込
層３が形成されている、いわゆる埋込型電荷転送素子で
ある。ｎ型埋込層３上には酸化膜（図示省略）を介して
電荷転送ゲート４〜７が形成されている。電荷転送ゲー
トのうち出力に最も近い電荷転送ゲート４は出力ゲート
と呼ばれる。出力ゲート４に隣接して浮遊拡散層12、ｎ
型の埋込型のリセットチャネル領域９、並びに高濃度の
ｎ型のリセットドレイン10が設けられている。埋込層
３、浮遊拡散層12、リセットチャネル領域９は同一工程
で作成できる。リセットチャネル領域９上に酸化膜（図
示省略）を介してリセットゲート11が設けられている。
浮遊拡散層12に隣接し、かつ互いに浮遊拡散層12をはさ
んで反対側に位置するｐ型の２個のソースドレイン領域
13が設けられている。このソースドレイン領域13の周囲
のうち、浮遊拡散層12に接する部分とその近傍のｐ型の
微小領域14に接する部分を除くソースドレイン領域13の
周囲を囲む、ｐ型ウェル２が形成されず、ｎ型基板１が
表面に露出している基板領域15が設けられている。ｎ型
の基板領域15はｐ型のソースドレイン領域13とその他の
ｐ型ウェル２とを電気的に分離するためにある。この分
離効果を高めるために基板領域15の表面部分に高濃度ｎ
型をドープすることもできる。ソースドレイン領域13は
ｐ型ウェル２が形成され、さらに高濃度のｐ型層が形成
されている。ソースドレイン領域13はオーミック接触し
た金属配線が接続されている。微小領域14はソースドレ
イン領域13と浮遊拡散層12とｐ型ウェル２に三方を接す
る領域で、アクセプタ濃度は大きくせず、空乏化しやす
くする。すなわちｐ型ウェル２と同じ工程で作成され
る。ｐ型ウェル２が表面に露出している部分のうち、微
小領域を除いた部分の表面はアクセプタが高濃度にドー
プされたチャネルストップ領域16が形成されており、素
子分離効果を高めている。ソースドレイン領域13の表面
部のｐ型層とチャネルストップ領域16は同一工程で作成
される。
第４図に示すタイミングチャートによってこの発明の一
実施例は駆動される。第４図中に示した時刻t1およびt2
におけるポテンシャルを第６図に示した。第４図におい
て時刻T1からT5までの期間が１周期である。電荷転送ゲ
ート群中の出力ゲート４の隣りの電荷転送ゲート５には
第４図（ａ）に示すパルスが、出力ゲート４には第４図
（ｂ）に示す直流電圧が、リセットゲート11には第４図
（ｃ）に示すパルスが、リセットドレイン10には直流電
圧が印加される。微小領域14は浮遊拡散層12および基板
領域15となすpn接合による空乏層によって完全に空乏化
するように、微小領域14の大きさと浮遊拡散層12および
基板領域15のバイアス電圧を設計する。
実施例は駆動される。第４図中に示した時刻t1およびt2
におけるポテンシャルを第６図に示した。第４図におい
て時刻T1からT5までの期間が１周期である。電荷転送ゲ
ート群中の出力ゲート４の隣りの電荷転送ゲート５には
第４図（ａ）に示すパルスが、出力ゲート４には第４図
（ｂ）に示す直流電圧が、リセットゲート11には第４図
（ｃ）に示すパルスが、リセットドレイン10には直流電
圧が印加される。微小領域14は浮遊拡散層12および基板
領域15となすpn接合による空乏層によって完全に空乏化
するように、微小領域14の大きさと浮遊拡散層12および
基板領域15のバイアス電圧を設計する。
信号電荷は以下に説明するように検出される。時刻T1か
らT4までの期間に電荷転送ゲート５の直下に蓄積された
信号電荷は、時刻T4からT5までの期間に第６図に示すよ
うに浮遊拡散層12に転送され、浮遊拡散層12に蓄積され
る。浮遊拡散層12に信号電荷が蓄積されると、浮遊拡散
層12とｐ型ウェル２との間のpn接合の逆バイアス電圧は
小さくなり、空乏層は小さくなる。この様子を第７図に
示した。第７図の曲線（ａ）は浮遊拡散層12に信号電荷
がなく、浮遊拡散層12は完全に空乏化しているときの電
位分布を示した。実線は中性領域、破線は空乏領域を示
す。第７図の曲線（ｂ）は信号電荷が浮遊拡散層12に蓄
積されているときの電位分布を示した。曲線（ｂ）で
は、ｐ型ウェル２において中性領域が曲線（ａ）に比較
して大きくなっている。ソースドレイン領域13をソース
とドレイン、浮遊拡散層12を上部ゲート、シリコン基板
１を下部ゲート、ｐ型ウェル２をチャネルとするｐ型チ
ャネルJFETにおいて、蓄積された信号電荷が増加すると
コンダクタンスは大きくなる。このJFETを第３図に示す
ような出力増幅回路の初段のドライバとして使う。初段
のロードや次段はオンチップされたトランジスタを用い
ることも可能であるし、外部のトランジスターを用いる
こともできる。
らT4までの期間に電荷転送ゲート５の直下に蓄積された
信号電荷は、時刻T4からT5までの期間に第６図に示すよ
うに浮遊拡散層12に転送され、浮遊拡散層12に蓄積され
る。浮遊拡散層12に信号電荷が蓄積されると、浮遊拡散
層12とｐ型ウェル２との間のpn接合の逆バイアス電圧は
小さくなり、空乏層は小さくなる。この様子を第７図に
示した。第７図の曲線（ａ）は浮遊拡散層12に信号電荷
がなく、浮遊拡散層12は完全に空乏化しているときの電
位分布を示した。実線は中性領域、破線は空乏領域を示
す。第７図の曲線（ｂ）は信号電荷が浮遊拡散層12に蓄
積されているときの電位分布を示した。曲線（ｂ）で
は、ｐ型ウェル２において中性領域が曲線（ａ）に比較
して大きくなっている。ソースドレイン領域13をソース
とドレイン、浮遊拡散層12を上部ゲート、シリコン基板
１を下部ゲート、ｐ型ウェル２をチャネルとするｐ型チ
ャネルJFETにおいて、蓄積された信号電荷が増加すると
コンダクタンスは大きくなる。このJFETを第３図に示す
ような出力増幅回路の初段のドライバとして使う。初段
のロードや次段はオンチップされたトランジスタを用い
ることも可能であるし、外部のトランジスターを用いる
こともできる。
この信号電荷の検出は周期的に行なわれるため、各周期
毎に、信号電荷の転送されない期間、すなわち時刻T1か
らT4までの期間内に、検出済の信号電荷をリセットドレ
イン10に吸収させ、浮遊拡散層12をリセットする駆動が
行なわれる。すなわち、このリセット動作のためにリセ
ットゲート11に印加されるパルスが第４図（ｃ）であ
り、リセットゲート11に印加されるパルスがハイレベル
である期間内の時刻t1においては第６図に示す電位分布
となる。リセットドレイン10の電位、リセットチャネル
のチャネル電位、完全に空乏化した浮遊拡散層の電位の
順に電位が階段状に小さくなるようにする。その結果、
浮遊拡散層12は完全に空乏化した状態でリセットされ
る。従って、リセット雑音は発生せず、良好な特性の電
荷転送素子が得られる。
毎に、信号電荷の転送されない期間、すなわち時刻T1か
らT4までの期間内に、検出済の信号電荷をリセットドレ
イン10に吸収させ、浮遊拡散層12をリセットする駆動が
行なわれる。すなわち、このリセット動作のためにリセ
ットゲート11に印加されるパルスが第４図（ｃ）であ
り、リセットゲート11に印加されるパルスがハイレベル
である期間内の時刻t1においては第６図に示す電位分布
となる。リセットドレイン10の電位、リセットチャネル
のチャネル電位、完全に空乏化した浮遊拡散層の電位の
順に電位が階段状に小さくなるようにする。その結果、
浮遊拡散層12は完全に空乏化した状態でリセットされ
る。従って、リセット雑音は発生せず、良好な特性の電
荷転送素子が得られる。
（発明の効果） 以上説明したように、この発明によれば、リセット動作
によって浮遊拡散層を完全に空乏化する事が実現できる
ので、リセット雑音を完全に抑圧できる。さらに出力ア
ンプの初段のドライバをMOS型トランジスタから接合型
電界効果トランジスタにすることができるようになり1/
fノイズが大幅に低減できる。
によって浮遊拡散層を完全に空乏化する事が実現できる
ので、リセット雑音を完全に抑圧できる。さらに出力ア
ンプの初段のドライバをMOS型トランジスタから接合型
電界効果トランジスタにすることができるようになり1/
fノイズが大幅に低減できる。
第１図（ａ）（ｂ）（ｃ）（ｄ）はこの発明の一実施例
の電荷転送素子の出力構造の模式的平面図、およびその
Ｂ−Ｂ′,C−Ｃ′,D−Ｄ′線に沿う模式的断面図、第２
図（ａ）（ｂ）（ｃ）は従来の電荷転送素子の出力構造
の模式的平面図、およびそのＢ−Ｂ′,C−Ｃ′線に沿う
模式的断面図、第３図は、出力増幅器の回路図、第４図
は電荷転送素子の出力部を駆動するためのパルスチャー
ト、第５図は従来の電荷転送素子の出力部の電位図、第
６図はこの発明の一実施例の電荷転送素子の出力部の電
位図、第７図はこの発明の一実施例の電荷転送素子の浮
遊拡散層の深さ方向の電位図である。 １……半導体基板、２……ウェル、３……埋込層、４〜
７……電荷転送ゲート群、９……リセットチャネル領
域、10……リセットドレイン、11……リセットゲート、
12……浮遊拡散層、13……ソースドレイン領域、14……
微小領域、15……基板領域。
の電荷転送素子の出力構造の模式的平面図、およびその
Ｂ−Ｂ′,C−Ｃ′,D−Ｄ′線に沿う模式的断面図、第２
図（ａ）（ｂ）（ｃ）は従来の電荷転送素子の出力構造
の模式的平面図、およびそのＢ−Ｂ′,C−Ｃ′線に沿う
模式的断面図、第３図は、出力増幅器の回路図、第４図
は電荷転送素子の出力部を駆動するためのパルスチャー
ト、第５図は従来の電荷転送素子の出力部の電位図、第
６図はこの発明の一実施例の電荷転送素子の出力部の電
位図、第７図はこの発明の一実施例の電荷転送素子の浮
遊拡散層の深さ方向の電位図である。 １……半導体基板、２……ウェル、３……埋込層、４〜
７……電荷転送ゲート群、９……リセットチャネル領
域、10……リセットドレイン、11……リセットゲート、
12……浮遊拡散層、13……ソースドレイン領域、14……
微小領域、15……基板領域。
Claims (2)
- 【請求項１】第１導電型の半導体基板上に設けられた第
１導電型とは逆導電型である第２導電型のウェルと、こ
のウェル内に設けられた第１導電型の埋込層と、この埋
込層上に配列された電荷転送ゲート群と、この電荷転送
ゲート群の出力側に隣接して設けられた第１導電型の浮
遊拡散層と、前記浮遊拡散層に隣接し、かつ互いに前記
浮遊拡散層をはさんで反対側に位置する第２導電型のソ
ースドレイン領域と、前記ソースドレイン領域の両側で
かつ前記浮遊拡散領域に接する部分に設けられた空乏化
している第２導電型の微少領域と、前記ソースドレイイ
ン領域の周囲のうち前記浮遊拡散層と前記微少領域とに
接する部分を除く周囲を囲み、かつ、前記微少領域に接
するように設けられた、前記ウェルが形成されていない
第１導電型の基板領域と、前記浮遊拡散層を挟んで前記
転送ゲート電極群と反対側に位置するリセットチャネル
領域と、このリセットチャネル領域に隣接したリセット
ドレインとを有することを特徴とする電荷転送素子。 - 【請求項２】第１導電型の半導体基板上に設けられた第
１導電型とは逆導電型である第２導電型のウェルと、こ
のウェル内に設けられた第１導電型の埋込層と、この埋
込層上に配列された電荷転送ゲート群と、この電荷転送
ゲート群の出力側に隣接して設けられた第１導電型の浮
遊拡散層と、前記浮遊拡散層に隣接し、かつ互いに前記
浮遊拡散層をはさんで反対側に位置する第２導電型のソ
ースドレイン領域と、前記ソースドレイン領域の両側で
かつ前記浮遊拡散領域に接する部分にに設けられた空乏
化している第２導電型の微少領域と、前記ソースドレイ
イン領域の周囲のうち前記浮遊拡散層と前記微少領域と
に接する部分を除く周囲を囲み、かつ、前記微少領域に
接するように設けられた、前記ウェルが形成されていな
い第１導電型の基板領域と、前記浮遊拡散層を挟んで前
記転送ゲート電極群と反対側に位置するリセットチャネ
ル領域と、このリセットチャネル領域に隣接したリセッ
トドレインとを有する電荷転送素子の前記浮遊拡散層が
リセット時に完全に空乏化するように前記リセットドレ
インの電位、リセットチャネル領域の電位、浮遊拡散層
の電位をそれぞれ定めることを特徴とする電荷転送素子
の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089688A JPH07118535B2 (ja) | 1988-03-14 | 1988-03-14 | 電荷転送素子とその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6089688A JPH07118535B2 (ja) | 1988-03-14 | 1988-03-14 | 電荷転送素子とその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01233771A JPH01233771A (ja) | 1989-09-19 |
| JPH07118535B2 true JPH07118535B2 (ja) | 1995-12-18 |
Family
ID=13155578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6089688A Expired - Lifetime JPH07118535B2 (ja) | 1988-03-14 | 1988-03-14 | 電荷転送素子とその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118535B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3408382B2 (ja) * | 1996-10-02 | 2003-05-19 | 株式会社東芝 | 電荷検出装置とその製造方法及び固体撮像装置 |
| FR2960341B1 (fr) * | 2010-05-18 | 2012-05-11 | E2V Semiconductors | Capteur d'image matriciel a transfert de charges a grille dissymetrique. |
| CN108140652B (zh) * | 2015-03-05 | 2022-08-30 | 达特茅斯学院 | 图像传感器像素的无栅极复位 |
-
1988
- 1988-03-14 JP JP6089688A patent/JPH07118535B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01233771A (ja) | 1989-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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