JPH07118537B2 - 電荷転送素子とその駆動方法 - Google Patents
電荷転送素子とその駆動方法Info
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- JPH07118537B2 JPH07118537B2 JP63155540A JP15554088A JPH07118537B2 JP H07118537 B2 JPH07118537 B2 JP H07118537B2 JP 63155540 A JP63155540 A JP 63155540A JP 15554088 A JP15554088 A JP 15554088A JP H07118537 B2 JPH07118537 B2 JP H07118537B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電荷転送素子（CCD）およびその駆動方法に
関する。
関する。
従来、電荷転送素子の出力法として、浮遊拡散層法と呼
ばれる信号電荷検出法が適用されてきた。第２図
（ａ），（ｂ），（ｃ）は従来の浮遊拡散層法に基づく
構造の模式的平面図、およびそのＢ−Ｂ′,C−Ｃ′線に
おける模式的断面図である。この従来例は、ｎ型シリコ
ン半導体基板１中にｐ型ウェル２が形成され、さらに、
ｐ型ウェル２中にＮ型埋込層３が形成されているいわゆ
る埋込型電荷転送素子を示している。ｎ型埋込層３上に
は酸化膜（図示省略）を介して電荷転送ゲート群４〜７
が形成されている。電荷転送ゲート群のうち出力に最も
近い電荷転送ゲート４は出力ゲートよ呼ばれる。出力ゲ
ート４に隣接して高濃度のＮ型の浮遊拡散層８、Ｎ型の
埋込型のリセットチャネル領域９、並びに高濃度のＮ型
のリセットドレイン10が設けられている。リセットチャ
ネル領域９の上に酸化膜を介してリセットゲート11が設
けられている。浮遊拡散層８は第３図に示すようなソー
スフォロア増幅器の入力端子と電気的に接続されてい
る。このソースフォロア増幅器は電荷転送素子と同一シ
リコン基板１上に集積化されている。
ばれる信号電荷検出法が適用されてきた。第２図
（ａ），（ｂ），（ｃ）は従来の浮遊拡散層法に基づく
構造の模式的平面図、およびそのＢ−Ｂ′,C−Ｃ′線に
おける模式的断面図である。この従来例は、ｎ型シリコ
ン半導体基板１中にｐ型ウェル２が形成され、さらに、
ｐ型ウェル２中にＮ型埋込層３が形成されているいわゆ
る埋込型電荷転送素子を示している。ｎ型埋込層３上に
は酸化膜（図示省略）を介して電荷転送ゲート群４〜７
が形成されている。電荷転送ゲート群のうち出力に最も
近い電荷転送ゲート４は出力ゲートよ呼ばれる。出力ゲ
ート４に隣接して高濃度のＮ型の浮遊拡散層８、Ｎ型の
埋込型のリセットチャネル領域９、並びに高濃度のＮ型
のリセットドレイン10が設けられている。リセットチャ
ネル領域９の上に酸化膜を介してリセットゲート11が設
けられている。浮遊拡散層８は第３図に示すようなソー
スフォロア増幅器の入力端子と電気的に接続されてい
る。このソースフォロア増幅器は電荷転送素子と同一シ
リコン基板１上に集積化されている。
次に、浮遊拡散層法による駆動方法を示すタイミングチ
ャートを第４図に示す。第４図中に示した時刻t1および
t2におけるポテンシャルを電荷転送素子（第５図
（ａ））と共に第５図（ｂ）および（ｃ）に示した。第
４図において時刻T1からT5までの期間が１周期である。
電荷転送ゲート群中の出力ゲート４の隣りの電荷転送ゲ
ート５には第４図（ａ）に示すパルスが、出力ゲート４
には第４図（ｂ）に示す直流電圧が、リセットゲート11
には第４図（ｃ）に示すパルスが、リセットドレイン10
には直流電圧が印加される。
ャートを第４図に示す。第４図中に示した時刻t1および
t2におけるポテンシャルを電荷転送素子（第５図
（ａ））と共に第５図（ｂ）および（ｃ）に示した。第
４図において時刻T1からT5までの期間が１周期である。
電荷転送ゲート群中の出力ゲート４の隣りの電荷転送ゲ
ート５には第４図（ａ）に示すパルスが、出力ゲート４
には第４図（ｂ）に示す直流電圧が、リセットゲート11
には第４図（ｃ）に示すパルスが、リセットドレイン10
には直流電圧が印加される。
信号電荷は、以下に説明するように検出される。時刻T1
からT4までの期間に電荷転送ゲート５の直下に蓄積され
た信号電荷は、時刻T4からT5までの期間に第５図（ｃ）
に示すように浮遊拡散層８に転送され、浮遊拡散層８に
蓄積される。信号電荷蓄積に伴う浮遊拡散層８の電位変
動が第３図に示す出力増幅器により検出され、外部へ出
力される。この信号電荷の検出は周期的に行なわれるた
め、各周期毎に、信号電荷の転送されない期間、すなわ
ち時刻T1からT4までの期間内に、検出済の信号電荷をリ
セットドレイン10に吸収させ、浮遊拡散層８をリセット
する駆動が行なわれる。このリセット動作のためにリセ
ットゲート11に印加されるパルスが第４図（ｃ）であ
る。リセットゲート11に印加されるパルスがハイレベル
である期間内の時刻t1においては、第５図（ｂ）に示す
ようにリセットチャネル領域９が導通状態となり、浮遊
拡散層８の電位はリセットドレイン10の電位と同電位に
リセットされる。
からT4までの期間に電荷転送ゲート５の直下に蓄積され
た信号電荷は、時刻T4からT5までの期間に第５図（ｃ）
に示すように浮遊拡散層８に転送され、浮遊拡散層８に
蓄積される。信号電荷蓄積に伴う浮遊拡散層８の電位変
動が第３図に示す出力増幅器により検出され、外部へ出
力される。この信号電荷の検出は周期的に行なわれるた
め、各周期毎に、信号電荷の転送されない期間、すなわ
ち時刻T1からT4までの期間内に、検出済の信号電荷をリ
セットドレイン10に吸収させ、浮遊拡散層８をリセット
する駆動が行なわれる。このリセット動作のためにリセ
ットゲート11に印加されるパルスが第４図（ｃ）であ
る。リセットゲート11に印加されるパルスがハイレベル
である期間内の時刻t1においては、第５図（ｂ）に示す
ようにリセットチャネル領域９が導通状態となり、浮遊
拡散層８の電位はリセットドレイン10の電位と同電位に
リセットされる。
この浮遊拡散層法を適用した電荷転送素子においては、
浮遊拡散層８のリセット動作の際、リセット雑音と呼ば
れる雑音が生じる。このリセット雑音はリセットチャネ
ル領域９が導通状態であるときのリセットチャネル領域
９の熱雑音に起因し、リセット動作直後に浮遊拡散層８
に残留する電荷数が変動するという雑音である。リセッ
ト雑音の雑音等価電子数は浮遊拡散層８の容量をＣファ
ラド，ボルツマン定数をｋ、絶対温度をＴケルビン、電
子の電荷の絶対値をｑクーロンとすると、 で近似できる。リセット雑音は、電荷転送素子で発生す
るランダム雑音の主成分であり、電荷転送素子の雑音特
性を著しく劣化させる。
浮遊拡散層８のリセット動作の際、リセット雑音と呼ば
れる雑音が生じる。このリセット雑音はリセットチャネ
ル領域９が導通状態であるときのリセットチャネル領域
９の熱雑音に起因し、リセット動作直後に浮遊拡散層８
に残留する電荷数が変動するという雑音である。リセッ
ト雑音の雑音等価電子数は浮遊拡散層８の容量をＣファ
ラド，ボルツマン定数をｋ、絶対温度をＴケルビン、電
子の電荷の絶対値をｑクーロンとすると、 で近似できる。リセット雑音は、電荷転送素子で発生す
るランダム雑音の主成分であり、電荷転送素子の雑音特
性を著しく劣化させる。
さらに、第３図に示したオンチップの出力増幅器はMOS
型であるために1/fノイズが発生する。第３図の増幅器
は２段のソースフォロア構成になっているが、初段で発
生する1/fノイズが主成分である。
型であるために1/fノイズが発生する。第３図の増幅器
は２段のソースフォロア構成になっているが、初段で発
生する1/fノイズが主成分である。
これらのノイズは特に電荷転送素子を用いた固体撮像素
子においては、低照度被写体撮像時の画質を劣化させ
る。
子においては、低照度被写体撮像時の画質を劣化させ
る。
このリセット雑音を除去するためには、リセット動作の
完了した直後、すなわち第４図中時刻T3からT4までの期
間において、浮遊拡散層８内に残留する電荷をゼロに
し、浮遊拡散層８を完全に空乏化させればよい。しか
し、従来の構造では、浮遊拡散層８は、第３図の出力増
幅器へ接続される配線とオーミック接触をするという要
請から、浮遊拡散層８を完全に空乏化させることは実現
できず、リセット雑音の発生をなくすことは不可能であ
った。
完了した直後、すなわち第４図中時刻T3からT4までの期
間において、浮遊拡散層８内に残留する電荷をゼロに
し、浮遊拡散層８を完全に空乏化させればよい。しか
し、従来の構造では、浮遊拡散層８は、第３図の出力増
幅器へ接続される配線とオーミック接触をするという要
請から、浮遊拡散層８を完全に空乏化させることは実現
できず、リセット雑音の発生をなくすことは不可能であ
った。
この発明の目的は、このような問題点を解決し、雑音の
小さい出力構造、およびその駆動方法を提供する事にあ
る。
小さい出力構造、およびその駆動方法を提供する事にあ
る。
この発明の電荷転送素子は、第１導電型の半導体基板上
に設けられた第１導電型とは逆導電型である第２導電型
のウェルと、このウェル内に設けられた第１導電型の埋
込層と、この埋込層上に配列された電荷転送ゲート群
と、この電荷転送ゲート群のうちの一つの電荷転送ゲー
ト下の埋込層領域（これを埋込層小領域と呼ぶ）に隣接
し、かつ互いに前記埋込層小領域をはさんで反対側に位
置する第２導電型のソースドレイン領域と、前記ソース
ドレイン領域の両側でかつ前記埋込層小領域に接する部
分に設けられた空乏化した第２導電型の微少領域と、前
記ソースドレイイン領域の周囲のうち前記埋込層小領域
と前記微少領域とに接する部分を除く周囲を囲み、か
つ、前記微少領域に接するように設けられた、前記ウェ
ルが形成されていない第１導電型の基板領域とを有する
構成となっている。また、この電荷転送素子を駆動する
方法は、前記埋込層小領域が電荷転送後に完全に空乏化
しているように前記微少領域への印加電圧及び転送ゲー
ト群への印加電圧を設定した構成となっている。
に設けられた第１導電型とは逆導電型である第２導電型
のウェルと、このウェル内に設けられた第１導電型の埋
込層と、この埋込層上に配列された電荷転送ゲート群
と、この電荷転送ゲート群のうちの一つの電荷転送ゲー
ト下の埋込層領域（これを埋込層小領域と呼ぶ）に隣接
し、かつ互いに前記埋込層小領域をはさんで反対側に位
置する第２導電型のソースドレイン領域と、前記ソース
ドレイン領域の両側でかつ前記埋込層小領域に接する部
分に設けられた空乏化した第２導電型の微少領域と、前
記ソースドレイイン領域の周囲のうち前記埋込層小領域
と前記微少領域とに接する部分を除く周囲を囲み、か
つ、前記微少領域に接するように設けられた、前記ウェ
ルが形成されていない第１導電型の基板領域とを有する
構成となっている。また、この電荷転送素子を駆動する
方法は、前記埋込層小領域が電荷転送後に完全に空乏化
しているように前記微少領域への印加電圧及び転送ゲー
ト群への印加電圧を設定した構成となっている。
この発明の構成によれば、電荷検出は拡散層小領域を上
部ゲート、半導体基板を下部ゲート、ソースドレイン領
域をソースとドレイン、２個のソースドレイン領域には
さまれたウェル領域をチャネル領域とするジャンクショ
ン電界効果トランジスタ（JFET）を用いて行なう。拡散
層小領域に蓄積される信号電荷量によってチャネルコン
ダクタンスを制御することが可能であり、このJFETを出
力増幅器の初段のドライバとして用いることができる。
従って、埋込層小領域にオーミック接触をとる必要がな
く、リセット動作直後に完全に空乏化することができ、
リセット雑音の発生をなくすことができる。また、出力
増幅器初段のドライバがMOSFETではなくJFETであるので
1/f雑音を大幅に低減することができる。
部ゲート、半導体基板を下部ゲート、ソースドレイン領
域をソースとドレイン、２個のソースドレイン領域には
さまれたウェル領域をチャネル領域とするジャンクショ
ン電界効果トランジスタ（JFET）を用いて行なう。拡散
層小領域に蓄積される信号電荷量によってチャネルコン
ダクタンスを制御することが可能であり、このJFETを出
力増幅器の初段のドライバとして用いることができる。
従って、埋込層小領域にオーミック接触をとる必要がな
く、リセット動作直後に完全に空乏化することができ、
リセット雑音の発生をなくすことができる。また、出力
増幅器初段のドライバがMOSFETではなくJFETであるので
1/f雑音を大幅に低減することができる。
以下、この発明の実施例を図面を用いて説明する。第１
図（ａ），（ｂ），（ｃ），（ｄ）はこの発明の一実施
例である電荷転送素子の出力部の模式的平面図、および
第１図（ａ）におけるＡ−Ａ′,B−Ｂ′,C−Ｃ′線に沿
う模式的断面図である。第２図と同一構成要素は同一記
号で示す。この実施例はｎ型シリコン半導体基板１中に
ｐ型ウェル２が形成され、さらに、ｐ型ウェル２中にｎ
型埋込層３が形成されている、いわゆる埋込型電荷転送
素子である。ｎ型埋込層３上には酸化膜を介して電荷転
送ゲート群12〜19が形成されている。電荷転送は第１図
（ａ）と（ｂ）において左から右へ向かって行なわれ
る。電荷転送ゲート群12〜19のうちで、電荷転送ゲート
17の直下で電荷検出を行なう。電荷転送ゲート17を特に
検出ゲート17と呼ぶことにする。検出ゲート17にはクロ
ックパルスを印加しても、直流電圧に固定しても電荷転
送ならびに電荷検出を行なえる。ここでは直流電圧が印
加されているとする。検出ゲート17直下の埋込層３を説
明の便宜上埋込層小領域20と呼ぶことにする。埋込層小
領域20に隣接し、かつ互いに埋込層小領域20をはさんで
反対側に位置するｐ型の２個のソースドレイン領域21が
設けられている。このソースドレイン領域21の周囲のう
ち、埋込層小領域21に接する部分とその近傍のｐ型の微
小領域22に接する部分を除くソースドレイン領域21の周
囲を囲む、ｐ型ウェル２が形成されず、ｎ型基板１が表
面に露出している基板領域23が設けられている。ｎ型の
基板領域23はｐ型のソースドレイン領域21とその他のｐ
型ウェル２との電気的分離を良くするためにある。この
分離効果を高めるために基板領域23の表面部分に高濃度
のｎ型不純物をドープすることもできる。ソースドレイ
ン領域21はｐ型ウェル２が形成され、さらに高濃度のｐ
型層が形成されている。ソースドレイン領域21はオーミ
ック接触した金属配線が接続されている。微小領域22は
ソースドレイン領域21と埋込層小領域20とｐ型ウェル21
と基板領域23とに囲まれた領域で、アクセプタ濃度は大
きくせず、空乏化しやすくする。すなわち、ｐ型ウェル
２と同じ工程で作成される。ｐ型ウェル２が表面に露出
している部分のうち、微小領域22を除いた部分の表面は
アクセプタが高濃度にドープされたチャネルストップ領
域24が形成されており、素子分離効果を高めている。ソ
ースドレイン領域21の表面部のｐ型層とチャネルストッ
プ領域24は同一工程で作成される。
図（ａ），（ｂ），（ｃ），（ｄ）はこの発明の一実施
例である電荷転送素子の出力部の模式的平面図、および
第１図（ａ）におけるＡ−Ａ′,B−Ｂ′,C−Ｃ′線に沿
う模式的断面図である。第２図と同一構成要素は同一記
号で示す。この実施例はｎ型シリコン半導体基板１中に
ｐ型ウェル２が形成され、さらに、ｐ型ウェル２中にｎ
型埋込層３が形成されている、いわゆる埋込型電荷転送
素子である。ｎ型埋込層３上には酸化膜を介して電荷転
送ゲート群12〜19が形成されている。電荷転送は第１図
（ａ）と（ｂ）において左から右へ向かって行なわれ
る。電荷転送ゲート群12〜19のうちで、電荷転送ゲート
17の直下で電荷検出を行なう。電荷転送ゲート17を特に
検出ゲート17と呼ぶことにする。検出ゲート17にはクロ
ックパルスを印加しても、直流電圧に固定しても電荷転
送ならびに電荷検出を行なえる。ここでは直流電圧が印
加されているとする。検出ゲート17直下の埋込層３を説
明の便宜上埋込層小領域20と呼ぶことにする。埋込層小
領域20に隣接し、かつ互いに埋込層小領域20をはさんで
反対側に位置するｐ型の２個のソースドレイン領域21が
設けられている。このソースドレイン領域21の周囲のう
ち、埋込層小領域21に接する部分とその近傍のｐ型の微
小領域22に接する部分を除くソースドレイン領域21の周
囲を囲む、ｐ型ウェル２が形成されず、ｎ型基板１が表
面に露出している基板領域23が設けられている。ｎ型の
基板領域23はｐ型のソースドレイン領域21とその他のｐ
型ウェル２との電気的分離を良くするためにある。この
分離効果を高めるために基板領域23の表面部分に高濃度
のｎ型不純物をドープすることもできる。ソースドレイ
ン領域21はｐ型ウェル２が形成され、さらに高濃度のｐ
型層が形成されている。ソースドレイン領域21はオーミ
ック接触した金属配線が接続されている。微小領域22は
ソースドレイン領域21と埋込層小領域20とｐ型ウェル21
と基板領域23とに囲まれた領域で、アクセプタ濃度は大
きくせず、空乏化しやすくする。すなわち、ｐ型ウェル
２と同じ工程で作成される。ｐ型ウェル２が表面に露出
している部分のうち、微小領域22を除いた部分の表面は
アクセプタが高濃度にドープされたチャネルストップ領
域24が形成されており、素子分離効果を高めている。ソ
ースドレイン領域21の表面部のｐ型層とチャネルストッ
プ領域24は同一工程で作成される。
第６図に示すタイミングチャートによってこの発明の一
実施例は駆動される。第６図中に示した時刻t1，t2，
t3，t4およびt5におけるポテンシャルおよび信号電荷の
動きを電荷転送素子（第７図（ａ））と共に第７図
（ｂ），（ｃ），（ｄ），（ｅ）および（ｆ）に示し
た。第６図においてT0からT5までの期間が１周期であ
る。第１図の電荷転送ゲート群12〜19のうち、電荷転送
ゲート13と17,14と18,15と19,12と16にそれぞれ第６図
の（ａ），（ｂ），（ｃ）および（ｄ）のクロックパル
スが印加される。（ａ）は直流電源であり、他のクロッ
クパルスの高レベルと低レベルの間の値である。この駆
動方法は3 1/2相駆動動法と呼ばれている。微小領域22
は埋込層小領域20および基板領域23となすそれぞれのpn
接合による空乏層によって完全に空乏化するように、微
小領域22の大きさと埋込層小領域20および基板領域23の
バイアス電圧を設計する。
実施例は駆動される。第６図中に示した時刻t1，t2，
t3，t4およびt5におけるポテンシャルおよび信号電荷の
動きを電荷転送素子（第７図（ａ））と共に第７図
（ｂ），（ｃ），（ｄ），（ｅ）および（ｆ）に示し
た。第６図においてT0からT5までの期間が１周期であ
る。第１図の電荷転送ゲート群12〜19のうち、電荷転送
ゲート13と17,14と18,15と19,12と16にそれぞれ第６図
の（ａ），（ｂ），（ｃ）および（ｄ）のクロックパル
スが印加される。（ａ）は直流電源であり、他のクロッ
クパルスの高レベルと低レベルの間の値である。この駆
動方法は3 1/2相駆動動法と呼ばれている。微小領域22
は埋込層小領域20および基板領域23となすそれぞれのpn
接合による空乏層によって完全に空乏化するように、微
小領域22の大きさと埋込層小領域20および基板領域23の
バイアス電圧を設計する。
信号電荷は以下に説明するように検出される。第６図の
クロックパルスによって第７図に示すように信号電荷は
転送される。時刻T2より時刻T3までの期間、第７図
（ｄ）に示すように検出ゲート（電荷転送ゲート）17の
直下の埋込層小領域20に信号電荷は蓄積される。埋込層
小領域20に信号電荷が蓄積されると、埋込層小領域20と
ｐ型ウェル２との間のpn接合の逆バイアス電圧は小さく
なり、空乏層は小さくなる。この様子を第８図に示し
た。第８図の曲線（ａ）は信号電荷がなく、埋込層小領
域20は完全に空乏化しているときの電位分布を示した。
実線は中性領域、破線は空乏領域を示す。第８図の曲線
（ｂ）は信号電荷が埋込層小領域20に蓄積されていると
きの電位分布を示した。曲線（ｂ）では、ｐ型ウェル２
において中性領域が曲線（ａ）に比較して大きくなって
いる。ソースドレイン領域13をソースとドレイン、埋込
層小領域20を上部ゲート、シリコン基板１を下部ゲー
ト、ｐ型ウェル２をチャネルとするｐ型チャネルJFETに
おいて、蓄積された信号電荷が増加するとコンダクタン
スは大きくなる。このJFETを第３図に示すような出力増
幅回路の初段のドライバとして使う。初段のロードや次
段はオンチップされたトランジスタを用いることも可能
であるし、外部のトランジスターを用いることもでき
る。
クロックパルスによって第７図に示すように信号電荷は
転送される。時刻T2より時刻T3までの期間、第７図
（ｄ）に示すように検出ゲート（電荷転送ゲート）17の
直下の埋込層小領域20に信号電荷は蓄積される。埋込層
小領域20に信号電荷が蓄積されると、埋込層小領域20と
ｐ型ウェル２との間のpn接合の逆バイアス電圧は小さく
なり、空乏層は小さくなる。この様子を第８図に示し
た。第８図の曲線（ａ）は信号電荷がなく、埋込層小領
域20は完全に空乏化しているときの電位分布を示した。
実線は中性領域、破線は空乏領域を示す。第８図の曲線
（ｂ）は信号電荷が埋込層小領域20に蓄積されていると
きの電位分布を示した。曲線（ｂ）では、ｐ型ウェル２
において中性領域が曲線（ａ）に比較して大きくなって
いる。ソースドレイン領域13をソースとドレイン、埋込
層小領域20を上部ゲート、シリコン基板１を下部ゲー
ト、ｐ型ウェル２をチャネルとするｐ型チャネルJFETに
おいて、蓄積された信号電荷が増加するとコンダクタン
スは大きくなる。このJFETを第３図に示すような出力増
幅回路の初段のドライバとして使う。初段のロードや次
段はオンチップされたトランジスタを用いることも可能
であるし、外部のトランジスターを用いることもでき
る。
検出された信号電荷は時刻T3以降にCCDの次段へと転送
されていく。この転送はCCDの通常の電荷転送と同様で
あり、埋込層小領域20は完全に空乏化した状態にリセッ
トされる。従って、リセット雑音は発生せず、良好な特
性の電荷転送素子が得られる。
されていく。この転送はCCDの通常の電荷転送と同様で
あり、埋込層小領域20は完全に空乏化した状態にリセッ
トされる。従って、リセット雑音は発生せず、良好な特
性の電荷転送素子が得られる。
以上説明したようにこの発明によれば、リセット動作に
よって浮遊拡散層を完全に空乏化する事が実現できるの
で、リセット雑音を完全に抑圧できる。さらに出力アン
プの初段のドライバをMOS型トランジスタから接合型電
界効果トランジスタにすることができるようになり1/f
ノイズが大幅に低減できる。またこの発明の電荷検出法
は非破壊読み出しである。このため電荷転送素子の複数
の任意の箇所で電荷検出ができ、信号処理上有利であ
る。
よって浮遊拡散層を完全に空乏化する事が実現できるの
で、リセット雑音を完全に抑圧できる。さらに出力アン
プの初段のドライバをMOS型トランジスタから接合型電
界効果トランジスタにすることができるようになり1/f
ノイズが大幅に低減できる。またこの発明の電荷検出法
は非破壊読み出しである。このため電荷転送素子の複数
の任意の箇所で電荷検出ができ、信号処理上有利であ
る。
第１図（ａ），（ｂ），（ｃ），（ｄ）はこの発明の一
実施例の電荷転送素子の出力構造の模式的平面図、およ
びそのＢ−Ｂ′,C−Ｃ′,D−Ｄ′線に沿う模式的断面
図、第２図（ａ），（ｂ），（ｃ）は従来の電荷転送素
子の出力構造の模式的平面図、およびそのＢ−Ｂ′,C−
Ｃ′線に沿う模式的断面図、第３図は出力増幅器の回路
図、第４図は従来の電荷転送素子の出力部を駆動するた
めのタイミングチャート、第５図は従来の電荷転送素子
の出力部の電位図、第６図はこの発明の一実施例の電荷
転送素子を駆動するためのタイミングチャート、第７図
はこの発明の一実施例の電荷転送素子の出力部付近の電
位、第８図はこの発明の一実施例の電荷転送素子の検出
ゲート下の深さ方向の電位図である。 １半導体基板、２…ｐ型ウェル、３…埋込層、12〜19…
電荷転送素子ゲート群、17…検出ゲート、20…埋込層小
領域、21…ソースドレイン領域、22…微小領域、23……
基板領域。
実施例の電荷転送素子の出力構造の模式的平面図、およ
びそのＢ−Ｂ′,C−Ｃ′,D−Ｄ′線に沿う模式的断面
図、第２図（ａ），（ｂ），（ｃ）は従来の電荷転送素
子の出力構造の模式的平面図、およびそのＢ−Ｂ′,C−
Ｃ′線に沿う模式的断面図、第３図は出力増幅器の回路
図、第４図は従来の電荷転送素子の出力部を駆動するた
めのタイミングチャート、第５図は従来の電荷転送素子
の出力部の電位図、第６図はこの発明の一実施例の電荷
転送素子を駆動するためのタイミングチャート、第７図
はこの発明の一実施例の電荷転送素子の出力部付近の電
位、第８図はこの発明の一実施例の電荷転送素子の検出
ゲート下の深さ方向の電位図である。 １半導体基板、２…ｐ型ウェル、３…埋込層、12〜19…
電荷転送素子ゲート群、17…検出ゲート、20…埋込層小
領域、21…ソースドレイン領域、22…微小領域、23……
基板領域。
Claims (2)
- 【請求項１】第１導電型の半導体基板上に設けられた第
１導電型とは逆導電型である第２導電型のウェルと、こ
のウェル内に設けられた第１導電型の埋込層と、この埋
込層上に配列された電荷転送ゲート群と、この電荷転送
ゲート群のうちの一つの電荷転送ゲート下の埋込層領域
（これを埋込層小領域と呼ぶ）に隣接し、かつ互いに前
記埋込層小領域をはさんで反対側に位置する第２導電型
のソースドレイン領域と、前記ソースドレイン領域の両
側でかつ前記埋込層小領域に接する部分に設けられた空
乏化した第２導電型の微少領域と、前記ソースドレイイ
ン領域の周囲のうち前記埋込層小領域と前記微少領域と
に接する部分を除く周囲を囲み、かつ、前記微少領域に
接するように設けられた、前記ウェルが形成されていな
い第１導電型の基板領域とを有することを特徴とする電
荷転送素子。 - 【請求項２】第１導電型の半導体基板上に設けられた第
１導電型とは逆導電型である第２導電型のウェルと、こ
のウェル内に設けられた第１導電型の埋込層と、この埋
込層上に配列された電荷転送ゲート群と、この電荷転送
ゲート群のうちの一つの電荷転送ゲート下の埋込層領域
（これを埋込層小領域と呼ぶ）に隣接し、かつ互いに前
記埋込層小領域をはさんで反対側に位置する第２導電型
のソースドレイン領域と、前記ソースドレイン領域の両
側でかつ前記埋込層小領域に接する部分に設けられた空
乏化した第２導電型の微少領域と、前記ソースドレイイ
ン領域の周囲のうち前記埋込層小領域と前記微少領域と
に接する部分を除く周囲を囲み、かつ、前記微少領域に
接するように設けられた、前記ウェルが形成されていな
い第１導電型の基板領域とを有する電荷転送素子におい
て、前記埋込層小領域が電荷転送後に完全に空乏化して
いるように前記微少領域への印加電圧及び転送ゲート群
への印加電圧を設定したことを特徴とする電荷転送素子
の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155540A JPH07118537B2 (ja) | 1988-06-22 | 1988-06-22 | 電荷転送素子とその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155540A JPH07118537B2 (ja) | 1988-06-22 | 1988-06-22 | 電荷転送素子とその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH025441A JPH025441A (ja) | 1990-01-10 |
| JPH07118537B2 true JPH07118537B2 (ja) | 1995-12-18 |
Family
ID=15608290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63155540A Expired - Lifetime JPH07118537B2 (ja) | 1988-06-22 | 1988-06-22 | 電荷転送素子とその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118537B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4852752B2 (ja) * | 2006-04-04 | 2012-01-11 | 国立大学法人豊橋技術科学大学 | 化学・物理現象検出装置 |
-
1988
- 1988-06-22 JP JP63155540A patent/JPH07118537B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH025441A (ja) | 1990-01-10 |
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Legal Events
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