JP4295740B2 - 電荷結合素子型イメージセンサ - Google Patents

Description

本発明は、電荷結合素子型イメージセンサ（CCD Type image sensor ）に係り、特に信号検出部として浮動拡散型増幅器（Floating Diffusion Amplifier：ＦＤＡ）を使用した電荷結合素子型イメージセンサの出力回路部のＭＯＳ素子に関するものである。

電荷結合素子ＣＣＤは半導体基板の表面に複数のＭＯＳトランジスタを一定の配列に形成させた非常に簡単な構造である。これは、ＭＯＳトランジスタのゲートに任意の電圧を印加した時、半導体基板の表面に深い空乏層が拡大される非平衡状態と少数キャリヤが蓄積される平衡状態の２種類の状態が得られるので、これらのそれぞれに“０”又は“１”のディジタル信号を対応させ演算機能を有する信号処理素子やメモリ素子を実現する。そして、非平衡状態と平衡状態の間で連続的に変化する信号電荷をアナログ信号にも使用でき、またイメージセンサにもその応用が可能である。

イメージセンサは、光の光子効果により受光部に電荷が蓄積される、即ち光信号が電気的な信号に変わる光電変換効果を利用したものであり、蓄積された信号電荷をＣＣＤでクロックパルスにより順次に移動させ、出力回路部を通じて信号出力として外部に取り出して画像に再現するものである。

前記ＣＣＤ型イメージセンサの出力回路部としては主に浮動拡散型増幅器が用いられるが、これは信号検出部として高電圧出力が可能であり雑音発生源である浮遊容量が少ないためである。

図１は従来の浮動拡散型増幅器を有する電荷結合素子の出力部の概略的な平面図である（米国特許：第 ４,６６０,０６４号、発明者；ハマサキ・マサハル等、発明の名称；Charge coupled device having a floating diffusion region and a precharge diffusion region which are aligned so as to increase the output gain,出願日；１９８６年 １月３１日）
ＣＣＤ伝送部１の端部に出力ゲート１７が形成されており、続いて浮動拡散領域１８とプリチャージゲート２５とプリチャージドレイン２３よりなるプリチャージＭＯＳトランジスタ（又はリセットＭＯＳトランジスタ）が形成されており、点線で書かれたチャネルストッパ２２を境界として前記浮動拡散領域１８と連結されたゲート電極１９とソース領域２０、ドレイン領域２１よりなる第１駆動ＭＯＳトランジスタＭ１が形成されている。

図２は前記従来の浮動拡散型増幅器を有する電荷結合素子の出力部の回路図である。

ＣＣＤ伝送部１の出力端子から浮動拡散領域内のダイオード２に流れる信号電荷が出力増幅器３により電圧信号に変換され検出される。前記出力増幅器３は前記図１の第１駆動トランジスタＭ１を含む電荷センシング回路である。前記電荷センシング回路は一般的に電圧利得が“１”に近いソースフォロアを使用する。参照番号“４”はプリチャージトランジスタを示す。

図３は前記図１のIII −III 線における断面図である。

半導体基板１１が、例えばＮ型として提供されており、その上にＰ型の半導体ウェル１２が形成されている。半導体ウェル１２の表面にＮ型領域１３が複数個配列されており、各Ｎ型領域１３の上に例えばシリコン酸化膜等の絶縁層１４を介し複数個の伝送電極１５が搭載され、図２のＣＣＤ伝送部１を構成する。

一方、２相クロックパルスφ１，φ２が伝送電極１５に印加される駆動パルスとして提供され、前記ＣＣＤ伝送部１の端部に出力ゲート１７とＮ^＋型の浮動拡散領域１８が形成される。前記浮動拡散領域１８は前記出力増幅器３を成す第１駆動ＭＯＳトランジスタＭ１のゲート電極１９に連結される。

また、前記半導体ウェル１２の表面には、プリチャージドレイン領域２３がチャネル領域２４を間に置いて形成されており、前記チャネル領域２４の上部には絶縁層１４を介しプリチャージゲート電極２５が形成され、前記浮動拡散領域１８をソース領域とするプリチャージトランジスタを形成する。

信号電荷の伝送及び検出動作を見ると次の通りである。

各ＣＣＤ伝送電極１５に、例えば２相クロックパルスφ１，φ２が印加されれば半導体基板１１の表面に形成された伝送チャネルであるＮ型領域１３を通じて信号電荷が順次に伝送される。ＣＣＤ伝送部の端部に形成された出力ゲート１７は伝送された信号電荷を浮動拡散領域１８に伝送させる。

浮動拡散領域１８は電荷センシング回路である出力増幅器３に連結され、前記出力増幅器３は第１駆動ＭＯＳトランジスタＭ１を含んで、信号電荷が供給される浮動拡散領域１８の電圧レベルをセンシングするためにそのゲート電極１９が前記浮動拡散領域１８に連結される。一方、浮動拡散領域１８はまたプリチャージトランジスタ４の一部であってソース領域となり、プリチャージトランジスタのドレイン領域２３は予め設定した所定の電位Ｖ_ＰＤで固定する。

一連のリセット電圧パルスＶ_ＰＧがリセットパルス発生器からプリチャージゲート電極２５に印加され、プリチャージドレイン電極２３に予め設定した所定の電位Ｖ_ＰＤで前記浮動拡散領域１８をリセットするためにプリチャージトランジスタを周期的にオンさせる。従って、浮動拡散領域１８の電位はプリチャージトランジスタがオンされる時は常にプリチャージドレイン領域２３に予め設定された電位Ｖ_ＰＤと等しくなる。

このとき、プリチャージトランジスタ４は信号電荷が浮動拡散領域１８に供給されるまではドレイン領域２３と浮動拡散領域１８の間の電気的な分離のためにオフされたままである。

Ｖ_ＯＧは出力ゲート１７に印加される電圧を示す。

一方、このとき浮動拡散領域１８と連結された出力増幅器３では浮動拡散領域に収集された電荷量に比例し、浮動拡散領域の静電容量に反比例する電圧変化を検出し、この電圧変化は以後の適した信号処理回路の入力に変換される。

前記出力増幅器３の電圧変化ΔＶ_ＯＵＴ は、
ΔＶ_ＯＵＴ ＝Ｑ_ＳＩＧ ／Ｃ_ＦＤ
で与えられる。Ｑ_ＳＩＧは浮動拡散領域１８に伝送された信号電荷量であり、Ｃ_ＦＤは浮動拡散領域と関連した寄生容量を含んだ総静電容量であり、前記図２からＣ_ＦＤ＝Ｃ_Ｂ +Ｃ_Ｐ +Ｃ_Ｏ +Ｃ_Ｉ +Ｃ_ＩＮであることが分かる。ここで、Ｃ_Ｂは浮動拡散領域１８とＰ型半導体ウェル１２の間の静電容量と浮動拡散領域とチャネルストッパ２２の間の静電容量との和であり、Ｃ_Ｐは浮動拡散領域１８とプリチャージゲート電極２５の間の静電容量Ｃ１とプリチャージゲート電極２５と第１駆動ＭＯＳトランジスタＭ１のゲート電極１９の配線との間の静電容量Ｃ２の和であり、Ｃ_Ｏは浮動拡散領域１８と出力ゲート１７との間の静電容量であり、Ｃ_Ｉは出力増幅器３の配線の静電容量であり、Ｃ_ＩＮは出力増幅器３の入力静電容量を示す。

前記出力増幅器３で検知する信号電圧の検出感度は浮動拡散領域と関連した総静電容量Ｃ_ＦＤとソースフォロアを主に使用する出力増幅器３の電圧利得Ａ_Ｖにより決定される。
検出感度＝Ａ_Ｖ ／Ｃ_ＦＤ[クーロン／ボルト]
で与えられる。

一方、イメージセンサ素子の場合、集積度が非常に向上されながら各画素面積が比例的に縮小しそれにより光電変換領域で蓄積される信号電荷量も少なくなるので、前記浮動拡散領域に電送される信号電荷量Ｑ_ＳＩＧも少なくなる。

従って、少なくなった信号電荷量にもかかわらず電圧変化で検出される信号電荷を効果的に検出するために、即ち検出感度を向上させるためには浮動拡散領域と関連した静電容量を大幅減少させる必要がある。特に、前記総静電容量Ｃ_ＦＤ中で相当の部分を占める出力増幅器３の入力容量Ｃ_ＩＮを大いに減少させる必要がある。

図４は前記図１のＩＶ−ＩＶ線における、従来の浮動拡散型増幅器を有する電荷結合素子型イメージセンサで電荷センシング回路である出力増幅器３の第１駆動ＭＯＳトランジスタの断面図である。

図面に示したように、ゲート電極１９に一部重畳するようにソース領域２０、ドレイン領域２１が形成されている。一方、前記第１駆動ＭＯＳトランジスタにおいても、ゲート電極１９とソース領域２０間の重畳による寄生容量Ｃ_ｍとゲート電極１９とドレイン領域２１間の重畳による寄生容量Ｃ_ｄが作用し、図２に示したように出力増幅器３の入力静電容量Ｃ_ＩＮが増加する要因となる。

ここで、寄生容量Ｃ_ｍは第１駆動ＭＯＳトランジスタの駆動動作によりミラー効果により相当相殺されるが、寄生容量Ｃ_ｄはそのまま動作時の入力インピーダンスに寄与することにより、出力増幅器の入力静電容量を増加させ、微量の信号電荷を取り扱う高集積化された電荷結合素子型イメージセンサの信号検出部の検出感度を悪化させる要因となっている。
米国特許：第４,６６０,０６４号

本発明の目的は電荷センシング回路の駆動ＭＯＳトランジスタの寄生容量を減少させその検出感度を向上させた浮動拡散型増幅器を有する電荷結合素子型イメージセンサを提供することである。

本発明の前記目的を達成するために、本発明による電荷結合素子型イメージセンサは、基板と、前記基板の表面近傍に形成されたドレイン領域と、前記ドレイン領域と重畳されない形に前記基板上に形成されたゲート電極と、前記ゲート電極とドレイン領域の間で前記ドレイン領域と接続する形として基板の表面近傍に形成された空乏チャネル領域を具備する駆動トランジスタを含むことを特徴とする。

また、本発明の前記目的を達成するために本発明による電荷結合素子型イメージセンサは基板と、前記基板の表面近傍に形成されたドレイン領域と、前記ドレイン領域と重畳されない形に前記基板上に形成されたゲート電極と、前記ゲート電極とドレイン領域の間で前記ドレイン領域と接続する形に前記基板に埋没され形成された埋没ドレイン領域を具備する駆動トランジスタを含むことを特徴とする。

このとき、前記電荷結合素子型イメージセンサは前記基板の表面近傍に形成されたチャネル層と、前記チャネル層の端側に形成された浮動拡散領域と、前記チャネル層上に形成された複数の電極手段と、前記浮動拡散領域をソース領域とするトランジスタを更に具備し、前記ゲート電極は前記浮動拡散領域と接続する形に形成される。

前記空乏チャネル領域を前記ゲート電極と部分的に重畳される模様に形成し、その導電型においては前記ドレイン領域の導電型と同じ導電型であり、その不純物の濃度においては前記ドレイン領域の不純物の濃度より低くした。このとき、前記ドレイン領域に供給される電圧は前記ゲート電極に供給される電圧より小さくないようにして素子動作のとき前記空乏チャネルが完全に空乏となるようにした。

前記ゲート電極を、絶縁膜をその間に介し部分的に重畳する模様の第１ゲート電極と第２ゲート電極に分離形成し、このとき前記空乏チャネル領域を、前記第１ゲート電極に自己整合されるように形成しその上部に前記第２ゲート電極を形成させた。

前記埋没ドレイン領域上に、前記基板のような導電型の表面空乏領域を更に具備し、前記埋没ドレイン領域は前記ゲート電極と自己整合されるように形成した。

以上の実施例から見られるように、本発明による電荷結合素子型イメージセンサによると、電荷センシング回路を構成する、例えば典型的なソースフォロアの入力静電容量の約１／３を占める駆動ＭＯＳトランジスタのゲート電極とドレイン領域の間の寄生容量を著しく減少させることができ、電荷検出感度を極めて向上させ得る。

なお、本発明は前述した実施例に限定されず、本発明の技術的思想内で当分野の通常の知識を有する者により多くの変形が可能であることは明らかである。

駆動ＭＯＳトランジスタのゲート電極とドレイン領域の間に空乏チャネルを形成してこれらを一定の間隔に維持させることにより、電荷検出感度を非常に向上させ得る。

以下、添付した図面に基づき本発明を詳細に説明する。

図５は本発明による浮動拡散型増幅器を有する電荷結合素子型イメージセンサの出力部の概略的な平面図であり、電荷結合素子型イメージセンサの出力回路部に用いられる浮動拡散型増幅器で電荷センシング回路を構成する駆動ＭＯＳトランジスタ部分である。

前記電荷センシング回路は１位の電圧利得Ａ_Ｖ で動作する典型的なソースフォロアを主に使用する。この場合、前記図１と同一の参照番号は同一の構成要素を示す。

前記図５を参照すれば、駆動ＭＯＳトランジスタのゲート電極１９は浮動拡散領域１８に連結されている。また、ソース領域２０は前記ゲート電極に自己整合されておりその一部がゲート電極と重畳される。一方、ドレイン領域２１は、ソース領域２０とは異なり前記ゲート電極１９と重畳されないように前記ゲート電極１９と一定の間隔を置いて形成されており、前記ドレイン領域２１に接して前記ゲート電極１９とドレイン領域２１の間に前記ゲート電極１９と一部重畳されるように空乏チャネル２７が形成されている。

このとき、半導体基板が、例えばＰ型の不純物でドープされていると、前記ソース領域２０及びドレイン領域２１はＮ型の不純物が高濃度でドープされており、前記空乏チャネル２７はＮ型の不純物が前記ソース領域及びドレイン領域よりは低濃度でドープされている。

前記図５の構造を有する浮動拡散型増幅器の動作時、前記空乏チャネル２７が完全に空乏となるように前記ゲート電極１９に供給される電圧とドレイン領域２１に供給される電圧を調節すれば、例えばゲート電極の動作電圧よりドレイン領域のバイアスを高くすれば、前記ゲート電極１９とドレイン領域２１の間で発生する寄生容量は非常に減少する。

図６は前記図５のＶＩ−ＶＩ線における断面図であり、駆動ＭＯＳトランジスタを示す。

基板、例えば半導体基板１０上にゲート電極１９が形成されており、このゲート電極の両側の基板にソース領域２０とドレイン領域２１がそれぞれ形成されている。このとき、前記ソース領域２０は前記ゲート電極１９に自己整合されるように形成されその一部分が前記ゲート電極と重畳されており、前記ドレイン領域２１は前記ゲート電極１９と一定の間隔を保って形成されている。前記ゲート電極１９の下部の半導体基板には空乏チャネル２７が前記ドレイン領域２１とその一部が接する模様に形成されている。

このとき、前記半導体基板１０が、例えばＰ型の不純物でドープすれば、前記ソース領域２０、ドレイン領域２１及び空乏チャネル２７はＮ型の不純物でドープする。

前記図６で分かるように、前記空乏チャネル２７は前記ドレイン領域２１よりその下部面が高く形成されているが、前記空乏チャネル２７の下部面が前記ドレイン領域２１の下部面より低いとしても、本発明の技術的な思想を逸することでないことは明らかである。

図７は本発明の第２実施例により形成された電荷センシング回路部の断面図であり、図６に対応するものである。

図７は電荷センシング回路部の断面図であり、図６に対応するものである。

前記図７を参照すると、ゲート電極は第１ゲート電極１９ａと第２ゲート電極１９ｂに分けられて形成されており、このとき空乏チャネル２７は前記第１ゲート電極１９ａに自己整合されている。

これは、チャネルの長さに敏感な駆動トランジスタの動作特性の均一性と信頼性を高めるためのものであり、前記第２ゲート電極１９ｂは前記空乏チャネル１７上に形成されており、ドレイン領域２１と重畳されないように形成されている 同様に、本実施例でもゲート電極１９ａ及び１９ｂに供給される電圧とドレイン領域２１のバイアスを適切に調節することにより、即ちドレイン領域のバイアスをゲート電極に供給される電圧より大きくすることにより、ゲート電極とドレイン領域の間で発生する寄生容量を非常に減少させ得る。

図８は本実施例により形成された電荷センシング回路部の断面図であり、図６に対応するものである。

前記図８を参照すれば、半導体基板１０の表面近傍にソース領域２０とドレイン領域２１が形成されており、この二つの領域の間の半導体基板上に絶縁層（図示せず）を介しゲート電極１９が形成されている。また、半導体基板１０の表面から一定の深さには前記ドレイン領域２１とその一部が接する埋没ドレイン領域２８が形成されており、前記ゲート電極１９とドレイン領域２１は互いに重畳されないように一定距離離れている。

前記埋没ドレイン領域２８は前記半導体基板とは異なる導電型の不純物を通常の高エネルギーイオン注入法で注入して形成するが、このとき前記ゲート電極１９は前記イオン注入の際に注入防止マスクとして作用するので、結果的に前記埋没ドレイン領域２８は前記ゲート電極１９に自己整合されるように形成される。このとき、前記半導体基板１０のバルク内に形成された埋没ドレイン領域２８の上部とゲート電極１９の間の半導体基板は元の不純物の濃度のまま残るようになる。

半導体基板１０がＰ⁻型なら、前記ソース領域２０及びドレイン領域２１はＮ^＋＋型に、前記埋没ドレイン領域２８はＮ^＋に形成させ得る。

従って、前記トランジスタの動作時、ゲート電極とドレイン領域に電圧を印加すれば前記ソース領域と埋没ドレイン領域２８間にチャネルが半導体基板の表面の下の一定の深さで形成され、前記埋没ドレイン領域２８の上部にはＰＮ接合による表面空乏層が形成されゲート電極１９とドレイン領域２１の間の寄生容量が大幅に減少する。

本実施例では埋没ドレイン領域２８の上部に形成される表面空乏層により、ドレイン領域２１に供給される電圧がゲート電極１９に供給される電圧より更に大きいだけでなく略同一の場合にもゲート電極とドレイン領域間の寄生容量を大いに減少させ得る。これはイメージセンサのソースフォロア回路の一般的な動作条件を満足させるものであり、その適用が更に容易である。

図９は本発明の別実施例により形成された電荷センシング回路部の断面図であり、図６に対応するものである。

本実施例は、前記実施例と基本的に同一の原理によるものであり、前記埋没ドレイン領域２８の上部に、前記半導体基板１０と同じ導電型よりなった不純物を単にその濃度のみを異にしてドープさせて形成した表面空乏層２９を追加した点が異なる。

即ち、半導体基板１０をＰ⁻型に形成させた場合、Ｎ^＋型の埋没ドレイン領域２８の上部の前記ソース領域２０とドレイン領域２１の間にＰ型の表面空乏層２９を形成させる。

従来の浮動拡散型増幅器を有する電荷結合素子型イメージセンサの出力部の概略的な平面図である。 従来の浮動拡散型増幅器を有する電荷結合素子型イメージセンサの出力部の回路図である。 前記図１のIII −III 線における断面図である。 前記図１のＩＶ−ＩＶ線における断面図である。 本発明による浮動拡散型増幅器を有する電荷結合素子型イメージセンサの出力部の概略的な平面図である。 図５のＶＩ−ＶＩ線における電荷センシング回路部の部分断面図である。 電荷センシング回路部の部分断面図であり、図６に対応する。 本発明の実施例による電荷センシング回路部の部分断面図であり、図６に対応する。 本発明の別実施例による電荷センシング回路部の部分断面図であり、図６に対応する。

符号の説明

１ ＣＣＤ伝送部、２ ダイオード、３ 出力増幅器、４ プリチャージトランジスタ、１０ 半導体基板、１１ 半導体基板、１２ 半導体ウェル、１３ Ｎ型領域、
１４ 絶縁層、１５ 伝送電極、１７ 出力ゲート、１８ 浮動拡散領域、
１９ ゲート電極、２０ ソース領域、２１ ドレイン領域、２２ チャネルストッパ、２３ プリチャージドレイン、２４ チャネル領域、２５ プリチャージゲート、
２７ 空乏チャネル

Claims (6)

1. 基板と、
   前記基板の表面近傍に形成されたチャネル層と、
   前記チャネル層の端側に形成された浮動拡散領域と、
   前記チャネル層上に形成された複数の電極手段と、
   前記浮動拡散領域をそのソース領域とするプリチャージトランジスタと、
   前記基板の表面近傍に形成されたドレイン領域と、前記浮動拡散領域と接続する形に形成されており、前記ドレイン領域と重畳されない形に前記基板上に形成されたゲート電極と、
   前記ゲート電極とドレイン領域の間で前記ドレイン領域と接続する形に前記基板に埋没され形成された埋没ドレイン領域を具備する駆動トランジスタを含むことを特徴とする電荷結合素子型イメージセンサ。
2. 前記埋没ドレイン領域の上部に形成された表面空乏層を更に具備し、前記表面空乏層は前記基板と同じ導電層の不純物より構成されていることを特徴とする請求項１記載の電荷結合素子型イメージセンサ。
3. 前記ドレイン領域の不純物の濃度は前記埋没ドレイン領域の不純物濃度より更に大きいことを特徴とする請求項１記載の電荷結合素子型イメージセンサ。
4. 前記埋没ドレイン領域は前記ゲート電極に自己整合的に形成されていることを特徴とする請求項１記載の電荷結合素子型イメージセンサ。
5. 前記埋没ドレイン領域は前記ドレイン領域とその一部が重なる模様に形成されることを特徴とする請求項１記載の電荷結合素子型イメージセンサ。
6. 前記埋没ドレイン領域の下部面は前記ドレイン領域の下部面より更に低いことを特徴とする請求項１記載の電荷結合素子型イメージセンサ。

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