JPH04133336A - 電荷転送装置 - Google Patents
電荷転送装置Info
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- JPH04133336A JPH04133336A JP2258365A JP25836590A JPH04133336A JP H04133336 A JPH04133336 A JP H04133336A JP 2258365 A JP2258365 A JP 2258365A JP 25836590 A JP25836590 A JP 25836590A JP H04133336 A JPH04133336 A JP H04133336A
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電荷転送装置に関し、特にその出力部の構造
を改良した電荷転送装置に関するものである。
を改良した電荷転送装置に関するものである。
第３図は従来の電荷転送装置の出力部の構造を示す図で
あり、図において、１はＰ型半導体基板である。信号転
送領域であるＮ−型半導体領域２は基板１の所定領域上
に配置され、電荷蓄積領域であるＮ＋型半導体領域３は
Ｎ−型半導体領域２の終端部に接続して基板ｌの所定領
域上に配置される。リセットドレイン領域であるＮ＋型
半導体領域５は基板１のリセットゲート８下の領域を挟
んてＮ１型半導体領域３と対向する領域に配置され、リ
セットドレイン（ＲＤ）端子４は該Ｎ＋型半導体領域５
に接続される。６ａ、６ｂはＣＣＤ駆動ゲートの最終段
ゲートであり、最終段入力端子６′はゲート６ａ、６ｂ
に共通に接続される。
あり、図において、１はＰ型半導体基板である。信号転
送領域であるＮ−型半導体領域２は基板１の所定領域上
に配置され、電荷蓄積領域であるＮ＋型半導体領域３は
Ｎ−型半導体領域２の終端部に接続して基板ｌの所定領
域上に配置される。リセットドレイン領域であるＮ＋型
半導体領域５は基板１のリセットゲート８下の領域を挟
んてＮ１型半導体領域３と対向する領域に配置され、リ
セットドレイン（ＲＤ）端子４は該Ｎ＋型半導体領域５
に接続される。６ａ、６ｂはＣＣＤ駆動ゲートの最終段
ゲートであり、最終段入力端子６′はゲート６ａ、６ｂ
に共通に接続される。
７は出力ゲートであり、出力ゲート端子７′はこの出力
ゲート７に接続される。９はシリコン酸化膜である。エ
ンハンスメントトランジスタＱｌ。
ゲート７に接続される。９はシリコン酸化膜である。エ
ンハンスメントトランジスタＱｌ。
Ｑ３およびデプレッショントランジスタＱ２． Ｑ４
から構成されるソースフォロワ増幅器ｌＯはＮ＋型半導
体領域３に接続されている。１１はソースフォロワ増幅
器１０の信号出力端子、１２は電源端子である。
から構成されるソースフォロワ増幅器ｌＯはＮ＋型半導
体領域３に接続されている。１１はソースフォロワ増幅
器１０の信号出力端子、１２は電源端子である。
第４図及び第５図は、第３図に示した出力部の動作を説
明する図であり、第４図は第３図の各ゲートに印加され
るパルス信号及びソースフォロワ増幅器１０の出力端子
１１の電位変化である。また、第５図は第４図に示した
各時刻ｊｌ＋ ｊ２＋ｔ３．ｔ４における各領域のポ
テンシャルを示す。
明する図であり、第４図は第３図の各ゲートに印加され
るパルス信号及びソースフォロワ増幅器１０の出力端子
１１の電位変化である。また、第５図は第４図に示した
各時刻ｊｌ＋ ｊ２＋ｔ３．ｔ４における各領域のポ
テンシャルを示す。
第５図において、第３図と同一符号は同一部分てあり、
また５１は信号電荷、５２は電子である。
また５１は信号電荷、５２は電子である。
５３はＮ＋半導体領域でありＮ１半導体領域３に対応し
ている。８′はリセットゲート端子である。
ている。８′はリセットゲート端子である。
次に動作について説明する。
第３図において、信号電荷はＮ−型半導体領域２の内部
を、ＣＣＤゲートに印加されるクロックパルスに同期し
ながら右から左へ転送される。最終的にＮ＋型半導体領
域３に到達した信号電荷はＮ＋半導体領域３の電位を変
化させ、その電位変化をＰ型半導体基板ｌ上に設けたソ
ースフォロワ増幅器１０で検出する。また、Ｎ＋型半導
体領域３の信号電荷はリセットゲート８に外部より電圧
を印加することにより、Ｎ＋型半導体領域５に移動しリ
セット状態となる。
を、ＣＣＤゲートに印加されるクロックパルスに同期し
ながら右から左へ転送される。最終的にＮ＋型半導体領
域３に到達した信号電荷はＮ＋半導体領域３の電位を変
化させ、その電位変化をＰ型半導体基板ｌ上に設けたソ
ースフォロワ増幅器１０で検出する。また、Ｎ＋型半導
体領域３の信号電荷はリセットゲート８に外部より電圧
を印加することにより、Ｎ＋型半導体領域５に移動しリ
セット状態となる。
以上に述べた動作は、第４図に示した入力パルスを各端
子に与えることにより実現される。各時刻ｔ＋、ｊ２＋
ｔｓ＋ ｔ＋におけるポテンシャルの状態を示し
た図が第５図である。第５図において時刻ｔ１ては、Ｎ
＋型半導体領域５３にある電荷がＮ＋型半導体領域５ヘ
リセットされようとしている。また次の信号電荷５１が
最終段駆動ゲー）６ａの下に蓄積されている。出力ゲー
ト端子７′には一定の直流電圧か印加されており、出力
ゲート７の下の電位は各時刻を通じて変化しない。
子に与えることにより実現される。各時刻ｔ＋、ｊ２＋
ｔｓ＋ ｔ＋におけるポテンシャルの状態を示し
た図が第５図である。第５図において時刻ｔ１ては、Ｎ
＋型半導体領域５３にある電荷がＮ＋型半導体領域５ヘ
リセットされようとしている。また次の信号電荷５１が
最終段駆動ゲー）６ａの下に蓄積されている。出力ゲー
ト端子７′には一定の直流電圧か印加されており、出力
ゲート７の下の電位は各時刻を通じて変化しない。
時刻ｔ２になると、リセットゲート端子８′はＬｏｗ状
態となりリセットゲート８下の領域の電子に対するポテ
ンシャルは上昇し、ポテンシャル障壁に囲まれたＮ＋型
半導体領域５３の電位はフローティング状態となる。こ
のＮ１型半導体領域５３の電位は時刻ｔ、からｔ２に移
るときにリセットゲート８の電位変化により容量を介し
て影響を受け、第４図に示すようにリセット電位Ｖ、か
ら電位Ｖｐへ変化する。
態となりリセットゲート８下の領域の電子に対するポテ
ンシャルは上昇し、ポテンシャル障壁に囲まれたＮ＋型
半導体領域５３の電位はフローティング状態となる。こ
のＮ１型半導体領域５３の電位は時刻ｔ、からｔ２に移
るときにリセットゲート８の電位変化により容量を介し
て影響を受け、第４図に示すようにリセット電位Ｖ、か
ら電位Ｖｐへ変化する。
時刻ｔ、では信号電荷５１がＮ＋半導体領域５３に入っ
てくる。このとき最終段駆動ゲート端子６′はＬｏｗ状
態である。Ｎ＋半導体領域５３の電位は信号電荷の量に
対応した値となる。このときの電位変動を第３図のソー
スフォロワ増幅器ｌＯで検出する。
てくる。このとき最終段駆動ゲート端子６′はＬｏｗ状
態である。Ｎ＋半導体領域５３の電位は信号電荷の量に
対応した値となる。このときの電位変動を第３図のソー
スフォロワ増幅器ｌＯで検出する。
時刻ｔ４ては時刻ｔ１の状態か再現され、リセット状態
となっている。
となっている。
以上のような構造の電荷転送素子の出力部ではリセット
時の雑音が大きな問題である。
時の雑音が大きな問題である。
即ち、第５図に示すように、リセット時（ｔｌ＜）にお
いて、−Ｎ“半導体領域５３の信号電荷か完全にはリセ
ットドレイン領域５に移動せず、これがリセット後のＮ
＋半導体領域５３の電位のバラツキをもたらす。このバ
ラツキは第４図において、Ｖアのバラツキとなって表わ
れいこれか雑音となる。信号電荷を完全にリセット出来
ないのは領域５３の不純物濃度が高いことが原因であり
、領域５３の不純物濃度を低くし、該領域５３の完全空
乏化が可能てあれば除去できる。
いて、−Ｎ“半導体領域５３の信号電荷か完全にはリセ
ットドレイン領域５に移動せず、これがリセット後のＮ
＋半導体領域５３の電位のバラツキをもたらす。このバ
ラツキは第４図において、Ｖアのバラツキとなって表わ
れいこれか雑音となる。信号電荷を完全にリセット出来
ないのは領域５３の不純物濃度が高いことが原因であり
、領域５３の不純物濃度を低くし、該領域５３の完全空
乏化が可能てあれば除去できる。
しかし領域５３にコンタクト穴を介して配線を接触させ
る従来の構造では、電荷かソースフォロワ増幅器１０の
入力ゲート電極より供給され完全空乏化は不可能である
。
る従来の構造では、電荷かソースフォロワ増幅器１０の
入力ゲート電極より供給され完全空乏化は不可能である
。
第８図はＩＥＤＭ、８９ の１７３〜１７６頁に開示
された、リセットノイズを低減できる第２の従来例の電
荷転送素子を示す図であり、図において、８０はＮ型半
導体基板、８１はＰ型ウェル、８２はＰ＋型半導体領域
、８３はＮ−型半導体電荷蓄積領域、８４はＰ１型型半
体領域、８５はソース端子、８６はドルイン端子、８７
は正孔電流である。
された、リセットノイズを低減できる第２の従来例の電
荷転送素子を示す図であり、図において、８０はＮ型半
導体基板、８１はＰ型ウェル、８２はＰ＋型半導体領域
、８３はＮ−型半導体電荷蓄積領域、８４はＰ１型型半
体領域、８５はソース端子、８６はドルイン端子、８７
は正孔電流である。
この従来例素子では、電荷蓄積領域８３を完全空乏化て
きるように不純物濃度を下げており、また信号読取りの
ための電極８５．８６を電荷蓄積領域８３に直接接続す
るかわりに、該電荷蓄積領域８３に存在する電荷の量に
より電荷蓄積領域８３とその下のＰ型ウェル８１との境
界近傍に形成される空乏層の幅を変化させ、この領域を
チャネルとしてＰ＋型半導体領域８２．Ｐ＋型半導体領
域８４間に流れる電流量から蓄積電荷量をもとめるよう
にしている。すなわち、電荷蓄積領域８３をリングジャ
ンクションゲートとし、Ｐ＋型半導体領域８２をソース
、Ｐ“型半導体領域８４をドレインとするＦＥＴの電流
量から信号電荷を検出している。従ってリセット時に電
荷か電極より供給されることはなく、電荷蓄積領域を完
全空乏化できるため、リセットノイズを低減することか
できる。
きるように不純物濃度を下げており、また信号読取りの
ための電極８５．８６を電荷蓄積領域８３に直接接続す
るかわりに、該電荷蓄積領域８３に存在する電荷の量に
より電荷蓄積領域８３とその下のＰ型ウェル８１との境
界近傍に形成される空乏層の幅を変化させ、この領域を
チャネルとしてＰ＋型半導体領域８２．Ｐ＋型半導体領
域８４間に流れる電流量から蓄積電荷量をもとめるよう
にしている。すなわち、電荷蓄積領域８３をリングジャ
ンクションゲートとし、Ｐ＋型半導体領域８２をソース
、Ｐ“型半導体領域８４をドレインとするＦＥＴの電流
量から信号電荷を検出している。従ってリセット時に電
荷か電極より供給されることはなく、電荷蓄積領域を完
全空乏化できるため、リセットノイズを低減することか
できる。
上記第２の従来例の電荷転送素子は以上のように構成さ
れており、信号電荷量を検出するＦＥＴを形成するため
に、Ｐウェル構造とする必要かあり、構造が複羅である
という問題点かあった。
れており、信号電荷量を検出するＦＥＴを形成するため
に、Ｐウェル構造とする必要かあり、構造が複羅である
という問題点かあった。
この発明は上記のような問題点を解消するためになされ
たもので、より簡単な構造で、信号電荷の量を非接触で
検出てき、信号電荷蓄積部の完全なリセットが可能で、
リセット雑音を完全に除去できる電荷転送装置を得るこ
とを目的とする。
たもので、より簡単な構造で、信号電荷の量を非接触で
検出てき、信号電荷蓄積部の完全なリセットが可能で、
リセット雑音を完全に除去できる電荷転送装置を得るこ
とを目的とする。
この発明に係る電荷転送装置は、電荷転送領域である第
１導電型低濃度不純物半導体領域の終端部に接続して設
けられた第１導電型の低濃度不純物半導体領域からなる
電荷蓄積領域と、この電荷蓄積領域上に設けられた第２
導電型半導体領域とを備え、上記電荷蓄積領域に蓄積さ
れる信号電荷の量に応して変化する上記第２導電型半導
体領域の抵抗値を検出するようにしたものである。
１導電型低濃度不純物半導体領域の終端部に接続して設
けられた第１導電型の低濃度不純物半導体領域からなる
電荷蓄積領域と、この電荷蓄積領域上に設けられた第２
導電型半導体領域とを備え、上記電荷蓄積領域に蓄積さ
れる信号電荷の量に応して変化する上記第２導電型半導
体領域の抵抗値を検出するようにしたものである。
この発明においては、第１導電型低濃度不純物半導体領
域からなる電荷蓄積領域上に第２導電型半導体領域を設
け、上記電荷蓄積領域に蓄積される信号電荷の量に応じ
て変化する上記第２導電型半導体領域の抵抗値を検出す
る構成としたから、リセット時に電荷蓄積領域を完全に
空乏化てき、リセット電位のバラツキに起因する雑音を
除去できる。
域からなる電荷蓄積領域上に第２導電型半導体領域を設
け、上記電荷蓄積領域に蓄積される信号電荷の量に応じ
て変化する上記第２導電型半導体領域の抵抗値を検出す
る構成としたから、リセット時に電荷蓄積領域を完全に
空乏化てき、リセット電位のバラツキに起因する雑音を
除去できる。
以下、この発明の一実施例を図について説明する。
第１図（ａ）は本発明による電荷転送装置の出力部の構
造を示す断面図であり、第１図（ａ）において、第３図
と同一符号は同−又は相当部分である。Ｎ−領域２１は
信号転送領域であるＮ−型半導体領域２の終端に接続し
て配置され、該Ｎ−領域２１上にはＰ型半導体基板ｌの
一部領域か配置される。
造を示す断面図であり、第１図（ａ）において、第３図
と同一符号は同−又は相当部分である。Ｎ−領域２１は
信号転送領域であるＮ−型半導体領域２の終端に接続し
て配置され、該Ｎ−領域２１上にはＰ型半導体基板ｌの
一部領域か配置される。
第１電極２８はこのＮ−領域２１上のＰ型半導体領域に
接続され、第２電極２９は第１電極２８との間にＮ−領
域２１上のＰ型半導体領域による電流経路か形成される
ように、Ｎ−領域２１上のＰ型半導体領域またはこれに
隣接するＰ型半導体領域に接続される。負荷抵抗２７は
第１電極２８とソースフォロワ増幅器１０の電源端子１
２間に接続される。
接続され、第２電極２９は第１電極２８との間にＮ−領
域２１上のＰ型半導体領域による電流経路か形成される
ように、Ｎ−領域２１上のＰ型半導体領域またはこれに
隣接するＰ型半導体領域に接続される。負荷抵抗２７は
第１電極２８とソースフォロワ増幅器１０の電源端子１
２間に接続される。
第１図（ｂ）は第１図（ａ）を上方より見た図であり、
図において、第１図（ａＪと同一符号は同一部分を示す
。２２，２３．及び２４はそれぞれ第１電極２８、第２
電極２９．及びリセットドレイン端子４を設けるために
シリコン酸化膜９に設けられたコンタクトホール、２５
はＰ＋分離領域、２６は第１図（ａ）中のＮ＋型半導体
領域５であるＮ＋型半導体領域である。
図において、第１図（ａＪと同一符号は同一部分を示す
。２２，２３．及び２４はそれぞれ第１電極２８、第２
電極２９．及びリセットドレイン端子４を設けるために
シリコン酸化膜９に設けられたコンタクトホール、２５
はＰ＋分離領域、２６は第１図（ａ）中のＮ＋型半導体
領域５であるＮ＋型半導体領域である。
また、第２図は第１図（ｂ）のＩｔ−ＩＩ断面を上方よ
り見下ろした斜視図であり、図において、Ｎ−半導体領
域３１は第１図の電荷蓄積領域であるＮ半導体領域２１
に相当する領域であり、Ｐ＋型半導体領域３２は第１図
（ｂｌてＰ＋分離領域２５に相当する領域である。Ｐ型
半導体領域３３はＮ〜半導体領域３１上に配置され、第
１電極２８とコンタクトをとるためのＰ＋型半導体領域
３４はＰ型半導体領域３３の中央部分に配置される。
り見下ろした斜視図であり、図において、Ｎ−半導体領
域３１は第１図の電荷蓄積領域であるＮ半導体領域２１
に相当する領域であり、Ｐ＋型半導体領域３２は第１図
（ｂｌてＰ＋分離領域２５に相当する領域である。Ｐ型
半導体領域３３はＮ〜半導体領域３１上に配置され、第
１電極２８とコンタクトをとるためのＰ＋型半導体領域
３４はＰ型半導体領域３３の中央部分に配置される。
次に動作について説明する。
本実施例装置の電荷転送およびリセットのために各ゲー
トに印加されるパルス信号は第１の従来例素子のそれと
全く同じである。即ち第４図ｆｂ）〜（ｄ）に示す波形
のパルス信号か同様のタイミングで各ゲートに印加され
ることとなる。
トに印加されるパルス信号は第１の従来例素子のそれと
全く同じである。即ち第４図ｆｂ）〜（ｄ）に示す波形
のパルス信号か同様のタイミングで各ゲートに印加され
ることとなる。
第６図は第４図に示した各時刻ｊｌ＋ ｊ２＋ ｉ
２＋ｔ４における本実施例装置の出力部近傍の各領域の
ポテンシャルの状態を示す図である。
２＋ｔ４における本実施例装置の出力部近傍の各領域の
ポテンシャルの状態を示す図である。
時刻ｔ、においてはＮ−半導体領域３１に蓄積されてい
た電荷をリセットドレイン側のＮ＋壓半導体領域５に移
動した状態であり、Ｎ−領域３１は不純物濃度か低いた
め、図に見られるように完全空乏化か行われている。こ
のときの電位Ｖ、はＮ−領域３１の大きさ、不純物濃度
及び周囲のＰ型頭域の濃度で決定される。時刻ｔ２ては
リセットゲート８かＯＦＦ状態になっている。この時刻
においても領域３１は空乏化している。次に時刻ｔ３で
はＣＣＤ側から電荷か領域３１に中に注入され、領域３
１のポテンシャルは上昇する。本実施例素子ではこのポ
テンシャルの変化に対応してＰ型半導体領域３３の抵抗
が変化することを利用して信号電荷量を検出する。時刻
ｔ、では第６図（ｅ）に示すように１＋ と同じく再び
リセット状態となっている。同図に示したように完全な
リセット状態が実現しリセット雑音が除去されている。
た電荷をリセットドレイン側のＮ＋壓半導体領域５に移
動した状態であり、Ｎ−領域３１は不純物濃度か低いた
め、図に見られるように完全空乏化か行われている。こ
のときの電位Ｖ、はＮ−領域３１の大きさ、不純物濃度
及び周囲のＰ型頭域の濃度で決定される。時刻ｔ２ては
リセットゲート８かＯＦＦ状態になっている。この時刻
においても領域３１は空乏化している。次に時刻ｔ３で
はＣＣＤ側から電荷か領域３１に中に注入され、領域３
１のポテンシャルは上昇する。本実施例素子ではこのポ
テンシャルの変化に対応してＰ型半導体領域３３の抵抗
が変化することを利用して信号電荷量を検出する。時刻
ｔ、では第６図（ｅ）に示すように１＋ と同じく再び
リセット状態となっている。同図に示したように完全な
リセット状態が実現しリセット雑音が除去されている。
次に本実施例における上記ポテンシャルの変化の検出、
即ち信号検出動作について説明する。
即ち信号検出動作について説明する。
第７図は本実施例の信号検出動作の原理を説明するため
の図であり、第２図におけるＮ−型半導体領域３１及び
Ｐ型半導体領域３３及びＰ型半導体基板１中の電子に対
するポテンシャルを、表面からの距離（結晶深さ）を横
軸にとり描いたものである。第７図（ａ）は領域３１中
に信号電荷か存在しないときを示し、第７図（ｂ）は領
域３１中に信号電荷が存在する場合を示す。第７図（ａ
ｌ、 （ｂ）において、０くＸくＸ、、の領域はＰ型半
導体領域３３に対応し、Ｘ□＜ Ｘ ＜ Ｘ 、２の領
域はＮ−型半導体領域３１に対応し、Ｘ１□くＸの領域
はＰ型半導体基板１に対応する。
の図であり、第２図におけるＮ−型半導体領域３１及び
Ｐ型半導体領域３３及びＰ型半導体基板１中の電子に対
するポテンシャルを、表面からの距離（結晶深さ）を横
軸にとり描いたものである。第７図（ａ）は領域３１中
に信号電荷か存在しないときを示し、第７図（ｂ）は領
域３１中に信号電荷が存在する場合を示す。第７図（ａ
ｌ、 （ｂ）において、０くＸくＸ、、の領域はＰ型半
導体領域３３に対応し、Ｘ□＜ Ｘ ＜ Ｘ 、２の領
域はＮ−型半導体領域３１に対応し、Ｘ１□くＸの領域
はＰ型半導体基板１に対応する。
第１図において領域２１は信号電荷を蓄積する領域であ
り、第２図における領域３１と同一である。リセットゲ
ート８をＯＮ状態にすると領域３１の電荷は全てリセッ
トドレイン側のＮ１型半導体領域５（２６）に流れ込み
、領域３１中は完全空乏化状態となる。この時点でのＮ
−型半導体領域３１のポテンシャルは第７図（ａｌで示
されている。
り、第２図における領域３１と同一である。リセットゲ
ート８をＯＮ状態にすると領域３１の電荷は全てリセッ
トドレイン側のＮ１型半導体領域５（２６）に流れ込み
、領域３１中は完全空乏化状態となる。この時点でのＮ
−型半導体領域３１のポテンシャルは第７図（ａｌで示
されている。
第７図（ａ）において、ｄ２は空乏化している領域を示
す。Ｐ型半導体領域３３の中の空乏化していない部分が
ｄｌで示されている。Ｎ−型半導体領域３１に信号電荷
が流れ込んでくるとポテンシャルは第７図（ｂ）に示し
たようになる。図においてｄ５に示した領域が信号電荷
の存在する領域である。
す。Ｐ型半導体領域３３の中の空乏化していない部分が
ｄｌで示されている。Ｎ−型半導体領域３１に信号電荷
が流れ込んでくるとポテンシャルは第７図（ｂ）に示し
たようになる。図においてｄ５に示した領域が信号電荷
の存在する領域である。
Ｘ ｒ ＋ ＜ Ｘ ＜ Ｘ Ｈ２の領域はＮ−型半導
体であるため、空乏化した状態では正の固定電荷（ドナ
ー）か残った状態になっているか、信号電荷である電子
（負の電荷）か流れこんでくると、Ｘｌｌ＜Ｘ＜Ｘ、２
の一部のｄ５の領域が中性状態となる。従って第７図（
ｂ）のｄ、の領域のボテーシシャルは直線で表されてい
る。第７図（ｂ）では第７図（ａ）に比較して領域３１
中の中和されていない正の固定電荷の領域が狭く、即ち
、空乏層の領域ｄ、、ｄ、の広がりが狭くなっている。
体であるため、空乏化した状態では正の固定電荷（ドナ
ー）か残った状態になっているか、信号電荷である電子
（負の電荷）か流れこんでくると、Ｘｌｌ＜Ｘ＜Ｘ、２
の一部のｄ５の領域が中性状態となる。従って第７図（
ｂ）のｄ、の領域のボテーシシャルは直線で表されてい
る。第７図（ｂ）では第７図（ａ）に比較して領域３１
中の中和されていない正の固定電荷の領域が狭く、即ち
、空乏層の領域ｄ、、ｄ、の広がりが狭くなっている。
第７図（ｂｌ中のｄ、はＰ型半導体領域３３中の空乏化
していない部分を示す。
していない部分を示す。
第２図において、第１電極２８と第２電極２９の間に電
圧をかけたときにはＰ型半導体領域３３の空乏化してい
ない領域が電流経路となる。この電流経路の結晶深さ方
向の幅はＮ−領域３１に電荷が存在しない時と存在する
時とでは第７図（ａ）。
圧をかけたときにはＰ型半導体領域３３の空乏化してい
ない領域が電流経路となる。この電流経路の結晶深さ方
向の幅はＮ−領域３１に電荷が存在しない時と存在する
時とでは第７図（ａ）。
（ｂ）に示すようにｄ、、ｄ、と変化する。Ｎ−領域３
１に電荷が存在しないとき、電流経路の幅ｄは狭く領域
３３の抵抗は高い。またＮ−領域３１に信号電荷が存在
すると電流経路の幅はｄ３のように広くなり領域３３の
抵抗は低くなる。
１に電荷が存在しないとき、電流経路の幅ｄは狭く領域
３３の抵抗は高い。またＮ−領域３１に信号電荷が存在
すると電流経路の幅はｄ３のように広くなり領域３３の
抵抗は低くなる。
このように本実施例では領域３１中の電荷の量を、領域
３１には非接触の状態で領域３３中を流れる電流の変化
によって検出てきる。従って領域３１に対して従来例の
ようにコンタクトを設けて電極を接触させる必要がない
ので領域３１の不純物濃度を薄くでき、また電荷が外か
ら供給されることがないので、リセット時に該領域の完
全空乏化を行なうことがてきる。したかって装置のＳ／
Ｎを大きく向上でき、しかも該装置を簡単な構造て実現
できる。
３１には非接触の状態で領域３３中を流れる電流の変化
によって検出てきる。従って領域３１に対して従来例の
ようにコンタクトを設けて電極を接触させる必要がない
ので領域３１の不純物濃度を薄くでき、また電荷が外か
ら供給されることがないので、リセット時に該領域の完
全空乏化を行なうことがてきる。したかって装置のＳ／
Ｎを大きく向上でき、しかも該装置を簡単な構造て実現
できる。
なお、上記実施例ではＰ型半導体基板上に電荷転送装置
を形成した例を示したが、Ｎ型半導体基板上にＰ型半導
体領域を形成し、その上に電荷転送装置を形成した場合
でも本発明は同様の効果を奏する。
を形成した例を示したが、Ｎ型半導体基板上にＰ型半導
体領域を形成し、その上に電荷転送装置を形成した場合
でも本発明は同様の効果を奏する。
また、上記実施例ではソースフォロワ増幅器１０の配置
については特に説明しなかったか、これは電荷転送装置
と同一半導体基板上に形成してもよく、また外部回路と
して別に設けるようにしてもよい。
については特に説明しなかったか、これは電荷転送装置
と同一半導体基板上に形成してもよく、また外部回路と
して別に設けるようにしてもよい。
以上のように、この発明によれば、電荷転送領域である
第１導電型低濃度不純物半導体領域の終端部に接続して
設けられた第１導電型の低濃度不純物半導体領域からな
る電荷蓄積領域と、この電荷蓄積領域上に設けられた第
２導電型半導体領域とを備え、上記電荷蓄積領域に蓄積
される信号電荷の量に応じて変化する上記第２導電型半
導体領域の抵抗値を検出するようにし、信号電荷の量を
非接触で検出する構成としたから、リセット時に電荷蓄
積領域を完全に空乏化でき、リセット電位のバラツキに
起因する雑音を除去できる電荷転送装置を簡単な構造で
実現でき、Ｓ／Ｎを大幅に向上できる効果がある。
第１導電型低濃度不純物半導体領域の終端部に接続して
設けられた第１導電型の低濃度不純物半導体領域からな
る電荷蓄積領域と、この電荷蓄積領域上に設けられた第
２導電型半導体領域とを備え、上記電荷蓄積領域に蓄積
される信号電荷の量に応じて変化する上記第２導電型半
導体領域の抵抗値を検出するようにし、信号電荷の量を
非接触で検出する構成としたから、リセット時に電荷蓄
積領域を完全に空乏化でき、リセット電位のバラツキに
起因する雑音を除去できる電荷転送装置を簡単な構造で
実現でき、Ｓ／Ｎを大幅に向上できる効果がある。
第１図（ａ）、 （ｂ）は本発明の一実施例による電荷
転送装置の出力部近傍の構成を示す図、第２図は第１図
（ｂ）のＩ［−ＩＩ断面を上方より見下ろした斜視図、
第３図は従来の電荷転送装置の出力部近傍の構成を示す
図、第４図は電荷転送、リセットのために各ゲートに印
加される信号、及び出力信号の波形を示す図、第５図は
第４図の時刻ｔ、〜ｔ４における従来例装置の出力部近
傍の各領域のポテンシャルを示す図、第６図は第４図の
時刻ｔ１〜ｔ４における本実施例装置の出力部近傍の各
領域のポテンシャルを示す図、第７図は本発明の信号検
出動作の原理を説明するための図、第８図は第２の従来
例による電荷転送装置を示す図である。 １はＰ型半導体基板、２はＮ−型半導体領域、４はリセ
ットドレイン端子、５はＮ＋型半導体領域、６ａ、６ｂ
は最終段駆動ゲート、７は出力ゲート、８はリセットゲ
ート、ｌｏはソースフォロワ増幅器、１１は信号出力端
子、１２は電源端子、２１はＮ−型半導体領域、２２．
２３．２４はコンタクトホール、２５はＰ＋分離領域、
２６はＮ＋型半導体領域、２７は負荷抵抗、２８は第１
電極、２９は第２電極。 なお図中同一符号は同−又は相当部分を示す。 第２図 ３１：Ｎ−り≠伊グ餌 ３２ ： Ｐ”３−’−１４’ｌｌｊ凌３３ ： Ｐ
’Ｊ”ｌ！Ｊ＄ｉ！ｊ、５３４：Ｐ■ｌＩ〃初
転送装置の出力部近傍の構成を示す図、第２図は第１図
（ｂ）のＩ［−ＩＩ断面を上方より見下ろした斜視図、
第３図は従来の電荷転送装置の出力部近傍の構成を示す
図、第４図は電荷転送、リセットのために各ゲートに印
加される信号、及び出力信号の波形を示す図、第５図は
第４図の時刻ｔ、〜ｔ４における従来例装置の出力部近
傍の各領域のポテンシャルを示す図、第６図は第４図の
時刻ｔ１〜ｔ４における本実施例装置の出力部近傍の各
領域のポテンシャルを示す図、第７図は本発明の信号検
出動作の原理を説明するための図、第８図は第２の従来
例による電荷転送装置を示す図である。 １はＰ型半導体基板、２はＮ−型半導体領域、４はリセ
ットドレイン端子、５はＮ＋型半導体領域、６ａ、６ｂ
は最終段駆動ゲート、７は出力ゲート、８はリセットゲ
ート、ｌｏはソースフォロワ増幅器、１１は信号出力端
子、１２は電源端子、２１はＮ−型半導体領域、２２．
２３．２４はコンタクトホール、２５はＰ＋分離領域、
２６はＮ＋型半導体領域、２７は負荷抵抗、２８は第１
電極、２９は第２電極。 なお図中同一符号は同−又は相当部分を示す。 第２図 ３１：Ｎ−り≠伊グ餌 ３２ ： Ｐ”３−’−１４’ｌｌｊ凌３３ ： Ｐ
’Ｊ”ｌ！Ｊ＄ｉ！ｊ、５３４：Ｐ■ｌＩ〃初
Claims (2)
- （１）第１の第１導電型の低濃度不純物半導体領域上に
絶縁膜を介して複数の転送電極を設けてなる信号電荷転
送領域と、 上記第１の低濃度不純物半導体領域の終端部に接続して
設けられた第２の第１導電型の低濃度不純物半導体領域
である電荷蓄積領域と、 該電荷蓄積領域上に設けられた第２導電型の半導体領域
と、 上記第２の第１導電型低濃度不純物半導体領域と離れて
上記第１の第１導電型低濃度不純物半導体領域の反対側
の半導体領域の表面領域に設けられた第１導電型高濃度
不純物半導体領域と、上記電荷蓄積領域に蓄積される信
号電荷の量に応じて変化する、上記第２導電型半導体領
域の一部領域中の２点間の抵抗値を検出し該抵抗値から
上記信号電荷の量を検出する手段とを備えたことを特徴
とする電荷転送装置。 - （２）上記信号電荷検出手段は、上記一部領域中の上記
２点間に電流経路を形成する２つの電極と、上記２つの
電極のうちの一方の電極と電源端子間に接続され上記２
点間の電流値を電圧に変換する負荷抵抗と、上記一方の
電極をそのゲート入力としたソースフォロワ増幅器とか
らなり、かつ上記他方の電極をアースに接続して構成さ
れるものである請求項１記載の電荷転送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2258365A JPH04133336A (ja) | 1990-09-25 | 1990-09-25 | 電荷転送装置 |
| US07/755,774 US5172399A (en) | 1990-09-25 | 1991-09-06 | Semiconductor charge transfer device including charge quantity detection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2258365A JPH04133336A (ja) | 1990-09-25 | 1990-09-25 | 電荷転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04133336A true JPH04133336A (ja) | 1992-05-07 |
Family
ID=17319230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2258365A Pending JPH04133336A (ja) | 1990-09-25 | 1990-09-25 | 電荷転送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5172399A (ja) |
| JP (1) | JPH04133336A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2973650B2 (ja) * | 1991-10-08 | 1999-11-08 | ソニー株式会社 | 電荷転送装置の出力回路 |
| KR100192328B1 (ko) * | 1996-04-03 | 1999-06-15 | 구본준 | 양방향 수평전하 전송소자 |
| US5712498A (en) * | 1996-08-26 | 1998-01-27 | Massachusetts Institute Of Technology | Charge modulation device |
| US5963251A (en) * | 1997-02-03 | 1999-10-05 | Trw Inc. | Frame transfer readout correction |
| US6502571B1 (en) | 2000-06-13 | 2003-01-07 | Mallinckrodt Inc. | High pressure fitting with dual locking swaging mechanism |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1457253A (en) * | 1972-12-01 | 1976-12-01 | Mullard Ltd | Semiconductor charge transfer devices |
| GB1548877A (en) * | 1975-06-26 | 1979-07-18 | Mullard Ltd | Semiconductor devices |
| US4672645A (en) * | 1978-10-23 | 1987-06-09 | Westinghouse Electric Corp. | Charge transfer device having an improved read-out portion |
| JP2666928B2 (ja) * | 1987-07-13 | 1997-10-22 | 株式会社東芝 | 電荷転送素子の出力検出器 |
-
1990
- 1990-09-25 JP JP2258365A patent/JPH04133336A/ja active Pending
-
1991
- 1991-09-06 US US07/755,774 patent/US5172399A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5172399A (en) | 1992-12-15 |
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