JPH02262344A - 出力回路 - Google Patents
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- JPH02262344A JPH02262344A JP1083689A JP8368989A JPH02262344A JP H02262344 A JPH02262344 A JP H02262344A JP 1083689 A JP1083689 A JP 1083689A JP 8368989 A JP8368989 A JP 8368989A JP H02262344 A JPH02262344 A JP H02262344A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
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- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は入力電荷を電圧に変換する出力回路に関し、特
にＣＣＤ撮像素子やＣＣＤ遅延素子等の電荷転送素子の
初段の出力バッファの如き出力回路に関する。
にＣＣＤ撮像素子やＣＣＤ遅延素子等の電荷転送素子の
初段の出力バッファの如き出力回路に関する。
本発明は、入力電荷を電圧に変換して出力する出力回路
において、ソースホロワを構成する第１のＭＩＳトラン
ジスタのドレイン側にディプリーション型の第２のＭｉ
ｓ）ランジスタを接続し、その第２のＭｉｓトランジス
タのゲートに出力信号を供給することにより、第１のＭ
■Ｓトランジスタのゲート・ドレイン間の容量を低減し
、電荷電圧変換利得を改善するものである。
において、ソースホロワを構成する第１のＭＩＳトラン
ジスタのドレイン側にディプリーション型の第２のＭｉ
ｓ）ランジスタを接続し、その第２のＭｉｓトランジス
タのゲートに出力信号を供給することにより、第１のＭ
■Ｓトランジスタのゲート・ドレイン間の容量を低減し
、電荷電圧変換利得を改善するものである。
ＣＣＤ撮像素子やＣＣＤ遅延素子においては、信号電荷
を出力するための出力回路がチップ上に形成され、微小
な入力電荷を電圧に変換することが行われている。
を出力するための出力回路がチップ上に形成され、微小
な入力電荷を電圧に変換することが行われている。
第９図は一般的な出力回路の一例である。基板１０１上
に、電荷を転送するための転送電極１０２、出力ゲート
１０３がそれぞれ形成される。信号電荷を蓄積するため
の浮遊拡散領域１０４は、出力ゲート１０３とプリチャ
ージゲート１０５に挟まれ、出力回路の初段のソースホ
ロワを構成するｎＭＯＳ ）ランジスタ１０６のゲート
に接続する。この初段のソースホロワでは、ｎＭＯＳ）
ランジスタ１０６のソースに定電流源１０７を介して接
地電圧ＧＮＤが供給され、ｎＭＯＳトランジスタ１０６
のドレインには電源電圧■、が供給される。この初段の
ソースホロワからの出力は、０ＭＯ５）ランジスタ１０
６のソースから取り出され、次段のバッファを構成する
ｎＭＯＳ）ランジスタ１０８のゲートに入力する。この
ｎＭＯＳトランジスタ１０８のソースにも同様に定電流
源１０９が接続すると共に出力信号Ｖｏｕｔが取り出さ
れる。
に、電荷を転送するための転送電極１０２、出力ゲート
１０３がそれぞれ形成される。信号電荷を蓄積するため
の浮遊拡散領域１０４は、出力ゲート１０３とプリチャ
ージゲート１０５に挟まれ、出力回路の初段のソースホ
ロワを構成するｎＭＯＳ ）ランジスタ１０６のゲート
に接続する。この初段のソースホロワでは、ｎＭＯＳ）
ランジスタ１０６のソースに定電流源１０７を介して接
地電圧ＧＮＤが供給され、ｎＭＯＳトランジスタ１０６
のドレインには電源電圧■、が供給される。この初段の
ソースホロワからの出力は、０ＭＯ５）ランジスタ１０
６のソースから取り出され、次段のバッファを構成する
ｎＭＯＳ）ランジスタ１０８のゲートに入力する。この
ｎＭＯＳトランジスタ１０８のソースにも同様に定電流
源１０９が接続すると共に出力信号Ｖｏｕｔが取り出さ
れる。
また、先行する技術として、前記浮遊拡散領域１０４に
代えて、フローティングゲートを設け、そのフローティ
ングゲートからソースホロワに電荷を送り電圧への変換
を行うものも知られる。
代えて、フローティングゲートを設け、そのフローティ
ングゲートからソースホロワに電荷を送り電圧への変換
を行うものも知られる。
このような出力回路では、微小な電荷から電圧の変換が
行われ、その電荷電圧変換利得が大きい方が、回路のＳ
／Ｎ比も大きくなる。
行われ、その電荷電圧変換利得が大きい方が、回路のＳ
／Ｎ比も大きくなる。
ところで、良く知られるように、
■（電圧）−Ｑ（電荷）／Ｃ（容量）
の関係から、容１ｃが小さい方が小さな電荷で所要の電
圧を得ることができ、より出力回路として好ましい。
圧を得ることができ、より出力回路として好ましい。
特に、第１０図に示すように、浮遊拡散領域１）０から
初段のソースホロワのｎＭＯＳ ）ランジスタ１）１ま
での間には、 Ｃｔｏｔ ＝ ＣＦＤ＋ ＣＩ ＋ Ｃａｎ（なお、Ｃ
ｔｏｔ・・・合成容量＋ＣＦＤ・・・浮遊拡散領域と基
板間の容量、Ｇ３・・・配線容量、 ＣＧ１）・・・
ｎＭ。
初段のソースホロワのｎＭＯＳ ）ランジスタ１）１ま
での間には、 Ｃｔｏｔ ＝ ＣＦＤ＋ ＣＩ ＋ Ｃａｎ（なお、Ｃ
ｔｏｔ・・・合成容量＋ＣＦＤ・・・浮遊拡散領域と基
板間の容量、Ｇ３・・・配線容量、 ＣＧ１）・・・
ｎＭ。
Ｓトランジスタのゲート−ドレイン間の容量）の関係が
有り、特に信号Ｖｓｉｇが供給されるｎＭＯＳトランジ
スタのゲートとドレインのオーバーランプ分に依存する
容Ｉ Ｃａ ｏを低減することが、回路特性上求められ
ている。
有り、特に信号Ｖｓｉｇが供給されるｎＭＯＳトランジ
スタのゲートとドレインのオーバーランプ分に依存する
容Ｉ Ｃａ ｏを低減することが、回路特性上求められ
ている。
そこで、本発明は上述の技術的な課題に鑑み、入力電荷
から電圧への変換が行われる出力回路の初段のトランジ
スタのゲート・ドレイン間の容量を低減し、その電荷電
圧変換利得を改善するような出力回路の提供を目的とす
る。
から電圧への変換が行われる出力回路の初段のトランジ
スタのゲート・ドレイン間の容量を低減し、その電荷電
圧変換利得を改善するような出力回路の提供を目的とす
る。
［課題を解決するための手段〕
上述の課題を解決するために、本発明の出力回路は、入
力電荷を電圧に変換して出力するものであり、ゲートに
その入力電荷が供給され且つソースホロワを構成する第
１のＭＩＳトランジスタ（ＭＯＳ）ランジスタ〕を存し
ている。その入力電荷は浮遊拡散領域から或いはフロー
ティングゲートからとを問わない。この第１のＭＩＳ）
ランジスタのソースには、定電流源を配することができ
、その定電流源と該定電流源に接続される電源（例えば
ＭＩＳトランジスタがｎチャンネルであれば接地電圧Ｇ
ＮＤ）との間に負荷を接続しても良い。そして、その第
１のＭＩＳ）ランジスタのドレイン側にはディプリーシ
ョン型（ノマーリイ・オン）の第２のＭＩＳ）ランジス
タ（ＭＯＳ）ランジスタ）が接続され、この第２のＭＩ
Ｓトランジスタを介して電源（例えばＭＩＳトランジス
タがｎチャンネルであれば電源電圧■。、）が供給され
る。さらに、第２のＭＯＳ）ランジスタのゲートはソー
スホロワの出力部すなわち第１のＭ［Ｓトランジスタの
ソースに接続される。
力電荷を電圧に変換して出力するものであり、ゲートに
その入力電荷が供給され且つソースホロワを構成する第
１のＭＩＳトランジスタ（ＭＯＳ）ランジスタ〕を存し
ている。その入力電荷は浮遊拡散領域から或いはフロー
ティングゲートからとを問わない。この第１のＭＩＳ）
ランジスタのソースには、定電流源を配することができ
、その定電流源と該定電流源に接続される電源（例えば
ＭＩＳトランジスタがｎチャンネルであれば接地電圧Ｇ
ＮＤ）との間に負荷を接続しても良い。そして、その第
１のＭＩＳ）ランジスタのドレイン側にはディプリーシ
ョン型（ノマーリイ・オン）の第２のＭＩＳ）ランジス
タ（ＭＯＳ）ランジスタ）が接続され、この第２のＭＩ
Ｓトランジスタを介して電源（例えばＭＩＳトランジス
タがｎチャンネルであれば電源電圧■。、）が供給され
る。さらに、第２のＭＯＳ）ランジスタのゲートはソー
スホロワの出力部すなわち第１のＭ［Ｓトランジスタの
ソースに接続される。
このような本発明の出力回路において、第１のＭＩＳ）
ランジスタや第２のＭＩＳトランジスタのソースの電位
を基板電位（ウェルの電位を含む。
ランジスタや第２のＭＩＳトランジスタのソースの電位
を基板電位（ウェルの電位を含む。
）と等しくする構成とすることもできる。
ソースホロワを構成する第１のＭＩＳトランジスタのド
レインと電源の間に第２のＭＩＳトランジスタを接続し
、その第２０Ｍｌ５）ランジスタのゲートをソースホロ
ワの出力部と接続する。すると、入力信号に対して第２
のＭＩＳトランジスタも同相で振られることになり、第
１のＭＩＳトランジスタのドレインのレベルが第１のＭ
ＩＳ）ランジスタのゲートのレベル変動に付随するかた
ちとなる。よって、第１のＭＩＳ）ランジスタのゲート
−ドレイン間の容量は低減される。
レインと電源の間に第２のＭＩＳトランジスタを接続し
、その第２０Ｍｌ５）ランジスタのゲートをソースホロ
ワの出力部と接続する。すると、入力信号に対して第２
のＭＩＳトランジスタも同相で振られることになり、第
１のＭＩＳトランジスタのドレインのレベルが第１のＭ
ＩＳ）ランジスタのゲートのレベル変動に付随するかた
ちとなる。よって、第１のＭＩＳ）ランジスタのゲート
−ドレイン間の容量は低減される。
本発明の好適な実施例を図面を参照しながら説明する。
第１の実施例
本実施例は、ＣＯＤのチップ上に形成される出力回路で
ある。
ある。
第１図に本実施例の回路構成を示す。ソースホロワを構
成する第１のＭＩＳトランジスタであるｎＭＯＳ トラ
ンジスタ１のゲートは、図示しない電荷転送部の端部に
設けられている浮遊拡散領域１０に接続される。そのｎ
ＭＯＳ ）ランジスタ１のゲートには浮遊拡散領域１０
からの入力電荷が供給される。ｎＭＯＳ）ランジスタ１
のソースは初段のソースホロワの出力部６であり、次段
のソースホロワを構成するｎＭＯＳトランジスタ４のゲ
ートに接続される。ｎＭＯＳ）ランジスタ１のソースに
は、さらに定電流源として機能するｎＭＯＳ）ランジス
タ３が接地電圧ＧＮＤとの間で接続される。このｎＭＯ
Ｓ）ランジスタ３のゲートには定電圧ＶＧＧが供給され
る。
成する第１のＭＩＳトランジスタであるｎＭＯＳ トラ
ンジスタ１のゲートは、図示しない電荷転送部の端部に
設けられている浮遊拡散領域１０に接続される。そのｎ
ＭＯＳ ）ランジスタ１のゲートには浮遊拡散領域１０
からの入力電荷が供給される。ｎＭＯＳ）ランジスタ１
のソースは初段のソースホロワの出力部６であり、次段
のソースホロワを構成するｎＭＯＳトランジスタ４のゲ
ートに接続される。ｎＭＯＳ）ランジスタ１のソースに
は、さらに定電流源として機能するｎＭＯＳ）ランジス
タ３が接地電圧ＧＮＤとの間で接続される。このｎＭＯ
Ｓ）ランジスタ３のゲートには定電圧ＶＧＧが供給され
る。
ｎＭＯＳトランジスタ１のドレインには、ディプリーシ
ョン型の第２のＭＩＳ）ランジスタであるｎＭＯＳ）ラ
ンジスタ２のソースが接続される。
ョン型の第２のＭＩＳ）ランジスタであるｎＭＯＳ）ラ
ンジスタ２のソースが接続される。
このディプリーション型のｎＭＯＳトランジスタ２のド
レインには電源電圧ＶＯＯが供給され、そのゲートはｎ
、ＭＯＳトランジスタｌのソースすなわちソースホロワ
の出力部６と接続される。
レインには電源電圧ＶＯＯが供給され、そのゲートはｎ
、ＭＯＳトランジスタｌのソースすなわちソースホロワ
の出力部６と接続される。
次段のソースホロワは、ｎＭＯＳ）ランジスタ４．５か
らなり、初段のソースホロワの出力部６にゲートが接続
されるｎＭＯＳ）ランジスタのドレインには電源電圧ｖ
０が供給され、ｎＭＯＳトランジスタ５のソースには接
地電圧ＧＮＤが供給されると共にそのゲートには定電圧
ＶＣ，Ｇが供給される。そして、ｎＭＯＳ）ランジスタ
４のソースから出力信号が取り出される。
らなり、初段のソースホロワの出力部６にゲートが接続
されるｎＭＯＳ）ランジスタのドレインには電源電圧ｖ
０が供給され、ｎＭＯＳトランジスタ５のソースには接
地電圧ＧＮＤが供給されると共にそのゲートには定電圧
ＶＣ，Ｇが供給される。そして、ｎＭＯＳ）ランジスタ
４のソースから出力信号が取り出される。
このような回路構成の本実施例の出力回路は、ｎＭＯＳ
）ランジスタｌのゲート電圧である入力電圧Ｖｓｉｇの
変化に応じて、ｎＭＯＳ）ランジスタ２のソースの電圧
Ｖ、を変化させることができる。すなわち、ｎＭＯＳ）
ランジスタ１がソースホロワとされて、同時にｎＭＯＳ
）ランジスタ２もソースホロワの如き機能を果たす。
）ランジスタｌのゲート電圧である入力電圧Ｖｓｉｇの
変化に応じて、ｎＭＯＳ）ランジスタ２のソースの電圧
Ｖ、を変化させることができる。すなわち、ｎＭＯＳ）
ランジスタ１がソースホロワとされて、同時にｎＭＯＳ
）ランジスタ２もソースホロワの如き機能を果たす。
例えば、仮にソースホロワの利得をＣ＋、Ｇｚ（およそ
０．９程度）とすると、初段のソースホロワにおいて、
Ｖｏｕｔ ＝Ｇ＋ −Ｖｓｉｇ であり、概略的に、 Ｖｐ ＝Ｇｚ ・Ｇ＋ ・Ｖｓｉｇとなって、ｎＭ
ＯＳ）ランジスタ１のドレインの電位ＶＰが入力電圧Ｖ
ｓｉｇと同相で変化することが判る。このため、等価的
にｎＭＯＳ ）ランジスタ１のゲートとドレイン間の容
ｆｆ１ｃｃｏが小さくなることになり、容Ｉ ＣＧｏは
従来の１５％〜３５％程度の小さな値になる。従って、
電荷電圧変換利得が改善される。また、ショートチャン
ネル効果も緩和され、ソースホロワの利得が向上する。
０．９程度）とすると、初段のソースホロワにおいて、
Ｖｏｕｔ ＝Ｇ＋ −Ｖｓｉｇ であり、概略的に、 Ｖｐ ＝Ｇｚ ・Ｇ＋ ・Ｖｓｉｇとなって、ｎＭ
ＯＳ）ランジスタ１のドレインの電位ＶＰが入力電圧Ｖ
ｓｉｇと同相で変化することが判る。このため、等価的
にｎＭＯＳ ）ランジスタ１のゲートとドレイン間の容
ｆｆ１ｃｃｏが小さくなることになり、容Ｉ ＣＧｏは
従来の１５％〜３５％程度の小さな値になる。従って、
電荷電圧変換利得が改善される。また、ショートチャン
ネル効果も緩和され、ソースホロワの利得が向上する。
第２図は本実施例の出力回路をチップ上に形成した例の
初段のソースホロワの断面図である。ｎ型のシリコン基
板２１上にｐ型のウェル領域２２が形成され、そのｐ型
のウェル領域２２に、浮遊拡散領域２３が形成される。
初段のソースホロワの断面図である。ｎ型のシリコン基
板２１上にｐ型のウェル領域２２が形成され、そのｐ型
のウェル領域２２に、浮遊拡散領域２３が形成される。
さらにｐ型のウェル領域２２にはぜゲート電極とセルフ
ァラインでｎ型の高濃度不純物拡散領域２４ａ〜２４ｄ
が形成され、ｎ型の高濃度不純物拡散領域２４ａ、２４
ｂがディプリーション型のｎＭＯＳ）ランジスタ２のド
レイン、ソースとなり、ｎ型の高濃度不純物拡散領域２
４ｂ、２４ｃがｎＭＯ３）ランジスタ１のドレイン、ソ
ースとなり、ｎ型の高濃度不純物拡散領域２４ｃ、２４
ｄが定電流源として機能するｎＭＯ３）ランジスタ３の
ドレイン、ソースとなる。出力部６は、ｎ型の高濃度不
純物拡散領域２４ｃであり、ｎ型の高濃度不純物拡散領
域２４ａには電源電圧■。。が供給され、ｎ型の高濃度
不純物拡散領域２４ｄには接地電圧ＧＮＤが供給される
。、この例において、ソースホロワを構成するｎＭＯＳ
トランジスタ１のソースであるｎ型の高濃度不純物拡散
領域２４ｃがｎＭＯ３トランジスタ２のゲートに接続さ
れるため、そのｎＭＯＳトランジスタ１のゲート−ドレ
イン間の容１ｃ０．が小さくなる。
ァラインでｎ型の高濃度不純物拡散領域２４ａ〜２４ｄ
が形成され、ｎ型の高濃度不純物拡散領域２４ａ、２４
ｂがディプリーション型のｎＭＯＳ）ランジスタ２のド
レイン、ソースとなり、ｎ型の高濃度不純物拡散領域２
４ｂ、２４ｃがｎＭＯ３）ランジスタ１のドレイン、ソ
ースとなり、ｎ型の高濃度不純物拡散領域２４ｃ、２４
ｄが定電流源として機能するｎＭＯ３）ランジスタ３の
ドレイン、ソースとなる。出力部６は、ｎ型の高濃度不
純物拡散領域２４ｃであり、ｎ型の高濃度不純物拡散領
域２４ａには電源電圧■。。が供給され、ｎ型の高濃度
不純物拡散領域２４ｄには接地電圧ＧＮＤが供給される
。、この例において、ソースホロワを構成するｎＭＯＳ
トランジスタ１のソースであるｎ型の高濃度不純物拡散
領域２４ｃがｎＭＯ３トランジスタ２のゲートに接続さ
れるため、そのｎＭＯＳトランジスタ１のゲート−ドレ
イン間の容１ｃ０．が小さくなる。
第３図は第２図の断面方向に於けるポテンシャルエネル
ギー図であり、電ｇ電圧ＶＯＯを約１５■。
ギー図であり、電ｇ電圧ＶＯＯを約１５■。
接地電圧ＧＮＤをＯ■とした例である。また、■０．は
２．５〜３．０Ｖ程度であり、入力信号ＶｓｉｇのＤＣ
レベルの中心は８．０ｖ程度である。
２．５〜３．０Ｖ程度であり、入力信号ＶｓｉｇのＤＣ
レベルの中心は８．０ｖ程度である。
この図において、高濃度不純物拡散領域２４ｃにおける
ポテンシャルΦ。、７が変化して、ソースホロワからの
出力が行われるが、このポテンシャルΦ。、７の変化に
応じて、高濃度不純物拡散領域２４ｂのポテンシャルΦ
２も変化し、これらが同相で変化することから、Δ■９
□はｎＭＯ３）ランジスタ２を有しない場合に比較して
小さな変化しか示さない。よって、ｎＭＯ３トランジス
タｌのゲート−ドレイン間の容ｆｆｃｃｏが小さくなり
、電荷電圧変換利得が改善されることになる。
ポテンシャルΦ。、７が変化して、ソースホロワからの
出力が行われるが、このポテンシャルΦ。、７の変化に
応じて、高濃度不純物拡散領域２４ｂのポテンシャルΦ
２も変化し、これらが同相で変化することから、Δ■９
□はｎＭＯ３）ランジスタ２を有しない場合に比較して
小さな変化しか示さない。よって、ｎＭＯ３トランジス
タｌのゲート−ドレイン間の容ｆｆｃｃｏが小さくなり
、電荷電圧変換利得が改善されることになる。
なお、製造方法について説明すると、ディプリーション
型のｎＭＯＳトランジスタ２は、リン等のイオン注入に
より闇値電圧■いを調整して形成することができ、一般
のＣＣＤのプロセスにおいて、埋め込みチャンネルの形
成に用いているイオン注入のマスクを、出力回路上で変
更するのみで良（、工程数の増加無しで実現できる。
型のｎＭＯＳトランジスタ２は、リン等のイオン注入に
より闇値電圧■いを調整して形成することができ、一般
のＣＣＤのプロセスにおいて、埋め込みチャンネルの形
成に用いているイオン注入のマスクを、出力回路上で変
更するのみで良（、工程数の増加無しで実現できる。
第２の実施例
本実施例は、ＣＣＤの出力回路であって、ｐ型のウェル
領域がそれぞれソースの電位にバイアスされる構成を有
する例である。
領域がそれぞれソースの電位にバイアスされる構成を有
する例である。
第４図にその回路構成を示す。浮遊拡散領域３０はｎＭ
ＯＳトランジスタ３１のゲートに接続され、このｎＭＯ
３）ランジスタ３１はソースホロワを構成する。ｎＭＯ
５トランジスタ３１のソースには、接地電圧ＧＮＤとの
間で定ＴＨ′ｆｔ’ＦＡとなるｎＭＯ３）ランジスタ３
３が接続され、そのｎＭＯ３）ランジスタ３３のゲート
には定電位ＶＣＣが与えられている。ディプリーション
型のｎＭＯＳトランジスタ３２は、そのゲートがソース
ホロワの出力部であるｎＭＯＳトランジスタ３１のソー
スに接続され、このｎＭＯ３）ランジスタ３２のドレイ
ンに電源電圧ＶＤＤが供給されている。このディプリー
ション型のｎＭＯ３）ランジスタ３２のソースは、ｎＭ
ＯＳトランジスタ３１のドレインに接続される。このた
め、ｎＭＯＳトランジスタ３２の作動によって、ｎＭＯ
Ｓトランジスタ３１のドレインはソースホロワの出力電
圧と同相に制御され、ｎＭＯ３トランジスタ３１のゲー
ト−ドレイン間の容Ｉ Ｃｃ ｏが大きくならないよう
にされている。
ＯＳトランジスタ３１のゲートに接続され、このｎＭＯ
３）ランジスタ３１はソースホロワを構成する。ｎＭＯ
５トランジスタ３１のソースには、接地電圧ＧＮＤとの
間で定ＴＨ′ｆｔ’ＦＡとなるｎＭＯ３）ランジスタ３
３が接続され、そのｎＭＯ３）ランジスタ３３のゲート
には定電位ＶＣＣが与えられている。ディプリーション
型のｎＭＯＳトランジスタ３２は、そのゲートがソース
ホロワの出力部であるｎＭＯＳトランジスタ３１のソー
スに接続され、このｎＭＯ３）ランジスタ３２のドレイ
ンに電源電圧ＶＤＤが供給されている。このディプリー
ション型のｎＭＯ３）ランジスタ３２のソースは、ｎＭ
ＯＳトランジスタ３１のドレインに接続される。このた
め、ｎＭＯＳトランジスタ３２の作動によって、ｎＭＯ
Ｓトランジスタ３１のドレインはソースホロワの出力電
圧と同相に制御され、ｎＭＯ３トランジスタ３１のゲー
ト−ドレイン間の容Ｉ Ｃｃ ｏが大きくならないよう
にされている。
そして、本実施例の出力回路では、ｎＭＯＳトランジス
タ３１とｎＭＯＳトランジスタ３２のウェルの電位が各
ソースの電位と等しくされている。
タ３１とｎＭＯＳトランジスタ３２のウェルの電位が各
ソースの電位と等しくされている。
このため、ウェルの電位とソースの電位が同相となり、
チャンネル−ウェル間の容量は等価的に小さくなって、
利得の劣化を抑えることが可能となる。
チャンネル−ウェル間の容量は等価的に小さくなって、
利得の劣化を抑えることが可能となる。
第５回は本実施例にかかる素子構造の断面図であり、各
ｎＭＯ３）ランジスタ３１，３２．３３は、基板電圧Ｖ
ｓｕｂが与えられるｎ型のシリコン基板３４の表面に
形成されたそれぞれｐ型のウェル領域３５，３６．３７
内に形成される。
ｎＭＯ３）ランジスタ３１，３２．３３は、基板電圧Ｖ
ｓｕｂが与えられるｎ型のシリコン基板３４の表面に
形成されたそれぞれｐ型のウェル領域３５，３６．３７
内に形成される。
詳しくは、ソースから出力電圧Ｖｏｕｔが取り出される
ｎＭＯ３）ランジスタ３１は、ｐ型のウェル領域３５内
のｎ型の高濃度不純物拡散領域３８をドレイン、同じｐ
型のウェル領域３５のｎ型の高濃度不純物拡散領域３９
をソースとする。そのゲート４０は、ｎ型の高濃度不純
物拡散領域３８゜３９の間の領域の上部に形成され、入
力電圧Ｖｓｉｇが供給される。ｐ型のウェル領域３５に
は、ウェルの電位を与えるためのｐ型の高濃度不純物拡
散領域である取り出し領域４１が形成され、この取り出
し領域４１にはｎ型の高濃度不純物拡散領域３９と同じ
電位が与えられる。
ｎＭＯ３）ランジスタ３１は、ｐ型のウェル領域３５内
のｎ型の高濃度不純物拡散領域３８をドレイン、同じｐ
型のウェル領域３５のｎ型の高濃度不純物拡散領域３９
をソースとする。そのゲート４０は、ｎ型の高濃度不純
物拡散領域３８゜３９の間の領域の上部に形成され、入
力電圧Ｖｓｉｇが供給される。ｐ型のウェル領域３５に
は、ウェルの電位を与えるためのｐ型の高濃度不純物拡
散領域である取り出し領域４１が形成され、この取り出
し領域４１にはｎ型の高濃度不純物拡散領域３９と同じ
電位が与えられる。
そのｎＭＯｓ）ランジスタ３１の電源電圧ＶＩＩＤ側に
形成されるディプリーション型のｎＭＯＳトランジスタ
３２は、ｐ型のウェル領域３６内のｎ型の高濃度不純物
拡散領域４２をドレイン、同じｐ型のウェル領域３６の
ｎ型の高濃度不純物拡散領域４３をソースとする。その
ゲート４４は、ｎ型の高濃度不純物拡散領域４２．４３
の間の領域の上部に形成され、前記ｎＭＯ３）ランジス
タ３１のソースであるｎ型の高濃度不純物拡散領域３９
と接続される。ソースであるｎ型の高濃度不純物拡散領
域４３は、ｎＭＯｓ ）ランジスタ３１のドレインであ
るｎ型の高濃度不純物拡散領域３８に接続すると共に、
ウェル領域３６の電位を与えるためのｐ型の高濃度不純
物拡散領域からなる取り出し領域４５に接続する。
形成されるディプリーション型のｎＭＯＳトランジスタ
３２は、ｐ型のウェル領域３６内のｎ型の高濃度不純物
拡散領域４２をドレイン、同じｐ型のウェル領域３６の
ｎ型の高濃度不純物拡散領域４３をソースとする。その
ゲート４４は、ｎ型の高濃度不純物拡散領域４２．４３
の間の領域の上部に形成され、前記ｎＭＯ３）ランジス
タ３１のソースであるｎ型の高濃度不純物拡散領域３９
と接続される。ソースであるｎ型の高濃度不純物拡散領
域４３は、ｎＭＯｓ ）ランジスタ３１のドレインであ
るｎ型の高濃度不純物拡散領域３８に接続すると共に、
ウェル領域３６の電位を与えるためのｐ型の高濃度不純
物拡散領域からなる取り出し領域４５に接続する。
また、定電流源としてのｎＭＯＳトランジスタ３３につ
いても同様に、ｎＭＯｓ ）ランジスタ３１のソースに
接続するドレインがｐ型のウェル領域３７に形成される
ｎ型の高濃度不純物拡散領域４６であり、接地電圧ＧＮ
Ｄが与えられるソースが同じウェル領域３７に形成され
るｎ型の高濃度不純物拡散領域４７である。定電圧Ｖａ
ｔが与えられるゲート４８は、それらｎ型の高濃度不純
物拡散領域４６．４７間の上部に形成される。そして、
このウェル領域３７にも同様に、ｐ型の高濃度不純物拡
散領域からなる取り出し領域４９が形成され、この取り
出し領域４９には接地電圧ＧＮＤが供給される。
いても同様に、ｎＭＯｓ ）ランジスタ３１のソースに
接続するドレインがｐ型のウェル領域３７に形成される
ｎ型の高濃度不純物拡散領域４６であり、接地電圧ＧＮ
Ｄが与えられるソースが同じウェル領域３７に形成され
るｎ型の高濃度不純物拡散領域４７である。定電圧Ｖａ
ｔが与えられるゲート４８は、それらｎ型の高濃度不純
物拡散領域４６．４７間の上部に形成される。そして、
このウェル領域３７にも同様に、ｐ型の高濃度不純物拡
散領域からなる取り出し領域４９が形成され、この取り
出し領域４９には接地電圧ＧＮＤが供給される。
このような構造の出力回路においては、ｎＭ。
Ｓトランジスタ３１のドレインであるｎ型の高濃度不純
物拡散領域３８の電位が、出力電圧Ｖｏｕｔがゲート４
４に入力するｎＭＯｓ ）ランジスタ３２の機能によっ
て、入力電圧Ｖｓｉｇに対して同相で振られることにな
り、このためｎＭＯＳトランジスタ３１のゲートとドレ
イン間の容量ＣＧＤは小さくなる。そして、さらに本実
施例の出力回路においては、各ウェル領域３５，３６．
３７の各取り出し領域４１．４５．４９がｎＭＯＳトラ
ンジスタ３１，３２．３３のソースと接続される。従っ
て、ソースの電位と同相で基板（ウェル）電位を変化さ
せることができ、チャンネルとウェルの間の寄生容量を
小さくして、利得の劣化を抑えることができる。
物拡散領域３８の電位が、出力電圧Ｖｏｕｔがゲート４
４に入力するｎＭＯｓ ）ランジスタ３２の機能によっ
て、入力電圧Ｖｓｉｇに対して同相で振られることにな
り、このためｎＭＯＳトランジスタ３１のゲートとドレ
イン間の容量ＣＧＤは小さくなる。そして、さらに本実
施例の出力回路においては、各ウェル領域３５，３６．
３７の各取り出し領域４１．４５．４９がｎＭＯＳトラ
ンジスタ３１，３２．３３のソースと接続される。従っ
て、ソースの電位と同相で基板（ウェル）電位を変化さ
せることができ、チャンネルとウェルの間の寄生容量を
小さくして、利得の劣化を抑えることができる。
第３の実施例
本実施例は、第１の実施例の変形例であって、定電流源
の接地側の端子に抵抗を配した回路構成となっている。
の接地側の端子に抵抗を配した回路構成となっている。
第６図にその回路構成を示す、第１のＭＩＳ）ランジス
タであるｎＭＯｓ）ランジスタ５１は、そのゲートが浮
遊拡散領域５５に接続され、ソースが次段のソースホロ
ワへ出力するための出力部とされている。このｎＭＯｓ
）ランジスタ５１のソースは、さらにディプリーション
型の第２のＭＩｓ）ランジスタであるｎＭＯｓ）ランジ
スタ５２のゲートに接続され、定電流源であるｎＭＯＳ
トランジスタ５３のドレインにも接続される。ディプリ
ーション型のｎＭＯ３ｌ−ランジスタ５２のドレインに
は電源電圧Ｖｌｌ１）が供給され、そのソースは上記ｎ
ＭＯ３トランジスタ５１のドレインに接続される。よっ
ス、ｎＭＯｓ）ランジスタ５１のゲート−ドレイン間の
容ＩＣｃｏを小さくできる。
タであるｎＭＯｓ）ランジスタ５１は、そのゲートが浮
遊拡散領域５５に接続され、ソースが次段のソースホロ
ワへ出力するための出力部とされている。このｎＭＯｓ
）ランジスタ５１のソースは、さらにディプリーション
型の第２のＭＩｓ）ランジスタであるｎＭＯｓ）ランジ
スタ５２のゲートに接続され、定電流源であるｎＭＯＳ
トランジスタ５３のドレインにも接続される。ディプリ
ーション型のｎＭＯ３ｌ−ランジスタ５２のドレインに
は電源電圧Ｖｌｌ１）が供給され、そのソースは上記ｎ
ＭＯ３トランジスタ５１のドレインに接続される。よっ
ス、ｎＭＯｓ）ランジスタ５１のゲート−ドレイン間の
容ＩＣｃｏを小さくできる。
定電流源であるｎＭＯｓ）ランジスタ５３のゲートには
、定電圧Ｖ６Ｇが供給され、そのソースには抵抗５４を
介して接地電圧ＧＮＤが供給されている。なお、次段の
ソースホロワはｎＭＯＳトランジスタ５６及び定電流源
としてのｎＭＯｓ）ランジスタ５７から構成されている
。
、定電圧Ｖ６Ｇが供給され、そのソースには抵抗５４を
介して接地電圧ＧＮＤが供給されている。なお、次段の
ソースホロワはｎＭＯＳトランジスタ５６及び定電流源
としてのｎＭＯｓ）ランジスタ５７から構成されている
。
この回路構成の本実施例の出力回路は、定電圧ＶＧＧに
ノイズが含まれた場合にも、ｎＭＯｓ）ランジスタ５３
には接地電圧ＧＮＤとの間で抵抗５４が接続されている
ために、そのノイズによる定電流量の変化を吸収させて
、定まった電流量を維持するように作動させることがで
きる。また、上述の実施例と同様に、ｎＭＯｓトランジ
スタ５１のゲート−ドレイン間の容！−Ｃｃｏを小さく
できることは勿論である。
ノイズが含まれた場合にも、ｎＭＯｓ）ランジスタ５３
には接地電圧ＧＮＤとの間で抵抗５４が接続されている
ために、そのノイズによる定電流量の変化を吸収させて
、定まった電流量を維持するように作動させることがで
きる。また、上述の実施例と同様に、ｎＭＯｓトランジ
スタ５１のゲート−ドレイン間の容！−Ｃｃｏを小さく
できることは勿論である。
なお、本実施例の構成においても、第２の実施例のよう
に各ＭＯ３）ランジスタのソースと基板（ウェル）電位
を等しくするようにすることもできる。
に各ＭＯ３）ランジスタのソースと基板（ウェル）電位
を等しくするようにすることもできる。
第４の実施例
第４の実施例の出力回路は、第１の実施例の出力回路の
入力電荷の取り出しをフローティングゲートから行う例
である。
入力電荷の取り出しをフローティングゲートから行う例
である。
第７図にその回路構成を示す。第１のＭＩＳトランジス
タであるｎＭＯＳトランジスタ６１のゲートは、フロー
ティングゲート６４に接続され、このフローティングゲ
ート６４より入力電荷がｎＭＯ３トランジスタロ１のゲ
ートへ転送される。
タであるｎＭＯＳトランジスタ６１のゲートは、フロー
ティングゲート６４に接続され、このフローティングゲ
ート６４より入力電荷がｎＭＯ３トランジスタロ１のゲ
ートへ転送される。
このｎＭＯｓ）ランジスタロ１はソースホロワを構成し
、出力がソースより取り出される。そのソースは、接地
電圧ＧＮＤが定電流源であるｎＭＯＳトランジスタ６３
を介して供給され、さらにディプリーション型のｎＭＯ
ｓ トランジスタ６２のゲートに接続される。このディ
プリーション型のｎＭＯｓ）ランジスタロ２のドレイン
にはＴ１Ｂ電圧ＶＤＤが供給され、そのソースはソース
ホロワを構成するｎＭＯＳトランジスタ６１のドレイン
に接続される。なお、次段のソースホロワは、ｎＭＯＳ
トランジスタ６５及び定電流源としてのｎＭＯＳトラン
ジスタ６６から構成される。
、出力がソースより取り出される。そのソースは、接地
電圧ＧＮＤが定電流源であるｎＭＯＳトランジスタ６３
を介して供給され、さらにディプリーション型のｎＭＯ
ｓ トランジスタ６２のゲートに接続される。このディ
プリーション型のｎＭＯｓ）ランジスタロ２のドレイン
にはＴ１Ｂ電圧ＶＤＤが供給され、そのソースはソース
ホロワを構成するｎＭＯＳトランジスタ６１のドレイン
に接続される。なお、次段のソースホロワは、ｎＭＯＳ
トランジスタ６５及び定電流源としてのｎＭＯＳトラン
ジスタ６６から構成される。
このように入力電荷をフローティングゲート６４より取
り出す構成においても、ディプリーション型のｎＭＯＳ
トランジスタ６２によって、ｎＭＯＳトランジスタ６１
のドレインの電位が入力電荷と同相で振られ、その結果
、ｎＭＯｓ）ランジスタロ１のゲート−ドレイン間の容
Ｗｋ Ｃｃ ｎを小さくできる。また、この構成におい
て、基板（ウェル）の電位を各ｎＭＯ３）ランジスタの
ソースの電位と等しくするようにすることもできる。
り出す構成においても、ディプリーション型のｎＭＯＳ
トランジスタ６２によって、ｎＭＯＳトランジスタ６１
のドレインの電位が入力電荷と同相で振られ、その結果
、ｎＭＯｓ）ランジスタロ１のゲート−ドレイン間の容
Ｗｋ Ｃｃ ｎを小さくできる。また、この構成におい
て、基板（ウェル）の電位を各ｎＭＯ３）ランジスタの
ソースの電位と等しくするようにすることもできる。
第５の実施例
第５の実施例は、フローティングゲートから入力電荷を
取り出し、且つ定電流源と直列に抵抗が配設される例で
ある。
取り出し、且つ定電流源と直列に抵抗が配設される例で
ある。
第８図にその回路構成を示す、第１のＭｉｓトランジス
タであるｎＭＯｓ）ランジスタフ１のゲートは、フロー
ティングゲート７４に接続され、このフローティングゲ
ート７４より入力電荷がｎＭＯＳトランジスタ７１のゲ
ートへ転送される。
タであるｎＭＯｓ）ランジスタフ１のゲートは、フロー
ティングゲート７４に接続され、このフローティングゲ
ート７４より入力電荷がｎＭＯＳトランジスタ７１のゲ
ートへ転送される。
このｎＭＯｓトランジスタ７エはソースホロワを構成し
、出力がソースより取り出される。そのソースには、接
地電圧ＧＮＤとの間に、定電流源であるｎＭＯＳトラン
ジスタ７３と抵抗７５が直列に配設される。このため、
定電圧ＶＣＣにノイズがある場合でも、そのノイズの悪
影響を抑えることができる。さらにｎＭＯｓ ）ランジ
スタフ１のソースは、ディプリーション型のｎＭＯｓ）
ランジスタフ２のゲートに接続される。このディプリー
ション型のｎＭＯｓ トランジスタ７２のドレインには
電源電圧ＶＤ１）が供給され、そのソースはソースホロ
ワを構成するｎＭＯＳトランジスタ７１のドレインに接
続される。よって、ｎＭＯＳトランジスタ７１のゲート
−ドレイン間の容Ｉ Ｃｒ、 ｏを小さくできる。なお
、次段のソースホロワは、ｎＭＯＳトランジスタ７６及
び定電流源としてのｎＭＯｓ）ランジスタフ７から構成
される。
、出力がソースより取り出される。そのソースには、接
地電圧ＧＮＤとの間に、定電流源であるｎＭＯＳトラン
ジスタ７３と抵抗７５が直列に配設される。このため、
定電圧ＶＣＣにノイズがある場合でも、そのノイズの悪
影響を抑えることができる。さらにｎＭＯｓ ）ランジ
スタフ１のソースは、ディプリーション型のｎＭＯｓ）
ランジスタフ２のゲートに接続される。このディプリー
ション型のｎＭＯｓ トランジスタ７２のドレインには
電源電圧ＶＤ１）が供給され、そのソースはソースホロ
ワを構成するｎＭＯＳトランジスタ７１のドレインに接
続される。よって、ｎＭＯＳトランジスタ７１のゲート
−ドレイン間の容Ｉ Ｃｒ、 ｏを小さくできる。なお
、次段のソースホロワは、ｎＭＯＳトランジスタ７６及
び定電流源としてのｎＭＯｓ）ランジスタフ７から構成
される。
このようにフローティングゲート７４から入力電荷を取
り出し且つ定電流源に直列に抵抗を配する構成において
も、ゲート−ドレイン間の容１ｃ０．を小さくできる。
り出し且つ定電流源に直列に抵抗を配する構成において
も、ゲート−ドレイン間の容１ｃ０．を小さくできる。
［発明の効果］
本発明の出力回路は、第１のＭＩＳトランジスタの出力
部にゲートが接続されるディプリーション型の第２のＭ
ＩＳ）ランジスタを有し、このディプリーション型の第
２のＭＩＳ）ランジスタが第１のＭ［Ｓトランジスタの
ドレインの電位を入力電荷に対して同相に変化させるた
め、その第１のＭＩＳ）ランジスタのゲートとドレイン
間の容量を等価的に小さくさせることができる。従って
、ＣＣＤ等の素子の電荷電圧変換利得を改善させること
ができ、ショートチャンネル効果の緩和も図ることかで
きる。
部にゲートが接続されるディプリーション型の第２のＭ
ＩＳ）ランジスタを有し、このディプリーション型の第
２のＭＩＳ）ランジスタが第１のＭ［Ｓトランジスタの
ドレインの電位を入力電荷に対して同相に変化させるた
め、その第１のＭＩＳ）ランジスタのゲートとドレイン
間の容量を等価的に小さくさせることができる。従って
、ＣＣＤ等の素子の電荷電圧変換利得を改善させること
ができ、ショートチャンネル効果の緩和も図ることかで
きる。
第１図は本発明の出力回路の一例の回路図、第２図はそ
の一例を基板上に形成した場合の断面図、第３図は上記
−例において電源電圧ＶＯＯを１５Ｖとした場合におけ
る第２図の断面に沿ったポテンシャルエネルギー図、第
４図は本発明の出力回路の他の一例の回路図、第５図は
上記他の一例を基板上に形成した場合の断面図である。 第６図は本発明の出力回路の更に他の一例の回路図、第
７図は本発明の出力回路のまた更に他の一例の回路図、
第８図は本発明の出力回路の更にまた他の一例の回路図
である。 第９図は一般的なＣＣＤの出力回路の一例の回路図であ
り、第１０図はその一般的なＣＣＤの出力回路の一例の
要部の回路図である。 ２．３２．５２，６２．７２・・・ブイプリーシラン型
のｎＭＯｓトランジスタ ３．３３，５３，６３．１３−ｎＭＯｓトランジスタ（
定電流源） １０．３０．５５・・・浮遊拡散領域 ６４．７４・・・フローティングゲート３５〜３７・・
・ｐ型のウェル領域 特許出願人 ソニー株式会社 代理人弁理士 小泡 晃（他２名） １．３１．５１．６１．７１・＝ｎＭＯ３）ランジスタ ＤＤ Ｖｏ。 本発明の出力回路が一優」 第１図 刈
の一例を基板上に形成した場合の断面図、第３図は上記
−例において電源電圧ＶＯＯを１５Ｖとした場合におけ
る第２図の断面に沿ったポテンシャルエネルギー図、第
４図は本発明の出力回路の他の一例の回路図、第５図は
上記他の一例を基板上に形成した場合の断面図である。 第６図は本発明の出力回路の更に他の一例の回路図、第
７図は本発明の出力回路のまた更に他の一例の回路図、
第８図は本発明の出力回路の更にまた他の一例の回路図
である。 第９図は一般的なＣＣＤの出力回路の一例の回路図であ
り、第１０図はその一般的なＣＣＤの出力回路の一例の
要部の回路図である。 ２．３２．５２，６２．７２・・・ブイプリーシラン型
のｎＭＯｓトランジスタ ３．３３，５３，６３．１３−ｎＭＯｓトランジスタ（
定電流源） １０．３０．５５・・・浮遊拡散領域 ６４．７４・・・フローティングゲート３５〜３７・・
・ｐ型のウェル領域 特許出願人 ソニー株式会社 代理人弁理士 小泡 晃（他２名） １．３１．５１．６１．７１・＝ｎＭＯ３）ランジスタ ＤＤ Ｖｏ。 本発明の出力回路が一優」 第１図 刈
Claims (3)
- （１）入力電荷を電圧に変換して出力する出力回路にお
いて、 ソースホロワを構成する第１のＭＩＳトランジスタのゲ
ートに上記入力電荷が供給され、 上記第１のＭＩＳトランジスタのドレイン側にディプリ
ーション型の第２のＭＩＳトランジスタを介して電源が
供給され、 上記第２のＭＩＳトランジスタのゲートがソースホロワ
の出力部に接続されることを特徴とする出力回路。 - （２）第１のＭＩＳトランジスタのソースと接続される
定電流源とその定電流源に接続される電源との間に負荷
が接続されることを特徴とする請求項第１項記載の出力
回路。 - （３）第１のＭＩＳトランジスタ及び／又は第２のＭＩ
Ｓトランジスタの基板電位が当該ＭＩＳトランジスタの
ソースの電位に等しいことを特徴とする請求項第１項記
載の出力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1083689A JPH02262344A (ja) | 1989-03-31 | 1989-03-31 | 出力回路 |
| DE69010533T DE69010533T2 (de) | 1989-03-31 | 1990-03-30 | Ausgangsschaltung mit Ladung/Spannungswandler grosser Verstärkung. |
| EP90106180A EP0390205B1 (en) | 1989-03-31 | 1990-03-30 | Output circuit having high charge to voltage conversion gain |
| US07/502,688 US5029190A (en) | 1989-03-31 | 1990-04-02 | Output circuit having high charge to voltage conversion gain |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1083689A JPH02262344A (ja) | 1989-03-31 | 1989-03-31 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02262344A true JPH02262344A (ja) | 1990-10-25 |
Family
ID=13809459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1083689A Pending JPH02262344A (ja) | 1989-03-31 | 1989-03-31 | 出力回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5029190A (ja) |
| EP (1) | EP0390205B1 (ja) |
| JP (1) | JPH02262344A (ja) |
| DE (1) | DE69010533T2 (ja) |
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| US5495116A (en) * | 1992-05-26 | 1996-02-27 | Matsushita Electric Industrial Co., Ltd. | High sensitivity, broad band charge detecting apparatus with suppression of mixing of noise |
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| JP2009088539A (ja) * | 2002-02-27 | 2009-04-23 | Canon Inc | 撮像装置 |
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|---|---|---|---|---|
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| JP3097121B2 (ja) * | 1990-09-27 | 2000-10-10 | ソニー株式会社 | 電荷／電圧変換効率の測定方法 |
| KR930005746B1 (ko) * | 1990-10-13 | 1993-06-24 | 금성일렉트론 주식회사 | 지그재그 인터라인 고체 촬상소자 |
| KR930008528B1 (ko) * | 1990-10-13 | 1993-09-09 | 금성일렉트론 주식회사 | 고체 촬상 소자 |
| JP2701546B2 (ja) * | 1991-01-18 | 1998-01-21 | 日本電気株式会社 | 信号電荷検出回路を有する電荷転送装置 |
| US5818500A (en) * | 1991-05-06 | 1998-10-06 | Eastman Kodak Company | High resolution field emission image source and image recording apparatus |
| JP3097186B2 (ja) * | 1991-06-04 | 2000-10-10 | ソニー株式会社 | 固体撮像装置 |
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| DE4209536C3 (de) * | 1992-03-24 | 2000-10-05 | Stuttgart Mikroelektronik | Bildzelle für einen Bildaufnehmer-Chip |
| JP2832136B2 (ja) * | 1992-12-28 | 1998-12-02 | シャープ株式会社 | 固体撮像装置及びその製造方法 |
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