JP6727830B2

JP6727830B2 - 撮像装置

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Publication number: JP6727830B2
Application number: JP2016023059A
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Inventors: 宏政坪井
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Filing date: 2016-02-09
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Description

本発明は撮像装置に関する。

従来、画素から出力される信号のダイナミックレンジを拡大するために増幅トランジスタの入力ノードに容量を接続する構成が知られている。

特許文献１において、画素に配されたフローティングディフュージョンの容量を可変にするためのスイッチに駆動パルスを供給する駆動配線が、各画素行に配されている構成が開示されている。

特開２０００−１６５７５４号公報

特許文献１のような構成によれば、各画素行の駆動配線に駆動パルスを供給するための周辺回路素子であるバッファが駆動配線ごとに配される。そのため周辺回路部が広くなる恐れがある。

本発明の撮像装置は、光電変換部と、前記光電変換部で蓄積された電荷を転送する転送トランジスタと、前記転送トランジスタにより転送された電荷を入力ノードで受ける増幅トランジスタと、を有する画素が行列状に複数配された画素部を有し、前記画素部には、行方向に沿って配された複数の画素を有する画素行が、前記行方向とは異なる列方向に沿って第１画素行および第２画素行を含む少なくとも二つ配され、前記第１画素行の第１画素は、前記第１画素に含まれる増幅トランジスタの入力ノードの容量値の大きさを切り替える第１スイッチを有し、前記第２画素行の第２画素は、前記第２画素に含まれる増幅トランジスタの入力ノードの容量値の大きさを切り替える第２スイッチを有する撮像装置であって、前記第１スイッチと前記第２スイッチとを駆動するバッファを有し、前記バッファの出力ノードは、前記第１スイッチの入力ノードと前記第２スイッチの入力ノードに共通して電気的に接続されており、前記画素部には、前記列方向に沿って、前記第１画素行および前記第２画素行とは別の複数の画素行が配されており、前記第１画素行および前記第２画素行とは別の前記複数の画素行の画素に含まれる増幅トランジスタの入力ノードの容量値を複数の値に切り替える複数のスイッチを駆動する、前記バッファと異なるバッファを有し、前記異なるバッファの出力ノードは、前記複数のスイッチの少なくとも一部のスイッチの入力ノードに共通して電気的に接続されている。
本発明の別の撮像装置は、光電変換部と、前記光電変換部で蓄積された電荷を転送する転送トランジスタと、前記転送トランジスタにより転送された電荷を入力ノードで受ける増幅トランジスタと、を有する画素が行列状に複数配された画素部を有し、前記画素部には、行方向に沿って配された複数の画素を有する画素行が、前記行方向とは異なる列方向に沿って第１画素行および第２画素行を含む少なくとも二つ配され、前記第１画素行の第１画素は、前記第１画素に含まれる増幅トランジスタの入力ノードの容量値の大きさを切り替える第１スイッチを有し、前記第２画素行の第２画素は、前記第２画素に含まれる増幅トランジスタの入力ノードの容量値の大きさを切り替える第２スイッチを有する撮像装置であって、前記第１スイッチと前記第２スイッチとを駆動するバッファを有し、前記バッファの出力ノードは、前記第１スイッチの入力ノードと前記第２スイッチの入力ノードに共通して電気的に接続されており、前記スイッチは、絶縁体分離部の上に配された電極を有しており、前記電極は前記絶縁体分離部を挟んで隣り合って配された二つの活性領域の上まで延在しており、前記二つの活性領域の一方には、前記第１画素行の画素に含まれる増幅トランジスタの入力ノードを構成する第１半導体領域が配され、前記二つの活性領域の他方には、前記第２画素行の画素に含まれる増幅トランジスタの入力ノードを構成する第２半導体領域が配され、前記第１半導体領域と前記第２半導体領域は前記電極を挟んで隣り合って配されている。

増幅トランジスタの入力ノードの容量値の大きさを切り替えるスイッチを駆動するバッファの数を削減することが可能となる。

撮像装置のブロック図撮像装置の等価回路図バッファの等価回路図平面模式図断面模式図撮像装置の等価回路図平面模式図平面模式図撮像装置の等価回路図平面模式図撮像装置の等価回路図平面模式図平面模式図断面模式図平面模式図平面模式図

（実施例１）
図１〜図５を用いて、本発明に適用可能な撮像装置の一実施例を説明する。各図面において同じ符号が付されている部分は、同じ素子もしくは同じ領域を指す。

図１に本発明の一実施例である撮像装置１０１のブロック図を示す。撮像装置１０１は、画素部１０２と、周辺回路部１０７を有する。周辺回路部１０７は駆動パルス生成部１０３、垂直走査回路１０４、信号処理部１０５、出力部１０６を有している。

画素部１０２には、各々が光を電気信号へ変換し、変換した電気信号を出力する複数の画素１００が行列状に配されている。第１方向（画素部１０２の行における画素１００の並び方向）に沿って配された複数の画素を有する画素行が、第１方向とは異なる第２方向（画素部１０２の列における画素１００の並び方向）に沿って、少なくとも二つ配されている。

駆動パルス生成部１０３は駆動パルスを生成し、垂直走査回路１０４は駆動パルス生成部１０３からの制御パルスを受け、各画素に駆動パルスを供給する。駆動パルス生成部１０３および垂直走査回路１０４は駆動パルスの供給を制御する制御部を構成する。

信号処理部１０５には、画素部１０２から並列に出力された信号が入力される。そして信号処理部１０５は、複数の画素列から並列に出力された信号をシリアライズして出力部１０６に伝達する。更に信号処理部１０５は、信号の増幅、ＡＤ変換等を行なう列回路を有していてもよい。

図２に撮像装置の等価回路図の一例を示す。本実施例では、信号電荷の極性を第１導電型と呼ぶ。本実施例では、例として、第１導電型をＮ型とし、第１導電型と反対導電型の第２導電型をＰ型として説明するが、これに限らずＰとＮとが入れ替わってもよい。また、各部材を識別するために添え字Ａ、Ｂを用いるが、同様の機能を有する部分においては添え字を付さずに説明する。両者を区別しての説明が必要な場合には添え字を付して説明する。

まず各画素の構成について説明する。画素１００は複数の光電変換部（光電変換部２０１Ａ、光電変換部２０１Ｂ）を有する。光電変換部２０１Ａ、２０１Ｂでは光電変換により電荷対を生成する。光電変換部２０１Ａ，２０１Ｂには、例えばフォトダイオードが用いられる。

転送トランジスタ２０２Ａは光電変換部２０１Ａで生じた電子をフローティングディフュージョン（以下、ＦＤ）２０３へ転送する。転送トランジスタ２０２Ｂは光電変換部２０１Ｂで生じた電子をＦＤ２０３へ転送する。

ＦＤ２０３は、光電変換部２０１Ａ、光電変換部２０１Ｂにより共有される。そしてＦＤ２０３は、転送トランジスタ２０２Ａ、転送トランジスタ２０２Ｂを介して光電変換部２０１Ａおよび光電変換部２０１Ｂから転送された電子を保持する。

増幅トランジスタ２０５は、そのゲート電極がＦＤ２０３に電気的に接続されており、転送トランジスタ２０２Ａ、転送トランジスタ２０２ＢによってＦＤ２０３に転送された電子に基づく信号を増幅して出力する。より具体的には、ＦＤ２０３に転送された電子は、その量に応じた電圧に変換され、その電圧に応じた電気信号は増幅トランジスタ２０５を介して画素外へ出力される。増幅トランジスタ２０５は、不図示の電流源とともにソースフォロア回路を構成している。

リセットトランジスタ２０４は、増幅トランジスタ２０５の入力ノードの電圧を所定の電位にリセットする。選択トランジスタ２２０は、増幅トランジスタ２０５から信号線２０９への出力を制御する。選択トランジスタ２２０のドレインは、増幅トランジスタ２０５のソースに接続され、選択トランジスタ２２０のソースは信号線２０９に接続されている。

本実施例の構成に代えて、選択トランジスタ２２０を増幅トランジスタ２０５のドレインと、電源電圧が供給されている電源配線との間に設けてもよい。いずれの場合も、選択トランジスタ２２０は、増幅トランジスタ２０５と信号線２０９との電気的導通を制御する。

容量２０８は、接続状態において増幅トランジスタ２０５の入力ノードの一部を構成し、非接続状態において入力ノードから分離される。これにより、増幅トランジスタ２０５の入力ノードの容量値を変更可能にしている。本例において、容量２０８の接続・非接続状態の切り替えはスイッチ２０７によって制御される。

容量２０８とスイッチ２０７は一部の構成を兼用してもよい。たとえば、容量２０８は、スイッチ２０７のゲート絶縁膜容量で構成することができる。またスイッチ２０７がＭＯＳトランジスタである場合には、ソースを構成するＮ型半導体領域により構成されるＰＮ接合容量および寄生容量で構成することができる。ただし、容量２０８とスイッチ２０７が兼用されずに独立の部材で構成されていてもよい。

スイッチ２０７の入力ノードに駆動パルスが供給され、オン状態（接続状態）、オフ状態（非接続状態）が切り替えられることで、増幅トランジスタ２０５の入力ノードの容量値を複数の値に切り替える。例えば、容量２０８を非接続状態とした時に増幅トランジスタ２０５の入力ノードの容量値は第１の値となる。そして、容量２０８を接続状態とした時に増幅トランジスタ２０５の入力ノードの容量値は第１の値よりも大きい第２の値となる。なお、すべてのスイッチ２０７は同時にオン状態、オフ状態が切り換えられてもよい。

容量２０８を接続状態とした場合には、非接続状態に比して増幅トランジスタ２０５の入力ノードにおける電荷電圧変換効率を低くすることが出来る。

したがって、増幅トランジスタ２０５の入力ノードに転送された信号電荷が一定の場合、増幅トランジスタ２０５の入力ノードで電圧に変換された後の電圧振幅の大きさが、容量値を増大させない場合よりも小さくなる。そのため高照度の信号が入力された場合でもＦＤ２０３が飽和しにくくなる。

対して、容量２０８を非接続状態として増幅トランジスタ２０５の入力ノードの容量値を接続状態と比べて小さくした場合には、接続状態に比して増幅トランジスタ２０５の入力ノードにおける電荷電圧変換効率が向上する。

したがって、転送された信号電荷が一定の場合、増幅トランジスタ２０５の入力ノードで電圧に変換された後の電圧振幅が大きくなるため、同じだけのノイズが生じた場合のシグナルノイズ比が向上する。これらを切り替えて用いることで、ダイナミックレンジの変更が可能となる。

なお、スイッチ２０７と容量２０８は必ずしもすべての画素に配されていなくてもよい。二つの画素行の各々の画素行において、少なくとも一つの画素１００がスイッチ２０７と容量２０８を有していればよい。

図２において増幅トランジスタ２０５とリセットトランジスタ２０４とは、一つの画素行の一つの画素１００の光電変換部２０１Ａ、光電変換部２０１Ｂにより共有される。このような構成の画素１００は撮像用の信号と撮像以外の用途に用いる信号を出力することができる。撮像以外とは、例えば位相差検出方式による焦点検出用の信号、距離測定のための信号、異なる波長域の光を光電変換した信号などである。

画素１００から撮像用の信号を得る際には光電変換部２０１Ａおよび光電変換部２０１Ｂで生じた信号電荷をＦＤ２０３に転送する。そして二つの光電変換部２０１Ａ、２０１Ｂで生じた電荷に基づく信号を画素１００の信号として信号線２０９を介して信号処理部１０５に出力する。

また、焦点検出用の信号を得る際は光電変換部２０１Ａもしくは光電変換部２０１Ｂで生じた信号電荷に基づく信号を画素の信号として用いればよい。二つの光電変換部２０１Ａ、２０１Ｂのうち一方の電荷をＦＤ２０３へ転送した後、ＦＤ２０３をリセットし、他方の光電変換部の電荷をＦＤへ転送することで二つの光電変換部の各々の信号を得ることができる。

もしくは、一方の光電変換部の電荷を転送し、この電荷に基づく信号を読みだした後に、ＦＤ２０３で一方の光電変換部の電荷を保持した状態で他方の光電変換部の電荷を転送することで、二つの光電変換部の信号を得ることができる。二つの光電変換部の信号を得たのちに、あらかじめ出力した一方の光電変換部の信号を減算することで他方の光電変換部の信号を得ることが可能である。

なお、焦点検出用信号と撮像用信号の出力方法は上記の方法に限定されるものではなく、光電変換部２０１Ａおよび光電変換部２０１Ｂの信号をそれぞれ外部に出力してから合成するなどの手段も可能である。

なお、ここでは二つの光電変換部２０１および転送トランジスタ２０２が配される構成を示したが各々が一つ以上あればよい。

次に本実施例の一例として、第２方向に沿って少なくとも二つ配されている画素行について説明する。

二つの画素行のうち一方の画素行（以下、第１画素行）の画素１００はスイッチ２０７Ａ（第１スイッチ）と容量２０８Ａ（第１容量）を有する。他方の画素行（以下、第２画素行）の画素１００はスイッチ２０７Ｂ（第２スイッチ）と容量２０８Ｂ（第２容量）を有する。

スイッチ２０７Ａは、第１画素行の画素１００に配された増幅トランジスタの入力ノードの容量値のみを切り替える。スイッチ２０７Ｂは第２画素行の画素１００に配された増幅トランジスタの入力ノードの容量値のみを切り替える。

また図２では第１画素行と第２画素行が隣り合って配されている構成を示したが、必ずしも隣り合っていなくてもよい。

次に撮像装置の構成を説明する。撮像装置１０１は、画素部１０２および周辺回路部１０７を有する。画素部１０２には、前述したように第１方向に沿って配された複数の画素を有する画素行が、第２方向に沿って複数配されている。図２では例として４つの画素行を示している。

周辺回路部１０７には垂直走査回路１０４、複数のバッファ２１０（バッファ２１０Ａ、バッファ２１０Ｂ）が配されている。垂直走査回路１０４は、複数のバッファ２１０に接続されている。そして、各バッファ２１０は駆動配線２０６を介してスイッチ２０７に電気的に接続され、各スイッチを駆動する。各バッファ２１０は電気信号の波形整形、増幅、もしくはインピーダンス変換を行う回路である。垂直走査回路１０４から出力した信号に対し上記処理のいずれかを行い、処理後の信号を各スイッチに供給する。

バッファ２１０Ａは、駆動配線２０６Ａを介して第１画素行の画素１００のスイッチ２０７Ａと、駆動配線２０６Ｂを介して第２画素行の画素１００のスイッチ２０７Ｂとに駆動パルスを供給する。つまり、一つのバッファ２１０Ａの出力ノードはスイッチ２０７Ａの入力ノードとスイッチ２０７Ｂの入力ノードに対して共通して電気的に接続されている。

またバッファ２１０Ｂは、第１画素行および第２画素行とは異なる複数の画素行（第３画素行、第４画素行）の画素に含まれるスイッチ２０７Ａおよびスイッチ２０７Ｂに相当する複数のスイッチに駆動パルスを供給する。

なお、本実施例では一つのバッファが二つの画素行のスイッチ２０７（スイッチ２０７Ａ、スイッチ２０７Ｂ）に共通して電気的に接続されているが、二つよりも多くの画素行のスイッチ２０７に共通して電気的に接続されてもよい。

次に図３を用いてバッファ２１０の等価回路図の一例を示す。バッファ２１０はＰＭＯＳトランジスタ２１１およびＮＭＯＳトランジスタ２１２を含む。

ＰＭＯＳトランジスタ２１１、ＮＭＯＳトランジスタ２１２のゲートと等価なノードである入力ノード２１３は、図２の垂直走査回路１０４に接続され、垂直走査回路１０４からの駆動パルスを受ける。ＰＭＯＳトランジスタ２１１のソースには電源電圧Ｖ１が供給され、ドレインは、バッファ２１０の出力ノード２１４と等価なノードとなる。出力ノード２１４は、図２の駆動配線２１６に接続される。電源電圧Ｖ１は例えば５Ｖである。そして駆動配線２１６は第１スイッチ及び第２スイッチの制御ノードに共通に接続される。

ＮＭＯＳトランジスタ２１２のソースには基準電圧Ｖ２が供給され、ドレインはバッファ２１０の出力ノード２１４と等価なノードとなる。基準電圧Ｖ２は、電源電圧Ｖ１よりも低い電位となる。たとえば接地電位もしくは、電源電圧Ｖ１と符号が反対の電圧である。基準電圧Ｖ２は、例えば、−１．２Ｖである。

図２のスイッチ２０７をオン状態にする駆動パルスを供給する際（接続状態）には、垂直走査回路１０４は、バッファ２１０の入力ノード２１３に基準電圧Ｖ２もしくはこれよりも低い電位のパルスを供給する。これにより、ＰＭＯＳトランジスタ２１１がオン状態、ＮＭＯＳトランジスタ２１２がオフ状態となり出力ノード２１４へ電源電圧Ｖ１が供給される。そして、出力ノード２１４から駆動配線２１６を介してスイッチ２０７へ電源電圧Ｖ１が供給されスイッチ２０７がオン状態となる。

スイッチ２０７をオフ状態にする駆動パルスを供給する際（非接続状態）には、垂直走査回路１０４は、バッファ２１０の入力ノード２１３に電源電圧Ｖ１もしくはこれよりも高い電位のパルスを供給する。これにより、ＰＭＯＳトランジスタ２１１がオフ状態、ＮＭＯＳトランジスタ２１２がオン状態となり、出力ノード２１４へ基準電圧Ｖ２が供給される。そして、出力ノード２１４から駆動配線２１６を介して、スイッチ２０７へ基準電圧Ｖ２が供給されスイッチ２０７がオフ状態となる。

ここでバッファ２１０とは、垂直走査回路１０４から出力された駆動パルスの波形を整形するもので、配線が有する寄生容量、寄生抵抗によるパルスの鈍りを元に戻すように作用するものである。例としてインバータを挙げたが他に、ソースフォロワ回路、ボルテージフォロワ回路などを用いることができる。

次に図４および図５に本実施例の撮像装置の平面模式図、断面模式図を示す。ここで画素部は例として４行２列の画素を有している。

まず第１画素行の画素１００について説明する。各画素の光電変換部２０１Ａ、光電変換部２０１Ｂ、ＦＤ２０３、および転送トランジスタ２０２を構成する半導体領域は第１活性領域３２０に配される。リセットトランジスタ２０４、増幅トランジスタ２０５、選択トランジスタ２２０、スイッチ２０７、容量２０８を構成する半導体領域は第２活性領域３２１に配される。

そして光電変換部２０１Ａと光電変換部２０１Ｂには、一つのマイクロレンズ２２３を透過した光がそれぞれ入射する。なお、複数の光電変換部（光電変換部２０１Ａ、２０１Ｂ）のみが平面視でマイクロレンズ２２３の下部に配された例を示したが、複数の光電変換部に加えて、一つの画素の外縁の少なくとも一部がマイクロレンズ２２３の下部に配されていてもよい。また不図示であるが、マイクロレンズ２２３の下部にはそれぞれカラーフィルタが配されている。

各活性領域を区画する部材として絶縁体分離部３００を配した例を用いて説明するが、絶縁体分離部３００に代えてもしくは絶縁体分離部３００に加えてＰＮ接合分離部を配してもよい。

第１活性領域３２０Ａには、Ｎ型半導体領域３０１Ａ、Ｎ型半導体領域３０１Ｂ、Ｎ型半導体領域３０３が配されている。Ｎ型半導体領域３０１Ａは光電変換部２０１Ａの一部を構成する。Ｎ型半導体領域３０１Ｂは光電変換部２０１Ｂの一部を構成する。Ｎ型半導体領域３０３はＦＤ２０３を構成する。

また、平面視で第１活性領域３２０Ａの上には、転送トランジスタ２０２Ａのゲート電極３０２Ａと転送トランジスタ２０２Ｂのゲート電極３０２Ｂが配されている。そして、Ｎ型半導体領域３０１Ａとゲート電極３０２ＡとＮ型半導体領域３０３が転送トランジスタ２０２Ａを構成する。Ｎ型半導体領域３０１Ｂとゲート電極３０２ＢとＮ型半導体領域３０３とが転送トランジスタ２０２Ｂを構成する。

第２活性領域３２１Ａには、Ｎ型半導体領域３１１、Ｎ型半導体領域３１０、Ｎ型半導体領域３０９、Ｎ型半導体領域３１２が配されている。そして、平面視で第２活性領域３２１Ａの上にはゲート電極３２６、ゲート電極３０５、ゲート電極３０４、電極３０７Ａが配されている。電極３０７Ａの一部は、絶縁体分離部３００の上に配されている。なお、電極３０７は例えばポリシリコンによって形成される。

Ｎ型半導体領域３１１、ゲート電極３２６、Ｎ型半導体領域３１０は選択トランジスタ２２０を構成する。Ｎ型半導体領域３１０、ゲート電極３０５、Ｎ型半導体領域３０９は増幅トランジスタ２０５を構成する。Ｎ型半導体領域３０９、ゲート電極３０４、Ｎ型半導体領域３１２はリセットトランジスタ２０４を構成する。そして、電極３０７Ａはスイッチ２０７Ａに含まれ、スイッチ２０７Ａの入力ノードを構成する。

Ｎ型半導体領域３０３とＮ型半導体領域３１２とゲート電極３０５は電気的に接続されており、増幅トランジスタ２０５の入力ノードを構成する。

次に第２画素行の画素１００の第１画素行の画素１００と異なる点について説明する。第２画素行の画素１００の第４活性領域３２１Ｂの上には、電極３０７Ｂが配されており、電極３０７Ｂはスイッチ２０７Ｂに含まれ、スイッチ２０７Ｂの入力ノードを構成する。

次にバッファ２１０について説明する。活性領域３２２ＡにはＮ型半導体領域３２４、Ｎ型半導体領域３３３が配される。そして、第３活性領域３２３ＡにはＰ型半導体領域３２５、Ｐ型半導体領域３２７が配される。そして、活性領域３２２Ａおよび第３活性領域３２３Ａの上にはゲート電極３２８が配される。

Ｎ型半導体領域３２４、Ｎ型半導体領域３３３、ゲート電極３２８はＮＭＯＳトランジスタ２１２を構成し、Ｐ型半導体領域３２５、Ｐ型半導体領域３２７、ゲート電極３２８
はＰＭＯＳトランジスタを構成し、これらのトランジスタがバッファ２１０を構成するインバータとなる。なお、Ｎ型半導体領域３２４にはＧＮＤ電位が供給され、Ｐ型半導体領域３２５には電源電圧が供給される。そして、Ｎ型半導体領域３３３とＰ型半導体領域３２７には、駆動配線２０６を構成する導電パターン３０６が電気的に接続される。

図２の駆動配線２０６は、第１方向に沿って配された第１導電パターン３０６Ａと、第１導電パターン３０６Ａから分岐し、第２方向に沿って配された第２導電パターン３０６Ｂを有する。さらに駆動配線２０６は、第２導電パターン３０６Ｂから分岐し、第１方向に沿って配された第３導電パターン３０６Ｃを有する。

本実施例において、第１導電パターン３０６Ａはバッファ２１０Ａの出力ノードとスイッチ２０７Ａを構成する電極３０７Ａに接続する。

第２導電パターン３０６Ｂは、バッファ２１０を構成するトランジスタが配される第３活性領域３２３Ａと、バッファ２１０Ａに最も近い位置に配された画素１００との間で、第１導電パターン３０６Ａから分岐し、第２方向に沿って配される。

第３導電パターン３０６Ｃは、バッファ２１０Ａに最も近い位置に配された画素１００との間で、第２導電パターン３０６Ｂから分岐しスイッチ２０７Ｂを構成する電極３０７Ｂに接続する。

そして、第２導電パターン３０６Ｂは、第１導電パターン３０６Ａと第３導電パターン３０６Ｃとを電気的に接続する。

第１導電パターン３０６Ａおよび第３導電パターン３０６Ｃは、隣り合う画素行のうち第１画素行の画素１００のＮ型半導体領域３０１と、第２画素行の画素１００のＮ型半導体領域３０１との間に配される。

次に図５を用いて図４のＡ−Ｂ線に沿った断面模式図について説明し、スイッチ２０７をオン状態にすることによって入力ノードに電気的に接続される容量２０８の構成の１例について説明する。

図５において、Ｎ型半導体領域３１２と絶縁体分離部３００は電極３０７を挟んで隣り合って配されている。Ｎ型半導体領域３１２は、コンタクトプラグ３３１および配線３３４を介してＦＤ２０３に電気的に接続される。また、電極３０７はコンタクトプラグ３２９を介して第１導電パターン３０６Ａに電気的に接続される。

図５の例では、電極３０７の下部の半導体領域には、絶縁膜３３０を介して印加される電界によって、電極３０７の下部の活性領域の表面に配されたＰ型半導体領域３１３が反転して電荷蓄積領域となる表面型ＭＯＳ容量を構成する。電極３０７に導電パターン３０６Ａを介して印加される駆動パルスによって、Ｐ型半導体領域３１３が反転する状態と反転していない状態を切り替える。これによって、容量２０８のＦＤ２０３に対する電気的な接続状態と非接続状態とを切り替えることができる。なお、電極３０７の下部の活性領域の表面にＮ型半導体領域を配して、埋め込み型のＭＯＳ容量とすることもできる。

なお、本実施例では電極３０７の一部が平面視で絶縁体分離部３００と重なるように配されているが、重ならなくてもよい。

また、平面視で電極３０７と絶縁体分離部３００とのあいだに、Ｎ型半導体領域が配されてもよいし、Ｐ型半導体領域が配されてもよい。

Ｐ型半導体領域が配された場合には、Ｎ型半導体領域３１２と当該Ｐ型半導体領域が電極３０７を挟んで隣り合って配される。

Ｎ型半導体領域が配された場合には、Ｎ型半導体領域３１２と当該Ｎ型半導体領域が電極３０７を挟んで隣り合って配される。なお当該Ｎ型半導体領域、電極３０７、Ｎ型半導体領域３１２はトランジスタを構成する。

本実施例では、図２に示したように一つのバッファ２１０Ａによって、各々が異なる画素行の増幅トランジスタの入力ノードに接続されたスイッチ２０７Ａ、スイッチ２０７Ｂを駆動する。このような構成によれば、スイッチ２０７を有する画素が配された複数の画素行の各々の画素行に対してバッファを配する場合に比べてバッファの数を減らすことが可能となり、周辺回路部１０７の面積を狭くすることが可能となる。

なお、本実施例において複数の画素１００において一つの画素が一つの増幅トランジスタ２０５を有する構成を示したが、複数の画素が一つの増幅トランジスタ２０５を共有するなど任意の構成が適用可能である。

（実施例２）
図６〜８に本実施例の撮像装置の特徴を説明するための等価回路図、平面模式図を示す。図１〜５と同様の機能を有する部分には同様の符号を付し詳細な説明を省略する。

図６に実施例２の撮像装置の撮像装置の等価回路図を示す。本実施例と実施例１とは、駆動配線２０６が分岐する位置が異なる。

図７に本実施例の撮像装置１０１の平面模式図を示す。各画素の構成については図４と同様である。本実施例において第２導電パターン３０６Ｂは、同一の画素行に含まれ隣り合って配される二つの画素の第１活性領域の間で、第１導電パターン３０６Ａから分岐することを特徴とする。

図７では、同一画素行の隣り合う二つの画素は、一方の画素の第１活性領域３２０Ａ、第２活性領域３２１Ａ、他方の画素の第１活性領域３２０Ｂが第１方向に沿ってこの順に配されている。

そして、本実施例において第２導電パターン３０６Ａは、一方の画素の第２活性領域３２１Ａと他方の画素の第１活性領域３２０Ｂの間で、第１導電パターン３０６Ａから分岐し、第２方向に沿って配されている。そして第３導電パターン３０６Ｃは、一方の画素の第２活性領域３２１Ａと他方の画素の第１活性領域３２０Ｂの間で、第２導電パターン３０６Ｂから分岐し、第１方向に沿って配される。

本実施例においても、第１導電パターン３０６Ａはバッファ２１０Ａの出力ノードとスイッチ２０７Ａを構成する電極３０７Ａに接続する。第３導電パターン３０６Ｃは、第２導電パターン３０６Ｂとスイッチ２０７Ｂを構成する電極３０７Ｂとを電気的に接続する。

本実施例のような構成によれば、実施例１の効果に加えて、周辺回路部１０７から画素部１０２へ延びるスイッチ２０７への駆動配線の本数を削減することが可能となり、周辺回路部１０７の規模を低減することが可能となる。

（変形例１）
図８に実施例２の変形例を示す。図８は第１画素行と第２画素行が隣り合って配され、且つ第１画素行の各画素と第２画素行の各画素がミラー対称の配置になっている点で図７異なる。

このような構成によれば、隣り合う画素行の各画素のスイッチ２０７を構成する電極３０７の配置を図７に比べて近づけることが可能となる。つまり、第２導電パターン３０６Ｂの長さを短くすることが可能となる。そのため画素部１０２の配線密度が低減し、画素の開口面積を拡大することが可能とり、実施例２の効果に加え、光電変換部２０１の感度を向上させることが可能となる。

なお本変形例では、第２導電パターン３０６Ｂが電極３０７Ｂに接続される構成を示したが、図７のように第３導電パターン３０６Ｃを配して、第２導電パターン３０６Ｂから分岐した第３導電パターン３０６Ｃが電極３０７Ｂに接続されてもよい。

なお、本変形例はその他の実施例にも適用可能である。

（実施例３）
図９、図１０に本実施例の撮像装置の特徴を説明するための等価回路図、平面模式図を示す。図１〜５と同様の機能を有する部分には同様の符号を付し詳細な説明を省略する。

図９に実施例３の撮像装置の等価回路図を示す。本実施例は実施例１に対して、バッファ２１０の数が異なる。本実施例では一つのバッファ２１０がすべての画素行の画素のスイッチ２０７に対して共通に設けられる。

図１０に本実施例の撮像装置の平面模式図を示す。本実施例において第１方向に沿って配された第１導電パターン３０６Ａと、第１導電パターン３０６Ａから分岐し、第２方向に沿って配された第２導電パターン３０６Ｂを有する。さらに第２導電パターン３０６Ｂから分岐し、第１方向に沿って配された第３導電パターン３０６Ｃを含む複数の導電パターンを有する。

一つのバッファ２１０は、すべての画素行の画素１００のスイッチ２０７（電極３０７）に共通に設けられている。

つまり、第１導電パターン３０６Ａと、第２導電パターン３０６Ｂと、第３導電パターン３０６Ｃを含む複数の導電パターンのすべてが、一つのバッファ２１０と電気的に接続されている。

なお第２導電パターン３０６Ｂは、一つのバッファ２１０を構成するトランジスタが配される第３活性領域３２３Ａと、画素部１０２に配された画素１００のうち、一つのバッファ２１０に最も近い位置に配された画素１００との間で、第１導電パターン３０６Ａから分岐し、第２方向に沿って配される。

同様に第３導電パターン３０６Ｃを含む複数の導電パターンの各々は、一つのバッファ２１０を構成するトランジスタが配される第３活性領域３２３Ａと、画素部１０２に配された画素１００のうち、一つのバッファ２１０に最も近い位置に配された画素１００との間で、第２導電パターン３０６Ｂから分岐し、第１方向に沿って配される。

そして、第１導電パターン３０６Ａと第３導電パターン３０６Ｃを含む複数の導電パターンの各々は、隣り合う画素行の第１画素行の画素１００のＮ型半導体領域３０１と、第２画素行の画素のＮ型半導体領域３０１との間に配される。

本実施例では、図９に示したように一つのバッファ２１０がスイッチ２０７を有する画素が配されたすべての画素行に対して共通に設けられている。

このような構成によれば、スイッチ２０７を有する画素が配された複数の画素行の各々の画素行に対してバッファ２１０を配する場合に比べてバッファ２１０の数を減らすことが可能となり、周辺回路部１０７の面積を狭くすることが可能となる。

（実施例４）
図１１〜１６に本実施例の撮像装置の特徴を説明するための等価回路図、平面模式図を示す。図１〜５と同様の機能を有する部分には同様の符号を付し詳細な説明を省略する。

図１１に実施例４の撮像装置の撮像装置の等価回路図を示す。本実施例でも実施例３と同様に一つのバッファ２１０がすべての画素行の画素１００のスイッチ２０７に対して共通に設けられ、すべての画素行の画素１００のスイッチ２０７を駆動する駆動パルスを供給する。本実施例と実施例３とは、駆動配線２０６が分岐する位置が異なる。

図１２に本実施例の撮像装置１０１の平面模式図を示す。各画素の構成については図４と同様である。本実施例において、第２導電パターン３０６Ｂは、同一の画素行に含まれ隣り合って配される二つの画素の第１活性領域３２０の間で、第１導電パターン３０６Ａから分岐することを特徴とする。

また、本実施例では実施例３と同様に、一つのバッファ２１０は、すべての画素行の画素１００のスイッチ２０７（電極３０７）に共通に設けられている。つまり、第１導電パターン３０６と、第２導電パターン３０６Ｂと、第３導電パターン３０６Ｃを含む複数の導電パターンのすべてが、一つのバッファ２１０と電気的に接続されている。

図１２においても、同一画素行の隣り合う二つの画素は、一方の画素の第１活性領域３２０Ａ、第２活性領域３２１Ａ、他方の画素の第１活性領域３２０Ｂが第１方向に沿ってこの順に配されている。

そして図１２においては、第２導電パターン３０６Ａは、一方の画素の第２活性領域３２１Ｂと他方の画素の第１活性領域３２０Ｂの間で、第１導電パターン３０６Ａから分岐している。同様に本実施例において第３導電パターン３０６Ｃを含む複数の導電パターンは、一方の画素の第２活性領域３２１Ｂと他方の画素の第１活性領域３２０Ｂの間で、第２導電パターン３０６Ｂから分岐している。

このように本実施例と実施例３とは、第１導電パターン３０６Ａと第２導電パターン３０６Ｂとが分岐する位置が異なる。さらに第２導電パターン３０６Ｂと第３導電パターン３０６Ｃを含む複数の導電パターンとが分岐する位置が異なる。

本実施例のような構成によれば、実施例３の効果に加えて、平面視で周辺回路部１０７と重なる位置に配される駆動配線の本数を削減することが可能となり、周辺回路部１０７の規模を低減することが可能となる。

（変形例１）
図１３と図１４に実施例４の変形例を示す。図１３は図１２と、隣り合う画素行の第２方向に隣り合う二つの画素の各々のスイッチ２０７を構成する電極３０７が共通である点で異なる。この時、図８のように隣り合う画素行の画素がミラー対称であってもよい。

図１３において電極３０７は領域３４０に配された絶縁体分離部３００の上に配されている。そして、電極３０７は当該絶縁体分離部３００を挟んで隣り合って配された第２活性領域３２１Ａと、活性領域３２１Ｂの上まで延在している。そして、バッファ２１０の出力ノードは一つの電極３０７に電気的に接続されている。

次に図１４を用いて図１３のＣ−Ｄ線に沿った断面模式図について説明する。本実施例では平面視で第２活性領域３２１Ａに配されたＮ型半導体領域３１２Ａ（第１半導体領域）と、活性領域３２１Ｂに配されたＮ型半導体領域３２１Ｂ（第２半導体領域）とが、電極３０７を挟んで隣り合って配されている。この時、電極３０７が、平面視でＮ型半導体領域３２１ＡおよびＮ型半導体領域３２１Ｂの一部と重なってもよい。

また、絶縁体分離部３００とＮ型半導体領域３２１Ａとの間には、Ｐ型半導体領域３１３Ａが配され、絶縁体分離部３００とＮ型半導体領域３２１Ｂとの間には、Ｐ型半導体領域３１３Ｂが配されている。

そのため電極３０７に導電パターン３０６Ａを介して印加される駆動パルスによって、Ｐ型半導体領域３１３ＡおよびＰ型半導体領域３１３Ｂが反転する状態と反転しない状態が切り換えられる。反転した時には電極３０７の下部の活性領域の表面に配されたＰ型半導体領域３１３が反転して電荷蓄積領域となる表面型ＭＯＳ容量を構成する。

Ｐ型半導体領域３１３Ａによって形成される表面型ＭＯＳ容量は、隣り合う画素行のうち第１画素行の画素１００の入力ノードに接続される容量２０８Ａである。Ｐ型半導体領
域３１３Ｂによって形成される表面型ＭＯＳ容量は、第２画素行の画素１００の入力ノードに接続される容量２０８Ｂである。なお、容量２０８Ａと容量２０８Ｂの間には絶縁体分離部３００が配されており、容量２０８Ａと容量２０８Ｂは電気的に非接続である。

なお、Ｐ型半導体領域３１３ＡおよびＰ型半導体領域３１３Ｂの表面部分にＮ型半導体領域を配して、埋め込み型ＭＯＳ容量としてもよい。

このような構成によれば、隣り合う画素行の画素で電極３０７が共通化されているため、第１導電パターン３０６Ａを共通化することが可能となる。つまり、第２導電パターン３０６Ｂおよび第３導電パターン３０６Ｃを無くすことが可能となる。そのため画素部１０２の配線密度が低減し、画素の開口面積を拡大することが可能となる。そして実施例２の効果に加え、感度を向上させることが可能となる。

なお、本変形例はその他の実施例にも適用可能である。

（変形例２）
図１５に実施例４の変形例を示す。図１５は図１２と、隣り合う画素行の各画素のＦＤ２０３を構成するＮ型半導体領域３０３が共通であり、さらに入力ノードが共通である点で異なる。

このような構成によれば、複数の画素に対して一つの増幅トランジスタ２０５、リセットトランジスタ２０４、スイッチ２０７が配されていればよい。つまり第２活性領域３２１の数を減らすことが可能となる。そのため、画素の開口面積を拡大することが可能となり、感度を向上させることが可能となる。

なお、本変形例はその他の実施例にも適用可能である。

（変形例３）
図１６に実施例４の変形例を示す。本変形例では各画素行の画素のうち緑色のカラーフィルタを有する画素のみが容量２０８およびスイッチ２０７を有する点で異なる。

図１６は、緑色のカラーフィルタを有する画素１００Ｇが第１行第１列、第２行第２列、第３行第１列、第４行第２列に配されている。そのほかの画素は赤色のカラーフィルタもしくは青色のカラーフィルタを有しており、容量２０８とスイッチ２０７を有さない。

これは、赤色カラーフィルタを有する画素と青色のカラーフィルタを有する画素に比べて、緑色のカラーフィルタを有する画素は感度が高いため電荷が生じやすく、信号線２０９以降の電圧が飽和しやすいからである。そのため、緑色のカラーフィルタを有する画素１００Ｇにのみスイッチ２０７を配置した構成となっている。

そして、導電パターン３０６が緑色のカラーフィルタを有する複数の画素１００Ｇで共有されている。

本実施例のような構成によれば、実施例４の効果に加えて、赤色のカラーフィルタを有する画素と青色のカラーフィルタを有する画素内の配線密度が低減する。それにより赤色のカラーフィルタを有する画素と青色のカラーフィルタを有する画素の開口面積をより拡大することができるためこれらの感度が向上する。

なお、本変形例はその他の実施例にも適用可能である。

１００画素
１０２画素部
２０１光電変換部
２０２転送トランジスタ
２０５増幅トランジスタ
２０７Ａ第１スイッチ
２０７Ｂ第２スイッチ
２１０バッファ

Claims

光電変換部と、前記光電変換部で蓄積された電荷を転送する転送トランジスタと、前記転送トランジスタにより転送された電荷を入力ノードで受ける増幅トランジスタと、を有する画素が行列状に複数配された画素部を有し、
前記画素部には、行方向に沿って配された複数の画素を有する画素行が、前記行方向とは異なる列方向に沿って第１画素行および第２画素行を含む少なくとも二つ配され、
前記第１画素行の第１画素は、前記第１画素に含まれる増幅トランジスタの入力ノードの容量値の大きさを切り替える第１スイッチを有し、
前記第２画素行の第２画素は、前記第２画素に含まれる増幅トランジスタの入力ノードの容量値の大きさを切り替える第２スイッチを有する撮像装置であって、
前記第１スイッチと前記第２スイッチとを駆動するバッファを有し、
前記バッファの出力ノードは、前記第１スイッチの入力ノードと前記第２スイッチの入力ノードに共通して電気的に接続されており、
前記画素部には、前記列方向に沿って、前記第１画素行および前記第２画素行とは別の複数の画素行が配されており、
前記第１画素行および前記第２画素行とは別の前記複数の画素行の画素に含まれる増幅トランジスタの入力ノードの容量値を複数の値に切り替える複数のスイッチを駆動する、前記バッファと異なるバッファを有し、
前記異なるバッファの出力ノードは、前記複数のスイッチの少なくとも一部のスイッチの入力ノードに共通して電気的に接続されていることを特徴とする撮像装置。
前記バッファの出力ノードと前記第１スイッチの入力ノードとを電気的に接続し、前記行方向に沿って配された第１導電パターンと、
前記第１導電パターンから分岐し、前記列方向に沿って配された第２導電パターンと、を有し、
さらに前記行方向に沿って配された、第３導電パターンを有し、
前記第２導電パターンは、前記第１導電パターンと前記第３導電パターンとを電気的に接続し、
前記第３導電パターンは、前記第２スイッチと接続されていることを特徴とする請求項１に記載の撮像装置。
前記光電変換部の一部を構成し、前記光電変換部で生じた電荷を蓄積する半導体領域が配された第１活性領域と、
前記第１スイッチの入力ノードを構成する電極が上に配された第２活性領域を有することを特徴とする請求項２に記載の撮像装置。
前記第２導電パターンは、同一の画素行に含まれ隣り合って配される二つの画素の前記第１活性領域の間で、前記第１導電パターンから分岐することを特徴とする請求項３に記載の撮像装置。
前記同一の画素行に含まれ隣り合って配される二つの画素のうち、一方の画素の前記第１活性領域と前記第２活性領域、他方の画素の前記第１活性領域とが前記行方向に沿ってこの順に配され、
前記第２導電パターンは、
前記一方の画素の前記第２活性領域と前記他方の画素の前記第１活性領域との間で、前記第１導電パターンから分岐することを特徴とする請求項４に記載の撮像装置。
前記第２導電パターンは、
前記バッファを構成するトランジスタが配される第３活性領域と、前記画素部に配された画素のうち、前記バッファに最も近い位置に配された画素との間で、第１導電パターンから分岐することを特徴とする請求項４に記載の撮像装置。
前記電極へ供給される信号により、前記増幅トランジスタの入力ノードへの電気的な接続状態が切り替え可能に配された容量とを有し、
前記第２活性領域に前記増幅トランジスタの入力ノードの一部となる半導体領域が配され、
前記第２活性領域の一部であって、前記電極の下部に位置する部分が前記容量の少なくとも一部を構成していることを特徴とする請求項３乃至６のいずれか１項に記載の撮像装置。
前記容量は表面型ＭＯＳ容量、または埋め込み型ＭＯＳ容量を有することを特徴とする請求項７に記載の撮像装置。
前記第２活性領域は、絶縁体分離部によって区画され、
平面視で前記増幅トランジスタの入力ノードの一部となる半導体領域と前記絶縁体分離部とが、前記電極を挟んで隣り合って配されていることを特徴とする請求項７または８に記載の撮像装置。
光電変換部と、前記光電変換部で蓄積された電荷を転送する転送トランジスタと、前記転送トランジスタにより転送された電荷を入力ノードで受ける増幅トランジスタと、を有する画素が行列状に複数配された画素部を有し、
前記画素部には、行方向に沿って配された複数の画素を有する画素行が、前記行方向とは異なる列方向に沿って第１画素行および第２画素行を含む少なくとも二つ配され、
前記第１画素行の第１画素は、前記第１画素に含まれる増幅トランジスタの入力ノードの容量値の大きさを切り替える第１スイッチを有し、
前記第２画素行の第２画素は、前記第２画素に含まれる増幅トランジスタの入力ノードの容量値の大きさを切り替える第２スイッチを有する撮像装置であって、
前記第１スイッチと前記第２スイッチとを駆動するバッファを有し、
前記バッファの出力ノードは、前記第１スイッチの入力ノードと前記第２スイッチの入力ノードに共通して電気的に接続されており、
前記第１スイッチおよび前記第２スイッチは、絶縁体分離部の上に配された電極を有しており、
前記電極は前記絶縁体分離部を挟んで隣り合って配された二つの活性領域の上まで延在しており、
前記二つの活性領域の一方には、前記第１画素行の画素に含まれる増幅トランジスタの入力ノードを構成する第１半導体領域が配され、
前記二つの活性領域の他方には、前記第２画素行の画素に含まれる増幅トランジスタの入力ノードを構成する第２半導体領域が配され、
前記第１半導体領域と前記第２半導体領域は前記電極を挟んで隣り合って配されていることを特徴とする撮像装置。
前記電極は、平面視で前記第１半導体領域および前記第２半導体領域の一部と重なることを特徴とする請求項１０に記載の撮像装置。
前記絶縁体分離部と、前記第１半導体領域および前記第２半導体領域との間に、前記第１半導体領域および前記第２半導体領域と反対導電型の半導体領域が配されることを特徴とする請求項１１に記載の撮像装置。
前記第１画素行と前記第２画素行とは隣り合って配され、
前記第１画素行の画素と前記第２画素行の画素はミラー対称の配置となることを特徴とする請求項３乃至１２のいずれか１項に記載の撮像装置。
前記複数の画素の各々が、
一つのマイクロレンズと、
前記一つのマイクロレンズを透過する光に基づく電荷を生成する複数の光電変換部とを有することを特徴とする請求項１乃至１３のいずれか１項に記載の撮像装置。
前記複数の画素の各々が有する複数のスイッチのすべてを同時にオン状態もしくは同時にオフ状態となるように制御する制御部を有することを特徴とする請求項１乃至１４のいずれか１項に撮像装置。