JP2010212288A - 撮像装置 - Google Patents

Abstract

【課題】受光面積の確保と、各トランジスタを配置するスペースの確保の両立が可能であり、さらに各画素の形状の対称性を保持することが可能なレイアウト構成の撮像装置を提供する。
【解決手段】画素アレイ１０の各行の２個のフォトダイオードＰＤごとに、対応のフローティングディフュージョンＦＤが対（ＦＤＰ）を構成する。各対を構成するフローティングディフュージョンＦＤは、互いに近接して設けられるとともに、対応の転送トランジスタＴＸのゲート電極が一体形成される。増幅ＡＭＩ、選択ＳＥＬ、およびリセットＲＳＴの各トランジスタは、行方向で対を成さないフローティングディフュージョンＦＤの間のスペースであるトランジスタ領域ＴＲＡに設けられる。また、画素アレイ１０の隣接する行同士では、１列ずれたフォトダイオードＰＤごとに、対応のフローティングディフュージョンＦＤが対を構成する。
【選択図】図４

Description

この発明は、光電変換機能を有する撮像装置に関する。

ＣＣＤ（Charge Coupled Device）やＣＭＯＳ（Complemetary Metal-Oxide Semiconductor）などのイメージセンサは、デジタルビデオカメラやデジタルスチルカメラ用の撮像装置として広く用いられている。

近年、撮像装置の多画素化に伴い、ＣＭＯＳイメージセンサの画素サイズや画素ピッチが小さくなってきている。このように画素が微細化されると、フォトダイオードの受光面積を確保した上で、フォトダイオードを二次元的に等間隔に配置することが困難になる。さらに、フォトダイオードによって光電変換された信号を出力するために必要となる増幅、選択、およびリセットの各トランジスタを配置するスペースも確保し難くなる。このため、フォトダイオードおよび各トランジスタのレイアウトに工夫が必要となる。

たとえば、特開２００６−５４２７６号公報（特許文献１）は、２次元アレイ状に配置された光電変換部（フォトダイオード）と、その光電変換部での光電変換によって発生した電荷を電圧に変換する電圧変換部（フローティングディフュージョン）とを備えた固体撮像素子に関する技術を開示する。この技術による固体撮像素子は、前記２次元アレイ中で斜めに隣り合う２つの光電変換部の間に１つの電圧変換部を配置して、当該１つの電圧変換部を前記２つの光電変換部が共用するように構成される。

また、特開２００８−２１８６４８号公報（特許文献２）に記載の撮像装置は、リセットトランジスタで形成される第１のトランジスタ領域と、選択トランジスタおよび増幅トランジスタで形成される第２のトランジスタ領域とを有する。さらに、複数の光電変換部（フォトダイオード）がこれらのトランジスタ領域を共有する共有ブロックが形成される。この共有ブロックでは、第１および第２のトランジスタ領域におけるゲート長方向の占有寸法の合計が一定となるように、複数の共有ブロックが交互に配列され、ゲート長方向の幅が異なる第１および第２のトランジスタ領域が相違うように配置されている。

特開２００６−５４２７６号公報 特開２００８−２１８６４８号公報

ところで、カラー撮像方式で一般的なベイヤー方式のカラーフィルタの配列では、緑色（Ｇ）のカラーフィルタが市松状に配置され、残りの部分に赤色（Ｒ）および青色（Ｂ）のカラーフィルタが市松状に配置される。この場合、斜めに隣り合う緑色（Ｇ）に対応した画素の形状が並進対称の関係にないと、緑色用の画素間で出力に差が生じるため、色むらなどの画質劣化が生じやすい。

上記の文献に開示された技術の場合、斜めに隣り合う２つのフォトダイオードの間に１つのフローティングディフュージョンを配置して、１つのフローティングディフュージョンを前記２つのフォトダイオードが共用するように構成される。このため、緑色のカラーフィルタに対応する画素の形状に非対称性が生じてしまう。したがって、各トランジスタを配置するスペースの確保ばかりでなく、画素同士の形状の対称性を保持する工夫も重要である。

この発明の目的は、光電変換素子の受光面積の確保と、増幅、選択、およびリセットの各トランジスタを配置するスペースの確保の両立が可能であり、さらに各画素の形状の対称性を保持することが容易なレイアウト構成の撮像装置を提供することである。

この発明は要約すれば撮像装置であって、光電変換素子アレイと、複数の電荷蓄積部と、複数の転送トランジスタとを備える。光電変換素子アレイは、行列状に設けられた複数の光電変換素子からなる。複数の電荷蓄積部は、光電変換素子アレイを構成する複数の光電変換素子にそれぞれ対応する。複数の電荷蓄積部の各々は、対応の光電変換素子に対して列方向の第１の側に隣接して設けられ、対応の光電変換素子で発生した電荷を蓄積する。複数の転送トランジスタは、互いに対応する光電変換素子と電荷蓄積部との間を接続し、光電変換素子アレイの各光電変換素子で発生した電荷を対応の電荷蓄積部へ転送する。ここで、光電変換素子アレイの各行の２個の光電変換素子ごとに、対応の電荷蓄積部が電荷蓄積部対を構成する。各電荷蓄積部対を構成する２個の電荷蓄積部間の間隔は、行方向に隣り合った光電変換素子に対応し、かつ、電荷蓄積部対を構成しない２個の電荷蓄積部間の間隔よりも狭い。各電荷蓄積部対を構成する２個の電荷蓄積部とそれぞれ接続された２個の転送トランジスタのゲート電極は、互いに一体形成される。

この発明によれば、各電荷蓄積部が、対応の光電変換素子に対して列方向の同一の側に配置されるので、画素同士の形状の対称性を保持しやすい。さらに、行方向に隣り合う２個の光電変換素子ごとに、対応の電荷蓄積部が互いに近接して配置されるとともに、転送トランジスタのゲート電極が一体形成される。このように電荷蓄積部および転送トランジスタを行方向に圧縮して配置することによってスペースが生じる。そして、このスペースに、増幅、選択、およびリセットの各トランジスタを配置することができるので、光電変換素子の受光面積の確保と、増幅、選択、およびリセットの各トランジスタを配置するスペースの確保とを両立することができる。

この発明の実施の形態１による撮像装置１の構成を示すブロック図である。 図１の画素ユニットＰＵの等価回路図である。 図１の画素ユニットＰＵの動作を説明するためのタイミング図である。 画素アレイ１０のレイアウトを模式的に示す平面図である。 画素アレイ１０を構成する各トランジスタと信号線との接続を模式的に示す平面図である。 図１の画素アレイ１０の活性層のレイアウトを示す平面図である。 図１の画素アレイ１０の第１の金属層のレイアウトを示す平面図である。 図１の画素アレイ１０の第２の金属層のレイアウトを示す平面図である。 図１の画素アレイ１０の第３の金属層のレイアウトを示す平面図である。 図８，図９のＸ−Ｘ線に沿う模式的な断面図である。 図８，図９のＸＩ−ＸＩ線に沿う模式的な断面図である。 図８，図９のＸＩＩ−ＸＩＩ線に沿う模式的な断面図である。 実施の形態１の変形例による画素アレイ１０Ａのレイアウトを模式的に示す平面図である。 この発明の実施の形態２による画素アレイ１０Ｂのレイアウトを模式的に示す平面図である。 この発明の実施の形態２の変形例による画素アレイ１０Ｃのレイアウトを模式的に示す平面図である。 この発明の実施の形態１の撮像装置１を用いたデジタルスチルカメラ２００の構成を模式的に示すブロック図である。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

［実施の形態１］
以下では、まず、実施の形態１の撮像装置１の概略的な構成および動作について説明する。その後で、この発明の目的に関係する画素アレイ１０のレイアウト構成について詳しく説明する。

（撮像装置１の概略的な構成および動作）
図１は、この発明の実施の形態１による撮像装置１の構成を示すブロック図である。

図１を参照して、撮像装置１は、画素アレイ１０と、垂直走査回路１１と、水平走査回路１２と、複数の制御信号線ｔｘ，ｒｓｔ，ｓｅｌと、複数の出力信号線ｖｏｕｔとを含む。

画素アレイ１０は、行列状に配列された複数のフォトダイオードＰＤ（光電変換素子）からなるフォトダイオードアレイＰＤＡ（光電変換素子アレイ）を含む。図１では、簡単のために、８行４列のフォトダイオードアレイＰＤＡが図示されている。すなわち、図１の左から右の方向に第１列から第４列のフォトダイオードＰＤが図示され、図１の下から上の方向に第１行から第８行のフォトダイオードＰＤが図示される。なお、図１の左右方向を、Ｘ方向、行方向、または水平方向と称し、図１の上下方向を、Ｙ方向、列方向、または垂直方向と称する。また、各方向に沿った向き（＋側、−側）を区別する場合には、＋Ｙ方向、−Ｙ方向のように符号をつけて区別する。

なお、撮像装置１をカラー画像用として用いる場合には、フォトダイオードＰＤの受光面上にカラーフィルタが設けられる。図１に示すように、一般的なベイヤー方式のカラーフィルタの配列では、輝度信号に寄与する割合の大きい緑色（Ｇ）のカラーフィルタが市松状に配置され、残りの部分に赤色（Ｒ）および青色（Ｂ）のカラーフィルタが市松状に配置される。

図１の画素アレイ１０は、複数の画素ユニットＰＵを含む。各画素ユニットＰＵは、画素アレイ１０の端の部分を除いて、列方向に連続する４個のフォトダイオードＰＤからなるフォトダイオード群（光電変換素子群とも称する。図２の参照符号ＰＤＧ参照。）を含む。画素アレイ１０は、上記の画素ユニットＰＵを単位として動作するので、まず各画素ユニットＰＵの構成および動作について説明する。

図２は、図１の画素ユニットＰＵの等価回路図である。図２には、図１の出力信号線ｖｏｕｔ４に接続された２個の画素ユニットＰＵ１，ＰＵ２が図示されている。図２では、フォトダイオードＰＤ１〜ＰＤ８のように参照符号の末尾に番号を付すことによって、同種の構成要素を区別する。同種の構成要素を総称する場合、または不特定のものを示す場合には、参照符号の末尾に番号を付さずに記載する。

画素ユニットＰＵ１は、４個のフォトダイオードＰＤ１〜ＰＤ４（フォトダイオード群ＰＤＧ１）と、４個の転送トランジスタＴＸ１〜ＴＸ４と、４つのフローティングディフュージョンＦＤ１〜ＦＤ４（電荷蓄積部）と、各１個のリセットトランジスタＲＳＴ１、増幅トランジスタＡＭＩ１、および選択トランジスタＳＥＬ１とを含む。さらに、画素ユニットＰＵ１は、フローティングディフュージョンＦＤ１〜ＦＤ４を相互に電気的に接続する金属配線ＦＤＬ１を含む。画素ユニットＰＵ２の構成も同じであるので、以下では画素ユニットＰＵ１を代表としてその構成および動作を説明する。

フォトダイオードＰＤ１〜ＰＤ４は、受光した光に応じて電荷（電子）を発生する光電変換素子である。発生した電荷はＰＮ接合ダイオードのＮ型の不純物領域（拡散領域）に蓄積される。フォトダイオードＰＤのアノードであるＰ型の不純物領域は接地される。

フローティングディフュージョンＦＤ１〜ＦＤ４は、フォトダイオードＰＤ１〜ＰＤ４にそれぞれ対応して設けられたＮ型不純物領域である。フローティングディフュージョンＦＤの不純物密度は、フォトダイオードＰＤのＮ型不純物領域（Ｎ層とも称する）よりも大きい。フローティングディフュージョンＦＤ１〜ＦＤ４は、ＮＭＯＳ（N-channel Metal-Oxide Semiconductor）トランジスタである転送トランジスタＴＸ１〜ＴＸ４をそれぞれ介して、対応のフォトダイオードＰＤのカソード（Ｎ層）と接続される。

フローティングディフュージョンＦＤ１〜ＦＤ４は、フォトダイオードＰＤ１〜ＰＤ４で発生した電荷を蓄積する電荷蓄積部として動作する。この場合、始めに、各フローティングディフュージョンＦＤは、高電位（電源電圧）が印加されることによって電荷が全て抜かれて空乏化される。この後、フォトダイオードＰＤとの間の転送トランジスタＴＸがオン状態になることによって、フォトダイオードＰＤのＮ層に蓄積された電荷がフローティングディフュージョンＦＤに転送される。このとき、不純物密度がより大きなフローティングディフュージョンＦＤの空乏化電位のほうがフォトダイオードＰＤの空乏化電位よりも高くなる。この結果、フォトダイオードＰＤのＮ層に発生した電荷は全てフローティングディフュージョンＦＤに転送される。

図２の場合、フローティングディフュージョンＦＤ１〜ＦＤ４は、金属配線ＦＤＬ１によって相互に接続されている。したがって、フローティングディフュージョンＦＤ１〜ＦＤ４はほぼ等電位になり、フローティングディフュージョンＦＤ１〜ＦＤ４は、各フォトダイオードＰＤに対して共用の電荷蓄積部として機能する。

ＮＭＯＳトランジスタである増幅トランジスタＡＭＩ１はソースフォロア回路として機能する。増幅トランジスタＡＭＩ１のゲートは、金属配線ＦＤＬ１を介してフローティングディフュージョンＦＤ１〜ＦＤ４に接続され、ドレインは電源配線ＶＤＤに接続される。また、増幅トランジスタＡＭＩ１のソースは、ＮＭＯＳトランジスタである選択トランジスタＳＥＬ１を介して出力信号線ｖｏｕｔ４と接続される。

増幅トランジスタＡＭＩ１は、選択トランジスタＳＥＬ１がオン状態のとき、フローティングディフュージョンＦＤ１〜ＦＤ４の電位に応じた電圧を出力信号線Ｖｏｕｔ４に出力する。このとき、フローティングディフュージョンＦＤ１〜ＦＤ４の電位は、各フォトダイオードＰＤから転送された電荷の数に応じて決まるので、増幅トランジスタＡＭＩ１の出力電圧は、各フォトダイオードＰＤの受光量に応じて線形に変化することになる。

ＮＭＯＳトランジスタであるリセットトランジスタＲＳＴ１は、電源配線ＶＤＤと金属配線ＦＤＬ１との間に接続される。リセットトランジスタＲＳＴ１は、フローティングディフュージョンＦＤ１〜ＦＤ４に蓄積された電荷を排出するために設けられる。

このように、各画素ユニットＰＵを構成する４個のフォトダイオードＰＤ１〜ＰＤ４に対して、転送、増幅、選択、およびリセットの７つのトランジスタが設けられる。したがって、１個のフォトダイオードＰＤあたり１．７５個のトランジスタが設けられることになるので、上記の画素ユニットＰＵの構成は一般に１．７５トランジスタ構成と呼ばれる。

これらの転送トランジスタＴＸ、選択トランジスタＳＥＬ、およびリセットトランジスタＲＳＴのオンおよびオフを制御するために制御信号線ｔｘ，ｓｅｌ，ｒｓｔが各トランジスタのゲート電極に接続される。すなわち、制御信号線ｔｘ１〜ｔｘ８は、転送トランジスタＴＸ１〜ＴＸ８のゲートにそれぞれ接続される。制御信号線ｓｅｌ１ｂ，ｓｅｌ２ｂは、選択トランジスタＳＥＬ１，ＳＥＬ２のゲートにそれぞれ接続される。また、制御信号線ｒｓｔ１ｂ，ｒｓｔ２ｂは、リセットトランジスタＲＳＴ１，ＲＳＴ２のゲートにそれぞれ接続される。

図３は、図１の画素ユニットＰＵ１の動作を説明するためのタイミング図である。図３は上から順に、メカニカルシャッターの開閉状態、制御信号線ｔｘ１〜ｔｘ４，ｒｓｔ１，ｓｅｌ１の電圧波形、および出力信号線ｖｏｕｔ４の電圧波形を示す。以下、図２、図３を参照して、画素ユニットＰＵ１の動作について時間順に説明する。

時刻ｔ１では、制御信号線ｔｘ１〜ｔｘ４，ｒｓｔ１の電圧がＨレベルであり、制御信号線ｓｅｌ１の電圧がＬレベルであるので、転送トランジスタＴＸ１〜ＴＸ４がオン状態になり、リセットトランジスタＲＳＴ１がオン状態になる。この結果、フォトダイオードＰＤ１〜ＰＤ４のＮ層およびフローティングディフュージョンＦＤ１〜Ｆ４の電荷が全て抜かれて空乏化される。その後、制御信号線ｔｘ１〜ｔｘ４の電圧がＬレベルに戻ることによって、転送トランジスタＴＸ１〜ＴＸ４がオフ状態になる。

次の時刻ｔ２では、メカニカルシャッターが開放する。シャッターが開放している間、フォトダイオードＰＤ１〜ＰＤ４では入射光によって電荷が発生し、フォトダイオードＰＤ１〜ＰＤ４のＮ層に蓄積される。

シャッター閉鎖後の時刻ｔ３では、制御信号線ｒｓｔ１の電圧がＬレベルであり、制御信号線ｓｅｌ１の電圧がＨレベルである。この結果、リセットトランジスタＲＳＴ１がオフ状態になり、選択トランジスタＳＥＬ１がオン状態になるので、フローティングディフュージョンＦＤの空乏化電位に応じた出力電圧が出力信号線ｖｏｕｔ４に出力される。図１の水平走査回路１２は、このときの出力信号線ｖｏｕｔ４の電圧を、ダークレベルの出力として検出する。

次の時刻ｔ４では、制御信号線ｔｘ１の電圧がＨレベルになるので、転送トランジスタＴＸ１がオン状態になる。この結果、フォトダイオードＰＤ１の電荷がフローティングディフュージョンＦＤに転送される。フローティングディフュージョンＦＤの電位は、フォトダイオードＰＤ１から転送された電荷数に応じた値に変化し、これに伴って、出力信号線ｖｏｕｔ４の電圧が変化する。

制御信号線ｔｘ１の電圧がＬレベルに戻った後の時刻ｔ５で、図１の水平走査回路１２は、このときの出力信号線ｖｏｕｔ４の電圧を検出する。時刻ｔ３で検出したダークレベルの出力との差がフォトダイオードＰＤ１の受光信号になる。

次の時刻ｔ６では、制御信号線ｒｓｔ１の電圧がＨレベルであり、制御信号線ｓｅｌ１の電圧がＬレベルである。この結果、フローティングディフュージョンＦＤ１〜Ｆ４の電荷が全て抜かれて初期化される。以上で、フォトダイオードＰＤ１の受光した信号電荷の読出が終了し、次のフォトダイオードＰＤの信号電荷の読出の準備が整う。

続く時刻ｔ６〜ｔ７は、時刻ｔ３〜ｔ６と同様の過程がフォトダイオードＰＤ２に対して行なわれ、フォトダイオードＰＤ２で発生した信号電荷が読み出される。同様に、時刻ｔ７〜ｔ８でフォトダイオードＰＤ３で発生した信号電荷が読み出され、時刻ｔ８〜ｔ９でフォトダイオードＰＤ４で受光した信号電荷が読み出される。以上で画素ユニットＰＵ１の読出が完了する。

再び、図１を参照して、撮像装置１全体の構成について簡単に説明する。撮像装置１は、行方向に延在する制御信号線ｔｘ，ｒｓｔ，ｓｅｌと、列方向に延在する出力信号線ｖｏｕｔとを含む。制御信号線ｔｘ，ｒｓｔ，ｓｅｌは、垂直走査回路１１と画素アレイ１０との間を接続し、出力信号線ｖｏｕｔは、水平走査回路１２と画素アレイ１０との間を接続する。

転送トランジスタＴＸ用の制御信号線ｔｘは、フォトダイオードアレイＰＤＡの各行と個別に対応して設けられる。各制御信号線ｔｘは、対応する行を構成する複数のフォトダイオードＰＤに対して共通に設けられている。図１の場合、画素アレイ１０の第１行〜第８行にそれぞれ対応して設けられた制御信号線ｔｘ１〜ｔｘ８が図示されている。

出力信号線ｖｏｕｔは、各フォトダイオードＰＤで生成された信号電荷に対応した出力電圧を読み出すために設けられる。出力信号線ｖｏｕｔは、フォトダイオードアレイＰＤＡの各列と個別に対応して、列の順番に設けられる。各出力信号線ｖｏｕｔは、対応する列に設けられた各画素ユニットＰＵの選択トランジスタＳＥＬと接続される。図１の場合、第１列〜第４列に対応して設けられた出力信号線ｖｏｕｔ１〜ｖｏｕｔ４が図示されている。

選択トランジスタＳＥＬ用の制御信号線ｓｅｌは、奇数列の画素ユニットＰＵの選択トランジスタＳＥＬと接続された制御信号線ｓｅｌ１ａ，ｓｅｌ２ａ，…と、偶数列の画素ユニットＰＵの選択トランジスタＳＥＬと接続された制御信号線ｓｅｌ１ｂ，ｓｅｌ２ｂ，…とを含む（参照符号の末尾にａ，ｂを付して奇数列、偶数列を区別する。）。行方向に並ぶ画素ユニットＰＵでは、制御信号線ｓｅｌが共用される。

リセットトランジスタＲＳＴ用の制御信号線ｒｓｔは、奇数列の画素ユニットＰＵのリセットトランジスタＲＳＴと接続された制御信号線ｒｓｔ１ａ，ｒｓｔ２ａ，…と、偶数列の画素ユニットＰＵのリセットトランジスタＲＳＴと接続された制御信号線ｒｓｔ１ｂ，ｒｓｔ２ｂ，…とを含む（参照符号の末尾にａ，ｂを付して奇数列、偶数列を区別する。）。行方向に並ぶ画素ユニットＰＵでは、制御信号線ｒｓｔが共用される。

以上の構成によって、垂直走査回路１１は、制御信号線ｔｘ，ｒｓｔ，ｓｅｌを順次ＨレベルまたはＬレベルに切替える。これによって、フォトダイオードアレイＰＤＡの行ごとに、各行のフォトダイオードアレイＰＤＡに蓄積された電荷量に応じた電圧が出力信号線ｖｏｕｔに出力される。水平走査回路１２は、出力信号線ｖｏｕｔに出力された電圧を順次読み出すことによって、各フォトダイオードＰＤの受光量を検出する。

（画素アレイ１０のレイアウト構成）
次にこの発明の目的に関係する画素アレイ１０のレイアウトについて説明する。

図４は、画素アレイ１０のレイアウトを模式的に示す平面図である。図４には、図１の画素アレイ１０のうち第２列目〜第５列目および第１行目〜第６行目のフォトダイオードＰＤの配置が示される。図４において、ｉ行ｊ列目のフォトダイオードＰＤはＰＤ（ｉ，ｊ）のように記載される。

さらに、図４は、これらのフォトダイオードＰＤに関係するフローティングディフュージョンＦＤ、転送トランジスタＴＸ、増幅トランジスタＡＭＩ、選択トランジスタＳＥＬ、およびリセットトランジスタＲＳＴの配置を示す。図面上では、これらの構成要素のうち同種のものには同一のハッチングが付され、異種のものには異なるハッチングが付されている。各トランジスタＴＸ，ＡＭＩ，ＳＥＬ，ＲＳＴでは、ゲート電極層の部分にハッチングが付される。

さらに、図４には、制御信号線ｔｘ，ｓｅｌ，ｒｓｔおよび出力信号線ｖｏｕｔと接続されるコンタクトホールＣＨの位置が示される。また、電源配線と接続されるコンタクトホールＣＨ（ＶＤＤ）の位置も示される。

さらに、図４には、画素ユニットＰＵの設けられた領域が、破線で区画されて示される。既に説明したように、各画素ユニットＰＵは、画素アレイ１０の端の部分を除いて、列方向に連続する４個のフォトダイオードＰＤを含む。図４では、６個の画素ユニットＰＵ（１，２），ＰＵ（１，３），ＰＵ（１，４），ＰＵ（１，５），ＰＵ（３，３），（３，５）が示され、このうち、画素ユニットＰＵ（１，２），ＰＵ（１，４），ＰＵ（３，３），（３，５）は、４個のフォトダイオードＰＤを含む。

画素ユニットが設けられた領域の形状は対称的な形状となっている。具体的には、奇数列（図４の場合、Ｃ３，Ｃ５）に設けられた画素ユニットＰＵ（図４の場合、ＰＵ（３，３），ＰＵ（３，５））は互いに並進対称の関係にある。偶数列に（図４の場合、Ｃ２，Ｃ４）に設けられた画素ユニットＰＵ（図４の場合、ＰＵ（１，２），ＰＵ（１，４））も互いに並進対称の関係にある。一方、奇数列の画素ユニットＰＵと偶数列の画素ユニットとは、互いに行方向に反転（左右反転）させた形状となっている。

次に、画素アレイ１０の個々の構成要素の配置について説明する。まず、フォトダイオードＰＤは、半導体基板上で２次元的に等間隔に配置される。この理由は、光学的な画素中心とフォトダイオードＰＤの中心を一致させるためである。

フローティングディフュージョンＦＤは、フォトダイオードＰＤと個別に対応し、対応するフォトダイオードＰＤに対して＋Ｙ方向に隣接した位置に設けられる。転送トランジスタＴＸは、互いに対応するフォトダイオードＰＤとフローティングディフュージョンＦＤとの間に設けられる。

ここで、フォトダイオードアレイＰＤＡの各行において２個のフォトダイオードＰＤごとに、対応のフローティングディフュージョンＦＤが対（参照符号ＦＤＰ）を構成する（以下、フローティングディフュージョン対またはＦＤ対と称する）。たとえば、フォトダイオードＰＤ（６，２），ＰＤ（６，３）に対応したフローティングディフュージョンＦＤがＦＤ対（ＦＤＰ）を構成し、フォトダイオードＰＤ（６，４），ＰＤ（６，５）に対応したフローティングディフュージョンＦＤがＦＤ対（ＦＤＰ）を構成する。

図４に示すように、ＦＤ対（ＦＤＰ）を構成するフローティングディフュージョンＦＤは互いに近接して配置される。言替えると、行方向に隣り合う２個のフォトダイオードＰＤにそれぞれ対応した２個のフローティングディフュージョンＦＤ間の間隔は、ＦＤ対（ＦＤＰ）を成す場合のほうがＦＤ対（ＦＤＰ）を成さない場合に比べて狭い。

さらに、ＦＤ対（ＦＤＰ）を構成するフローティングディフュージョンＦＤに接続された２個の転送トランジスタＴＸのゲート電極は一体形成される。したがって、制御信号線ｔｘと接続するためにゲート電極に設けられるコンタクトホールは１箇所で済むので、コンタクトホールを形成するのに要するスペースを節約することができる。

上記のような構成によって、行方向でＦＤ対（ＦＤＰ）を成さないフローティングディフュージョンＦＤ間の間隔を広げることができる。画素アレイ１０では、このＦＤ対（ＦＤＰ）を成さないフローティングディフュージョンＦＤ間の領域がトランジスタＡＭＩ，ＳＥＬ，ＲＳＴを配置するためのトランジスタ領域ＴＲＡとして用いられる。トランジスタ領域ＴＲＡの行方向の幅は、ＦＤ対（ＦＤＰ）を構成しないフローティングディフュージョンＦＤ間の間隔であり、列方向の幅は、フォトダイオードアレイＰＤＡの隣り合う行の間の間隔である。

上記のように空き領域を増やして各トランジスタＡＭＩ，ＳＥＬ，ＲＳＴを配置することによって、十分な受光量を取込めるだけのフォトダイオードＰＤの面積を確保することができる。この結果、撮像装置の受光効率を向上させることができる。

さらに、図４の画素アレイ１０は、列方向から見たとき、各列の転送トランジスタＴＸが千鳥状に配置されている点に特徴がある。換言すれば、ＦＤ対（ＦＤＰ）が千鳥状に配置されている（このような配置を千鳥配置と称する）。すなわち、フォトダイオードアレイＰＤＡの隣接する行同士では、１列ずれた２個のフォトダイオードＰＤごとに、対応のフローティングディフュージョンＦＤがＦＤ対（ＦＤＰ）を構成する。具体的に、図４の場合、第１，３，５行目（Ｒ１，Ｒ３，Ｒ５）では、第３，４列目（Ｃ３，Ｃ４）のフォトダイオードＰＤに対応するフローティングディフュージョンＦＤによってＦＤ対（ＦＤＰ）が構成される。一方、第２，４，６行目（Ｒ２，Ｒ４，Ｒ６）では、第２，３列目（Ｃ２，Ｃ３）のフォトダイオードＰＤに対応するフローティングディフュージョンＦＤによってＦＤ対（ＦＤＰ）が構成され、第４，５列目（Ｃ４，Ｃ５）のフォトダイオードＰＤに対応するフローティングディフュージョンＦＤによってＦＤ対（ＦＤＰ）が構成される。

この結果、各フォトダイオードＰＤとそれに対応するフローティングディフュージョンＦＤとを含めた各画素の活性領域の形状の対称性を高めることができる。図４の画素アレイ１０の場合、斜め方向に隣接する画素の活性領域は、互いに並進対称の関係にあり、行方向に隣接する画素の活性領域は、互いに線対称の関係にあることがわかる。

既に説明したように、ベイヤー方式のカラーフィルタの配列では、緑色（Ｇ）のカラーフィルタが市松状に配置され、残りの部分に赤色（Ｒ）および青色（Ｂ）のカラーフィルタが市松状に配置される。図４の場合には、斜めに隣り合う緑色（Ｇ）に対応した活性領域の形状が並進対称の関係にあるので、斜めに隣り合う緑色用のフォトダイオードＰＤ間の信号出力差を最小にすることができる。この結果、画素ごとの特性のばらつきを小さくすることができる。

次に、トランジスタ領域ＴＲＡへのトランジスタＡＭＩ，ＳＥＬ，ＲＳＴの具体的な配置について説明する。まず、各トランジスタ領域ＴＲＡには、トランジスタＡＭＩ，ＳＥＬ，ＲＳＴが１または２個ずつ配置される。このとき、同一の画素ユニットＰＵに対応する増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬは、同一のトランジスタ領域ＴＲＡに配置される。増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬは、各々のゲート長方向が行方向と略一致した状態で直列接続されてトランジスタ領域ＴＲＡ内に設けられる。また、各リセットトランジスタＲＳＴは、１個で１つのトランジスタ領域ＴＲＡを占有する。

たとえば、画素ユニットＰＵ（３，３）を代表として説明する。画素ユニットＰＵ（３，３）を構成する増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬは、画素ユニットＰＵ（３，３）を構成するフォトダイオードＰＤの１つであるフォトダイオードＰＤ（６，３）に対して＋Ｙ方向に隣接したトランジスタ領域ＴＲＡに設けられる。フォトダイオードＰＤ（６，３）と対応したフローティングディフュージョンＦＤに近接した側に増幅トランジスタＡＭＩが設けられ、離反した側に選択トランジスタＳＥＬが設けられる。増幅トランジスタＡＭＩのソース領域と選択トランジスタＳＥＬのドレイン領域は一体化される。

また、画素ユニットＰＵ（３，３）の場合、リセットトランジスタＲＳＴは、画素ユニットＰＵ（３，３）を構成するフォトダイオードＰＤの１つであるフォトダイオードＰＤ（５，３）に対して＋Ｙ方向に隣接したトランジスタ領域ＴＲＡに設けられる。リセットトランジスタＲＳＴも、ゲート長方向が行方向と略一致した状態で配置される。リセットトランジスタＲＳＴの活性領域の形状と、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬの活性領域の形状はほぼ同じである。

また、画素アレイ１０全体で見ると、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬは、偶数行（図４の場合、Ｒ２，Ｒ４，Ｒ６）のフォトダイオードＰＤに対して、＋Ｙ方向に隣接した位置にあるトランジスタ領域ＴＲＡに設けられる。一方、リセットトランジスタＲＳＴは、奇数行（図４の場合、Ｒ１，Ｒ３，Ｒ６）のフォトダイオードＰＤに対して、＋Ｙ方向に隣接した位置にあるトランジスタ領域に設けられる。奇数行および偶数行で配設するトランジスタＡＭＩ，ＳＥＬ，ＲＳＴを異ならせることによって、行方向に並ぶ画素ユニットＰＵに対して、共通の制御信号線ｓｅｌ，ｒｓｔを容易に配線することができる。

また、増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬは、千鳥配置の場合、フォトダイオードアレイＰＤＡの２ｉ−１列目と２ｉ列目（ｉは１以上の整数）の間のトランジスタ領域ＴＲＡに配置される。一方、リセットトランジスタＲＳＴは、２ｉ列目と２ｉ＋１列目（ｉは１以上の整数）の間のトランジスタ領域ＴＲＡに配置される。

次に、各トランジスタＡＭＩ，ＳＥＬ，ＲＳＴと制御信号線ｔｘ，ｒｓｔ，ｓｅｌおよび出力信号線ｖｏｕｔとの接続について説明する。

図５は、画素アレイ１０を構成する各トランジスタと信号線との接続を模式的に示す平面図である。図５は、フォトダイオードアレイＰＤＡの第３列目〜第４列目（Ｃ３，Ｃ４）および第１行目〜第６行目（Ｒ１〜Ｒ６）に設けられた画素ユニットＰＵ（３，３），ＰＵ（１，４）と、制御信号線ｔｘ，ｒｓｔ，ｓｅｌ、出力信号線ｖｏｕｔ、および金属配線ＦＤＬとの接続関係を示す。

図５に示すように、制御信号線ｔｘ（ｔｘ１〜ｔｘ６）は、基板厚み方向から見て、フォトダイオードアレイＰＤＡの各行に対応したフローティングディフュージョンＦＤの領域付近を通過するように配線される。各制御信号線ｔｘは、転送トランジスタＴＸのゲート電極とコンタクトホールＣＨを介して接続される。

制御信号線ｓｅｌ（ｓｅｌ１ａ，ｓｅｌ１ｂ，ｓｅｌ２ａ）は、基板厚み方向から見て、偶数行のフォトダイオードＰＤに対応したフローティングディフュージョンＦＤの領域付近を通過するように配線される。各制御信号線ｓｅｌは、選択トランジスタＳＥＬのゲート電極とコンタクトホールＣＨを介して接続される。

制御信号線ｒｓｔ（ｒｓｔ１ａ，ｒｓｔ１ｂ，ｒｓｔ２ａ）は、基板厚み方向から見て、奇数行のフォトダイオードＰＤに対応したフローティングディフュージョンＦＤの領域付近を通過するように配線される。各制御信号線ｒｓｔは、リセットトランジスタＲＳＴのゲート電極とコンタクトホールＣＨを介して接続される。

奇数列に対応した出力信号線ｖｏｕｔ（ｖｏｕｔ３）は、基板厚み方向から見て、奇数列のフォトダイオードＰＤの＋Ｘ方向側のエッジ付近を通過するように配線される。また、偶数列に対応した出力信号線ｖｏｕｔ（ｖｏｕｔ４）は、基板厚み方向から見て、偶数列のフォトダイオードＰＤの−Ｘ方向側のエッジ付近を通過するように配線される。このように、第２ｉ−１番目および第２ｉ番目（ｉは１以上の整数）の出力信号線ｖｏｕｔは対となって互いに近接して配置される。

各出力信号線ｖｏｕｔは、対応する列に設けられた画素ユニットＰＵの選択トランジスタＳＥＬと接続される。たとえば、図５の出力信号線ｖｏｕｔ３は、画素ユニットＰＵ（３，３）に対応の選択トランジスタＳＥＬのソース領域と、出力信号線ｖｏｕｔ４を跨ぐジャンパ配線１０５によって接続される。また、出力信号線ｖｏｕｔ４は、画素ユニットＰＵ（１，４）に対応の選択トランジスタＳＥＬのソース領域と、出力信号線ｖｏｕｔ３を跨ぐジャンパ配線１３０によって接続される。

ここで、出力信号線ｖｏｕｔ３，ｖｏｕｔ４が逆順で設けられていると、ジャンパ配線１０５，１３０は不要になるが、このような逆順の出力信号線の配線は好ましくない。なぜなら、第４列目（Ｃ４）のフォトダイオードＰＤと出力信号線ｖｏｕｔ３とのカップリング容量によってクロストークを引起こす可能性があり、同様に、第３列目（Ｃ３）のフォトダイオードと出力信号線ｖｏｕｔ４とのカップリング容量によってクロストークを引起こす可能性があるからである。このために、各出力信号線ｖｏｕｔは、対応の列のフォトダイオードＰＤに近接した位置に配置され、各出力信号線ｖｏｕｔと選択トランジスタＳＥＬとを接続するために、他信号の出力信号線ｖｏｕｔと交差するジャンパ配線１０５，１３０が設けられている。

さらに、各画素ユニットＰＵには、フローティングディフュージョンＦＤを接続する金属配線ＦＤＬが設けられる。たとえば、図５の画素ユニットＰＵ（３，３）の場合、フォトダイオードＰＤ（３，３），ＰＤ（４，３），ＰＤ（５，３），ＰＤ（６，３）の各々に対応するフローティングディフュージョンＦＤを接続する金属配線ＦＤＬ（３，３）が設けられる。金属配線ＦＤＬ（３，３）は、対応のリセットトランジスタＲＳＴのソース領域および増幅トランジスタＡＭＩのゲート電極層ともコンタクトホールＣＨを介して接続される。

次に、上記の信号線の具体的なレイアウトについて説明する。併せて、接地配線ＧＮＤおよび電源配線のレイアウトについても説明する。これらの配線は、３層の金属層を用いて形成される。以下、図６〜図１２を参照して基板側から順に説明する。

図６は、図１の画素アレイ１０の活性層およびゲート電極のレイアウトを示す平面図である。図６には、図４、図５の画素ユニットＰＵ（３，３）の領域が示されている。

図１の画素アレイ１０は、Ｎ型半導体基板上に設けられたＰ型ウェル上に形成される。図６の画素ユニットＰＵ（３，３）の場合、Ｐ型ウェル上に、フォトダイオードＰＤ（３，３），ＰＤ（４，３），ＰＤ（５，３），ＰＤ（６，３）のＮ層の領域、およびＮ型の不純物領域であるフローティングディフュージョンＦＤ１１，ＦＤ１２，ＦＤ１３，ＦＤ１４が形成される。フォトダイオードＰＤのＮ層の表面は、さらに薄いＰ＋層で覆われる。

画素ユニットＰＵ（３，３）では、さらに、増幅トランジスタＡＭＩ１１および選択トランジスタＳＥＬ１１を構成するＮ型不純物領域２６Ａ，２６Ｃ，２６Ｅと、リセットトランジスタＲＳＴ１１を構成するＮ型不純物領域２５Ａ，２５ＣがＰ型ウェルに形成される。また、図示を省略しているが各トランジスタの分離のためにＬＯＣＯＳ（Local Oxidation Of Silicon）が形成される。

次に、各トランジスタＡＭＩ１１，ＳＥＬ１１，ＲＳＴ１１のゲート電極層がアモルファスシリコンを用いて形成される。図６では、図解を容易にするためにアモルファスシリコンの部分にハッチングを付している。具体的には、転送トランジスタＴＸ１１，ＴＸ１２，ＴＸ１３，ＴＸ１４用としてゲート電極層２１，２２，２３，２４が形成され、増幅トランジスタＡＭＩ１１用としてゲート電極層２６Ｂが形成され、選択トランジスタＳＥＬ１１用としてゲート電極層２６Ｄが形成され、さらに、リセットトランジスタＲＳＴ１１用としてゲート電極層２５Ｂが形成される。各ゲート電極層とＰ型ウェルとの間にはゲート絶縁膜が設けられる。なお、既に説明したように、転送トランジスタＴＸ１１，ＴＸ１２，ＴＸ１３，ＴＸ１４用のゲート電極層２１，２２，２３，２４は、隣接する転送トランジスタ用のゲート電極と一体で形成される。

また、図６には、上層の金属配線層と接続するためのコンタクトホール４１〜４４，５１〜５４，６１〜６７の位置が示されている。併せて、Ｐ型ウェルを上層の接地配線と接続するためのコンタクトホール７１〜７８の位置も示される。Ｐ型ウェルを接地するためのコンタクトホール７１〜７８は、行方向に隣り合うフォトダイオードＰＤの間に設けられる。

図７は、図１の画素アレイ１０の第１の金属層のレイアウトを示す平面図である。図７は、図６のＮ型不純物領域およびゲート電極層に重ねて、それらの上層の第１の金属層を示したものである。図解を容易にするために、ゲート電極層および第１の金属層には、ハッチングが付されている。

図７に示すように、第１の金属層を用いて、列方向に延在する接地配線ＧＮＤ、出力信号線ｖｏｕｔ３，ｖｏｕｔ４、金属配線ＦＤＬ（３，３）、および上層の第２の金属層と接続するためのバッファ層が形成される。

複数の接地配線ＧＮＤは、行方向に隣り合うフォトダイオードＰＤのほぼ中心を列方向に延在するように形成される。接地配線ＧＮＤは、Ｐ型ウェルとコンタクトホール７１〜７８を介して接続される。なお、第１の金属層に設けられた接地配線ＧＮＤは、列方向には完全に連続しておらず、一部で分断されている。

出力信号線ｖｏｕｔ３，ｖｏｕｔ４は、接地配線ＧＮＤを挟んでその両側に形成される。出力信号線ｖｏｕｔ３は、フォトダイオードＰＤ（３，３），ＰＤ（４，３），ＰＤ（５，３），ＰＤ（６，３）に近接する側に設けられ、出力信号線ｖｏｕｔ４は、これらのフォトダイオードＰＤから離反する側に設けられる。

金属配線ＦＤＬ（３，３）は、フォトダイオードＰＤ（３，３），ＰＤ（４，３），ＰＤ（５，３），ＰＤ（６，３）の−Ｘ方向側のエッジに沿って列方向に延在して設けられる。金属配線ＦＤＬ（３，３）は、フローティングディフュージョンＦＤ１１，ＦＤ１２，ＦＤ１３，ＦＤ１４とコンタクトホール５１，５２，５３，５４を介して接続される。さらに、金属配線ＦＤＬ（３，３）は、図６のリセットトランジスタＲＳＴ１１を構成する不純物領域２５Ａとコンタクトホール６１を介して接続され、図６の選択トランジスタＳＥＬ１１を構成するゲート電極層２６Ｄとコンタクトホール６６を介して接続される。

また、第１の金属層にはバッファ層８１〜８４が形成され、これらのバッファ層８１〜８４は、ゲート電極層２１〜２４にコンタクトホール４１〜４４を介して接続される。バッファ層８１〜８４は、上層の第２の金属層に形成される制御信号線ｔｘと接続するために設けられる。その他に、制御信号線ｒｓｔと接続するためのバッファ層８０、制御信号線ｓｅｌと接続するためのバッファ層８９、電源配線と接続するためのバッファ層８５〜８７が設けられている。なお、電源配線は最上層の第３の金属層を用いて形成される。

さらに、図５で説明したように、ジャンパ配線１０５を介して出力信号線ｖｏｕｔ３と接続するために、バッファ層８８が形成される。バッファ層８８は、図６の選択トランジスタＳＥＬ１１を構成するソース領域２６Ｅとコンタクトホール６７を介して接続される。

図８は、図１の画素アレイ１０の第２の金属層のレイアウトを示す平面図である。図８は、図７に示したＮ型不純物領域、ゲート電極層、および第１の金属層に重ねて、それらの上層の第２の金属層のレイアウトを示したものである。図解を容易にするために、ゲート電極層、フォトダイオードＰＤ、および第２の金属層には、ハッチングが付されている。

具体的に、第２の金属層を用いて、行方向に延在する接地配線ＧＮＤ、制御信号線ｔｘ（ｔｘ３〜ｔｘ６），ｓｅｌ（ｓｅｌ１ｂ，ｓｅｌ２ａ），ｒｓｔ（ｒｓｔ１ｂ，ｒｓｔ２ａ）、およびジャンパ配線１０５，１３０が形成される。さらに、Ｈ型の形状を有する遮光用の金属層１０１〜１０４、および最上層の電源配線と接続するためのバッファ層１０６，１０８が形成される。

複数の接地配線ＧＮＤは、列方向に隣り合うフォトダイオードＰＤのほぼ中心を行方向に延在するように形成される。ただし、第２の金属層に設けられた接地配線ＧＮＤは、１行置きに配線される（すなわち、相互の接地配線ＧＮＤ間に２個のフォトダイオードＰＤが配置される。）。第２の金属層の接地配線ＧＮＤは、第１の金属層に形成された列方向に延在する接地配線ＧＮＤとコンタクトホールを介して接続される。この結果、接地配線が縦横メッシュ状に形成されるので、グランドを強化することができ、撮像装置の低ノイズ化を図ることができる。

制御信号線ｔｘ３〜ｔｘ６は、第１の金属層によって形成されたバッファ層８１〜８４とコンタクトホールを介してそれぞれ接続され、行方向に延在して設けられる。これによって、ゲート電極層２１〜２４と制御信号線ｔｘ３〜ｔｘ６とがそれぞれ電気的に接続される。

制御信号線ｓｅｌ１ｂ，ｓｅｌ２ａは、それぞれ、制御信号線ｔｘ４、ｔｘ６と平行に形成される。制御信号線ｓｅｌ２ａは、図７のバッファ層８９とコンタクトホールを介して接続される。これによって、制御信号線ｓｅｌ２ａと図６の選択トランジスタＳＥＬ１１用のゲート電極層２６Ｄとが電気的に接続される。

制御信号線ｒｓｔ１ｂ，ｒｓｔ２ａは、行方向の接地配線ＧＮＤを挟んで、制御信号線ｔｘ３，ｔｘ５とそれぞれ平行に形成される。制御信号線ｒｓｔ２ａは、図７のバッファ層８０とコンタクトホールを介して接続される。これによって、制御信号線ｒｓｔ２ａと図６のリセットトランジスタＲＳＴ１１用のゲート電極層２５Ｂとが電気的に接続される。

ジャンパ配線１０５は、第１の金属層に形成されたバッファ層８８および出力信号線ｖｏｕｔ３とコンタクトホールを介して接続される。これによって、図６の選択トランジスタＳＥＬ１１用のソース領域２６Ｅと出力信号線ｖｏｕｔ３とが電気的に接続される。ジャンパ配線１０５は、制御信号線ｔｘ６と制御信号線ｓｅｌ２ａとの間に配置される。出力信号線ｖｏｕｔ４用のジャンパ配線１３０についても同様である。

遮光用の金属層１０１〜１０４は、行方向に隣り合うフォトダイオードＰＤの間に配置される。金属層１０１〜１０４は、それぞれコンタクトホール１２１〜１２４を介して、第１の金属層によって形成された接地配線ＧＮＤと接続される。

バッファ層１０６は制御信号線ｔｘ６およびｓｅｌ２ａの間に形成され、バッファ層１０８は制御信号線ｔｘ４およびｓｅｌ１ｂの間に形成される。バッファ層１０６は、第１の金属層を用いて形成されたバッファ層８６，８７とコンタクトホールを介して接続される。また、バッファ層１０８は、第１の金属層を用いて形成されたバッファ層８５とコンタクトホールを介して接続される。さらに、バッファ層１０６，１０８は、それぞれコンタクトホール１０７，１０９を介して最上層の電源配線と接続される。

図９は、図１の画素アレイ１０の第３の金属層のレイアウトを示す平面図である。図９は、図８に示したＮ型不純物領域、ゲート電極層、および第１、第２の金属層に重ねて、最上層の第３の金属層のレイアウトを示したものである。図解を容易にするために、ゲート電極層、フォトダイオードＰＤ、および第２の金属層には、ハッチングが付されている。

第３の金属層には遮光板１１０が形成される。遮光板１１０の開口の中心（光学的な中心）は、各フォトダイオードＰＤの中心とほぼ一致している。

遮光板１１０は、電源配線としても用いられる。このため、遮光板１１０は、コンタクトホール１０７を介して図８のバッファ層１０６と接続され、また、コンタクトホール１０９を介して図８のバッファ層１０８と接続される。この結果、図６の増幅トランジスタＡＭＩ１１用のドレイン領域２６ＡおよびリセットトランジスタＲＳＴ１１用のドレイン領域２５Ｃが、遮光板１１０と電気的に接続される。

以下、上記の説明を補足するために、図８、図９の断面図を示す。
図１０は、図８，図９のＸ−Ｘ線に沿う模式的な断面図である。図１０では、遮光板１１０は省略されている。

図１０に示すように、増幅トランジスタＡＭＩ１１および選択トランジスタＳＥＬ１１を構成するＮ型不純物領域２６Ａ，２６Ｃ，２６Ｅは、Ｎ型半導体基板ＮＳＵＢ上に設けられたＰ型ウェルＰＷＥＬＬに形成される。これらの不純物領域は、ＬＯＣＯＳによって周囲の不純物領域と分離されている。

不純物領域２６Ａ（増幅トランジスタＡＭＩ１１のドレイン領域）は、バッファ層８７，１０６を介在して遮光板（電源配線）１１０と接続される。

また、不純物領域２６Ｅ（選択トランジスタＳＥＬ１１のソース領域）は、出力信号線ｖｏｕｔ３と電気的に接続される。このとき、第１の金属層に形成された接地配線ＧＮＤおよび出力信号線ｖｏｕｔ４を避けて電気的に接続する必要があるので、第２の金属層に、接地配線ＧＮＤおよび出力信号線ｖｏｕｔ４と交差するジャンパ配線１０５が形成される。不純物領域２６Ｅは、バッファ層８８を介在してジャンパ配線１０５と接続され、出力信号線ｖｏｕｔ３は、コンタクトホール１２６を介してジャンパ配線１０５と接続される。

図１１は、図８，図９のＸＩ−ＸＩ線に沿う模式的な断面図である。図１１を参照して、フォトダイオードＰＤ（５，３）のＰＮ接合は、Ｐ型ウェルＰＷＥＬＬにＮ−層を形成することによって作製される。暗電流を抑制するためにＮ−層の表面は薄いＰ＋層によって覆われる。図１１に示すように、フォトダイオードＰＤ（５，３）の中心と遮光板１１０の開口の中心（光学的中心）とは略一致している。第１の金属層に形成された出力信号線ｖｏｕｔ３および金属配線ＦＤＬ（３，３）は、フォトダイオードＰＤ（５，３）に到達する光を遮らない位置に設けられている。

図１２は、図８，図９のＸＩＩ−ＸＩＩ線に沿う模式的な断面図である。図１２を参照して、列方向の断面についても同様に、各フォトダイオードＰＤ（６，３），ＰＤ（５，３）と遮光板１１０の開口の中心（光学的中心）とは略一致している。

また、図１２に示すように、転送トランジスタＴＸ１４は、ゲート電極層２４の直下に形成されるＮチャネルによって、フォトダイオードＰＤ（６，３）のＮ−層とフローティングディフュージョンＦＤ１４とを接続する。既に説明したように、転送トランジスタＴＸ１４によって、フォトダイオードＰＤ（６，３）のＮ−層に生成された電荷がフローティングディフュージョンＦＤ１４に転送される。

以上のとおり、実施の形態１の撮像装置１によれば、行方向に隣り合う２個のフォトダイオードＰＤごとに、対応のフローティングディフュージョンＦＤがＦＤ対（ＦＤＰ）を構成する。ＦＤ対（ＦＤＰ）を構成するフローティングディフュージョンＦＤは互いに近接して配置される。さらに、ＦＤ対（ＦＤＰ）に接続された２個の転送トランジスタＴＸのゲート電極は一体形成される。このように、フローティングディフュージョンＦＤおよび転送トランジスタＴＸを行方向に圧縮して配置することによって生じたスペース（トランジスタ領域ＴＲＡ）に各トランジスタＡＭＩ，ＳＥＬ，ＲＳＴを配置することができる。これにより、フォトダイオードＰＤの受光面積の確保と、各トランジスタＡＭＩ，ＳＥＬ，ＲＳＴを配置するスペースの確保との両立が可能になる。

好ましくは、列方向から見たときに、各列の転送トランジスタＴＸを千鳥状に配置する。換言すれば、ＦＤ対（ＦＤＰ）を千鳥状に配置する。これによって、斜め方向に隣り合う画素の拡散領域の形状を同じ（並進対称）にすることができる。この結果、ベイヤー配置によるカラーフィルタによってカラーの撮像を行なう場合には、緑色用のフォトダイオードＰＤ間の出力信号の差を最小にできる。

［実施の形態１の変形例］
図１３は、実施の形態１の変形例による画素アレイ１０Ａのレイアウトを模式的に示す平面図である。図１３の画素アレイ１０Ａのレイアウトは、リセットトランジスタＲＳＴの配置が図４の画素アレイ１０のレイアウトと異なる。その他の点については、図１３の画素アレイ１０Ａのレイアウトは、図４の画素アレイ１０のレイアウトと同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、図４の場合と同様に、同種の構成要素には同一のハッチングを付し、異種の構成要素には異なるハッチングを付している。

図４の画素アレイ１０では、各リセットトランジスタＲＳＴは、１個のみでトランジスタ領域ＴＲＡを占有していた。図１３の場合には、互いに隣接する２個の画素ユニットＰＵに対応するリセットトランジスタＲＳＴが組になることによって、各組の２個のリセットトランジスタＲＳＴが１つのトランジスタ領域ＴＲＡに割当てられる。この場合、２個のリセットトランジスタＲＳＴの各々のゲート長方向が行方向と一致して直列接続された状態で、トランジスタ領域ＴＲＡに設けられる。これらのリセットトランジスタＲＳＴのドレイン領域は一体化され、電源配線ＶＤＤに接続される。

上記の構成によれば、トランジスタＡＭＩ，ＳＥＬ，ＲＳＴの配置されない空白のトランジスタ領域ＴＲＡがフォトダイオードアレイＰＤＡの４行毎にできる。たとえば、図１３の場合には、第３行目Ｒ３のフォトダイオードＰＤに対して＋Ｙ方向に隣接したトランジスタ領域ＴＲＡは、どのトランジスタＡＭＩ，ＳＥＬ，ＲＳＴも配置されない。したがって、この空白のトランジスタ領域ＴＲＡに、フローティングディフュージョンＦＤの容量を可変にするためのコンデンサなどを配置して有効活用することができる。

［実施の形態２］
図１４は、この発明の実施の形態２による画素アレイ１０Ｂのレイアウトを模式的に示す平面図である。図１４の画素アレイ１０Ｂは、列方向に見てＦＤ対（ＦＤＰ）が縦並びで一列に配列された点で（このような配置を縦並び配置とも称する）、図４の千鳥配置と異なる。なお、図４の場合と同様に、同種の構成要素には同一のハッチングを付し、異種の構成要素には異なるハッチングを付している。

縦並び配置の場合も図４の千鳥配置の場合と同様に、フローティングディフュージョンＦＤおよび転送トランジスタＴＸのゲート電極の形状を行方向に圧縮することによって生じたスペース（トランジスタ領域ＴＲＡ）に、トランジスタＡＭＩ，ＳＥＬ，ＲＳＴを適切に配置することができる。すなわち、同一の画素ユニットＰＵに対応する増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬを直列接続した状態で同一のトランジスタ領域ＴＲＡに配置する。増幅トランジスタＡＭＩおよび選択トランジスタＳＥＬの各々のゲート長方向は行方向と略一致し、増幅トランジスタＡＭＩのソース領域と選択トランジスタＳＥＬのドレイン領域は一体化される。また、リセットトランジスタＲＳＴは、１個のトランジスタで１つのトランジスタ領域ＴＲＡを占有する。

このように空き領域を増やして各トランジスタＡＭＩ，ＳＥＬ，ＲＳＴを適正に配置することによって、十分な受光量を取込めるだけのフォトダイオードＰＤの面積を確保することができる。これにより、撮像装置の受光効率を向上させることができる。

しかしながら、縦並び配置の場合は、斜め方向に隣接する画素の活性領域は、互いに並進対称の関係にない。ベイヤー方式のカラーフィルタの配列の場合では、千鳥配置の場合と異なり、斜めに隣り合う緑色用のフォトダイオードＰＤ間の信号出力差を最小にすることができない。

［実施の形態２の変形例］
図１５は、この発明の実施の形態２の変形例による画素アレイ１０Ｃのレイアウトを模式的に示す平面図である。図１５の画素アレイ１０Ｃのレイアウトは、リセットトランジスタＲＳＴの配置が図１４の画素アレイ１０Ｂと異なる。その他の点については、画素アレイ１０Ｃのレイアウトは、図１４の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

図１４の画素アレイ１０Ｂでは、各リセットトランジスタＲＳＴは、１個のみでトランジスタ領域ＴＲＡを占有していた。図１５の場合には、互いに隣接する２個の画素ユニットＰＵに対応するリセットトランジスタＲＳＴが組になることによって、各組の２個のリセットトランジスタＲＳＴが１つのトランジスタ領域ＴＲＡに割当てられる。この場合、２個のリセットトランジスタＲＳＴの各々のゲート長方向が行方向と略一致して直列接続された状態で、トランジスタ領域ＴＲＡに設けられる。両リセットトランジスタＲＳＴのドレイン領域は一体化され、電源配線ＶＤＤに接続される。この結果、トランジスタＡＭＩ，ＳＥＬ，ＲＳＴの配置されない空白のトランジスタ領域ＴＲＡが生じるので、たとえば、フローティングディフュージョンＦＤの容量を可変にするためのコンデンサなどを配置することができる。

［実施の形態１の撮像装置のカメラへの適用例］
図１６は、この発明の実施の形態１の撮像装置１を用いたデジタルスチルカメラ２００の構成を模式的に示すブロック図である。

図１６を参照して、デジタルスチルカメラ２００は、上記の撮像装置１と、この撮像装置１の画素アレイ１０に被写体を結像させるための結像光学系としての撮像レンズ２０１と、撮像装置１の出力信号を処理する信号処理回路２０２を含む。デジタルスチルカメラ２００は、上記の撮像装置１を用いることによって高画質、高解像度の画像信号を得ることができる。なお、デジタルスチルカメラ２００に限らず、デジタルビデオカメラなど他の撮像システムに上記の撮像装置１を用いることによっても同様の効果が得られる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 撮像装置、１０，１０Ａ，１０Ｂ，１０Ｃ 画素アレイ、１１ 垂直走査回路、１２ 水平走査回路、１０５，１３０ ジャンパ配線、２００ デジタルスチルカメラ、２０１ 撮像レンズ、２０２ 信号処理回路、ＡＭＩ 増幅トランジスタ、ＦＤ フローティングディフュージョン、ＦＤＰ フローティングディフュージョン対、ＦＤＬ 金属配線、ＧＮＤ 接地配線、ＰＤ フォトダイオード、ＰＤＡ フォトダイオードアレイ、ＰＤＧ フォトダイオード群、ＰＵ 画素ユニット、ＰＷＥＬＬ Ｐ型ウェル、ＲＳＴ リセットトランジスタ、ＳＥＬ 選択トランジスタ、ＴＲＡ トランジスタ領域、ＴＸ 転送トランジスタ、ＶＤＤ 電源配線。

Claims (11)

1. 行列状に設けられた複数の光電変換素子からなる光電変換素子アレイと、
   前記光電変換素子アレイを構成する複数の光電変換素子にそれぞれ対応し、各々が、対応の光電変換素子に対して列方向の第１の側に隣接して設けられ、対応の光電変換素子で発生した電荷を蓄積する複数の電荷蓄積部と、
   各々が、互いに対応する光電変換素子と電荷蓄積部との間を接続し、前記光電変換素子アレイの各光電変換素子で発生した電荷を対応の電荷蓄積部へ転送する複数の転送トランジスタとを備え、
   前記光電変換素子アレイの各行の２個の光電変換素子ごとに、対応の電荷蓄積部が電荷蓄積部対を構成し、
   各電荷蓄積部対を構成する２個の電荷蓄積部間の間隔は、行方向に隣り合った光電変換素子に対応し、かつ、電荷蓄積部対を構成しない２個の電荷蓄積部間の間隔よりも狭く、
   各電荷蓄積部対を構成する２個の電荷蓄積部とそれぞれ接続された２個の転送トランジスタのゲート電極は、互いに一体形成される、撮像装置。
2. 前記光電変換素子アレイの隣接する行同士では、１列ずれた２個の光電変換素子ごとに、対応の電荷蓄積部が前記電荷蓄積部対を構成する、請求項１に記載の撮像装置。
3. 前記光電変換素子アレイを構成する複数の光電変換素子のうちの任意の１つである第１の光電変換素子およびそれに対応する電荷蓄積部の全体の形状は、前記第１の光電変換素子と斜め方向に隣接する光電変換素子およびそれに対応する電荷蓄積部の全体の形状に対して並進対称の関係にあり、前記第１の光電変換素子と前記行方向に隣接する光電変換素子およびそれに対応する電荷蓄積部の全体の形状と線対称の関係にある、請求項２に記載の撮像装置。
4. 前記光電変換素子アレイの各列の光電変換素子は、前記列方向に連続する４個の光電変換素子ごとに光電変換素子群を構成し、
   前記撮像装置は、さらに、
   各光電変換素子群と個別に対応し、各々が、対応の光電変換素子群に設けられた４個の電荷蓄積部と接続され、接続された４個の電荷蓄積部に蓄積された電荷の量に応じた電圧信号を出力する複数の増幅トランジスタと、
   各光電変換素子群と個別に対応し、各々が、対応の光電変換素子群に設けられた４個の電荷蓄積部と接続され、接続された４個の電荷蓄積部に蓄積された電荷を排出する複数のリセットトランジスタと、
   各光電変換素子群と個別に対応し、各々が、対応の光電変換素子群に設けられた増幅トランジスタと接続され、対応の光電変換素子群を選択するための複数の選択トランジスタとを備える、請求項２または３に記載の撮像装置。
5. 前記複数の増幅トランジスタ、リセットトランジスタ、および選択トランジスタは、複数のトランジスタ領域に１または２個ずつ設けられ、
   前記複数のトランジスタ領域の各々は、前記行方向に隣り合った光電変換素子に対応し、かつ、前記電荷蓄積部対を構成しない２個の電荷蓄積部の間の領域である、請求項４に記載の撮像装置。
6. 同一の光電変換素子群に対応する増幅トランジスタおよび選択トランジスタは、各々のゲート長方向が前記行方向と略一致し、かつ、不純物領域が共有化されて直列接続された状態で、同一のトランジスタ領域に設けられる、請求項５に記載の撮像装置。
7. 前記複数のリセットトランジスタの各々が配置されたトランジスタ領域には、１個のリセットトランジスタのみが設けられる、請求項６に記載の撮像装置。
8. 前記複数のリセットトランジスタは、２個ずつ組になり、
   各組のリセットトランジスタは、各々のゲート長方向が前記行方向と略一致し、かつ、不純物領域が共有化されて直列接続された状態で、同一のトランジスタ領域に設けられる、請求項６に記載の撮像装置。
9. 前記複数の増幅トランジスタおよび選択トランジスタは、前記光電変換素子アレイの奇数行または偶数行のいずれか一方の光電変換素子に対して前記列方向の前記第１の側に隣接した位置にあるトランジスタ領域のみに設けられる、請求項６〜８のいずれか１項に記載の撮像装置。
10. 前記撮像装置は、さらに、前記光電変換素子アレイの列とそれぞれ対応し、対応の列の順で並び、各々が前記列方向に延在する複数の信号線を含み、
    前記複数の信号線の各々は、対応する列の光電変換素子で構成された光電変換素子群に対応した選択トランジスタと接続され、
    前記複数の信号線は、前記光電変換素子アレイの２列ごとに信号線対を構成し、
    前記信号線対を構成する第１および第２の信号線は、第１および第２の列にそれぞれ対応し、
    前記第１の信号線は、前記第１の列を構成する各光電変換素子の前記第２の列側のエッジ付近を通過する位置に設けられ、
    前記第２の信号線は、前記第２の列を構成する各光電変換素子の前記第１の列側のエッジ付近を通過する位置に設けられ、
    前記第１の列の光電変換素子群に対応する選択トランジスタと前記第１の信号線とは、前記第２の信号線が形成された金属配線層と異なる金属配線層に形成された配線によって、前記第２の信号線と交差して接続され、
    前記第２の列の光電変換素子群に対応する選択トランジスタと前記第２の信号線とは、前記第１の信号線が形成された金属配線層と異なる金属配線層に形成された配線によって、前記第１の信号線と交差して接続される、請求項５〜９のいずれか１項に記載の撮像装置。
11. 前記撮像装置は、半導体基板上に形成されたＰ型ウェル上に形成され、
    前記撮像装置は、さらに、
    前記行方向に隣り合う光電変換素子の間で前記Ｐ型ウェルと接続され、前記行方向に隣り合う光電変換素子の間を前記列方向に延在する複数の第１のグランド配線と、
    前記複数の第１のグランド配線の少なくとも一部と接続され、前記列方向に隣り合う光電変換素子の間を前記行方向に延在する複数の第２のグランド配線とを備える、請求項１〜１０のいずれか１項に記載の撮像装置。

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