WO2023002616A1 - 半導体装置 - Google Patents

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WO2023002616A1
WO2023002616A1 PCT/JP2021/027368 JP2021027368W WO2023002616A1 WO 2023002616 A1 WO2023002616 A1 WO 2023002616A1 JP 2021027368 W JP2021027368 W JP 2021027368W WO 2023002616 A1 WO2023002616 A1 WO 2023002616A1
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transistor
semiconductor
photodiode
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semiconductor region
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PCT/JP2021/027368
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English (en)
French (fr)
Inventor
能純 原口
Original Assignee
東京電力ホールディングス株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • the present invention relates to a semiconductor device, and for example, to a semiconductor device having a solid-state imaging element formed on a semiconductor substrate.
  • an imaging device is attached to the tip of the robot arm, etc., in order to work while grasping the situation inside the facility in an environment with high radiation dose.
  • imaging devices used in environments with high radiation doses have been equipped with solid-state imaging devices that are smaller, lighter, and have higher image quality than the large, low-image-quality image pickup tubes used in conventional radiation-resistant cameras.
  • a solid-state imaging device formed on a semiconductor substrate deteriorates in various characteristics due to the total dose effect of radiation such as gamma rays.
  • a solid-state imaging device such as a CMOS (Complementary Metal Oxide Semiconductor) image sensor
  • CMOS Complementary Metal Oxide Semiconductor
  • a photodiode serving as an optical sensor increases dark current due to the ionization effect of the total dose effect of gamma rays, resulting in operation failure due to whiteout.
  • Whiteout due to the total dose effect shortens the life of the solid-state imaging device and thus the camera.
  • the cumulative dose which is an index of the radiation resistance of an image pickup tube
  • the cumulative dose of a solid-state imaging device is several kiloGy to 100 kiloGy.
  • secondary electrons generated by the ionization action of radiation in the semiconductor that constitutes the photodiode enter the photodiode, causing a false signal in the captured image and reducing the S/N ratio of the image such as a sandstorm. do.
  • conventional solid-state imaging devices cannot be said to have high radiation resistance.
  • Patent Document 1 discloses a technique for improving the radiation resistance of solid-state imaging devices. Specifically, in Patent Document 1, an N-well is formed on a P-well, and a pinned photodiode ( PPD) is disclosed to improve radiation resistance.
  • the PPD has a structure surrounded by an element isolation oxide film layer made of STI (Shallow Trench Isolation).
  • Patent Document 1 alone is sufficient to suppress the dark current of the photodiode that causes whiteout.
  • the element isolation oxide layer (STI) around the photodiode is irradiated with radiation, a fixed positive charge is generated due to the total dose effect, and the fixed positive charge affects the P-well region near the element isolation oxide layer. is inverted to N-type to form an N-type inversion region. A dark current flows from this N-type inversion region to the N-type diffusion region of the photodiode, which may cause whiteout of the image.
  • STI element isolation oxide layer
  • the present invention has been made in view of the above-mentioned problems, and an object of the present invention is to improve the radiation resistance of a solid-state imaging device.
  • a semiconductor device includes a semiconductor substrate and a pixel circuit formed on the semiconductor substrate, wherein the pixel circuit comprises a first conductivity type first pixel circuit formed on the semiconductor substrate. a first semiconductor region; a second conductivity type second semiconductor region formed on the first semiconductor region and forming a photodiode together with the first semiconductor region; a third semiconductor region of a second conductivity type formed on the semiconductor substrate apart from two semiconductor regions; and the second semiconductor region and the third semiconductor region viewed from a direction perpendicular to the plane of the semiconductor substrate. and a gate region forming an overflow transistor for discharging charges accumulated in the photodiode together with the second semiconductor region and the third semiconductor region.
  • the semiconductor device of the present invention it is possible to improve the radiation resistance of the solid-state imaging device.
  • FIG. 3 is a diagram showing the configuration of one pixel circuit that constitutes the solid-state imaging device as the semiconductor device according to Embodiment 1;
  • FIG. 2 is a plan view showing a layout configuration of a pixel circuit of the semiconductor device according to Embodiment 1;
  • FIG. 2B is a diagram schematically showing the cross-sectional structure of the B-B′ portion of the pixel circuit shown in FIG. 2A.
  • 1 is a plan view showing a layout configuration of a semiconductor device in which a plurality of pixel circuits according to Embodiment 1 are arranged;
  • FIG. 3B is a diagram schematically showing a cross-sectional structure of the semiconductor device taken along line C-C' of FIG. 3A;
  • FIG. 11 is a plan view showing the layout configuration of a semiconductor device according to a second embodiment;
  • FIG. 11 is a plan view showing a layout configuration of a pixel circuit of a semiconductor device according to Embodiment 3;
  • FIG. 11 is a plan view showing the layout configuration of a semiconductor device according to a third embodiment;
  • FIG. 11 is a plan view showing a layout configuration of a pixel circuit of a semiconductor device according to a fourth embodiment;
  • FIG. 11 is a plan view showing a layout configuration of a semiconductor device according to a fourth embodiment;
  • a semiconductor device (100, 100A, 100B) according to a representative embodiment of the present invention comprises a semiconductor substrate (1) and pixel circuits (10, 10B) formed on the semiconductor substrate,
  • the pixel circuit includes a first conductivity type (P-type) first semiconductor region (2) formed on the semiconductor substrate, and a photodiode (PPD) formed on the first semiconductor region together with the first semiconductor region.
  • P-type first conductivity type
  • PPD photodiode
  • N-type second conductivity type
  • a two-conductivity-type third semiconductor region (6, 7) formed between the second semiconductor region and the third semiconductor region when viewed from a direction perpendicular to the plane of the semiconductor substrate; and a gate region (5) forming an overflow transistor (Mpdr) for discharging charges accumulated in the photodiode, together with the region and the third semiconductor region.
  • Mpdr overflow transistor
  • the photodiode is formed in a polygonal shape in plan view
  • the third semiconductor region is formed in a polygonal shape in plan view.
  • the gate region is formed to surround at least the other side of the photodiode except for one side, and the gate region surrounds at least the other side of the photodiode in plan view, and the second semiconductor region and the third semiconductor It may be formed between the regions.
  • the pixel circuit includes a transfer transistor (Mtg) for transferring the charge of the photodiode, and a transfer transistor (Mtg) for transferring the charge transferred by the transfer transistor.
  • a charge storage unit for accumulating; a reset transistor (Mfdr) for resetting the voltage of the charge storage unit; an amplification transistor (Mdrv) for amplifying a signal corresponding to the charge stored in the charge storage unit; a selection transistor (Msel) for switching whether or not to output the signal amplified by the amplification transistor to a signal line (OUT), wherein the transfer transistor, the reset transistor, the amplification transistor, and the selection transistor are In plan view, it may be formed in the region on the one side of the photodiode.
  • the semiconductor device (100, 100A, 100B) described in [3] above has a plurality of the pixel circuits, and the plurality of pixel circuits are oriented in a predetermined direction on the plane of the semiconductor substrate in plan view.
  • the pixel circuits are formed side by side in a column direction (Y-axis direction) and in a row direction (X-axis direction) perpendicular to the column direction, and the pixel circuits adjacent to each other in the row direction are common to each other in the row direction. You may have the said 3rd semiconductor region.
  • the transfer transistor, the reset transistor, the amplification transistor, and the selection transistor of the odd-numbered pixel circuits are arranged in one column direction. and the transfer transistor, the reset transistor, the amplification transistor, and the selection transistor of the pixel circuits in even-numbered rows are arranged on the other side in the column direction, and the overflow transistor in the column direction may have the third semiconductor region common to each other in the column direction.
  • the transfer transistor, the reset transistor, the amplification transistor, and the selection transistor of each pixel circuit are arranged on one side in the column direction.
  • a semiconductor device (100C) comprises a semiconductor substrate (1) and a pixel circuit (10C) formed on the semiconductor substrate, the pixel circuit comprising a first conductivity type first semiconductor region (2) formed on the semiconductor substrate; and a first semiconductor region (2) formed on the first semiconductor region and forming a polygonal photodiode (PPD) together with the first semiconductor region.
  • a pixel circuit (10C) formed on the semiconductor substrate, the pixel circuit comprising a first conductivity type first semiconductor region (2) formed on the semiconductor substrate; and a first semiconductor region (2) formed on the first semiconductor region and forming a polygonal photodiode (PPD) together with the first semiconductor region.
  • a two-conductivity-type second semiconductor region (3) a gate region (5) formed so as to surround at least the other side of the polygonal photodiode in plan view; along one of the other sides of the photodiode surrounded by the gate region, separated from the second semiconductor region with the gate region therebetween, and formed together with the second semiconductor region and the gate region; and third semiconductor regions (6C, 7C) of the second conductivity type forming an overflow transistor (Mpdr) for discharging charges accumulated in the photodiode.
  • Mpdr overflow transistor
  • the plurality of pixel circuits (10C) are provided, and the plurality of pixel circuits are arranged in a column direction ( Y-axis direction) and a row direction (X-axis direction) perpendicular to the column direction, and the pixel circuits adjacent to each other in the row direction share the gate region in the row direction. may have.
  • FIG. 1 is a diagram showing the configuration of one pixel circuit forming a solid-state imaging device as a semiconductor device according to Embodiment 1.
  • FIG. 1 is a diagram showing the configuration of one pixel circuit forming a solid-state imaging device as a semiconductor device according to Embodiment 1.
  • the semiconductor device 100 is, for example, a CMOS image sensor as a solid-state imaging device, and is formed on a single semiconductor substrate such as silicon using a known CMOSLSI manufacturing technology, for example.
  • a semiconductor device 100 has a plurality of pixel circuits 10 formed on a semiconductor substrate.
  • the pixel circuit 10 is, for example, a 5-transistor pixel circuit in which an overflow transistor Mpdr is added to a 4-transistor pixel circuit having four transistors, which is also called an APS (Active Pixel Sensor).
  • the pixel circuit 10 has a photodiode PPD, a transfer transistor Mtg, a charge storage unit FD, a reset transistor Mfdr, an amplification transistor Mdrv, a selection transistor Msel, and an overflow transistor Mpdr.
  • the photodiode PPD is, for example, a pinned photodiode, as will be described later.
  • the photodiode PPD has an anode electrode connected to the ground potential GND and a cathode electrode connected to the transfer transistor Mtg.
  • the transfer transistor Mtg is an element for transferring the charge of the photodiode PPD.
  • the transfer transistor Mtg is, for example, a second conductivity type (N type) MOS transistor.
  • the source electrode is connected to the cathode electrode of the photodiode PPD, and the drain electrode is connected to the gate electrode of the amplification transistor Mdrv and the source electrode of the reset transistor Mfdr.
  • a binary signal ⁇ TG is input to the gate electrode of the transfer transistor Mtg. On/off of the transfer transistor Mtg is switched by a signal ⁇ TG.
  • a charge accumulation unit (Floating Diffusion) FD accumulates charges transferred by the transfer transistor Mtg.
  • the charge storage unit FD is formed at a node to which the drain electrode of the transfer transistor Mtg, the gate electrode of the amplification transistor Mdrv, and the source electrode of the reset transistor Mfdr are commonly connected.
  • the charge storage unit FD is implemented by, for example, parasitic capacitance and floating capacitance existing in the node.
  • the reset transistor Mfdr is a charge discharging element that resets the voltage of the charge storage section FD.
  • the reset transistor (charge discharging transistor) Mfdr is, for example, a second conductivity type (N-channel type) MOS transistor.
  • a source electrode of the reset transistor Mfdr is connected to the charge storage unit FD, and a drain electrode of the reset transistor Mfdr is connected to the power supply voltage VRR.
  • a binary signal ⁇ FDR is input to the gate electrode of the reset transistor Mfdr. ON/OFF of the reset transistor Mfdr is switched by a signal ⁇ FDR.
  • the amplification transistor Mdrv is an element that amplifies a signal corresponding to the charge stored in the charge storage unit FD.
  • the amplification transistor Mdrv is, for example, a second conductivity type (N-channel type) MOS transistor, and constitutes a source follower circuit.
  • the drain electrode of the amplification transistor Mdrv is connected to the power supply voltage VDD, and the gate electrode of the amplification transistor is connected to the charge storage section FD.
  • a source electrode of the amplification transistor Mdrv is connected to the output signal line OUT via the selection transistor Msel.
  • the selection transistor Msel is an element that switches whether to output the signal amplified by the amplification transistor Mdrv to the output signal line OUT.
  • the selection transistor Msel is, for example, a second conductivity type (N-channel type) MOS transistor.
  • the drain electrode of the selection transistor Msel is connected to the source electrode of the amplification transistor Mdrv, and the source electrode of the selection transistor Msel is connected to the output signal line OUT.
  • a signal ⁇ SEL is input to the gate electrode of the selection transistor Msel. ON/OFF of the selection transistor Msel is switched by a signal ⁇ SEL.
  • the overflow transistor Mpdr is an element that discharges charges accumulated in the photodiode PPD.
  • Overflow transistor Mpdr is, for example, a second conductivity type (N-channel type) MOS transistor.
  • the overflow transistor Mpdr is connected between the power supply voltage VRR and the cathode electrode of the photodiode PPD. Specifically, the drain electrode of the overflow transistor Mpdr is connected to the power supply voltage VRR, and the source electrode of the overflow transistor Mpdr is connected to the cathode electrode of the photodiode PPD.
  • a binary signal ⁇ PDR is input to the gate electrode of the overflow transistor Mpdr. On/off of the overflow transistor Mpdr is switched by the signal ⁇ PDR.
  • the power supply voltage VDD is the power supply for the source follower circuit (amplification transistor Mdrv)
  • the power supply voltage VRR is the power supply for resetting the charge storage unit FD and the photodiode PPD.
  • the photodiode PPD accumulates charges according to the received optical signal.
  • the transfer transistor Mtg turns on when the signal ⁇ TG is enabled, and transfers the charge accumulated by the photodiode PPD to the charge accumulation unit FD.
  • the amplification transistor Mdrv amplifies a signal corresponding to the charge stored in the charge storage unit FD and outputs the amplified signal to the node N1.
  • the selection transistor Msel is turned on when the signal ⁇ SEL is enabled, and outputs the signal of the node N1 to the output signal line OUT.
  • the reset transistor Mfdr is turned on when the signal ⁇ FDR is enabled, and connects the power supply voltage VRR and the charge storage section FD. As a result, the electrons accumulated in the charge storage section FD are discharged to the power supply voltage VRR, and the charge storage section FD is reset.
  • the overflow transistor Mpdr turns on when the signal ⁇ PDR is enabled, and connects the power supply voltage VRR, which is higher than the depletion voltage of the photodiode, and the cathode electrode of the photodiode PPD in which charge is accumulated. As a result, the electrons accumulated in the photodiode PPD are discharged to the power supply voltage VRR, and the photodiode PPD is reset.
  • the overflow transistor Mpdr can function as an electronic shutter for the photodiode PPD.
  • FIG. 2A is a plan view showing the layout configuration of the pixel circuit 10 of the semiconductor device 100 according to Embodiment 1.
  • FIG. 2A is a plan view showing the layout configuration of the pixel circuit 10 of the semiconductor device 100 according to Embodiment 1.
  • FIG. 2B is a diagram schematically showing the cross-sectional structure of the B-B' portion of the pixel circuit 10 shown in FIG. 2A.
  • FIGS. 2A and 2B it is assumed that the semiconductor substrate 1 is arranged in a three-dimensional space consisting of the X-axis, the Y-axis, and the Z-axis, and the plane of the semiconductor substrate 1 is parallel to the XY plane. It is also assumed that a line segment connecting points B and B' is parallel to the X axis.
  • FIG. 2A shows the layout configuration of the pixel circuit 10 viewed from a direction perpendicular to the plane (XY plane) of the semiconductor substrate 1 forming the semiconductor device 100. As shown in FIG. 2A and 2B, illustration of the uppermost wiring layer among the wiring layers connecting the circuit elements is omitted.
  • a P well 2 as a first conductivity type (P type) first semiconductor region is formed in a semiconductor substrate 1, which is a P type substrate in which silicon is doped with B (boron).
  • P-well 2 is formed by doping P-type substrate 1 with a low concentration of P-type impurities.
  • N well 3 as a second conductivity type (N type) second semiconductor region is formed on the P well 2 .
  • P-well 2 and N-well 3 form a PN junction photodiode.
  • a pinning layer 4 as a P-type semiconductor layer (P+ region) having a P-type impurity concentration higher than that of the P-well 2 is further formed on the N-well 3 .
  • the pinning layer 4 is formed, for example, by doping the surface of the P-type substrate 1 with P-type impurities.
  • the photodiode becomes a buried photodiode PPD.
  • the embedded photodiode PPD is also simply referred to as "photodiode PPD".
  • an N well 6 and an N well 6 as a third semiconductor region of the second conductivity type (N type).
  • Diffusion region 7 is formed apart from N well 3 so as to surround photodiode PPD.
  • the photodiode PPD is formed in, for example, a polygonal shape in plan view.
  • a polygonal shape means a shape having three or more corners, and examples thereof include a triangular shape, a rectangular shape (square shape), a pentagonal shape, a hexagonal shape, and the like.
  • the photodiode PPD is formed in a rectangular shape, but the present invention is not limited to this.
  • the N-well 6 is formed to surround at least the sides of the polygonal photodiode PPD except for one side in plan view.
  • the N well 6 is formed so as to surround at least three of the four sides of the photodiode PPD.
  • N-type diffusion region (N++ region) 7 having a higher N-type impurity concentration than the N-well 6 is formed on the N-well 6 so as to overlap the N-well 6 in plan view.
  • the N-well 6 and the N-type diffusion region 7 extend, for example, in contact with a pixel boundary line A that defines the region of one pixel circuit 10 .
  • the present embodiment exemplifies the case where the N well 6 and the N diffusion region 7 are formed as the third semiconductor region, the present invention is not limited to this, and at least the N diffusion region 7 is formed as the third semiconductor region. It is sufficient if it is formed.
  • a gate region 5 is formed on the P well 2 between the N well 3 as the second semiconductor region and the N well 6 and N type diffusion region 7 as the third semiconductor region.
  • the gate region 5 is, for example, a gate of a MOS (Metal-Oxside-Semiconductor) structure formed of a gate oxide film (eg, SiO 2 ) and an electrode (eg, polysilicon) formed on the gate oxide film. Department.
  • MOS Metal-Oxside-Semiconductor
  • the gate region 5 is formed between the N well 3 and the N well 6 so as to surround at least three sides of the N well 3 of the photodiode PPD in plan view.
  • an overflow transistor Mpdr is configured with the N-well 3 as a source electrode, the N-well 6 and N-type diffusion region 7 as a drain electrode, and the gate region 5 as a gate electrode.
  • circuit elements constituting the pixel circuit 10 other than the overflow transistor Mpdr are formed in a region on one side (sides other than the three sides) of the rectangular photodiode PPD in plan view. ing. That is, the transfer transistor Mtg, the charge storage unit FD, the reset transistor Mfdr, the amplification transistor Mdrv, and the selection transistor Msel are formed in the region on one side of the photodiode PPD on the Y-axis negative side.
  • PMD Pre Metal Dielectric 8 which is a transparent insulating film such as SiO 2 , is formed on the surface of the semiconductor substrate 1 by, for example, a CVD (Chemical Vapor Deposition) method. ing.
  • CVD Chemical Vapor Deposition
  • the pixel circuit 10 in the semiconductor device 100 excludes the transfer transistor Mtg connected to the photodiode PPD and the contact portion (P++) for connecting the pinning layer 4 to the ground potential. It has a structure in which a photodiode PPD is surrounded by an overflow transistor Mpdr. As a result, the element isolation oxide film layer (STI) is not formed in the X-axis direction of the pixel boundary line A and in the positive Y-axis direction of the pixel boundary line A.
  • STI element isolation oxide film layer
  • FIG. 3A is a plan view showing a layout configuration of a semiconductor device 100 in which a plurality of pixel circuits 10 according to Embodiment 1 are arranged.
  • FIG. 3B is a diagram schematically showing the cross-sectional structure of the C-C' portion of the semiconductor device 100 shown in FIG. 3A.
  • the semiconductor substrate 1 is arranged in a three-dimensional space consisting of the X, Y, and Z axes, and the plane of the semiconductor substrate 1 is parallel to the XY plane.
  • illustration of the uppermost wiring layer among the wiring layers connecting circuit elements is omitted.
  • the Y-axis direction which is a predetermined direction, is the column direction
  • the X-axis direction is the row direction.
  • a plurality of pixel circuits 10 are formed side by side in row and column directions on a semiconductor substrate. Specifically, for example, when the uppermost row on the positive side of the Y axis in FIG.
  • the selection transistor Msel is arranged on one side in the column direction (the positive side in the Y-axis direction).
  • the transfer transistor Mtg, the reset transistor Mfdr, the amplification transistor Mdrv, and the selection transistor Msel are arranged on the other side in the column direction (negative side in the Y-axis direction).
  • the overflow transistors Mpdr of the pixel circuits 10 adjacent in the row direction (X-axis direction) have common drain electrodes (the N well 6 and the N-type diffusion region 7 as the third semiconductor region) in the row direction.
  • the ranges of the N-well 6 and the N-type diffusion region 7 in the row direction are adjusted so that the distances between adjacent photodiodes PPD in the row direction (X-axis direction) are equal. is preferred. As a result, the resolution of pixels in the horizontal direction can be made uniform.
  • the third semiconductor regions are common in the column direction. 7).
  • the pixel circuits 10 on the first row and the pixel circuits on the second row share the drain electrode of the overflow transistor Mpdr in the Y-axis direction
  • the pixel circuits 10 on the third row and the pixel circuits on the fourth row share the same drain electrode.
  • the drain electrode of the overflow transistor Mpdr is common in the Y-axis direction.
  • the transfer transistor Mtg, the reset transistor Mfdr, the amplification transistor Mdrv, and the selection transistor Mdrv are arranged on the four sides of the rectangular photodiode PPD of each pixel circuit 10.
  • the N-well 6 and the N-type diffusion region 7 serving as the drain electrodes of the overflow transistors Mpdr of each pixel circuit 10 are shared in the regions surrounding the three sides other than the one side where the transistor Msel is formed. That is, no element isolation oxide film layer such as STI is formed in the region on the three sides of the four sides of the photodiode PPD.
  • the N-well 6 and the N-type diffusion region 7 serving as the drain electrode of the overflow transistor Mpdr are formed so as to surround the photodiode PPD.
  • the device isolation oxide film layer formed in the region around the photodiode PPD can be greatly reduced.
  • Transistor Mpdr has drain electrodes (N well 6 and N type diffusion region 7) common to each other in the row direction. According to this, since it is not necessary to form an element isolation oxide film layer between the pixel circuits 10 adjacent in the row direction, the element isolation oxide film layer formed in the region around the photodiode PPD can be reduced. . In addition, it becomes possible to reduce the chip area of the semiconductor substrate 1 required for forming the solid-state imaging device, and it becomes possible to reduce the cost of the semiconductor device 100 .
  • two pixel circuits 10 whose overflow transistors Mpdr are adjacent to each other in the column direction (Y-axis direction) have the N-well 6 and the N-type diffusion region 7 common to each other in the column direction. According to this, the element isolation oxide film layer formed between the pixel circuits 10 in the column direction can be reduced. In addition, it becomes possible to reduce the chip area of the semiconductor substrate 1 required for forming the solid-state imaging device, and it becomes possible to further reduce the cost of the semiconductor device 100 .
  • the element isolation oxide film layer formed in the region around the photodiode PPD can be greatly reduced. can be reduced significantly. As a result, whiteout caused by the total dose effect of radiation can be suppressed more effectively than in conventional solid-state imaging devices, and radiation resistance can be improved.
  • FIG. 4 is a plan view showing the layout configuration of a semiconductor device 100A according to the second embodiment.
  • the semiconductor substrate 1 is arranged in a three-dimensional space consisting of the X, Y and Z axes, and the plane of the semiconductor substrate 1 is parallel to the XY plane. .
  • the uppermost wiring layer is omitted.
  • the Y-axis direction is the column direction
  • the X-axis direction is the row direction.
  • the semiconductor device 100A according to the second embodiment is different from the semiconductor device 100 according to the first embodiment in that the pixel circuits 10 are arranged on the semiconductor substrate 1 in the same direction.
  • the semiconductor device 100 is the same as the semiconductor device 100 according to the first embodiment in other respects.
  • the transfer transistor Mtg, the reset transistor Mfdr, the amplification transistor Mdrv, and the selection transistor Msel of each pixel circuit 10 are arranged on one side in the column direction (positive side in the Y-axis direction). ing.
  • the overflow transistors Mpdr of the pixel circuits 10 adjacent in the row direction (X-axis direction) have common drain electrodes (the N well 6 and the N-type diffusion region 7 as the third semiconductor region) in the row direction.
  • the pixel circuits 10 adjacent in the row direction (X-axis direction) and column direction (Y-axis direction) are arranged such that the distances between the photodiodes PPD are equal to each other.
  • the pixel circuits 10 can be evenly arranged not only in the row direction (X-axis direction) but also in the column direction (Y-axis direction).
  • the horizontal and vertical resolutions of the resulting image can be made uniform.
  • the overflow transistors Mpdr of the pixel circuits 10 adjacent in the row direction (X-axis direction) have common drain electrodes (the N well 6 and the N-type diffusion Since the region 7) is provided, two of the four sides of the rectangular photodiode PPD can be eliminated from the element isolation oxide film layer. This makes it possible to reduce the cost of the semiconductor device 100A while suppressing whiteout due to the total dose effect of radiation.
  • FIG. 5 is a plan view showing the layout configuration of the pixel circuit 10B of the semiconductor device 100B according to the third embodiment.
  • FIG. 6 is a plan view showing the layout configuration of the semiconductor device 100B according to the third embodiment.
  • semiconductor substrate 1 is arranged in a three-dimensional space consisting of X, Y, and Z axes, and the plane of semiconductor substrate 1 is parallel to the XY plane.
  • the uppermost wiring layer among the wiring layers connecting the circuit elements is omitted.
  • the Y-axis direction is the column direction
  • the X-axis direction is the row direction.
  • the semiconductor device 100B according to the third embodiment on the plane of the semiconductor substrate 1, the N-well 6 and the N-type diffusion region 7 of each pixel circuit 10B are extended in the X-axis direction and the Y-axis direction.
  • the semiconductor device 100 is different from the semiconductor device 100 according to the first embodiment in that the semiconductor device 100 according to the first embodiment is similar to the semiconductor device 100 according to the first embodiment in other respects.
  • the transfer transistor Mtg the reset transistor Mfdr, the amplification transistor Mdrv, and the selection transistor
  • each pixel circuit 10 is aligned with the second pixel boundary line so that the distance Lp2 from the two-pixel boundary line A' to the end of the photodiode PPD is equal. It is formed in contact with A'. According to this, the pixel circuits 10B can be evenly arranged in the column direction (Y-axis direction), so that the vertical resolution of the picked-up image can be made uniform.
  • each pixel circuit 10B As shown in FIG. 6, the N-well 6 and the N-type diffusion region 7 of each pixel circuit 10B are arranged so that the distances between the photodiodes PPD of each pixel circuit 10B are equal in the row direction (X-axis direction). Extend in row direction. According to this, the pixel circuits 10B can be evenly arranged in the row direction (X-axis direction), so that the horizontal resolution of the picked-up image can be made uniform. Furthermore, by equalizing the distances between the photodiodes PPD in the column direction and the row direction, the resolution can be made uniform between the horizontal direction and the vertical direction.
  • the semiconductor device 100B according to the third embodiment it is possible to improve the radiation resistance in the same manner as the semiconductor device 100 according to the first embodiment, and to make the image resolution uniform. .
  • FIG. 7 is a plan view showing the layout configuration of the pixel circuit 10C of the semiconductor device 100C according to the fourth embodiment.
  • the semiconductor substrate 1 is arranged in a three-dimensional space consisting of the X-, Y-, and Z-axes, and the plane of the semiconductor substrate 1 is parallel to the XY plane. .
  • the topmost wiring layer among the wiring layers connecting the circuit elements is omitted.
  • the N-well 6 and the N-type diffusion region 7 as the third semiconductor region of each pixel circuit 10 are located on the four sides of the rectangular photodiode PPD. It differs from the semiconductor device 100 according to the first embodiment in that it is formed only on one side, and is similar to the semiconductor device 100 according to the first embodiment in other respects.
  • the gate region 5C which serves as the gate electrode of the overflow transistor Mpdr, is formed so as to surround at least the sides of the polygonal photodiode except one side.
  • the gate region 5C is formed to surround at least three of the four sides of the photodiode PPD which is rectangular in plan view.
  • the third semiconductor region (the N well 6C and the N-type diffusion region 7C), which serves as the drain electrode of the overflow transistor Mpdr, is surrounded by the gate region 5C on the other sides (three sides) of the photodiode PPD. It is formed along one side of the gate region 1 so as to be spaced apart from the N well 3 with the gate region 5C interposed therebetween.
  • the N-well 6C and the N-type diffusion region 7C are formed along one side of the photodiode PPD on the positive side in the Y-axis direction, separated from the N-well 3 with the gate region 5C interposed therebetween.
  • FIG. 8 is a plan view showing the layout configuration of a semiconductor device 100C according to the fourth embodiment.
  • the Y-axis direction is the column direction
  • the X-axis direction is the row direction.
  • the pixel circuits 10C are formed side by side in the column direction (Y direction) and the row direction (X direction) of the semiconductor substrate 1 in plan view. Pixel circuits 10C adjacent in the row direction have gate regions 5C common to each other in the row direction.
  • the transfer transistor Mtg, the reset transistor Mfdr, the amplification transistor Mdrv, and the selection transistor Msel are arranged on the other side in the column direction (negative side in the Y-axis direction).
  • the pixel circuit 10C in which the drain electrodes of the overflow transistors Mpdr are adjacent in the column direction (Y-axis direction) has third semiconductor regions (the N-well 6 and the N-type diffusion region 7) common to each other in the column-row direction. )have.
  • the semiconductor device 100C according to the fourth embodiment since the pixel circuits 10C adjacent in the row direction have the common gate region 5C in the row direction, two of the four sides of the photodiode are An element isolation oxide film layer can be reduced. This makes it possible to suppress whiteout due to the total dose effect of radiation as compared with conventional solid-state imaging devices.
  • the N-well 6 and the N-type diffusion region 7 forming the drain electrode of the overflow transistor Mpdr are not formed in the row direction, the area of the photodiode PPD can be increased. As a result, since the aperture of each pixel can be enlarged, an increase in the charge storage capacity of the photodiode and an improvement in photosensitivity can be expected.
  • each The pixel circuit 10 may be extended.
  • the photodiode PPD may be horizontally extended, or the gate region 5C serving as the gate electrode of the overflow transistor Mpdr may be horizontally extended.
  • the directions of the pixel circuits 10C may be unified and the distances between the photodiodes PPD of the pixel circuits 10 may be uniform.
  • each transistor may be formed with the first conductivity type being the N type and the second conductivity type being the P type.

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Abstract

固体撮像素子の耐放射線性を向上させる。　半導体装置（１００）は、半導体基板（１）と、前記半導体基板に形成された画素回路（１０）とを備え、前記画素回路は、前記半導体基板に形成された第１導電型の第１半導体領域（２）と、前記第１半導体領域上に形成され、前記第１半導体領域とともにフォトダイオード（ＰＰＤ）を構成する第２導電型の第２半導体領域（３）と、平面視において、前記フォトダイオードを囲むように前記第２半導体領域と離間して前記半導体基板に形成された第２導電型の第３半導体領域（６，７）と、前記半導体基板の平面に垂直な方向から見て、前記第２半導体領域と前記第３半導体領域との間に形成され、前記第２半導体領域および前記第３半導体領域とともに、前記フォトダイオードに蓄積された電荷を排出するオーバーフロートランジスタ（Ｍｐｄｒ）を構成するゲート領域（５）と、を有する。

Description

半導体装置
　本発明は、半導体装置に関し、例えば、半導体基板に形成された固体撮像素子を有する半導体装置に関する。
　原子力施設の廃炉作業では、放射線量の高い環境下において施設内の状況を把握しながら作業を行うために、ロボットアームの先端等に撮像装置が取り付けられている。近年、放射線量の高い環境下において用いられる撮像装置として、従来の耐放射線性カメラに用いられている大型で画質の低い撮像管よりも、小型且つ軽量で、高画質の固体撮像素子を備えた耐放射線カメラが求められている。
　しかしながら、半導体基板に形成された固体撮像素子は、ガンマ線等の放射線によるトータルドーズ効果によって諸特性が劣化することが知られている。例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ等の固体撮像素子の場合、光センサとなるフォトダイオードがガンマ線のトータルドーズ効果による電離作用によって暗電流が増大し、ホワイトアウトによる動作不具合を生じる。トータルドーズ効果によるホワイトアウトは、固体撮像素子、ひいてはカメラの寿命を短くする原因にもなる。例えば、撮像管の耐放射線性の指標である累積線量は、数メガＧｙであるが、固体撮像素子の累積線量は、数キロＧｙ～１００キロＧｙである。また、フォトダイオードを構成する半導体内で放射線の電離作用により発生した２次電子がフォトダイオード内に入り込むことにより、撮像画像に偽信号が生じて、砂嵐のような画像のＳ／Ｎ比が低下する。
　このように、従来の固体撮像素子は、耐放射線性が高いとは言えなかった。
　一方で、固体撮像素子の耐放射線性を向上させるための技術が、特許文献１に開示されている。具体的に、特許文献１には、Ｐウェル上にＮウェルを形成し、さらに層間絶縁酸化膜（Ｐｒｅ－Ｍｅｔａｌ　Ｄｉｅｌｅｃｔｉｃ：ＰＭＤ）に接する表面部分にピニング層のＰ領域を形成したピンドフォトダイオード（ＰＰＤ）を採用することにより、耐放射線性を向上させた固体撮像素子が開示されている。ここで、ＰＰＤは、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）から成る素子分離酸化膜層で囲まれた構造を有している。
特開２０１９－２０１１６４号公報 特開昭５８－２１０６６２号公報
　しかしながら、特許文献１に開示された技術だけでは、ホワイトアウトの原因となるフォトダイオードの暗電流を抑制するために十分とは言えない。
　例えば、フォトダイオード周囲の素子分離酸化膜層（ＳＴＩ）に放射線が当たった場合、トータルドーズ効果によって固定正電荷が発生し、その固定正電荷の影響により、素子分離酸化膜層近傍のＰウェル領域がＮ型に反転し、Ｎ型反転領域が形成される。このＮ型反転領域からフォトダイオードのＮ型拡散領域に暗電流が流れ込み、画像のホワイトアウトを引き起こす虞がある。
　この問題を解決するための一手法として、フォトダイオードの周辺を、素子分離酸化膜層ではなく、フォトダイオードをリセットするための電荷排出用トランジスタのゲートと電荷排出用トランジスタのドレインで囲むことが考えられる（特許文献２参照）。この手法によれば、電荷排出用トランジスタのドレインがフォトダイオード周辺のガードリングとして機能するとともに、フォトダイオードと素子分離酸化膜層が直接接することがないため、暗電流を抑制できる可能性がある。
　しかしながら、上述した構造を採用した場合であっても、電荷排出用トランジスタの周囲には必然的に素子分離酸化膜層が形成されるため、放射線のトータルドーズ効果によって発生した暗電流が半導体基板内を通ってフォトダイオードに流れ込むことにより、画像のホワイトアウトを引き起こす虞がある。
　本発明は、上述した課題に鑑みてなされたものであり、固体撮像素子の耐放射線性を向上させることを目的とする。
　本発明の代表的な実施の形態に係る半導体装置は、半導体基板と、前記半導体基板に形成された画素回路とを備え、前記画素回路は、前記半導体基板に形成された第１導電型の第１半導体領域と、前記第１半導体領域上に形成され、前記第１半導体領域とともにフォトダイオードを構成する第２導電型の第２半導体領域と、平面視において、前記フォトダイオードを囲むように前記第２半導体領域と離間して前記半導体基板に形成された第２導電型の第３半導体領域と、前記半導体基板の平面に垂直な方向から見て、前記第２半導体領域と前記第３半導体領域との間に形成され、前記第２半導体領域および前記第３半導体領域とともに、前記フォトダイオードに蓄積された電荷を排出するオーバーフロートランジスタを構成するゲート領域と、を有することを特徴とする。
　本発明に係る半導体装置によれば、固体撮像素子の耐放射線性を向上させることが可能となる。
実施の形態１に係る半導体装置としての固体撮像素子を構成する一つの画素回路の構成を示す図である。 実施の形態１に係る半導体装置の画素回路のレイアウト構成を示す平面図である。 図２Ａに示す画素回路のＢ－Ｂ’部分の断面構造を模式的に示す図である。 実施の形態１に係る画素回路を複数配置した半導体装置のレイアウト構成を示す平面図である。 図３Ａに示す半導体装置のＣ－Ｃ’部分の断面構造を模式的に示す図である。 実施の形態２に係る半導体装置のレイアウト構成を示す平面図である。 実施の形態３に係る半導体装置の画素回路のレイアウト構成を示す平面図である。 実施の形態３に係る半導体装置のレイアウト構成を示す平面図である。 実施の形態４に係る半導体装置の画素回路のレイアウト構成を示す平面図である。 実施の形態４に係る半導体装置のレイアウト構成を示す平面図である。
１．実施の形態の概要
　先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。なお、以下の説明では、一例として、発明の構成要素に対応する図面上の参照符号を、括弧を付して記載している。
　〔１〕本発明の代表的な実施の形態に係る半導体装置（１００，１００Ａ，１００Ｂ）は、半導体基板（１）と、前記半導体基板に形成された画素回路（１０，１０Ｂ）とを備え、前記画素回路は、前記半導体基板に形成された第１導電型（Ｐ型）の第１半導体領域（２）と、前記第１半導体領域上に形成され、前記第１半導体領域とともにフォトダイオード（ＰＰＤ）を構成する第２導電型（Ｎ型）の第２半導体領域（３）と、平面視において、前記フォトダイオードを囲むように前記第２半導体領域と離間して前記半導体基板に形成された第２導電型の第３半導体領域（６，７）と、前記半導体基板の平面に垂直な方向から見て、前記第２半導体領域と前記第３半導体領域との間に形成され、前記第２半導体領域および前記第３半導体領域とともに、前記フォトダイオードに蓄積された電荷を排出するオーバーフロートランジスタ（Ｍｐｄｒ）を構成するゲート領域（５）と、を有することを特徴とする。
　〔２〕上記〔１〕に記載の半導体装置（１００，１００Ａ，１００Ｂ）において、前記フォトダイオードは、平面視において多角形状に形成され、前記第３半導体領域は、平面視において、多角形状の前記フォトダイオードの一辺を除く他の辺を少なくとも囲む形態で形成され、前記ゲート領域は、平面視において、少なくとも前記フォトダイオードの前記他の辺を囲む形態で、前記第２半導体領域と前記第３半導体領域との間に形成されていてもよい。
　〔３〕上記〔２〕に記載の半導体装置（１００，１００Ａ，１００Ｂ）において、前記画素回路は、前記フォトダイオードの電荷を転送する転送トランジスタ（Ｍｔｇ）と、前記転送トランジスタにより転送された電荷を蓄積する電荷蓄積部（ＦＤ）と、前記電荷蓄積部の電圧をリセットするリセットトランジスタ（Ｍｆｄｒ）と、前記電荷蓄積部に蓄えられた電荷に応じた信号を増幅する増幅トランジスタ（Ｍｄｒｖ）と、前記増幅トランジスタによって増幅された信号を信号線（ＯＵＴ）に出力するか否かを切り替える選択トランジスタ（Ｍｓｅｌ）とを更に有し、前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、平面視において、前記フォトダイオードの前記一辺側の領域に形成されていてもよい。
　〔４〕上記〔３〕に記載の半導体装置（１００，１００Ａ，１００Ｂ）において、前記画素回路を複数有し、複数の前記画素回路は、平面視において、前記半導体基板の平面における所定の方向である列方向（Ｙ軸方向）と前記列方向に垂直な方向である行方向（Ｘ軸方向）にそれぞれ並んで形成され、前記行方向に隣り合う前記画素回路は、前記行方向において互いに共通する前記第３半導体領域を有していてもよい。
　〔５〕上記〔４〕に記載の半導体装置（１００，１００Ｂ）において、奇数行目の前記画素回路の前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、前記列方向の一方の側に配置され、偶数行目の前記画素回路の前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、前記列方向の他方の側に配置され、前記列方向において前記オーバーフロートランジスタが互いに隣接する２つの前記画素回路は、前記列方向において互いに共通する前記第３半導体領域を有していてもよい。
　〔６〕上記〔４〕に記載の半導体装置（１００Ａ）において、各前記画素回路の前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、前記列方向の一方の側に配置され、前記行方向および前記列方向に隣り合う前記画素回路は、互いの前記フォトダイオード同士の距離が等しくなるように（Ｌ１２＝Ｌ１３）、配置されていてもよい。
　〔７〕上記〔４〕に記載の半導体装置（１００Ｂ）において、前記半導体基板の平面において各前記画素回路を画成する画素境界線のうち、前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタが形成されている側の前記行方向の第１画素境界線（Ａ）から前記フォトダイオードの端部までの距離（Ｌｐ１）と、前記フォトダイオードを挟んで前記第１画素境界線と反対側の前記行方向の第２画素境界線（Ａ’）から前記フォトダイオードの端部までの距離（Ｌｐ２）とが等しくなるように、各前記画素回路の前記第３半導体領域が前記第２画素境界線に接して形成されていてもよい。
　〔８〕本発明の代表的な別の実施の形態に係る半導体装置（１００Ｃ）は、半導体基板（１）と、前記半導体基板に形成された画素回路（１０Ｃ）とを備え、前記画素回路は、前記半導体基板に形成された第１導電型の第１半導体領域（２）と、前記第１半導体領域上に形成され、前記第１半導体領域とともに多角形状のフォトダイオード（ＰＰＤ）を構成する第２導電型の第２半導体領域（３）と、平面視において、多角形状の前記フォトダイオードの一辺を除く他の辺を少なくとも囲むように形成されたゲート領域（５）と、平面視において、前記ゲート領域によって囲まれている前記フォトダイオードの前記他の辺のうち一辺に沿って、前記ゲート領域を挟んで前記第２半導体領域と離間して形成され、前記第２半導体領域および前記ゲート領域とともに、前記フォトダイオードに蓄積された電荷を排出するオーバーフロートランジスタ（Ｍｐｄｒ）を構成する第２導電型の第３半導体領域（６Ｃ，７Ｃ）と、を有することを特徴とする。
　〔９〕上記〔８〕に記載の半導体装置において、前記画素回路（１０Ｃ）を複数有し、複数の前記画素回路は、平面視において、前記半導体基板の平面における所定の方向である列方向（Ｙ軸方向）と前記列方向に垂直な方向である行方向（Ｘ軸方向）にそれぞれ並んで形成され、前記行方向に隣り合う前記画素回路は、前記行方向において互いに共通する前記ゲート領域を有していてもよい。
２．実施の形態の具体例
　以下、本発明の実施の形態の具体例について図を参照して説明する。なお、以下の説明において、各実施の形態において共通する構成要素には同一の参照符号を付し、繰り返しの説明を省略する。また、図面は模式的なものであり、各要素の寸法の関係、各要素の比率などは、現実と異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
　また、本明細書において、一例として、第１導電型をＰ型とし、第２導電型をＮ型として説明するが、これに限定されるものではない。
　≪実施の形態１≫
　図１は、実施の形態１に係る半導体装置としての固体撮像素子を構成する一つの画素回路の構成を示す図である。
　実施の形態１に係る半導体装置１００は、例えば、固体撮像素子としてのＣＭＯＳイメージセンサであり、例えば、公知のＣＭＯＳＬＳＩ製造技術を用いて、シリコンなどの単一半導体基板に形成されている。
　半導体装置１００は、半導体基板に形成された複数の画素回路１０を有している。
　画素回路１０は、例えば、ＡＰＳ（Ａｃｔｉｖｅ　Ｐｉｘｅｌ　Ｓｅｎ　ｓｏｒ）とも称される４つのトランジスタを有する４トランジスタ型画素回路に、オーバーフロートランジスタＭｐｄｒを更に追加した５トランジスタ型画素回路である。具体的に、画素回路１０は、フォトダイオードＰＰＤと、転送トランジスタＭｔｇと、電荷蓄積部ＦＤと、リセットトランジスタＭｆｄｒと、増幅トランジスタＭｄｒｖと、選択トランジスタＭｓｅｌと、オーバーフロートランジスタＭｐｄｒとを有する。
　フォトダイオードＰＰＤは、後述するように、例えば、埋め込み型フォトダイオード（Ｐｉｎｎｅｄ　Ｐｈｏｔｏｄｉｏｄｅ）である。フォトダイオードＰＰＤにおいて、アノード電極がグラウンド電位ＧＮＤに接続され、カソード電極が転送トランジスタＭｔｇに接続されている。
　転送トランジスタＭｔｇは、フォトダイオードＰＰＤの電荷を転送するための素子である。転送トランジスタＭｔｇは、例えば、第２導電型（Ｎ型）のＭＯＳトランジスタである。
　転送トランジスタＭｔｇにおいて、ソース電極はフォトダイオードＰＰＤのカソード電極に接続され、ドレイン電極は、増幅トランジスタＭｄｒｖのゲート電極およびリセットトランジスタＭｆｄｒのソース電極に接続されている。転送トランジスタＭｔｇのゲート電極には、２値の信号φＴＧが入力される。転送トランジスタＭｔｇのオン／オフは、信号φＴＧによって切り替えられる。
　電荷蓄積部（Ｆｌｏａｔｉｎｇ　Ｄｉｆｆｕｓｉｏｎ）ＦＤは、転送トランジスタＭｔｇにより転送された電荷を蓄積する。電荷蓄積部ＦＤは、転送トランジスタＭｔｇのドレイン電極、増幅トランジスタＭｄｒｖのゲート電極、およびリセットトランジスタＭｆｄｒのソース電極が共通に接続されるノードに形成される。電荷蓄積部ＦＤは、例えば、上記ノードに存在する寄生容量や浮遊容量によって実現されている。
　リセットトランジスタＭｆｄｒは、電荷蓄積部ＦＤの電圧をリセットする電荷排出用素子である。リセットトランジスタ（電荷排出用トランジスタ）Ｍｆｄｒは、例えば、第２導電型（Ｎチャネル型）のＭＯＳトランジスタである。リセットトランジスタＭｆｄｒのソース電極は、電荷蓄積部ＦＤに接続され、リセットトランジスタＭｆｄｒのドレイン電極は、電源電圧ＶＲＲに接続されている。リセットトランジスタＭｆｄｒのゲート電極には、２値の信号φＦＤＲが入力される。リセットトランジスタＭｆｄｒのオン／オフは、信号φＦＤＲによって切り替えられる。
　増幅トランジスタＭｄｒｖは、電荷蓄積部ＦＤに蓄えられた電荷に応じた信号を増幅する素子である。増幅トランジスタＭｄｒｖは、例えば、第２導電型（Ｎチャネル型）のＭＯＳトランジスタであり、ソースフォロア回路を構成する。
　増幅トランジスタＭｄｒｖのドレイン電極は、電源電圧ＶＤＤに接続され、増幅トランジスタのゲート電極は、電荷蓄積部ＦＤに接続されている。増幅トランジスタＭｄｒｖのソース電極は、選択トランジスタＭｓｅｌを介して出力信号線ＯＵＴに接続されている。
　選択トランジスタＭｓｅｌは、増幅トランジスタＭｄｒｖによって増幅された信号を出力信号線ＯＵＴに出力するか否かを切り替える素子である。選択トランジスタＭｓｅｌは、例えば、第２導電型（Ｎチャネル型）のＭＯＳトランジスタである。
　選択トランジスタＭｓｅｌのドレイン電極は、増幅トランジスタＭｄｒｖのソース電極に接続され、選択トランジスタＭｓｅｌのソース電極は、出力信号線ＯＵＴに接続されている。選択トランジスタＭｓｅｌのゲート電極には、信号φＳＥＬが入力される。選択トランジスタＭｓｅｌのオン／オフは、信号φＳＥＬによって切り替えられる。
　オーバーフロートランジスタＭｐｄｒは、フォトダイオードＰＰＤに蓄積された電荷を排出する素子である。オーバーフロートランジスタＭｐｄｒは、例えば、第２導電型（Ｎチャネル型）のＭＯＳトランジスタである。
　オーバーフロートランジスタＭｐｄｒは、電源電圧ＶＲＲとフォトダイオードＰＰＤのカソード電極との間に接続されている。具体的には、オーバーフロートランジスタＭｐｄｒのドレイン電極は、電源電圧ＶＲＲに接続され、オーバーフロートランジスタＭｐｄｒのソース電極は、フォトダイオードＰＰＤのカソード電極に接続されている。オーバーフロートランジスタＭｐｄｒのゲート電極には、２値の信号φＰＤＲが入力される。オーバーフロートランジスタＭｐｄｒのオン／オフは、信号φＰＤＲによって切り替えられる。
　ここで、電源電圧ＶＤＤは、ソースフォロワ回路（増幅トランジスタＭｄｒｖ）の電源であり、電源電圧ＶＲＲは、電荷蓄積部ＦＤおよびフォトダイオードＰＰＤをリセットするための電源である。電源電圧ＶＤＤと電源電圧ＶＲＲとを分けることにより、画素の動作条件を最適化することが可能となる。なお、電荷蓄積部ＦＤをリセットするための電源電圧とフォトダイオードＰＰＤをリセットするための電源電圧とを分けてもよい。また、本実施の形態では電源電圧ＶＤＤと電源電圧ＶＲＲと分ける場合を例示するが、これに限られず、電源電圧ＶＤＤと電源電圧ＶＲＲとを共通化してもよい。
　フォトダイオードＰＰＤは、受光した光信号に応じて電荷を蓄積する。転送トランジスタＭｔｇは、信号φＴＧがイネーブル状態になった場合にオンし、フォトダイオードＰＰＤによって蓄積された電荷を電荷蓄積部ＦＤに転送する。増幅トランジスタＭｄｒｖは、電荷蓄積部ＦＤに蓄えられた電荷に応じた信号を増幅してノードＮ１に出力する。選択トランジスタＭｓｅｌは、信号φＳＥＬがイネーブル状態になった場合にオンし、ノードＮ１の信号を出力信号線ＯＵＴに出力する。リセットトランジスタＭｆｄｒは、信号φＦＤＲがイネーブル状態になった場合にオンし、電源電圧ＶＲＲと電荷蓄積部ＦＤとを接続する。これにより、電荷蓄積部ＦＤに蓄積された電子が電源電圧ＶＲＲに排出され、電荷蓄積部ＦＤがリセットされる。
　オーバーフロートランジスタＭｐｄｒは、信号φＰＤＲがイネーブル状態となった場合にオンし、フォトダイオードの空乏化電圧より高い電源電圧ＶＲＲと電荷が蓄積されているフォトダイオードＰＰＤのカソード電極とを接続する。これにより、フォトダイオードＰＰＤに蓄積された電子が電源電圧ＶＲＲに排出され、フォトダイオードＰＰＤがリセットされる。このように、オーバーフロートランジスタＭｐｄｒは、フォトダイオードＰＰＤの電子シャッタとして機能させることができる。
　図２Ａは、実施の形態１に係る半導体装置１００の画素回路１０のレイアウト構成を示す平面図である。
　図２Ｂは、図２Ａに示す画素回路１０のＢ－Ｂ’部分の断面構造を模式的に示す図である。
　図２Ａおよび図２Ｂにおいて、Ｘ軸，Ｙ軸，およびＺ軸から成る３次元空間に半導体基板１が配置され、半導体基板１の平面がＸ－Ｙ平面と平行であるとする。また、Ｂ点とＢ’点を結ぶ線分がＸ軸と平行であるとする。図２Ａには、半導体装置１００を構成する半導体基板１の平面（ＸＹ平面）に垂直な方向から見た画素回路１０のレイアウト構成が示されている。なお、図２Ａおよび図２Ｂにおいて、回路素子同士を接続する配線層のうち最上位の配線層の表示が省略されている。
　例えば、シリコンにＢ（ボロン）がドープされたＰ型基板である半導体基板１に、第１導電型（Ｐ型）の第１半導体領域としてのＰウェル２が形成されている。Ｐウェル２は、Ｐ型基板１に低濃度のＰ型不純物をドーピングすることによって形成される。
　Ｐウェル２上には、第２導電型（Ｎ型）の第２半導体領域としてのＮウェル３が形成されている。Ｐウェル２とＮウェル３とによって、ＰＮ接合型のフォトダイオードが形成されている。
　本実施の形態では、更に、Ｎウェル３上に、Ｐウェル２よりもＰ型不純物濃度の高いＰ型半導体層（Ｐ＋領域）としてのピニング層４が形成されている。ピニング層４は、例えば、Ｐ型基板１の表面にＰ型不純物をドーピングすることにより形成される。ピニング層４を形成することにより、上記フォトダイオードは、埋め込み型フォトダイオードＰＰＤとなる。
　本実施の形態では、埋め込み型フォトダイオードＰＰＤを単に、「フォトダイオードＰＰＤ」とも称する。　
　図２Ａに示すように、半導体基板１の平面に垂直な方向（Ｚ軸の正側）から見た平面視において、第２導電型（Ｎ型）の第３半導体領域としてのＮウェル６およびＮ拡散領域７が、フォトダイオードＰＰＤを囲むようにＮウェル３と離間して形成されている。
　より具体的には、フォトダイオードＰＰＤは、平面視において、例えば、多角形状に形成されている。ここで、多角形状とは、三つ以上の角を持つ形状を言い、三角形状、矩形状（四角形状）、五角形状、六角形状等を例示することができる。本実施の形態では、一例として、フォトダイオードＰＰＤが矩形状に形成されているものとして説明するが、これに限定されるものではない。
　Ｎウェル６は、平面視において、多角形状のフォトダイオードＰＰＤの一辺を除く他の辺を少なくとも囲む形態で形成されている。例えば、本実施の形態のようにフォトダイオードＰＰＤが矩形状の場合、フォトダイオードＰＰＤの四辺のうち少なくとも三辺を囲む形態で、Ｎウェル６が形成される。
　Ｎウェル６上には、Ｎウェル６よりもＮ型不純物濃度の高いＮ型拡散領域（Ｎ＋＋領域）７が、平面視においてＮウェル６に重なるように形成されている。ここで、Ｎウェル６およびＮ型拡散領域７は、例えば、１つの画素回路１０の領域を画成する画素境界線Ａに接するように延在している。
　なお、本実施の形態では、第３半導体領域としてＮウェル６およびＮ拡散領域７が形成される場合を例示しているが、これに限られず、第３半導体領域として、少なくともＮ拡散領域７が形成されていればよい。
　更に、平面視において、第２半導体領域としてのＮウェル３と第３半導体領域としてのＮウェル６およびＮ型拡散領域７との間のＰウェル２上に、ゲート領域５が形成されている。ゲート領域５は、例えば、ゲート酸化膜（例えば、ＳｉＯ２）と、ゲート酸化膜上に形成された電極（例えば、ポリシリコン等）とから形成されたＭＯＳ（Ｍｅｔａｌ－Ｏｘｓｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のゲート部である。具体的には、ゲート領域５は、平面視において、少なくともフォトダイオードＰＰＤのＮウェル３の三辺を囲む形態で、Ｎウェル３とＮウェル６との間に形成されている。
　ここで、Ｎウェル３をソース電極、Ｎウェル６およびＮ型拡散領域７をドレイン電極、ゲート領域５をゲート電極としたオーバーフロートランジスタＭｐｄｒが構成されている。
　図２Ａに示すように、平面視において、矩形状のフォトダイオードＰＰＤの上記一辺（上記三辺以外の辺）側の領域には、オーバーフロートランジスタＭｐｄｒ以外の画素回路１０を構成する回路素子が形成されている。すなわち、フォトダイオードＰＰＤのＹ軸負側の一辺側の領域には、転送トランジスタＭｔｇ、電荷蓄積部ＦＤ、リセットトランジスタＭｆｄｒ、増幅トランジスタＭｄｒｖ、および選択トランジスタＭｓｅｌが形成されている。
　更に、図２Ｂに示すように、半導体基板１の表面上には、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって、ＳｉＯ２等の透明の絶縁膜であるＰＭＤ（ＰＭＤ：Ｐｒｅ　Ｍｅｔａｌ　Ｄｉｅｌｅｃｔｒｉｃ）８が形成されている。
　上述したように、実施の形態１に係る半導体装置１００における画素回路１０は、フォトダイオードＰＰＤに接続される転送トランジスタＭｔｇと、ピニング層４をグラウンド電位に接続するためのコンタクト部（Ｐ＋＋）を除くフォトダイオードＰＰＤの周囲をオーバーフロートランジスタＭｐｄｒによって取り囲む構造を有している。これにより、画素境界線ＡのＸ軸方向および画素境界線ＡのＹ軸正方向には、素子分離酸化膜層（ＳＴＩ）が形成されない。
　次に、図２Ａおよび図２Ｂに示した画素回路１０を半導体基板１に複数配置する場合の配置例について説明する。
　図３Ａは、実施の形態１に係る画素回路１０を複数配置した半導体装置１００のレイアウト構成を示す平面図である。
　図３Ｂは、図３Ａに示す半導体装置１００のＣ－Ｃ’部分の断面構造を模式的に示す図である。
　図３Ａおよび図３Ｂにおいて、図２Ａおよび図２Ｂと同様に、Ｘ軸，Ｙ軸，およびＺ軸から成る３次元空間に半導体基板１が配置され、半導体基板１の平面がＸ－Ｙ平面と平行であるとする。なお、図３Ａおよび図３Ｂにおいて、回路素子同士を接続する配線層のうち最上位の配線層の表示が省略されている。図３Ａに示す半導体基板１の平面において、所定の方向であるＹ軸方向を列方向、Ｘ軸方向を行方向とする。
　図３Ａに示すように、半導体装置１００において、複数の画素回路１０は、半導体基板において行方向および列方向にそれぞれ並んで形成されている。具体的には、例えば、図３ＡのＹ軸正側の最上位の行を１行目とした場合に、奇数行目の画素回路１０において、転送トランジスタＭｔｇ、リセットトランジスタＭｆｄｒ、増幅トランジスタＭｄｒｖ、および選択トランジスタＭｓｅｌは、列方向の一方の側（Ｙ軸方向の正側）に配置されている。また、偶数行目の画素回路１０において、転送トランジスタＭｔｇ、リセットトランジスタＭｆｄｒ、増幅トランジスタＭｄｒｖ、および選択トランジスタＭｓｅｌは、列方向の他方の側（Ｙ軸方向の負側）に配置されている。
　行方向（Ｘ軸方向）に隣り合う画素回路１０のオーバーフロートランジスタＭｐｄｒは、行方向において互いに共通するドレイン電極（第３半導体領域としてのＮウェル６およびＮ型拡散領域７）を有している。
　ここで、図３Ａに示すように、行方向（Ｘ軸方向）に隣り合うフォトダイオードＰＰＤ間の距離が等しくなるように、行方向のＮウェル６およびＮ型拡散領域７の範囲を調整することが好ましい。これにより、水平方向の画素の解像度を均一にすることができる。
　また、図３Ｂに示すように、オーバーフロートランジスタＭｐｄｒが列方向（Ｙ軸方向）に互いに隣接する２つの画素回路１０において、列方向において互いに共通する第３半導体領域（Ｎウェル６およびＮ型拡散領域７）を有している。例えば、１行目の画素回路１０と２行目の画素回路とは、Ｙ軸方向において、オーバーフロートランジスタＭｐｄｒのドレイン電極が共通し、３行目の画素回路１０と４行目の画素回路とは、Ｙ軸方向において、オーバーフロートランジスタＭｐｄｒのドレイン電極が共通している。
　図３Ａに示すように複数の画素回路１０を配置することにより、各画素回路１０の矩形状に形成されたフォトダイオードＰＰＤの四辺の内、転送トランジスタＭｔｇ、リセットトランジスタＭｆｄｒ、増幅トランジスタＭｄｒｖ、および選択トランジスタＭｓｅｌが形成されている一辺以外の三辺の周囲の領域において、各画素回路１０のオーバーフロートランジスタＭｐｄｒのドレイン電極としてのＮウェル６およびＮ型拡散領域７が共通になる。すなわち、フォトダイオードＰＰＤの四辺のうち三辺側の領域において、ＳＴＩ等の素子分離酸化膜層が形成されない。
　以上、実施の形態１に係る半導体装置１００によれば、オーバーフロートランジスタＭｐｄｒのドレイン電極としてのＮウェル６およびＮ型拡散領域７がフォトダイオードＰＰＤの周囲を囲むように形成されているので、従来の固体撮像素子に比べて、フォトダイオードＰＰＤの周囲の領域に形成される素子分離酸化膜層を大幅に削減することができる。
　具体的には、図３Ａに示したように、半導体基板１上の行方向および列方向に画素回路１０を複数並べて配置した場合において、行方向（Ｘ軸方向）に隣り合う画素回路１０のオーバーフロートランジスタＭｐｄｒは、行方向において互いに共通するドレイン電極（Ｎウェル６およびＮ型拡散領域７）を有している。
　これによれば、行方向において隣り合う画素回路１０間に素子分離酸化膜層を形成する必要がないので、フォトダイオードＰＰＤの周囲の領域に形成される素子分離酸化膜層を削減することができる。また、固体撮像素子を形成するために必要な半導体基板１のチップ面積を削減することも可能となり、半導体装置１００のコストを削減することが可能となる。
　また、上述したように、オーバーフロートランジスタＭｐｄｒが列方向（Ｙ軸方向）に互いに隣接する２つの画素回路１０において、列方向において互いに共通するＮウェル６およびＮ型拡散領域７を有している。
　これによれば、列方向において画素回路１０間に形成される素子分離酸化膜層を減らすことができる。また、固体撮像素子を形成するために必要な半導体基板１のチップ面積を削減することも可能となり、半導体装置１００のコストを更に削減することが可能となる。
　このように、本実施の形態に係る半導体装置１によれば、フォトダイオードＰＰＤの周囲の領域に形成される素子分離酸化膜層を大幅に削減することができるので、フォトダイオードに流れる暗電流を大幅に減らすことが可能となる。これにより、従来の固体撮像素子に比べて、より効果的に放射線のトータルドーズ効果に起因するホワイトアウトを抑制することが可能となり、耐放射線性を向上させることができる。
　≪実施の形態２≫
　図４は、実施の形態２に係る半導体装置１００Ａのレイアウト構成を示す平面図である。
　図４において、実施の形態１と同様に、Ｘ軸，Ｙ軸，およびＺ軸から成る３次元空間に半導体基板１が配置され、半導体基板１の平面がＸ－Ｙ平面と平行であるとする。なお、図４において、回路素子同士を接続する配線層のうち最上位の配線層の表示が省略されている。図４において、Ｙ軸方向を列方向、Ｘ軸方向を行方向とする。
　図４に示すように、実施の形態２に係る半導体装置１００Ａは、半導体基板１に各画素回路１０が同一の向きとなるように配置される点において、実施の形態１に係る半導体装置１００と相違し、その他の点においては、実施の形態１に係る半導体装置１００と同様である。
　具体的には、半導体装置１００Ａにおいて、各画素回路１０の転送トランジスタＭｔｇ、リセットトランジスタＭｆｄｒ、増幅トランジスタＭｄｒｖ、および選択トランジスタＭｓｅｌは、列方向の一方の側（Ｙ軸方向の正側）に配置されている。
　行方向（Ｘ軸方向）に隣り合う画素回路１０のオーバーフロートランジスタＭｐｄｒは、行方向において互いに共通するドレイン電極（第３半導体領域としてのＮウェル６およびＮ型拡散領域７）を有している。
　また、行方向（Ｘ軸方向）および列方向（Ｙ軸方向）に隣り合う画素回路１０は、互いのフォトダイオードＰＰＤ同士の距離が等しくなるように、配置されている。例えば、図４に示すように、画素回路１０＿１の中心部Ｐ１から行方向（Ｘ軸方向）に画素回路１０＿１と隣り合う画素回路１０＿２の中心部Ｐ２までの距離Ｌ１２は、画素回路１０＿１の中心部Ｐ１から列方向（Ｙ軸方向）に画素回路１０＿１と隣り合う画素回路１０＿３の中心部Ｐ３までの距離Ｌ１３と等しい（Ｌ１２＝Ｌ１３）。
　以上、実施の形態２に係る半導体装置１００Ａによれば、行方向（Ｘ軸方向）のみならず、列方向（Ｙ軸方向）にも各画素回路１０を均等に配置することができるので、撮像した画像の水平方向の解像度と垂直方向の解像度を均一にすることができる。
　また、実施の形態１に係る半導体装置１００と同様に、行方向（Ｘ軸方向）に隣り合う画素回路１０のオーバーフロートランジスタＭｐｄｒは、行方向において互いに共通するドレイン電極（Ｎウェル６およびＮ型拡散領域７）を有しているので、矩形状のフォトダイオードＰＰＤの四辺のうち二辺分の素子分離酸化膜層を削減することができる。これにより、放射線のトータルドーズ効果によるホワイトアウトを抑制しつつ、半導体装置１００Ａのコストを削減することが可能となる。
　≪実施の形態３≫
　図５は、実施の形態３に係る半導体装置１００Ｂの画素回路１０Ｂのレイアウト構成を示す平面図である。
　図６は、実施の形態３に係る半導体装置１００Ｂのレイアウト構成を示す平面図である。
　図５および図６において、実施の形態１と同様に、Ｘ軸，Ｙ軸，およびＺ軸から成る３次元空間に半導体基板１が配置され、半導体基板１の平面がＸ－Ｙ平面と平行であるとする。なお、図５および図６において、回路素子同士を接続する配線層のうち最上位の配線層の表示が省略されている。図６において、Ｙ軸方向を列方向、Ｘ軸方向を行方向とする。
　図５に示すように、実施の形態３に係る半導体装置１００Ｂは、半導体基板１の平面において、各画素回路１０ＢのＮウェル６およびＮ型拡散領域７がＸ軸方向およびＹ軸方向に拡張されている点において、実施の形態１に係る半導体装置１００と相違し、その他の点においては、実施の形態１に係る半導体装置１００と同様である。
　具体的には、図５および図６に示すように、半導体基板１の平面において各画素回路１０Ｂを画成する画素境界線のうち、転送トランジスタＭｔｇ、リセットトランジスタＭｆｄｒ、増幅トランジスタＭｄｒｖ、および選択トランジスタＭｓｅｌが形成されている側の行方向の第１画素境界線ＡからフォトダイオードＰＰＤの端部までの距離Ｌｐ１と、フォトダイオードＰＰＤを挟んで第１画素境界線Ａと反対側の行方向の第２画素境界線Ａ’からフォトダイオードＰＰＤの端部までの距離Ｌｐ２とが等しくなるように、各画素回路１０の第３半導体領域（Ｎウェル６およびＮ型拡散領域７）が第２画素境界線Ａ’に接して形成されている。
　これによれば、列方向（Ｙ軸方向）に各画素回路１０Ｂを均等に配置することができるので、撮像した画像の垂直方向の解像度を均一にすることができる。
　また、図６に示すように、行方向（Ｘ軸方向）においても各画素回路１０ＢのフォトダイオードＰＰＤ間の距離が等しくなるように、各画素回路１０ＢのＮウェル６およびＮ型拡散領域７を行方向に延長する。
　これによれば、行方向（Ｘ軸方向）に各画素回路１０Ｂを均等に配置することができるので、撮像した画像の水平方向の解像度を均一にすることができる。更に、列方向と行方向のフォトダイオードＰＰＤ間の距離を等しくすることにより、水平方向と垂直方向との間の解像度を均一にすることができる。
　以上、実施の形態３に係る半導体装置１００Ｂによれば、実施の形態１に係る半導体装置１００と同様に耐放射線性を向上させることができるとともに、画像の解像度を均一にすることが可能となる。
　≪実施の形態４≫
　図７は、実施の形態４に係る半導体装置１００Ｃの画素回路１０Ｃのレイアウト構成を示す平面図である。
　図７において、実施の形態１と同様に、Ｘ軸，Ｙ軸，およびＺ軸から成る３次元空間に半導体基板１が配置され、半導体基板１の平面がＸ－Ｙ平面と平行であるとする。なお、図７において、回路素子同士を接続する配線層のうち最上位の配線層の表示が省略されている。
　実施の形態４に係る半導体装置１００Ｃは、半導体基板１の平面において、各画素回路１０の第３半導体領域としてのＮウェル６およびＮ型拡散領域７が、矩形状のフォトダイオードＰＰＤの四辺のうち一辺側にのみ形成される点において、実施の形態１に係る半導体装置１００と相違し、その他の点においては、実施の形態１に係る半導体装置１００と同様である。
　実施の形態４に係る画素回路１０Ｃにおいて、オーバーフロートランジスタＭｐｄｒのゲート電極となるゲート領域５Ｃは、多角形状のフォトダイオードの一辺を除く他の辺を少なくとも囲むように形成されている。例えば、図７に示すように、ゲート領域５Ｃは、平面視で矩形状のフォトダイオードＰＰＤの四辺のうち少なくとも三辺を囲むように形成されている。
　また、平面視において、オーバーフロートランジスタＭｐｄｒのドレイン電極となる第３半導体領域（Ｎウェル６ＣおよびＮ型拡散領域７Ｃ）が、ゲート領域５Ｃによって囲まれているフォトダイオードＰＰＤの他の辺（三辺）のうち一辺に沿って、ゲート領域５Ｃを挟んでＮウェル３と離間して形成されている。例えば、Ｎウェル６ＣおよびＮ型拡散領域７Ｃは、フォトダイオードＰＰＤのＹ軸方向正側の一辺に沿って、ゲート領域５Ｃを挟んでＮウェル３と離間して形成されている。
　図８は、実施の形態４に係る半導体装置１００Ｃのレイアウト構成を示す平面図である。図８において、Ｙ軸方向を列方向、Ｘ軸方向を行方向とする。
　図８に示すように、画素回路１０Ｃは、平面視において、半導体基板１の列方向（Ｙ方向）と行方向（Ｘ方向）にそれぞれ並んで形成されている。行方向に隣り合う画素回路１０Ｃは、行方向において互いに共通するゲート領域５Ｃを有している。
　また、図８におけるＹ軸正方向の最上位の行を１行目としたとき、奇数行目の画素回路１０において、転送トランジスタＭｔｇ、リセットトランジスタＭｆｄｒ、増幅トランジスタＭｄｒｖ、および選択トランジスタＭｓｅｌは、列方向の一方の側（Ｙ軸方向の正側）に配置されている。偶数行目の画素回路１０において、転送トランジスタＭｔｇ、リセットトランジスタＭｆｄｒ、増幅トランジスタＭｄｒｖ、および選択トランジスタＭｓｅｌは、列方向の他方の側（Ｙ軸方向の負側）に配置されている。
　図８に示すように、列方向（Ｙ軸方向）にオーバーフロートランジスタＭｐｄｒのドレイン電極が隣り合う画素回路１０Ｃは、列行方向において互いに共通する第３半導体領域（Ｎウェル６およびＮ型拡散領域７）を有している。
　以上、実施の形態４に係る半導体装置１００Ｃによれば、行方向に隣り合う画素回路１０Ｃが行方向において互いに共通するゲート領域５Ｃを有しているので、フォトダイオードの四辺のうち二辺分の素子分離酸化膜層を削減することができる。これにより、従来の固体撮像素子に比べて、放射線のトータルドーズ効果によるホワイトアウトを抑制することが可能となる。
　また、行方向においてオーバーフロートランジスタＭｐｄｒのドレイン電極を構成するＮウェル６およびＮ型拡散領域７が形成されないので、フォトダイオードＰＰＤの面積を大きくすることができる。これにより、各画素の開口を拡大することができるので、フォトダイオードの電荷の蓄積容量の増大と光感度の向上が期待できる。
　なお、実施の形態４に係る半導体装置１００Ｃにおいて、垂直方向（Ｙ方向）および水平方向（Ｘ方向）の画素の解像度を均一にするために、実施の形態３の半導体装置１００Ｂのように、各画素回路１０を拡張してもよい。例えば、フォトダイオードＰＰＤを水平方向に拡張し、あるいは、オーバーフロートランジスタＭｐｄｒのゲート電極となるゲート領域５Ｃを水平方向に拡張すればよい。また、実施の形態２の半導体装置１００Ａのように、各画素回路１０Ｃの向きを統一して、各画素回路１０のフォトダイオードＰＰＤ間の距離を均等にしてもよい。
　≪実施の形態の拡張≫
　以上、本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
　例えば、第１導電型をＮ型とし、第２導電型をＰ型として、各トランジスタを形成してもよい。
　１…半導体基板、２…第１半導体領域（Ｐウェル）、３…第２半導体領域（Ｎウェル）、４…ピニング層、５，５Ｃ…ゲート領域、６，６Ｃ…第３半導体領域（Ｎウェル）、７，７Ｃ…第３半導体領域（Ｎ型拡散領域）、１０，１０＿１～１０＿３，１０Ｂ，１０Ｃ…画素回路、１００，１００Ａ，１００Ｂ，１００Ｃ…半導体装置、Ａ…第１画素境界線、Ａ’…第２画素境界線、ＦＤ…電荷蓄積部、ＧＮＤ…グラウンド電位、Ｌ１２…距離、Ｌ１３…距離、Ｌｐ…距離、Ｌｐ１…距離、Ｌｐ２…距離、Ｍｄｒｖ…増幅トランジスタ、Ｍｆｄｒ…リセットトランジスタ、Ｍｐｄｒ…オーバーフロートランジスタ、Ｍｓｅｌ…選択トランジスタ、Ｍｔｇ…転送トランジスタ、Ｎ１…ノード、ＯＵＴ…出力信号線、Ｐ１～Ｐ３…フォトダイオードＰＰＤの中心部、ＰＰＤ…埋め込み型フォトダイオード（フォトダイオード）、ＶＤＤ…電源電圧、ＶＲＲ…電源電圧、φＦＤＲ…信号、φＰＤＲ…信号、φＳＥＬ…信号、φＴＧ…信号。

Claims (9)

  1. 　半導体基板と、
    　前記半導体基板に形成された画素回路とを備え、
    　前記画素回路は、
    　前記半導体基板に形成された第１導電型の第１半導体領域と、
    　前記第１半導体領域上に形成され、前記第１半導体領域とともにフォトダイオードを構成する第２導電型の第２半導体領域と、
    　平面視において、前記フォトダイオードを囲むように前記第２半導体領域と離間して前記半導体基板に形成された第２導電型の第３半導体領域と、
    　前記半導体基板の平面に垂直な方向から見て、前記第２半導体領域と前記第３半導体領域との間に形成され、前記第２半導体領域および前記第３半導体領域とともに、前記フォトダイオードに蓄積された電荷を排出するオーバーフロートランジスタを構成するゲート領域と、を有する
    　半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記フォトダイオードは、平面視において多角形状に形成され、
    　前記第３半導体領域は、平面視において、多角形状の前記フォトダイオードの一辺を除く他の辺を少なくとも囲む形態で形成され、
    　前記ゲート領域は、平面視において、少なくとも前記フォトダイオードの前記他の辺を囲む形態で、前記第２半導体領域と前記第３半導体領域との間に形成されている
    　半導体装置。
  3. 　請求項２に記載の半導体装置において、
    　前記画素回路は、前記フォトダイオードの電荷を転送する転送トランジスタと、前記転送トランジスタにより転送された電荷を蓄積する電荷蓄積部と、前記電荷蓄積部の電圧をリセットするリセットトランジスタと、前記電荷蓄積部に蓄えられた電荷に応じた信号を増幅する増幅トランジスタと、前記増幅トランジスタによって増幅された信号を信号線に出力するか否かを切り替える選択トランジスタとを更に有し、
    　前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、平面視において、前記フォトダイオードの前記一辺側の領域に形成されている
    　半導体装置。
  4. 　請求項３に記載の半導体装置において、
    　前記画素回路を複数有し、
    　複数の前記画素回路は、平面視において、前記半導体基板の平面における所定の方向である列方向と前記列方向に垂直な方向である行方向にそれぞれ並んで形成され、
    　前記行方向に隣り合う前記画素回路は、前記行方向において互いに共通する前記第３半導体領域を有する
    　ことを特徴とする半導体装置。
  5. 　請求項４に記載の半導体装置において、
    　奇数行目の前記画素回路の前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、前記列方向の一方の側に配置され、
    　偶数行目の前記画素回路の前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、前記列方向の他方の側に配置され、
    　前記列方向において前記オーバーフロートランジスタが互いに隣接する２つの前記画素回路は、前記列方向において互いに共通する前記第３半導体領域を有する
    　ことを特徴とする半導体装置。
  6. 　請求項４に記載の半導体装置において、
    　各前記画素回路の前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは、前記列方向の一方の側に配置され、
    　前記行方向および前記列方向に隣り合う前記画素回路は、互いの前記フォトダイオード同士の距離が等しくなるように、配置されている
    　ことを特徴とする半導体装置。
  7. 　請求項４に記載の半導体装置において、
    　前記半導体基板の平面において各前記画素回路を画成する画素境界線のうち、前記転送トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタが形成されている側の前記行方向の第１画素境界線から前記フォトダイオードの端部までの距離と、前記フォトダイオードを挟んで前記第１画素境界線と反対側の前記行方向の第２画素境界線から前記フォトダイオードの端部までの距離とが等しくなるように、各前記画素回路の前記第３半導体領域が前記第２画素境界線に接して形成されている
    　ことを特徴とする半導体装置。
  8. 　半導体基板と、
    　前記半導体基板に形成された画素回路とを備え、
    　前記画素回路は、
    　前記半導体基板に形成された第１導電型の第１半導体領域と、
    　前記第１半導体領域上に形成され、前記第１半導体領域とともに多角形状のフォトダイオードを構成する第２導電型の第２半導体領域と、
    　平面視において、多角形状の前記フォトダイオードの一辺を除く他の辺を少なくとも囲むように形成されたゲート領域と、
    　平面視において、前記ゲート領域によって囲まれている前記フォトダイオードの前記他の辺のうち一辺に沿って、前記ゲート領域を挟んで前記第２半導体領域と離間して形成され、前記第２半導体領域および前記ゲート領域とともに、前記フォトダイオードに蓄積された電荷を排出するオーバーフロートランジスタを構成する第２導電型の第３半導体領域と、を有する
    　半導体装置。
  9. 　請求項８に記載の半導体装置において、
    　前記画素回路を複数有し、
    　複数の前記画素回路は、平面視において、前記半導体基板の平面における所定の方向である列方向と前記列方向に垂直な方向である行方向にそれぞれ並んで形成され、
    　前記行方向に隣り合う前記画素回路は、前記行方向において互いに共通する前記ゲート領域を有する
    　ことを特徴とする半導体装置。
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