WO2022209427A1 - 光検出装置及び電子機器 - Google Patents

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WO2022209427A1
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嵩宏 濱崎
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present technology (technology according to the present disclosure) relates to a photodetector and an electronic device, and more particularly to a technology effectively applied to a photodetector and an electronic device having a charge holding portion between two transfer transistors. be.
  • Patent Literature 1 discloses a pixel structure including a memory section that once accumulates charges from a photodiode to a charge holding region (floating diffusion). In this pixel structure, by controlling the height of the potential barrier that exists between the photoelectric conversion element and the memory section, it becomes possible to store the signal charge photoelectrically converted by the photodiode in the memory section, thereby enabling the global shutter. is realized.
  • the purpose of this technology is to provide technology that can reliably transfer signal charges.
  • a photodetector a semiconductor layer having a first surface and a second surface located opposite to each other in the thickness direction; a photoelectric conversion unit provided in the semiconductor layer; first and second charge holding units provided on the first surface side of the semiconductor layer; a first transfer transistor that transfers signal charges photoelectrically converted by the photoelectric conversion unit to the first charge holding unit; a second transfer transistor that transfers the signal charge transferred by the first transfer transistor and held in the first charge holding unit to the second charge holding unit.
  • the first charge holding unit a semiconductor region provided on the first surface side of the semiconductor layer; an electrode stacked on the semiconductor region with an insulating film interposed therebetween. The width of the electrode is narrower on the upstream side in the transfer direction of the signal charge than on the downstream side in the transfer direction of the signal charge.
  • a photodetector according to another aspect of the present technology, a semiconductor layer having a first surface and a second surface located opposite to each other in the thickness direction; and a plurality of pixels provided on the semiconductor layer. Then, each of the plurality of pixels is a photoelectric conversion unit provided in the semiconductor layer; It includes two transfer cells for transferring signal charges photoelectrically converted by the photoelectric conversion section to respective second charge holding sections.
  • each of the above two transfer cells is a first charge holding portion and a second charge holding portion provided on the first surface side of the semiconductor layer; a first transfer transistor that transfers signal charges photoelectrically converted by the photoelectric conversion unit to the first charge holding unit; a second transfer transistor that transfers the signal charge transferred by the first transfer transistor and held in the first charge holding unit to the second charge holding unit.
  • the first charge holding unit a semiconductor region provided on the first surface side of the semiconductor layer; an electrode laminated on the semiconductor region via an insulating film, The width of the electrode is narrower on the upstream side in the transfer direction of the signal charge than on the downstream side in the transfer direction of the signal charge.
  • An electronic device includes the photodetector according to (1) or (2) above, and an optical system that forms image light from a subject on the photodetector. I have.
  • FIG. 1 is a plan layout diagram showing a configuration example of a solid-state imaging device according to a first embodiment of the present technology
  • FIG. 1 is a block diagram showing a configuration example of a solid-state imaging device according to a first embodiment of the present technology
  • FIG. 3 is an equivalent circuit diagram showing a configuration example of a pixel and a readout circuit in FIG. 2
  • FIG. FIG. 3 is a schematic plan view showing a one-plane configuration example of a pixel in FIG. 2
  • 4B is a diagram showing a planar pattern of a semiconductor region included in the memory part of FIG. 4A
  • FIG. 4B is a schematic cross-sectional view showing a cross-sectional structure along the A4-A4 cutting line in FIG. 4A
  • FIG. 4B is a schematic cross-sectional view showing a cross-sectional structure along the B4-B4 cutting line in FIG. 4A;
  • FIG. 4B is a diagram showing an example of the potential along the B4-B4 cutting line in FIG. 4A;
  • FIG. 10 is a diagram showing potentials during accumulation in a memory unit in pixels of a comparative example;
  • FIG. 10 is a diagram showing potentials during transfer of a memory unit in a pixel of a comparative example;
  • FIG. 7 is a schematic plan view showing a one-plane configuration example of pixels of a solid-state imaging device according to a second embodiment of the present technology;
  • 7B is a diagram showing a planar pattern of a semiconductor region included in the memory part of FIG. 7A;
  • FIG. 11 is a schematic plan view showing a one-plane configuration example of pixels of a solid-state imaging device according to a third embodiment of the present technology
  • 8B is a diagram showing a planar pattern of a semiconductor region included in the memory part of FIG. 8A
  • FIG. FIG. 14 is a schematic plan view showing a one-plane configuration example of pixels of a solid-state imaging device according to a fourth embodiment of the present technology
  • FIG. 10 is a schematic cross-sectional view showing a cross-sectional structure along the A9-A9 cutting line in FIG. 9
  • FIG. 14 is a schematic plan view showing a one-plane configuration example of pixels of a solid-state imaging device according to a fifth embodiment of the present technology
  • FIG. 12 is a schematic cross-sectional view showing a cross-sectional structure along the A11-A11 cutting line in FIG. 11;
  • FIG. 12 is a schematic cross-sectional view showing a cross-sectional structure along the B11-B11 cutting line of FIG. 11;
  • FIG. 12 is a schematic cross-sectional view showing a cross-sectional structure along the C11-C11 cutting line in FIG. 11;
  • FIG. 20 is a schematic plan view showing a one-plane configuration example of pixels of a solid-state imaging device according to a sixth embodiment of the present technology;
  • FIG. 14 is a schematic cross-sectional view showing a cross-sectional structure along the A13-A13 cutting line in FIG. 13;
  • FIG. 14 is a schematic cross-sectional view showing a cross-sectional structure along the B13-B13 cutting line in FIG. 13;
  • FIG. 14 is a schematic cross-sectional view showing a cross-sectional structure along the C13-C13 cutting line in FIG. 13;
  • FIG. 20 is a schematic plan view showing a one-plane configuration example of pixels of a solid-state imaging device according to a seventh embodiment of the present technology;
  • FIG. 16 is a schematic cross-sectional view showing a cross-sectional structure taken along line A15-A15 of FIG. 15;
  • FIG. 20 is a schematic plan view showing a one-plane configuration example of pixels of a solid-state imaging device according to an eighth embodiment of the present technology;
  • FIG. 18 is a schematic cross-sectional view showing a cross-sectional structure along the A17-A17 cutting line of FIG. 17;
  • FIG. 18 is a schematic cross-sectional view showing a cross-sectional structure along the B17-B17 cutting line of FIG. 17;
  • FIG. 21 is an equivalent circuit diagram showing one configuration example of a pixel of a ranging sensor according to a ninth embodiment of the present technology;
  • 19B is a schematic plan view showing a one-plan configuration example of the pixel of FIG. 19A;
  • FIG. FIG. 20 is a schematic plan view showing a one-plane configuration example of pixels of a distance measuring sensor according to a tenth embodiment of the present technology;
  • FIG. 20 is a schematic plan view showing a one-plane configuration example of pixels of a distance measuring sensor according to an eleventh embodiment of the present technology
  • FIG. 20 is a schematic plan view showing a one-plane configuration example of pixels of a distance measuring sensor according to a twelfth embodiment of the present technology
  • FIG. 20 is a schematic plan view showing a one-plane configuration example of pixels of a distance measuring sensor according to a thirteenth embodiment of the present technology
  • FIG. 20 is a schematic plan view showing a one-plane configuration example of pixels of a distance measuring sensor according to a fourteenth embodiment of the present technology
  • FIG. 20 is a schematic plan view showing a one-plane configuration example of pixels of a distance measuring sensor according to a fifteenth embodiment of the present technology
  • FIG. 20 is a schematic plan view showing a one-plane configuration example of pixels of a distance measuring sensor according to a fifteenth embodiment of the present technology
  • FIG. 20 is a schematic plan view showing a one-plane configuration example of pixels of a distance measuring sensor according to a sixteenth embodiment of the present technology
  • FIG. 27 is a schematic cross-sectional view showing a cross-sectional structure along the A26-A26 cutting line of FIG. 26
  • FIG. 20 is a schematic plan view showing a one-plane configuration example of pixels of a distance measuring sensor according to a seventeenth embodiment of the present technology
  • FIG. 29 is a schematic cross-sectional view showing a cross-sectional structure along the A28-A28 cutting line in FIG. 28
  • FIG. 29 is a schematic cross-sectional view showing a cross-sectional structure along the B28-B28 cutting line in FIG. 28;
  • FIG. 29 is a schematic cross-sectional view showing a cross-sectional structure along the C28-C28 cutting line in FIG. 28;
  • FIG. 20 is a schematic plan view showing a one-plan configuration example of pixels of a distance measuring sensor according to an eighteenth embodiment of the present technology;
  • FIG. 31 is a schematic cross-sectional view showing the cross-sectional structure along the A30-A30 cutting line of FIG. 30;
  • FIG. 31 is a schematic cross-sectional view showing the cross-sectional structure along the B30-B30 cutting line in FIG. 30;
  • FIG. 31 is a schematic cross-sectional view showing a cross-sectional structure along the C30-C30 cutting line in FIG. 30;
  • FIG. 20 is a schematic plan view showing a one-plane configuration example of pixels of a ranging sensor according to a nineteenth embodiment of the present technology
  • FIG. 33 is a schematic cross-sectional view showing a cross-sectional structure along the A32-A32 cutting line of FIG. 32
  • FIG. 20 is a schematic plan view showing a one-plan configuration example of pixels of a distance measuring sensor according to a twentieth embodiment of the present technology
  • FIG. 35 is a schematic cross-sectional view showing a cross-sectional structure along the A34-A34 cutting line of FIG. 34
  • FIG. 35 is a schematic cross-sectional view showing a cross-sectional structure along the B34-B34 cutting line in FIG. 34
  • FIG. 21 is a diagram showing a schematic configuration of an electronic device according to a twenty-first embodiment of the present technology
  • the first direction and the second direction which are orthogonal to each other in the same plane, are the X direction and the Y direction, respectively.
  • a third direction orthogonal to each of the second directions is the Z direction.
  • the thickness direction of the semiconductor layer 30, which will be described later, will be described as the Z direction.
  • CMOS Complementary Metal Oxide Semiconductor
  • a solid-state imaging device 1A As shown in FIG. 1, a solid-state imaging device 1A according to the first embodiment of the present technology mainly includes a semiconductor chip 2 having a rectangular two-dimensional planar shape when viewed from above. That is, the solid-state imaging device 1A is mounted on the semiconductor chip 2.
  • a semiconductor chip 2 on which a solid-state imaging device 1A is mounted has a square-shaped pixel array section 2A provided in the center in a two-dimensional plane including X and Y directions orthogonal to each other, A peripheral portion 2B is provided outside the pixel array portion 2A so as to surround the pixel array portion 2A.
  • the pixel array section 2A is a light receiving surface that receives light condensed by an optical lens (optical system) 102 shown in FIG. 36, for example.
  • a plurality of pixels 11 are arranged in a matrix on a two-dimensional plane including the X direction and the Y direction.
  • the pixels 11 are repeatedly arranged in the X direction and the Y direction that are orthogonal to each other within the two-dimensional plane.
  • a plurality of bonding pads 14 are arranged in the peripheral portion 2B.
  • Each of the plurality of bonding pads 14 is arranged, for example, along each of four sides in the two-dimensional plane of the semiconductor chip 2 .
  • Each of the plurality of bonding pads 14 is an input/output terminal used when electrically connecting the semiconductor chip 2 to an external device.
  • the solid-state imaging device 1A includes a pixel array section 2A and a logic circuit 20.
  • the pixel array section 2A has a plurality of pixels (sensor pixels) 11 and a plurality of readout circuits 12 (see FIG. 3). Each pixel 11 performs photoelectric conversion and outputs an electric charge according to the amount of received light.
  • the plurality of pixels 11 are arranged to face the light receiving surface S1 (see FIG. 4), and are arranged in a matrix in the pixel array section 2A.
  • Each readout circuit 12 outputs a pixel signal based on the charge output from the pixel 11 .
  • one readout circuit 12 is provided for each pixel 11 in the pixel array section 2A. Note that one readout circuit 12 may be provided for each of the pixels 11 in the pixel array section 2A.
  • the pixel array section 2A has a plurality of pixel drive lines HSL and a plurality of data output lines VSL.
  • the pixel drive line HSL is a wiring to which a control signal for controlling the output of charges accumulated in the pixels 11 is applied, and extends in the row direction, for example.
  • the data output line VSL is a wiring for outputting the pixel signal output from each readout circuit 12 to the logic circuit 20, and extends in the column direction, for example.
  • the logic circuit 20 has a vertical drive circuit 21, a column signal processing circuit 22, a horizontal drive circuit 23 and a system control circuit 24, for example.
  • the logic circuit 20 (specifically, the horizontal drive circuit 23) provides image data to the external device by outputting the output voltage for each pixel 11 to the external device.
  • the vertical drive circuit 21 sequentially selects a plurality of pixels 11 for each predetermined unit pixel row.
  • a "predetermined unit pixel row” refers to a pixel row in which pixels can be selected at the same address. For example, when one pixel 11 is assigned to one readout circuit 12, the "predetermined unit pixel row” refers to one pixel row. Further, for example, when a plurality of pixels 11 share one readout circuit 12, the layout of the plurality of pixels 11 sharing the readout circuit 12 is 2 pixel rows ⁇ n pixel columns (where n is an integer of 1 or more). , the "predetermined unit pixel row" refers to two pixel rows.
  • the “predetermined unit pixel row” is 4 pixel rows. pointing.
  • the vertical drive circuit 21 controls the transistors (eg, first transfer transistor TRX, second transfer transistor TRG, and discharge transistor OFG) in each pixel 11 via the pixel drive line HSL. transistors (eg, reset transistor RST and select transistor SEL).
  • the column signal processing circuit 22 performs, for example, correlated double sampling (CDS) processing on pixel signals output from each pixel 11 in a row selected by the vertical driving circuit 21 .
  • the column signal processing circuit 22 extracts the signal level of the pixel signal by performing CDS processing, for example, and holds pixel data corresponding to the amount of light received by each pixel 11 .
  • the column signal processing circuit 22 has, for example, a column signal processing section for each data output line VSL.
  • the column signal processor includes, for example, a single slope A/D converter.
  • a single-slope A/D converter includes, for example, a comparator and a counter circuit.
  • the horizontal driving circuit 23, for example, sequentially outputs the pixel data held in the column signal processing circuit 22 to the outside.
  • the system control circuit 24 controls driving of each block (the vertical drive circuit 21, the column signal processing circuit 22, and the horizontal drive circuit 23) in the logic circuit 20, for example.
  • FIG. 3 shows an example of the circuit configuration of the pixel 11 and the readout circuit 12.
  • FIG. FIG. 3 illustrates a case where one pixel 11 is assigned to one readout circuit 12 .
  • Each pixel 11 has components in common with each other.
  • Each pixel 11 has, for example, a photodiode PD, a first transfer transistor TRX, a second transfer transistor TRG, a memory section MEM, a floating diffusion FD, an exhaust transistor OFG, and an overflow drain OFD.
  • the first transfer transistor TRX, the second transfer transistor TRG, and the discharge transistor OFG are, for example, n-channel conductivity type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), which are field effect transistors.
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • the photodiode PD corresponds to a specific example of the "photoelectric conversion unit” of the present technology.
  • the memory unit MEM corresponds to a specific example of the "first charge holding unit” of the present technology.
  • the floating diffusion FD corresponds to a specific example of the "second charge holding unit” of the present technology.
  • the photodiode PD photoelectrically converts light incident through a light receiving surface S1 (described later).
  • the photodiode PD performs photoelectric conversion to generate charges according to the amount of light received.
  • the photodiode PD is, for example, a PN junction photoelectric conversion element.
  • a cathode of the photodiode PD is electrically connected to the source of the first transfer transistor TRX, and an anode of the photodiode PD is electrically connected to a reference potential line (eg ground GND).
  • the first transfer transistor TRX is connected between the photodiode PD and the second transfer transistor TRG, and according to the control signal applied to the gate electrode of the first transfer transistor TRX, It controls the potential of the memory part MEM. For example, when the first transfer transistor TRX is turned on, the potential of the memory section MEM deepens. Further, for example, when the first transfer transistor TRX is turned off, the potential of the memory section MEM becomes shallow. When the first transfer transistor TRX is turned on, the charges accumulated in the photodiode PD are transferred to the memory unit MEM via the first transfer transistor TRX. A drain of the first transfer transistor TRX is electrically connected to a source of the second transfer transistor TRG, and a gate electrode of the first transfer transistor TRX is connected to the pixel drive line HSL.
  • the memory section MEM is a region that temporarily holds the charge accumulated in the photodiode PD.
  • the memory unit MEM holds charges transferred from the photodiode PD.
  • the second transfer transistor TRG is connected between the first transfer transistor TRX and the floating diffusion FD, and is held in the memory unit MEM according to a control signal applied to the gate electrode of the second transfer transistor TRG. transfer the charges in the floating diffusion FD. For example, when the first transfer transistor TRX is turned off and the second transfer transistor TRG is turned on, the charges held in the memory section MEM are transferred to the floating diffusion FD via the second transfer transistor TRG.
  • a drain of the second transfer transistor TRG is electrically connected to the floating diffusion FD, and a gate electrode of the second transfer transistor TRG is connected to the pixel drive line HSL.
  • the floating diffusion FD is a floating diffusion region that temporarily holds charges output from the photodiode PD via the first transfer transistor TRX and the second transfer transistor TRG.
  • a reset transistor RST is connected to the floating diffusion FD, and a vertical signal line VSL is connected via an amplification transistor AMP and a selection transistor SEL.
  • the discharge transistor OFG is connected between the photodiode PD and the power supply line VDD, and initializes (resets) the photodiode PD according to a control signal applied to the gate electrode of the discharge transistor OFG. For example, when the discharge transistor OFG is turned on, the potential of the photodiode PD is reset to the potential level of the power supply line VDD. That is, the photodiode PD is initialized. Also, the discharge transistor OFG forms an overflow path between, for example, the first transfer transistor TRX and the power supply line VDD, and discharges charges overflowing from the photodiode PD to the power supply line VDD.
  • the drain of the discharge transistor OFG is connected to the power supply line VDD, the source of the discharge transistor OFG is connected between the photodiode PD and the first transfer transistor TRX, and the gate of the discharge transistor OFG is connected to the pixel drive line HSL. It is connected.
  • the reset transistor RST is connected between the floating diffusion FD and the power supply line VDD, and initializes each region from the memory section MEM to the floating diffusion FD according to a control signal applied to the gate electrode of the reset transistor RST. (reset). For example, when the second transfer transistor TRG and the reset transistor RST are turned on, the potentials of the memory section MEM and the floating diffusion FD are reset to the potential level of the power supply line VDD. That is, the memory section MEM and the floating diffusion FD are initialized.
  • a drain of the reset transistor RST is connected to the power supply line VDD, a source of the reset transistor RST is connected to the floating diffusion FD, and a gate electrode of the reset transistor RST is connected to the pixel drive line HSL.
  • the amplification transistor AMP has a gate connected to the floating diffusion FD, a drain connected to the power supply line VDD, and a source connected to the drain of the selection transistor SEL.
  • the amplification transistor AMP serves as an input portion of a source follower circuit that reads charges obtained by photoelectric conversion in the photodiode PD. Since the source of the amplification transistor AMP is connected to the vertical signal line VSL through the selection transistor SEL, the amplification transistor AMP constitutes a constant current source connected to one end of the vertical signal line VSL and a source follower circuit.
  • the amplification transistor AMP converts the charge obtained by photoelectric conversion in the photodiode PD into a pixel signal, and outputs the pixel signal to the vertical signal line VSL via the selection transistor SEL.
  • the selection transistor SEL has a drain connected to the source of the amplification transistor AMP, a source connected to the vertical signal line VSL, and a gate electrode connected to the pixel drive line HSL.
  • the selection transistor SEL controls the output of the pixel signal output from the amplification transistor AMP to the vertical signal line VSL according to the control signal applied to the gate electrode of the selection transistor SEL.
  • the selection transistor SEL becomes conductive when the control signal is turned on, and the pixel 11 connected to the selection transistor SEL is selected. When the pixel 11 is in the selected state, the pixel signal output from the amplification transistor AMP is read out to the column signal processing circuit 22 through the vertical signal line VSL.
  • FIG. 4A is a schematic plan view showing a one-plan configuration example of the pixel 11.
  • FIG. 4B is a diagram showing a planar pattern of the semiconductor region 41 included in the memory portion of FIG. 4A.
  • FIG. 5A is a schematic cross-sectional view showing a cross-sectional structure along the A4-A4 cutting line in FIG. 4A.
  • FIG. 5B is a schematic cross-sectional view showing the cross-sectional structure along the B4-B4 cutting line in FIG. 4A.
  • FIGS. 5A and 5B are schematic and not necessarily strictly illustrated.
  • the impurity concentration is indicated by expressions such as “P + ”, “P”, “P ⁇ ”, “N + ”, “N”, and “N ⁇ ”.
  • P + indicates that the concentration of p-type impurities (acceptors) is higher than that of “P”
  • P ⁇ indicates that the concentration of p-type impurities (acceptors) is higher than that of “P”. indicates low.
  • N + indicates that the concentration of impurities (donors) exhibiting n-type is higher than that of “N”
  • N ⁇ indicates that the concentration of impurities (donors) exhibiting n-type is lower than that of “N”. It is shown that.
  • the pixel 11 has a square planar shape.
  • the pixel 11 includes the photodiode PD, the first transfer transistor TRX, the memory unit MEM, the second transfer transistor TRG, and the floating diffusion FD, and further includes the discharge transistor OFG and the overflow drain OFD in the rectangular region.
  • the overflow drain OFD, discharge transistor OFG, photodiode PD, first transfer transistor TRX, and memory section MEM are arranged in this order in the X direction.
  • the memory section MEM, the second transfer transistor TRG, and the floating diffusion FD are arranged in this order in the Y direction.
  • the signal charges held in the memory section MEM are transferred to the floating diffusion FD via the second transfer transistor TRG.
  • 4A, 4B, 5B, and 5C indicate the transfer direction of signal charges in the memory portion MEM, specifically, the transfer direction of signal charges in the semiconductor region 41 included in the memory portion MEM. show.
  • the arrow a is sometimes called the transfer direction a of the signal charges.
  • the pixel 11 is configured in the semiconductor layer 30 shown in FIG. 5A.
  • the semiconductor layer 30 is, for example, a silicon substrate.
  • the semiconductor layer 30 has a p-type well region 32 extending in the depth direction from the first surface S1 of the semiconductor layer 30, as shown in FIG. 5A. It has an n-type semiconductor layer at a location deeper than the region 32 .
  • the p-type well region 32 is a p-type semiconductor region.
  • the p-type well region 32 is provided with an n-type semiconductor region 33 and a p-type semiconductor region 34 .
  • the p-type semiconductor region 34 is provided in the surface layer portion of the semiconductor layer 30 on the first surface S1 side.
  • the n-type semiconductor region 33 is provided at a position deeper than the p-type semiconductor region 34 and forms a pn junction in contact with the p-type semiconductor region 34 .
  • the n-type semiconductor region 33 and the p-type semiconductor region 34 are stacked in the thickness direction (Z direction) of the semiconductor layer 30, and constitute a photodiode PD as a photoelectric conversion portion.
  • a formation region of the p-type semiconductor region 34 in the first surface S1 of the semiconductor layer 30 serves as a light receiving surface.
  • the p-type semiconductor region 34 has a higher impurity concentration than the p-type well region 32 .
  • the front side irradiation type has been described, but the invention is not limited to this and can be applied to a back side irradiation type.
  • the overflow drain OFD is composed of an n-type semiconductor region 37 provided in the surface layer portion of the semiconductor layer 30 on the first surface S1 side.
  • the discharge transistor OFG includes a gate insulating film 46a provided on the first surface S1 of the semiconductor layer 30 and a gate insulating film 46a provided on the first surface S1 of the semiconductor layer 30 via the gate insulating film 46a. and a gate electrode 47a.
  • the discharge transistor OFG includes a photodiode PD (photoelectric conversion unit) functioning as a source region and an overflow drain OFD functioning as a drain region.
  • the p-type well region 32 immediately below the gate electrode 47a is used as a channel formation region, and the source region and the drain region are electrically connected via a channel (conducting path) formed in this channel formation region. conduct.
  • the first transfer transistor TRX is provided on the first surface S1 of the semiconductor layer 30 and includes an insulating film 44 functioning as a gate insulating film and an insulating film 44 on the first surface S1 of the semiconductor layer 30. and an electrode 45 provided with an insulating film 44 interposed therebetween and functioning as a gate electrode.
  • the first transfer transistor TRX also includes a photodiode PD (photoelectric conversion unit) that functions as a source region, and an n-type semiconductor region 41 that functions as a drain region.
  • the n-type semiconductor region 36 immediately below the gate electrode (electrode 45) is used as a channel formation region, and the source region and the drain region are connected via a channel (conducting path) formed in this channel formation region. are electrically connected to each other.
  • the memory part MEM includes an n-type semiconductor region 41 provided in a surface layer portion on the first surface S1 side of the semiconductor layer 30, and an insulating film 44 on the n-type semiconductor region 41. and intervening stacked electrodes 45 . That is, the memory unit MEM is composed of capacitive elements having a MOS (Metal Oxide Semiconductor) structure.
  • the n-type semiconductor region 41 is a floating diffusion region that temporarily holds signal charges transferred from the photodiode PD via the first transfer transistor TRX.
  • the insulating film 44 functions as a dielectric film.
  • the insulating film 44 is composed of, for example, a silicon oxide (SiO 2 ) film.
  • a silicon nitride (Si 3 N 4 ) film or a laminated film of a silicon nitride film and a silicon oxide film may be used.
  • the n-type semiconductor region 41 is provided next to the p-type semiconductor region 34 in the X direction, and is in contact with the p-type semiconductor region 34 to form a pn junction. Also, the n-type semiconductor region 41 is separated from the n-type semiconductor region 33 .
  • An n-type semiconductor region 36 having an impurity concentration lower than that of the n-type semiconductor region 41 and the n-type semiconductor region 33 is provided between the n-type semiconductor region 41 and the n-type semiconductor region 33 . ing.
  • the n-type semiconductor region 36 is electrically connected to the n-type semiconductor regions 41 and 33 and is in contact with the p-type semiconductor region 34 immediately below the electrode 45 to form a pn junction.
  • the n-type semiconductor region 36 has an impurity concentration lower than that of the n-type semiconductor regions 41 and 33 .
  • the floating diffusion FD is composed of an n-type semiconductor region 38 provided in the surface layer portion of the semiconductor layer 30 on the first surface S1 side.
  • the second transfer transistor TRG includes a gate insulating film 46b provided on the first surface S1 of the semiconductor layer 30 and a gate insulating film 46b provided on the first surface S1 of the semiconductor layer 30 via the gate insulating film 46b. and a gate electrode 47b provided on the substrate.
  • the second transfer transistor TRG also includes an n-type semiconductor region 41 functioning as a source region and a floating diffusion FD functioning as a drain region.
  • the second transfer transistor TRG uses the p-type well region 32 immediately below the gate electrode 47b as a channel formation region, and electrically connects the source region and the drain region through a channel (conducting path) formed in the channel formation region. effectively conduct.
  • the memory part MEM and the first transfer transistor TRX share the electrode 45 and the insulating film 44 . That is, the electrode 45 of the memory part MEM is integrated with the gate electrode 45 of the first transistor TRX.
  • the electrode 45 and the insulating film 44 of the first transfer transistor TRX are sometimes called the gate electrode 45 and the gate insulating film 44, respectively.
  • a first potential barrier is formed between the photodiode PD and the memory section MEM.
  • a first potential barrier is formed by the p-type semiconductor region 34 and the n-type semiconductor region 36 directly below the electrode 45 .
  • the height of the first potential barrier (potential ⁇ x) is lower than the height of the second potential barrier (potentials ⁇ TRG , ⁇ OFG ).
  • the second potential barrier is formed by a p-type well region 32 formed around the region containing the memory part MEM and the first potential barrier.
  • the potential ⁇ TRG and the potential ⁇ OFG may be equal to each other or may be different from each other.
  • the first transfer transistor TRX changes the height of the first potential barrier (potential ⁇ x). For example, when the first transfer transistor TRX is turned on, the height (potential ⁇ x) of the first potential barrier increases. Further, for example, when the first transfer transistor TRX is turned off and a negative bias is applied to the gate electrode of the first transfer transistor TRX, the height of the first potential barrier (potential ⁇ x) becomes the first It becomes shallower than when a negative bias is not applied to the gate electrode 45 of the transfer transistor TRX.
  • the difference between the height of the first potential barrier (potential ⁇ x) and the height of the second potential barrier (potential ⁇ TRG , ⁇ OFG ) causes a negative bias to be applied to the gate electrode 45 of the first transfer transistor TRX. Compared to when it is not, it narrows.
  • the memory part MEM has a band shape extending in the Y direction and having a length in the Y direction that is longer than a width in the X direction. Then, as shown in FIGS. 5A and 5B, an n-type semiconductor region 41 provided in the surface layer portion on the first surface S1 side of the semiconductor layer 30 and an insulating film 44 interposed between the n-type semiconductor region 41 and the n-type semiconductor region 41 are formed. and electrodes 45 stacked one on top of the other.
  • the width W1 on the upstream side in the transfer direction a of the signal charge in this semiconductor region 41 is narrower than the width W2 on the downstream side. It's becoming In other words, in the n-type semiconductor region 41, the width W1 on the side opposite to the floating diffusion FD side is narrower than the width W2 on the floating diffusion FD side.
  • the n-type semiconductor region 41 includes a narrow portion 41a whose width becomes narrower with distance from the floating diffusion FD. The width of the narrow portion 41a in this embodiment gradually narrows as the distance from the floating diffusion FD increases.
  • the planar shape of the n-type semiconductor region 41 is similar to the planar shape of the electrode 45 .
  • the planar shape of the insulating film 44 interposed between the n-type semiconductor region 41 and the electrode 45 is also similar to the planar shape of the electrode 45 . Since the capacitance added to the memory part MEM is proportional to the area of the overlapping region where the n-type semiconductor region 41 and the electrode 45 overlap, the n-type semiconductor region 41 and the electrode 45 have the same size and the same planar shape. is preferably
  • FIG. 6A is a diagram showing an example of a potential in a pixel of a comparative example when electric charges are held (at the time of electric charge accumulation) in a memory section.
  • FIG. 6B is a diagram showing an example of potentials during transfer in the memory unit in the pixels of the comparative example.
  • the n-type semiconductor region 41 included in the memory section MEM of the first embodiment is located on the upstream side of the transfer direction a of the signal charge in this semiconductor region 41.
  • Width W1 is narrower than width W2 on the downstream side.
  • the n-type semiconductor region 41 includes a narrow portion 41a whose width gradually narrows as the distance from the floating diffusion FD increases.
  • a potential gradient toward the floating diffusion FD can be formed without forming an impurity concentration gradient.
  • a potential that is naturally easily transferred to the floating diffusion FD is formed while avoiding the occurrence of potential unevenness b (see FIG. 6A) resulting from improper formation of the impurity concentration gradient. Therefore, signal charges (electrons e ⁇ ) can be reliably transferred in the transport direction a.
  • the solid-state imaging device according to the second embodiment of the present technology basically has the same configuration as the solid-state imaging device 1A according to the above-described first embodiment, and the semiconductor region 41 included in the memory unit MEM of FIG. 7A have different planar shapes.
  • the semiconductor region 41 of the second embodiment includes a narrow portion 41b instead of the narrow portion 41a shown in FIG. 4A of the first embodiment.
  • Other configurations are the same as those of the above-described first embodiment.
  • the width of the narrow portion 41b included in the n-type semiconductor region 41 is gradually (stepwise) narrowed as the distance from the floating diffusion FD increases.
  • the width of the narrow portion 41b is gradually narrowed from the downstream side (floating diffusion FD side) in the charge transfer direction a in the semiconductor region 41 toward the upstream side.
  • the narrow channel effect enables reliable transfer of signal charges. Moreover, since signal charges can be reliably transferred, afterimages can be suppressed, making it possible to provide clearer images.
  • planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film interposed between the semiconductor region 41 and the electrode 45 is similar to that of the electrode 45.
  • the planar shape of 44 is also preferably similar in size and shape to the planar shape of electrode 45 .
  • a solid-state imaging device basically has the same configuration as the solid-state imaging device 1A according to the first embodiment described above, and is included in the memory unit MEM of the pixel 11 shown in FIG. 8A.
  • the planar shape of the semiconductor region 41 is different.
  • the semiconductor region 41 of the third embodiment includes a plurality of narrow portions 41a arranged side by side in a direction intersecting the charge transfer direction a in the semiconductor region 41. .
  • the semiconductor region 41 includes two narrow portions 41a.
  • Other configurations are the same as those of the above-described first embodiment.
  • the narrow channel effect enables reliable transfer of signal charges.
  • the planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film interposed between the semiconductor region 41 and the electrode 45 is similar to the planar shape of the electrode 45.
  • the planar shape of 44 is also preferably similar in size and shape to the planar shape of electrode 45 .
  • the solid-state imaging device according to the fourth embodiment of the present technology basically has the same configuration as the solid-state imaging device 1A according to the above-described first embodiment, and the configuration of the memory unit MEM of the pixel 11 shown in FIG. is different.
  • the memory part MEM of the fourth embodiment further includes a groove part 42 provided in the surface layer part of the first surface S1 of the semiconductor layer 30.
  • FIG. The electrode 45 is provided in the groove 42 with an insulating film 44 interposed therebetween.
  • the n-type semiconductor region 41 faces (adjacent to) the bottom surface 45 a and the side surface 45 b of the electrode 45 with the insulating film 44 interposed in the trench 42 .
  • the memory portion MEM of the fourth embodiment includes a groove portion 42 recessed in the thickness direction of the semiconductor layer 30 from the first surface S1 in the surface layer portion of the first surface S1 of the semiconductor layer 30, and this groove portion An n-type semiconductor region 41 provided in the semiconductor layer 30 (p-type well region 32) facing the bottom surface and side surfaces (inner wall surfaces) of the trench 42 and along the bottom surface and side surfaces (inner wall surfaces) of the trench 42. and an electrode 45 provided in the trench 42 with the insulating film 44 interposed therebetween.
  • the narrow channel effect enables reliable transfer of signal charges.
  • the capacitance can be increased by the area corresponding to the area of the insulating film 44 interposed between the n-type semiconductor region 41 and the side surface 45b of the electrode 45. , it is possible to secure a wide dynamic range.
  • the area of the insulating film 44 is increased in the thickness direction of the semiconductor layer 30 , a wide dynamic range can be ensured without increasing the planar size of the pixel 11 .
  • the planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film interposed between the semiconductor region 41 and the electrode 45 is similar to that of the electrode 45.
  • the planar shape of 44 is also preferably similar in size and shape to the planar shape of electrode 45 .
  • the solid-state imaging device according to the fifth embodiment of the present technology basically has the same configuration as the solid-state imaging device according to the fourth embodiment described above, and is included in the memory unit MEM of the pixel 11 shown in FIG.
  • the configuration of the groove portion 42 is different.
  • the depth on the downstream side (floating diffusion FD side) in the transfer direction a of the signal charge in the n-type semiconductor region 41 is on the upstream side. It is shallower than the depth of the side. In other words, the depth of the groove 42 becomes shallower as it approaches the floating diffusion FD. In this fifth embodiment, the depth of the groove 42 gradually becomes shallower as it approaches the floating diffusion FD.
  • the narrow channel effect enables reliable transfer of signal charges.
  • the direction of the electric field is obliquely upward toward the floating diffusion FD, it becomes easier to transfer the signal charge compared to the above-described first embodiment.
  • the capacity can be increased by an amount corresponding to the area of the insulating film 44 interposed between the n-type semiconductor region 41 and the side surface 45b of the electrode 45, so that a wide dynamic range can be achieved. can be ensured.
  • the planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film interposed between the semiconductor region 41 and the electrode 45 is similar to that of the electrode 45.
  • the planar shape of 44 is also preferably similar in size and shape to the planar shape of electrode 45 .
  • the solid-state imaging device according to the sixth embodiment of the present technology basically has the same configuration as the solid-state imaging device according to the fifth embodiment described above, and is included in the memory unit MEM of the pixel 11 shown in FIG.
  • the configuration of the groove portion 42 is different.
  • the groove portion 42 included in the memory portion MEM extends from the upstream side (opposite side to the floating diffusion FD side) in the transfer direction a of the signal charge in the n-type semiconductor region 41.
  • the depth is gradually (stepwise) shallower toward the downstream side (floating diffusion FD side). In other words, the depth of the groove 42 becomes shallower in stages as it approaches the floating diffusion FD.
  • the narrow channel effect enables reliable transfer of signal charges.
  • the direction of the electric field is obliquely upward toward the floating diffusion FD, it becomes easier to transfer the signal charge compared to the above-described first embodiment.
  • the capacitance can be increased by the area corresponding to the area of the insulating film 44 interposed between the n-type semiconductor region 41 and the side surface 41b of the electrode 45, so that a wide dynamic range can be achieved. can be ensured.
  • the planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film interposed between the semiconductor region 41 and the electrode 45 is similar to that of the electrode 45.
  • the planar shape of 44 is also preferably similar in size and shape to the planar shape of electrode 45 .
  • the solid-state imaging device according to the seventh embodiment of the present technology basically has the same configuration as the solid-state imaging device according to the first embodiment described above, and the configuration of the memory unit MEM of the pixel 11 shown in FIG. different.
  • the memory part MEM of the seventh embodiment further includes a pinning layer 43 arranged between the n-type semiconductor region 41 and the insulating film 44 .
  • a pinning layer 43 for example, a p-type semiconductor region with a high impurity concentration can be used.
  • the narrow channel effect enables reliable transfer of signal charges.
  • the solid-state imaging device according to the seventh embodiment can suppress the generation of dark current at the interface between the semiconductor layer 30 and the insulating film 44, making it possible to reduce noise.
  • the planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film interposed between the semiconductor region 41 and the electrode 45 is similar to that of the electrode 45.
  • the planar shape of 44 is also preferably similar in size and shape to the planar shape of electrode 45 .
  • the solid-state imaging device according to the eighth embodiment of the present technology basically has the same configuration as the solid-state imaging device 1A according to the first embodiment described above, and the configuration of the memory unit MEM of the pixel 11 shown in FIG. is different.
  • the memory section MEM of the eighth embodiment includes the narrow portion 41a of the third embodiment shown in FIG. It has a configuration in which the groove portion 42 shown in FIG. 10 is combined.
  • Two groove portions 42 are provided corresponding to the two narrow portions 41a.
  • the two grooves 42 are arranged side by side in a direction crossing the signal charge transfer direction in the n-type semiconductor region 41 in plan view, similarly to the narrow width portion 41a.
  • the area of the insulating film 44 interposed between the n-type semiconductor region 41 and the side surface 41b of the electrode 45 is larger than in the fourth embodiment, increasing the capacitance.
  • the planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film interposed between the semiconductor region 41 and the electrode 45 is similar to the planar shape of the electrode 45.
  • the planar shape of 44 is also preferably similar in size and shape to the planar shape of electrode 45 .
  • a distance measuring sensor 1B includes pixels 11b shown in FIGS. 19A and 19B. Although one pixel 11a is illustrated in FIG. 19B, the pixel 11b is repeatedly arranged in each of the X direction and the Y direction, similar to the pixel 11 shown in FIG. 1 of the first embodiment described above. 1 constitutes a pixel array section 2A shown in FIG.
  • the pixel 11b has a photodiode PD as a photoelectric conversion element.
  • the pixel 11b also has two each of the first transfer transistor VG, the second transfer transistor TG, the memory unit MEM, the floating diffusion FD, the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL.
  • first transfer transistors VG1 and VG2 when distinguishing each of the first transfer transistor VG, the second transfer transistor TG, the memory unit MEM, the floating diffusion FD, the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL provided two each in the pixel 11b.
  • the first transfer transistor VG, the second transfer transistor TG, the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are composed of, for example, n-channel conductivity type MOS transistors.
  • the first transfer transistor VG1 When the first transfer drive signal VG1g supplied to the gate electrode becomes active, the first transfer transistor VG1 becomes conductive in response to this, thereby transferring the signal charge accumulated in the photodiode PD to the memory unit MEM1. transfer to When the first transfer drive signal VG2g supplied to the gate electrode becomes active, the first transfer transistor VG2 becomes conductive in response to this, so that the charge accumulated in the photodiode PD is transferred to the memory unit MEM2. Forward.
  • the reset transistor RST1 resets the potential of the floating diffusion FD1 by becoming conductive in response to the activation of the reset drive signal RST1g supplied to the gate electrode.
  • the reset transistor RST2 resets the potential of the floating diffusion FD2 by becoming conductive in response to the activation of the reset driving signal RST2g supplied to the gate electrode.
  • the source electrode of the amplification transistor AMP1 is connected to the vertical signal line 29A via the selection transistor SEL1, thereby connecting to a constant current source (not shown) and forming a source follower circuit.
  • the amplification transistor AMP2 is connected to a constant current source (not shown) by connecting the source electrode to the vertical signal line 29B via the selection transistor SEL2, thereby forming a source follower circuit.
  • the selection transistor SEL1 is connected between the source electrode of the amplification transistor AMP1 and the vertical signal line 29A.
  • the selection transistor SEL1 becomes conductive in response to the selection signal SEL1g supplied to the gate electrode becoming active, and outputs the detection signal VSL1 output from the amplification transistor AMP1 to the vertical signal line 29A.
  • the floating diffusions FD1 and FD2 are charge storage units that temporarily hold charges transferred from the photodiodes PD.
  • the selection transistor SEL2 is connected between the source electrode of the amplification transistor AMP2 and the vertical signal line 29B.
  • the selection transistor SEL2 becomes conductive in response to the activation of the selection signal SEL2g supplied to the gate electrode, and outputs the detection signal VSL2 output from the amplification transistor AMP2 to the vertical signal line 29B.
  • the first transfer transistors VG1 and VG2, the second transfer transistors TG1 and TG2, the amplification transistors AMP1 and AMP2, and the selection transistors SEL1 and SEL2 are controlled by the vertical drive section.
  • the pixel 11b includes two transfer systems (a first transfer system TFS1 and a second transfer system TFS2) that transfer signal charges photoelectrically converted by the photodiode PD to the floating diffusions FD1 and FD2.
  • the first transfer system TFS1 transfers signal charges photoelectrically converted by the memory part MEM1 (first charge holding part), the floating diffusion FD1 (second charge holding part), and the photodiode PD (photoelectric conversion part) to the memory part EME1. It includes a first transfer transistor VG1 for transferring, and a second transfer transistor TG1 for transferring the signal charges transferred by the first transfer transistor VG1 and held in the memory unit MEM1 to the floating diffusion FD1.
  • the second transfer system TFS2 transfers the signal charges photoelectrically converted by the memory part MEM2 (first charge holding part), the floating diffusion FD2 (second charge holding part), and the photodiode PD (photoelectric conversion part) to the memory part EME2. It includes a first transfer transistor VG2 for transferring, and a second transfer transistor TG2 for transferring the signal charges transferred by the first transfer transistor VG2 and held in the memory unit MEM2 to the floating diffusion FD2.
  • the pixel 11b has a rectangular planar shape.
  • a photodiode PD is arranged in the central region of the rectangular pixel 11b.
  • the pixel 11b has first sides 11b- 1 and 11b- 2 opposite to each other in the X direction, and third sides 11b- 3 and fourth sides 11b- 4 opposite to each other in the Y direction.
  • the first transfer transistor VG1 and the memory unit MEM1 extend in this order in the X direction from the center region of the pixel 11b toward the first side 11b1 outside the photodiode PD in plan view. placed side by side. Also, on the side of the first side 11b1 of the pixel 11b, the memory section MEM1, the second transfer transistor TG1, and the floating diffusion FD1 are arranged in this order along the Y direction intersecting the X direction in plan view. The memory section MEM1, the second transfer transistor TG1, and the floating diffusion FD1 are arranged in this order toward the transfer direction a of the signal charge in the memory section MEM1.
  • the first transfer transistor VG2 and the memory unit MEM2 extend in this order in the X direction from the center region of the pixel 11b toward the second side 11b2 outside the photodiode PD in plan view. placed side by side.
  • the memory section MEM2, the second transfer transistor TG2, and the floating diffusion FD2 are arranged in this order along the Y direction intersecting the X direction in plan view.
  • the memory section MEM2, the second transfer transistor TG2, and the floating diffusion FD2 are arranged in this order toward the transfer direction a of the signal charge in the memory section MEM2.
  • a selection transistor SEL1, an amplification transistor AMP1, and a reset transistor RST1 are arranged in this order along the third side 11b3 of the rectangular pixel 11b outside the photodiode PD and on the side of the third side 11b3. ing.
  • a selection transistor SEL2, an amplification transistor AMP2, and a reset transistor RST2 are arranged in this order along the fourth side 11b4 of the rectangular pixel 11b outside the photodiode PD and on the side of the fourth side 11b4. ing.
  • the transfer direction a of signal charges in the memory section MEM1 is opposite to the transfer direction a of signal charges in the memory section MEM2. Therefore, the width of the memory section MEM1 becomes narrower from the third side 11b- 3 side of the pixel 11b toward the fourth side 11b-4 side as the distance from the floating diffusion FD1 increases.
  • the width of the memory section MEM2 narrows from the fourth side 11b- 4 side of the pixel 11b toward the third side 11b-3 side as the distance from the floating diffusion FD2 increases.
  • the memory units MEM1 and MEM2 have the same configuration as the memory unit MEM shown in FIGS. 4 and 5A to 5C of the first embodiment, for example.
  • the narrow channel effect makes it possible to reliably transfer signal charges. Further, according to the distance measuring sensor 1B according to the ninth embodiment, since it is possible to reliably transfer the signal charge, the distance measurement error can be reduced, and more accurate distance measurement becomes possible.
  • the planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film interposed between the semiconductor region 41 and the electrode 45 is similar to the planar shape of the electrode 45.
  • the planar shape of 44 is also preferably similar in size and shape to the planar shape of electrode 45 .
  • the distance measurement sensor according to the tenth embodiment of the present technology basically has the same configuration as the distance measurement sensor 1B according to the above-described ninth embodiment, and the planar shape of the memory section is different.
  • the memory section MEM1 has a planar shape in which one side of the electrode 45 of the memory section MEM1 is along one side of the gate electrode 47c of the first transfer transistor VG1.
  • the memory section MEM2 has a planar shape in which one side of the electrode 45 of the memory section MEM2 is along one side of the gate electrode 47c of the first transfer transistor VG2.
  • the narrow channel effect enables reliable transfer of signal charges.
  • the distance measurement error can be reduced in the distance measurement sensor according to the tenth embodiment as well as in the distance measurement sensor 1B of the ninth embodiment. This allows for more accurate distance measurements.
  • the planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film interposed between the semiconductor region 41 and the electrode 45 is similar to that of the electrode 45.
  • the planar shape of 44 is also preferably similar in size and shape to the planar shape of electrode 45 .
  • the distance measurement sensor according to the eleventh embodiment of the present technology basically has the same configuration as the distance measurement sensor according to the tenth embodiment described above, but the arrangement of the memory section is different.
  • the memory units MEM1 and MEM2 are arranged over two pixels 11b adjacent to each other in the X direction.
  • the memory units MEM1 and MEM2 are arranged so that two pixels 11b adjacent to each other in the X direction share a region.
  • the memory portion MEM1 of one pixel 11b and the memory portion MEM2 of the other pixel 11b are arranged such that their inclined surfaces face each other. In this way, by disposing the memory portion MEM1 of one pixel 11b and the memory portion MEM2 of the other pixel 11b over two pixels 11b adjacent to each other, the memory portion can be formed without increasing the planar size of the pixel 11b.
  • the capacity of each of MEM1 and MEM2 can be increased.
  • the narrow channel effect makes it possible to reliably transfer signal charges, as in the distance measuring sensor 1B according to the ninth embodiment. Further, since signal charges can be reliably transferred, the distance measurement error can be reduced in the distance measurement sensor according to the eleventh embodiment, as in the distance measurement sensor 1B of the ninth embodiment. This allows for more accurate distance measurements.
  • the planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film interposed between the semiconductor region 41 and the electrode 45 is similar to the planar shape of the electrode 45.
  • the planar shape of 44 is also preferably similar in size and shape to the planar shape of electrode 45 .
  • the distance measurement sensor according to the twelfth embodiment of the present technology basically has the same configuration as the distance measurement sensor according to the eleventh embodiment described above, and the shape of the gate electrode of the second transfer transistor is different. .
  • the gate electrode 47d of the second transfer transistor TG1 extends from one end side to the other end side in the width direction of the memory part MEM1. Further, the gate electrode 47d of the second transfer transistor TG2 extends from one end side to the other end side in the width direction of the memory section MEM2. With such a configuration, the gate width Wg of the gate electrode 47d of the second transfer transistor TG1 is widened, so that signal charges are easily transferred from the memory part MEM1 to the second transfer transistor TG1. Similarly, since the gate width Wg of the gate electrode 47d of the second transfer transistor TG2 is widened, signal charges are easily transferred from the memory part MEM2 to the second transfer transistor TG2.
  • the narrow channel effect enables reliable transfer of signal charges. Further, since signal charges can be reliably transferred, the distance measurement error can be reduced in the distance measurement sensor according to the twelfth embodiment as well as in the distance measurement sensor 1B of the ninth embodiment. This allows for more accurate distance measurements.
  • the planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film interposed between the semiconductor region 41 and the electrode 45 is similar to the planar shape of the electrode 45.
  • the planar shape of 44 is also preferably similar in size and shape to the planar shape of electrode 45 .
  • the distance measurement sensor according to the thirteenth embodiment of the present technology basically has the same configuration as the distance measurement sensor according to the tenth embodiment described above, but the arrangement of the memory section is different.
  • the floating diffusions FD1 and FD2 are arranged in other pixels 11b adjacent to each other in the Y direction. That is, the pixels 11b adjacent to each other in the Y direction share the area. With such a configuration, the capacity of each of the memory units MEM1 and MEM2 can be increased without increasing the planar size of the pixel 11b.
  • the narrow channel effect enables reliable transfer of signal charges. Further, since signal charges can be reliably transferred, the distance measurement error can be reduced in the distance measurement sensor according to the thirteenth embodiment as well as in the distance measurement sensor 1B of the ninth embodiment. This allows for more accurate distance measurements.
  • the planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film interposed between the semiconductor region 41 and the electrode 45 is similar to the planar shape of the electrode 45.
  • the planar shape of 44 is also preferably similar in size and shape to the planar shape of electrode 45 .
  • the distance measurement sensor according to the fourteenth embodiment of the present technology basically has the same configuration as the distance measurement sensor according to the above-described ninth embodiment, except for the following configurations.
  • the plane pattern of the memory section MEM shown in FIGS. 7A and 7B of the second embodiment is applied to the memory sections MEM1 and MEM2 of the fourteenth embodiment.
  • the width of the narrow portion 41b included in each of the memory portions MEM1 and MEM2 increases stepwise (stepwise) as the distance from the floating diffusions FD1 and FD2 increases. narrow.
  • the width of the narrow portion 41b gradually narrows from the downstream side (floating diffusion FD1, FD2 side) in the charge transfer direction a in the semiconductor region 41 toward the upstream side.
  • signal charges can be reliably transferred due to the narrow channel effect, similarly to the distance measuring sensor 1B according to the above-described ninth embodiment.
  • the distance measurement error can be reduced in the distance measurement sensor according to the fourteenth embodiment as well as in the distance measurement sensor 1B of the ninth embodiment. This allows for more accurate distance measurements.
  • the planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film interposed between the semiconductor region 41 and the electrode 45 is similar to the planar shape of the electrode 45.
  • the planar shape of 44 is also preferably similar in size and shape to the planar shape of electrode 45 .
  • the distance measurement sensor according to the fifteenth embodiment of the present technology basically has the same configuration as the distance measurement sensor 1B according to the above-described ninth embodiment, except for the following configurations.
  • the plane pattern of the memory section MEM shown in FIGS. 8A and 8B of the third embodiment is applied to the memory sections MEM1 and MEM2 of the fifteenth embodiment.
  • the narrow portions 41a included in each of the memory portions MEM1 and MEM2 are arranged side by side in a direction crossing the charge transport direction a in the semiconductor region 41. and a plurality of narrowed portions 41a.
  • the semiconductor region 41 includes two narrow portions 41a.
  • Other configurations are the same as those of the above-described first embodiment.
  • the narrow channel effect enables reliable transfer of signal charges. Further, since signal charges can be reliably transferred, the distance measurement error can be reduced in the distance measurement sensor according to the fifteenth embodiment as well as in the distance measurement sensor 1B of the ninth embodiment. This allows for more accurate distance measurements.
  • the planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film 44 interposed between the semiconductor region 41 and the electrode 45 is similar to the planar shape of the electrode 45. is similar in size and shape to the planar shape of the electrode 45 .
  • the distance measurement sensor according to the sixteenth embodiment of the present technology basically has the same configuration as the distance measurement sensor 1B according to the ninth embodiment described above, except for the following configurations.
  • the configuration of the memory section MEM shown in FIGS. 9 and 10 of the fourth embodiment is applied to the memory sections MEM1 and MEM2 of the sixteenth embodiment.
  • the memory part MEM1 of the sixteenth embodiment has the thickness of the semiconductor layer 30 from the first surface S1 to the surface layer portion of the first surface S1 of the semiconductor layer 30.
  • the n-type semiconductor region 41 includes a narrow portion 41a.
  • the memory section MEM2 of the sixteenth embodiment also has the same configuration as the memory section MEM1 of the sixteenth embodiment.
  • the narrow channel effect makes it possible to reliably transfer signal charges. Further, since signal charges can be reliably transferred, the distance measurement error can be reduced in the distance measurement sensor according to the sixteenth embodiment as well as in the distance measurement sensor 1B of the ninth embodiment. This allows for more accurate distance measurements. Further, the distance measuring sensor according to the sixteenth embodiment can also obtain the same effects as those of the above-described fourth embodiment.
  • the planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film 44 interposed between the semiconductor region 41 and the electrode 45 is similar to the planar shape of the electrode 45. is similar in size and shape to the planar shape of the electrode 45 .
  • the distance measurement sensor according to the seventeenth embodiment of the present technology basically has the same configuration as the distance measurement sensor 1B according to the above-described ninth embodiment, except for the following configurations.
  • the configuration of the memory unit MEM shown in FIGS. 11 and 12A to 12C of the fifth embodiment is applied to the memory unit MEM1 of the seventeenth embodiment. It is although not shown, a configuration similar to that of the memory unit MEM1 is also applied to the memory unit MEM2. Since the specific configurations of the memory units MEM1 and MEM2 are described in the above-described fifth embodiment, detailed description in the seventeenth embodiment will be omitted.
  • the narrow channel effect makes it possible to reliably transfer signal charges. Further, since signal charges can be reliably transferred, the distance measurement error can be reduced in the distance measurement sensor according to the seventeenth embodiment as well as in the distance measurement sensor 1B of the ninth embodiment. This allows for more accurate distance measurements.
  • the same effects as those of the solid-state imaging device according to the fifth embodiment can be obtained.
  • the planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film 44 interposed between the semiconductor region 41 and the electrode 45 is similar to that of the electrode 45. is similar in size and shape to the planar shape of the electrode 45 .
  • the distance measurement sensor according to the eighteenth embodiment of the present technology basically has the same configuration as the distance measurement sensor 1B according to the ninth embodiment described above, except for the following configurations.
  • the configuration of the memory unit MEM shown in FIGS. 13 and 14A to 14C of the sixth embodiment is applied to the memory unit MEM1 of the eighteenth embodiment. It is although not shown, a configuration similar to that of the memory section MEM1 is also applied to the memory section MEM2 of the eighteenth embodiment. Since the specific configurations of the memory units MEM1 and MEM2 are described in the sixth embodiment, detailed description thereof will be omitted in the eighteenth embodiment.
  • the narrow channel effect makes it possible to reliably transfer signal charges. Further, since signal charges can be reliably transferred, the distance measurement error can be reduced in the distance measurement sensor according to the eighteenth embodiment as well as in the distance measurement sensor 1B of the ninth embodiment. This allows for more accurate distance measurements.
  • the same effects as those of the solid-state imaging device according to the sixth embodiment can be obtained.
  • the planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film 44 interposed between the semiconductor region 41 and the electrode 45 is similar to the planar shape of the electrode 45. is similar in size and shape to the planar shape of the electrode 45 .
  • the distance measurement sensor according to the nineteenth embodiment of the present technology basically has the same configuration as the distance measurement sensor 1B according to the ninth embodiment described above, except for the following configurations.
  • the memory section MEM1 of the nineteenth embodiment has a configuration similar to that of the memory section MEM of the seventh embodiment shown in FIGS.
  • a configuration similar to that of the memory unit MEM1 of the nineteenth embodiment is also applied to the memory unit MEM2 of the nineteenth embodiment. Since the specific configurations of the memory units MEM1 and MEM2 are described in the seventh embodiment, detailed description thereof will be omitted in the nineteenth embodiment.
  • the distance measuring sensor according to the nineteenth embodiment like the distance measurement sensor 1B according to the above-described ninth embodiment, the narrow channel effect makes it possible to reliably transfer signal charges. Further, since signal charges can be reliably transferred, the distance measuring sensor according to the nineteenth embodiment can also reduce the distance measuring error in the same manner as the distance measuring sensor 1B of the ninth embodiment. This allows for more accurate distance measurements.
  • the distance measuring sensor according to the nineteenth embodiment can obtain the same effect as the solid-state imaging device according to the above-described seventh embodiment.
  • the planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film interposed between the semiconductor region 41 and the electrode 45 is similar to that of the electrode 45.
  • the planar shape of 44 is also preferably similar in size and shape to the planar shape of electrode 45 .
  • the distance measurement sensor according to the twentieth embodiment of the present technology basically has the same configuration as the distance measurement sensor 1B according to the ninth embodiment described above, except for the following configurations.
  • the memory section MEM1 of the twentieth embodiment has the same configuration as the memory section MEM of the eighth embodiment shown in FIGS. 17, 18A and 18B. is applied.
  • a configuration similar to that of the memory unit MEM1 of the twentieth embodiment is also applied to the memory unit MEM2 of the twentieth embodiment.
  • the specific configurations of the memory units MEM1 and MEM2 are described in the above-described eighth embodiment, so detailed description thereof will be omitted in the twentieth embodiment.
  • the narrow channel effect enables reliable transfer of signal charges. Further, since signal charges can be reliably transferred, the distance measurement error can be reduced in the distance measurement sensor according to the twentieth embodiment as well as in the distance measurement sensor 1B of the ninth embodiment. This allows for more accurate distance measurements.
  • the distance measuring sensor according to the twentieth embodiment can also obtain the same effect as the solid-state imaging device 1 according to the eighth embodiment described above.
  • the planar shape of the n-type semiconductor region 41 is similar in size and shape to the planar shape of the electrode 45, and the insulating film 44 interposed between the semiconductor region 41 and the electrode 45 is similar to the planar shape of the electrode 45. is similar in size and shape to the planar shape of the electrode 45 .
  • the width of the n-type semiconductor region 41 is defined to be narrower on the upstream side in the signal charge transfer direction a than on the downstream side in the signal charge transfer direction a.
  • the width of the electrode 45 may be defined such that the upstream side in the signal charge transfer direction a is narrower than the downstream side in the signal charge transfer direction a.
  • [21st embodiment] ⁇ Example of application to electronic equipment ⁇
  • the present technology is applied to various electronic devices such as imaging devices such as digital still cameras and digital video cameras, mobile phones with imaging functions, and other devices with imaging functions. can do.
  • FIG. 36 is a diagram showing a schematic configuration of an electronic device (for example, camera) according to the twenty-first embodiment of the present technology.
  • the electronic device 100 includes a solid-state imaging device 101, an optical lens 102, a shutter device 103, a driving circuit 104, and a signal processing circuit 105.
  • This electronic device 100 shows an embodiment in which the solid-state imaging device and the ranging sensor according to the first to twentieth embodiments of the present technology are used as the solid-state imaging device 101 in an electronic device (for example, a camera).
  • the optical lens 102 forms an image of image light (incident light 106) from the subject on the imaging surface of the solid-state imaging device 101.
  • image light incident light 106
  • a shutter device 103 controls a light irradiation period and a light shielding period for the solid-state imaging device 101 .
  • a drive circuit 104 supplies drive signals for controlling the transfer operation of the solid-state imaging device 101 and the shutter operation of the shutter device 103 .
  • a drive signal (timing signal) supplied from the drive circuit 104 is used to perform signal transfer of the solid-state imaging device 101 .
  • the signal processing circuit 105 performs various signal processing on signals (pixel signals) output from the solid-state imaging device 101 .
  • the video signal that has undergone signal processing is stored in a storage medium such as a memory, or output to a monitor.
  • the light reflection suppression unit in the solid-state imaging device 101 suppresses light reflection from the light shielding film and the insulating film in contact with the air layer. This can be suppressed, and the image quality can be improved.
  • the electronic device 100 to which the solid-state imaging device of the above-described embodiment can be applied is not limited to cameras, and can be applied to other electronic devices.
  • the present invention may be applied to imaging devices such as camera modules for mobile devices such as mobile phones and tablet terminals.
  • the present technology can also be applied to light detection devices in general, including range sensors that measure distance, which is called a ToF (Time of Flight) sensor.
  • range sensors that measure distance
  • a distance measuring sensor emits irradiation light toward an object, detects the reflected light that is reflected from the surface of the object, and detects the time from when the irradiation light is emitted to when the reflected light is received.
  • the structure of the element isolation region of this distance measuring sensor the structure of the element isolation region described above can be adopted.
  • this technique can take the following configurations. (1) a semiconductor layer having a first surface and a second surface located opposite to each other in the thickness direction; a photoelectric conversion unit provided in the semiconductor layer; first and second charge holding units provided on the first surface side of the semiconductor layer; a first transfer transistor that transfers signal charges photoelectrically converted by the photoelectric conversion unit to the first charge holding unit; a second transfer transistor that transfers the signal charge transferred by the first transfer transistor and held in the first charge holding unit to the second charge holding unit; The first charge holding unit, a semiconductor region provided on the first surface side of the semiconductor layer; an electrode laminated on the semiconductor region via an insulating film, The photodetector, wherein the width of the electrode is narrower on the upstream side in the transfer direction of the signal charge than on the downstream side in the transfer direction of the signal charge.
  • the electrode includes a narrow portion whose width is gradually narrowed as the distance from the second charge holding portion increases.
  • the electrode includes a plurality of narrow portions arranged side by side in a direction intersecting the transfer direction of the signal charge in plan view.
  • the first charge holding portion further includes a groove provided in the semiconductor region; The electrode is provided in the groove, The photodetector according to any one of (1) to (6) above, wherein the semiconductor region faces the bottom surface and the side surface of the electrode via the insulating film in the trench.
  • a semiconductor layer having a first surface and a second surface located opposite to each other in the thickness direction; and a plurality of pixels provided on the semiconductor layer, each of the plurality of pixels, a photoelectric conversion unit provided in the semiconductor layer; including two transfer systems for transferring signal charges photoelectrically converted by the photoelectric conversion unit to respective second charge holding units; Each of the two transfer systems is a first charge holding portion and a second charge holding portion provided on the first surface side of the semiconductor layer; a first transfer transistor that transfers signal charges photoelectrically converted by the photoelectric conversion unit to the first charge holding unit; a second transfer transistor that transfers the signal charge transferred by the first transfer transistor and held in the first charge holding unit to the second charge holding unit; The first charge holding unit, a semiconductor region provided on the first surface side of the semiconductor layer; an electrode laminated on the semiconductor region via an insulating film, The photodetector, wherein the width of the electrode is narrower on the upstream side in the transfer direction of the signal charge than on the downstream side in the transfer direction of the signal charge.
  • the first transfer transistor and the first charge holding unit are arranged side by side in a first direction in plan view, The photodetector according to (14) above, wherein the second charge holding portion, the second transistor, and the first charge holding portion are arranged side by side in a second direction that intersects with the first direction in plan view.
  • Device. (16) The light beam according to (14) or (15) above, wherein the first charge holding portion has a planar shape in which one side of the electrode of the first charge holding portion is along one side of the gate electrode of the first transfer transistor. detection device.
  • the first charge holding portion further includes a groove provided in the semiconductor region; The electrode is provided in the groove, The photodetector according to any one of (14) to (23) above, wherein the electrode faces the bottom surface and the side surface of the electrode via the insulating film in the groove.
  • 1A solid-state imaging device 1B ranging sensor 2 semiconductor chip 11 pixel 12 readout circuit 30 semiconductor layer 32 p-type well region 33 n-type semiconductor region 34 p-type semiconductor region 36 n-type semiconductor region 38 n-type semiconductor region 41 n-type semiconductor regions 41a, 41b narrow portion 44 insulating film 45 electrode FD floating diffusion MEM memory portion OFD overflow drain OFG discharge transistor PD photodiode TRG second transfer transistor TRX first transfer transistor

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Abstract

信号電荷を確実に転送することが可能な技術を提供する。光検出装置は、厚さ方向に互に反対側に位置する第１の面及び第２の面を有する半導体層と、半導体層に設けられた光電変換部と、半導体層の第１の面側に設けられた第１及び第２電荷保持部と、光電変換部で光電変換された信号電荷を第１電荷保持部に転送する第１転送トランジスタと、第１転送トランジスタで転送されて第１電荷保持部に保持された信号電荷を第２電荷保持部に転送する第２転送トランジスタと、を備えている。そして、第１電荷保持部は、半導体層の第１の面側に設けられた半導体領域と、半導体領域に絶縁膜を介して積層された電極と、を含む。そして、電極の幅は、信号電荷の転送方向上流側が信号電荷の転送方向上流側よりも狭くなっている。

Description

光検出装置及び電子機器
　本技術（本開示に係る技術）は、光検出装置及び電子機器に関し、特に、２つの転送トランジスタの間に電荷保持部を備えた光検出装置及び電子機器に適用して有効な技術に関するものである。
　光検出装置として、グローバルシャッタ方式を採用する固体撮像装置が知られている。特許文献１には、フォトダイオードから電荷保持領域（フローティングディフュージョン：Floating Diffusion）に至るまでに電荷を一度蓄積するメモリ部を備えた画素構造が開示されている。この画素構造は、光電変換素子とメモリ部との間に存在するポテンシャル障壁の高さを制御することで、フォトダイオードで光電変換された信号電荷をメモリ部で蓄積することが可能となり、グローバルシャッタを実現している。
特開２０２０－０４３４１３号公報
　ところで、メモリ部に不純物濃度勾配を形成することで、メモリ部から電荷蓄積領域へ向かう勾配が形成される。しかしながら、メモリ部に不純物濃度勾配が適切に形成されない場合、ポテンシャルの凹凸を生じ、この凹凸に信号電荷が残留することで、信号電荷を確実に転送できない可能性がある。
　本技術の目的は、信号電荷を確実に転送することが可能な技術を提供することにある。
　（１）本技術の一態様に係る光検出装置は、
　厚さ方向に互に反対側に位置する第１の面及び第２の面を有する半導体層と、
　上記半導体層に設けられた光電変換部と、
　上記半導体層の上記第１の面側に設けられた第１及び第２電荷保持部と、
　上記光電変換部で光電変換された信号電荷を上記第１電荷保持部に転送する第１転送トランジスタと、
　上記第１転送トランジスタで転送されて上記第１電荷保持部に保持された上記信号電荷を上記第２電荷保持部に転送する第２転送トランジスタと、を備えている。
　そして、上記第１電荷保持部は、
　上記半導体層の第１の面側に設けられた半導体領域と、
　上記半導体領域に絶縁膜を介して積層された電極と、を含む。
　そして、上記電極の幅は、上記信号電荷の転送方向の上流側が上記信号電荷の転送方向の下流側よりも狭くなっている。
　（２）本技術の他の態様に係る光検出装置は、
　厚さ方向に互に反対側に位置する第１の面及び第２の面を有する半導体層と、
　上記半導体層に設けられた複数の画素と、を備えている。
　そして、上記複数の画素の各々は、
　上記半導体層に設けられた光電変換部と、
　上記光電変換部で光電変換された信号電荷を各々の第２電荷保持部に転送する２つの転送セルを含む。
　そして、上記２つの転送セルの各々は、
　上記半導体層の上記第１の面側に設けられた第１電荷保持部及び上記第２電荷保持部と、
　上記光電変換部で光電変換された信号電荷を上記第１電荷保持部に転送する第１転送トランジスタと、
　上記第１転送トランジスタで転送されて上記第１電荷保持部に保持された上記信号電荷を上記第２電荷保持部に転送する第２転送トランジスタと、を備えている。
　そして、上記第１電荷保持部は、
　上記半導体層の第１の面側に設けられた半導体領域と、
　上記半導体領域に絶縁膜を介して積層された電極と、を含み、
　上記電極の幅は、上記信号電荷の転送方向の上流側が上記信号電荷の転送方向の下流側よりも狭くなっている。
　（３）本技術の他の態様に係る電子機器は、上記（１）又は（２）に記載の光検出装置と、上記光検出装置に被写体からの像光を結像させる光学系と、を備えている。
本技術の第１実施形態に係る固体撮像装置の一構成例を示す平面レイアウト図である。 本技術の第１実施形態に係る固体撮像装置の一構成例を示すブロック図である。 図２の画素及び読み出し回路の一構成例を示す等価回路図である。 図２の画素の一平面構成例を示す模式的平面図である。 図４Ａのメモリ部に含まれる半導体領域の平面パターンを示す図である。 図４ＡのＡ４－Ａ４切断線に沿った断面構造を示す模式的断面図である。 図４ＡのＢ４－Ｂ４切断線に沿った断面構造を示す模式的断面図である。 図４ＡのＢ４－Ｂ４切断線におけるポテンシャルの一例を示す図である。 比較例の画素において、メモリ部の蓄積時におけるポテンシャルを示す図である。 比較例の画素において、メモリ部の転送時におけるポテンシャルを示す図である。 本技術の第２実施形態に係る固体撮像装置の画素の一平面構成例を示す模式的平面図である。 図７Ａのメモリ部に含まれる半導体領域の平面パターンを示す図である。 本技術の第３実施形態に係る固体撮像装置の画素の一平面構成例を示す模式的平面図である。 図８Ａのメモリ部に含まれる半導体領域の平面パターンを示す図である。 本技術の第４実施形態に係る固体撮像装置の画素の一平面構成例を示す模式的平面図である。 図９のＡ９－Ａ９切断線に沿った断面構造を示す模式的断面図である。 本技術の第５実施形態に係る固体撮像装置の画素の一平面構成例を示す模式的平面図である。 図１１のＡ１１－Ａ１１切断線に沿った断面構造を示す模式的断面図である。 図１１のＢ１１－Ｂ１１切断線に沿った断面構造を示す模式的断面図である。 図１１のＣ１１－Ｃ１１切断線に沿った断面構造を示す模式的断面図である。 本技術の第６実施形態に係る固体撮像装置の画素の一平面構成例を示す模式的平面図である。 図１３のＡ１３－Ａ１３切断線に沿った断面構造を示す模式的断面図である。 図１３のＢ１３－Ｂ１３切断線に沿った断面構造を示す模式的断面図である。 図１３のＣ１３－Ｃ１３切断線に沿った断面構造を示す模式的断面図である。 本技術の第７実施形態に係る固体撮像装置の画素の一平面構成例を示す模式的平面図である。 図１５のＡ１５－Ａ１５切断線に沿った断面構造を示す模式的断面図である。 本技術の第８実施形態に係る固体撮像装置の画素の一平面構成例を示す模式的平面図である。 図１７のＡ１７－Ａ１７切断線に沿った断面構造を示す模式的断面図である。 図１７のＢ１７－Ｂ１７切断線に沿った断面構造を示す模式的断面図である。 本技術の第９実施形態に係る測距センサの画素の一構成例を示す等価回路図である。 図１９Ａの画素の一平面構成例を示す模式的平面図である。 本技術の第１０実施形態に係る測距センサの画素の一平面構成例を示す模式的平面図である。 本技術の第１１実施形態に係る測距センサの画素の一平面構成例を示す模式的平面図である。 本技術の第１２実施形態に係る測距センサの画素の一平面構成例を示す模式的平面図である。 本技術の第１３実施形態に係る測距センサの画素の一平面構成例を示す模式的平面図である。 本技術の第１４実施形態に係る測距センサの画素の一平面構成例を示す模式的平面図である。 本技術の第１５実施形態に係る測距センサの画素の一平面構成例を示す模式的平面図である。 本技術の第１６実施形態に係る測距センサの画素の一平面構成例を示す模式的平面図である。 図２６のＡ２６－Ａ２６切断線に沿った断面構造を示す模式的断面図である。 本技術の第１７実施形態に係る測距センサの画素の一平面構成例を示す模式的平面図である。 図２８のＡ２８－Ａ２８切断線に沿った断面構造を示す模式的断面図である。 図２８のＢ２８－Ｂ２８切断線に沿った断面構造を示す模式的断面図である。 図２８のＣ２８－Ｃ２８切断線に沿った断面構造を示す模式的断面図である。 本技術の第１８実施形態に係る測距センサの画素の一平面構成例を示す模式的平面図である。 図３０のＡ３０－Ａ３０切断線に沿った断面構造を示す模式的断面図である。 図３０のＢ３０－Ｂ３０切断線に沿った断面構造を示す模式的断面図である。 図３０のＣ３０－Ｃ３０切断線に沿った断面構造を示す模式的断面図である。 本技術の第１９実施形態に係る測距センサの画素の一平面構成例を示す模式的平面図である。 図３２のＡ３２－Ａ３２切断線に沿った断面構造を示す模式的断面図である。 本技術の第２０実施形態に係る測距センサの画素の一平面構成例を示す模式的平面図である。 図３４のＡ３４－Ａ３４切断線に沿った断面構造を示す模式的断面図である。 図３４のＢ３４－Ｂ３４切断線に沿った断面構造を示す模式的断面図である。 本技術の第２１実施形態に係る電子機器の概略構成を示す図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
　また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体層３０の厚さ方向をＺ方向として説明する。
　〔第１実施形態〕
　この第１実施形態では、光検出装置として、裏面照射型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像装置に本技術（本開示に係る技術）を適用した一例について説明する。
　≪固体撮像装置の全体構成≫
　まず、固体撮像装置１Ａの全体構成について説明する。
　図１に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、固体撮像装置１Ａは、半導体チップ２に搭載されている。この固体撮像装置１Ａ（１０１）は、図３６に示すように、光学レンズ１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１に示すように、固体撮像装置１Ａが搭載された半導体チップ２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素アレイ部２Ａと、この画素アレイ部２Ａの外側に画素アレイ部２Ａを囲むようにして設けられた周辺部２Ｂとを備えている。
　画素アレイ部２Ａは、例えば図３６に示す光学レンズ（光学系）１０２により集光される光を受光する受光面である。そして、画素アレイ部２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素１１が行列状に配置されている。換言すれば、画素１１は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図１に示すように、周辺部２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２を外部装置と電気的に接続する際に用いられる入出力端子である。
　図２に示すように、固体撮像装置１Ａは、画素アレイ部２Ａと、ロジック回路２０とを備えている。画素アレイ部２Ａは、複数の画素（センサ画素）１１と、複数の読み出し回路１２（図３参照）とを有している。各画素１１は、光電変換を行って受光量に応じた電荷を出力する。複数の画素１１は、受光面Ｓ１（図４参照）と対向配置されており、画素アレイ部２Ａにおいて、行列状に配置されている。各読み出し回路１２は、画素１１から出力された電荷に基づく画素信号を出力する。複数の読み出し回路１２は、例えば、画素アレイ部２Ａにおいて、１つの画素１１ごとに１つずつ設けられている。なお、複数の読み出し回路１２は、画素アレイ部２Ａにおいて、複数の画素１１ごとに１つずつ設けられていてもよい。
　図２に示すように、画素アレイ部２Ａは、複数の画素駆動線ＨＳＬと、複数のデータ出力線ＶＳＬとを有している。画素駆動線ＨＳＬは、画素１１に蓄積された電荷の出力を制御する制御信号が印加される配線であり、例えば、行方向に延在している。データ出力線ＶＳＬは、各読み出し回路１２から出力された画素信号をロジック回路２０に出力する配線であり、例えば、列方向に延在している。
　図２に示すように、ロジック回路２０は、例えば、垂直駆動回路２１、カラム信号処理回路２２、水平駆動回路２３及びシステム制御回路２４を有している。ロジック回路２０（具体的には水平駆動回路２３）は、画素１１ごとの出力電圧を外部機器に出力することにより、外部機器に画像データを提供する。
　垂直駆動回路２１は、例えば、複数の画素１１を所定の単位画素行ごとに順に選択する。「所定の単位画素行」とは、同一アドレスで画素選択可能な画素行を指している。例えば、１つの読み出し回路１２に１つの画素１１が割り当てられている場合、「所定の単位画素行」は、１画素行を指している。また、例えば、複数の画素１１が１つの読み出し回路１２を共有する場合、読み出し回路１２を共有する複数の画素１１のレイアウトが２画素行×ｎ画素列（ｎは１以上の整数）となっているときには、「所定の単位画素行」は、２画素行を指している。同様に、読み出し回路１２を共有する複数の画素１１のレイアウトが４画素行×ｎ画素列（ｎは１以上の整数）となっているときには、「所定の単位画素行」は、４画素行を指している。垂直駆動回路２１は、画素駆動線ＨＳＬを介して、各画素１１内のトランジスタ（例えば、第１転送トランジスタＴＲＸ、第２転送トランジスタＴＲＧ及び排出トランジスタＯＦＧ）を制御し、さらに、各読み出し回路１２内のトランジスタ（例えば、リセットトランジスタＲＳＴ及び選択トランジスタＳＥＬ）を制御する。
　カラム信号処理回路２２は、例えば、垂直駆動回路２１によって選択された行の各画素１１から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施す。カラム信号処理回路２２は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各画素１１の受光量に応じた画素データを保持する。カラム信号処理回路２２は、例えば、データ出力線ＶＳＬごとにカラム信号処理部を有している。カラム信号処理部は、例えば、シングルスロープＡ／Ｄ変換器を含んでいる。シングルスロープＡ／Ｄ変換器は、例えば、比較器及びカウンタ回路を含んで構成されている。水平駆動回路２３は、例えば、カラム信号処理回路２２に保持されている画素データを順次、外部に出力する。システム制御回路２４は、例えば、ロジック回路２０内の各ブロック（垂直駆動回路２１、カラム信号処理回路２２及び水平駆動回路２３）の駆動を制御する。
　図３は、画素１１及び読み出し回路１２の回路構成の一例を表す。図３には、１つの読み出し回路１２に１つの画素１１が割り当てられている場合が例示されている。各画素１１は、互いに共通の構成要素を有している。各画素１１は、例えば、フォトダイオードＰＤと、第１転送トランジスタＴＲＸと、第２転送トランジスタＴＲＧと、メモリ部ＭＥＭと、フローティングディフュージョンＦＤと、排出トランジスタＯＦＧと、オーバーフロードレインＯＦＤとを有している。第１転送トランジスタＴＲＸ、第２転送トランジスタＴＲＧ及び排出トランジスタＯＦＧは、例えば、電界効果トランジスタであるｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。フォトダイオードＰＤは、本技術の「光電変換部」の一具体例に相当する。メモリ部ＭＥＭは、本技術の「第１電荷保持部」の一具体例に相当する。フローティングディフュージョンＦＤは、本技術の「第２電荷保持部」の一具体例に相当する。
　フォトダイオードＰＤは、受光面Ｓ１（後述）を介して入射した光を光電変換する。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤは、例えば、ＰＮ接合型の光電変換素子である。フォトダイオードＰＤのカソードが第１転送トランジスタＴＲＸのソースに電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンドＧＮＤ）に電気的に接続されている。
　図３に示すように、第１転送トランジスタＴＲＸは、フォトダイオードＰＤと第２転送トランジスタＴＲＧとの間に接続されており、第１転送トランジスタＴＲＸのゲート電極に印加される制御信号に応じて、メモリ部ＭＥＭのポテンシャルを制御する。例えば、第１転送トランジスタＴＲＸがオンしたとき、メモリ部ＭＥＭのポテンシャルが深くなる。また、例えば、第１転送トランジスタＴＲＸがオフしたとき、メモリ部ＭＥＭのポテンシャルが浅くなる。第１転送トランジスタＴＲＸがオンすると、フォトダイオードＰＤに蓄積されている電荷が、第１転送トランジスタＴＲＸを介して、メモリ部ＭＥＭに転送される。第１転送トランジスタＴＲＸのドレインが第２転送トランジスタＴＲＧのソースに電気的に接続されており、第１転送トランジスタＴＲＸのゲート電極は画素駆動線ＨＳＬに接続されている。
　メモリ部ＭＥＭは、フォトダイオードＰＤに蓄積された電荷を一時的に保持する領域である。メモリ部ＭＥＭは、フォトダイオードＰＤから転送された電荷を保持する。
　第２転送トランジスタＴＲＧは、第１転送トランジスタＴＲＸとフローティングディフュージョンＦＤとの間に接続されており、第２転送トランジスタＴＲＧのゲート電極に印加される制御信号に応じて、メモリ部ＭＥＭに保持されている電荷をフローティングディフュージョンＦＤに転送する。例えば、第１転送トランジスタＴＲＸがオフし、第２転送トランジスタＴＲＧがオンすると、メモリ部ＭＥＭに保持されている電荷が、第２転送トランジスタＴＲＧを介して、フローティングディフュージョンＦＤに転送される。第２転送トランジスタＴＲＧのドレインがフローティングディフュージョンＦＤに電気的に接続されており、第２転送トランジスタＴＲＧのゲート電極は画素駆動線ＨＳＬに接続されている。
　フローティングディフュージョンＦＤは、第１転送トランジスタＴＲＸ及び第２転送トランジスタＴＲＧを介してフォトダイオードＰＤから出力された電荷を一時的に保持する浮遊拡散領域である。フローティングディフュージョンＦＤには、例えば、リセットトランジスタＲＳＴが接続されるとともに、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬを介して垂直信号線ＶＳＬが接続されている。
　排出トランジスタＯＦＧは、フォトダイオードＰＤと電源線ＶＤＤとの間に接続されており、排出トランジスタＯＦＧのゲート電極に印加される制御信号に応じて、フォトダイオードＰＤを初期化（リセット）する。例えば、排出トランジスタＯＦＧがオンすると、フォトダイオードＰＤの電位が電源線ＶＤＤの電位レベルにリセットされる。すなわち、フォトダイオードＰＤの初期化が行われる。また、排出トランジスタＯＦＧは、例えば、第１転送トランジスタＴＲＸと電源線ＶＤＤの間にオーバーフローパスを形成し、フォトダイオードＰＤから溢れた電荷を電源線ＶＤＤに排出する。排出トランジスタＯＦＧのドレインが電源線ＶＤＤに接続されるとともに、排出トランジスタＯＦＧのソースがフォトダイオードＰＤと第１転送トランジスタＴＲＸとの間に接続されており、排出トランジスタＯＦＧのゲートが画素駆動線ＨＳＬに接続されている。
　リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤと電源線ＶＤＤとの間に接続されており、リセットトランジスタＲＳＴのゲート電極に印加される制御信号に応じて、メモリ部ＭＥＭからフローティングディフュージョンＦＤまでの各領域を初期化（リセット）する。例えば、第２転送トランジスタＴＲＧ及びリセットトランジスタＲＳＴがオンすると、メモリ部ＭＥＭ及びフローティングディフュージョンＦＤの電位が電源線ＶＤＤの電位レベルにリセットされる。すなわち、メモリ部ＭＥＭ及びフローティングディフュージョンＦＤの初期化が行われる。リセットトランジスタＲＳＴのドレインが電源線ＶＤＤに接続されており、リセットトランジスタＲＳＴのソースがフローティングディフュージョンＦＤに接続されており、リセットトランジスタＲＳＴのゲート電極が画素駆動線ＨＳＬに接続されている。
　増幅トランジスタＡＭＰでは、ゲートがフローティングディフュージョンＦＤに接続されており、ドレインが電源線ＶＤＤに接続されており、ソースが選択トランジスタＳＥＬのドレインに接続されている。増幅トランジスタＡＭＰは、フォトダイオードＰＤでの光電変換によって得られる電荷を読み出すソースフォロワ回路の入力部となっている。増幅トランジスタＡＭＰは、増幅トランジスタＡＭＰのソースが選択トランジスタＳＥＬを介して垂直信号線ＶＳＬに接続されていることから、垂直信号線ＶＳＬの一端に接続される定電流源とソースフォロワ回路を構成する。増幅トランジスタＡＭＰは、フォトダイオードＰＤでの光電変換によって得られる電荷を画素信号に変換し、選択トランジスタＳＥＬを介して垂直信号線ＶＳＬに出力する。
　選択トランジスタＳＥＬでは、ドレインが増幅トランジスタＡＭＰのソースに接続されており、ソースが垂直信号線ＶＳＬに接続されており、ゲート電極が画素駆動線ＨＳＬに接続されている。選択トランジスタＳＥＬは、選択トランジスタＳＥＬのゲート電極に印加される制御信号に応じて、増幅トランジスタＡＭＰから出力される画素信号の垂直信号線ＶＳＬへの出力を制御する。選択トランジスタＳＥＬは、制御信号がオンすると導通状態となり、選択トランジスタＳＥＬに連結された画素１１が選択状態となる。画素１１が選択状態になると、増幅トランジスタＡＭＰから出力される画素信号が垂直信号線ＶＳＬを介してカラム信号処理回路２２に読み出される。
　＜画　素＞
　次に、画素１１の構成について詳細に説明する。図４Ａは、画素１１の一平面構成例を示す模式的平面図である。図４Ｂは、図４Ａのメモリ部に含まれる半導体領域４１の平面パターンを示す図である。図５Ａは、図４ＡのＡ４－Ａ４切断線に沿った断面構造を示す模式的断面図である。図５Ｂは、図４ＡのＢ４－Ｂ４切断線に沿った断面構造を示す模式的断面図である。
　図４Ａ、図４Ｂ、図５Ａ及び図５Ｂは、模式図であり、必ずしも厳密に図示されたものではない。図５Ａ及び図５Ｂには、不純物濃度の濃さが、「Ｐ＋」、「Ｐ」、「Ｐ－」、「Ｎ＋」、「Ｎ」、「Ｎ－」といった表現で示されている。ここで、「Ｐ＋」は「Ｐ」よりもｐ型を呈する不純物（アクセプタ）の濃度が高いことを示し、「Ｐ－」は「Ｐ」よりもｐ型を呈する不純物（アクセプタ）の濃度が低いことを示している。また、「Ｎ＋」は「Ｎ」よりもｎ型を呈する不純物（ドナー）の濃度が高いことを示し、「Ｎ－」は「Ｎ」よりもｎ型を呈する不純物（ドナー）の濃度が低いことを示している。
　図４Ａに示すように、画素１１は、平面形状が方形状になっている。そして、画素１１は、方形状の領域内に、上述のフォトダイオードＰＤ、第１転送トランジスタＴＲＸ、メモリ部ＭＥＭ、第２転送トランジスタＴＲＧ及びフローティングディフュージョンＦＤを備え、更に排出トランジスタＯＦＧ及びオーバーフロードレインＯＦＤを備えている。
　図４Ａ及び図５Ａに示すように、オーバーフロードレインＯＦＤ、排出トランジスタＯＦＧ、フォトダイオードＰＤ、第１転送トランジスタＴＲＸ及びメモリ部ＭＥＭは、この順でＸ方向に並んで配置されている。
　図４Ａ及び図５Ｂに示すように、メモリ部ＭＥＭ、第２転送トランジスタＴＲＧ及びフローティングディフュージョンＦＤは、この順でＹ方向に並んで配置されている。
　ここで、第１転送トランジスタＴＲＸがオフし、第２転送トランジスタＴＲＧがオンすると、メモリ部ＭＥＭに保持されている信号電荷は、第２転送トランジスタＴＲＧを介して、フローティングディフュージョンＦＤに転送される。このときのメモリ部ＭＥＭでの信号電荷の転送方向、具体的にはメモリ部ＭＥＭに含まれる半導体領域４１での信号電荷の転送方向を、図４Ａ、図４Ｂ図５Ｂ及び図５Ｃに矢印ａで示す。そして、矢印ａを信号電荷の転送方向ａと呼ぶこともある。
　画素１１は、図５Ａに示す半導体層３０に構成されている。半導体層３０は、例えば、シリコン基板である。半導体層３０は、図５Ａに示すように、半導体層３０の第１の面Ｓ１から深さ方向に延伸するｐ型のウェル領域３２を有しており、図示していないが、ｐ型のウェル領域３２よりも深い箇所にｎ型の半導体層を有している。ｐ型のウェル領域３２は、ｐ型の半導体領域である。
　図５Ａに示すように、ｐ型のウェル領域３２には、ｎ型の半導体領域３３及びｐ型の半導体領域３４が設けられている。ｐ型の半導体領域３４は、半導体層３０の第１の面Ｓ１側の表層部に設けられている。ｎ型の半導体領域３３は、ｐ型の半導体領域３４よりも深い位置に設けられ、ｐ型の半導体領域３４と接してｐｎ接合を形成している。ｎ型の半導体領域３３及びｐ型の半導体領域３４は、半導体層３０の厚さ方向（Ｚ方向）に積層されており、光電変換部としてのフォトダイオードＰＤを構成している。半導体層３０の第１の面Ｓ１のうち、ｐ型の半導体領域３４の形成領域が受光面となっている。ｐ型の半導体領域３４は、ｐ型のウェル領域３２よりも高不純物濃度で構成されている。ここでは、表面照射型として説明したが、それに限定されず裏面照射型においても適応が可能である。
　図５Ａに示すように、オーバーフロードレインＯＦＤは、半導体層３０の第１の面Ｓ１側の表層部に設けられたｎ型の半導体領域３７で構成されている。
　図５Ａに示すように、排出トランジスタＯＦＧは、半導体層３０の第１の面Ｓ１に設けられたゲート絶縁膜４６ａと、半導体層３０の第１の面Ｓ１上にゲート絶縁膜４６ａを介して設けられたゲート電極４７ａと、を含む。また、排出トランジスタＯＦＧは、ソース領域として機能するフォトダイオードＰＤ（光電変換部）と、ドレイン領域として機能するオーバーフロードレインＯＦＤと、を含む。そして、排出トランジスタＯＦＧは、ゲート電極４７ａ直下のｐ型のウェル領域３２をチャネル形成領域とし、このチャネル形成領域に形成されるチャネル（導通路）を介してソース領域とドレイン領域とを電気的に導通する。
　図５Ａに示すように、第１転送トランジスタＴＲＸは、半導体層３０の第１の面Ｓ１に設けられ、かつゲート絶縁膜として機能する絶縁膜４４と、半導体層３０の第１の面Ｓ１上に絶縁膜４４を介して設けられ、かつゲート電極として機能する電極４５と、を含む。また、第１転送トランジスタＴＲＸは、ソース領域として機能するフォトダイオードＰＤ（光電変換部）と、ドレイン領域として機能するｎ型の半導体領域４１と、を含む。そして、第１転送トランジスタＴＲＸは、ゲート電極（電極４５）直下のｎ型の半導体領域３６をチャネル形成領域とし、このチャネル形成領域に形成されるチャネル（導通路）を介してソース領域とドレイン領域とを電気的に導通する。
　図５Ａに示すように、メモリ部ＭＥＭは、半導体層３０の第１の面Ｓ１側の表層部に設けられたｎ型の半導体領域４１と、このｎ型の半導体領域４１上に絶縁膜４４を介在して積層された電極４５と、を含む。即ち、メモリ部ＭＥＭは、ＭＯＳ（Metal Oxide Semiconductor）構造の容量素子で構成されている。ｎ型の半導体領域４１は、フォトダイオードＰＤから第１転送トランジスタＴＲＸを介して転送された信号電荷を一時的に保持する浮遊拡散領域である。絶縁膜４４は誘電体膜として機能する。絶縁膜４４は、例えば酸化シリコン（ＳｉＯ２）膜で構成されている。絶縁膜４４としては、例えば、窒化シリコン（Ｓｉ３Ｎ４）膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜を用いてもよい。
　ｎ型の半導体領域４１は、Ｘ方向においてｐ型の半導体領域３４の隣りに設けられ、ｐ型の半導体領域３４と接してｐｎ接合を形成している。また、ｎ型の半導体領域４１は、ｎ型の半導体領域３３から離間している。そして、ｎ型の半導体領域４１とｎ型の半導体領域３３との間には、このｎ型の半導体領域４１及びｎ型の半導体領域３３よりも不純物濃度が低いｎ型の半導体領域３６が設けられている。ｎ型の半導体領域３６は、ｎ型の半導体領域４１及び３３と電気的に接続され、かつ電極４５直下のｐ型の半導体領域３４と接してｐｎ接合を形成している。ｎ型の半導体領域３６は、ｎ型の半導体領域４１及び３３よりも低い不純物濃度で構成されている。
　図５Ｂに示すように、フローティングディフュージョンＦＤは、半導体層３０の第１の面Ｓ１側の表層部に設けられたｎ型の半導体領域３８で構成されている。
　図５Ｂに示すように、第２転送トランジスタＴＲＧは、半導体層３０の第１の面Ｓ１に設けられたゲート絶縁膜４６ｂと、半導体層３０の第１の面Ｓ１上にゲート絶縁膜４６ｂを介して設けられたゲート電極４７ｂと、を含む。また、第２転送トランジスタＴＲＧは、ソース領域として機能するｎ型の半導体領域４１と、ドレイン領域として機能するフローティングディフュージョンＦＤと、を含む。そして、第２転送トランジスタＴＲＧは、ゲート電極４７ｂ直下のｐ型のウェル領域３２をチャネル形成領域とし、このチャネル形成領域に形成されるチャネル（導通路）を介してソース領域とドレイン領域とを電気的に導通する。
　メモリ部ＭＥＭ及び第１転送トランジスタＴＲＸは、電極４５及び絶縁膜４４を共有している。即ち、メモリ部ＭＥＭの電極４５は、第１トランジスタＴＲＸのゲート電極４５と一体化されている。ここで、第１転送トランジスタＴＲＸの電極４５、絶縁膜４４をゲート電極４５、ゲート絶縁膜４４と呼ぶこともある。
　図示していないが、図５Ａを参照して説明すると、フォトダイオードＰＤとメモリ部ＭＥＭとの間には、第１ポテンシャル障壁が形成されている。第１ポテンシャル障壁は、電極４５直下のｐ型の半導体領域３４及びｎ型の半導体領域３６によって形成されている。第１ポテンシャル障壁の高さ（ポテンシャルφｘ）は、第２ポテンシャル障壁の高さ（ポテンシャルφＴＲＧ，φＯＦＧ）よりも低くなっている。
　第２ポテンシャル障壁は、メモリ部ＭＥＭ及び第１ポテンシャル障壁を含む領域の周囲に形成されたｐ型のウェル領域３２によって形成されている。図示していないが、図５Ｂを参照して説明すれば、ｐ型のウェル領域３２のうち、第２転送トランジスタＴＲＧのゲート電極４７ｂと対向する箇所のポテンシャルφＴＲＧ、及びｐ型のウェル領域３２のうち、排出トランジスタＯＦＧと対向する箇所のポテンシャルφＯＦＧは、ｎ型の半導体領域３６のポテンシャルφｘと等しくなっている。ポテンシャルφＴＲＧ及びポテンシャルφＯＦＧは、互いに等しくなっていてもよいし、互いに異なっていてもよい。
　図示していないが、図５Ａを参照して説明すると、第１転送トランジスタＴＲＸは、第１転送トランジスタＴＲＸのゲート電極４５に印加される制御信号に応じて、第１ポテンシャル障壁の高さ（ポテンシャルφｘ）を制御する。例えば、第１転送トランジスタＴＲＸがオンしたとき、第１ポテンシャル障壁の高さ（ポテンシャルφｘ）が深くなる。また、例えば、第１転送トランジスタＴＲＸがオフした場合であって、かつ第１転送トランジスタＴＲＸのゲート電極に負バイアスが印加されたときには、第１ポテンシャル障壁の高さ（ポテンシャルφｘ）が、第１転送トランジスタＴＲＸのゲート電極４５に負バイアスが印加されていないときと比べて、浅くなる。このとき、第１ポテンシャル障壁の高さ（ポテンシャルφｘ）と、第２ポテンシャル障壁の高さ（ポテンシャルφＴＲＧ，φＯＦＧ）との差が、第１転送トランジスタＴＲＸのゲート電極４５に負バイアスが印加されていないときと比べて、狭まる。
　＜メモリ部の構成＞
　図４Ａに示すように、メモリ部ＭＥＭは、Ｙ方向に延伸し、Ｙ方向の長さがＸ方向の幅よりも長い帯形状になっている。そして、図５Ａ及び図５Ｂに示すように、半導体層３０の第１の面Ｓ１側の表層部に設けられたｎ型の半導体領域４１と、このｎ型の半導体領域４１に絶縁膜４４を介在して積層された電極４５とを含む。
　図４Ｂに示すように、メモリ部ＭＥＭに含まれるｎ型の半導体領域４１は、この半導体領域４１での信号電荷の転送方向ａの上流側の幅Ｗ１が下流側の幅Ｗ２よりも狭くなっている。換言すれば、ｎ型の半導体領域４１は、フローティングディフュージョンＦＤ側とは反対側の幅Ｗ１がフローティングディフュージョンＦＤ側の幅Ｗ２よりも狭くなっている。そして、この第１実施形態では、ｎ型の半導体領域４１は、フローティングディフュージョンＦＤから遠ざかるにつれて幅が狭くなる幅狭部分４１ａを含む。この実施形態の幅狭部分４１ａの幅は、フローティングディフュージョンＦＤから遠ざかるにつれて徐々に狭くなる。
　図４Ａ及び図４Ｂに示すように、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と類似している。また、詳細に図示していないが、ｎ型の半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と類似している。メモリ部ＭＥＭに付加される容量は、ｎ型の半導体領域４１と電極４５とが重なる重畳領域の面積に比例するため、ｎ型の半導体領域４１及び電極４５は同一の大きさで同一の平面形状であることが好ましい。
　≪第１実施形態の効果≫
　次に、この第１実施形態の主な効果について、図６Ａ及び図６Ｂに示す比較例を参照しながら説明する。図６Ａは、比較例の画素において、メモリ部の電荷保持時（電荷蓄積時）におけるポテンシャルの一例を示す図である。図６Ｂは、比較例の画素において、メモリ部の転送時におけるポテンシャルの一例を示す図である。
　図６Ａ及び図６Ｂに示す比較例の画素では、フォトダイオードＰＤとメモリ部ＭＥＭとの間に存在するポテンシャル障壁φｘの高さを制御することで、フォトダイオードＰＤで光電変換された信号電荷をメモリ部ＭＥＭで蓄積することが可能となる。このような画素では、メモリ部ＭＥＭに不純物濃度勾配を形成することで、メモリ部ＭＥＭからフローティングディフュージョンＦＤへ向かうポテンシャル勾配が形成される。しかしながら、メモリ部ＭＥＭの不純物濃度勾配が適切に形成されない場合、図６Ａに示すようなポテンシャルの凹凸ｂを生じる。そして、図６Ｂに示すように、信号電荷の転送時に、信号電荷（ｅ－）がポテンシャルの凹凸ｂに残留することで、信号電荷を確実に転送できない可能性がある。
　これに対し、図４Ａから図５Ｂに示すように、この第１実施形態のメモリ部ＭＥＭに含まれるｎ型の半導体領域４１は、この半導体領域４１での信号電荷の転送方向ａの上流側の幅Ｗ１が下流側の幅Ｗ２よりも狭くなっている。そして、この実施形態では、ｎ型の半導体領域４１は、フローティングディフュージョンＦＤから遠ざかるにつれて幅が徐々に狭くなる幅狭部分４１ａを含む。その結果、狭チャネル効果によってｎ型の半導体領域４１の幅が狭いと、ｎ型の半導体領域４１下のポテンシャルが周囲のｐ型のウェル領域３２のポテンシャルの影響を受け、信号電荷（電子ｅ－）にとって高いポテンシャルとなる。これを利用することで不純物濃度勾配を形成しなくても、フローティングディフュージョンＦＤへ向かうポテンシャル勾配を形成できる。これにより、不純物濃度勾配が適切に形成されないことに由来するポテンシャルの凹凸ｂ（図６Ａ参照）の発生を避けつつ、図５Ｃに示すように、フローティングディフュージョンＦＤへ自然と転送し易いポテンシャルが形成されるため、信号電荷（電子ｅ－）を搬送方向ａに確実に転送することが可能となる。
　また、信号電荷を確実に転送することが可能となるので、信号電荷の残留に起因する残像を抑制することができ、より鮮明な画像を提供することが可能となる。
　〔第２実施形態〕
　本技術の第２実施形態に係る固体撮像装置は、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、図７Ａのメモリ部ＭＥＭに含まれる半導体領域４１の平面形状が異なっている。
　即ち、図７Ａ及び図７Ｂに示すように、この第２実施形態の半導体領域４１は、上述の第１実施形態の図４Ａに示す幅狭部分４１ａに代えて幅狭部分４１ｂを含む。その他の構成は、上述の第１実施形態と同様である。
　図７Ｂに示すように、ｎ型の半導体領域４１に含まれる幅狭部分４１ｂは、フローティングディフュージョンＦＤから遠ざかるにつれて段階的（階段状）に幅が狭くなっている。換言すれば、幅狭部分４１ｂは、半導体領域４１での電荷転送方向ａの下流側（フローティングディフュージョンＦＤ側）から上流側に向かって幅が段階的に狭くなっている。
　この第２実施形態に係る固体撮像装置においても、上述の第１実施形態に係る固体撮像装置１Ａと同様に、狭チャネル効果により、信号電荷を確実に転送することが可能となる。
　また、信号電荷を確実に転送することが可能となるので、残像を抑制することができ、より鮮明な画像を提供することが可能となる。
　なお、この第２実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　〔第３実施形態〕
　本技術の第３実施形態に係る固体撮像装置は、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、図８Ａに示す画素１１のメモリ部ＭＥＭに含まれる半導体領域４１の平面形状が異なっている。
　即ち、図８Ａ及び図８Ｂに示すように、この第３実施形態の半導体領域４１は、半導体領域４１での電荷転送方向ａと交差する方向に並んで配置された複数の幅狭部分４１ａを含む。この第３実施形態では、半導体領域４１は、２つの幅狭部分４１ａを含む。その他の構成は、上述の第１実施形態と同様である。
　この第３実施形態に係る固体撮像装置においても、上述の第１実施形態に係る固体撮像装置１と同様に、狭チャネル効果により、信号電荷を確実に転送することが可能となる。
　なお、この第３実施形態では、幅狭部分４１ａを２つ併設した場合について説明したが、上述の第２実施形態の幅狭部分４１ｂにおいても、２つ以上併設してもよいことは勿論である。
　また、この第３実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　〔第４実施形態〕
　本技術の第４実施形態に係る固体撮像装置は、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、図９に示す画素１１のメモリ部ＭＥＭの構成が異なっている。
　即ち、図９及び図１０に示すように、この第４実施形態のメモリ部ＭＥＭは、半導体層３０の第１の面Ｓ１の表層部に設けられた溝部４２を更に含む。そして、電極４５は、溝部４２に絶縁膜４４を介在して設けられている。そして、ｎ型の半導体領域４１は、溝部４２内において、絶縁膜４４を介在して電極４５の底面４５ａ及び側面４５ｂと向かい合って（隣り合って）いる。換言すれば、この第４実施形態のメモリ部ＭＥＭは、半導体層３０の第１の面Ｓ１の表層部に第１の面Ｓ１から半導体層３０の厚さ方向に窪む溝部４２と、この溝部４２の底面及び側面（内壁面）と向かい合って半導体層３０（ｐ型のウェル領域３２）に設けられたｎ型の半導体領域４１と、この溝部４２の底面及び側面（内壁面）に沿って設けられた絶縁膜４４と、この溝部４２に絶縁膜４４を介して設けられた電極４５と、を含む。
　この第４実施形態に係る固体撮像装置においても、上述の第１実施形態に係る固体撮像装置１Ａと同様に、狭チャネル効果により、信号電荷を確実に転送することが可能となる。
　また、この第４実施形態のメモリ部ＭＥＭは、ｎ型の半導体領域４１と電極４５の側面４５ｂとの間に介在される絶縁膜４４の面積に相当する分、容量を増加することができるので、広いダイナミックレンジを確保することが可能となる。
　また、半導体層３０の厚さ方向で絶縁膜４４の面積を稼いでいるので、画素１１の平面サイズを増加することなく、広いダイナミックレンジを確保することが可能となる。
　なお、この第４実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　〔第５実施形態〕
　本技術の第５実施形態に係る固体撮像装置は、基本的に上述の第４実施形態に係る固体撮像装置と同様の構成になっており、図１１に示す画素１１のメモリ部ＭＥＭに含まれる溝部４２の構成が異なっている。
　即ち、図１２Ａから図１２Ｃに示すように、この第５実施形態の溝部４２は、ｎ型の半導体領域４１での信号電荷の転送方向ａの下流側（フローティングディフュージョンＦＤ側）の深さが上流側の深さよりも浅くなっている。換言すれば、溝部４２の深さは、フローティングディフュージョンＦＤに近いほど浅くなっている。そして、この第５実施形態では、溝部４２の深さは、フローティングディフュージョンＦＤに近づくにつれて徐々に浅くなっている。
　この第５実施形態に係る固体撮像装置においても、上述の第１実施形態に係る固体撮像装置１Ａと同様に、狭チャネル効果により、信号電荷を確実に転送することが可能となる。
　また、電界方向がフローティングディフュージョンＦＤに向けて斜め上方向に付くため、上述の第１実施形態と比較して信号電荷を転送し易くなる。
　また、この第５実施形態においてもｎ型の半導体領域４１と電極４５の側面４５ｂとの間に介在される絶縁膜４４の面積に相当する分、容量を増加することができるので、広いダイナミックレンジを確保することが可能となる。
　なお、この第５実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　〔第６実施形態〕
　本技術の第６実施形態に係る固体撮像装置は、基本的に上述の第５実施形態に係る固体撮像装置と同様の構成になっており、図１３に示す画素１１のメモリ部ＭＥＭに含まれる溝部４２の構成が異なっている。
　即ち、図１４Ａから図１４Ｃに示すように、メモリ部ＭＥＭに含まれる溝部４２は、ｎ型の半導体領域４１での信号電荷の転送方向ａの上流側（フローティングディフュージョンＦＤ側とは反対側）から下流側（フローティングディフュージョンＦＤ側）に向かって深さが段階的（階段状）に浅くなっている。換言すれば、溝部４２の深さは、フローティングディフュージョンＦＤに近づくにつれて段階的に浅くなっている。
　この第６実施形態に係る固体撮像装置においても、上述の第１実施形態に係る固体撮像装置１Ａと同様に、狭チャネル効果により、信号電荷を確実に転送することが可能となる。
　また、電界方向がフローティングディフュージョンＦＤに向けて斜め上方向に付くため、上述の第１実施形態と比較して信号電荷を転送し易くなる。
　また、この第６実施形態においてもｎ型の半導体領域４１と電極４５の側面４１ｂとの間に介在される絶縁膜４４の面積に相当する分、容量を増加することができるので、広いダイナミックレンジを確保することが可能となる。
　なお、この第６実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　〔第７実施形態〕
　本技術の第７実施形態に係る固体撮像装置は、基本的に上述の第１実施形態に係る固体撮像装置と同様の構成になっており、図１５に示す画素１１のメモリ部ＭＥＭの構成が異なっている。
　即ち、図１６に示すように、この第７実施形態のメモリ部ＭＥＭは、ｎ型の半導体領域４１と絶縁膜４４との間に配置されたピニング層４３を更に含む。このピニング層４３としては、例えば、不純物濃度が高いｐ型の半導体領域を用いることができる。
　この第７実施形態に係る固体撮像装置においても、上述の第１実施形態に係る固体撮像装置１Ａと同様に、狭チャネル効果により、信号電荷を確実に転送することが可能となる。
　また、この第７実施形態に係る固体撮像装置は、半導体層３０と絶縁膜４４との界面での暗電流発生を抑制することができ、ノイズの低減化を図ることが可能となる。
　なお、この第７実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　〔第８実施形態〕
　本技術の第８実施形態に係る固体撮像装置は、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、図１７に示す画素１１のメモリ部ＭＥＭの構成が異なっている。
　即ち、図１７、図１８Ａ及び図１８Ｂに示すように、この第８実施形態のメモリ部ＭＥＭは、上述の第３実施形態の図８Ａに示す幅狭部分４１ａと、上述の第４実施形態の図１０に示す溝部４２とを組み合わせた構成になっている。溝部４２は、２つの幅狭部分４１ａに対応して２つ設けられている。そして、２つの溝部４２は、幅狭部分４１ａと同様に、平面視でｎ型の半導体領域４１での信号電荷転送方向と交差する方向に並んで配置されている。
　この第８実施形態に係る固体撮像装置においても、上述の第４実施形態に係る固体撮像装置と同様の効果が得られる。
　また、この第８実施形態では、ｎ型の半導体領域４１と電極４５の側面４１ｂとの間に介在される絶縁膜４４の面積が第４実施形態と比較して大きくなり、容量が増加する。
　なお、この第８実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　なお、上述の第１実施形態から第８実施形態の何れかを２つ以上組み合わせてもよい。
　〔第９実施形態〕
この第９実施形態では、光検出装置として、測距センサに本技術（本開示に係る技術）を適用した一例について説明する。
　この第９実施形態に係る測距センサ１Ｂは、図１９Ａ及び図１９Ｂに示す画素１１ｂを備えている。図１９Ｂでは１つの画素１１ａを例示しているが、画素１１ｂは、上述の第１実施形態の図１に示す画素１１と同様に、Ｘ方向及びＹ方向のそれぞれの方向に繰り返し配置され、図１に示す画素アレイ部２Ａを構成している。
　図１９Ａに示すように、画素１１ｂは、光電変換素子としてフォトダイオードＰＤを備えている。また、画素１１ｂは、第１転送トランジスタＶＧ、第２転送トランジスタＴＧ、メモリ部ＭＥＭ、フローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び、選択トランジスタＳＥＬをそれぞれ２個ずつ有する。
　ここで、画素１１ｂにおいて２個ずつ設けられる第１転送トランジスタＶＧ、第２転送トランジスタＴＧ、メモリ部ＭＥＭ、フローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び、選択トランジスタＳＥＬのそれぞれを区別する場合、図１９Ａ及び図１９Ｂに示されるように、第１転送トランジスタＶＧ１及びＶＧ２、第２転送トランジスタＴＧ１及びＴＧＴＧ２、メモリ部ＭＥＭ１及びＭＥＭ２、フローティングディフュージョンＦＤ１及びＦＤ２、増幅トランジスタＡＭＰ１及びＡＭＰ２、並びに、選択トランジスタＳＥＬ１及びＳＥＬ２のように称する。
　第１転送トランジスタＶＧ、第２転送トランジスタＴＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び、選択トランジスタＳＥＬは、例えば、ｎチャネル導電型のＭＯＳトランジスタで構成されている。
　第１転送トランジスタＶＧ１は、ゲート電極に供給される第１転送駆動信号ＶＧ１ｇがアクティブ状態になるとこれに応答して導通状態になることで、フォトダイオードＰＤに蓄積されている信号電荷をメモリ部ＭＥＭ１に転送する。第１転送トランジスタＶＧ２は、ゲート電極に供給される第１転送駆動信号ＶＧ２ｇがアクティブ状態になるとこれに応答して導通状態になることで、フォトダイオードＰＤに蓄積されている電荷をメモリ部ＭＥＭ２に転送する。
　第２転送トランジスタＴＧ１は、ゲート電極に供給される第２転送駆動信号ＴＧ１ｇがアクティブ状態になるとこれに応答して導通状態になることで、メモリ部ＭＥＭ１に蓄積されている信号電荷を、フローティングディフュージョンＦＤ１に転送する。第２転送トランジスタＴＧ２は、ゲート電極に供給される第２転送駆動信号ＴＧ２ｇがアクティブ状態になるとこれに応答して導通状態になることで、メモリ部ＭＥＭ２に蓄積されている電荷を、フローティングディフュージョンＦＤ２に転送する。
　リセットトランジスタＲＳＴ１は、ゲート電極に供給されるリセット駆動信号ＲＳＴ１ｇがアクティブ状態になるとこれに応答して導通状態になることで、フローティングディフュージョンＦＤ１の電位をリセットする。リセットトランジスタＲＳＴ２は、ゲート電極に供給されるリセット駆動信号ＲＳＴ２ｇがアクティブ状態になるとこれに応答して導通状態になることで、フローティングディフュージョンＦＤ２の電位をリセットする。なお、リセットトランジスタＲＳＴ１及びＲＳＴ２がアクティブ状態とされるとき、第２転送トランジスタＴＧ１及びＴＧ２も同時にアクティブ状態とされ、メモリ部ＭＥＭ１及びＭＥＭ２もリセットされる。
　増幅トランジスタＡＭＰ１は、ソース電極が選択トランジスタＳＥＬ１を介して垂直信号線２９Ａに接続されることにより、不図示の定電流源と接続し、ソースフォロワ回路を構成する。増幅トランジスタＡＭＰ２は、ソース電極が選択トランジスタＳＥＬ２介して垂直信号線２９Ｂに接続されることにより、不図示の定電流源と接続し、ソースフォロワ回路を構成する。
　選択トランジスタＳＥＬ１は、増幅トランジスタＡＭＰ１のソース電極と垂直信号線２９Ａとの間に接続されている。選択トランジスタＳＥＬ１は、ゲート電極に供給される選択信号ＳＥＬ１ｇがアクティブ状態になるとこれに応答して導通状態となり、増幅トランジスタＡＭＰ１から出力される検出信号ＶＳＬ１を垂直信号線２９Ａに出力する。
　フローティングディフュージョンＦＤ１及びＦＤ２は、フォトダイオードＰＤから転送された電荷を一時保持する電荷蓄積部である。
　選択トランジスタＳＥＬ２は、増幅トランジスタＡＭＰ２のソース電極と垂直信号線２９Ｂとの間に接続されている。選択トランジスタＳＥＬ２は、ゲート電極に供給される選択信号ＳＥＬ２ｇがアクティブ状態になるとこれに応答して導通状態となり、増幅トランジスタＡＭＰ２から出力される検出信号ＶＳＬ２を垂直信号線２９Ｂに出力する。
　第１転送トランジスタＶＧ１及びＶＧ２、第２転送トランジスタＴＧ１及びＴＧ２、増幅トランジスタＡＭＰ１及びＡＭＰ２、選択トランジスタＳＥＬ１及びＳＥＬ２は、垂直駆動部によって制御される。
　図１９Ａの画素回路では、フォトダイオードＰＤで発生した信号電荷が、メモリ部ＭＥＭ１とＭＥＭ２とに振り分けられて、蓄積（保持）される。そして、読み出されるタイミングで、メモリ部ＭＥＭ１とＭＥＭ２に保持されている信号電荷が、それぞれ、フローティングディフュージョンＦＤ１とＦＤ２に転送され、画素１１ｂから出力される。即ち、画素１１ｂは、フォトダイオードＰＤで光電変換された信号電荷を各々のフローティングディフュージョンＦＤ１，ＦＤ２に転送する２つの転送系（第１転送系ＴＦＳ１、第２転送系ＴＦＳ２）を含む。
　第１転送系ＴＦＳ１は、メモリ部ＭＥＭ１（第１電荷保持部）及びフローティングディフュージョンＦＤ１（第２電荷保持部）と、フォトダイオードＰＤ（光電変換部）で光電変換された信号電荷をメモリ部ＥＭＥ１に転送する第１転送トランジスタＶＧ１と、第１転送トランジスタＶＧ１で転送されてメモリ部ＭＥＭ１に保持された信号電荷をフローティングディフュージョンＦＤ１に転送する第２転送トランジスタＴＧ１と、を含む。
　第２転送系ＴＦＳ２は、メモリ部ＭＥＭ２（第１電荷保持部）及びフローティングディフュージョンＦＤ２（第２電荷保持部）と、フォトダイオードＰＤ（光電変換部）で光電変換された信号電荷をメモリ部ＥＭＥ２に転送する第１転送トランジスタＶＧ２と、第１転送トランジスタＶＧ２で転送されてメモリ部ＭＥＭ２に保持された信号電荷をフローティングディフュージョンＦＤ２に転送する第２転送トランジスタＴＧ２と、を含む。
　図１９Ｂに示すように、画素１１ｂは、矩形の平面形状になっている。矩形の画素１１ｂの中央領域には、フォトダイオードＰＤが配置されている。画素１１ｂは、Ｘ方向において互いに反対側に位置する第１の辺１１ｂ１及び１１ｂ２と、Ｙ方向において互いに反対側に位置する第３の辺１１ｂ３及び第４の辺１１ｂ４とを有する。
　図１９Ｂに示すように、平面視でフォトダイオードＰＤの外側であって、画素１１ｂの中央領域から第１の辺１１ｂ１に向かって第１転送トランジスタＶＧ１及びメモリ部ＭＥＭ１がこの順でＸ方向に並んで配置されている。また、画素１１ｂの第１の辺１１ｂ１側において、平面視でＸ方向と交差するＹ方向に沿ってメモリ部ＭＥＭ１、第２転送トランジスタＴＧ１及びフローティングディフュージョンＦＤ１がこの順で配置されている。メモリ部ＭＥＭ１、第２転送トランジスタＴＧ１及びフローティングディフュージョンＦＤ１は、この順でメモリ部ＭＥＭ１での信号電荷の転送方向ａに向かって配置されている。
　図１９Ｂに示すように、平面視でフォトダイオードＰＤの外側であって、画素１１ｂの中央領域から第２の辺１１ｂ２に向かって第１転送トランジスタＶＧ２及びメモリ部ＭＥＭ２がこの順でＸ方向に並んで配置されている。また、画素１１ｂの第２の辺１１ｂ２側において、平面視でＸ方向と交差するＹ方向に沿ってメモリ部ＭＥＭ２、第２転送トランジスタＴＧ２及びフローティングディフュージョンＦＤ２がこの順で配置されている。メモリ部ＭＥＭ２、第２転送トランジスタＴＧ２及びフローティングディフュージョンＦＤ２は、この順でメモリ部ＭＥＭ２での信号電荷の転送方向ａに向かって配置されている。
　フォトダイオードＰＤの外側であって、矩形の画素１１ｂの第３の辺１１ｂ３側に、この第３の辺１１ｂ３に沿って選択トランジスタＳＥＬ１、増幅トランジスタＡＭＰ１及びリセットトランジスタＲＳＴ１がこの順で配置されている。
　フォトダイオードＰＤの外側であって、矩形の画素１１ｂの第４の辺１１ｂ４側に、この第４の辺１１ｂ４に沿って選択トランジスタＳＥＬ２、増幅トランジスタＡＭＰ２及びリセットトランジスタＲＳＴ２がこの順で配置されている。
　図１９Ｂに示すように、メモリ部ＭＥＭ１での信号電荷の転送方向ａと、メモリ部ＭＥＭ２での信号電荷の転送方向ａは、逆方向を向いている。したがって、メモリ部ＭＥＭ１の幅は、画素１１ｂの第３の辺１１ｂ３側から第４の辺１１ｂ４側に向かってフローティングディフュージョンＦＤ１から遠ざかるにつれて狭くなっている。一方、メモリ部ＭＥＭ２の幅は、画素１１ｂの第４の辺１１ｂ４側から第３の辺１１ｂ３側に向かってフローティングディフュージョンＦＤ２から遠ざかるにつれて狭くなっている。そして、メモリ部ＭＥＭ１及びＭＥＭ２は、例えば上述の第１実施形態の図４及び図５Ａから図５Ｃに示すメモリ部ＭＥＭと同様の構成になっている。
　この第９実施形態に係る測距センサ１Ｂにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様に、狭チャネル効果により、信号電荷を確実に転送することが可能となる。
　また、この第９実施形態に係る測距センサ１Ｂによれば、信号電荷を確実に転送することが可能となるので、測距誤差を縮小することができ、より正確な距離の測定が可能となる。
　なお、この第９実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　〔第１０実施形態〕
　本技術の第１０実施形態に係る測距センサは、基本的に上述の第９実施形態に係る測距センサ１Ｂと同様の構成になっており、メモリ部の平面形状が異なっている。
　即ち、図２０に示すように、メモリ部ＭＥＭ１は、メモリ部ＭＥＭ１の電極４５の一辺が第１転送トランジスタＶＧ１のゲート電極４７ｃの一辺に沿う平面形状になっている。同様に、メモリ部ＭＥＭ２は、メモリ部ＭＥＭ２の電極４５の一辺が第１転送トランジスタＶＧ２のゲート電極４７ｃの一辺に沿う平面形状になっている。このような形状とすることにより、第１転送トランジスタＶＧ１とメモリ部ＭＥＭ１との間にポテンシャルバリアが形成され難くなり、第１転送トランジスタＶＧ１からメモリ部ＭＥＭ１へ信号電荷が転送され易くなる。同様に、第１転送トランジスタＶＧ２とメモリ部ＭＥＭ２との間にポテンシャルバリアが形成され難くなり、第１転送トランジスタＶＧ２からメモリ部ＭＥＭ２へ信号電荷が転送され易くなる。
　また、この第１０実施形態に係る測距センサにおいても、上述の第９実施形態に係る測距センサ１Ｂと同様に、狭チャネル効果により、信号電荷を確実に転送することが可能となる。
　また、信号電荷を確実に転送することが可能となるので、この第１０実施形態に係る測距センサにおいても、上述の第９実施形態の測距センサ１Ｂと同様に、測距誤差を縮小することができ、より正確な距離の測定が可能となる。
　なお、この第１０実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　〔第１１実施形態〕
　本技術の第１１実施形態に係る測距センサは、基本的に上述の第１０実施形態に係る測距センサと同様の構成になっており、メモリ部の配置が異なっている。
　即ち、図２１に示すように、メモリ部ＭＥＭ１及びＭＥＭ２は、Ｘ方向で互いに隣り合う２つの画素１１ｂに亘って配置されている。メモリ部ＭＥＭ１及びＭＥＭ２は、Ｘ方向で互いに隣り合う２つの画素１１ｂ同士で領域を共有して配置されている。そして、一方の画素１１ｂのメモリ部ＭＥＭ１、及び他方の画素１１ｂのメモリ部ＭＥＭ２は、各々の傾斜面が互いに向かい合う状態で配置されている。このように、互いに隣り合う２つの画素１１ｂに亘って一方の画素１１ｂのメモリ部ＭＥＭ１及び他方の画素１１ｂのメモリ部ＭＥＭ２を配置することにより、画素１１ｂの平面サイズを大きくすることなく、メモリ部ＭＥＭ１及びＭＥＭ２の各々の容量を増加することができる。
　また、この第１１実施形態に係る測距センサにおいても、上述の第９実施形態に係る測距センサ１Ｂと同様に、狭チャネル効果により、信号電荷を確実に転送することが可能となる。
　また、信号電荷を確実に転送することが可能となるので、この第１１実施形態に係る測距センサにおいても、上述の第９実施形態の測距センサ１Ｂと同様に、測距誤差を縮小することができ、より正確な距離の測定が可能となる。
　なお、この第１１実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　〔第１２実施形態〕
　本技術の第１２実施形態に係る測距センサは、基本的に上述の第１１実施形態に係る測距センサと同様の構成になっており、第２転送トランジスタのゲート電極の形状が異なっている。
　即ち、図２２に示すように、第２転送トランジスタＴＧ１のゲート電極４７ｄは、メモリ部ＭＥＭ１の幅方向の一端側から他端側に亘って延伸している。また、第２転送トランジスタＴＧ２のゲート電極４７ｄは、メモリ部ＭＥＭ２の幅方向の一端側から他端側に亘って延伸している。このような構成とすることにより、第２転送トランジスタＴＧ１のゲート電極４７ｄのゲート幅Ｗｇが広くなるので、メモリ部ＭＥＭ１から第２転送トランジスタＴＧ１へ信号電荷が転送され易くなる。同様に、第２転送トランジスタＴＧ２のゲート電極４７ｄのゲート幅Ｗｇが広くなるので、メモリ部ＭＥＭ２から第２転送トランジスタＴＧ２へ信号電荷が転送され易くなる。
　また、この第１２実施形態に係る測距センサにおいても、上述の第９実施形態に係る測距センサ１Ｂと同様に、狭チャネル効果により、信号電荷を確実に転送することが可能となる。
　また、信号電荷を確実に転送することが可能となるので、この第１２実施形態に係る測距センサにおいても、上述の第９実施形態の測距センサ１Ｂと同様に、測距誤差を縮小することができ、より正確な距離の測定が可能となる。
　なお、この第１２実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　〔第１３実施形態〕
　本技術の第１３実施形態に係る測距センサは、基本的に上述の第１０実施形態に係る測距センサと同様の構成になっており、メモリ部の配置が異なっている。
　即ち、図２３に示すように、フローティングディフュージョンＦＤ１及びＦＤ２は、Ｙ方向で互いに隣り合う他の画素１１ｂ内に配置されている。即ち、Ｙ方向に互いに隣り合う画素１１ｂ同士で領域を共有している。このような構成とすることにより、画素１１ｂの平面サイズを大きくすることなく、メモリ部ＭＥＭ１及びＭＥＭ２の各々の容量を増加することができる。
　また、この第１３実施形態に係る測距センサにおいても、上述の第９実施形態に係る測距センサ１Ｂと同様に、狭チャネル効果により、信号電荷を確実に転送することが可能となる。
　また、信号電荷を確実に転送することが可能となるので、この第１３実施形態に係る測距センサにおいても、上述の第９実施形態の測距センサ１Ｂと同様に、測距誤差を縮小することができ、より正確な距離の測定が可能となる。
　なお、この第１３実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　〔第１４実施形態〕
　本技術の第１４実施形態に係る測距センサは、基本的に上述の第９実施形態に係る測距センサと同様の構成になっており、以下の構成が異なっている。
　即ち、図２４に示すように、この第１４実施形態のメモリ部ＭＥＭ１及びＭＥＭ２は、上述の第２実施形態の図７Ａ及び図７Ｂに示すメモリ部ＭＥＭの平面パターンが適用されている。具体的には、図７Ａ及び図７Ｂを参照して説明すると、メモリ部ＭＥＭ１及びＭＥＭ２の各々に含まれる幅狭部分４１ｂは、フローティングディフュージョンＦＤ１，ＦＤ２から遠ざかるにつれて段階的（階段状）に幅が狭くなっている。換言すれば、幅狭部分４１ｂは、半導体領域４１での電荷転送方向ａの下流側（フローティングディフュージョンＦＤ１，ＦＤ２側）から上流側に向かって幅が段階的に狭くなっている。
　この第１４実施形態に係る測距センサにおいても、上述の第９実施形態に係る測距センサ１Ｂと同様に、狭チャネル効果により、信号電荷を確実に転送することが可能となる。
　また、信号電荷を確実に転送することが可能となるので、この第１４実施形態に係る測距センサにおいても、上述の第９実施形態の測距センサ１Ｂと同様に、測距誤差を縮小することができ、より正確な距離の測定が可能となる。
　なお、この第１４実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　〔第１５実施形態〕
　本技術の第１５実施形態に係る測距センサは、基本的に上述の第９実施形態に係る測距センサ１Ｂと同様の構成になっており、以下の構成が異なっている。
　即ち、図２５に示すように、この第１５実施形態のメモリ部ＭＥＭ１及びＭＥＭ２は、上述の第３実施形態の図８Ａ及び図８Ｂに示すメモリ部ＭＥＭの平面パターンが適用されている。具体的には、図８Ａ及び図８Ｂを参照して説明すると、メモリ部ＭＥＭ１及びＭＥＭ２の各々に含まれる幅狭部分４１ａは、半導体領域４１での電荷搬送方向ａと交差する方向に並んで配置された複数の幅狭部分４１ａを含む。この第１５実施形態では、半導体領域４１は、２つの幅狭部分４１ａを含む。その他の構成は、上述の第１実施形態と同様である。
　この第１５実施形態に係る測距センサにおいても、上述の第９実施形態に係る測距センサ１Ｂと同様に、狭チャネル効果により、信号電荷を確実に転送することが可能となる。
　また、信号電荷を確実に転送することが可能となるので、この第１５実施形態に係る測距センサにおいても、上述の第９実施形態の測距センサ１Ｂと同様に、測距誤差を縮小することができ、より正確な距離の測定が可能となる。
　なお、この１５実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　〔第１６実施形態〕
　本技術の第１６実施形態に係る測距センサは、基本的に上述の第９実施形態に係る測距センサ１Ｂと同様の構成になっており、以下の構成が異なっている。
　即ち、図２６及び図２７に示すように、この第１６実施形態のメモリ部ＭＥＭ１及びＭＥＭ２は、上述の第４実施形態の図９及び図１０に示すメモリ部ＭＥＭの構成が適用されている。具体的には、図２６及び図２７に示すように、この第１６実施形態のメモリ部ＭＥＭ１は、半導体層３０の第１の面Ｓ１の表層部に第１の面Ｓ１から半導体層３０の厚さ方向に窪む溝部４２と、この溝部４２の底面及び側面（内壁面）と向かい合って半導体層３０（ｐ型のウェル領域３２）に設けられたｎ型の半導体領域４１と、この溝部４２の底面及び側面（内壁面）に沿って設けられた絶縁膜４４と、この溝部４２に絶縁膜４４を介して設けられた電極４５と、を含む。そして、ｎ型の半導体領域４１は、幅狭部分４１ａを含む。同様に、この第１６実施形態のメモリ部ＭＥＭ２においても、この第１６実施形態のメモリ部ＭＥＭ１と同様の構成になっている。
　この第１６実施形態に係る測距センサにおいても、上述の第９実施形態に係る測距センサ１Ｂと同様に、狭チャネル効果により、信号電荷を確実に転送することが可能となる。
　また、信号電荷を確実に転送することが可能となるので、この第１６実施形態に係る測距センサにおいても、上述の第９実施形態の測距センサ１Ｂと同様に、測距誤差を縮小することができ、より正確な距離の測定が可能となる。
　また、この第１６実施形態に係る測距センサにおいても、上述の実施形態４と同様の効果が得られる。
　なお、この１６実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　〔第１７実施形態〕
　本技術の第１７実施形態に係る測距センサは、基本的に上述の第９実施形態に係る測距センサ１Ｂと同様の構成になっており、以下の構成が異なっている。
　即ち、図２８及び図２９Ａから図２９Ｃに示すように、この第１７実施形態のメモリ部ＭＥＭ１は、上述の第５実施形態の図１１及び図１２Ａから図１２Ｃに示すメモリ部ＭＥＭの構成が適用されている。図示していないが、メモリ部ＭＥＭ２においても、メモリ部ＭＥＭ１と同様の構成が適用されている。メモリ部ＭＥＭ１及びＭＥＭ２の具体的な構成については、上述の第５実施形態に記載されているので、この第１７実施形態での詳細な説明は省略する。
　この第１６実施形態に係る測距センサにおいても、上述の第９実施形態に係る測距センサ１Ｂと同様に、狭チャネル効果により、信号電荷を確実に転送することが可能となる。
　また、信号電荷を確実に転送することが可能となるので、この第１７実施形態に係る測距センサにおいても、上述の第９実施形態の測距センサ１Ｂと同様に、測距誤差を縮小することができ、より正確な距離の測定が可能となる。
　また、この第１６実施形態に係る測距センサにおいても、上述の第５実施形態の固体撮像装置と同様の効果が得られる。
　なお、この１７実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　〔第１８実施形態〕
　本技術の第１８実施形態に係る測距センサは、基本的に上述の第９実施形態に係る測距センサ１Ｂと同様の構成になっており、以下の構成が異なっている。
　即ち、図３０及び図３１Ａから図３１Ｃに示すように、この第１８実施形態のメモリ部ＭＥＭ１は、上述の第６実施形態の図１３及び図１４Ａから図１４Ｃに示すメモリ部ＭＥＭの構成が適用されている。図示していないが、この第１８実施形態のメモリ部ＭＥＭ２においても、メモリ部ＭＥＭ１と同様の構成が適用されている。メモリ部ＭＥＭ１及びＭＥＭ２の具体的な構成については、上述の第６実施形態に記載されているので、この第１８実施形態での詳細な説明は省略する。
　この第１８実施形態に係る測距センサにおいても、上述の第９実施形態に係る測距センサ１Ｂと同様に、狭チャネル効果により、信号電荷を確実に転送することが可能となる。
　また、信号電荷を確実に転送することが可能となるので、この第１８実施形態に係る測距センサにおいても、上述の第９実施形態の測距センサ１Ｂと同様に、測距誤差を縮小することができ、より正確な距離の測定が可能となる。
　また、この第１８実施形態に係る測距センサにおいても、上述の第６実施形態の固体撮像装置と同様の効果が得られる。
　なお、この１８実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　〔第１９実施形態〕
　本技術の第１９実施形態に係る測距センサは、基本的に上述の第９実施形態に係る測距センサ１Ｂと同様の構成になっており、以下の構成が異なっている。
　即ち、図３２及び図３３に示すように、この第１９実施形態のメモリ部ＭＥＭ１は、上述の第７実施形態の図１５及び図１６に示すメモリ部ＭＥＭと同様の構成が適用されている。図示していないが、この第１９実施形態のメモリ部ＭＥＭ２においても、この第１９実施形態のメモリ部ＭＥＭ１と同様の構成が適用されている。メモリ部ＭＥＭ１及びＭＥＭ２の具体的な構成については、上述の第７実施形態に記載されているので、この第１９実施形態での詳細な説明は省略する。
　この第１９実施形態に係る測距センサにおいても、上述の第９実施形態に係る測距センサ１Ｂと同様に、狭チャネル効果により、信号電荷を確実に転送することが可能となる。
　また、信号電荷を確実に転送することが可能となるので、この第１９実施形態に係る測距センサにおいても、上述の第９実施形態の測距センサ１Ｂと同様に、測距誤差を縮小することができ、より正確な距離の測定が可能となる。
　また、この第１９実施形態に係る測距センサにおいても、上述の第７実施形態の固体撮像装置と同様の効果が得られる。
　なお、この第１９実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　〔第２０実施形態〕
　本技術の第２０実施形態に係る測距センサは、基本的に上述の第９実施形態に係る測距センサ１Ｂと同様の構成になっており、以下の構成が異なっている。
　即ち、図３４、図３５Ａ及び図３５Ｂに示すように、この第２０実施形態のメモリ部ＭＥＭ１は、上述の第８実施形態の図１７、図１８Ａ及び図１８Ｂに示すメモリ部ＭＥＭと同様の構成が適用されている。図示していないが、この第２０実施形態のメモリ部ＭＥＭ２においても、この第２０実施形態のメモリ部ＭＥＭ１と同様の構成が適用されている。メモリ部ＭＥＭ１及びＭＥＭ２の具体的な構成については、上述の第８実施形態に記載されているので、この第２０実施形態での詳細な説明は省略する。
　この第２０実施形態に係る測距センサにおいても、上述の第９実施形態に係る測距センサ１Ｂと同様に、狭チャネル効果により、信号電荷を確実に転送することが可能となる。
　また、信号電荷を確実に転送することが可能となるので、この第２０実施形態に係る測距センサにおいても、上述の第９実施形態の測距センサ１Ｂと同様に、測距誤差を縮小することができ、より正確な距離の測定が可能となる。
　また、この第２０実施形態に係る測距センサにおいても、上述の第８実施形態の固体撮像装置１と同様の効果が得られる。
　なお、この２０実施形態においても、ｎ型の半導体領域４１の平面形状は、電極４５の平面形状と大きさ及び形状が類似し、半導体領域４１と電極４５との間に介在される絶縁膜４４の平面形状も電極４５の平面形状と大きさ及び形状が類似していることが好ましい。
　なお、上述の第１から第２０実施形態では、ｎ型の半導体領域４１の幅について、信号電荷の転送方向ａの上流側が信号電荷の転送方向ａの下流側よりも狭くなっていると定義したが、電極４５の幅について、信号電荷の転送方向ａの上流側が信号電荷の転送方向ａの下流側よりも狭くなっていると定義してもよい。
　〔第２１実施形態〕
　≪電子機器への応用例≫
　本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図３６は、本技術の第２１実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
　図３６に示すように、電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。この電子機器１００は、固体撮像装置１０１として本技術の第１実形態から第２０実施形態に係る固体撮像装置及び測距センサを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
　光学レンズ１０２は、被写体からの像光（入射光１０６）を固体撮像装置１０１の撮像面上に結像させる。これにより、固体撮像装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、固体撮像装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、固体撮像装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の信号転送を行なう。信号処理回路１０５は、固体撮像装置１０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、第２１実施形態の電子機器１００では、固体撮像装置１０１において光反射抑制部により、遮光膜や、空気層と接する絶縁膜での光反射が抑制させているため、フレを抑制することができ、画質の向上を図ることができる。
　なお、上述の実施形態の固体撮像装置を適用できる電子機器１００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Time of Flight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの素子分離領域の構造として、上述した素子分離領域の構造を採用することができる。
　なお、本技術は、以下のような構成を取ることができる。
（１）
　厚さ方向に互に反対側に位置する第１の面及び第２の面を有する半導体層と、
　前記半導体層に設けられた光電変換部と、
　前記半導体層の前記第１の面側に設けられた第１及び第２電荷保持部と、
　前記光電変換部で光電変換された信号電荷を前記第１電荷保持部に転送する第１転送トランジスタと、
　前記第１転送トランジスタで転送されて前記第１電荷保持部に保持された前記信号電荷を前記第２電荷保持部に転送する第２転送トランジスタと、を備え、
　前記第１電荷保持部は、
　前記半導体層の第１の面側に設けられた半導体領域と、
　前記半導体領域に絶縁膜を介して積層された電極と、を含み、
　前記電極の幅は、前記信号電荷の転送方向上流側が前記信号電荷の転送方向の下流側よりも狭くなっている、光検出装置。
（２）
　前記電極の幅は、前記第２電極保持部側とは反対側が前記第２電荷保持部側よりも狭くなっている、上記（１）に記載の光検出装置。
（３）
　前記第１転送トランジスタ及び前記第１電荷保持部は、平面視で第１方向に並んで配置され、
　前記第２電荷保持部、前記第２トランジスタ及び前記第１電荷保持部は、平面視で前記第１方向と交差する第２方向に並んで配置されている、上記（１）又は（２）に記載の光検出装置。
（４）
　前記電極は、前記第２電荷保持部から遠ざかるにつれて徐々に幅が狭くなる狭幅部を含む、上記（１）から（３）の何れかに記載の光検出装置。
（５）
　前記電極は、前記第２電荷保持部から遠ざかるにつれて段階的に幅が狭くなる幅狭部を含む、上記（１）から（３）の何れかに記載の光検出装置。
（６）
　前記電極は、平面視で前記信号電荷の転送方向と交差する方向に並んで配置された複数の前記幅狭部分を含む、上記（４）又は（５）に記載の光検出装置。
（７）
　前記第１電荷保持部は、前記半導体領域内に設けられた溝部を更に含み、
　前記電極は、前記溝部に設けられ、
　前記半導体領域は、前記溝部内において、前記絶縁膜を介して前記電極の底面及び側面と向かい合っている、上記（１）から（６）の何れかに記載の光検出装置。
（８）
　前記溝部の深さは、前記信号電荷の転送方向の下流側が前記信号電荷の転送方向の上流側よりも浅くなっている、上記（７）に記載の光検出装置。
（９）
　前記溝部の深さは、前記第２電荷保持部に近づくにつれて徐々に浅くなっている、上記（８）に記載の光検出装置。
（１０）
　前記溝部の深さは、前記第２電荷保持部に近づくにつれて段階的に浅くなっている、上記（８）に記載の光検出装置。
（１１）
　前記溝部は、前記信号電荷の転送方向と交差する方向に並んで２つ以上設けられている、上記（７）から（１０）の何れかに記載の光検出装置。
（１２）
　前記第１電荷保持部は、前記半導体領域と前記絶縁膜との間に配置されたピニング層を更に含む、上記（１）から（１１）の何れかに記載の光検出装置。
（１３）
　前記電極は、前記第１転送トランジスタのゲート電極と一体化されている、上記（１）から（１２）の何れかに記載の光検出装置。
（１４）
　厚さ方向に互に反対側に位置する第１の面及び第２の面を有する半導体層と、
　前記半導体層に設けられた複数の画素と、を備え、
　前記複数の画素の各々は、
　前記半導体層に設けられた光電変換部と、
　前記光電変換部で光電変換された信号電荷を各々の第２電荷保持部に転送する２つの転送系を含み、
　前記２つの転送系の各々は、
　前記半導体層の前記第１の面側に設けられた第１電荷保持部及び前記第２電荷保持部と、
　前記光電変換部で光電変換された信号電荷を前記第１電荷保持部に転送する第１転送トランジスタと、
　前記第１転送トランジスタで転送されて前記第１電荷保持部に保持された前記信号電荷を前記第２電荷保持部に転送する第２転送トランジスタと、を備え、
　前記第１電荷保持部は、
　前記半導体層の第１の面側に設けられた半導体領域と、
　前記半導体領域に絶縁膜を介して積層された電極と、を含み、
　前記電極の幅は、前記信号電荷の転送方向の上流側が前記信号電荷の転送方向の下流側よりも狭くなっている、光検出装置。
（１５）
　前記第１転送トランジスタ及び前記第１電荷保持部は、平面視で第１方向に並んで配置され、
　前記第２電荷保持部、前記第２トランジスタ及び前記第１電荷保持部は、平面視で前記第１方向と交差する第２方向に並んで配置されている、上記（１４）に載の光検出装置。（１６）
　前記第１電荷保持部は、前記第１電荷保持部の電極の一辺が前記第１転送トランジスタのゲート電極の一辺に沿う平面形状になっている、上記（１４）又は（１５）に記載の光検出装置。
（１７）
　第１電荷保持部は、前記第１方向で互いに隣り合う２つの前記画素に亘って配置されている、上記（１５）に記載の光検出装置。
（１８）
　前記第２転送トランジスタのゲート電極は、前記第１電荷保持部の幅方向の一端側から他端側に亘って延伸している、上記（１４）から（１７）の何れかに記載の光検出装置。（１９）
　前記第２電荷保持部は、前記第２方向で隣り合う他の前記画素内に配置されている、上記（１５）に記載の光検出装置。
（２０）
　前記電極の幅は、前記第２電極保持部側とは反対側が前記第２電荷保持部側よりも狭くなっている、上記（１４）に記載の光検出装置。
（２１）
　前記電極は、前記第２電荷保持部から遠ざかるにつれて徐々に幅が狭くなる狭幅部を含む、上記（１４）から（２０）の何れかに記載の光検出装置。
（２２）
　前記電極は、前記第２電荷保持部から遠ざかるにつれて段階的に幅が狭くなる幅狭部を含む、上記（１４）から（２０）の何れかに記載の光検出装置。
（２３）
　前記幅狭部は、平面視で前記信号電荷の転送方向と交差する方向に並んで２つ以上設けられている、上記（１４）から（２２）の何れかに記載の光検出装置。
（２４）
　前記第１電荷保持部は、前記半導体領域内に設けられた溝部を更に含み、
　前記電極は、前記溝部に設けられ、
　前記電極は、前記溝部内において、前記絶縁膜を介して前記電極の底面及び側面と向かい合っている、上記（１４から（２３）の何れかに記載の光検出装置。
（２５）
　前記溝部の深さは、前記信号電荷の転送方向の上流側が前記信号電荷の転送方向の下流側よりも浅くなっている、上記（２４）に記載の光検出装置。
（２６）
　前記溝部の深さは、前記第２電荷保持部に近づくにつれて徐々に浅くなっている、上記（２４）に記載の光検出装置。
（２７）
　前記溝部の深さは、前記第２電荷保持部に近づくにつれて段階的に浅くなっている、上記（２４）に記載の光検出装置。
（２８）
　前記溝部は、前記信号電荷の転送方向と交差する方向に並んで２つ以上設けられている、上記（２４）から（２７）の何れかに記載の光検出装置。
（２９）
　前記第１電荷保持部は、前記半導体領域と前記絶縁膜との間に配置されたピニング層を更に含む、上記（１４）から２８）の何れかに記載の光検出装置。
（３０）
　上記（１）又は（１４）に記載の光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備えている電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１Ａ　固体撮像装置
　１Ｂ　測距センサ
　２　半導体チップ
　１１　画素
　１２　読み出し回路
　３０　半導体層
　３２　ｐ型のウェル領域
　３３　ｎ型の半導体領域
　３４　ｐ型の半導体領域
　３６　ｎ型の半導体領域
　３８　ｎ型の半導体領域
　４１　ｎ型の半導体領域
　４１ａ，４１ｂ　幅狭部分
　４４　絶縁膜
　４５電極
　ＦＤ　フローティングディフュージョン
　ＭＥＭ　メモリ部
　ＯＦＤ　オーバーフロードレイン
　ＯＦＧ　排出トランジスタ
　ＰＤ　フォトダイオード
　ＴＲＧ　第２転送トランジスタ
　ＴＲＸ　第１転送トランジスタ

Claims (20)

  1. 　厚さ方向に互に反対側に位置する第１の面及び第２の面を有する半導体層と、
    　前記半導体層に設けられた光電変換部と、
    　前記半導体層の前記第１の面側に設けられた第１及び第２電荷保持部と、
    　前記光電変換部で光電変換された信号電荷を前記第１電荷保持部に転送する第１転送トランジスタと、
    　前記第１転送トランジスタで転送されて前記第１電荷保持部に保持された前記信号電荷を前記第２電荷保持部に転送する第２転送トランジスタと、を備え、
    　前記第１電荷保持部は、
    　前記半導体層の第１の面側に設けられた半導体領域と、
    　前記半導体領域に絶縁膜を介して積層された電極と、を含み、
    　前記電極の幅は、前記信号電荷の転送方向の上流側が前記信号電荷の転送方向の下流側よりも狭くなっている、光検出装置。
  2. 　前記電極の幅は、前記第２電荷保持部側とは反対側が前記第２電荷保持部側よりも狭くなっている、請求項１に記載の光検出装置。
  3. 　前記第１転送トランジスタ及び前記第１電荷保持部は、平面視で第１方向に並んで配置され、
    　前記第２電荷保持部、前記第２トランジスタ及び前記第１電荷保持部は、平面視で前記第１方向と交差する第２方向に並んで配置されている、請求項１に記載の光検出装置。
  4. 　前記電極は、前記第２電荷保持部から遠ざかるにつれて徐々に幅が狭くなる狭幅部分を含む、請求項１に記載の光検出装置。
  5. 　前記電極は、前記第２電荷保持部と遠ざかるにつれて段階的に幅が狭くなる幅狭部分を含む、請求項１に記載の光検出装置。
  6. 　前記電極は、平面視で前記信号電荷の転送方向と交差する方向に並んで配置された複数の前記幅狭部分を含む、請求項４に記載の光検出装置。
  7. 　前記第１電荷保持部は、前記半導体領域内に設けられた溝部を更に含み、
    　前記電極は、前記溝部に設けられ、
    　前記半導体領域は、前記溝部内において、前記絶縁膜を介して前記電極の底面及び側面と向かい合っている、請求項１に記載の光検出装置。
  8. 　前記溝部の深さは、前記信号電荷の転送方向の下流側が前記信号電荷の転送方向の上流側よりも浅くなっている、請求項７に記載の光検出装置。
  9. 　前記溝部の深さは、前記第２電荷保持部に近づくにつれて徐々に浅くなっている、請求項８に記載の光検出装置。
  10. 　前記溝部の深さは、前記第２電荷保持部に近づくにつれて段階的に浅くなっている、請求項８に記載の光検出装置。
  11. 　前記溝部は、前記信号電荷の転送方向と交差する方向に並んで２つ以上設けられている、請求項７に記載の光検出装置。
  12. 　前記第１電荷保持部は、前記半導体領域と前記絶縁膜との間に配置されたピニング層を更に含む、請求項１に記載の光検出装置。
  13. 　前記電極は、前記第１転送トランジスタのゲート電極と一体化されている、請求項１に記載の光検出装置。
  14. 　厚さ方向に互に反対側に位置する第１の面及び第２の面を有する半導体層と、
    　前記半導体層に設けられた複数の画素と、を備え、
    　前記複数の画素の各々は、
    　前記半導体層に設けられた光電変換部と、
    　前記光電変換部で光電変換された信号電荷を各々の第２電荷保持部に転送する２つの転送系を含み、
    　前記２つの転送系の各々は、
    　前記半導体層の前記第１の面側に設けられた第１電荷保持部及び前記第２電荷保持部と、
    　前記光電変換部で光電変換された信号電荷を前記第１電荷保持部に転送する第１転送トランジスタと、
    　前記第１転送トランジスタで転送されて前記第１電荷保持部に保持された前記信号電荷を前記第２電荷保持部に転送する第２転送トランジスタと、を備え、
    　前記第１電荷保持部は、
    　前記半導体層の第１の面側に設けられた半導体領域と、
    　前記半導体領域に絶縁膜を介して積層された電極と、を含み、
    　前記電極の幅は、前記信号電荷の転送方向上流側が前記信号電荷の転送方向上流側よりも狭くなっている、光検出装置。
  15. 　前記第１転送トランジスタ及び前記第１電荷保持部は、平面視で第１方向に並んで配置され、
    　前記第２電荷保持部、前記第２トランジスタ及び前記第１電荷保持部は、平面視で前記第１方向と交差する第２方向に並んで配置されている、請求項１４に記載の光検出装置。
  16. 　前記第１電荷保持部は、前記第１電荷保持部の電極の一辺が前記第１転送トランジスタのゲート電極の一辺に沿う平面形状になっている、請求項１４に記載の光検出装置。
  17. 　第１電荷保持部は、前記第１方向で互いに隣り合う２つの前記画素に亘って配置されている、請求項１５に記載の光検出装置。
  18. 　前記第２転送トランジスタのゲート電極は、前記第１電荷保持部の幅方向の一端側から他端側に亘って延伸している、請求項１４に記載の光検出装置。
  19. 　前記第２電荷保持部は、前記第２方向で隣り合う他の前記画素内に配置されている、請求項１５に記載の光検出装置。
  20. 　光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備え、
    　前記光検出装置は、
    　厚さ方向に互に反対側に位置する第１の面及び第２の面を有する半導体層と、
    　前記半導体層に設けられた光電変換部と、
    　前記半導体層の前記第１の面側に設けられた第１及び第２電荷保持部と、
    　前記光電変換部で光電変換された信号電荷を前記第１電荷保持部に転送する第１転送トランジスタと、
    　前記第１転送トランジスタで転送されて前記第１電荷保持部に保持された前記信号電荷を前記第２電荷保持部に転送する第２転送トランジスタと、を備え、
    　前記第１電荷保持部は、
    　前記半導体層の第１の面側に設けられた半導体領域と、
    　前記半導体領域に絶縁膜を介して積層された電極と、を含み、
    　前記電極の幅は、前記信号電荷の転送方向の上流側が前記信号電荷の転送方向の下流側よりも狭くなっている、電子機器。
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