JP7032902B2 - 固体撮像装置、固体撮像装置の製造方法、および電子機器 - Google Patents
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Description
本発明は、光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置、固体撮像装置の製造方法、および電子機器に関するものである。
光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＣＤ（Charge Coupled Device）イメージセンサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
ＣＣＤイメージセンサおよびＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
ＣＣＤイメージセンサおよびＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。
ＣＣＤイメージセンサとＣＭＯＳイメージセンサは、フォトダイオードを光電変換素子に使用するが、光電変換された信号電荷の転送方式が異なる。
ＣＣＤイメージセンサでは、垂直転送部（垂直ＣＣＤ、ＶＣＣＤ）と水平転送部（水平ＣＣＤ、ＨＣＣＤ）により信号電荷を出力部に転送してから電気信号に変換して増幅する。
これに対して、ＣＭＯＳイメージセンサでは、フォトダイオードを含む画素ごとに変換された電荷を増幅して読み出し信号として出力する。
ＣＣＤイメージセンサでは、垂直転送部（垂直ＣＣＤ、ＶＣＣＤ）と水平転送部（水平ＣＣＤ、ＨＣＣＤ）により信号電荷を出力部に転送してから電気信号に変換して増幅する。
これに対して、ＣＭＯＳイメージセンサでは、フォトダイオードを含む画素ごとに変換された電荷を増幅して読み出し信号として出力する。
以下に、ＣＣＤイメージセンサの基本構成について説明する。
図１は、インターライン転送（ＩＴ）型ＣＣＤイメージセンサの基本構成を示す図である。
ＩＴ(Interline Transfer)型ＣＣＤイメージセンサ１は、基本的に感光部２、水平転送部（水平ＣＣＤ）３、および出力部４を含んで構成されている。
感光部２は、行列状に配置され、入射光をその光量に応じた電荷量の信号電荷に変換する複数の画素部２１、および複数の画素部２１の各信号電荷を列単位で垂直転送する遮光された電荷転送部としての垂直転送部（垂直ＣＣＤ）２２を有する。
水平ＣＣＤ３は、複数の垂直ＣＣＤ２２からシフトされた１ライン分の信号電荷を水平走査期間において順次水平に転送する。
出力部４は、転送された信号電荷を信号電圧に変換する、電荷検出用浮遊拡散層であるフローティングディフュージョン（ＦＤ：Floating Diffusion）を含み、ＦＤで得られた信号を図示しない信号処理系に出力する。
感光部２は、行列状に配置され、入射光をその光量に応じた電荷量の信号電荷に変換する複数の画素部２１、および複数の画素部２１の各信号電荷を列単位で垂直転送する遮光された電荷転送部としての垂直転送部（垂直ＣＣＤ）２２を有する。
水平ＣＣＤ３は、複数の垂直ＣＣＤ２２からシフトされた１ライン分の信号電荷を水平走査期間において順次水平に転送する。
出力部４は、転送された信号電荷を信号電圧に変換する、電荷検出用浮遊拡散層であるフローティングディフュージョン（ＦＤ：Floating Diffusion）を含み、ＦＤで得られた信号を図示しない信号処理系に出力する。
このＩＴ型ＣＣＤイメージセンサ１では、垂直ＣＣＤがアナログメモリとして機能し、ラインシフトと水平ＣＣＤ３の水平転送を繰り返して、出力部４から全画素の信号（フレーム信号）を順次出力する。
このＩＴ型ＣＣＤイメージセンサ１は、プログレッシブ読み出し（プログレッシブスキャン）が可能であるが、水平ＣＣＤ３で信号電荷を転送するため、高速転送が困難な構造となっている。
図２は、フレームインターライン転送（ＦＩＴ）型ＣＣＤイメージセンサの基本構成を示す図である。
ＦＩＴ(Frame Interline Transfer)型ＣＣＤイメージセンサ１Ａは、ＩＴ型ＣＣＤイメージセンサ１の感光部２の垂直ＣＣＤ２２の出力段と水平ＣＣＤ３との間に、遮光された電荷蓄積部（ストレージ部）５が配置された構成を有する。
ＦＩＴ型ＣＣＤイメージセンサ１Ａでは、画素部２１から信号電荷（束）を受け取った感光部２の垂直ＣＣＤ２２から、高速フレーム転送により全信号電荷が完全遮光されたストレージ部５に一斉に転送される。
ＦＩＴ型ＣＣＤイメージセンサ１Ａでは、画素部２１から信号電荷（束）を受け取った感光部２の垂直ＣＣＤ２２から、高速フレーム転送により全信号電荷が完全遮光されたストレージ部５に一斉に転送される。
このように、ＦＩＴ型ＣＣＤイメージセンサ１Ａは、感光部２において画素部２１から読み出された信号電荷は垂直ＣＣＤ２２によりストレージ部５に一斉に転送されるため、図１のＩＴ型ＣＣＤイメージセンサ１に比べ、高速転送が可能である。
ただし、ＦＩＴ型ＣＣＤイメージセンサ１Ａは、ストレージ部５を形成するため、チップ面積がＩＴ型ＣＣＤイメージセンサの約２倍程度大きくなる。
ただし、ＦＩＴ型ＣＣＤイメージセンサ１Ａは、ストレージ部５を形成するため、チップ面積がＩＴ型ＣＣＤイメージセンサの約２倍程度大きくなる。
以上、ＣＣＤイメージセンサの基本構成について説明した。
上述したＣＣＤイメージセンサは、全画素同時に光電荷の蓄積を開始するグローバルシャッタ読み出しが可能であるという特徴を有する。
上述したＣＣＤイメージセンサは、全画素同時に光電荷の蓄積を開始するグローバルシャッタ読み出しが可能であるという特徴を有する。
しかしながら、ＩＴ型ＣＣＤイメージセンサ１は、プログレッシブ読み出しが可能であるが、水平ＣＣＤ３で信号電荷を転送するため、高速転送が困難であるという不利益がある。
ＦＩＴ型ＣＣＤイメージセンサ１Ａは、ＩＴ型ＣＣＤイメージセンサ１に比べ、高速転送が可能であるが、ストレージ部５を形成するため、チップ面積がＩＴ型ＣＣＤイメージセンサの約２倍程度大きくなる。
これに対して、通常のＣＭＯＳイメージセンサは、信号の高速転送が可能であるが、グローバルシャッタ読み出しができないという不利益がある。
また、グローバルシャッタ読み出しができない欠点を改善しているＣＭＯＳイメージセンサは、非特許文献１に記載されているように、４画素を選択して読み出す構成のため、厳密な意味でのグローバルシャッタが実現できてはいない。
このように、ＣＭＯＳイメージセンサは、厳密にはグローバルシャッタを実現できず、同時読み出しは実現できないため、動体撮影時の被写体ブレを完全になくすことは困難である。
また、ＣＭＯＳイメージセンサは、画素を結合することで寄生容量が増大し、検出ゲインの低下を招く。
これらのことに起因して、ＣＭＯＳイメージセンサは、グローバルシャッタ読み出しと読み出しゲインがトレードオフとなってしまい、多くの画素を連結して読み出すことが困難である。換言すると、ＣＭＯＳイメージセンサは、画素加算に制約がある。
ＣＭＯＳイメージセンサは、積層構造を形成するためにピクセル・アレイ中にバンプ構造を形成する必要があり、レイアウト上の制約や、暗電流、白キズ等の画素特性の劣化を招くおそれがある。
また、ＣＭＯＳイメージセンサは、ｋＴＣノイズが増加するという欠点がある。
このように、ＣＭＯＳイメージセンサは、厳密にはグローバルシャッタを実現できず、同時読み出しは実現できないため、動体撮影時の被写体ブレを完全になくすことは困難である。
また、ＣＭＯＳイメージセンサは、画素を結合することで寄生容量が増大し、検出ゲインの低下を招く。
これらのことに起因して、ＣＭＯＳイメージセンサは、グローバルシャッタ読み出しと読み出しゲインがトレードオフとなってしまい、多くの画素を連結して読み出すことが困難である。換言すると、ＣＭＯＳイメージセンサは、画素加算に制約がある。
ＣＭＯＳイメージセンサは、積層構造を形成するためにピクセル・アレイ中にバンプ構造を形成する必要があり、レイアウト上の制約や、暗電流、白キズ等の画素特性の劣化を招くおそれがある。
また、ＣＭＯＳイメージセンサは、ｋＴＣノイズが増加するという欠点がある。
そこで、これらの課題を解消すべく、小さなチップ面積で、高速読み出しが可能となり、しかもレイアウト上の制約が少なく、白キズ等の画素特性の劣化を抑止することが可能な固体撮像装置が提案されている（特許文献１参照）。
この固体撮像装置は、特許文献１に示されているように、行列状に配置された複数の光電変換素子の信号電荷を列単位で転送する複数の電荷転送部を含む感光部と、電荷転送部を転送された信号電荷を電気信号に変換して出力する変換出力部と、変換出力部による電気信号に対して所定の処理を行う周辺回路部と、変換出力部による電気信号の周辺回路部への転送を中継する中継部と、感光部および変換出力部が形成された第１の基板と、周辺回路部が形成された第２の基板と、を有している。
そして、第１の基板と第２の基板は積層され、中継部は、第１の基板に形成された変換出力部と第２の基板に形成された周辺回路部とを、感光部の感光領域外で基板を通した接続部により電気的に接続している。
そして、第１の基板と第２の基板は積層され、中継部は、第１の基板に形成された変換出力部と第２の基板に形成された周辺回路部とを、感光部の感光領域外で基板を通した接続部により電気的に接続している。
ISSCC 2013 / SESSION 27 / IMAGE SENSORS / 27.3 "A Rolling-Shutter Distortion-Free 3D Stacked Image Sensor with -160dB Parasitic Light Sensitivity In-Pixel Storage Node"
ところが、特許文献１に記載の固体撮像装置においては、転送路が完全に遮光されていないことから、裏面照射化した場合には転送路が感度を有しているため、グローバルシャッタ機能を備えることが困難である。
また、表面照射構造で、積層化した場合は、貫通電極が受光部を通過するため、受光領域が減少することとなり、第２の基板に信号を送るための増幅部や、転送部を設けてブロック読み出しをすることは困難である。
また、横型オーバーフロー構造は表面照射の場合は、感度劣化を伴う。
また、表面照射構造で、積層化した場合は、貫通電極が受光部を通過するため、受光領域が減少することとなり、第２の基板に信号を送るための増幅部や、転送部を設けてブロック読み出しをすることは困難である。
また、横型オーバーフロー構造は表面照射の場合は、感度劣化を伴う。
本発明は、小さなチップ面積で、高速読み出しが可能となり、しかもレイアウト上の制約が少なく、白キズ等の画素特性の劣化を抑止することが可能なことはもとより、裏面照射化した場合にグローバルシャッタ機能を備えることが可能な固体撮像装置、固体撮像装置の製造方法、および電子機器を提供することにある。
また、本発明は、小さなチップ面積で、高速読み出しが可能となり、しかもレイアウト上の制約が少なく、白キズ等の画素特性の劣化を抑止することが可能なことはもとより、表面照射構造で、積層化した場合であっても、ブロック読み出しをすることが可能な固体撮像装置、固体撮像装置の製造方法、および電子機器を提供することにある。
また、本発明は、小さなチップ面積で、高速読み出しが可能となり、しかもレイアウト上の制約が少なく、白キズ等の画素特性の劣化を抑止することが可能なことはもとより、横型オーバーフロー構造を採用した場合であっても、感度劣化を抑止することが可能な固体撮像装置、固体撮像装置の製造方法、および電子機器を提供することにある。
本発明の第１の観点の固体撮像装置は、行列状に配置された複数の光電変換部および前記複数の光電変換部の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部を有し、前記感光部は、第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板に形成され、分離層により分離された画素セルを含み、前記画素セルは、前記基板に対して埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する前記光電変換部と、前記光電変換部の前記第１導電型半導体層の側部に形成された第２導電型分離層と、前記第２導電型分離層の前記第２基板面側に形成され、前記光電変換部に蓄積された信号電荷を転送可能な電荷転送ゲート部と、前記第２導電型分離層の前記第２基板面側に形成され、前記電荷転送ゲート部により転送された信号電荷を行方向または列方向に転送可能な電荷転送路ゲート部と、少なくとも前記第２導電型分離層に形成され、少なくとも前記電荷転送路ゲート部の素子領域への光の入射を阻止する遮光部と、を含む。
本発明の第２の観点の固体撮像装置の製造方法は、行列状に配置された複数の光電変換部および前記複数の光電変換部の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部を形成する工程を有し、前記感光部を形成する工程は、第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板に、分離層により1１分離された画素セルを形成する工程を含み、前記画素セルを形成する工程は、第１導電型半導体層を前記基板に対して埋め込むように形成し、受光した光の光電変換機能および電荷蓄積機能を有する前記光電変換部を形成する工程と、前記光電変換部の前記第１導電型半導体層の側部に第２導電型分離層を形成する工程と、前記第２導電型分離層の前記第２基板面側に、前記光電変換部に蓄積された信号電荷を転送可能な電荷転送ゲート部を形成する工程と、前記第２導電型分離層の前記第２基板面側に、前記電荷転送ゲート部により転送された信号電荷を行方向または列方向に転送可能な電荷転送路ゲート部を形成する工程と、少なくとも前記第２導電型分離層に、少なくとも前記電荷転送路ゲート部の素子領域への光の入射を阻止する遮光部を形成する工程と、を含む。
本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置の感光部に結像する光学系と、を有し、前記固体撮像装置は、行列状に配置された複数の光電変換部および前記複数の光電変換部の信号電荷を列または行単位で転送する複数の電荷転送部を含む前記感光部を有し、前記感光部は、第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板に形成され、分離層により分離された画素セルを含み、前記画素セルは、前記基板に対して埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する前記光電変換部と、前記光電変換部の前記第１導電型半導体層の側部に形成された第２導電型分離層と、前記第２導電型分離層の前記第２基板面側に形成され、前記光電変換部に蓄積された信号電荷を転送可能な電荷転送ゲート部と、前記第２導電型分離層の前記第２基板面側に形成され、前記電荷転送ゲート部により転送された信号電荷を行方向または列方向に転送可能な電荷転送路ゲート部と、少なくとも前記第２導電型分離層に形成され、少なくとも前記電荷転送路ゲート部の素子領域への光の入射を阻止する遮光部と、を含む。
本発明によれば、裏面照射化した場合にグローバルシャッタ機能を備えることが可能となる。
また、本発明によれば、表面照射構造で、積層化した場合であっても、ブロック読み出しをすることが可能となる。
また、本発明によれば、横型オーバーフロー構造を採用した場合であっても、感度劣化を抑止することが可能となる。
また、本発明によれば、小さなチップ面積で、高速読み出しが可能となり、しかもレイアウト上の制約が少なく、白キズ等の画素特性の劣化を抑止することが可能となる。
また、本発明によれば、表面照射構造で、積層化した場合であっても、ブロック読み出しをすることが可能となる。
また、本発明によれば、横型オーバーフロー構造を採用した場合であっても、感度劣化を抑止することが可能となる。
また、本発明によれば、小さなチップ面積で、高速読み出しが可能となり、しかもレイアウト上の制約が少なく、白キズ等の画素特性の劣化を抑止することが可能となる。
以下、本発明の実施形態を図面に関連付けて説明する。
［第１の実施形態］
図３は、本発明の第１の実施形態に係る固体撮像装置の構成例を平面に展開して示す図である。
図４は、本実施形態に係る固体撮像装置の基板積層構造の第１例を模式的に示す図である。
図５は、本実施形態に係る固体撮像装置の基板積層構造の第２例を模式的に示す図である。
図６は、本第１の実施形態に係る固体撮像装置において積層される第１の基板の感光部と第２基板の周辺回路部の実際の配置関係を説明するための図である。
図３は、本発明の第１の実施形態に係る固体撮像装置の構成例を平面に展開して示す図である。
図４は、本実施形態に係る固体撮像装置の基板積層構造の第１例を模式的に示す図である。
図５は、本実施形態に係る固体撮像装置の基板積層構造の第２例を模式的に示す図である。
図６は、本第１の実施形態に係る固体撮像装置において積層される第１の基板の感光部と第２基板の周辺回路部の実際の配置関係を説明するための図である。
本固体撮像装置１００は、たとえばＦＩＴ(Frame Interline Transfer)型ＣＣＤイメージセンサに類似のイメージセンサが適用可能である。
ただし、本固体撮像装置１００は、通常のＦＩＴ型ＣＣＤイメージセンサに設けられる電荷蓄積部（ストレージ部）、水平転送部（ＨＣＣＤ）を有していない。
ただし、本固体撮像装置１００は、通常のＦＩＴ型ＣＣＤイメージセンサに設けられる電荷蓄積部（ストレージ部）、水平転送部（ＨＣＣＤ）を有していない。
そして、本固体撮像装置１００は、裏面照射化した場合にグローバルシャッタ機能を備えることが可能となるように、感光部のフォトダイオード部並びに電荷転送部としての垂直ＣＣＤをほぼ完全に遮光して寄生感度を抑制する遮光部を有している。
遮光部は、少なくとも第２導電型（たとえば本実施形態ではｐ型）分離層にＤＴＩ（Deep Trench Isolation)として形成され、少なくとも電荷転送路ゲート部の素子領域、特に、ｎ－半導体領域への光の入射を阻止するように形成されている。
遮光部は、少なくとも第２導電型（たとえば本実施形態ではｐ型）分離層にＤＴＩ（Deep Trench Isolation)として形成され、少なくとも電荷転送路ゲート部の素子領域、特に、ｎ－半導体領域への光の入射を阻止するように形成されている。
固体撮像装置１００は、第１の基板１１０、第２の基板１２０、および第３の基板１３０を積層した構造を有する。
固体撮像装置１００は、たとえば、図４および図５に示すように、第３の基板１３０上に第２の基板１２０が積層され、第２の基板１２０上に第１の基板１１０が積層される。
なお、積層される基板は、たとえば図４に示すように貼りあわされ、あるいは、図５に示すように圧着やマイクロバンプにより接合される。
そして、各基板間の電気的な接続は接続部としての貫通ビア(Through Silicon Via：ＴＳＶ)１４０やマイクロバンプ、圧着等の接合部１５０により実現される。
固体撮像装置１００は、たとえば、図４および図５に示すように、第３の基板１３０上に第２の基板１２０が積層され、第２の基板１２０上に第１の基板１１０が積層される。
なお、積層される基板は、たとえば図４に示すように貼りあわされ、あるいは、図５に示すように圧着やマイクロバンプにより接合される。
そして、各基板間の電気的な接続は接続部としての貫通ビア(Through Silicon Via：ＴＳＶ)１４０やマイクロバンプ、圧着等の接合部１５０により実現される。
図４の例では、積層された第１の基板１１０、第２の基板１２０、および第３の基板１３０を貫通する貫通ビア１４０を通して各基板間の電気的な接続が行われ、貫通ビア１４０の第３の基板１３０側の露出部にバンプＢＭＰが接合されている。
図５の例では、第１の基板１１０に貫通ビア１４０－１が形成され、第２の基板１２０に貫通ビア１４０－２が形成されている。第１の基板１１０の貫通ビア１４０－１と第２の基板１２０の貫通ビア１４０－２が圧着やマイクロバンプにより形成される接合部１５０により接合される。そして、第１の基板１１０の貫通ビア１４０－１の上面側の露出部にボンディングパッド１６０が接合されている。
なお、本実施形態では、第１の基板１１０には、撮像して得られる信号電荷を蓄積転送および信号電荷を電気信号に変換し出力する機能を備えた撮像素子部２００が形成される。
第２の基板１２０には、撮像素子部２００により得られた電気信号に対して所定の処理を行う周辺回路部３００が形成される。
第２の基板１２０には、撮像素子部２００により得られた電気信号に対して所定の処理を行う周辺回路部３００が形成される。
図３および図６においては、第２の基板１２０に形成される（搭載される）周辺回路部３００として、第１の基板１１０側から出力され中継部２３０により中継されるアナログの電気信号（アナログデータ）をデジタル信号（デジタルデータ）に変換するアナログデジタル変換器（ＡＤＣ）３１０、および変換後のデジタルデータを記憶するデジタルメモリ３２０が例示されている。
本実施形態において、撮像素子部２００として、第１の基板１１０には撮像機能を有する感光部２１０、および感光部２１０で列方向に転送された信号電荷を電気信号（電圧信号）に変換する変換出力部２２０が形成されている。
そして、本実施形態においては、第１の基板１１０と第２の基板１２０間で、変換出力部２２０による電気信号の周辺回路部３００への転送を中継する中継部２３０が、基本的に両基板に亘って形成されている。
そして、本実施形態においては、第１の基板１１０と第２の基板１２０間で、変換出力部２２０による電気信号の周辺回路部３００への転送を中継する中継部２３０が、基本的に両基板に亘って形成されている。
固体撮像装置１００は、感光部２１０、変換出力部２２０等の駆動を制御し、また、周辺回路部３００から出力される電気信号に対して所定の処理を行う信号処理および電源部（以下、信号処理部という）４００を有している。
図３の信号処理部４００は、ＦＰＧＡ等により形成されるタイミングジェネレータ４１０、画像処理回路（画像処理ＩＣ）４２０、および電源回路（電源ＩＣ）４３０を含んで構成されている。
図３の信号処理部４００は、ＦＰＧＡ等により形成されるタイミングジェネレータ４１０、画像処理回路（画像処理ＩＣ）４２０、および電源回路（電源ＩＣ）４３０を含んで構成されている。
なお、タイミングジェネレータ４１０、画像処理回路（画像処理ＩＣ）４２０、および電源回路（電源ＩＣ）４３０を含んで構成される信号処理部４００は、別基板もしくは第２の基板１２０や第３の基板１３０に形成して積層して実装することも可能である。このように構成することにより、小型カメラシステムを単一パッケージに組み込むことも可能となる。
第１の基板１１０に形成される感光部２１０は、行列（ｍ行ｎ列）状に配置された光電変換素子であるフォトダイオード（ＰＤ）を含む光電変換部（画素部）２１１、および複数の画素部２１１の光電変換素子の信号電荷を列（または行）単位で転送する複数の電荷転送部である垂直転送部（垂直ＣＣＤ：ＶＣＣＤ）２１２（－１～－４）を含む。
感光部２１０において、垂直転送部２１２は図示しない遮光部により遮光されており、信号処理部４００による２相あるいは４相等の転送パルスによって転送駆動され、画素部２１１による信号電荷を列方向に転送する。
感光部２１０において、垂直転送部２１２は図示しない遮光部により遮光されており、信号処理部４００による２相あるいは４相等の転送パルスによって転送駆動され、画素部２１１による信号電荷を列方向に転送する。
なお、図３および図６においては、図面の簡単化のため、光電変換部（画素部９２１１および垂直転送部２１２が６行４列の行列状（ｍ＝６、ｎ＝４のマトリクス状）に配置されている例が示されている。
図３および図６においては、４列の垂直転送部２１２－１～２１２－４が配列されている。
そして、垂直転送部２１２－１～２１２－４は、図３および図６中に示す直交座標系のＹ方向に信号電荷を転送する。
図３および図６においては、４列の垂直転送部２１２－１～２１２－４が配列されている。
そして、垂直転送部２１２－１～２１２－４は、図３および図６中に示す直交座標系のＹ方向に信号電荷を転送する。
（画素セルの構造例）
本第１の実施形態において、感光部２１０は、上述したように、行列状に配置された複数の光電変換部２１１および複数の電荷転送部である垂直ＣＣＤ２１２を含んで構成されているが、より具体的には、光電変換部２１１と垂直ＣＣＤ２１２の一部を含む画素セルＰＸＬＣが行列状に配置されて構成されている。
本第１の実施形態において、感光部２１０は、上述したように、行列状に配置された複数の光電変換部２１１および複数の電荷転送部である垂直ＣＣＤ２１２を含んで構成されているが、より具体的には、光電変換部２１１と垂直ＣＣＤ２１２の一部を含む画素セルＰＸＬＣが行列状に配置されて構成されている。
図７は、本発明の第１の実施形態に係る画素セルアレイのレイアウトの一例を示す図である。
図８（Ａ）～（Ｄ）は、本発明の第１の実施形態に係る画素セルの主要部の構成例を示す簡略断面図およびポテンシャル図であって、図７のａ－ａ線に沿った簡略断面図およびポテンシャル図である。
図８（Ａ）が簡略断面図を示している。
図８（Ｂ）は電荷転送ゲート部２１４０、電荷転送路ゲート部２１２０が非導通状態に制御された蓄積状態を示している。
図８（Ｃ）は電荷転送ゲート部２１４０、電荷転送路ゲート部２１２０が導通状態に制御された第１の読み出し状態を示している。
図８（Ｄ）は電荷転送ゲート部２１４０が非導通状態、電荷転送路ゲート部２１２０が導通状態に制御された第２の読み出し状態を示している。
図８（Ａ）が簡略断面図を示している。
図８（Ｂ）は電荷転送ゲート部２１４０、電荷転送路ゲート部２１２０が非導通状態に制御された蓄積状態を示している。
図８（Ｃ）は電荷転送ゲート部２１４０、電荷転送路ゲート部２１２０が導通状態に制御された第１の読み出し状態を示している。
図８（Ｄ）は電荷転送ゲート部２１４０が非導通状態、電荷転送路ゲート部２１２０が導通状態に制御された第２の読み出し状態を示している。
図９（Ａ）～（Ｄ）は、本発明の第１の実施形態に係る画素セルの主要部の構成例を示す簡略断面図およびポテンシャル図であって、図７のｂ－ｂ線に沿った簡略断面図およびポテンシャル図である。
図９（Ａ）が簡略断面図を示している。
図９（Ｂ）は電荷転送路ゲート部２１２０のゲート２１２２，２１２４が非導通状態、ゲート２１２３が導通状態に制御された状態を示している。
図９（Ｃ）は電荷転送路ゲート部２１２０のゲート２１２２が非導通状態、ゲート２１２３，２１２４が導通状態に制御された第１の垂直転送状態を示している。
図９（Ｄ）は電荷転送路ゲート部２１２０のゲート２１２２，２１２３が非導通状態、ゲート２１２２，２１２４が導通状態に制御された第２の垂直転送状態を示している。
図９（Ａ）が簡略断面図を示している。
図９（Ｂ）は電荷転送路ゲート部２１２０のゲート２１２２，２１２４が非導通状態、ゲート２１２３が導通状態に制御された状態を示している。
図９（Ｃ）は電荷転送路ゲート部２１２０のゲート２１２２が非導通状態、ゲート２１２３，２１２４が導通状態に制御された第１の垂直転送状態を示している。
図９（Ｄ）は電荷転送路ゲート部２１２０のゲート２１２２，２１２３が非導通状態、ゲート２１２２，２１２４が導通状態に制御された第２の垂直転送状態を示している。
図１０（Ａ）～（Ｄ）は、本発明の第１の実施形態に係る画素セルの主要部の構成例を示す簡略断面図およびポテンシャル図であって、図７のｃ－ｃ線に沿った簡略断面図およびポテンシャル図である。
図１０（Ａ）が簡略断面図を示している。
図１０（Ｂ）はラテラルオーバーフローゲート２１８１，２１８２が非導通状態に制御された蓄積状態を示している。
図１０（Ｃ）はラテラルオーバーフローゲート２１８１，２１８２が導通状態に制御されたグローバルリセット状態を示している。
図１０（Ｄ）はラテラルオーバーフローゲート２１８１が非導通状態，ラテラルオーバーフローゲート２１８２が導通状態に制御されたグローバルリセット状態を示している。
図１０（Ａ）が簡略断面図を示している。
図１０（Ｂ）はラテラルオーバーフローゲート２１８１，２１８２が非導通状態に制御された蓄積状態を示している。
図１０（Ｃ）はラテラルオーバーフローゲート２１８１，２１８２が導通状態に制御されたグローバルリセット状態を示している。
図１０（Ｄ）はラテラルオーバーフローゲート２１８１が非導通状態，ラテラルオーバーフローゲート２１８２が導通状態に制御されたグローバルリセット状態を示している。
図１１（Ａ）～（Ｅ）は、本発明の第１の実施形態に係る画素セルアレイの電荷転送の一例を示す図である。
図１１（Ａ）が蓄積状態を示し、図１１（Ｂ）が第１の読み出し状態を示し、図１１（Ｃ）が第２の読み出し状態を示し、図１１（Ｄ）が第１の垂直転送状態を示し、図１１（Ｅ）が第２の垂直転送状態をしめしている。
図１１（Ａ）が蓄積状態を示し、図１１（Ｂ）が第１の読み出し状態を示し、図１１（Ｃ）が第２の読み出し状態を示し、図１１（Ｄ）が第１の垂直転送状態を示し、図１１（Ｅ）が第２の垂直転送状態をしめしている。
なお、図７においては、図面の簡単化のため、８つの画素セルＰＸＬＣ００，ＰＸＬＣ０１，ＰＸＬＣ１０，ＰＸＬＣ１１，ＰＸＬＣ２０，ＰＸＬＣ２１，ＰＸＬＣ３０，ＰＸＬＣ３１が４行２列の行列状（ｍ＝４、ｎ＝２のマトリクス状）に配置されている例が示されている。
感光部２００を形成する各画素セルＰＸＬＣは、光Ｌが照射される第１基板面１１０１側（たとえば裏面側）と、この第１基板面１１０１側と対向する側の第２基板面１１０２側とを有する基板（本例では第１の基板１１０）に形成され、分離層２１３０により分離されている。
そして、本例の画素セルＰＬＸＣは、光電変換部２１１を形成するフォトダイオード２１１０、垂直ＣＣＤ２１２の一部を形成する電荷転送路ゲート部２１２０、分離層２１３０、電荷転送ゲート部２１４０、遮光部２１５０、カラーフィルタ部２１６０、およびマイクロレンズ（ＭＬ）２１７０を含んで構成されている。
（フォトダイオードの構成）
フォトダイオード２１１０は、第１基板面１１０１側と、第１基板面１１０１側と対向する側の第２基板面１１０２側とを有する半導体基板に対して埋め込むように形成された第１導電型（本実施形態ではｎ型）半導体層（本実施形態ではｎ層）２１１１を含み、受光した光の光電変換機能および電荷蓄積機能を有するように形成されている。
フォトダイオード２１１０の基板の法線に直交する方向（Ｘ方向）における側部には第２の導電型（本実施形態ではｐ型）分離層２１３０が形成されている。
フォトダイオード２１１０は、第１基板面１１０１側と、第１基板面１１０１側と対向する側の第２基板面１１０２側とを有する半導体基板に対して埋め込むように形成された第１導電型（本実施形態ではｎ型）半導体層（本実施形態ではｎ層）２１１１を含み、受光した光の光電変換機能および電荷蓄積機能を有するように形成されている。
フォトダイオード２１１０の基板の法線に直交する方向（Ｘ方向）における側部には第２の導電型（本実施形態ではｐ型）分離層２１３０が形成されている。
このように、本実施形態では、各画素ＰＸＬＣにおいて、フォトダイオード（ＰＤ）としては、埋め込み型フォトダイオード（ＰＰＤ）が用いられる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
フォトダイオード（ＰＤ）を形成する基板表面にはダングリングボンドなどの欠陥による表面準位が存在するため、熱エネルギーによって多くの電荷（暗電流）が発生し、正しい信号が読み出せなくなってしまう。
埋め込み型フォトダイオード（ＰＰＤ）では、フォトダイオード（ＰＤ）の電荷蓄積部を基板内に埋め込むことで、暗電流の信号への混入を低減することが可能となる。
図８のフォトダイオード２１１０においては、ｎ層（第１導電型半導体層）２１１１が、基板１１０の法線方向（図中の直交座標系のＺ方向）に３層構造を持つように構成されている。
本例では、第１基板面１１０１側にｎ－－－層２１１２が形成され、このｎ－－－層２１１２の第２基板面１１０２側にｎ－－層２１１３が形成され、このｎ－－層２１１３の第２基板面１１０２側にｎ－層２１１４が形成され、このｎ－層２１１４の第２基板面２１２側にｐ＋層２１１５が形成されている。
また、ｎ－－－層２１１２の第１基板面１１０１側にｐ＋層２１１６が形成されている。
ｐ＋層２１１６は、フォトダイオード２１１０のみならず分離層２１２０、さらには他の画素セルＰＸＬＣにわたって一様に形成されている。
本例では、第１基板面１１０１側にｎ－－－層２１１２が形成され、このｎ－－－層２１１２の第２基板面１１０２側にｎ－－層２１１３が形成され、このｎ－－層２１１３の第２基板面１１０２側にｎ－層２１１４が形成され、このｎ－層２１１４の第２基板面２１２側にｐ＋層２１１５が形成されている。
また、ｎ－－－層２１１２の第１基板面１１０１側にｐ＋層２１１６が形成されている。
ｐ＋層２１１６は、フォトダイオード２１１０のみならず分離層２１２０、さらには他の画素セルＰＸＬＣにわたって一様に形成されている。
なお、このＰ＋層２１１６の光入射側には、カラーフィルタ部２１６０が形成され、さらに、カラーフィルタ部２１６０の光入射射側であって、フォトダイオード２１１０および分離層２１３０の一部に対応するようにマイクロレンズ２１７０が形成されている。
これらの構成は一例であり、単層構造であってもよく、また、２層、４層以上の積層構造であってもよい。
（Ｘ方向（列方向）における分離層の構成）
図８のＸ方向（列方向）におけるｐ型分離層２１３０においては、フォトダイオード２１１０のｎ層２１１１と接する側であって基板の法線に直交する方向（図中の直交座標系のＸ方向）の右側部に、第１のｐ層（第２導電型半導体層）２１３１が形成されている。
さらに、ｐ型分離層２３０においては、第１のｐ層２１３１のＸ方向の右側に、第２のｐ層（第２導電型半導体層）２１３２が、基板１１０の法線方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。
本例では、第２のｐ層２１３２において、第１基板面１１０１側にｐ層２１３３が形成され、このｐ層２１３３の第２基板面１１０２側にｐ－層２１３４が形成されている。
図８のＸ方向（列方向）におけるｐ型分離層２１３０においては、フォトダイオード２１１０のｎ層２１１１と接する側であって基板の法線に直交する方向（図中の直交座標系のＸ方向）の右側部に、第１のｐ層（第２導電型半導体層）２１３１が形成されている。
さらに、ｐ型分離層２３０においては、第１のｐ層２１３１のＸ方向の右側に、第２のｐ層（第２導電型半導体層）２１３２が、基板１１０の法線方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。
本例では、第２のｐ層２１３２において、第１基板面１１０１側にｐ層２１３３が形成され、このｐ層２１３３の第２基板面１１０２側にｐ－層２１３４が形成されている。
これらの構成は一例であり、単層構造であってもよく、また、３層、４層以上の積層構造であってもよい。
ｐ型分離層２１３０の第１のｐ層２１３１および第２のｐ層２１３２の第１の基板面１１０１側にはフォトダイオード２１１０と同様のｐ＋層２１１６が形成されている。
ｐ型分離層２１３０の第１のｐ層２１３１の第２の基板面１１０２側には電荷転送ゲート部２１４０が形成されている。
そして、ｐ型分離層２１３０の第１のｐ層２１３１の第２の基板面１１０２側にはゲート絶縁膜を介してゲート２１４１が形成されている。
そして、ｐ型分離層２１３０の第１のｐ層２１３１の第２の基板面１１０２側にはゲート絶縁膜を介してゲート２１４１が形成されている。
電荷転送ゲート部２１４０は、ゲート２１４１に供給される制御信号ＴＧに応じて導通状態（オン状態）と非導通状態（オフ状態）が制御され、導通状態時にフォトダイオード２１１０に蓄積された信号電荷を電荷転送路ゲート部２１２０に転送する。
ｐ型分離層２１３０の第２のｐ層２１３２の第２の基板面１１０２側には電荷転送路ゲート部２１２０が形成されている。
ｐ型分離層２１３０の第２のｐ層２１３２の第２の基板面１１０２側には第１導電型半導体層であるｎ－層２１２１がＹ方向に延びるように形成されている。
そして、図８および図９に示すように、ｐ型分離層２１３０の第２のｐ層２１３２の第２の基板面１１０２側にはゲート絶縁膜を介してゲート２１２２（Ｖ１）、２１２３（Ｖ２）、２１２４（Ｖ３）がＹ方向に形成されている。
ｐ型分離層２１３０の第２のｐ層２１３２の第２の基板面１１０２側には第１導電型半導体層であるｎ－層２１２１がＹ方向に延びるように形成されている。
そして、図８および図９に示すように、ｐ型分離層２１３０の第２のｐ層２１３２の第２の基板面１１０２側にはゲート絶縁膜を介してゲート２１２２（Ｖ１）、２１２３（Ｖ２）、２１２４（Ｖ３）がＹ方向に形成されている。
電荷転送路ゲート部２１２０は、ゲート２１２２，２１２３，２１２４に供給される制御信号Ｖ１、Ｖ２、Ｖ３に応じて導通状態（オン状態）と非導通状態（オフ状態）が制御され、導通状態時に垂直ＣＣＤ２１２をＹ方向に転送される信号電荷を次段の電荷転送路ゲート部２１２０に転送する。
（遮光部の構成）
遮光部２１５０は、各画素セルＰＸＬＣにおいて、少なくとも、電荷転送路ゲート部２１２０、特に素子領域としてのｎ－層２１２１への光の入射を阻止するように、少なくとも第２導電型分離層２１３０内に形成されている。
好適には、第２導電型分離層２１３０内の遮光部と連携するように、基板１１０の第１基板面１１０１側の基板外に形成される。
遮光部２１５０は、各画素セルＰＸＬＣにおいて、少なくとも、電荷転送路ゲート部２１２０、特に素子領域としてのｎ－層２１２１への光の入射を阻止するように、少なくとも第２導電型分離層２１３０内に形成されている。
好適には、第２導電型分離層２１３０内の遮光部と連携するように、基板１１０の第１基板面１１０１側の基板外に形成される。
図８に示す遮光部２１５０は、基本的に、第１の埋め込み遮光部２１５１、第２の埋め込み遮光部２１５２、および第３の非埋め込み遮光部２１５３により構成されている。
第１の埋め込み遮光部２１５１は、電荷転送ゲート部２１４０が形成されている素子領域幅内の第２導電型分離層２１３０、具体的には、第２導電型分離層２１３０の第１のｐ層２１３１において、第１基板面１１０１側から第２基板面１１０２側に向かって深さ方向（Ｚ方向）に埋め込まれたＤＴＩ（Deep Trench Isolation)として形成されている。
第２の埋め込み遮光部２１５２は、電荷転送路ゲート部２１２０が形成されている素子領域幅外で隣接の画素セル側の第２導電型分離層２１３０、具体的には、第２導電型分離層２１３０の第２のｐ層２１３２において、第１基板面１１０１側から第２基板面１１０２側に向かって深さ方向（Ｚ方向）に埋め込まれたＤＴＩとして形成されている。
第１の埋め込み遮光部２１５１および第２の埋め込み遮光部２１５２は、遮光性のある材料、たとえば、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｃｕ（銅）などにより形成される。
第３の非埋め込み遮光部２１５３は、基板１１０の第１基板面１１０１側の基板外において、第１の埋め込み遮光部２１５１と第２の埋め込み遮光部２１５２にＸ方向において挟まれた電荷転送路ゲート部２１２０が形成されている素子領域内の第２導電型分離層２１３０の第１基板面１１０１側における第１のｐ層２１３１および第２のｐ層２１３２に対向するように形成されている。
本実施形態において、第３の非埋め込み遮光部２１５３は、光照射側に配列され、隣接する画素セルＰＸＬＣのマイクロレンズ２１７０の境界部分のカラーフィルタ部２１６０にＸ方向に長くなるように埋め込まれるグリッド（Ｇｒｉｄ）と兼用されている。
本実施形態において、第３の非埋め込み遮光部２１５３は、光照射側に配列され、隣接する画素セルＰＸＬＣのマイクロレンズ２１７０の境界部分のカラーフィルタ部２１６０にＸ方向に長くなるように埋め込まれるグリッド（Ｇｒｉｄ）と兼用されている。
上記した構成を有する遮光部２１５０が設けられていることから、第１基板面１１０１側（たとえば裏面側）から照射された光Ｌのうち、マイクロレンズ２１７０で集光された光の大部分は画素セルＰＸＬＣのフォトダイオード２１１０に入射され、光電変換されて蓄積される。
また、マイクロレンズ２１７０により集光されたがある大きな角度をもって斜めに入射し、分離層２１３０側に入射した光は、図８において左側に隣接する画素セルＰＸＬＣの分離層２１３０の第２の埋め込み遮光部２１５２によって反射され、照射光の電荷転送路ゲート部２１２０の素子領域としてのｎ－層２１２１への入射が阻止される。そして、照射光は第２の埋め込み遮光部２１５２によってフォトダイオード２１１０に戻るように反射され、光電変換され、信号電荷として蓄積される。
同様に、マイクロレンズ２１７０により集光されたがある大きな角度をもって斜めに入射し、分離層２１３０側に入射した光は、図８において自画素セルＰＸＬＣの分離層２１３０の第１の埋め込み遮光部２１５１によって反射され、照射光の電荷転送路ゲート部１１２０の素子領域としてのｎ－層２１２１への入射が阻止される。そして、照射光は第１の埋め込み遮光部２１５１によってフォトダイオード２１１０に戻るように反射され、光電変換され、信号電荷として蓄積される。
また、分離層２１３０に向かって照射される光Ｌは、第３の非埋め込み遮光部２１５３により分離層２１３０、特に、電荷転送路ゲート部２１２０の素子領域としてのｎ－層２１２１への入射が阻止される。
また、マイクロレンズ２１７０により集光されたがある大きな角度をもって斜めに入射し、分離層２１３０側に入射した光は、図８において左側に隣接する画素セルＰＸＬＣの分離層２１３０の第２の埋め込み遮光部２１５２によって反射され、照射光の電荷転送路ゲート部２１２０の素子領域としてのｎ－層２１２１への入射が阻止される。そして、照射光は第２の埋め込み遮光部２１５２によってフォトダイオード２１１０に戻るように反射され、光電変換され、信号電荷として蓄積される。
同様に、マイクロレンズ２１７０により集光されたがある大きな角度をもって斜めに入射し、分離層２１３０側に入射した光は、図８において自画素セルＰＸＬＣの分離層２１３０の第１の埋め込み遮光部２１５１によって反射され、照射光の電荷転送路ゲート部１１２０の素子領域としてのｎ－層２１２１への入射が阻止される。そして、照射光は第１の埋め込み遮光部２１５１によってフォトダイオード２１１０に戻るように反射され、光電変換され、信号電荷として蓄積される。
また、分離層２１３０に向かって照射される光Ｌは、第３の非埋め込み遮光部２１５３により分離層２１３０、特に、電荷転送路ゲート部２１２０の素子領域としてのｎ－層２１２１への入射が阻止される。
このように、照射される光は、分離層２１３０に形成された第１の埋め込み遮光部２１５１および第２の埋め込み遮光部２１５２によって、フォトダイオード２１１０に戻るように反射され、また、分離層２１３０に向かって照射される光Ｌは、第３の非埋め込み遮光部２１５３により反射され、照射光の電荷転送路ゲート部１１２０の素子領域としてのｎ－層２１２１への入射が阻止される。
これにより、電荷転送部である垂直ＣＣＤ２１２が感度を持つことが抑止され、グローバルシャッタ機能を持つことができるようになり、また、照射光は第１の埋め込み遮光部２１５１および第２の埋め込み遮光部２１５２によってフォトダイオード２１１０に戻るように反射され蓄積電荷として用いられることから、効率の良い光電変換機能を実現することが可能となる。
これにより、電荷転送部である垂直ＣＣＤ２１２が感度を持つことが抑止され、グローバルシャッタ機能を持つことができるようになり、また、照射光は第１の埋め込み遮光部２１５１および第２の埋め込み遮光部２１５２によってフォトダイオード２１１０に戻るように反射され蓄積電荷として用いられることから、効率の良い光電変換機能を実現することが可能となる。
（横型オーバーフロードレイン構造）
本第１の実施形態に係る固体撮像装置１０は、裏面照射化が可能となっており、感度劣化を抑止することが可能であることから、光電変換部であるフォトダイオード２１１０から溢れた信号電荷を排出する横型オーバーフロードレイン（Lateral Overflow Drain）構造が採用されている。
本第１の実施形態に係る固体撮像装置１０は、裏面照射化が可能となっており、感度劣化を抑止することが可能であることから、光電変換部であるフォトダイオード２１１０から溢れた信号電荷を排出する横型オーバーフロードレイン（Lateral Overflow Drain）構造が採用されている。
本第１の実施形態においては、図７および図１０に示すように、Ｙ方向（行方向）に隣接する２つの画素セルＰＸＬＣで一つの横型オーバーフロードレイン部２１８０を共有するように構成されている。
図７の例では、画素セルＰＸＬＣ００とＰＸＬＣ１０、画素セルＰＸＬＣ０１とＰＸＬＣ１１、画素セルＰＸＬＣ２０とＰＸＬＣ３０、画素セルＰＸＬＣ２１とＰＸＬＣ３１が、それぞれ一つの横型（ラテラル）オーバーフロードレイン部２１８０を共有するように構成されている。
図７の例では、画素セルＰＸＬＣ００とＰＸＬＣ１０、画素セルＰＸＬＣ０１とＰＸＬＣ１１、画素セルＰＸＬＣ２０とＰＸＬＣ３０、画素セルＰＸＬＣ２１とＰＸＬＣ３１が、それぞれ一つの横型（ラテラル）オーバーフロードレイン部２１８０を共有するように構成されている。
本第１の実施形態のラテラル（横型）オーバーフロードレイン部２１８０は、Ｙ方向に隣接する画素セルＰＸＬＣ、図１０の例では、画素セルＰＸＬＣ００とＰＸＬＣ１０を分離するＹ方向の分離層２１３０Ｙに形成されている。
（Ｙ方向（列方向）における分離層の構成）
図１０のＹ方向（列方向）におけるｐ型分離層２１３０Ｙにおいては、第２のｐ層（第２導電型半導体層）２１３２Ｙが、基板１１０の法線方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。
本例では、第２のｐ層２１３２Ｙにおいて、第１基板面１１０１側にｐ層２１３３Ｙが形成され、このｐ層２１３３の第２基板面１１０２側にｐ－層２１３４Ｙが形成されている。
図１０のＹ方向（列方向）におけるｐ型分離層２１３０Ｙにおいては、第２のｐ層（第２導電型半導体層）２１３２Ｙが、基板１１０の法線方向（図中の直交座標系のＺ方向）に２層構造を持つように構成されている。
本例では、第２のｐ層２１３２Ｙにおいて、第１基板面１１０１側にｐ層２１３３Ｙが形成され、このｐ層２１３３の第２基板面１１０２側にｐ－層２１３４Ｙが形成されている。
これらの構成は一例であり、単層構造であってもよく、また、３層、４層以上の積層構造であってもよい。
Ｙ方向のｐ型分離層２１３０Ｙの第２のｐ層２１３２の画素セルＰＸＬＣ００側の第２の基板面１１０２側にはゲート絶縁膜を介して、画素セルＰＸＬＣ００側のラテラルオーバーフローゲート部２１８０－００の一部を形成するラテラルオーバーフローゲート２１８１が形成されている。
Ｙ方向のｐ型分離層２１３０Ｙの第２のｐ層２１３２の画素セルＰＸＬＣ０１側の第２の基板面１１０２側にはゲート絶縁膜を介して、画素セルＰＸＬＣ０１側のラテラルオーバーフローゲート部２１８０－１０の一部を形成するラテラルオーバーフローゲート２１８２が形成されている。
そして、ラテラルオーバーフローゲート２１８１と２１８２との間の第２のｐ層２１３２の第２の基板面１１０２側には、ラテラルオーバーフロードレインとしての第１導電型半導体層であるｎ－層２１８３が形成されている。
ラテラル（横型）オーバーフロードレイン部２１８０は、ラテラルオーバーフローゲート２１８１と２１８２に供給される制御信号ＬＯに応じて導通状態（オン状態）と非導通状態（オフ状態）が制御され、導通状態時にフォトダイオード２１１０から溢れた信号電荷を排出する。
Ｙ方向のｐ型分離層２１３０Ｙの第２のｐ層２１３２の画素セルＰＸＬＣ０１側の第２の基板面１１０２側にはゲート絶縁膜を介して、画素セルＰＸＬＣ０１側のラテラルオーバーフローゲート部２１８０－１０の一部を形成するラテラルオーバーフローゲート２１８２が形成されている。
そして、ラテラルオーバーフローゲート２１８１と２１８２との間の第２のｐ層２１３２の第２の基板面１１０２側には、ラテラルオーバーフロードレインとしての第１導電型半導体層であるｎ－層２１８３が形成されている。
ラテラル（横型）オーバーフロードレイン部２１８０は、ラテラルオーバーフローゲート２１８１と２１８２に供給される制御信号ＬＯに応じて導通状態（オン状態）と非導通状態（オフ状態）が制御され、導通状態時にフォトダイオード２１１０から溢れた信号電荷を排出する。
（Ｙ方向の分離層２１３０Ｙに係る遮光部の構成）
Ｙ方向の分離層２１３０Ｙに係る遮光部２１５０は、各画素セルＰＸＬＣにおいて、少なくとも、ラテラル（横型）オーバーフロードレイン部２１８０、特に素子領域としてのｎ－層２１８３への光の入射を阻止するように、少なくとも第２導電型分離層２１３０Ｙ内に形成されている。
好適には、第２導電型分離層２１３０Ｙ内の遮光部と連携するように、基板１１０の第１基板面１１０１側の基板外に形成される。
Ｙ方向の分離層２１３０Ｙに係る遮光部２１５０は、各画素セルＰＸＬＣにおいて、少なくとも、ラテラル（横型）オーバーフロードレイン部２１８０、特に素子領域としてのｎ－層２１８３への光の入射を阻止するように、少なくとも第２導電型分離層２１３０Ｙ内に形成されている。
好適には、第２導電型分離層２１３０Ｙ内の遮光部と連携するように、基板１１０の第１基板面１１０１側の基板外に形成される。
図１０に示す遮光部２１５０Ｙは、図８に示す遮光部２１５０と同様に、基本的に、第１の埋め込み遮光部２１５１、第２の埋め込み遮光部２１５２に相当する第４の埋め込み遮光部２１５４，２１５５、および第３の非埋め込み遮光部２１５６（図８の第３の非埋め込み遮光部２１５３に相当）により構成されている。
第４の埋め込み遮光部２１５４は、画素セルＰＸＬＣ００側のラテラルオーバーフローゲート部２１８０－００の一部を形成するラテラルオーバーフローゲート２１８１が形成されている素子領域幅内の第２導電型分離層２１３０Ｙ、具体的には、第２導電型分離層２１３０Ｙの第２のｐ層２１３２において、第１基板面１１０１側から第２基板面１１０２側に向かって深さ方向（Ｚ方向）に埋め込まれたＤＴＩとして形成されている。
第４の埋め込み遮光部２１５５は、画素セルＰＸＬＣ０１側のラテラルオーバーフローゲート部２１８０－１０の一部を形成するラテラルオーバーフローゲート２１８２が形成されている素子領域幅内の第２導電型分離層２１３０Ｙ、具体的には、第２導電型分離層２１３０Ｙの第２のｐ層２１３２において、第１基板面１１０１側から第２基板面１１０２側に向かって深さ方向（Ｚ方向）に埋め込まれたＤＴＩとして形成されている。
第４の埋め込み遮光部２１５４、２１５４は、遮光性のある材料、たとえば、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｃｕ（銅）などにより形成される。
あるいは、ポリシリコン、もしくは高屈折率の材料、たとえばＴａＯなどの強誘電体膜でも同様な遮蔽効果が得られる。
あるいは、ポリシリコン、もしくは高屈折率の材料、たとえばＴａＯなどの強誘電体膜でも同様な遮蔽効果が得られる。
第３の非埋め込み遮光部２１５６は、基板１１０の第１基板面１１０１側の基板外において、第４の埋め込み遮光部２１５４、２１５５にＹ方向において挟まれたラテラルオーバーフロードレインとしてのｎ＋層２１８３が形成されている素子領域内の第２導電型分離層２１３０の第１基板面１１０１側における第２のｐ層２１３２Ｙに対向するように形成されている。
本実施形態において、第３の非埋め込み遮光部２１５６は、光照射側に配列され、隣接する画素セルＰＸＬＣのマイクロレンズ２１７０の境界部分にカラーフィルタ部２１６０にＹ方向に長くなるように埋め込まれるグリッド（Ｇｒｉｄ）と兼用されている。
本実施形態において、第３の非埋め込み遮光部２１５６は、光照射側に配列され、隣接する画素セルＰＸＬＣのマイクロレンズ２１７０の境界部分にカラーフィルタ部２１６０にＹ方向に長くなるように埋め込まれるグリッド（Ｇｒｉｄ）と兼用されている。
上記した構成を有する遮光部２１５０Ｙが設けられていることから、第１基板面１１０１側（たとえば裏面側）から照射された光Ｌのうち、マイクロレンズ２１７０で集光された光の大部分は画素セルＰＸＬＣのフォトダイオード２１１０に入射され、光電変換されて蓄積される。
また、マイクロレンズ２１７０により集光されたがある大きな角度をもって斜めに入射し、分離層２１３０側に入射した光は、図１０において左側に隣接する画素セルＰＸＬＣの分離層２１３０の第４の埋め込み遮光部２１５５によって反射され、照射光のラテラルオーバーフロードレイン部の素子領域としてのｎ＋層２１８３への入射が阻止される。そして、照射光は第４の埋め込み遮光部２１５５によってフォトダイオード２１１０に戻るように反射され、光電変換され、信号電荷として蓄積される。
同様に、マイクロレンズ２１７０により集光されたがある大きな角度をもって斜めに入射し、分離層２１３０側に入射した光は、図１０において自画素セルＰＸＬＣの分離層２１３０Ｙの第４の埋め込み遮光部２１５４によって反射され、照射光のラテラルオーバーフロードレイン部の素子領域としてのｎ＋層２１８３への入射が阻止される。そして、照射光は第２の埋め込み遮光部２１５４によってフォトダイオード２１１０に戻るように反射され、光電変換され、信号電荷として蓄積される。
また、分離層２１３０Ｙに向かって照射される光Ｌは、第３の非埋め込み遮光部２１５６により分離層２１３０Ｙ、特に、ラテラル（横型）オーバーフロードレイン部２１８０の素子領域としてのｎ＋層２１８３への入射が阻止される。
また、マイクロレンズ２１７０により集光されたがある大きな角度をもって斜めに入射し、分離層２１３０側に入射した光は、図１０において左側に隣接する画素セルＰＸＬＣの分離層２１３０の第４の埋め込み遮光部２１５５によって反射され、照射光のラテラルオーバーフロードレイン部の素子領域としてのｎ＋層２１８３への入射が阻止される。そして、照射光は第４の埋め込み遮光部２１５５によってフォトダイオード２１１０に戻るように反射され、光電変換され、信号電荷として蓄積される。
同様に、マイクロレンズ２１７０により集光されたがある大きな角度をもって斜めに入射し、分離層２１３０側に入射した光は、図１０において自画素セルＰＸＬＣの分離層２１３０Ｙの第４の埋め込み遮光部２１５４によって反射され、照射光のラテラルオーバーフロードレイン部の素子領域としてのｎ＋層２１８３への入射が阻止される。そして、照射光は第２の埋め込み遮光部２１５４によってフォトダイオード２１１０に戻るように反射され、光電変換され、信号電荷として蓄積される。
また、分離層２１３０Ｙに向かって照射される光Ｌは、第３の非埋め込み遮光部２１５６により分離層２１３０Ｙ、特に、ラテラル（横型）オーバーフロードレイン部２１８０の素子領域としてのｎ＋層２１８３への入射が阻止される。
このように、照射される光は、分離層２１３０Ｙに形成された第４の埋め込み遮光部２１５４，２１５５によって、フォトダイオード２１１０に戻るように反射され、また、分離層２１３０に向かって照射される光Ｌは、第３の非埋め込み遮光部２１５６により反射され、照射光のラテラルオーバーフロードレイン部の素子領域としてのｎ＋層２１８３への入射が阻止される。
これにより、ラテラルオーバーフロードレイン部２１８０の感度劣化が抑止され、グローバルシャッタ機能を持つことができるようになり、また、照射光は第４の埋め込み遮光部２１５４，２１５５によってフォトダイオード２１１０に戻るように反射され蓄積電荷として用いられることから、効率の良い光電変換機能を実現することが可能となる。
これにより、ラテラルオーバーフロードレイン部２１８０の感度劣化が抑止され、グローバルシャッタ機能を持つことができるようになり、また、照射光は第４の埋め込み遮光部２１５４，２１５５によってフォトダイオード２１１０に戻るように反射され蓄積電荷として用いられることから、効率の良い光電変換機能を実現することが可能となる。
（変換出力部の構成）
第１の基板１１０に形成される変換出力部２２０は、感光部２１０の複数の垂直転送部２１２－１～２１２－ｎ（本例ではｎ＝４）により転送された信号電荷を電気信号に変換して、中継部２３０に出力する。
変換出力部２２０は、第１の基板１１０に形成されたｎ（本例では４）列の垂直転送部２１２－１～２１２－４の各々に対応して４つの変換出力部２２０－１～２２０－４が配置されている。
第１の基板１１０に形成される変換出力部２２０は、感光部２１０の複数の垂直転送部２１２－１～２１２－ｎ（本例ではｎ＝４）により転送された信号電荷を電気信号に変換して、中継部２３０に出力する。
変換出力部２２０は、第１の基板１１０に形成されたｎ（本例では４）列の垂直転送部２１２－１～２１２－４の各々に対応して４つの変換出力部２２０－１～２２０－４が配置されている。
図１２は、本実施形態に係る変換出力部の基本的な構成例を示す図である。
図１２は、１列の変換出力部２２０－１の構成例を示しているが、他の列の変換出力部２２０－２～２２０－４も図１２と同様の構成を有する。
図１２は、１列の変換出力部２２０－１の構成例を示しているが、他の列の変換出力部２２０－２～２２０－４も図１２と同様の構成を有する。
また、図１３（Ａ）～（Ｄ）は、本発明の第１の実施形態に係る変換出力部を含む画素セルアレイのレイアウト図およびポテンシャル図の一例を示す図である。
図１３（Ａ）がレイアウト図を示している。
図１３（Ｂ）は電荷転送路ゲート部２１２０のゲート２１２２、出力ゲート２１３が非導通状態、ゲート２１２３、リセットゲート（ＲＧ）２２２が導通状態に制御されたＦＤリセット状態を示している。
図１３（Ｃ）は電荷転送路ゲート部２１２０のゲート２１２２、出力ゲート２１３、リセットゲート（ＲＧ）２２２が非導通状態、ゲート２１２３が導通状態に制御されたＦＤリセット状態を示している。
図１３（Ｄ）は電荷転送路ゲート部２１２０のゲート２１２２，２１２３、リセットゲート（ＲＧ）２２２が非導通状態、出力ゲート２１３が導通状態に制御された読み出し状態を示している。
図１３（Ａ）がレイアウト図を示している。
図１３（Ｂ）は電荷転送路ゲート部２１２０のゲート２１２２、出力ゲート２１３が非導通状態、ゲート２１２３、リセットゲート（ＲＧ）２２２が導通状態に制御されたＦＤリセット状態を示している。
図１３（Ｃ）は電荷転送路ゲート部２１２０のゲート２１２２、出力ゲート２１３、リセットゲート（ＲＧ）２２２が非導通状態、ゲート２１２３が導通状態に制御されたＦＤリセット状態を示している。
図１３（Ｄ）は電荷転送路ゲート部２１２０のゲート２１２２，２１２３、リセットゲート（ＲＧ）２２２が非導通状態、出力ゲート２１３が導通状態に制御された読み出し状態を示している。
変換出力部２２０－１は、垂直転送部２１２－１の出力端部２１３－１における出力ゲートＯＧ２１３－１に接続されている。
図１２および図１３（Ａ）の変換出力部２２０－１は、フローティングディフュージョン（ＦＤ：浮遊拡散層）２２１、リセットゲート（ＲＧ）２２２、リセットドレイン２２３を含んで構成されている。
図１２および図１３（Ａ）の変換出力部２２０－１は、フローティングディフュージョン（ＦＤ：浮遊拡散層）２２１、リセットゲート（ＲＧ）２２２、リセットドレイン２２３を含んで構成されている。
変換出力部２２０－１においては、リセットドレイン２２３にリセットドレイン電圧ＶＲＤ（ＶＤＤ）が印加され、リセットゲート２２２には信号電荷の検出周期でリセットパルスＰＲＧが印加される。
そして、フローティングディフュージョン２２１に蓄積された信号電荷は電気信号である信号電圧に変換され、ＣＣＤ出力信号ＳＯＵＴとして中継部２３０に送出される。
そして、フローティングディフュージョン２２１に蓄積された信号電荷は電気信号である信号電圧に変換され、ＣＣＤ出力信号ＳＯＵＴとして中継部２３０に送出される。
中継部２３０は、第１の基板１１０に形成された感光部２１０の複数の垂直転送部２１２により転送され、各変換出力部２２０－１～２２０－４にとり変換された電気信号の、第２の基板１２０に形成された周辺回路部３００への転送を中継する。
本第１の実施形態の中継部２３０は、一例として、第１の基板１１０に形成された変換出力部２２０－１～２２０－４と第２の基板１２０に形成された周辺回路部３００とを、感光部２１０の感光領域ＰＡＲＡ外の領域ＥＰＡＲＡで基板を通した接続部２３１（－１～－４）により電気的に接続している。
本第１の実施形態において、接続部２３１－１～２３１－４は、たとえばマイクロバンプや貫通ビア（ＴＳＶ）により形成される。なお、以下の説明では、接続部を貫通ビアという場合もある。
本第１の実施形態において、接続部２３１－１～２３１－４は、たとえばマイクロバンプや貫通ビア（ＴＳＶ）により形成される。なお、以下の説明では、接続部を貫通ビアという場合もある。
本実施形態においては、中継部２３０は、以下に説明するように、第１の基板１１０および第２の基板１２０の感光領域外に相当する領域の少なくとも一方に、変換出力部２２０－１～２２０－４による電気信号を増幅するソースフォロア回路が形成されている。
［積層された第１の基板および第２の基板、並びに中継部の概略構成例］
ここで、積層された第１の基板および第２の基板、並びにソースフォロア回路を有する中継部の概略的な構成例について説明する。
ここで、積層された第１の基板および第２の基板、並びにソースフォロア回路を有する中継部の概略的な構成例について説明する。
［第１の構成例］
図１４は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第１の構成例を説明するための簡略断面図である。
図１４は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第１の構成例を説明するための簡略断面図である。
この第１の構成例では、ソースフォロア回路２４０が第１の基板１１０Ａおよび第２の基板１２０Ａに形成されている。
ソースフォロア回路２４０は、電源部ＯＤと基準電位間に直列に接続された増幅部２４１と電流源部２４２とを含んで構成されている。
ソースフォロア回路２４０は、電源部ＯＤと基準電位間に直列に接続された増幅部２４１と電流源部２４２とを含んで構成されている。
増幅部２４１および電流源部２４２は、ＭＯＳＦＥＴにより形成され、増幅部２４１を形成するＭＯＳＦＥＴのゲートによりソースフォロア回路２４０の入力端ＴＩ２４０が形成され、電流源部２４２との接続側（ソース側）によりソースフォロア回路２４０の出力端ＴＯ２４０が形成されている。
第１の構成例では、ソースフォロア回路２４０の増幅部２４１が第１の基板１１０Ａに形成され、電流源部２４２が第２の基板１２０Ａに形成されている。
中継部２３０Ａにおいては、第１の基板１１０Ａに形成された変換出力部２２０Ａのフローティングディフュージョン（ＦＤ）２２１とソースフォロア回路２４０の増幅部２４１の入力端（ゲート）ＴＩ２４０が接続されている。そして、増幅部２４１の出力端ＴＯ２４０と第２の基板１２０Ａに形成された電流源部２４２とが接続部２３１を介して接続されている。
そして、ソースフォロア回路２４０は、電流源部２４２と接続される増幅部２４１の出力端ＴＯ２４０側から増幅した信号を周辺回路部３００に出力する。
そして、ソースフォロア回路２４０は、電流源部２４２と接続される増幅部２４１の出力端ＴＯ２４０側から増幅した信号を周辺回路部３００に出力する。
本例では、基本的に、画素部２１１は垂直転送部（垂直ＣＣＤ）２１２が隣接しており、プログレッシブ読み出しが可能である。
また、垂直転送部（垂直ＣＣＤ）２１２に対応してソースフォロア回路２４０が配置されており、第２の基板１２０Ａ上にはＡＤＣ３１０およびデジタルメモリ３２０を含む周辺回路部３００が配置されているため、読み出した信号電荷は同時性を維持しつつ、高速にメモリへの転送が可能となる。
なお、図１４の例では、第２の基板１２０Ａにおいて、ＡＤＣ３１０の入力段に、ソースフォロワ回路２４０の出力信号を増幅するアンプ（増幅器）３３０が接続されている。
また、垂直転送部（垂直ＣＣＤ）２１２に対応してソースフォロア回路２４０が配置されており、第２の基板１２０Ａ上にはＡＤＣ３１０およびデジタルメモリ３２０を含む周辺回路部３００が配置されているため、読み出した信号電荷は同時性を維持しつつ、高速にメモリへの転送が可能となる。
なお、図１４の例では、第２の基板１２０Ａにおいて、ＡＤＣ３１０の入力段に、ソースフォロワ回路２４０の出力信号を増幅するアンプ（増幅器）３３０が接続されている。
［第２の構成例］
図１５は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第２の構成例を説明するための簡略断面図である。
図１５は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第２の構成例を説明するための簡略断面図である。
この第２の構成例が上述した第１の構成例と異なる点は、以下の通りである。
第２の構成例では、第２の基板１２０Ｂにおいて、アンプ３３０の出力側にＡＤＣに代えてサンプルホールド回路３４０が配置されている。
第２の構成例では、第２の基板１２０Ｂにおいて、アンプ３３０の出力側にＡＤＣに代えてサンプルホールド回路３４０が配置されている。
本例においても、基本的に、画素部２１１は垂直転送部（垂直ＣＣＤ）２１２が隣接しており、プログレッシブ読み出しが可能である。
なお、フローティングディフュージョン（ＦＤ）２２１とは別にラインバッファ部としてのアンプ３３０を設けることにより、ＦＤ部の容量低下による検出感度低下を抑制することがきる。
なお、フローティングディフュージョン（ＦＤ）２２１とは別にラインバッファ部としてのアンプ３３０を設けることにより、ＦＤ部の容量低下による検出感度低下を抑制することがきる。
［積層された第１の基板および第２の基板、並びに中継部の具体的な構成例］
ここで、上記に概要を示した第３の構成例における第１の基板１１０Ｃ、第２の基板１２０Ｃ、および中継部の具体的な構成例について説明する。
ここで、上記に概要を示した第３の構成例における第１の基板１１０Ｃ、第２の基板１２０Ｃ、および中継部の具体的な構成例について説明する。
図１６は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の具体的な構成例を説明するための簡略断面図である。
図１６は、１列の垂直転送部２１２とそれに対応する変換出力部２２０および中継部２３０に相当する部分を示している。
本第１の実施形態に係る固体撮像装置１０Ｃは、第１の基板１１０Ｃの第１基板面１１０１側（裏面側）から光Ｌが照射される裏面照射型イメージセンサとして構成され、第１の基板１１０Ｃの第２の基板面１１０２側（表面側）と第２の基板１２０Ｃの表面側を貼り合わせた積層構造を有する。
図１６は、１列の垂直転送部２１２とそれに対応する変換出力部２２０および中継部２３０に相当する部分を示している。
本第１の実施形態に係る固体撮像装置１０Ｃは、第１の基板１１０Ｃの第１基板面１１０１側（裏面側）から光Ｌが照射される裏面照射型イメージセンサとして構成され、第１の基板１１０Ｃの第２の基板面１１０２側（表面側）と第２の基板１２０Ｃの表面側を貼り合わせた積層構造を有する。
本実施形態において、第１の基板１１０Ｃは第１導電型基板、たとえばｎ型基板１１１により形成され、第２の基板１２０Ｃは第２導電型基板、たとえばｐ型基板１２１により形成されている。
第１の基板１１０Ｃにおいて、ｎ型基板（ｎ－ＳＵＢ）１１１にｐウェル（ｐ－ＷＥＬＬ）１１２が形成され、ｐウェル１１２の表面部にｎ－層１１３が形成されている。
このｎ型基板（ｎ－ＳＵＢ）１１１およびｐウェル（ｐ－ＷＥＬＬ）１１２の領域に上述した画素セルＰＸＬＣのアレイが形成されている。
ｎ－層１１３のＹ方向の一端部にはソースフォロア回路２４０の増幅部２４１用トランジスタのドレインとしてのｎ＋層１１４－１が形成されている。ｎ＋層１１４－１は、中継部としての貫通ビア１４１－１と配線層ＷＲを介して接続するように形成されている。
ｎ－層１１３の上部にはゲート絶縁膜１１５を介して垂直転送部２１２の転送電極（転送ゲート）１１６－１、および増幅部２４１用のゲート電極１１６－２が、所定間隔をおいて形成されている。
そして、ｎ型基板１１１、ｐウェル１１２、ｎ－層１１３、ｎ＋層１１４－１、ゲート絶縁膜１１５、転送電極１１６－１，１６－２上にはそれらを覆うように絶縁膜１１７が形成されている。
第１の基板１１０Ｃにおいて、ｎ型基板（ｎ－ＳＵＢ）１１１にｐウェル（ｐ－ＷＥＬＬ）１１２が形成され、ｐウェル１１２の表面部にｎ－層１１３が形成されている。
このｎ型基板（ｎ－ＳＵＢ）１１１およびｐウェル（ｐ－ＷＥＬＬ）１１２の領域に上述した画素セルＰＸＬＣのアレイが形成されている。
ｎ－層１１３のＹ方向の一端部にはソースフォロア回路２４０の増幅部２４１用トランジスタのドレインとしてのｎ＋層１１４－１が形成されている。ｎ＋層１１４－１は、中継部としての貫通ビア１４１－１と配線層ＷＲを介して接続するように形成されている。
ｎ－層１１３の上部にはゲート絶縁膜１１５を介して垂直転送部２１２の転送電極（転送ゲート）１１６－１、および増幅部２４１用のゲート電極１１６－２が、所定間隔をおいて形成されている。
そして、ｎ型基板１１１、ｐウェル１１２、ｎ－層１１３、ｎ＋層１１４－１、ゲート絶縁膜１１５、転送電極１１６－１，１６－２上にはそれらを覆うように絶縁膜１１７が形成されている。
絶縁膜１１７を貫通し、後で述べる第２の基板１２０Ｃ側の貫通ビア１４２－１と接合部１５１により接合される貫通ビア（貫通電極）１４１－１が形成されている（埋め込まれている）。
なお、貫通ビア１４１－１が形成されるｐウェル１１２およびｎ型基板１１１の壁部には絶縁膜１１８が形成されている。
貫通ビア１４１－１の端部にはボンディングパッド１６１－１，１６１－２が接続されている。ボンディングパッド１６１－２は第１の基板１１０Ｃの第２の基板１２０Ｃと対向する面側外部に配置され、接合部１５１により第２の基板１１２０Ｃ側の貫通ビア２４２－１に接続されたボンディングパッド１６２－１と接合される。
なお、貫通ビア１４１－１が形成されるｐウェル１１２およびｎ型基板１１１の壁部には絶縁膜１１８が形成されている。
貫通ビア１４１－１の端部にはボンディングパッド１６１－１，１６１－２が接続されている。ボンディングパッド１６１－２は第１の基板１１０Ｃの第２の基板１２０Ｃと対向する面側外部に配置され、接合部１５１により第２の基板１１２０Ｃ側の貫通ビア２４２－１に接続されたボンディングパッド１６２－１と接合される。
第２の基板１２０Ｃにおいて、ｐ型基板（ｐ－ＳＵＢ）１２１にｎウェル（ｎ－ＷＥＬＬ）１２２が形成され、ｎウェル１２２内にｐウェル（ｐ－ＷＥＬＬ）１２３が形成されている。ｐウェル１２３の表面部にｐ＋層１２４－１、ソースフォロア回路２４０の電流源部２４２用トランジスタのドレイン、ソースであるｎ＋層１２５－１，１２５－２が形成されている。
図１３の例では、ｎ＋層１２５－２は、中継部としての貫通ビア１４１－２と配線層ＷＲを介して接続するように形成されている。
図１４の例では、ｎ＋層１２５－２は、中継部としてのボンディングパッド１６２－１の直下で貫通ビア１４１－２または配線層ＷＲで接続するように形成されている。
また、ｎウェル１２２の表面部に周辺回路を形成するためのｐ＋層１２４－２，１４２－３、ｎ－層１２６等が形成されている。
ｎ＋層１２５－１，１２５－２の上部およびｐ＋層１２４－２，１４２－３の上部にはゲート絶縁膜１２７を介してゲート電極１２８が形成されている。
そして、ｐ型基板１２１、ｎウェル１２２、ｐウェル１２３、ｐ＋層１２４－１，１２４－２，１４２－３，ｎ＋層１２５－１，１２５－２、ｎ＋層１２６、ゲート絶縁膜１２７，ゲート電極１２８等の上にはそれらを覆うように絶縁膜１２９が形成されている。
図１３の例では、ｎ＋層１２５－２は、中継部としての貫通ビア１４１－２と配線層ＷＲを介して接続するように形成されている。
図１４の例では、ｎ＋層１２５－２は、中継部としてのボンディングパッド１６２－１の直下で貫通ビア１４１－２または配線層ＷＲで接続するように形成されている。
また、ｎウェル１２２の表面部に周辺回路を形成するためのｐ＋層１２４－２，１４２－３、ｎ－層１２６等が形成されている。
ｎ＋層１２５－１，１２５－２の上部およびｐ＋層１２４－２，１４２－３の上部にはゲート絶縁膜１２７を介してゲート電極１２８が形成されている。
そして、ｐ型基板１２１、ｎウェル１２２、ｐウェル１２３、ｐ＋層１２４－１，１２４－２，１４２－３，ｎ＋層１２５－１，１２５－２、ｎ＋層１２６、ゲート絶縁膜１２７，ゲート電極１２８等の上にはそれらを覆うように絶縁膜１２９が形成されている。
また、図１６の例では、第１の基板１１０Ｃと第２の基板１２０Ｃを貫通する貫通ビア１４２－１，１４２－２が形成されている。
以上のように、本第１の実施形態によれば、第１の基板１１０には、行列状に配置された光電変換素子であるフォトダイオード（ＰＤ）を含む画素部２１１、および複数の画素部２１１の光電変換素子の信号電荷を列単位で転送する複数の電荷転送部である垂直転送部２１２を含む感光部２１０が形成される。
さらに、第１の基板１１０には、垂直転送部２１２の出力端部に、垂直転送部毎（または複数の垂直転送部毎）に、信号電荷を電気信号に変換して出力する変換出力部２２０が形成されている。
そして、本固体撮像装置１００は、裏面照射化した場合にグローバルシャッタ機能を備えることが可能となるように、感光部のフォトダイオード部並びに電荷転送部としての垂直ＣＣＤをほぼ完全に遮光する遮光部２１５０を有している。
遮光部２１５０は、少なくとも第２導電型であるｐ型分離層にＤＴＩとして形成され、少なくとも電荷転送路ゲート部の素子領域、特に、ｎ－半導体領域への光の入射を阻止するように形成されている。
好適には、第２導電型分離層２１３０内の遮光部と連携するように、基板１１０の第１基板面１１０１側の基板外に形成される。
遮光部２１５０は、基本的に、第１の埋め込み遮光部２１５１、第２の埋め込み遮光部２１５２、および第３の非埋め込み遮光部２１５３により構成されている。
さらに、第１の基板１１０には、垂直転送部２１２の出力端部に、垂直転送部毎（または複数の垂直転送部毎）に、信号電荷を電気信号に変換して出力する変換出力部２２０が形成されている。
そして、本固体撮像装置１００は、裏面照射化した場合にグローバルシャッタ機能を備えることが可能となるように、感光部のフォトダイオード部並びに電荷転送部としての垂直ＣＣＤをほぼ完全に遮光する遮光部２１５０を有している。
遮光部２１５０は、少なくとも第２導電型であるｐ型分離層にＤＴＩとして形成され、少なくとも電荷転送路ゲート部の素子領域、特に、ｎ－半導体領域への光の入射を阻止するように形成されている。
好適には、第２導電型分離層２１３０内の遮光部と連携するように、基板１１０の第１基板面１１０１側の基板外に形成される。
遮光部２１５０は、基本的に、第１の埋め込み遮光部２１５１、第２の埋め込み遮光部２１５２、および第３の非埋め込み遮光部２１５３により構成されている。
したがって、本第１の実施形態によれば、照射される光は、分離層２１３０に形成された第１の埋め込み遮光部２１５１および第２の埋め込み遮光部２１５２によって、フォトダイオード２１１０に戻るように反射され、また、分離層２１３０に向かって照射される光は、第３の非埋め込み遮光部２１５３により反射され、照射光の電荷転送路ゲート部１１２０の素子領域としてのｎ－層２１２１への入射が阻止される。
これにより、電荷転送部である垂直ＣＣＤ２１２が感度を持つことが抑止され、グローバルシャッタ機能を持つことができるようになり、また、照射光は第１の埋め込み遮光部２１５１および第２の埋め込み遮光部２１５２によってフォトダイオード２１１０に戻るように反射され蓄積電荷として用いられることから、効率の良い光電変換機能を実現することが可能となる。
これにより、電荷転送部である垂直ＣＣＤ２１２が感度を持つことが抑止され、グローバルシャッタ機能を持つことができるようになり、また、照射光は第１の埋め込み遮光部２１５１および第２の埋め込み遮光部２１５２によってフォトダイオード２１１０に戻るように反射され蓄積電荷として用いられることから、効率の良い光電変換機能を実現することが可能となる。
また、本第１の実施形態によれば、裏面照射化が可能となっており、感度劣化を抑止することが可能であることから、光電変換部であるフォトダイオード２１１０から溢れた信号電荷を排出する横型オーバーフロードレイン（Lateral Overflow Drain）構造が採用されている。
そして、Ｙ方向の分離層２１３０Ｙに係る遮光部２１５０は、各画素セルＰＸＬＣにおいて、少なくとも、ラテラル（横型）オーバーフロードレイン部２１８０、特に素子領域としてのｎ－層２１８３への光の入射を阻止するように、少なくとも第２導電型分離層２１３０Ｙ内に形成されている。
好適には、第２導電型分離層２１３０Ｙ内の遮光部と連携するように、基板１１０の第１基板面１１０１側の基板外に形成される。
遮光部２１５０Ｙは、基本的に、第１の埋め込み遮光部２１５１、第２の埋め込み遮光部２１５２に相当する第４の埋め込み遮光部２１５４，２１５５、および第３の非埋め込み遮光部２１５６により構成されている。
そして、Ｙ方向の分離層２１３０Ｙに係る遮光部２１５０は、各画素セルＰＸＬＣにおいて、少なくとも、ラテラル（横型）オーバーフロードレイン部２１８０、特に素子領域としてのｎ－層２１８３への光の入射を阻止するように、少なくとも第２導電型分離層２１３０Ｙ内に形成されている。
好適には、第２導電型分離層２１３０Ｙ内の遮光部と連携するように、基板１１０の第１基板面１１０１側の基板外に形成される。
遮光部２１５０Ｙは、基本的に、第１の埋め込み遮光部２１５１、第２の埋め込み遮光部２１５２に相当する第４の埋め込み遮光部２１５４，２１５５、および第３の非埋め込み遮光部２１５６により構成されている。
したがって、本第１の実施形態によれば、照射される光は、分離層２１３０Ｙに形成された第４の埋め込み遮光部２１５４，２１５５によって、フォトダイオード２１１０に戻るように反射され、また、分離層２１３０に向かって照射される光Ｌは、第３の非埋め込み遮光部２１５６により反射され、照射光のラテラルオーバーフロードレイン部の素子領域としてのｎ＋層２１８３への入射が阻止される。
これにより、ラテラルオーバーフロードレイン部２１８０の感度劣化が抑止され、グローバルシャッタ機能を持つことができるようになり、また、照射光は第４の埋め込み遮光部２１５４，２１５５によってフォトダイオード２１１０に戻るように反射され蓄積電荷として用いられることから、効率の良い光電変換機能を実現することが可能となる。
これにより、ラテラルオーバーフロードレイン部２１８０の感度劣化が抑止され、グローバルシャッタ機能を持つことができるようになり、また、照射光は第４の埋め込み遮光部２１５４，２１５５によってフォトダイオード２１１０に戻るように反射され蓄積電荷として用いられることから、効率の良い光電変換機能を実現することが可能となる。
また、本第１の実施形態によれば、変換出力部２２０の入力段には出力ゲートＯＧ２１３が形成され、変換出力部２２０は、フローティングディフュージョン（ＦＤ）２２１、リセットゲート（ＲＧ）２２２、リセットドレイン（ＲＧ）２２３が形成されている。
第２の基板１２０には、撮像素子部２００により得られた電気信号に対して所定の処理を行うＡＤＣ３１０やデジタルメモリ３２０、アンプ３３０、サンプルホールド回路３４０等の周辺回路部３００が形成されている。
第１の基板１１０と第２の基板１２０間で、変換出力部２２０による電気信号の周辺回路部３００への転送を中継するソースフォロア回路２４０を含む中継部２３０が、基本的に両基板に亘ってあるいは一方の基板に形成されている。
そして、中継部２３０により、第１の基板１１０に形成された変換出力部２２０のフローティングディフュージョン（ＦＤ）２２１またはラインバッファ部がソースフォロア回路２４０の増幅部２４１の入力端に接続され、増幅部２４１の出力信号が周辺回路部３００に供給される。
第１の基板１１０と第２の基板１２０間の接続は、感光部２１０の感光領域ＰＡＲＡ外の領域ＥＰＡＲＡで基板を通した接続部により電気的に接続されている。
第２の基板１２０には、撮像素子部２００により得られた電気信号に対して所定の処理を行うＡＤＣ３１０やデジタルメモリ３２０、アンプ３３０、サンプルホールド回路３４０等の周辺回路部３００が形成されている。
第１の基板１１０と第２の基板１２０間で、変換出力部２２０による電気信号の周辺回路部３００への転送を中継するソースフォロア回路２４０を含む中継部２３０が、基本的に両基板に亘ってあるいは一方の基板に形成されている。
そして、中継部２３０により、第１の基板１１０に形成された変換出力部２２０のフローティングディフュージョン（ＦＤ）２２１またはラインバッファ部がソースフォロア回路２４０の増幅部２４１の入力端に接続され、増幅部２４１の出力信号が周辺回路部３００に供給される。
第１の基板１１０と第２の基板１２０間の接続は、感光部２１０の感光領域ＰＡＲＡ外の領域ＥＰＡＲＡで基板を通した接続部により電気的に接続されている。
したがって、本第１の実施形態によれば、さらに、以下の効果を得ることができる。
本第１の実施形態によれば、画素部２１１から垂直転送部（垂直ＣＣＤ）２１２へのプログレッシブ読み出しが可能であり、プログレッシブ読み出しで読み出された信号電荷は変換出力部２２０で電気信号に変換された後、ソースフォロア回路２４０を経て、第２の基板上に形成されている周辺回路部３００に転送される。
本実施形態では、本実施形態により高ＳＮで高速転送可能な、プログレッシブ読み出しできるイメージセンサの提供が可能となる。
また、積層基板の接続部は画素アレイ外（感光部２１０の感光領域外）に形成されるため、レイアウト上の制約が少なく、白キズ等の画素特性の劣化がないイメージセンサの形成が可能となる。
換言すると、本第１の実施形態によれば、画素アレイ内に特別な構造を形成すること無く、すなわちＳＮの劣化を起こすことなくグローバル読み出しで高速駆動が可能なイメージセンサを実現することが可能となる。
また、画素アレイの外側に接続部を含む中継部２３０が形成されていることから、感度低下や暗電流増加の発生が起こらない画素の形成が可能となる。
本第１の実施形態によれば、画素部２１１から垂直転送部（垂直ＣＣＤ）２１２へのプログレッシブ読み出しが可能であり、プログレッシブ読み出しで読み出された信号電荷は変換出力部２２０で電気信号に変換された後、ソースフォロア回路２４０を経て、第２の基板上に形成されている周辺回路部３００に転送される。
本実施形態では、本実施形態により高ＳＮで高速転送可能な、プログレッシブ読み出しできるイメージセンサの提供が可能となる。
また、積層基板の接続部は画素アレイ外（感光部２１０の感光領域外）に形成されるため、レイアウト上の制約が少なく、白キズ等の画素特性の劣化がないイメージセンサの形成が可能となる。
換言すると、本第１の実施形態によれば、画素アレイ内に特別な構造を形成すること無く、すなわちＳＮの劣化を起こすことなくグローバル読み出しで高速駆動が可能なイメージセンサを実現することが可能となる。
また、画素アレイの外側に接続部を含む中継部２３０が形成されていることから、感度低下や暗電流増加の発生が起こらない画素の形成が可能となる。
［第２の実施形態］
図１７は、本発明の第２の実施形態に係る固体撮像装置の構成例を説明するための簡略断面図である。
図１７は、本発明の第２の実施形態に係る固体撮像装置の構成例を説明するための簡略断面図である。
本第２の実施形態に係る固体撮像装置１００Ｄが上述した第１の実施形態の固体撮像装置１００と異なる点は以下の通りである。
本第２の実施形態の固体撮像装置１００Ｄは、隣接する画素セルＰＸＬＣを（左右）非対称化して、いわゆる位相差検出機能を持たせている。
本第２の実施形態の固体撮像装置１００Ｄは、隣接する画素セルＰＸＬＣを（左右）非対称化して、いわゆる位相差検出機能を持たせている。
本第２の実施形態に係る固体撮像装置１００Ｄは、一の電荷転送部である垂直ＣＣＤ２１２の一部を形成する電荷転送路ゲート部２１２０Ｄを挟んで隣接する第１の画素セルＰＸＬＣ１および第２の画素セルＰＸＬＣ２を有する。
第１の画素セルＰＸＬＣ１および第２の画素セルＰＸＬＣ２は、一の電荷転送部を形成する一の第２導電型分離層２１３０Ｄを挟んで隣接している。
第１の画素セルＰＸＬＣ１は、第１のフォトダイオード２１１０Ｄ１が第１の感度を有し、第１の電荷転送ゲート部２１４０Ｄ１および第１の電荷転送路ゲート部２１２０Ｄ１Ｄが、第１のフォトダイオード２１１０Ｄ１よりの一の第２導電型分離層２１３０Ｄ１，２１３０Ｄ３の第２基板面１１０２側に形成されている。
第２の画素セルＰＸＬＣ２は、第２のフォトダイオード２１１０Ｄ２が第１の感度と異なる第２の感度を有し、第２の電荷転送ゲート部２１４０Ｄ２および第２の電荷転送路ゲート部２１２０Ｄ２が、第２のフォトダイオード２１１０Ｄ２よりの一の第２導電型分離層２１３０Ｄ２，２１３０Ｄ３の第２基板面１１０２側に形成されている。
遮光部２１５０Ｄは、第１の電荷転送ゲート部２１４０Ｄ１および第２の電荷転送ゲート部２１４０Ｄ２がそれぞれ形成されている素子領域幅内の第２導電型分離層２１３０Ｄ１，２１３０Ｄ２において、深さ方向に埋め込まれた２つの第５の埋め込み遮光部２１５７．２１５８を含む。
遮光部２１５０Ｄは、第１の電荷転送路ゲート部２１２０Ｄ１および第２の電荷転送路ゲート部２１２０Ｄ２がそれぞれ形成されている素子領域間、具体的には、ｎ－層２１２１Ｄ１，２１２１Ｄ２間の第２導電型分離層２１３０Ｄ３において、深さ方向に埋め込まれた第６の埋め込み遮光部２１５９を含む。
さらに、遮光部２１５０Ｄは、第１の基板１１０Ｄの第１基板面１１０１側の基板外において、少なくとも第５の埋め込み遮光部２１５７と２１５８に挟まれた電荷転送路ゲート部２１２０Ｄ１．２１２０Ｄ２が形成されている素子領域内の第２導電型分離層２１３０Ｄに対向するように形成された第３の非埋め込み遮光部２１５９を含む。
遮光部２１５０Ｄは、第１の電荷転送路ゲート部２１２０Ｄ１および第２の電荷転送路ゲート部２１２０Ｄ２がそれぞれ形成されている素子領域間、具体的には、ｎ－層２１２１Ｄ１，２１２１Ｄ２間の第２導電型分離層２１３０Ｄ３において、深さ方向に埋め込まれた第６の埋め込み遮光部２１５９を含む。
さらに、遮光部２１５０Ｄは、第１の基板１１０Ｄの第１基板面１１０１側の基板外において、少なくとも第５の埋め込み遮光部２１５７と２１５８に挟まれた電荷転送路ゲート部２１２０Ｄ１．２１２０Ｄ２が形成されている素子領域内の第２導電型分離層２１３０Ｄに対向するように形成された第３の非埋め込み遮光部２１５９を含む。
本第２の実施形態によれば、上述した第１の構成例と同様の効果を得ることができることはもとより、位相差検出機能を持つことができ、広ダイナミックレンジ化を実現しつつ、読み出しノイズの影響を防止でき、ひいては画質を向上させることが可能となる。
［第２の実施形態］
図１８（Ａ）～（Ｄ）は、本発明の第３の実施形態に係る画素セルアレイのレイアウト図およびポテンシャル図の一例を示す図である。
図１８（Ａ）がレイアウト図を示している。
図１８（Ｂ）は電荷転送路ゲート部２１２０のゲート２１２２、出力ゲート２１３が非導通状態、ゲート２１２３、リセットゲート（ＲＧ）２２２が導通状態に制御されたＦＤリセット状態を示している。
図１８（Ｃ）は電荷転送路ゲート部２１２０のゲート２１２２、出力ゲート２１３、リセットゲート（ＲＧ）２２２が非導通状態、ゲート２１２３が導通状態に制御されたＦＤリセット状態を示している。
図１８（Ｄ）は電荷転送路ゲート部２１２０のゲート２１２２，２１２３、リセットゲート（ＲＧ）２２２が非導通状態、出力ゲート２１３が導通状態に制御された読み出し状態を示している。
図１８（Ａ）～（Ｄ）は、本発明の第３の実施形態に係る画素セルアレイのレイアウト図およびポテンシャル図の一例を示す図である。
図１８（Ａ）がレイアウト図を示している。
図１８（Ｂ）は電荷転送路ゲート部２１２０のゲート２１２２、出力ゲート２１３が非導通状態、ゲート２１２３、リセットゲート（ＲＧ）２２２が導通状態に制御されたＦＤリセット状態を示している。
図１８（Ｃ）は電荷転送路ゲート部２１２０のゲート２１２２、出力ゲート２１３、リセットゲート（ＲＧ）２２２が非導通状態、ゲート２１２３が導通状態に制御されたＦＤリセット状態を示している。
図１８（Ｄ）は電荷転送路ゲート部２１２０のゲート２１２２，２１２３、リセットゲート（ＲＧ）２２２が非導通状態、出力ゲート２１３が導通状態に制御された読み出し状態を示している。
図１９は、本発明の第３の実施形態に係る固体撮像装置の一部の構成例を平面に展開して示す図である。
本第３の実施形態に係る固体撮像装置１００Ｅが上述した第１の実施形態の固体撮像装置１００と異なる点は以下の通りである。
本第３の実施形態の固体撮像装置１００Ｅは、第１の基板１１０Ｅにおいて、変換出力部２２０Ｅが一または複数の画素セルＰＸＬＣごとに配置されている。図１８の例では、３画素セルＰＸＬＣごとに変換出力部２２０Ｅが配置されている。
そして、各変換出力部２２０Ｅの出力が、接続部２３０Ｅを通して第２の基板１２０Ｅ側のＡＤＣ等を含む周辺回路部３００に接続されている。
本第３の実施形態の固体撮像装置１００Ｅは、第１の基板１１０Ｅにおいて、変換出力部２２０Ｅが一または複数の画素セルＰＸＬＣごとに配置されている。図１８の例では、３画素セルＰＸＬＣごとに変換出力部２２０Ｅが配置されている。
そして、各変換出力部２２０Ｅの出力が、接続部２３０Ｅを通して第２の基板１２０Ｅ側のＡＤＣ等を含む周辺回路部３００に接続されている。
本第３の実施形態によれば、上述した第１の実施形態と同様の効果を得ることができることはもとより、画素セル内に電荷-電圧変換部設けて、積層化して、第２の基板１２０Ｅに信号蓄積、読み出し部を設けることから。低ノイズ読み出し、超並列読み出しが可能になり、超高速読みだし、グローバルシャッタ動作時の寄生感度の低減が図れる。
その結果として、画素アレイ内で任意の領域での露光時間最適化が可能になり、広ダイナミックレンジレンジ撮像が可能になる。
また、画素毎に蓄積期間をコントロールすることが可能になり、たとえば、ホワイトバランス機能を有することもできる。
その結果として、画素アレイ内で任意の領域での露光時間最適化が可能になり、広ダイナミックレンジレンジ撮像が可能になる。
また、画素毎に蓄積期間をコントロールすることが可能になり、たとえば、ホワイトバランス機能を有することもできる。
［第４の実施形態］
図２０は、本発明の第４の実施形態に係る固体撮像装置の構成例を説明するための簡略断面図である。
図２０は、本発明の第４の実施形態に係る固体撮像装置の構成例を説明するための簡略断面図である。
本第４の実施形態に係る固体撮像装置１００Ｆが上述した第１の実施形態の固体撮像装置１００と異なる点は以下の通りである。
本第４の実施形態の固体撮像装置１００Ｆは、裏面照射型ではなく、表面照射型として構成されている。
本第４の実施形態の固体撮像装置１００Ｆは、裏面照射型ではなく、表面照射型として構成されている。
本第４の実施形態において、遮光部２１５０Ｆは、第１の基板１１０Ｆの第１基板面１１０１側の基板外において、第１の埋め込み遮光部２１５１Ｆと第２の埋め込み遮光部２１５２Ｆが、第１の基板１１０の第１基板面１１０１側の基板外に延びるように形成されている。
また、ｐ＋層２１１６の代わりに、ｎ－－－層２１１７が形成されている。
また、ｐ＋層２１１６の代わりに、ｎ－－－層２１１７が形成されている。
第４の実施形態によれば、上述した第１の実施形態とほぼ同様の効果を得ることができる。
以上説明した固体撮像装置１００，１００Ａ～１００Ｆは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
［第５の実施形態］
図２１は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
図２１は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
本電子機器４００は、図２１に示すように、本実施形態に係る固体撮像装置１００，１００Ａ～１００Ｆが適用可能な本発明に係るＣＣＤ／ＣＭＯＳ積層型固体撮像装置４１０を有する。
さらに、電子機器４００は、このＣＣＤ／ＣＭＯＳ積層型固体撮像装置４１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）４２０を有する。
電子機器４００は、ＣＣＤ／ＣＭＯＳ積層型固体撮像装置４１０の出力信号を処理する信号処理回路(ＰＲＣ)４３０を有する。
さらに、電子機器４００は、このＣＣＤ／ＣＭＯＳ積層型固体撮像装置４１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）４２０を有する。
電子機器４００は、ＣＣＤ／ＣＭＯＳ積層型固体撮像装置４１０の出力信号を処理する信号処理回路(ＰＲＣ)４３０を有する。
信号処理回路４３０は、ＣＣＤ／ＣＭＯＳ積層型固体撮像装置４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
信号処理回路４３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
上述したように、ＣＣＤ／ＣＭＯＳ積層型固体撮像装置４１０として、前述した固体撮像装置１００，１００Ａ～１００Ｆを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
１００，１００Ａ～１００Ｆ・・・固体撮像装置、１１０，１１０Ａ～１１０Ｆ・・・第１の基板、１２０，１２０Ａ～１２０Ｆ・・・第２の基板、１４０・・・貫通ビア（ＴＳＶ）、２００・・・撮像素子部、２１０・・・感光部（撮像部）、２１１・・・画素部、２１２－１～２１２－４・・・電荷転送部（垂直転送部、ＶＣＣＤ）、２１３－１～２１３－４・・・出力端部、ＰＸＬＣ・・・画素セル、２２０，２２０－１～２２０－４・・・変換出力部、２３０，・・・中継部、２３１，２３１－１～２３１－４・・・接続部、２４０・・・ソースフォロア回路、２４１・・・増幅部、２４２・・・電流源部、ＴＩ２４０・・・入力端、ＴＯ２４０・・・出力端、２１１０・・・フォトダイオード、２１２０・・・電荷転送路ゲート部、２１３０・・・分離層、２１４０・・・電荷転送ゲート部、２１５０・・・遮光部、２１６０・・・カラーフィルタ部、２１７０・・・マイクロレンズ、２１８０・・・横型オーバーフロードレイン部、３１０・・・ＡＤＣ、３２０・・・デジタルメモリ、３３０・・・アンプ（増幅器）、３４０・・・サンプルホールド回路、４００・・・電子機器、４１０・・・ＣＣＤ／ＣＭＯＳ積層型固体撮像装置、４２０・・・光学系、４３０・・・信号処理回路（ＰＲＣ）。
Claims (17)
- 行列状に配置された複数の光電変換部および前記複数の光電変換部の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部を有し、
前記感光部は、
第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板に形成され、分離層により分離された画素セルを含み、
前記画素セルは、
前記基板に対して埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する前記光電変換部と、
前記光電変換部の前記第１導電型半導体層の側部に形成された第２導電型分離層と、
前記第２導電型分離層の前記第２基板面側に形成され、前記光電変換部に蓄積された信号電荷を転送可能な電荷転送ゲート部と、
前記第２導電型分離層の前記第２基板面側に形成され、前記電荷転送ゲート部により転送された信号電荷を行方向または列方向に転送可能な電荷転送路ゲート部と、
少なくとも前記第２導電型分離層に形成され、少なくとも前記電荷転送路ゲート部の素子領域への光の入射を阻止する遮光部と、を含み、
少なくとも一つの前記画素セルは、
前記第２導電型分離層の前記第２基板面側に形成され、前記光電変換部から溢れた信号電荷を排出する横型オーバーフロードレイン部を含み、
前記遮光部は、
前記横型オーバーフロードレイン部が形成されている素子領域幅内の前記第２導電型分離層において、深さ方向に埋め込まれた第４の埋め込み遮光部を含む
固体撮像装置。 - 行列状に配置された複数の光電変換部および前記複数の光電変換部の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部を有し、
前記感光部は、
第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板に形成され、分離層により分離された画素セルを含み、
前記画素セルは、
前記基板に対して埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する前記光電変換部と、
前記光電変換部の前記第１導電型半導体層の側部に形成された第２導電型分離層と、
前記第２導電型分離層の前記第２基板面側に形成され、前記光電変換部に蓄積された信号電荷を転送可能な電荷転送ゲート部と、
前記第２導電型分離層の前記第２基板面側に形成され、前記電荷転送ゲート部により転送された信号電荷を行方向または列方向に転送可能な電荷転送路ゲート部と、
少なくとも前記第２導電型分離層に形成され、少なくとも前記電荷転送路ゲート部の素子領域への光の入射を阻止する遮光部と、を含み、
一の前記電荷転送部を挟んで隣接する列または行の第１の画素セルおよび第２の画素セルを含み、
前記第１の画素セルおよび前記第２の画素セルは、
前記一の電荷転送部を形成する一の前記第２導電型分離層を挟んで隣接し、
前記第１の画素セルは、
第１の前記光電変換部が第１の感度を有し、第１の前記電荷転送ゲート部および第１の前記電荷転送路ゲート部が、前記第１の光電変換部よりの前記一の第２導電型分離層の前記第２基板面側に形成され、
前記第２の画素セルは、
第２の前記光電変換部が前記第１の感度と異なる第２の感度を有し、第２の前記電荷転送ゲート部および第２の前記電荷転送路ゲート部が、前記第２の光電変換部よりの前記一の第２導電型分離層の前記第２基板面側に形成されている
固体撮像装置。 - 前記遮光部は、
前記第１の電荷転送ゲート部および前記第２の電荷転送ゲート部がそれぞれ形成されている素子領域幅内の前記第２導電型分離層において、深さ方向に埋め込まれた２つの第５の埋め込み遮光部と、
前記第１の電荷転送路ゲート部および前記第２の電荷転送路ゲート部がそれぞれ形成されている素子領域間の前記第２導電型分離層において、深さ方向に埋め込まれた第６の埋め込み遮光部と、を含む
請求項２記載の固体撮像装置。 - 前記遮光部は、
前記電荷転送ゲート部が形成されている素子領域幅内の前記第２導電型分離層において、深さ方向に埋め込まれた第１の埋め込み遮光部と、
前記電荷転送路ゲート部が形成されている素子領域幅外で隣接の画素セル側の前記第２導電型分離層において、深さ方向に埋め込まれた第２の埋め込み遮光部と、を含む
請求項１から３のいずれか一に記載の固体撮像装置。 - 前記遮光部は、
前記基板の前記第１基板面側の基板外において、少なくとも前記第１の埋め込み遮光部と前記第２の埋め込み遮光部に挟まれた電荷転送路ゲート部が形成されている素子領域内の前記第２導電型分離層に対向するように形成された第３の遮光部を含む
請求項４記載の固体撮像装置。 - 前記遮光部は、
前記基板の前記第１基板面側の基板外において、前記第１の埋め込み遮光部と前記第２の埋め込み遮光部が、前記基板の前記第１基板面側の基板外に延びるように形成されている
請求項４記載の固体撮像装置。 - 前記電荷転送部により転送された信号電荷を電気信号に変換して出力する変換出力部を有する
請求項１から６のいずれか一に記載の固体撮像装置。 - 前記変換出力部は、列または行数に応じて配置されている
請求項７記載の固体撮像装置。 - 前記変換出力部は、一または複数の画素セルごとに配置されている
請求項７記載の固体撮像装置。 - 前記変換出力部による前記電気信号に対して所定の処理を行う周辺回路部と、
前記変換出力部による前記電気信号の前記周辺回路部への転送を中継する中継部と、
前記感光部および前記変換出力部が形成された第１の基板と、
前記周辺回路部が形成された第２の基板と、を有し、
少なくとも前記第１の基板と前記第２の基板は積層され、
前記中継部は、
前記第１の基板に形成された前記変換出力部と前記第２の基板に形成された前記周辺回路部とを、前記感光部の感光領域外で基板を通した接続部により電気的に接続している
請求項８記載の固体撮像装置。 - 前記変換出力部による前記電気信号に対して所定の処理を行う周辺回路部と、
前記変換出力部による前記電気信号の前記周辺回路部への転送を中継する中継部と、
前記感光部および前記変換出力部が形成された第１の基板と、
前記周辺回路部が形成された第２の基板と、を有し、
少なくとも前記第１の基板と前記第２の基板は積層され、
前記中継部は、
前記第１の基板に形成された前記変換出力部と前記第２の基板に形成された前記周辺回路部とを、基板を通した接続部により電気的に接続している
請求項９記載の固体撮像装置。 - 前記中継部は、
前記第１の基板および前記第２の基板の少なくとも一方に、前記変換出力部による電気信号を増幅するソースフォロア部が形成されている
請求項１０または１１記載の固体撮像装置。 - 前記ソースフォロア部は、
直列に接続される増幅部と電流源部とを含み、前記増幅部が前記第１の基板に形成され、前記電流源部が前記第２の基板に形成され、前記電流源部と接続される前記増幅部の出力端側から増幅した信号を前記周辺回路部に出力し、
前記中継部は、
前記第１の基板に形成された前記変換出力部と前記ソースフォロア部の前記増幅部の入力端を接続し、前記増幅部の出力端と前記第２の基板に形成された電流源部とを前記接続部を介して接続している
請求項１２記載の固体撮像装置。 - 行列状に配置された複数の光電変換部および前記複数の光電変換部の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部を形成する工程を有し、
前記感光部を形成する工程は、
第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板に、分離層により分離された画素セルを形成する工程を含み、
前記画素セルを形成する工程は、
第１導電型半導体層を前記基板に対して埋め込むように形成し、受光した光の光電変換機能および電荷蓄積機能を有する前記光電変換部を形成する工程と、
前記光電変換部の前記第１導電型半導体層の側部に第２導電型分離層を形成する工程と、
前記第２導電型分離層の前記第２基板面側に、前記光電変換部に蓄積された信号電荷を転送可能な電荷転送ゲート部を形成する工程と、
前記第２導電型分離層の前記第２基板面側に、前記電荷転送ゲート部により転送された信号電荷を行方向または列方向に転送可能な電荷転送路ゲート部を形成する工程と、
少なくとも前記第２導電型分離層に、少なくとも前記電荷転送路ゲート部の素子領域への光の入射を阻止する遮光部を形成する工程と、を含み、
少なくとも一つの前記画素セルは、
前記第２導電型分離層の前記第２基板面側に形成され、前記光電変換部から溢れた信号電荷を排出する横型オーバーフロードレイン部を含んで形成し、
前記遮光部は、
前記横型オーバーフロードレイン部が形成されている素子領域幅内の前記第２導電型分離層において、深さ方向に埋め込まれた第４の埋め込み遮光部を含んで形成する
固体撮像装置の製造方法。 - 行列状に配置された複数の光電変換部および前記複数の光電変換部の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部を形成する工程を有し、
前記感光部を形成する工程は、
第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板に、分離層により分離された画素セルを形成する工程を含み、
前記画素セルを形成する工程は、
第１導電型半導体層を前記基板に対して埋め込むように形成し、受光した光の光電変換機能および電荷蓄積機能を有する前記光電変換部を形成する工程と、
前記光電変換部の前記第１導電型半導体層の側部に第２導電型分離層を形成する工程と、
前記第２導電型分離層の前記第２基板面側に、前記光電変換部に蓄積された信号電荷を転送可能な電荷転送ゲート部を形成する工程と、
前記第２導電型分離層の前記第２基板面側に、前記電荷転送ゲート部により転送された信号電荷を行方向または列方向に転送可能な電荷転送路ゲート部を形成する工程と、
少なくとも前記第２導電型分離層に、少なくとも前記電荷転送路ゲート部の素子領域への光の入射を阻止する遮光部を形成する工程と、を含み、
一の前記電荷転送部を挟んで隣接する列または行の第１の画素セルおよび第２の画素セルを形成する工程を含み、
前記第１の画素セルおよび前記第２の画素セルは、
前記一の電荷転送部を形成する一の前記第２導電型分離層を挟んで隣接し、
前記第１の画素セルは、
第１の前記光電変換部が第１の感度を有し、第１の前記電荷転送ゲート部および第１の前記電荷転送路ゲート部が、前記第１の光電変換部よりの前記一の第２導電型分離層の前記第２基板面側に形成され、
前記第２の画素セルは、
第２の前記光電変換部が前記第１の感度と異なる第２の感度を有し、第２の前記電荷転送ゲート部および第２の前記電荷転送路ゲート部が、前記第２の光電変換部よりの前記一の第２導電型分離層の前記第２基板面側に形成される
固体撮像装置の製造方法。 - 固体撮像装置と、
前記固体撮像装置の感光部に結像する光学系と、を有し、
前記固体撮像装置は、
行列状に配置された複数の光電変換部および前記複数の光電変換部の信号電荷を列または行単位で転送する複数の電荷転送部を含む前記感光部を有し、
前記感光部は、
第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板に形成され、分離層により分離された画素セルを含み、
前記画素セルは、
前記基板に対して埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する前記光電変換部と、
前記光電変換部の前記第１導電型半導体層の側部に形成された第２導電型分離層と、
前記第２導電型分離層の前記第２基板面側に形成され、前記光電変換部に蓄積された信号電荷を転送可能な電荷転送ゲート部と、
前記第２導電型分離層の前記第２基板面側に形成され、前記電荷転送ゲート部により転送された信号電荷を行方向または列方向に転送可能な電荷転送路ゲート部と、
少なくとも前記第２導電型分離層に形成され、少なくとも前記電荷転送路ゲート部の素子領域への光の入射を阻止する遮光部と、を含み、
少なくとも一つの前記画素セルは、
前記第２導電型分離層の前記第２基板面側に形成され、前記光電変換部から溢れた信号電荷を排出する横型オーバーフロードレイン部を含み、
前記遮光部は、
前記横型オーバーフロードレイン部が形成されている素子領域幅内の前記第２導電型分離層において、深さ方向に埋め込まれた第４の埋め込み遮光部を含む
電子機器。 - 固体撮像装置と、
前記固体撮像装置の感光部に結像する光学系と、を有し、
前記固体撮像装置は、
行列状に配置された複数の光電変換部および前記複数の光電変換部の信号電荷を列または行単位で転送する複数の電荷転送部を含む前記感光部を有し、
前記感光部は、
第１基板面側と、当該第１基板面側と対向する側の第２基板面側とを有する基板に形成され、分離層により分離された画素セルを含み、
前記画素セルは、
前記基板に対して埋め込むように形成された第１導電型半導体層を含み、受光した光の光電変換機能および電荷蓄積機能を有する前記光電変換部と、
前記光電変換部の前記第１導電型半導体層の側部に形成された第２導電型分離層と、
前記第２導電型分離層の前記第２基板面側に形成され、前記光電変換部に蓄積された信号電荷を転送可能な電荷転送ゲート部と、
前記第２導電型分離層の前記第２基板面側に形成され、前記電荷転送ゲート部により転送された信号電荷を行方向または列方向に転送可能な電荷転送路ゲート部と、
少なくとも前記第２導電型分離層に形成され、少なくとも前記電荷転送路ゲート部の素子領域への光の入射を阻止する遮光部と、を含み、
一の前記電荷転送部を挟んで隣接する列または行の第１の画素セルおよび第２の画素セルを含み、
前記第１の画素セルおよび前記第２の画素セルは、
前記一の電荷転送部を形成する一の前記第２導電型分離層を挟んで隣接し、
前記第１の画素セルは、
第１の前記光電変換部が第１の感度を有し、第１の前記電荷転送ゲート部および第１の前記電荷転送路ゲート部が、前記第１の光電変換部よりの前記一の第２導電型分離層の前記第２基板面側に形成され、
前記第２の画素セルは、
第２の前記光電変換部が前記第１の感度と異なる第２の感度を有し、第２の前記電荷転送ゲート部および第２の前記電荷転送路ゲート部が、前記第２の光電変換部よりの前記一の第２導電型分離層の前記第２基板面側に形成されている
電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2017194827A JP7032902B2 (ja) | 2017-10-05 | 2017-10-05 | 固体撮像装置、固体撮像装置の製造方法、および電子機器 |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| JP2019068373A JP2019068373A (ja) | 2019-04-25 |
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Country Status (1)
| Country | Link |
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| JP (1) | JP7032902B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023087289A1 (en) * | 2021-11-19 | 2023-05-25 | Huawei Technologies Co.,Ltd. | Solid-state imaging device and electronic apparatus |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005123538A (ja) | 2003-10-20 | 2005-05-12 | Sony Corp | 固体撮像素子とその製造方法 |
| JP2008300614A (ja) | 2007-05-31 | 2008-12-11 | Fujifilm Corp | 撮像素子、撮像素子の製造方法、及び、撮像素子用の半導体基板 |
| WO2016009942A1 (ja) | 2014-07-15 | 2016-01-21 | ブリルニクスジャパン株式会社 | 固体撮像装置、固体撮像装置の製造方法、および電子機器 |
-
2017
- 2017-10-05 JP JP2017194827A patent/JP7032902B2/ja active Active
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|---|---|---|---|---|
| JP2005123538A (ja) | 2003-10-20 | 2005-05-12 | Sony Corp | 固体撮像素子とその製造方法 |
| JP2008300614A (ja) | 2007-05-31 | 2008-12-11 | Fujifilm Corp | 撮像素子、撮像素子の製造方法、及び、撮像素子用の半導体基板 |
| WO2016009942A1 (ja) | 2014-07-15 | 2016-01-21 | ブリルニクスジャパン株式会社 | 固体撮像装置、固体撮像装置の製造方法、および電子機器 |
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| JP2019068373A (ja) | 2019-04-25 |
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