JP2009181986A - 固体撮像素子および固体撮像装置 - Google Patents
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Abstract
【課題】ハイライト光が入射した場合に発生する過剰電荷を均一かつ正確に排出することが可能な固体撮像素子及び装置の提供。
【解決手段】ｐｎ接合を有する光電変換素子２０３を含んでなる画素が、マトリックス状に形成された画素領域と、該画素領域において、半導体層の第１面側に形成されたＭＯＳトランジスタを、少なくとも１つ含む画素信号読み出し回路２１０と、を備え、前記画素のそれぞれは、前記半導体層の前記第１面側に形成された第１導電型の第１半導体領域３２２と、前記第１半導体領域と電気的に接続される電位制御配線３２０と、を有し、前記光電変換素子のｐｎ接合を構成する第２導電型の第２半導体領域が、前記画素信号読出し回路を構成するＭＯＳトランジスタの第２導電型不純物領域と前記第１導電型半導体層を介して隣接するよう配置されてなり、前記光電変換素子への光の入射は、前記第１面側とは反対の第２面側からなされる。
【選択図】図３
【解決手段】ｐｎ接合を有する光電変換素子２０３を含んでなる画素が、マトリックス状に形成された画素領域と、該画素領域において、半導体層の第１面側に形成されたＭＯＳトランジスタを、少なくとも１つ含む画素信号読み出し回路２１０と、を備え、前記画素のそれぞれは、前記半導体層の前記第１面側に形成された第１導電型の第１半導体領域３２２と、前記第１半導体領域と電気的に接続される電位制御配線３２０と、を有し、前記光電変換素子のｐｎ接合を構成する第２導電型の第２半導体領域が、前記画素信号読出し回路を構成するＭＯＳトランジスタの第２導電型不純物領域と前記第１導電型半導体層を介して隣接するよう配置されてなり、前記光電変換素子への光の入射は、前記第１面側とは反対の第２面側からなされる。
【選択図】図３
Description
本発明は、固体撮像素子および固体撮像装置に関する。
近年のデジタルカメラ、カメラ搭載型携帯電話等の普及により、固体撮像素子の需要が増加している。特に、一般的な半導体製造工程であるＣＭＯＳプロセスにより製造可能なＣＭＯＳ型固体撮像素子の需要が高まっている。このような固体撮像素子には、近年において、更なる小型化、多画素化の要求が高まっており、画素サイズの微細化が重要な課題となっている。
しかしながら、画素サイズの微細化に伴う半導体基板表面に平行な平面サイズの縮小に対して、半導体基板表面に垂直な深さ方向の縮小は同時にスケーリングされておらず、このことに起因する課題が顕在化しつつある。
すなわち、画素領域の水平方向サイズが縮小されても、フォトダイオードが形成されるシリコン基板表面と、光学的に開口率を拡大するためのマイクロレンズとの距離が縮小されないために、結像レンズからの入射光が斜めに入射する画素領域周辺部において、入射光の一部がメタル配線層により反射されてしまう、いわゆる「ケラレ」という現象が画素領域の周辺部で起こり、感度の不均一性が発生してしまう。
また、ＣＭＯＳ型固体撮像素子の特徴である「システムオンチップ」を実現するために、最新のＣＭＯＳ工程を用いた回路デザインを周辺回路に搭載しようとすると、ＣＭＯＳ工程の多層配線化によりシリコン基板表面とマイクロレンズとの距離は拡大し、上記の「ケラレ」はさらに発生しやすくなってしまう。
このような状況を打破するためのデバイス構成として、裏面照射型のＣＭＯＳセンサの開発が報告されている（例えば、特許文献１、非特許文献１参照）。
このような裏面照射型のＣＭＯＳセンサにおいては、裏面側からの入射光がシリコン基板において吸収され発生する信号電子を効率よく収集するために、シリコン基板が薄くなければならない。例えば、上述の非特許文献１においては、シリコン基板の厚さを４μｍまで薄膜化している。
このように、薄膜化したシリコン基板による問題としては、入射光強度の高い、いわゆるハイライト光を撮像した場合に顕著となる。すなわち、ハイライト光の入射により過剰な電子正孔対が発生した場合、フォトダイオードの飽和電荷量を超えた過剰信号電子がオーバーフローし、隣接画素のフォトダイオードに注入されることによるブルーミングやクロストークという問題が発生する。
この問題に対して、蓄積期間においてフォトダイオードとフローティングディフュージョンとを分離する転送トランジスタに対して、完全にオフ状態としないようなゲート電圧条件を与えることで転送ゲート下のチャネルを横型オーバーフローのパスとして利用するという方法が提案されている。
しかしながら、この方法では、ＭＯＳトランジスタである転送トランジスタの閾値ばらつきの影響により、オーバーフローチャネルのポテンシャルが各チャネルにおいてばらついてしまい、その結果、このポテンシャルばらつきが飽和時の出力に固定パターンとして現れてしまう。
一方、このポテンシャルばらつきがＭＯＳ構造に起因するとの考えから、フォトダイオードからの過剰信号電子に対するオーバーフローチャネルをバルク領域で形成するという方法も提案されている。（例えば、特許文献２参照）
特許第３７５９４３５号公報
S. Iwabuchi et al., ISSCC Tech. Digest, pp.302-303, 2006
特開２００６−４９３３８号公報
しかしながら、この方法では、オーバーフローチャネルのバリアハイトの制御を極めて低濃度であるシリコン基板不純物濃度により制御するため、その制御が事実上困難である。
本発明は上記の事情を考慮してなされたものであって、ハイライト光が入射した場合に発生する過剰電荷を均一かつ正確に排出することの可能な固体撮像素子および固体撮像装置を提供することを目的とする。
本発明の第１の態様による固体撮像素子は、第１導電型の半導体層と、該第１導電型半導体層と、第１導電型と反対導電型の第２導電型不純物領域とにより構成されるｐｎ接合を有する光電変換素子を含んでなる画素が、マトリックス状に形成された画素領域と、該画素領域において、前記半導体層の第１面側に形成され、第２導電型の不純物領域からなるソースおよびドレインを有するＭＯＳトランジスタを、少なくとも１つ含む画素信号読み出し回路と、を備え、前記画素のそれぞれは、前記半導体層の前記第１面側に形成された第１導電型の第１半導体領域と、前記第１半導体領域と電気的に接続される電位制御配線と、を有し、前記光電変換素子のｐｎ接合を構成する第２導電型の第２半導体領域が、前記画素信号読出し回路を構成するＭＯＳトランジスタの第２導電型不純物領域と前記第１導電型半導体層を介して隣接するよう配置されてなり、前記光電変換素子への光の入射は、前記第１面側とは反対の第２面側からなされることを特徴とする。
また、本発明の第２の態様による固体撮像装置は、第１の態様の固体撮像素子と、入射光を前記固体撮像素子に導く光学システムと、前記固体撮像素子から出力される電気信号を処理する信号処理部と、を備えていることを特徴とする。
本発明によれば、ハイライト光が入射した場合に発生する過剰電荷を均一かつ正確に排出することができる。
以下、本発明の実施形態について図面を参照して詳細に説明する。以下の図面の記載において、同一の部分には同一の符号を付し、重複する記載は省略する。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものと異なる。更に、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
本発明の一実施形態による固体撮像素子を図１に示す。本実施形態の固体撮像素子１０は固体撮像素子チップ１００上に形成されている。
固体撮像素子チップ１００には、光電変換により入射光信号を電気信号に変換する光電変換画素が二次元状のアレイ配列される撮像領域１０１と、この撮像領域１０１の周囲に配置される周辺回路とを備えている。この周辺回路は、負荷トランジスタ部１０２と、ＣＤＳ回路（相関二重サンプリング回路）１０３と、Ｖ選択回路１０４と、Ｈ選択回路１０５と、ＡＧＣ（自動ゲイン制御回路）１０６と、ＡＤＣ（Ａ／Ｄ変換器）１０７と、デジタルアンプ１０８と、タイミングパルスを発生するＴＧ（タイミングジェネレータ）回路１０９とを備えている。なお、ＡＤＣ１０７は、ＣＤＳ回路１０３と一体として構成されたカラム型のＣＤＳ−ＡＤＣ回路構成とすることも可能である（例えば、T.Sugiki et al., ISSCC2000 Thecnical Digest, p.108, 2000参照）。また、ＴＧ１０９，ＡＧＣ１０６，ＡＤＣ１０７，デジタルアンプ１０８等を別チップにしても構わないし、図１には記載されない信号処理回路を搭載してもよい。
画素領域１０１は、光電変換により入射信号を電気信号に変換する光電変換素子を有する画素が二次元マトリクス状に配列されている。各画素の等価回路を図２に示す。図２は本実施形態による固体撮像素子１０の画素２および負荷トランジスタ部１０２の等価回路図である。画素２は、光電変換素子であるフォトダイオード２０１と、容量２０２と、転送トランジスタ（読み出しトランジスタ）２０３と、読み出し回路２１０とを備えている。読み出し回路２１０は、ｎチャネルＭＯＳトランジスタからなる３トランジスタ構造であり、増幅トランジスタ２１２と、選択トランジスタ２１４と、リセットトランジスタ２１６とを備えている。フォトダイオード２０１は、アノードが電位制御線ＶＰに接続され、カソードが転送トランジスタ２０３のソースおよびドレインのうちの一方に接続される。転送トランジスタ２０３はゲートがＴＧ回路１０９からのタイミングパルスが印加され、検出ノード２０４となるソースおよびドレインのうちの他方は容量２０２の一方の電極に接続される。容量２０２の他方の電極は電位制御線ＶＰに接続される。通常、容量２０２は逆バイアスされたｐｎ接合であり、転送トランジスタ２０４のドレインおよびリセットトランジスタ２１６のソースにより構成されている。したがって、本実施形態においては、外部から、画素の電位を制御することが可能な構成となっている。転送トランジスタ２０３は、ＴＧ回路１０９からのタイミングパルスに基づいて動作し、フォトダイオード２０１に蓄積された信号電荷を検出ノード２０４に転送する。
読み出し回路２１０内のリセットトランジスタ２１６は、転送トランジスタ２０３により転送された信号電荷をリセット信号ＲＳＴに基づいてリセットする。通常、このリセット動作は、転送トランジスタ２０３がオン状態で行われるため、検出ノード２０４の電位と、フォトダイオード２０１の電位がリセットされることになる。検出ノード２０４には、信号電荷に応じた信号電圧を発生させる。増幅トランジスタ２１４は、検出ノード２０４の電位に応じた電圧を信号線ＳＬに発生させ、選択トランジスタ２１４は行選択パルスＡＤＲにより選択された行の画素内の読出し回路２１０を活性化する。読出し回路２１０の内部の増幅トランジスタ２１２は、撮像領域１０１の外部に配置された負荷トランジスタ部１０２の負荷トランジスタ２２０との組み合わせによりソースフォロア回路を構成しており、選択トランジスタ２１４により選択されていない行では、上記ソースフォロア回路が非選択状態の選択トランジスタによって電源電圧Ｖｄｄから分離され不活性化される。
なお、本実施形態においては、図２に示すように、画素２内に光電変換素子であるフォトダイオード２０１と、読み出し回路２１０とが設けられていたが、複数のフォトダイオード２０１で１つの読み出し回路を共有することも可能であり、その場合、１画素あたりの平均トランジスタ数を抑制することが可能となり、画素サイズの微細化において有利となる。
再び図１に戻り、マトリクス状に配列された画素において発生した信号はＶ選択回路１０４およびＨ選択回路１０５によって次のように時系列で出力される。Ｖ選択回路１０４により選択された行に配置された画素において光電変換された信号は画素内の読み出し回路２１０によって読み出される。この読み出し動作は、行単位で処理されており、CDS回１０３において雑音が除去され、雑音除去後の信号電圧が保持される。保持された信号は、Ｈ選択回路１０５により順次選択され、ＡＧＣ１０６に送られた後、ＡＤＣ１０７に送られてデジタルデータに変換される。その後、デジタルアンプ１０８によって増幅されて外部に出力される。なお、Ｖ選択回路１０４およびＨ選択回路１０５の動作はＴＧ回路１０９から出力されるタイミングパルスによって制御される。
図３に、本実施形態による固体撮像素子１０の断面を示す。本実施形態の固体撮像素子１０は、図３に示すように入射光が図３の下方、裏面側から入射する構造の、いわゆる裏面照射型になっている。
図３に示す断面を有する本実施形態の固体撮像素子１０は、以下の製造工程によって製造される。シリコン層内の不純物領域、ゲート構造、多層配線構造は、例えばＳＯＩ基板３０１を用いて、その表面のＳＯＩ層３０１ａ側に通常のＣＭＯＳセンサ製造工程を施すことで形成される。表面側構造を形成した後、表面側に例えばガラス基板等の支持基板３１０を接着する。
支持基板３１０の接着後に、研削、研磨、ＣＭＰ、シリコンドライエッチング、シリコンウエットエッチング等、あるいはこれらを適当に組み合わせた工程により、裏面側からＳＯＩ基板３０１のバルク基板（図示せず）を除去し、入射光側となる裏面側のＳＯＩ層３０１ａがＳｉＯ２層３０１ｂを介して露出するようにする。さらに、光入射側のシリコン裏面側に薄い高濃度ｐ＋型不純物領域（図示せず）を形成することが好ましく、フォトダイオードが形成する空乏層をシリコン／シリコン酸化膜界面から分離することで低暗電流化することができる。
その後、裏面側の反射防止構造のためにＳｉＮ層３１４を形成し、さらに光シールド層３１６を形成する。
ボンディングパッド（図示せず）については、表面側の支持基板３１０を貫通するパッド用開口（図示せず）を形成しても良いし、裏面側からＳｉＮ層３１４、ＳｉＯ２層３０１ｂ、ＳＯＩ層３０１ａ、多層配線層を貫通するパッド用開口を形成してもよい。
単板カラー撮像素子の場合には、さらに、光入射側表面にカラーフィルターアレイおよびオンチップマイクロレンズを形成する。
図３に示すように、フォトダイオードとなるｐｎ接合を構成するｎ型不純物領域２０１ａはその周囲をｐ型不純物領域３０１ａにより囲まれており、このｐｎ接合を構成する不純物領域の不純物濃度を最適化することで、フォトダイオード２０１をリセットした際の空乏層をシリコン層３０１ａの表面と分離することにより低雑音特性の埋め込みフォトダイオードを得ることができる。
フォトダイオード２０１の内部に蓄積した信号電荷を読み出しトランジスタ（転送トランジスタ）２０３のソースドレイン領域に輸送するために、ｎ型不純物領域において不純物濃度プロファイルを形成することが好ましい。さらに、上述した信号電荷の輸送のためはフォトダイオードを形成するシリコン層３０１ａの厚さ（Ｌ）は数ミクロン程度にすることが好ましい。
図３においては、画素部のｐ型不純物領域３０１ａの電位を制御するための電位制御配線３２０が設けられ、また電位制御配線３２０とｐ型不純物領域３０１ｂとの良好な電気的接続を得るためのｐ＋型不純物領域３２２が形成されている。この電位制御構造は、前述した通常のＣＭＯＳセンサ工程において形成することが可能である。
電位制御配線を画素領域の全ての画素に対して共通の配線とし、電位制御構造を介して、画素領域外部から画素部のｐ型不純物領域３０１ｂの電位を制御することで、画素の電位を均一かつ正確に制御することができる。この画素の電位を均一かつ正確に制御することには、極めて重要な意味がある。例えば、画素にハイライト光が入射する、高輝度被写体撮像の場合に発生する、過剰電子および過剰正孔に起因する悪影響を排除するために、この画素の電位の制御が重要である。
ハイライト光が画素に入射した場合、フォトダイオード２０１において、過剰な信号電子が発生し、フォトダイオード２０１が飽和する。このとき、フォトダイオード２０１から溢れた過剰電子が隣接するフォトダイオードに到達することで、いわゆるブルーミング、クロストーク等の現象が起こり、再生画像における雑音成分となってしまう。この過剰電子に起因する問題を回避するためには、いわゆるオーバーフロードレイン構造を設け、過剰電子を排出する手法が有効である。
本実施形態においては、図３に示すように、フォトダイオード２０１を形成するｎ型不純物領域２０１ａと、読み出し回路２１０を構成するｎ型不純物領域２１０ａ、これらのｎ型不純物領域２１０ａに挟まれたｐ型不純物領域２１０ｂとにより、このオーバーフロードレイン構造が形成されている。このとき、読み出し回路２１０を構成するｎ型不純物領域２１０ａがドレインとして機能し、ｐ型不純物領域２１０ｂがオーバーフローバリアとして機能する。ドレインとなるｎ型不純物領域２１０ａは、図２に示す回路においてリセットトランジスタのドレイン、あるいは選択トランジスタのドレインのように、常時Ｖｄｄに設定されているものを使用する。このようなオーバーフロードレイン構造において、過剰電子を排出するポテンシャルの閾値は、バリアとして機能するｐ型不純物領域２１０ｂにより決定される。したがって、このｐ型不純物領域２１０ｂの電位が変動する、あるいは画素領域内で不均一になると、フォトダイオード２１０の飽和レベルが変動あるいは不均一となり、画像上の雑音となってしまう。このとき、本実施形態においては、画素部のｐ型不純物領域３０１ａの電位を外部回路から制御可能であるので、上記のオーバーフローバリアポテンシャル２１０ｂを最適値に制御することが可能である。なお、電位制御配線を介して印加される電位はＤＣ（直流）電位であってもよいし、パルス状の電位であってもよい。
さらに、この電位制御により、フォトダイオード２０１を構成するｐｎ接合部の空乏層幅を微調整することも可能であり、その結果、光入射側の空乏層端部とシリコン層３０１ａの表面との間に存在する無感度領域幅を制御することが可能となり、白傷画像欠陥、フォトダイオード暗電流と青感度とのトレードオフを電気的に最適化することができる。
また、電位制御配線３２０を行単位に設けることで、行単位でのパルス電位制御を行うことが可能であり、そうすることにより、行単位で読出し動作を行うデバイスの、信号電荷蓄積、フォトダイオード２０１からの電荷転送、フォトダイオード２０１のリセットという各動作と同期して、最適な電位に制御することが可能となり、高感度、低雑音、広ダイナミックレンジ特性を得ることができる。
従来構造においては、この電位制御配線構造がないため、画素の電位すなわち画素のｐ型不純物領域の電位は、薄いシリコン層内部に格子状に形成されるｐ型不純物領域を介して画素領域の外部と接続されており、言い換えれば、画素のｐ型不純物領域と画素領域の外部との間は高抵抗であった。このように、外部電源との接続が高抵抗な場合には、画素部の電位を均一かつ正確に外部から制御することは困難であり、特にハイライト光が入射した場合には、前述の過剰電子と同時に発生する過剰正孔に起因した画素部の電位変動が発生してしまう。
しかし、本実施形態の構造によれば、電位制御配線により低抵抗で画素部の電位を制御しており、過剰正孔は電位制御配線のコンタクトのために形成したｐ＋不純物領域がドレインとなり排出されるので、ハイライト光入射時においても、画素の電位は安定しており、したがって、再生画像は低雑音化する。
裏面照射型ではない従来型のＣＭＯＳセンサの場合は、画素部のｐ型不純物領域はフォトダイオードの下に数百ミクロンというシリコン基板と接続されているので、基板との間は低抵抗であり、上述の過剰正孔に起因する課題は発生しなかった。しかしながら、基板との間が低抵抗であるために、前述したような、行単位での画素部電位制御はできない。
以上述べたように、本実施形態によれば、高照度被写体の撮像における再生画像上の雑音が発生せず、さらに、画素部電位を制御することにより、フォトダイオード暗電流、青感度等の特性を向上することが可能であるので、高性能な固体撮像素子を得ることができる。
次に、本実施形態の固体撮像素子１００を有する固体撮像装置を図４に示す。この固体撮像装置４００は、固体撮像素子１００と、固体撮像素子１００に入射光を供給する光学システム４１０と、固体撮像素子１００から出力される電気信号を処理する信号処理装置４３０とを備えている。
本実施形態の固体撮像素子によれば、電位制御配線を介して画素領域外部から画素部のｐ型不純物領域の電位を所望の電位に制御することで、ハイライト光照射時に発生する過剰信号電子をオーバーフロードレインに排出する際のオーバーフローチャネル電位を均一かつ正確に調整することが可能となり、裏面照射型ＣＭＯＳイメージセンサにおけるハイライト被写体撮像時においても、ブルーミングや固定パターン雑音等の発生を抑制することが可能となる。
また、本実施形態の固体撮像素子を備えた固体撮像装置によれば、電位制御配線を介して画素領域外部から画素部のｐ型不純物領域の電位を所望の電位に制御することで、ハイライト光照射時に発生する過剰信号電子をオーバーフロードレインに排出する際のオーバーフローチャネル電位を均一かつ正確に調整することが可能となり、裏面照射型ＣＭＯＳイメージセンサにおけるハイライト被写体撮像時においても、ブルーミングや固定パターン雑音等の発生を抑制することが可能となる。
ハイライト被写体撮像時の課題としては、過剰信号電子のみならず、光電変換により発生する過剰正孔についても考慮する必要がある。すなわち、ハイライト光の入射により発生した過剰正孔については、通常の厚膜シリコン基板であれば、そのバルク領域に排出されるが、シリコン基板が薄い裏面照射型のデバイスの場合、その過剰正孔の排出は画素領域内部の素子分離構造に沿って網の目状に形成されているｐ＋不純物領域を介して行われるため、過剰正孔の排出パスのインピーダンスが高くなってしまい、過剰正孔を十分に排出することができず、過剰正孔の画素部への蓄積状態が発生し、画素のウエル電位が変動してしまう。その結果、フォトダイオードの動作や、画素部の読出し回路の動作が変調されてしまうという問題もある。
これに対して、本実施形態の固体撮像素子およびこの固体撮像素子を備えた固体撮像装置によれば、各画素の第一導電型不純物領域には電位制御配線が接続されているので、ハイライト光が入射した画素において発生した過剰正孔は、この電位制御配線を介した電位制御の結果、画素の第一導電型に蓄積することはなくなり、したがって、フォトダイオードの動作や、画素部の読出し回路の動作が変調されてしまうという問題も解決される。
また、本実施形態の固体撮像素子およびこの固体撮像素子を備えた固体撮像装置によれば、電位制御配線を介した画素部の第一導電型不純物領域の電位制御において、その電位を任意の値に制御可能であるので、いわゆる基板電位としてのゼロボルトではない電位の設定が可能となる。したがって、従来技術においてはその不純物構造により、画素部の光電変換領域を形成するｐｎ接合の空乏層の空間的広がりは一意に決定されていたが、本実施形態においては、任意に制御可能となる。その結果、光入射側の半導体表面と空乏層端部との間に形成される無感度領域を画素部電位により調整することが可能となるので、さらなる青感度向上や、歩留まりの向上を実現することができるという効果もある。
さらに、本実施形態の固体撮像素子およびこの固体撮像素子を備えた固体撮像装置によれば、行単位で形成された電位制御配線により、画素領域の第一導電型不純物領域の電位を行単位で制御することが可能となる。その結果、行単位に行われる、光電変換素子のリセット動作、光電変換素子からの信号電荷転送動作、光電変換素子における信号電荷蓄積動作、の各動作における最適な基板電位制御を行単位に行うことが可能となり、高感度、低雑音、広ダイナミックレンジの高性能固体撮像素子、および固体撮像装置を得ることができる。
また、本実施形態の固体撮像素子を用いたカメラモジュール、固体撮像装置においては、高照度被写体の撮像における再生画像上の雑音が発生せず、さらに、画素部電位を制御することにより、フォトダイオードの暗電流、青感度等の特性を向上することが可能であるので、高性能なカメラモジュール、固体撮像装置を得ることができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
２ 画素
１０ 固体撮像素子
１００ 固体撮像素子チップ
１０１ 撮像領域
１０２ 負荷トランジスタ部
１０３ ＣＤＳ回路
１０４ Ｖ選択回路
１０５ Ｈ選択回路
１０６ ＡＧＣ（自動ゲイン制御回路）
１０７ ＡＤＣ（Ａ／Ｄ変換器）
１０８ デジタルアンプ
１０９ ＴＧ（タイミングジェネレータ）回路
２０１ 光電変換素子
２０１ａ ｎ型不純物領域
２０２ 容量
２０３ 転送トランジスタ
２０４ 検出ノード
２１０ 読み出し回路
２１０ａ ｎ型不純物領域
２１０ｂ ｐ型不純物領域
３０１ ＳＯＩ基板
３０１ａ ＳＯＩ層
３０１ｂ ＳｉＯ２層
３１０ 支持基板
３１４ ＳｉＮ層
３１６ 光シールド
３２０ 電位制御線
３２２ ｐ＋型不純物領域
４００ 固体撮像装置
４１０ 光学システム
４３０ 信号処理装置
１０ 固体撮像素子
１００ 固体撮像素子チップ
１０１ 撮像領域
１０２ 負荷トランジスタ部
１０３ ＣＤＳ回路
１０４ Ｖ選択回路
１０５ Ｈ選択回路
１０６ ＡＧＣ（自動ゲイン制御回路）
１０７ ＡＤＣ（Ａ／Ｄ変換器）
１０８ デジタルアンプ
１０９ ＴＧ（タイミングジェネレータ）回路
２０１ 光電変換素子
２０１ａ ｎ型不純物領域
２０２ 容量
２０３ 転送トランジスタ
２０４ 検出ノード
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３０１ａ ＳＯＩ層
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４３０ 信号処理装置
Claims (11)
- 第１導電型の半導体層と、
該第１導電型半導体層と、第１導電型と反対導電型の第２導電型不純物領域とにより構成されるｐｎ接合を有する光電変換素子を含んでなる画素が、マトリックス状に形成された画素領域と、
該画素領域において、前記半導体層の第１面側に形成され、第２導電型の不純物領域からなるソースおよびドレインを有するＭＯＳトランジスタを、少なくとも１つ含む画素信号読み出し回路と、
を備え、
前記画素のそれぞれは、
前記半導体層の前記第１面側に形成された第１導電型の第１半導体領域と、
前記第１半導体領域と電気的に接続される電位制御配線と、
を有し、
前記光電変換素子のｐｎ接合を構成する第２導電型の第２半導体領域が、前記画素信号読出し回路を構成するＭＯＳトランジスタの第２導電型不純物領域と前記第１導電型半導体層を介して隣接するよう配置されてなり、
前記光電変換素子への光の入射は、前記第１面側とは反対の第２面側からなされることを特徴とする固体撮像素子。 - 前記光電変換素子のｐｎ接合を構成する第２導電型の第２半導体領域が、前記ＭＯＳトランジスタの第２導電型不純物領域の直下まで延在することを特徴とする請求項１記載の固体撮像素子。
- 前記光電変換素子のｐｎ接合を構成する第２導電型の第２半導体領域は、前記半導体層に覆われるように前記半導体層の内部に形成されてなることを特徴とする請求項１または２記載の固体撮像素子。
- 前記電位制御配線は、前記画素領域の全ての画素に対して共通の配線として形成されていることを特徴とする請求項１乃至３記載の固体撮像素子。
- 前記電位制御配線は、前記画素領域において同一の行に配置される画素に対して共通の配線として形成されていることを特徴とする請求項１乃至３記載の固体撮像素子。
- 前記電位制御配線を介して前記第１半導体領域に一定のＤＣ電位が印加されることを特徴とする請求項１乃至５のいずれかに記載の固体撮像素子。
- 前記電位制御配線を介して前記第１半導体領域にパルス状の電位が印加されることを特徴とする請求項１乃至５のいずれかに記載の固体撮像素子。
- 前記電位制御配線を介して前記第１半導体領域に、行単位の画素読出し動作と同期した、パルス状の電位が印加されることを特徴とする請求項５記載の固体撮像素子。
- 前記読み出し回路は、画素毎に設けられていることを特徴とする請求項１乃至８のいずれかに記載の固体撮像素子。
- 前記読み出し回路は、前記画素領域の複数の画素に対して設けられていることを特徴とする請求項１乃至８のいずれかに記載の固体撮像素子。
- 請求項１乃至１０のいずれかに記載の固体撮像素子と、
入射光を前記固体撮像素子に導く光学システムと、
前記固体撮像素子から出力される電気信号を処理する信号処理部と、
を備えていることを特徴とする固体撮像装置。
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