JP2015088693A - 固体撮像装置およびその製造方法、並びに電子機器 - Google Patents

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Abstract

【課題】画素のアンプトランジスタ、読み出しトランジスタ、およびリセットトランジスタの少なくとも１つにおいて、チャネル領域の面積を増加させることにより、ノイズを低減することができるようにする。
【解決手段】各画素は、入射光の光量に応じた電荷を発生して内部に蓄積するフォトダイオードと、チャネル領域が基板に対して垂直な方向に形成されるアンプトランジスタ、読み出しトランジスタ、またはリセットトランジスタとを有し、２次元配置される。本開示は、例えば、アンプトランジスタ、読み出しトランジスタ、およびリセットトランジスタを有する各画素が２次元配置された裏面照射型のCMOSイメージセンサ等に適用することができる。
【選択図】図２

Description

本開示は、固体撮像装置およびその製造方法、並びに電子機器に関し、特に、画素のアンプトランジスタ、読み出しトランジスタ、およびリセットトランジスタの少なくとも１つにおいて、チャネル領域の面積を増加させることにより、ノイズを低減することができるようにした固体撮像装置およびその製造方法、並びに電子機器に関する。
近年、固体撮像装置の微細化に伴い、アンプトランジスタにおけるRTS(Random Telegraph Signal)ノイズが点滅点を形成して、画素特性を劣化させる。
アンプトランジスタのRTSノイズの低減方法としては、例えば、チャネル領域の不純物を無くした完全空乏型のMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）をアンプトランジスタに適用する方法が提案されている（例えば、特許文献１参照）。
しかしながら、特許文献１に記載されている方法では、SOI（Silicon On Insulator）基板を用いるため、製造コストが増大する。また、難しいSOI基板の膜厚の制御を行う必要がある。
特開２００６−２４７８７号公報
そこで、アンプトランジスタ、読み出しトランジスタ、リセットトランジスタ等の画素のトランジスタにおいて、チャネル領域の面積を増加させることにより、ノイズを低減することが望まれている。
本開示は、このような状況に鑑みてなされたものであり、画素のアンプトランジスタ、読み出しトランジスタ、およびリセットトランジスタの少なくとも１つにおいて、チャネル領域の面積を増加させることにより、ノイズを低減することができるようにするものである。
本開示の第１の側面の固体撮像装置は、入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、チャネル領域が基板に対して垂直な方向に形成される、前記光電変換素子に蓄積された電荷に対応する電圧を増幅するアンプトランジスタ、前記アンプトランジスタにより増幅された前記電圧の信号を読み出す読み出しトランジスタ、および前記光電変換素子に蓄積された電荷をリセットするリセットトランジスタの少なくとも１つのトランジスタとを有する２次元配置された各画素を備える固体撮像装置である。
本開示の第１の側面においては、入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、チャネル領域が基板に対して垂直な方向に形成される、前記光電変換素子に蓄積された電荷に対応する電圧を増幅するアンプトランジスタ、前記アンプトランジスタにより増幅された前記電圧の信号を読み出す読み出しトランジスタ、および前記光電変換素子に蓄積された電荷をリセットするリセットトランジスタの少なくとも１つのトランジスタとを有する２次元配置された各画素が備えられる。
本開示の第２の側面の製造方法は、入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、チャネル領域が基板に対して垂直な方向に形成される、前記光電変換素子に蓄積された電荷に対応する電圧を増幅するアンプトランジスタ、前記アンプトランジスタにより増幅された前記電圧の信号を読み出す読み出しトランジスタ、および前記光電変換素子に蓄積された電荷をリセットするリセットトランジスタの少なくとも１つのトランジスタとを有する２次元配置された各画素を形成する固体撮像装置の製造方法である。
本開示の第２の側面においては、入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、チャネル領域が基板に対して垂直な方向に形成される、前記光電変換素子に蓄積された電荷に対応する電圧を増幅するアンプトランジスタ、前記アンプトランジスタにより増幅された前記電圧の信号を読み出す読み出しトランジスタ、および前記光電変換素子に蓄積された電荷をリセットするリセットトランジスタの少なくとも１つのトランジスタとを有する２次元配置された各画素が形成される。
本開示の第３の側面の電子機器は、入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、チャネル領域が基板に対して垂直な方向に形成される、前記光電変換素子に蓄積された電荷に対応する電圧を増幅するアンプトランジスタ、前記アンプトランジスタにより増幅された前記電圧の信号を読み出す読み出しトランジスタ、および前記光電変換素子に蓄積された電荷をリセットするリセットトランジスタの少なくとも１つのトランジスタとを有する２次元配置された各画素を備える電子機器である。
本開示の第３の側面においては、入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、チャネル領域が基板に対して垂直な方向に形成される、前記光電変換素子に蓄積された電荷に対応する電圧を増幅するアンプトランジスタ、前記アンプトランジスタにより増幅された前記電圧の信号を読み出す読み出しトランジスタ、および前記光電変換素子に蓄積された電荷をリセットするリセットトランジスタの少なくとも１つのトランジスタとを有する２次元配置された各画素が備えられる。
本開示の第１乃至第３の側面によれば、画素のトランジスタにおいて、ノイズを低減することができる。また、本開示の第１乃至第３の側面によれば、画素のアンプトランジスタ、読み出しトランジスタ、およびリセットトランジスタの少なくとも１つにおいて、チャネル領域の面積を増加させることにより、ノイズを低減することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示を適用した固体撮像装置としてのCMOSイメージセンサの第１実施の形態の構成例を示すブロック図である。 図１の画素アレイ部に２次元配置される画素の構成例を示す断面図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 図２の画素の製造方法を説明する図である。 本開示を適用した固体撮像装置としてのCMOSイメージセンサの第２実施の形態の画素の構成例を示す断面図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 図２８の画素の製造方法を説明する図である。 本開示を適用した固体撮像装置としてのCMOSイメージセンサの第３実施の形態の画素の構成例を示す断面図である。 本開示を適用した固体撮像装置としてのCMOSイメージセンサの第４実施の形態におけるCMOS回路の構成例を示す断面図である。 本開示を適用した固体撮像装置としてのCMOSイメージセンサの第５実施の形態の画素の構成例を示す断面図である。 図５１の画素の製造方法を説明する図である。 図５１の画素の製造方法を説明する図である。 図５１の画素の製造方法を説明する図である。 図５１の画素の製造方法を説明する図である。 図５１の画素の製造方法を説明する図である。 図５１の画素の製造方法を説明する図である。 図５１の画素の製造方法を説明する図である。 図５１の画素の製造方法を説明する図である。 本開示を適用した固体撮像装置としてのCMOSイメージセンサの第６実施の形態の画素の構成例を示す断面図である。 図６０の画素の製造方法を説明する図である。 図６０の画素の製造方法を説明する図である。 図６０の画素の製造方法を説明する図である。 図６０の画素の製造方法を説明する図である。 図６０の画素の製造方法を説明する図である。 図６０の画素の製造方法を説明する図である。 図６０の画素の製造方法を説明する図である。 図６０の画素の製造方法を説明する図である。 本開示を適用した固体撮像装置としてのCMOSイメージセンサの第７実施の形態の画素の構成例を示す断面図である。 本開示を適用した固体撮像装置としてのCMOSイメージセンサの第８実施の形態の画素の構成例を示す断面図である。 本開示を適用した電子機器としての撮像装置の構成例を示すブロック図である。
＜第１実施の形態＞
（固体撮像装置の第１実施の形態の構成例）
図１は、本開示を適用した固体撮像装置としてのCMOS（Complementary Metal-Oxide Semiconductor）イメージセンサの第１実施の形態の構成例を示すブロック図である。
CMOSイメージセンサ１００は、画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、システム制御部１１５、画素駆動線１１６、垂直信号線１１７、信号処理部１１８、およびデータ格納部１１９により構成される。
画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、システム制御部１１５、画素駆動線１１６、垂直信号線１１７、信号処理部１１８、およびデータ格納部１１９は、図示せぬシリコン基板（チップ）に形成されている。
なお、CMOSイメージセンサ１００は、信号処理部１１８とデータ格納部１１９を含まず、信号処理部１１８とデータ格納部１１９は、例えば、CMOSイメージセンサ１００とは別の基板にＤＳＰ(Digital Signal Processor)等の外部信号処理部として設けられるようにしてもよい。
CMOSイメージセンサ１００は、被写体の画像を撮像し、その画像の各画素の画素信号を出力する。
具体的には、画素アレイ部１１１には、入射光の光量に応じた電荷量の電荷を発生して内部に蓄積する光電変換素子を有する画素が行列状に２次元配置される。
また、画素アレイ部１１１には、行列状の画素に対して行ごとに画素駆動線１１６が図の左右方向（行方向）に形成され、列ごとに垂直信号線１１７が図の上下方向（列方向）に形成される。画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した図示せぬ出力端に接続されている。
垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１１の各画素を行単位等で駆動する画素駆動部である。この垂直駆動部１１２の具体的な構成について図示は省略するが、垂直駆動部１１２は、読み出し走査系および掃き出し走査系の２つの走査系を有する構成となっている。
読み出し走査系は、各画素からの画素信号を行単位で順に読み出すように、各行を順に選択し、選択行の画素駆動線１１６と接続する出力端から選択パルス等を出力する。
掃き出し走査系は、光電変換素子から不要な電荷を掃き出す(リセットする)ために、読み出し系の走査よりもシャッタスピードの時間分だけ先行して、各行の画素駆動線１１６と接続する出力端から制御パルスを出力する。この掃き出し走査系による走査により、いわゆる電子シャッタ動作が行ごとに順に行われる。ここで、電子シャッタ動作とは、光電変換素子の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことをいう。
垂直駆動部１１２の読み出し走査系によって選択された行の各画素から出力される画素信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。
カラム処理部１１３は、画素アレイ部１１１の列ごとに信号処理回路を有する。カラム処理部１１３の各信号処理回路は、選択行の各画素から垂直信号線１１７を通して出力される画素信号に対して、CDS(Correlated Double Sampling)（相関二重サンプリング）処理等のノイズ除去処理、A/D変換処理等の信号処理を行う。CDS処理により、リセットノイズやアンプトランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１１３は、信号処理後の画素信号を一時的に保持する。
水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の信号処理回路を順番に選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３の各信号処理回路で信号処理された画素信号が順番に信号処理部１１８に出力される。
システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１１２、カラム処理部１１３、および水平駆動部１１４を制御する。
信号処理部１１８は、少なくとも加算処理機能を有する。信号処理部１１８は、カラム処理部１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。このとき、信号処理部１１８は、必要に応じて、信号処理の途中結果などをデータ格納部１１９に格納し、必要なタイミングで参照する。信号処理部１１８は、信号処理後の画素信号を出力する。
（画素の構成例）
図２は、図１の画素アレイ部１１１に２次元配置される画素の構成例を示す断面図である。
図２に示すように、画素１３０は、シリコン基板１３１に形成される。シリコン基板１３１の裏面はSiO2膜１３１ａにより覆われ、表面はSiO2膜１３１ｂにより覆われる。CMOSイメージセンサ１００は、裏面照射型のイメージセンサであり、SiO2膜１３１ａの裏面には、外側から順に、オンチップレンズ１３２、カラーフィルタ１３３が設けられる。
オンチップレンズ１３２は、シリコン基板１３１の裏面から入射された光を集光する。集光された光はカラーフィルタ１３３を介して色分解され、シリコン基板１３１内のフォトダイオード１３４に入射される。
SiO2膜１３１ａ内のオンチップレンズ１３２とカラーフィルタ１３３に対応しない領域には、遮光膜１３５が形成される。これにより、オンチップレンズ１３２とカラーフィルタ１３３を通らない光が、フォトダイオード１３４等に入射されることを防止することができる。
フォトダイオード(PD)１３４は、カラーフィルタ１３３を介して入射された光の光量に応じた電荷量の電荷を発生して内部に蓄積する光電変換素子である。フォトダイオード１３４の裏面側、表面側、および図中右側には、ＨＡＤ（Hole Accumulation Diode）１３６が形成される。これにより、暗電流の発生を防止することができる。
フォトダイオード１３４の図中左側には、電荷電圧変換部（FD）１３７が形成される。フォトダイオード１３４と電荷電圧変換部１３７の間のシリコン基板１３１の表面には、転送トランジスタ（TG）１３８が形成される。転送トランジスタ１３８は、ゲート電極１３８ａとサイドウォール１３８ｂ等により構成される。ゲート電極１３８ａは、コンタクトプラグ１４２を介して図１の画素駆動線１１６に接続される。
転送トランジスタ１３８は、ゲート電極１３８ａに画素駆動線１１６を介して所定のパルスが入力されたとき、フォトダイオード１３４に蓄積された電荷を電荷電圧変換部１３７に転送する。電荷電圧変換部１３７は、フォトダイオード１３４から転送されてくる電荷を電圧に変換する。
電荷電圧変換部１３７の図中左側には、電荷電圧変換部１３７に近い順に、読み出しトランジスタ（SEL）１３９、アンプトランジスタ１４０、リセットトランジスタ１４１が形成される。読み出しトランジスタ１３９、アンプトランジスタ１４０、およびリセットトランジスタ１４１は、完全空乏型の縦型のMOSFETである。
具体的には、読み出しトランジスタ１３９の２つのソースドレイン領域１３９ａは、シリコン基板１３１の表面側と裏面側に形成される。従って、２つのソースドレイン領域１３９ａに挟まれるチャネル領域１３９ｂは、シリコン基板１３１に対して垂直な方向に形成される。ゲート電極１３９ｃは、チャネル領域１３９ｂを覆うように形成される。
アンプトランジスタ１４０のソースドレイン領域１４０ａ、チャネル領域１４０ｂ、およびゲート電極１４０ｃと、リセットトランジスタ１４１のソースドレイン領域１４１ａ、チャネル領域１４１ｂ、およびゲート電極１４１ｃも、同様に形成される。
アンプトランジスタ１４０のゲート電極１４０ｃは、コンタクトプラグ１４２と配線１４３を介して電荷電圧変換部１３７に接続される。表面側のソースドレイン領域１４０ａには、コンタクトプラグ１４２を介して電源が接続される。裏面側のソースドレイン領域１４０ａは、読み出しトランジスタ１３９の裏面側のソースドレイン領域１３９ａに接続される。アンプトランジスタ１４０は、電荷電圧変換部１３７からゲート電極１４０ｃに入力される電圧の信号を増幅し、画素信号としてソースドレイン領域１３９ａに入力する。
読み出しトランジスタ１３９のゲート電極１３９ｃは、コンタクトプラグ１４２を介して画素駆動線１１６に接続される。また、表面側のソースドレイン領域１３９ａは、コンタクトプラグ１４２を介して図１の垂直信号線１１７に接続される。読み出しトランジスタ１３９は、ゲート電極１３９ｃに画素駆動線１１６とコンタクトプラグ１４２を介して選択パルスが入力されたとき、裏面側のソースドレイン領域１３９ａに入力される画素信号を、表面側のソースドレイン領域１３９ａを介して垂直信号線１１７に出力する。
リセットトランジスタ１４１は、コンタクトプラグ１４２と配線１４３を介して、電荷電圧変換部１３７に接続される。
具体的には、アンプトランジスタ１４０とリセットトランジスタ１４１の間には、接続部１４４が設けられる。そして、その接続部１４４に挿入されるコンタクトプラグ１４２を介して、電荷電圧変換部１３７は、リセットトランジスタ１４１の裏面側のソースドレイン領域１４１ａに接続される。接続部１４４の側壁には、SiN膜１４４ａが形成される。これにより、コンタクトプラグ１４２と接続部１４４の導通を防止することができる。
リセットトランジスタ１４１のゲート電極１４１ｃは、コンタクトプラグ１４２を介して画素駆動線１１６に接続される。また、表面側のソースドレイン領域１４１ａは、コンタクトプラグ１４２を介して電源に接続される。リセットトランジスタ１４１は、ゲート電極１４１ｃに画素駆動線１１６とコンタクトプラグ１４２を介して制御パルスが入力されたとき、電荷電圧変換部１３７を介してフォトダイオード１３４の電荷をリセットする。
ゲート電極１３９ｃ乃至１４１ｃの側壁には、ゲート絶縁膜１４５が形成される。
以上のように、CMOSイメージセンサ１００では、各画素１３０が、チャネル領域１４０ｂがシリコン基板１３１に対して垂直な方向に形成される縦型のMOSFETであるアンプトランジスタ１４０を備える。従って、フットプリントを増大させることなく、アンプトランジスタ１４０のチャネル領域１４０ｂの面積を増大させることができる。その結果、アンプトランジスタ１４０におけるRTSノイズを低減することができる。これにより、画質特性を改善することができる。
また、アンプトランジスタ１４０を縦型のMOSFETにすることにより、チャネル領域１４０ｂの水平方向の長さを短くすることができるため、アンプトランジスタ１４０を完全空乏型のMOSFETにすることができる。従って、チャネル領域１４０ｂの不純物を削減し、よりRSTノイズを低減することができる。また、接合容量を低減することができる。さらに、短チャネル効果が抑制されるため、ゲート電極１４０ｃの微細化を行うことができる。その結果、電源電圧を低減することができる。読み出しトランジスタ１３９およびリセットトランジスタ１４１についても、アンプトランジスタ１４０と同様の効果が得られる。
なお、本明細書では、説明の便宜上、フォトダイオード１３４、電荷電圧変換部１３７、および転送トランジスタ１３８と、読み出しトランジスタ１３９、アンプトランジスタ１４０、リセットトランジスタ１４１、および接続部１４４を、同一断面上に図示するが、実際には、同一断面上に存在しない。
（画素の製造方法）
図３乃至図２７は、図２の画素１３０の製造方法を説明する図である。
図３に示すように、まず、シリコン基板１３１の表面に、10-20nm程度のSiO2膜１６１とSiN膜１６２が成膜される。次に、図４に示すように、深さ1-2um程度の溝が接続部１４４として形成される。そして、図５に示すように、SiN膜１４４ａが接続部１４４の側壁に形成される。
次に、図６に示すように、SiO2膜１６３が接続部１４４に埋め込まれる。その後、図７に示すように、SiN膜１６２上の不要なSiO2膜１６３が、CMP(Chemical Mechanical Planarization)等で除去される。
次に、図８Ｂに示すように、接続部１４４の図中左側に、リセットトランジスタ１４１用のドーナツ円柱状の溝１６４が形成される。また、接続部１４４の図中右側に、アンプトランジスタ１４０用のドーナツ円柱状の溝１６５と、読み出しトランジスタ１３９用のドーナツ円柱状の溝１６６が形成される。溝１６４乃至１６６の深さは1-2um程度であり、ドーナツ円柱の内径は10-100nm程度である。この内径により、円柱状のチャネル領域１３９ｂ乃至１４１ｂの面積を制御することができる。
リセットトランジスタ１４１、接続部１４４、アンプトランジスタ１４０、および読み出しトランジスタ１３９周辺の領域を、シリコン基板１３１の表面側から見た図は、図８Ａに示すようになる。また、図８Ａに示すように、各画素１３０のフォトダイオード１３４、電荷電圧変換部１３７、転送トランジスタ１３８等からなる撮像領域１６７は、４つの画素１３０ごとにまとめて配置される。
なお、図８Ａでは、説明の便宜上、撮像領域１６７を、リセットトランジスタ１４１、接続部１４４、アンプトランジスタ１４０、および読み出しトランジスタ１３９周辺の領域の図中上部に図示するが、両方の領域の実際の位置関係は、このような関係ではない。このことは、後述する図１６Ａ乃至図１８Ａ、図３０Ａ、図３８Ａ乃至図４０Ａにおいても同様である。
溝１６４乃至１６６の形成後、図９に示すように、SiO2膜１６８が、溝１６４乃至１６６の側壁に成膜されないように異方的に埋め込まれる。このSiO2膜１６８の膜厚は、ここでは、50-100nm程度とするが、これに限定されない。SiO2膜１６８の膜厚によって、チャネル領域１３９ｂ乃至１４１ｂのチャネル長を制御することができる。SiO2膜１６８が溝１６４乃至１６６の側壁に成膜された場合には、ウェットエッチなどによって、側壁のSiO2膜１６８が除去される。
そして、図１０に示すように、3-5 nm程度の高誘電率ゲート絶縁膜(HfやAl系の絶縁膜)が、ゲート絶縁膜１４５として成膜される。成膜は、ALD（Atomic Layer Deposition）により、雰囲気温度300℃程度でプリカーサーとオゾンガスを用いることにより行われる。必要に応じて、500-700℃で10-60min程度のPost Deposition Annealが行われる。
次に、図１１に示すように、金属材料１６９が、ゲート電極１３９ｃ乃至１４１ｃとして溝１６４乃至１６６に異方的に埋め込まれる。ゲート電極１３９ｃ乃至１４１ｃの金属材料１６９としては、それぞれ、読み出しトランジスタ１３９、アンプトランジスタ１４０、リセットトランジスタ１４１のVthに適した仕事関数を有する金属材料を選択する必要がある。従って、溝１６４乃至１６６のそれぞれに埋め込まれる金属材料１６９は、異なっていてもよい。
金属材料１６９としては、例えば、HfSiやTiNなどがあるが、これらにAlなどの別元素を添加することも可能である。溝１６４乃至１６６のそれぞれに異なる金属材料を埋め込む場合には、まず、リソグラフィなどにより、異なる金属材料を埋め込む溝の領域が開口され、フッ酸などにより既に埋め込まれた不要な金属材料が除去される。その後、新たな金属材料が、その溝に埋め込まれる。
ゲート電極１３９ｃ乃至１４１ｃのシリコン基板１３１に対して垂直な方向の長さによって、チャネル長を制御することができる。
次に、図１２に示すように、SiN膜１７０が溝１６４乃至１６６の側壁に形成される。その後、図１３に示すように、溝１６４乃至１６６にSiO2膜１７１が埋め込まれる。そして、図１４に示すように、SiO2膜１６８がCMP等により除去される。
次に、図１５に示すように、シリコン基板１３１の表面に、N型半導体がフォトダイオード１３４としてイオン注入される。このイオン注入は、400keVから3MeVまでのエネルギーで必要に応じて複数回行われる。注入量は約1×10１２(cm−２)である。また、シリコン基板１３１の表面に、P型半導体が、HAD１３６のうちの、隣接する画素のフォトダイオードとの分離用に設けられた、フォトダイオード１３４の図中右側のHAD１３６ａとしてイオン注入される。このイオン注入は、100keVから2MeVまでのエネルギーで必要に応じて複数回行われる。
次に、図１６Ａおよび図１６Ｂに示すように、SiN膜１６２が、CMPやホットリン酸を用いたウェットエッチなどにより除去され、SiO2膜１６１がDHFなどにより除去される。そして、図１７Ａおよび図１７Ｂに示すように、転送トランジスタ１３８が形成される。
具体的には、膜厚6nm程度のゲート絶縁膜を形成し、Poly-Si膜を150nm程度成膜し、リソグラフィのパターニングを用いてドライエッチングすることにより、ゲート電極１３８ａが形成される。その後、SiO2膜とSiN膜を用いてサイドウォール１３８ｂが形成される。サイドウォール１３８ｂのSiO2膜の膜厚は20nm程度であり、SiN膜の膜厚は50nm程度である。
次に、図１８Ａに示すように、シリコン基板１３１の表面に、N型半導体を10keVから30keV程度のエネルギーでイオン注入することにより、ソースドレイン領域１３９ａ乃至１４１ａが形成される。注入量は約1×10１５(cm−２)である。図１８Ａおよび図１８Ｂに示すように、電荷電圧変換部１３７も同様の条件のイオン注入により形成される。また、活性化アニールとして、1000-1100℃のSpike RTA（Rapid Thermal Anneal）が行われる。
そして、図１８Ａおよび図１８Ｂに示すように、HAD１３６のうちのフォトダイオード１３４の表面側のHAD１３６ｂが、P型半導体を10-100keVのエネルギーでイオン注入することにより形成される。注入量は約1×10１３(cm−２)程度である。活性化アニールとしては、例えば、LSA(Laser Spike Anneal)などの熱履歴の小さい熱処理が用いられる。この活性化アニールは、前段と兼用のSpike RTAであってもよい。なお、図１８Ｂでは、転送トランジスタ１３８や電荷電圧変換部１３７の配置を図示するため、HAD１３６ｂは図示していない。このことは、後述する図４０Ｂにおいても同様である。
次に、図１９に示すように、層間膜として、約500 nmのSiO2膜１３１ｂが成膜され、CMPによる平坦化が行われる。そして、図２０に示すように、リソグラフィにより、接続部１４４のSiO2膜１３１ｂに深い溝１７２が形成される。また、図２１に示すように、リソグラフィにより、溝１６４乃至１６６のSiO2膜１３１ｂに浅い溝１７３が形成される。さらに、図２２に示すように、リソグラフィにより、電荷電圧変換部１３７と転送トランジスタ１３８の表面側のSiO2膜１３１ｂに、より浅い溝１７４が形成される。
次に、図２３に示すように、深い溝１７２、浅い溝１７３、および、より浅い溝１７４にコンタクトプラグ１４２が埋め込まれ、Wなどの不要な材料が除去される。そして、図２４に示すように、配線１４３がコンタクトプラグ１４２に接続するように形成される。
次に、図２５に示すように、図示せぬ支持基板にシリコン基板１３１の表面が張り付けられ、シリコン基板１３１の裏面側が研磨される。そして、図２６に示すように、シリコン基板１３１の裏面に、10keVから30keV程度のエネルギーでN型半導体をイオン注入することにより、ソースドレイン領域１３９ａ乃至１４１ａが形成される。これにより、シリコン基板１３１の表面側と裏面側のソースドレイン領域１３９ａ乃至１４１ａに挟まれたチャネル領域１３９ｂ乃至１４１ｂが形成される。注入量は約1×10１５(cm−２)である。
また、HAD１３６のうちのフォトダイオード１３４の裏面側のHAD１３６ｃが、P型半導体を10-100keVのエネルギーでイオン注入することにより形成される。注入量は約1×10１３(cm−２)程度である。活性化アニールとしては、LSAなどの熱履歴の小さい熱処理が用いられる。
最後に、図２７に示すように、通常の方法で、SiO2膜１３１ａ、遮光膜１３５、カラーフィルタ１３３、およびオンチップレンズ１３２が形成され、画素１３０の製造が完了する。
＜第２実施の形態＞
（固体撮像装置の第２実施の形態の画素の構成例）
本開示を適用した固体撮像装置としてのCMOSイメージセンサの第２実施の形態の構成は、画素を除いて、図１のCMOSイメージセンサ１００の構成と同様である。従って、以下では、画素の構成についてのみ説明する。
図２８は、本開示を適用した固体撮像装置としてのCMOSイメージセンサの第２実施の形態の画素の構成例を示す断面図である。
図２８に示す構成のうち、図２の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図２８の画素２００の構成は、リセットトランジスタ１４１の代わりにリセットトランジスタ２０１が設けられる点、および、接続部１４４が設けられない点が、図２の画素１３０の構成と異なる。画素２００では、リセットトランジスタが横型のMOSFETにより構成される。
具体的には、リセットトランジスタ２０１の２つのソースドレイン領域２０１ａは、シリコン基板１３１の表面側に形成される。従って、２つのソースドレイン領域２０１ａに挟まれるチャネル領域２０１ｂは、シリコン基板１３１に対して水平な方向に形成される。ゲート電極２０１ｃは、チャネル領域２０１ｂに対向してシリコン基板１３１上に形成され、サイドウォール２０１ｄにより覆われる。
リセットトランジスタ２０１の図中右側のソースドレイン領域２０１ａは、コンタクトプラグ１４２と配線１４３を介して電荷電圧変換部１３７に接続される。また、ゲート電極２０１ｃには、コンタクトプラグ１４２を介して図１の画素駆動線１１６が接続される。また、リセットトランジスタ２０１の図中左側のソースドレイン領域２０１ａは、コンタクトプラグ１４２を介して電源に接続される。リセットトランジスタ２０１は、ゲート電極２０１ｃに画素駆動線１１６とコンタクトプラグ１４２を介して制御パルスが入力されたとき、電荷電圧変換部１３７の電荷をリセットする。
（画素の製造方法）
図２９乃至図４８は、図２８の画素２００の製造方法を説明する図である。
図２９乃至図４８において、図３乃至図２７と同じものには同じ符号を付してある。重複する説明については適宜省略する。
図２９に示すように、まず、シリコン基板１３１の表面に、SiO2膜１６１とSiN膜１６２が成膜される。次に、図３０Ｂに示すように、アンプトランジスタ１４０用のドーナツ円柱状の溝１６５と、読み出しトランジスタ１３９用のドーナツ円柱状の溝１６６が、形成される。
リセットトランジスタ２０１、アンプトランジスタ１４０、および読み出しトランジスタ１３９周辺の領域を、シリコン基板１３１の表面側から見た図は、図３０Ａに示すようになる。図３０Ａに示すように、撮像領域１６７は、４つの画素２００ごとにまとめて配置される。
溝１６５および溝１６６の形成後、図３１に示すように、図９の場合と同様に、SiO2膜１６８が異方的に埋め込まれる。そして、図３２に示すように、図１０の場合と同様に、ゲート絶縁膜１４５が成膜される。
図３３に示すように、金属材料１６９が、図１１の場合と同様に、ゲート電極１３９ｃおよびゲート電極１４０ｃとして溝１６５および溝１６６に埋め込まれる。次に、図３４に示すように、SiN膜１７０が溝１６５および溝１６６の側壁に形成される。その後、図３５に示すように、溝１６５および溝１６６にSiO2膜１７１が埋め込まれる。そして、図３６に示すように、SiO2膜１６８が図１４と同様に除去される。
次に、図３７に示すように、フォトダイオード１３４とHAD１３６ａが、図１５の場合と同様にイオン注入により形成される。そして、図３８Ａおよび図３８Ｂに示すように、図１６Ａおよび図１６Ｂの場合と同様に、SiN膜１６２が除去され、SiO2膜１６１が除去される。そして、図３９Ａおよび図３９Ｂに示すように、転送トランジスタ１３８とリセットトランジスタ２０１のゲート電極２０１ｃおよびサイドウォール２０１ｄが形成される。
具体的には、膜厚6nm程度のゲート絶縁膜を形成し、Poly-Si膜を150 nm程度成膜し、リソグラフィのパターニングを用いてドライエッチングすることにより、ゲート電極１３８ａとゲート電極２０１ｃが形成される。その後、SiO2膜とSiN膜を用いてサイドウォール１３８ｂとサイドウォール２０１ｄが形成される。サイドウォール１３８ｂとサイドウォール２０１ｄのSiO2膜の膜厚は20nm程度であり、SiN膜の膜厚は50nm程度である。
次に、図４０Ｂに示すように、シリコン基板１３１の表面に、N型半導体を10keVから30keV程度のエネルギーでイオン注入することにより、ソースドレイン領域１３９ａ，１４０ａ、および２０１ａが形成される。注入量は約1×10１５(cm−２)である。図４０Ａおよび図４０Ｂに示すように、電荷電圧変換部１３７も同様の条件のイオン注入により形成される。活性化アニールとして、1000-1100℃のSpike RTAが行われる。さらに、HAD１３６ｂが、図１８Ａおよび図１８Ｂの場合と同様に形成される。
次に、図４１に示すように、SiO2膜１３１ｂが図１９の場合と同様に成膜される。そして、図４２に示すように、溝１６５および溝１６６のSiO2膜１３１ｂに、図２１の場合と同様に浅い溝１７３が形成される。また、図４３に示すように、電荷電圧変換部１３７と転送トランジスタ１３８の表面側のSiO2膜１３１ｂに、図２２の場合と同様に、より浅い溝１７４が形成される。
次に、図４４に示すように、図２３の場合と同様に、浅い溝１７３、および、より浅い溝１７４にコンタクトプラグ１４２が埋め込まれる。そして、図４５に示すように、配線１４３がコンタクトプラグ１４２に接続するように形成される。
次に、図４６に示すように、シリコン基板１３１の裏面側が図２５の場合と同様に研磨される。そして、図４７に示すように、シリコン基板１３１の裏面側のソースドレイン領域１３９ａおよびソースドレイン領域１４０ａが、図２６の場合と同様に形成される。また、HAD１３６ｃが、図２６の場合と同様に形成される。
最後に、図４８に示すように、通常の方法で、SiO2膜１３１ａ、遮光膜１３５、カラーフィルタ１３３、およびオンチップレンズ１３２が形成され、画素２００の製造が完了する。
＜第３実施の形態＞
（固体撮像装置の第３実施の形態の画素の構成例）
本開示を適用した固体撮像装置としてのCMOSイメージセンサの第３実施の形態の構成は、画素を除いて、図１のCMOSイメージセンサ１００の構成と同様である。従って、以下では、画素の構成についてのみ説明する。
図４９は、本開示を適用した固体撮像装置としてのCMOSイメージセンサの第３実施の形態の画素の構成例を示す断面図である。
図４９に示す構成のうち、図２の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図４９の画素３００の構成は、トレンチ型のキャパシタ（容量素子）３０１が新たに設けられる点が、図２の画素１３０の構成と異なる。
キャパシタ３０１のゲート電極３０１ａは、コンタクトプラグ１４２を介して図示せぬ回路と接続されており、その回路から供給される電荷を保持する。
＜第４実施の形態＞
（固体撮像装置の第４実施の形態のCMOS回路の構成例）
本開示を適用した固体撮像装置としてのCMOSイメージセンサの第４実施の形態の構成は、画素アレイ部１１１以外の各部に含まれるCMOS回路の構成を除いて、図２のCMOSイメージセンサ１００の構成と同様であるので、CMOS回路についてのみ説明する。
図５０は、本開示を適用した固体撮像装置としてのCMOSイメージセンサの第４実施の形態における画素アレイ部１１１以外の各部に含まれるCMOS回路の構成例を示す断面図である。
図５０のCMOS回路４０１は、チャネル領域４０１−１ｂがシリコン基板１３１に対して垂直な方向に形成される縦型のMOSFET４０１−１と、チャネル領域４０１−２ｂがシリコン基板１３１に対して垂直な方向に形成される縦型のMOSFET４０１−２により構成される。MOSFET４０１−１の裏面側のソースドレイン領域４０１−１ａとMOSFET４０１−２の裏面側のソースドレイン領域４０１−２ａは、接続されている。
なお、図５０の例では、CMOS回路４０１は、２つの縦型のMOSFETにより構成されるものとしたが、CMOS回路４０１を構成する縦型のMOSFETの数は、これに限定されない。
＜第５実施の形態＞
（固体撮像装置の第５実施の形態の画素の構成例）
本開示を適用した固体撮像装置としてのCMOSイメージセンサの第５実施の形態の構成は、画素を除いて、図１のCMOSイメージセンサ１００の構成と同様である。従って、以下では、画素の構成についてのみ説明する。
図５１は、本開示を適用した固体撮像装置としてのCMOSイメージセンサの第５実施の形態の画素の構成例を示す断面図である。
図５１に示す構成のうち、図２の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図５１の画素５００の構成は、シリコン基板１３１、SiO2膜１３１ａ、読み出しトランジスタ１３９、アンプトランジスタ１４０、リセットトランジスタ１４１、接続部１４４、SiN膜１４４ａ、ゲート絶縁膜１４５の代わりに、シリコン基板５０１、SiO2膜５０１ａ、読み出しトランジスタ５０２、アンプトランジスタ５０３、リセットトランジスタ５０４、接続部５０５、SiN膜５０５ａ、ゲート絶縁膜５０８が設けられる点、および、コンタクトプラグ５０６と配線５０７が新たに設けられる点が、図２の画素１３０の構成と異なる。
画素５００では、シリコン基板５０１の厚みを削減することにより、読み出しトランジスタ５０２、アンプトランジスタ５０３、およびリセットトランジスタ５０４のチャネル長を短くする。
具体的には、シリコン基板５０１は、フォトダイオード１３４、電荷電圧変換部１３７、および転送トランジスタ１３８が配置される領域に比べて、読み出しトランジスタ５０２、アンプトランジスタ５０３、リセットトランジスタ５０４、および接続部５０５が配置される領域の厚みが薄く（シリコン基板５０１に対して垂直な方向の長さが短く）なるように形成される。SiO2膜５０１ａは、裏面側が平坦になるようにシリコン基板５０１の裏面に形成される。
電荷電圧変換部１３７の図中左側には、電荷電圧変換部１３７に近い順に、読み出しトランジスタ５０２、アンプトランジスタ５０３、リセットトランジスタ５０４が形成される。読み出しトランジスタ５０２、アンプトランジスタ５０３、およびリセットトランジスタ５０４は、完全空乏型の縦型のMOSFETである。
具体的には、読み出しトランジスタ５０２の２つのソースドレイン領域５０２ａは、シリコン基板５０１の表面側と裏面側に形成される。従って、２つのソースドレイン領域５０２ａに挟まれるチャネル領域５０２ｂは、シリコン基板５０１に対して垂直な方向に形成される。ゲート電極５０２ｃは、チャネル領域５０２ｂを覆うように形成される。
アンプトランジスタ５０３のソースドレイン領域５０３ａ、チャネル領域５０３ｂ、およびゲート電極５０３ｃと、リセットトランジスタ５０４のソースドレイン領域５０４ａ、チャネル領域５０４ｂ、およびゲート電極５０４ｃも、同様に形成される。
アンプトランジスタ５０３のゲート電極５０３ｃは、コンタクトプラグ１４２と配線１４３を介して電荷電圧変換部１３７に接続される。表面側のソースドレイン領域５０３ａには、コンタクトプラグ１４２を介して電源が接続される。裏面側のソースドレイン領域５０３ａは、裏面側のコンタクトプラグ５０６と配線５０７を介して、読み出しトランジスタ５０２の裏面側のソースドレイン領域５０２ａに接続される。アンプトランジスタ５０３は、電荷電圧変換部１３７からゲート電極５０３ｃに入力される電圧の信号を増幅し、画素信号としてソースドレイン領域５０２ａに入力する。
読み出しトランジスタ５０２のゲート電極５０２ｃは、コンタクトプラグ１４２を介して画素駆動線１１６に接続される。また、表面側のソースドレイン領域５０２ａは、コンタクトプラグ１４２を介して図１の垂直信号線１１７に接続される。読み出しトランジスタ５０２は、ゲート電極５０２ｃに画素駆動線１１６とコンタクトプラグ１４２を介して選択パルスが入力されたとき、裏面側のソースドレイン領域５０２ａに入力される画素信号を、表面側のソースドレイン領域５０２ａを介して垂直信号線１１７に出力する。
リセットトランジスタ５０４は、コンタクトプラグ１４２と配線１４３を介して、電荷電圧変換部１３７に接続される。
具体的には、アンプトランジスタ５０３とリセットトランジスタ５０４の間には、接続部５０５が設けられる。そして、その接続部５０５に挿入されるコンタクトプラグ１４２を介して、電荷電圧変換部１３７は、リセットトランジスタ５０４の裏面側のソースドレイン領域５０４ａに接続される。接続部５０５の側壁には、SiN膜５０５ａが形成される。これにより、コンタクトプラグ１４２と接続部５０５の導通を防止することができる。
リセットトランジスタ５０４のゲート電極５０４ｃは、コンタクトプラグ１４２を介して画素駆動線１１６に接続される。また、表面側のソースドレイン領域５０４ａは、コンタクトプラグ１４２を介して電源に接続される。リセットトランジスタ５０４は、ゲート電極５０４ｃに画素駆動線１１６とコンタクトプラグ１４２を介して制御パルスが入力されたとき、電荷電圧変換部１３７の電荷をリセットする。
ゲート電極５０２ｃ乃至５０４ｃの側壁には、ゲート絶縁膜５０８が形成される。
（画素の製造方法）
図５２乃至図５９は、図５１の画素５００の製造方法を説明する図である。
まず、シリコン基板１３１に対して図３乃至図２４で説明した動作が行われる。なお、図４において、形成する溝の深さを浅くすることにより、接続部１４４の代わりに接続部５０５が形成されるようにしてもよい。
図２４の動作が行われた後、図５２に示すように、図示せぬ支持基板にシリコン基板１３１の表面が張り付けられ、シリコン基板１３１の裏面側が研磨される。
そして、図５３に示すように、シリコン基板１３１の裏面の読み出しトランジスタ５０２、アンプトランジスタ５０３、リセットトランジスタ５０４、および接続部５０５の領域がレジストで覆われ、リソグラフィによるエッチングが行われる。
これにより、シリコン基板１３１は、読み出しトランジスタ５０２、アンプトランジスタ５０３、リセットトランジスタ５０４、および接続部５０５の領域の厚みが、フォトダイオード１３４、電荷電圧変換部１３７、および転送トランジスタ１３８の領域に比べて薄いシリコン基板５０１になる。また、ゲート電極１３９ｃ乃至１４１ｃがゲート電極５０２ｃ乃至５０４ｃになり、SiN膜１４４ａがSiN膜５０５ａになり、ゲート絶縁膜１４５がゲート絶縁膜５０８になる。表面側のソースドレイン領域１３９ａ乃至１４１ａは、ソースドレイン領域５０２ａ乃至５０４ａとされる。
次に、図５４に示すように、シリコン基板５０１の裏面に、図２６と同様にソースドレイン領域５０２ａ乃至５０４ａが形成される。また、HAD１３６ｃが、図２６と同様に形成される。そして、図５５に示すように、シリコン基板５０１の裏面に、層間膜としてSiO2膜５１１が成膜される。次に、図５６に示すように、シリコン基板５０１の裏面側のソースドレイン領域５０２ａ乃至５０４aにコンタクトプラグ５０６が接続され、図５７に示すように、コンタクトプラグ５０６間が配線５０７で接続される。
次に、図５８に示すように、SiO2膜５１１の外側にSiO2膜が形成されることによりSiO2膜５０１ａが形成される。最後に、図５９に示すように、通常の方法で、遮光膜１３５、カラーフィルタ１３３、およびオンチップレンズ１３２が形成される。そして、画素５００の製造が完了する。
＜第６実施の形態＞
（固体撮像装置の第６実施の形態の画素の構成例）
本開示を適用した固体撮像装置としてのCMOSイメージセンサの第６実施の形態の構成は、画素を除いて、図１のCMOSイメージセンサ１００の構成と同様である。従って、以下では、画素の構成についてのみ説明する。
図６０は、本開示を適用した固体撮像装置としてのCMOSイメージセンサの第６実施の形態の画素の構成例を示す断面図である。
図６０に示す構成のうち、図２８や図５１の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図６０の画素６００の構成は、リセットトランジスタ５０４の代わりにリセットトランジスタ２０１が設けられる点、および、接続部５０５が設けられない点が、図５１の画素５００の構成と異なる。即ち、画素６００では、読み出しトランジスタとアンプトランジスタのチャネル長が短くされ、リセットトランジスタが横型のMOSFETにより構成される。
（画素の製造方法）
図６１乃至図６８は、図６０の画素６００の製造方法を説明する図である。
まず、シリコン基板１３１に対して図２９乃至図４５で説明した動作が行われる。次に、図６１に示すように、シリコン基板１３１の裏面側が図４６の場合と同様に研磨される。
そして、図６２に示すように、シリコン基板１３１の裏面の読み出しトランジスタ５０２、アンプトランジスタ５０３、およびリセットトランジスタ２０１の領域がレジストで覆われ、リソグラフィによるエッチングが行われる。
これにより、シリコン基板１３１は、読み出しトランジスタ５０２、アンプトランジスタ５０３、およびリセットトランジスタ２０１の領域の厚みが、フォトダイオード１３４、電荷電圧変換部１３７、および転送トランジスタ１３８が配置される領域に比べて薄いシリコン基板５０１になる。また、ゲート電極１３９ｃおよび１４０ｃがゲート電極５０２ｃおよび５０３ｃになり、SiN膜１４４ａがSiN膜５０５ａになり、ゲート絶縁膜１４５がゲート絶縁膜５０８になる。表面側のソースドレイン領域１３９ａおよび１４０ａは、ソースドレイン領域５０２ａおよび５０３ａとされる。
次に、図６３に示すように、シリコン基板５０１の裏面側のソースドレイン領域５０２ａおよび５０３ａが、図２６の場合と同様に形成される。また、HAD１３６ｃが、図２６と同様に形成される。そして、図６４に示すように、シリコン基板５０１の裏面に、層間膜としてSiO2膜５１１が成膜される。次に、図６５に示すように、シリコン基板５０１の裏面側のソースドレイン領域５０２ａおよび５０３aにコンタクトプラグ５０６が接続され、図６６に示すように、コンタクトプラグ５０６間が配線５０７で接続される。
次に、図６７に示すように、SiO2膜５１１の外側にSiO2膜が形成されることによりSiO2膜５０１ａが形成される。最後に、図６８に示すように、通常の方法で、遮光膜１３５、カラーフィルタ１３３、およびオンチップレンズ１３２が形成される。そして、画素６００の製造が完了する。
＜第７実施の形態＞
（固体撮像装置の第７実施の形態の画素の構成例）
本開示を適用した固体撮像装置としてのCMOSイメージセンサの第７実施の形態の構成は、画素を除いて、図１のCMOSイメージセンサ１００の構成と同様である。従って、以下では、画素の構成についてのみ説明する。
図６９は、本開示を適用した固体撮像装置としてのCMOSイメージセンサの第７実施の形態の画素の構成例を示す断面図である。
図６９に示す構成のうち、図２の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図６９の画素７００の構成は、HAD１３６ｃの代わりにピニング膜７０１が設けられる点が、図２の画素１３０の構成と異なる。
＜第８実施の形態＞
（固体撮像装置の第８実施の形態の画素の構成例）
本開示を適用した固体撮像装置としてのCMOSイメージセンサの第８実施の形態の構成は、画素を除いて、図１のCMOSイメージセンサ１００の構成と同様である。従って、以下では、画素の構成についてのみ説明する。
図７０は、本開示を適用した固体撮像装置としてのCMOSイメージセンサの第８実施の形態の画素の構成例を示す断面図である。
図７０に示す構成のうち、図２の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図７０の画素８００の構成は、読み出しトランジスタ１３９、アンプトランジスタ１４０、リセットトランジスタ１４１、接続部１４４の代わりに、読み出しトランジスタ８０１、アンプトランジスタ８０２、リセットトランジスタ８０３、接続部８０４が設けられる点が、図２の画素１３０の構成と異なる。画素８００では、読み出しトランジスタ８０１、アンプトランジスタ８０２、およびリセットトランジスタ８０３の深さを浅くすることにより、チャネル長を短くする。
具体的には、読み出しトランジスタ８０１のシリコン基板１３１に対して垂直な方向の長さは、読み出しトランジスタ１３９に比べて短い。これにより、読み出しトランジスタ８０１のゲート電極８０１ｃおよびチャネル領域８０１ｂのシリコン基板１３１に対して垂直な方向の長さは、ゲート電極１３９ｃおよびチャネル領域１３９ｂに比べて短い。
同様に、アンプトランジスタ８０２のゲート電極８０２ｃおよびチャネル領域８０２ｂのシリコン基板１３１に対して垂直な方向の長さは、ゲート電極１４０ｃおよびチャネル領域１４０ｂに比べて短い。リセットトランジスタ８０３のゲート電極８０３ｃおよびチャネル領域８０３ｂのシリコン基板１３１に対して垂直な方向の長さは、ゲート電極１４１ｃおよびチャネル領域１４１ｂに比べて短い。
さらに、接続部８０４のシリコン基板１３１に対して垂直な方向の長さは、接続部１４４に比べて短い。接続部８０４の側壁には、SiN膜８０４ａが形成される。
＜第９実施の形態の構成例＞
（電子機器の一実施の形態の構成例）
図７１は、本開示を適用した電子機器としての撮像装置の構成例を示すブロック図である。
図７１の撮像装置９００は、ビデオカメラやデジタルスチルカメラ等である。撮像装置９００は、レンズ群９０１、固体撮像素子９０２、ＤＳＰ回路９０３、フレームメモリ９０４、表示部９０５、記録部９０６、操作部９０７、および電源部９０８からなる。ＤＳＰ回路９０３、フレームメモリ９０４、表示部９０５、記録部９０６、操作部９０７、および電源部９０８は、バスライン９０９を介して相互に接続されている。
レンズ群９０１は、被写体からの入射光（像光）を取り込んで固体撮像素子９０２の撮像面上に結像する。固体撮像素子９０２は、上述した第１乃至第８実施の形態のCMOSイメージセンサからなる。固体撮像素子９０２は、レンズ群９０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路９０３に供給する。
ＤＳＰ回路９０３は、固体撮像素子９０２から供給される画素信号に対して所定の画像処理を行い、画像処理後の画像信号をフレーム単位でフレームメモリ９０４に供給し、一時的に記憶させる。
表示部９０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、フレームメモリ９０４に一時的に記憶されたフレーム単位の画素信号に基づいて、画像を表示する。
記録部９０６は、ＤＶＤ(Digital Versatile Disk)、フラッシュメモリ等からなり、フレームメモリ９０４に一時的に記憶されたフレーム単位の画素信号を読み出し、記録する。
操作部９０７は、ユーザによる操作の下に、撮像装置９００が持つ様々な機能について操作指令を発する。電源部９０８は、電源を、ＤＳＰ回路９０３、フレームメモリ９０４、表示部９０５、記録部９０６、および操作部９０７に対して適宜供給する。
本技術を適用する電子機器は、画像取込部（光電変換部）に固体撮像装置を用いる電子機器であればよく、撮像装置９００のほか、撮像機能を有する携帯端末装置、画像読取部に固体撮像装置を用いる複写機などがある。
なお、CMOSイメージセンサはワンチップとして形成された形態であってもよいし、光学部等を含めてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
また、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
例えば、第２実施の形態および第４乃至第８実施の形態において、第３実施の形態のようにキャパシタ３０１が設けられるようにしてもよい。さらに、第２実施の形態、第３実施の形態、および第５乃至第８実施の形態において、第４実施の形態のようにCMOS回路４０１が設けられるようにしてもよい。
さらに、転送トランジスタ１３８が完全空乏型の縦型のMOSFETで構成されるようにしてもよい。また、アンプトランジスタ、読み出しトランジスタ、およびリセットトランジスタは、少なくとも１つが完全空乏型の縦型のMOSFETで構成されればよい。
なお、本開示は、以下のような構成もとることができる。
（１）
入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
チャネル領域が基板に対して垂直な方向に形成される、前記光電変換素子に蓄積された電荷に対応する電圧を増幅するアンプトランジスタ、前記アンプトランジスタにより増幅された前記電圧の信号を読み出す読み出しトランジスタ、および前記光電変換素子に蓄積された電荷をリセットするリセットトランジスタの少なくとも１つのトランジスタと
を有する
２次元配置された各画素
を備える固体撮像装置。
（２）
前記トランジスタは、完全空乏型のMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）である
ように構成された
前記（１）に記載の固体撮像装置。
（３）
前記チャネル領域は、円柱状に形成され、
前記トランジスタのゲート電極は、前記チャネル領域を覆うドーナツ円柱状に形成される
ように構成された
前記（１）または（２）に記載の固体撮像装置。
（４）
前記光電変換素子は、前記基板に形成され、
前記チャネル領域が形成される前記基板の前記基板に対して垂直な方向の長さは、前記光電変換素子が形成される前記基板の前記基板に対して垂直な方向の長さに比べて短くなる
ように構成された
前記（１）乃至（３）のいずれかに記載の固体撮像装置。
（５）
前記光電変換素子の表面には、ＨＡＤ（Hole Accumulation Diode）が形成される
ように構成された
前記（１）乃至（４）のいずれかに記載の固体撮像装置。
（６）
前記入射光は、前記基板の裏面から入射する
ように構成された
前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（７）
前記画素は、容量素子
をさらに有する
ように構成された
前記（１）乃至（６）のいずれかに記載の固体撮像装置。
（８）
チャネル領域が前記基板に対して垂直な方向に形成されるトランジスタを含む回路
をさらに備える
ように構成された
前記（１）乃至（７）のいずれかに記載の固体撮像装置。
（９）
入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
チャネル領域が基板に対して垂直な方向に形成される、前記光電変換素子に蓄積された電荷に対応する電圧を増幅するアンプトランジスタ、前記アンプトランジスタにより増幅された前記電圧の信号を読み出す読み出しトランジスタ、および前記光電変換素子に蓄積された電荷をリセットするリセットトランジスタの少なくとも１つのトランジスタと
を有する
２次元配置された各画素を形成する
固体撮像装置の製造方法。
（１０）
前記基板にドーナツ円柱状の溝を形成し、前記溝に金属を埋め込むことにより、前記トランジスタのゲート電極を形成し、
前記ドーナツ円柱の内部の円柱の表面と裏面に前記トランジスタのソースドレイン領域を形成することにより、円柱状の前記チャネル領域を形成する
前記（９）に記載の固体撮像装置の製造方法。
（１１）
前記溝の内部に膜を形成し、前記膜の上に前記金属を埋め込むことにより、前記ゲート電極を形成する
前記（１０）に記載の固体撮像装置の製造方法。
（１２）
入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
チャネル領域が基板に対して垂直な方向に形成される、前記光電変換素子に蓄積された電荷に対応する電圧を増幅するアンプトランジスタ、前記アンプトランジスタにより増幅された前記電圧の信号を読み出す読み出しトランジスタ、および前記光電変換素子に蓄積された電荷をリセットするリセットトランジスタの少なくとも１つのトランジスタと
を有する
２次元配置された各画素
を備える電子機器。
（１３）
前記トランジスタは、完全空乏型のMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）である
ように構成された
前記（１２）に記載の電子機器。
（１４）
前記チャネル領域は、円柱状に形成され、
前記トランジスタのゲート電極は、前記チャネル領域を覆うドーナツ円柱状に形成される
ように構成された
前記（１２）または（１３）に記載の電子機器。
（１５）
前記光電変換素子は、前記基板に形成され、
前記チャネル領域が形成される前記基板の前記基板に対して垂直な方向の長さは、前記光電変換素子が形成される前記基板の前記基板に対して垂直な方向の長さに比べて短くなる
ように構成された
前記（１２）乃至（１４）のいずれかに記載の電子機器。
（１６）
前記光電変換素子の表面には、ＨＡＤ（Hole Accumulation Diode）が形成される
ように構成された
前記（１２）乃至（１５）のいずれかに記載の電子機器。
（１７）
前記入射光は、前記基板の裏面から入射する
ように構成された
前記（１２）乃至（１６）のいずれかに記載の電子機器。
（１８）
前記画素は、容量素子
をさらに有する
ように構成された
前記（１２）乃至（１７）のいずれかに記載の電子機器。
（１９）
チャネル領域が前記基板に対して垂直な方向に形成されるトランジスタを含む回路
をさらに備える
ように構成された
前記（１２）乃至（１８）のいずれかに記載の電子機器。
１００ CMOSイメージセンサ, １３０ 画素, １３１ シリコン基板, １３４ フォトダイオード, １３６ ＨＡＤ， １３９ 読み出しトランジスタ， １３９ａ ソースドレイン領域, １３９ｂ チャネル領域, １３９ｃ ゲート電極， １４０ アンプトランジスタ, １４０ａ ソースドレイン領域, １４０ｂ チャネル領域, １４０ｃ ゲート電極, １４１ リセットトランジスタ, １４１ａ ソースドレイン領域, １４１ｂ チャネル領域, １４１ｃ ゲート電極, １６４乃至１６６ 溝, １６８ SiO2膜, １６９ 金属材料, ２００ 画素, ３００ 画素, ３０１ キャパシタ, ４００ 画素, ４０１ CMOS回路, ５００ 画素, ５０１ シリコン基板, ５０２ 読み出しトランジスタ, ５０２ａ ソースドレイン領域, ５０２ｂ チャネル領域, ５０２ｃ ゲート電極, ５０３ アンプトランジスタ, ５０３ａ ソースドレイン領域, ５０３ｂ チャネル領域, ５０３ｃ ゲート電極， ５０４ リセットトランジスタ, ５０４ａ ソースドレイン領域， ５０４ｂ チャネル領域， ５０４ｃ ゲート電極， ６００ 画素, ７００ 画素, ８００ 画素, ８０１ 読み出しトランジスタ, ８０１ｂ チャネル領域, ８０２ アンプトランジスタ, ８０２ｂ チャネル領域, ８０３ リセットトランジスタ, ８０３ｂ チャネル領域， ９００ 撮像装置, ９０２ 固体撮像素子

Claims (19)

  1. 入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
    チャネル領域が基板に対して垂直な方向に形成される、前記光電変換素子に蓄積された電荷に対応する電圧を増幅するアンプトランジスタ、前記アンプトランジスタにより増幅された前記電圧の信号を読み出す読み出しトランジスタ、および前記光電変換素子に蓄積された電荷をリセットするリセットトランジスタの少なくとも１つのトランジスタと
    を有する
    ２次元配置された各画素
    を備える固体撮像装置。
  2. 前記トランジスタは、完全空乏型のMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）である
    ように構成された
    請求項１に記載の固体撮像装置。
  3. 前記チャネル領域は、円柱状に形成され、
    前記トランジスタのゲート電極は、前記チャネル領域を覆うドーナツ円柱状に形成される
    ように構成された
    請求項１に記載の固体撮像装置。
  4. 前記光電変換素子は、前記基板に形成され、
    前記チャネル領域が形成される前記基板の前記基板に対して垂直な方向の長さは、前記光電変換素子が形成される前記基板の前記基板に対して垂直な方向の長さに比べて短くなる
    ように構成された
    請求項１に記載の固体撮像装置。
  5. 前記光電変換素子の表面には、ＨＡＤ（Hole Accumulation Diode）が形成される
    ように構成された
    請求項１に記載の固体撮像装置。
  6. 前記入射光は、前記基板の裏面から入射する
    ように構成された
    請求項１に記載の固体撮像装置。
  7. 前記画素は、容量素子
    をさらに有する
    ように構成された
    請求項１に記載の固体撮像装置。
  8. チャネル領域が前記基板に対して垂直な方向に形成されるトランジスタを含む回路
    をさらに備える
    ように構成された
    請求項１に記載の固体撮像装置。
  9. 入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
    チャネル領域が基板に対して垂直な方向に形成される、前記光電変換素子に蓄積された電荷に対応する電圧を増幅するアンプトランジスタ、前記アンプトランジスタにより増幅された前記電圧の信号を読み出す読み出しトランジスタ、および前記光電変換素子に蓄積された電荷をリセットするリセットトランジスタの少なくとも１つのトランジスタと
    を有する
    ２次元配置された各画素を形成する
    固体撮像装置の製造方法。
  10. 前記基板にドーナツ円柱状の溝を形成し、前記溝に金属を埋め込むことにより、前記トランジスタのゲート電極を形成し、
    前記ドーナツ円柱の内部の円柱の表面と裏面に前記トランジスタのソースドレイン領域を形成することにより、円柱状の前記チャネル領域を形成する
    請求項９に記載の固体撮像装置の製造方法。
  11. 前記溝の内部に膜を形成し、前記膜の上に前記金属を埋め込むことにより、前記ゲート電極を形成する
    請求項１０に記載の固体撮像装置の製造方法。
  12. 入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
    チャネル領域が基板に対して垂直な方向に形成される、前記光電変換素子に蓄積された電荷に対応する電圧を増幅するアンプトランジスタ、前記アンプトランジスタにより増幅された前記電圧の信号を読み出す読み出しトランジスタ、および前記光電変換素子に蓄積された電荷をリセットするリセットトランジスタの少なくとも１つのトランジスタと
    を有する
    ２次元配置された各画素
    を備える電子機器。
  13. 前記トランジスタは、完全空乏型のMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）である
    ように構成された
    請求項１２に記載の電子機器。
  14. 前記チャネル領域は、円柱状に形成され、
    前記トランジスタのゲート電極は、前記チャネル領域を覆うドーナツ円柱状に形成される
    ように構成された
    請求項１２に記載の電子機器。
  15. 前記光電変換素子は、前記基板に形成され、
    前記チャネル領域が形成される前記基板の前記基板に対して垂直な方向の長さは、前記光電変換素子が形成される前記基板の前記基板に対して垂直な方向の長さに比べて短くなる
    ように構成された
    請求項１２に記載の電子機器。
  16. 前記光電変換素子の表面には、ＨＡＤ（Hole Accumulation Diode）が形成される
    ように構成された
    請求項１２に記載の電子機器。
  17. 前記入射光は、前記基板の裏面から入射する
    ように構成された
    請求項１２に記載の電子機器。
  18. 前記画素は、容量素子
    をさらに有する
    ように構成された
    請求項１２に記載の電子機器。
  19. チャネル領域が前記基板に対して垂直な方向に形成されるトランジスタを含む回路
    をさらに備える
    ように構成された
    請求項１２に記載の電子機器。
JP2013228355A 2013-11-01 2013-11-01 固体撮像装置およびその製造方法、並びに電子機器 Pending JP2015088693A (ja)

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