JP2009181986A5 - - Google Patents

Claims (11)

1. 第１導電型の半導体層と、
   該第１導電型の半導体層と、第１導電型と反対導電型の第２導電型の第１半導体領域とにより構成されるｐｎ接合を有する光電変換素子を含んでなる画素が、マトリックス状に形成された画素領域と、
   該画素領域において、前記半導体層の第１面側に形成され、第２導電型の不純物領域からなるソースおよびドレインを有するＭＯＳトランジスタを、少なくとも１つ含む画素信号読み出し回路と、
   を備え、
   前記画素のそれぞれは、
   前記半導体層の前記第１面側に形成された第１導電型の第２半導体領域と、
   前記第２半導体領域と電気的に接続される電位制御配線と、
   を有し、
   前記光電変換素子のｐｎ接合を構成する第２導電型の前記第１半導体領域が、前記画素信号読出し回路を構成するＭＯＳトランジスタの第２導電型の不純物領域と第１導電型の前記半導体層を介して隣接するよう配置されてなり、
   前記光電変換素子への光の入射は、前記第１面側とは反対の第２面側からなされることを特徴とする固体撮像素子。
2. 前記光電変換素子のｐｎ接合を構成する第２導電型の前記第１半導体領域が、前記ＭＯＳトランジスタの第２導電型の不純物領域の直下まで延在することを特徴とする請求項１記載の固体撮像素子。
3. 前記光電変換素子のｐｎ接合を構成する第２導電型の前記第１半導体領域は、前記半導体層に覆われるように前記半導体層の内部に形成されてなることを特徴とする請求項１または２記載の固体撮像素子。
4. 前記電位制御配線は、前記画素領域の全ての画素に対して共通の配線として形成されていることを特徴とする請求項１乃至３記載の固体撮像素子。
5. 前記電位制御配線は、前記画素領域において同一の行に配置される画素に対して共通の配線として形成されていることを特徴とする請求項１乃至３記載の固体撮像素子。
6. 前記電位制御配線を介して前記第２半導体領域に一定のＤＣ電位が印加されることを特徴とする請求項１乃至５のいずれかに記載の固体撮像素子。
7. 前記電位制御配線を介して前記第２半導体領域にパルス状の電位が印加されることを特徴とする請求項１乃至５のいずれかに記載の固体撮像素子。
8. 前記電位制御配線を介して前記第２半導体領域に、行単位の画素読出し動作と同期した、パルス状の電位が印加されることを特徴とする請求項５記載の固体撮像素子。
9. 前記読み出し回路は、画素毎に設けられていることを特徴とする請求項１乃至８のいずれかに記載の固体撮像素子。
10. 前記読み出し回路は、前記画素領域の複数の画素に対して設けられていることを特徴とする請求項１乃至８のいずれかに記載の固体撮像素子。
11. 請求項１乃至１０のいずれかに記載の固体撮像素子と、
    入射光を前記固体撮像素子に導く光学システムと、
    前記固体撮像素子から出力される電気信号を処理する信号処理部と、
    を備えていることを特徴とする固体撮像装置。