JP2011199816A5

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Publication number: JP2011199816A5
Application number: JP2010068506A
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Filing date: 2010-03-24
Publication date: 2013-04-18
Anticipated expiration: 2030-03-24

Description

本発明が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。本発明が適用されるＣＭＯＳイメージセンサの他のシステム構成を示すシステム構成図（その１）である。本発明が適用されるＣＭＯＳイメージセンサの他のシステム構成を示すシステム構成図（その２）である。埋め込み型ＭＯＳキャパシタ（Ａ）、及び、表面型ＭＯＳキャパシタ（Ｂ）についての説明図であり、（ａ）は断面構造を、（ｂ）と等価回路をそれぞれ示している。複数のキャパシタ構造の組合せについての説明図であり、（Ａ）にプレーナ型ＭＯＳキャパシタとジャンクション型キャパシタとを組み合わせた構造、（Ｂ）にプレーナ型ＭＯＳキャパシタとスタック型キャパシタとを組み合わせた構造をそれぞれ示している。第２の電荷蓄積部の他の構成例を示す断面図（その１）であり、（Ａ）はプレーナ型ＭＯＳキャパシタの構造を、（Ｂ）はスタック型キャパシタ１の構造をそれぞれ示している。第２の電荷蓄積部の他の構成例を示す断面図（その２）であり、（Ａ）はスタック型キャパシタ２の構造を、（Ｂ）はトレンチ型キャパシタの構造をそれぞれ示している。実施例１に係る単位画素の回路構成を示す回路図である。実施例１に係る単位画素の画素構造を示す概略図である。実施例１に係る単位画素の回路動作の説明に供するタイミングチャートである。実施例１の変形例に係る単位画素の回路構成を示す回路図である。実施例１の変形例に係る単位画素の回路動作の説明に供するタイミングチャートである。実施例２に係る単位画素の回路構成を示す回路図である。実施例２に係る単位画素の画素構造を示す概略図である。実施例２に係る単位画素の回路動作の説明に供するタイミングチャートである。実施例２の変形例１に係る単位画素の回路構成を示す回路図である。実施例２の変形例１に係る単位画素の回路動作の説明に供するタイミングチャートである。実施例２の変形例２に係る単位画素の回路構成を示す回路図である。実施例２の変形例２に係る単位画素の回路動作の説明に供するタイミングチャートである。実施例２に係る画素共有の具体例１に係る回路構成を示す回路図である。実施例２に係る画素共有の具体例２に係る回路構成を示す回路図である。実施例３に係る単位画素の回路構成を示す回路図である。実施例３に係る単位画素の画素構造を示す概略図である。実施例３に係る単位画素の回路動作の説明に供するタイミングチャートである。実施例３に係る単位画素の回路動作の説明に供するポテンシャル図（その１）である。実施例３に係る単位画素の回路動作の説明に供するポテンシャル図（その２）である。実施例３に係る単位画素の回路動作の説明に供するポテンシャル図（その３）である。実施例３に係る単位画素の回路動作の説明に供するポテンシャル図（その４）である。実施例３に係る単位画素の回路動作の説明に供するポテンシャル図（その５）である。実施例３の変形例１に係る単位画素の回路構成を示す回路図である。実施例３の変形例１に係る単位画素の回路動作の説明に供するタイミングチャートである。実施例３の変形例２に係る単位画素の回路構成を示す回路図である。実施例３の変形例２に係る単位画素の回路動作の説明に供するタイミングチャートである。実施例３に係る画素共有の具体例１に係る回路構成を示す回路図である。実施例３に係る画素共有の具体例２に係る回路構成を示す回路図である。基板表面をピニングするため、及び、ＦＤ部と第２の電荷蓄積部のポテンシャルを結合するための要件の説明に供する基板深さ方向のポテンシャル図である。実施例４に係る単位画素の画素構造を示す概略図である。実施例４に係る単位画素の回路動作の説明に供するタイミングチャートである。実施例５に係る単位画素の回路構成を示す回路図である。実施例５に係る単位画素の画素構造を示す概略図である。実施例５に係る単位画素の回路動作の説明に供するタイミングチャートである。実施例５の変形例１に係る単位画素の回路構成を示す回路図である。信号処理部における、処理例１の場合、及び、処理例２の場合の信号処理についての説明に供するタイミングチャートである。処理例３の場合の信号処理の説明に供する入射光量−出力の特性図（その１）である。処理例３の場合の信号処理の説明に供する入射光量−出力の特性図（その２）である。変形例に係る単位画素の回路動作の説明に供するタイミングチャートである。参考例に係る単位画素についての動作説明図である。本発明に係る電子機器、例えば撮像装置の構成の一例を示すブロック図である。

以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本発明が適用される固体撮像装置
１−１．基本的なシステム構成
１−２．他のシステム構成
２．実施形態に関する説明
２−１．電荷蓄積部を分割することによって電荷蓄積部のトータルの容量値を大きくすることが出来る理由
２−２．単位面積当たりの容量値が大きいキャパシタの説明
３．実施例
３−１．実施例１
３−２．実施例２
３−３．実施例３
３−４．実施例４
３−５．実施例５
４．参考例
５．変形例
６．電子機器（撮像装置）

本適用例に係るＣＭＯＳイメージセンサ１０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４及びシステム制御部１５から構成されている。

［２−２．単位面積当たりの容量値が大きいキャパシタの説明］
ここで、第１の電荷蓄積部を構成する埋め込み型ＭＯＳキャパシタと、第２の電荷蓄積部を構成する例えば表面型ＭＯＳキャパシタとの違いについて説明する。

図４に、埋め込み型ＭＯＳキャパシタ（Ａ）、及び、表面型ＭＯＳキャパシタ（Ｂ）について示す。また、図４（Ａ）、（Ｂ）において、（ａ）は各ＭＯＳキャパシタの断面構造を、（ｂ）は等価回路をそれぞれ示している。

図４（Ａ）、（Ｂ）に示すように、いずれのＭＯＳキャパシタも、半導体基板２１上にゲート酸化膜２２を介してゲート電極２３が配置されている。そして、埋め込み型ＭＯＳキャパシタの場合は、半導体基板２１の深部に信号電荷を蓄積する電荷蓄積領域２４が形成され、表面型ＭＯＳキャパシタの場合は、半導体基板２１の基板表面に電荷蓄積領域２５が形成される構造となっている。

（表面型キャパシタの場合）
電荷蓄積領域２５の単位面積当たりの容量値をＣ_sとすると、当該容量値Ｃ_sは次式（３）で表わされる。
Ｃ_s＝Ｃ_ox＋Ｃ_si ・・・（３）
ここで、電荷蓄積領域-基板間の容量値Ｃ_siが十分に小さいと考えれば、次式（４）に示すように、ゲート酸化膜２２の容量値Ｃ_oxで近似できる。
Ｃ_s≒Ｃ_ox ・・・（４）

単位画素６０_Aに対して、図１の画素駆動線１６として、複数の駆動線が例えば画素行毎に配線される。そして、図１の垂直駆動部１２から画素駆動線１６の複数の駆動線を通して、各種の駆動信号ＴＧ、ＦＧ、ＡＧ、ＲＳＴ、ＳＥＬ、ＰＧが供給される。これらの駆動信号ＴＧ、ＦＧ、ＡＧ、ＲＳＴ、ＳＥＬ、ＰＧは、上記の構成においては、各トランジスタがＮＭＯＳトランジスタであるため、高レベル(例えば、電源電圧Ｖ _DD)の状態がアクティブ状態となり、低レベルの状態（例えば、負電位）が非アクティブ状態となるパルス信号である。また、駆動信号ＴＧに関しては、前記高レベルの電位と低レベルの電位とその両者の間の中レベルの電位の３値にて適宜駆動出来るものとする。以下では、中レベルの電位を中間電位ＶＭと記載する。

第１の電荷蓄積部６６は、第１の転送ゲート部６２のゲート電極６２１を兼ねるゲート電極６６１を有し、当該ゲート電極６６１の下に埋め込み型ＭＯＳキャパシタとして形成される。すなわち、第１の電荷蓄積部６６は、当該ゲート電極６６１の下のＰ型ウェル５２内に形成されたＮ型半導体領域６６２と、その表層部に形成されたＰ−型半導体領域６６３とからなる埋め込み型ＭＯＳキャパシタによって構成されている。

次に、時刻ｔ₃で転送信号ＴＧが非アクティブ状態になることで、第２の転送ゲート部６３が非導通状態になり、しかる後、時刻ｔ ₄で転送信号ＴＧがアクティブ状態になることで、第１の転送ゲート部６２が導通状態になる。これにより、フォトダイオード６１に蓄積された光電荷が、第１の電荷蓄積部６６に転送され、当該電荷蓄積部６６に蓄積される。

本変形例１に係る単位画素６０B-1も、実施例２に係る単位画素６０Bと同様の回路構成素子を備えている。すなわち、本変形例１に係る単位画素６０B-1は、フォトダイオード６１、リセットゲート部６５（以下、「リセットトランジスタ６５」と記述する場合もある）、第１、第２の電荷蓄積部６６、６７、増幅トランジスタ６８、選択トランジスタ６９、及び、電荷排出ゲート部７０に加えて、４つの転送ゲート部６２〜６４、７２を有している。

上記の構成の単位画素６０_Cにおいて、第１の電荷蓄積部６６は、回路的に、第１の転送ゲート部６２と第２の転送ゲート部６３との間に、埋め込み型ＭＯＳキャパシタとして設けられている。当該電荷蓄積部６６のゲート電極には、転送信号ＳＧが印加される。第２の電荷蓄積部６７は、先述した各実施例と同様に、当該電荷蓄積部６６よりも単位面積当たりの容量値が大きいキャパシタによって構成される。

第１の転送ゲート部６２は、回路的に、フォトダイオード６１と第１の電荷蓄積部６６との間に接続されている。第２の転送ゲート部６３は、回路的に、当該電荷蓄積部６６とＦＤ部７１との間に接続されている。第５の転送ゲート部７３は、回路的に、当該電荷蓄積部６６と第２の電荷蓄積部６７との間に接続されている。第５の転送ゲート部７３のゲート電極には、転送信号ＣＧが印加される。

上述した画素構造の実施例４に係る単位画素６０_Dにおいて、第５の転送ゲート部７３のゲート電極７３１の下にオーバーフローパスを持つことで、高照度時にフォトダイオード６１から溢れた光電荷を第２の電荷蓄積部６７にも蓄積することができる。具体的には、第５の転送ゲート部７３の非導通状態においても、第１の電荷蓄積部６６から溢れた所定量以上の光電荷を第２の電荷蓄積部６７に転送し、当該電荷蓄積部６７に蓄積することができる。これにより、実施例３のように転送信号ＴＧに中間電位ＶＭを用いることなく、フォトダイオード６１の飽和電荷量より第１の電荷蓄積部の飽和電荷量を小さく設定することが出来る。

実施例４に係る単位画素６０_Dの回路動作の場合、実施例３に係る単位画素６０_Cの回路動作と比較して、第５の転送ゲート部７３を駆動する転送信号ＣＧのタイミング関係が異なるのみであり、基本的な回路動作については同じである。因みに、第５の転送ゲート部７３は、露光期間における時刻t ₄₂のタイミングで導通状態になる。

実施例５に係る単位画素６０_Eと異なる点は、実施例３の変形例１に係る単位画素６０_C-1の場合と同様に、リセットトランジスタ６５の接続位置である。すなわち、リセットトランジスタ６５は、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７とリセット電圧Ｖ_DRの間に接続されている。

（処理例１）
先ず、信号の読出し時にＦＤ部７１に転送された光電荷に基づく第１の信号レベルＳ₁と、ＦＤ部７１に光電荷が転送される前のリセットレベルに基づく第１のリセットレベルＮ₁との差分をとる。更に、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７に蓄積された光電荷に基づく第２の信号レベルＳ₂と、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７をリセットした後のリセットレベルに基づく第２のリセットレベルＮ₂との差分をとる。第１の差分をＳＮ₁、第２の差分をＳＮ₂とすると、ＳＮ₁＝Ｓ₁−Ｎ₁、ＳＮ₂＝Ｓ₂−Ｎ₂となる。

具体的には、先ず、信号の読出し時にＦＤ部７１に転送された光電荷に基づく電圧信号（第１の信号レベル）Ｓ₁と、ＦＤ部７１に光電荷が転送される前のリセットレベルに基づく電圧信号（第１のリセットレベル）Ｎ₁との差分をとる。次に、ＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７に蓄積された光電荷に基づく電圧信号（第２の信号レベル）Ｓ₂と、前フレームにおける電圧信号Ｎ_2Aとの差分をとる。この電圧信号Ｎ_2Aは、前フレームにおけるＦＤ部７１、第１の電荷蓄積部６６、及び、第２の電荷蓄積部６７に蓄積された光電荷をリセットした後のリセットレベルに基づく信号である。第１の差分をＳＮ₁、第２の差分をＳＮ₂とすると、ＳＮ₁＝Ｓ₁−Ｎ₁、ＳＮ₂＝Ｓ₂−Ｎ_2Aとなる。

Claims

受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、埋め込み型ＭＯＳキャパシタからなる第１の電荷蓄積部、及び、前記第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタからなる第２の電荷蓄積部を有する単位画素が複数配置されてなる画素アレイ部と、
前記光電変換部から全画素同時に光電荷を転送する際に、前記第１の電荷蓄積部の飽和電荷量以下の光電荷については前記第１の電荷蓄積部に蓄積し、前記第１の電荷蓄積部の飽和電荷量を超える光電荷については前記第１の電荷蓄積部及び前記第２の電荷蓄積部に蓄積する駆動を行う駆動部と
を備える固体撮像装置。
前記駆動部は更に、光電変換部において光電荷を生成しかつ蓄積する際に、前記光電変換部の飽和電荷量以下の光電荷については前記光電変換部に蓄積し、前記光電変換部の飽和電荷量を超える光電荷については前記第１の電荷蓄積部及び前記第２の電荷蓄積部に蓄積する駆動を行う
請求項１に記載の固体撮像装置。
前記第１の電荷蓄積部は、前記光電変換部の飽和電荷量よりも少ない飽和電荷量を持ち、
前記第２の電荷蓄積部は、前記第１の電荷蓄積部の飽和電荷量との飽和電荷量の合計が前記光電変換部の飽和電荷量以上となる飽和電荷量を持つ
請求項１または請求項２に記載の固体撮像装置。
前記単位画素は、
前記光電変換部に蓄積された光電荷を前記第１の電荷蓄積部に転送する第１の転送ゲート部と、
前記第１の電荷蓄積部に蓄積された光電荷を、電荷を電気信号として出力するフローティングディフュージョン部に転送する第２の転送ゲート部とを有する
請求項１乃至請求項３のいずれか１項記載の固体撮像装置。
前記単位画素は、前記第１の転送ゲート部の非導通状態において、前記光電変換部から溢れた光電荷を前記第１の電荷蓄積部に転送する第１のオーバーフローパスを有する
請求項４に記載の固体撮像装置。
前記第１のオーバーフローパスは、前記第１の転送ゲート部のゲート下に形成されている
請求項５に記載の固体撮像装置。
前記単位画素は、前記フローティングディフュージョン部と前記第２の電荷蓄積部との間に接続された第３の転送ゲート部を有し、
前記第３の転送ゲート部は、前記フローティングディフュージョン部と前記第２の電荷蓄積部のポテンシャルを結合または分割する
請求項４乃至請求項６のいずれか１項に記載の固体撮像装置。
前記単位画素は、前記光電変換部から溢れた光電荷を、前記第２の電荷蓄積部に転送する第２のオーバーフローパスを有する
請求項４に記載の固体撮像装置。
前記単位画素は、前記光電変換部と前記第２の電荷蓄積部との間に接続された第４の転送ゲート部を有し、
前記第２のオーバーフローパスは、前記第４の転送ゲート部のゲート下に形成される
請求項８に記載の固体撮像装置。
前記単位画素は、前記第１の電荷蓄積部から溢れた光電荷を、前記第２の電荷蓄積部に転送する第３のオーバーフローパスを有する
請求項４乃至請求項６のいずれか１項に記載の固体撮像装置。
前記単位画素は、前記第１の電荷蓄積部と前記第２の電荷蓄積部との間に接続された第５の転送ゲート部を有し、
前記第３のオーバーフローパスは、前記第５の転送ゲート部のゲート下に形成される
請求項１０に記載の固体撮像装置。
前記第５の転送ゲート部は、前記第２の転送ゲート部及び前記第１の電荷蓄積部のゲート電極と共に、前記フローティングディフュージョン部、前記第１の電荷蓄積部、及び、前記第２の電荷蓄積部のポテンシャルを結合または分割する
請求項１１に記載の固体撮像装置。
前記単位画素は、前記光電変換部で光電荷の蓄積を行わない期間において、前記光電変換部内の電荷を選択的に排出する電荷排出ゲート部を有する
請求項４乃至請求項１２のいずれか１項に記載の固体撮像装置。
前記単位画素は、
互いにポテンシャル結合した前記フローティングディフュージョン部、前記第１の電荷蓄積部、及び、前記第２の電荷蓄積部の光電荷をリセットするリセットゲート部と、
互いにポテンシャル結合した前記フローティングディフュージョン部、前記第１の電荷蓄積部、及び、前記第２の電荷蓄積部の光電荷を電気信号に変換する増幅トランジスタと、
前記増幅トランジスタに接続されて画素選択を行う選択トランジスタとを有する
請求項４乃至請求項１３のいずれか１項に記載の固体撮像装置。
前記フローティングディフュージョン部、前記リセットゲート部、前記増幅トランジスタ、及び、前記選択トランジスタを複数の画素間で共有する
請求項１４記載の固体撮像装置。
前記単位画素は、
互いにポテンシャル結合した前記フローティングディフュージョン部、前記第１の電荷蓄積部、及び、前記第２の電荷蓄積部の光電荷をリセットするリセットゲート部と、
互いにポテンシャル結合した前記フローティングディフュージョン部、前記第１の電荷蓄積部、及び、前記第２の電荷蓄積部の光電荷を電気信号に変換する増幅トランジスタとを有し、
前記リセットゲート部に駆動電圧を印加することによって画素選択を行う
請求項４乃至請求項１３のいずれか１項に記載の固体撮像装置。
前記フローティングディフュージョン部、前記リセットゲート部、及び、前記増幅トランジスタを複数の画素間で共有する
請求項１６記載の固体撮像装置。
前記第１乃至第５の転送ゲート部、及び、前記第１の電荷蓄積部のゲート電極の非導通状態におけるゲート電位は、基板表面をピニング状態にする電位に設定され、
前記第２、第３、第５の転送ゲート部、及び、前記第１の電荷蓄積部のゲート電極の導通状態における基板の表面電位は、前記リセットゲート部に印加される電位よりも高い
請求項４乃至請求項１７のいずれか１項に記載の固体撮像装置。
受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、埋め込み型ＭＯＳキャパシタからなる第１の電荷蓄積部、及び、前記第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタからなる第２の電荷蓄積部を有する単位画素が複数配置されてなる固体撮像装置の駆動に当たって、
前記光電変換部から全画素同時に光電荷を転送する際に、前記第１の電荷蓄積部の飽和電荷量以下の光電荷は前記第１の電荷蓄積部に蓄積し、前記第１の電荷蓄積部の飽和電荷量を超える光電荷については前記第１の電荷蓄積部及び前記第２の電荷蓄積部に蓄積する
固体撮像装置の駆動方法。
受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部、埋め込み型ＭＯＳキャパシタからなる第１の電荷蓄積部、及び、前記第１の電荷蓄積部よりも単位面積当たりの容量値が大きいキャパシタからなる第２の電荷蓄積部を有する単位画素が複数配置されてなり、
前記光電変換部から全画素同時に光電荷を転送する際に、前記第１の電荷蓄積部の飽和電荷量以下の光電荷については前記第１の電荷蓄積部に蓄積し、前記第１の電荷蓄積部の飽和電荷量を超える光電荷については前記第１の電荷蓄積部及び前記第２の電荷蓄積部に蓄積する固体撮像装置と、
前記単位画素から出力される信号に対してノイズ除去及び演算等の信号処理を行う信号処理部と
を備える電子機器。