KR20110098624A - 고체 촬상 장치, 고체 촬상 장치의 구동 방법, 및, 전자 기기 - Google Patents

고체 촬상 장치, 고체 촬상 장치의 구동 방법, 및, 전자 기기 Download PDF

Info

Publication number
KR20110098624A
KR20110098624A KR1020110013684A KR20110013684A KR20110098624A KR 20110098624 A KR20110098624 A KR 20110098624A KR 1020110013684 A KR1020110013684 A KR 1020110013684A KR 20110013684 A KR20110013684 A KR 20110013684A KR 20110098624 A KR20110098624 A KR 20110098624A
Authority
KR
South Korea
Prior art keywords
charge
unit
pixel
photodiode
charge storage
Prior art date
Application number
KR1020110013684A
Other languages
English (en)
Inventor
요리토 사카노
케이지 마부치
Original Assignee
소니 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 주식회사 filed Critical 소니 주식회사
Publication of KR20110098624A publication Critical patent/KR20110098624A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/59—Control of the dynamic range by controlling the amount of charge storable in the pixel, e.g. modification of the charge conversion ratio of the floating node capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14665—Imagers using a photoconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

본 발명의 고체 촬상 장치는 포토 다이오드와, 상기 포토 다이오드에 전기적으로 접속된 제 1의 전하 축적부와, 상기 포토 다이오드에 전기적으로 접속된 제 2의 전하 축적부를 구비하고, 상기 포토 다이오드에서 생성된 전하는 전하량에 의거하여 상기 제 1의 전하 축적부 및 제 2의 전하 축적부에 분배되는 것을 특징으로 한다.

Description

고체 촬상 장치, 고체 촬상 장치의 구동 방법, 및, 전자 기기{SOLID-STATE IMAGE PICKUP APPARATUS AND, DRIVING METHOD FOR SOLID-STATE IMAGE PICKUP APPARATUS AND ELECTRONIC DEVICE}
본 발명은 고체 촬상 장치, 고체 촬상 장치의 구동 방법, 및, 전자 기기에 관한 것이다.
고체 촬상 장치, 예를 들면 X-Y 어드레스 방식의 고체 촬상 장치의 일종인 CMOS 이미지 센서에서는, 광전 변환부에서 생성하며 또한 축적하는 광전하를, 화소마다 또는 행마다 순차 주사하여 판독하는 동작이 행하여진다. 이 순차 주사의 경우, 즉, 전자 셔터로서 롤링 셔터를 채용한 경우는, 광전하를 축적하는 노광의 시작 시간, 및, 종료 시간을 모든 화소로 일치시킬 수가 없다. 그 때문에, 순차 주사의 경우, 이동하는 피사체의 촬상시에 촬상 화상에 왜곡이 생긴다는 문제가 있다.
이런 종류의 화상 왜곡을 허용할 수 없는, 고속으로 움직이는 피사체의 촬상이나, 촬상 화상의 동시성을 필요로 하는 센싱 용도에서는, 전자 셔터로서, 화소 어레이부중의 전 화소에 대해 동일한 타이밍에서 노광 시작과 노광 종료를 실행하는 글로벌 셔터가 채용된다. 이 글로벌 셔터를 실현하기 위해, 일본국 특허 제3874135호 공보(이하 특허 문헌 1이라고 한다)에는 광전 변환부인 포토 다이오드와는 별도로 광전하를 축적하는 영역, 즉 전하 축적부로서, 예를 들면, 매입형 MOS 커패시터를 마련하고 있다.
그러나, 포토 다이오드에서 광전 변환에 의해 생성하며 또한 축적된 광전하를, 글로벌 셔터시에 매입형 MOS 커패시터에서 전부 받아내기 위해서는, 매입형 MOS 커패시터는, 포토 다이오드와 동등 이상의 포화 전하량을 필요로 한다. 역으로 말하면, 같은 단위화소 사이즈로 생각하면, 매입형 MOS 커패시터가 단위화소 내에 존재함으로써, 포토 다이오드의 면적이 대폭적으로 작아지기 때문에, 포토 다이오드의 포화 전하량이 작아진다는 문제가 있다.
그 대책으로서, 일본국 특개2009-268083호 공보(이하, 특허 문헌 2라고 한다)에는 포토 다이오드에서 광전 변환에 의해 생성한 광전하를, 포토 다이오드, 및, 매입형 MOS 커패시터의 양쪽에서 축적하는 기술이 제안되어 있다(예를 들면, 특허 문헌 2 참조). 이 종래 기술에 의하면, 포화 전하량이 포토 다이오드의 포화 전하량과 매입형 MOS 커패시터의 포화 전하량의 합계가 된다.
그러나, 상기 특허 문헌 2에 기재된 종래 기술에서도, 글로벌 셔터 기능이 없는 CMOS 이미지 센서와 비교하면 포화 전하량에 있어서 크게 뒤떨어져 버린다. 왜냐하면, 글로벌 노광을 실현하기 위해서는, 단위화소 내에 전하 축적부(종래 기술의 경우는 매입형 MOS 커패시터)뿐만 아니라, 다시 트랜지스터를 추가할 것이 필요해지기 때문이다.
또한, 상기한 글로벌 노광을 실현하고 있는 종래 기술과는 다르게, 전하 축적부로서, 매입형 MOS 커패시터가 아니라, 보다 단위면적당의 용량치가 큰 커패시터를 사용하는 것도 용이하게 상상할 수 있다. 그러나, 단위면적당의 용량치가 큰 커패시터는 대체로 리크 전류가 많고, 암전류나 백점 등의 암시 특성(property at dark) 의 악화가 현저해지는 문제가 있다.
그래서, 본 발명은, 글로벌 노광을 실현하고 있는 종래 기술과 비교하여, 암시나 낮은 조도시에 있어서의 촬상 화상의 화질을 악화시키지 않고, 포화 전하량을 보다 많이 확보할 수 있도록 한 고체 촬상 장치, 당해 고체 촬상 장치의 구동 방법, 및, 당해 고체 촬상 장치를 갖는 전자 기기를 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명은 포토 다이오드와, 상기 포토 다이오드에 전기적으로 접속된 제 1의 전하 축적부와, 상기 포토 다이오드에 전기적으로 접속된 제 2의 전하 축적부를 구비하고, 상기 포토 다이오드에서 생성된 전하는 전하량에 의거하여 상기 제 1의 전하 축적부 및 제 2의 전하 축적부에 분배되는 것을 특징으로 한다.
본 발명의 다른 실시예에 있어서, 상기 제 1의 전하 축적부의 용량은 상기 제 2의 전하 축적부의 용량과 상이한 것을 특징으로 한다.
본 발명의 다른 실시예에 있어서, 상기 제 2의 전하 축적부의 용량은 상기 제 1의 전하 축적부의 용량 보다 더 큰 것을 특징으로 한다.
본 발명의 다른 실시예에 있어서, 플로팅 디퓨젼 영역과, 상기 포토 다이오드 및 상기 제 1의 전하 축적부와 도통하는 제 1의 전송 유닛과, 상기 제 1의 전하 축적부 및 상기 플로팅 디퓨젼 영역과 도통하는 제 2의 전송 유닛과, 상기 제 2의 전하 축적부 및 상기 플로팅 디퓨젼 영영과 도통하는 제 2의 전송 유닛을 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 있어서, 상기 제 1의 전송 유닛은 소정량을 초과하는 광전하가 전송되는 오버플로 패스를 갖는 것을 특징으로 한다.
본 발명의 다른 실시예에 있어서, 리셋 라인과, 상기 플로팅 디퓨젼 영역 및 상기 리셋 라인과 도통하는 리셋 유닛과, 신호 라인과, 상기 플로팅 디퓨젼 영역 및 상기 신호 라인과 도통하는 증폭 유닛과, 상기 증폭 유닛 및 상기 신호 라인과 도통하는 선택 유닛을 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 있어서, 상기 포토 다이오드와 도통하는 제 4의 전송 유닛과, 상기 제 2의 전하 축적부와 도통하는 제 3의 전송 유닛을 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 있어서, 상기 포토 다이오드 및 상기 제 1의 전하 축적 영역과 도통하는 제 1의 전송 유닛과, 플로팅 디퓨젼 영역과, 상기 제 1의 전하 축적 영역 및 상기 플로팅 디퓨젼 영역과 도통하는 제 2의 전송 유닛과, 상기 제 1의 전하 축적 영역 및 상기 제 2의 전하 축적 영역가 도통하는 제 3의 전송 유닛을 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 있어서, 리셋 라인과, 상기 제 2의 전하 축적 영역 및 상기 리셋 라인과 도통하는 리셋 유닛과, 신호 라인과, 상기 플로팅 디퓨젼 영역 및 상기 신호 라인과 도통하는 증폭 유닛과, 상기 증폭 유닛 및 상기 신호 라인과 도통하는 선택 유닛을 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 있어서, 상기 제 1의 전하 축적 영역은 매입형 MOS 커패시터인 것을 특징으로 한다.
본 발명의 다른 실시예에 있어서, 상기 제 2의 전하 축적 영역은 스택형 커패시터인 것을 특징으로 한다.
본 발명의 다른 실시예에 있어서, 로우 상태의 전하는 적어도 상기 제 1의 전하 축적 영역에 축적되는 것을 특징으로 한다.
본 발명의 다른 실시예에 있어서, 하이 상태의 전하는 적어도 상기 제 2의 전하 축적 영역에 축적되는 것을 특징으로 한다.
본 발명의 다른 실시예에 의한 전자 장치는 포토 다이오드(a)와, 상기 포토 다이오드에 전기적으로 접속된 제 1의 전하 축적부(b)와, 상기 포토 다이오드에 전기적으로 접속된 제 2의 전하 축적부(c)를 구비하는 고체 촬상 장치를 구비하고, 상기 포토 다이오드에서 생성된 전하는 전하량에 의거하여 상기 제 1의 전하 축적부 및 제 2의 전하 축적부에 분배되는 것을 특징으로 한다.
본 발명의 다른 실시예에 있어서, 상기 고체 촬상 장치의 앞면에 위치하는 렌즈 유닛을 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 있어서, 상기 고체 촬상 장치는 카메라 내에 포함되는 것을 특징으로 한다.
본 발명에 의하면, 고속으로 움직인 피사체의 촬상 등의 때에 이용하기 알맞는 글로벌 노광을 행함에 임하여, 글로벌 노광을 행하는 종래 기술과 비교하여, 암시나 낮은 조도 상태에서에 있어서의 촬상 화상의 화질을 악화시키지 않고, 포화 전하량을 보다 많이 확보할 수 있다.
도 1은 본 발명이 적용되는 CMOS 이미지 센서의 일반적인 시스템 구성도.
도 2 및 도 3은 본 발명이 적용되는 CMOS 이미지 센서의 다른 시스템 구성도.
도 4a 및 도 4b는 매입형 MOS 커패시터, 및 표면측 MOS 커패시터에 관한 도면.
도 5a 및 도 5b는 복수의 커패시터 구조의 여러 조합에 관한 도면.
도 6a 및 도 6b는 제 2의 전하 축적부의 다른 구성례를 도시하는 단면도.
도 7a 및 도 7b는 제 2의 전하 축적부의 다른 구성례를 도시하는 단면도.
도 8은 단위화소의 회로 구성을 도시하는 회로도.
도 9는 단위화소의 화소 구조를 도시하는 개략도.
도 10은 단위화소의 회로 동작을 설명하는 타이밍 차트.
도 11은 단위화소의 회로 구성을 도시하는 회로도.
도 12는 단위화소의 회로 동작을 설명하는 타이밍 차트.
도 13은 단위화소의 회로 구성을 도시하는 회로도.
도 14는 단위화소의 화소 구조를 도시하는 개략도.
도 15는 단위화소의 회로 동작을 설명하는 타이밍 차트.
도 16은 단위화소의 회로 구성을 도시하는 회로도.
도 17은 단위화소의 회로 동작을 설명하는 타이밍 차트.
도 18은 단위화소의 회로 구성을 도시하는 회로도.
도 19는 단위화소의 회로 동작을 설명하는 타이밍 차트.
도 20은 화소 공유의 구체예 1에 관한 회로 구성을 도시하는 회로도.
도 21은 화소 공유의 구체예 2에 관한 회로 구성을 도시하는 회로도.
도 22는 단위화소의 회로 구성을 도시하는 회로도.
도 23은 단위화소의 화소 구조를 도시하는 개략도.
도 24는 단위화소의 회로 동작을 설명하는 타이밍 차트.
도 25a, 도 25b, 도 26a, 도 26b, 도 27a, 도 27b, 도 28a, 도 28b, 도 29a, 및 도 29b는 단위화소의 회로 동작의 설명에 제공하는 포텐셜도.
도 30은 단위화소의 회로 구성을 도시하는 회로도.
도 31은 단위화소의 회로 동작을 설명하는 타이밍 차트.
도 32는 단위화소의 회로 구성을 도시하는 회로도.
도 33은 단위화소의 회로 동작을 설명하는 타이밍 차트.
도 34는 화소 공유의 구체예 1에 관한 회로 구성을 도시하는 회로도.
도 35는 화소 공유의 구체예 2에 관한 회로 구성을 도시하는 회로도.
도 36은 기판 표면을 피닝하기 위한 요건을 설명하는 기판 깊이 방향의 포텐셜도, 및 플로팅 디퓨젼부(floating diffusion portion)와 제 2의 전하 축적부를 결합하기 위한 요건을 설명하는 기판 깊이 방향의 포텐셜도.
도 37은 단위화소의 화소 구조를 도시하는 개략도.
도 38은 단위화소의 회로 동작을 설명하는 타이밍 차트.
도 39는 단위화소의 회로 구성을 도시하는 회로도.
도 40은 단위화소의 화소 구조를 도시하는 개략도.
도 41은 단위화소의 회로 동작을 설명하는 타이밍 차트.
도 42는 단위화소의 회로 구성을 도시하는 회로도.
도 43은 신호 처리를 설명하는 타이밍 차트.
도 44, 도 45a, 및 도 45b는 여러 입사광량-출력을 설명하는 도면.
도 46은 단위화소의 회로 동작을 설명하는 타이밍 차트.
도 47a 및 도 47b는 단위화소에 관한 동작을 설명하는 도면.
도 48은 본 발명에 관한 촬상 장치의 구성의 한 예를 도시하는 블록도.
<1. 본 발명이 적용되는 고체 촬상 장치>
본 발명의 고체 촬상 장치에 있어서, 제 1의 전하 축적부로서 매입형 MOS 커패시터를 이용하고, 제 2의 전하 축적부로서 제 1의 전하 축적부보다도 단위면적당의 용량치가 큰 커패시터를 이용함으로써, 전하 축적부의 토털의 용량치를 크게 할 수 있다. 여기서, 전하 축적부의 토털의 용량치를 크게 할 수 있는 이유에 관해, 한 수치예를 들어서 설명한다.
예를 들면, 1μ㎡의 면적의 커패시터를 형성하는 경우를 생각한다. 제 1의 전하 축적부의 단위면적당의 용량치를 1fF/μ㎡, 제 2의 전하 축적부의 단위면적당의 용량치를 10fF/μ㎡로 하여, 1μ㎡의 면적의 커패시터의 전부를 제 1의 전하 축적부에 의해 형성하는 것으로 하면, 1μ㎡의 면적의 커패시터의 용량치는 1fF가 된다.
이 때, 1μ㎡의 절반분의 면적을 제 2의 전하 축적부로 치환하면, 1μ㎡의 면적의 커패시터의 용량치는, 5.5fF(=1/2μ㎡×1fF+1/2μ㎡×10fF)가 된다. 즉, 절반분의 면적을 제 2의 전하 축적부로 치환하면, 치환하지 않은 경우와 비교하면, 1μ㎡의 면적의 커패시터의 용량치는 5.5배가 된다.
또한, 1μ㎡의 3/4의 면적을 제 2의 전하 축적부로 치환하면, 1μ㎡의 면적의 커패시터의 용량치는 7.75fF가 되고, 치환하지 않은 경우와 비교하면 7.75배가 된다. 또한, 1μ㎡의 절반분의 면적을 제 2의 전하 축적부로 치환할 때, 제 2의 전하 축적부의 단위면적당의 용량치를 20fF/μ㎡로 하면, 1μ㎡의 면적의 커패시터의 용량치는 10.5fF가 되고, 치환하지 않은 경우와 비교하면 10.5배가 된다.
한편, 단위면적당의 용량치가 큰 커패시터는 대체로 리크 전류가 많고, 제 2의 전하 축적부는, 암전류나 백점 등의 암시 특성의 악화가 현저해지는 문제가 있다. 그래서, 취급하는 전하량이 적은 낮은 조도 상태에서의 광전하에 대해서는 제 1의 전하 축적부에 축적한다. 제 1의 전하 축적부는 매입형의 커패시터로 이루어지기 때문에, 계면준위나 결함 등의 영향을 받기 어렵고, 제 2의 전하 축적부와 비교하여 암시 특성이 좋다.
또한, 취급 전하량이 많은 높은 조도 상태에서의 광전하에 대해서는 제 1의 전하 축적부 및 제 2의 전하 축적부의 양쪽에 축적한다. 취급 전하량이 많은 높은 조도 상태에서는, 높은 S/N을 확보할 수 있기 때문에, 암전류나 백점 등의 암시 특성의 영향을 받기 어렵다. 따라서, 리크 전류가 많은 제 2의 전하 축적부에 높은 조도 상태에서의 광전하를 축적하여도 화질에 주는 영향은 극히 낮다.
이상의 설명으로부터 분명한 바와 같이, 제 1의 전하 축적부로서 매입형 MOS 커패시터를 이용하고, 제 2의 전하 축적부로서 제 1의 전하 축적부보다도 단위면적당의 용량치가 큰 커패시터를 이용함에 의해, 전하 축적부의 토털의 용량치를 크게 할 수 있다. 게다가, 낮은 조도 상태에서의 광전하에 대해서는, 암시 특성이 좋은 제 1의 전하 축적부에 축적하는 한편, 암시 특성이 나쁜 제 2의 전하 축적부에는 높은 조도 상태에서의 광전하를 축적함으로써, 글로벌 노광을 행하는 종래 기술과 비교하여, 암시나 낮은 조도 상태에서에 있어서의 촬상 화상의 화질이 악화하지 않는다.
요약하면, 본 발명에 의하면, 고속으로 움직인 피사체의 촬상 등의 때에 이용하기 알맞는 글로벌 노광을 행함에 임하여, 글로벌 노광을 행하는 종래 기술과 비교하여, 암시나 낮은 조도 상태에서에 있어서의 촬상 화상의 화질을 악화시키지 않고, 포화 전하량을 보다 많이 확보할 수 있다.
1-1. 기본적인 시스템 구성
도 1은 본 발명이 적용되는 고체 촬상 장치, 예를 들면 X-Y 어드레스 방식 고체 촬상 장치의 일종인 CMOS 이미지 센서의 구성의 개략을 도시하는 시스템 구성도이다. 여기서, CMOS 이미지 센서란, CMOS 프로세스를 응용하여, 또는, 부분적으로 사용하여 작성된 이미지 센서이다.
도 1에 있어서, 본 적용례에 관한 CMOS 이미지 센서(10)는, 도시하지 않은 반도체 기판(칩)상에 형성된 화소 어레이부(11)와, 당해 화소 어레이부(11)와 같은 반도체 기판상에 집적된 주변 회로부를 갖는 구성으로 되어 있다. 주변 회로부는, 예를 들면, 수직 구동부(12), 칼럼 처리부(13), 수직 구동부(14) 및 시스템 제어부(15)로 구성되어 있다.
CMOS 이미지 센서(10)는 또한, 신호 처리부(18) 및 데이터 격납부(19)를 구비하고 있다. 신호 처리부(18) 및 데이터 격납부(19)에 대해서는, 본 CMOS 이미지 센서(10)와 같은 기판상에 탑재하여도 상관없고, 본 CMOS 이미지 센서(10)와는 별개의 기판상에 배치하도록 하여도 상관없다. 또한, 신호 처리부(18) 및 데이터 격납부(19)의 각 처리에 관해서는, 본 CMOS 이미지 센서(10)와는 별개의 기판에 마련되는 외부 신호 처리부, 예를 들면, DSP(Digital Signal Processor) 회로나 소프트웨어에 의한 처리라도 상관없다.
화소 어레이부(11)는, 수광한 광량에 응한 광전하를 생성하며 또한 축적하는 광전 변환부를 갖는 단위화소(이하, 단지 "화소"라고 기술하는 경우도 있다)가 행방향 및 열방향으로, 즉, 행렬형상으로 2차원 배치된 구성으로 되어 있다. 여기서, 행방향이란 화소행의 화소의 배열 방향(즉, 수평 방향)을 말하고, 열방향이란 화소열의 화소의 배열 방향(즉, 수직 방향)을 말한다. 단위화소의 구체적인 회로 구성이나 화소 구조의 상세에 관해서는 후술한다.
화소 어레이부(11)에서, 행렬형상의 화소 배열에 대해, 화소행마다 화소 구동선(16)이 행방향에 따라 배선되고, 화소열마다 수직 신호선(17)이 열방향에 따라 배선되어 있다. 화소 구동선(16)은, 화소로부터 신호를 판독할 때의 구동을 행하기 위한 구동 신호를 전송한다. 도 1에서는, 화소 구동선(16)에 대해 1개의 배선으로서 나타내고 있지만, 1개로 한정되는 것이 아니다. 화소 구동선(16)의 일단은, 수직 구동부(12)의 각 행에 대응한 출력단에 접속되어 있다.
수직 구동부(12)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 화소 어레이부(11)의 각 화소를 전 화소 동시 또는 행 단위 등으로 구동한다. 즉, 수직 구동부(12)는, 당해 수직 구동부(12)를 제어하는 시스템 제어부(15)와 함께, 화소 어레이부(11)의 각 화소를 구동하는 구동부를 구성하고 있다. 이 수직 구동부(12)는 그 구체적인 구성에 관해서는 도시를 생략하지만, 일반적으로, 판독 주사계와 소출(sweep-out) 주사계의 2개의 주사계를 갖는 구성으로 되어 있다.
판독 주사계는, 단위화소로부터 신호를 판독하기 위해, 화소 어레이부(11)의 단위화소를 행 단위로 차례로 선택 주사한다. 단위화소로부터 판독되는 신호는 아날로그 신호이다. 소출 주사계는, 판독 주사계에 의해 판독 주사가 행하여지는 판독 행에 대해, 그 판독 주사보다도 셔터 스피드의 시간분만 선행하여 소출 주사를 행한다.
상기 소출 주사계에 의한 소출 주사에 의해, 판독 행의 단위화소의 광전 변환부로부터 불필요한 전하가 소출됨에 의해 당해 광전 변환부가 리셋된다. 그리고, 이 소출 주사계에 의한 불필요 전하를 소출함(리셋함)에 의해, 이른바 전자 셔터 동작이 행하여진다. 여기서, 전자 셔터 동작이란, 광전 변환부의 광전하를 버리고, 새롭게 노광을 시작하는, 즉, 광전하의 축적을 시작하는 동작인 것을 말한다.
판독 주사계에 의한 판독 동작에 의해 판독되는 신호는, 그 직전의 판독 동작 또는 전자 셔터 동작 이후에 수광한 광량에 대응하는 것이다. 그리고, 직전의 판독 동작에 의한 판독 타이밍 또는 전자 셔터 동작에 의한 소출 타이밍부터, 금회의 판독 동작에 의한 판독 타이밍까지의 기간이, 단위화소에서의 광전하의 노광 기간이 된다.
수직 구동부(12)에 의해 선택 주사된 화소행의 각 단위화소로부터 출력되는 신호는, 화소열마다 수직 신호선(17)의 각각을 통하여 칼럼 처리부(13)에 입력된다. 칼럼 처리부(13)는, 화소 어레이부(11)의 화소열마다, 선택 행의 각 화소로부터 수직 신호선(17)을 통하여 출력되는 신호에 대해 소정의 신호 처리를 행함과 함께, 신호 처리 후의 화소 신호를 일시적으로 보존한다.
구체적으로는, 칼럼 처리부(13)는, 신호 처리로서 적어도, 노이즈 제거 처리, 예를 들면 CDS(Correlated DoubleS ampling ; 상관 이중 샘플링) 처리를 행한다. 이 칼럼 처리부(13)에 의한 CDS 처리에 의해, 리셋 노이즈나 화소 내의 증폭 트랜지스터의 임계치 편차 등의 화소 고유의 고정 패턴 노이즈가 제거된다. 칼럼 처리부(13)에 노이즈 제거 처리 이외에, 예를 들면, AD(아날로그-디지털) 변환 기능을 갖게 하여, 아날로그의 화소 신호를 디지털 신호로 변환하여 출력하는 것도 가능하다.
수평 구동부(14)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 칼럼 처리부(13)의 화소열에 대응하는 단위 회로를 순번대로 선택한다. 이 수평 구동부(14)에 의한 선택 주사에 의해, 칼럼 처리부(13)에서의 단위 회로마다 신호 처리된 화소 신호가 순번대로 출력된다.
시스템 제어부(15)는, 각종의 타이밍 신호를 생성하는 타이밍 제너레이터 등에 의해 구성되고, 당해 타이밍 제너레이터에서 생성된 각종의 타이밍을 기초로, 수직 구동부(12), 칼럼 처리부(13), 및, 수평 구동부(14) 등의 구동 제어를 행한다.
신호 처리부(18)는, 적어도 연산 처리 기능을 가지며, 칼럼 처리부(13)로부터 출력되는 화소 신호에 대해 연산 처리 등의 복수 가지의 신호 처리를 행한다. 데이터 격납부(19)는, 신호 처리부(18)에서의 신호 처리에 있어서, 그 처리에 필요한 데이터를 일시적으로 격납한다.
상기 구성의 CMOS 이미지 센서(10)는, 화소 어레이부(11)중의 전 화소에 대해 동일한 타이밍에서 노광 시작과 노광 종료를 실행하는 글로벌 노광을 채용하고 있다. 이 글로벌 노광은, 수직 구동부(12) 및 시스템 제어부(15)로 이루어지는 구동부에 의한 구동하에 실행된다. 글로벌 노광을 실현하는 글로벌 셔터 기능은, 고속으로 움직이는 피사체의 촬상이나, 촬상 화상의 동시성을 필요로 하는 센싱 용도에 이용하기 알맞는 셔터 동작이다.
1-2. 다른 시스템 구성
본 발명이 적용되는 CMOS 이미지 센서(10)로서는, 상술한 시스템 구성의 것으로 한정되는 것이 아니다. 다른 시스템 구성으로서, 이하와 같은 시스템 구성의 것을 들 수 있다.
예를 들면, 도 2에 도시하는 바와 같이, 데이터 격납부(19)를 칼럼 처리부(13)의 후단에 배치하고, 칼럼 처리부(13)로부터 출력되는 화소 신호를, 데이터 격납부(19)를 경유하여 신호 처리부(18)에 공급하는 시스템 구성의 CMOS 이미지 센서(10A)를 들 수 있다.
또한, 도 3에 도시하는 바와 같이, 화소 어레이부(11)의 열마다 또는 복수의 열마다 AD 변환하는 AD 변환 기능을 칼럼 처리부(13)에 갖게 함과 함께, 당해 칼럼 처리부(13)에 대해 데이터 격납부(19) 및 신호 처리부(18)를 병렬적으로 마련하는 시스템 구성의 CMOS 이미지 센서(10B)를 들 수 있다.
<2. 실시 형태에 관한 설명>
글로벌 노광을 실현함에 있어서, 실시 형태에 관한 고체 촬상 장치(예를 들면, CMOS 이미지 센서)는, 글로벌 노광을 실현하고 있는 종래 기술과 비교하여, 암시나 낮은 조도 상태에서에 있어서의 촬상 화상의 화질을 악화시키지 않고, 포화 전하량을 보다 많이 확보하기 위해, 단위화소 내에 제 1, 제 2의 2개의 전하 축적부를 갖는다. 그리고, 제 1의 전하 축적부로서 매입형 MOS 커패시터를 이용하고, 제 2의 전하 축적부로서 제 1의 전하 축적부보다도 단위면적당의 용량치가 큰 커패시터를 이용한다.
바람직하게는, 제 1의 전하 축적부, 및, 제 2의 전하 축적부에 관해서는, 각 포화 전하량의 대소 관계를 다음과 같이 설정하는 것이 좋다. 즉, 제 1의 전하 축적부에 대해서는, 광전 변환부의 포화 전하량보다도 적은 포화 전하량으로 하는 것이 바람직하다.
제 1의 전하 축적부의 포화 전하량을 광전 변환부의 포화 전하량보다도 적게 한 때, 그 적은 분에 대해서는 제 2의 전하 축적부에서 보충하게 된다. 따라서, 제 2의 전하 축적부에 대해서는, 제 1의 전하 축적부의 포화 전하량과의 합계가 광전 변환부의 포화 전하량 이상이 되는 포화 전하량이여야 한다.
상술한 바와 같이, 단위화소 내에 제 1, 제 2의 2개의 전하 축적부를 갖음과 함께, 제 1의 전하 축적부로서 매입형 MOS 커패시터를 이용하고, 제 2의 전하 축적부로서 제 1의 전하 축적부보다도 단위면적당의 용량치가 큰 커패시터를 이용함으로써, 다음과 같은 작용 효과를 얻을 수 있다.
즉, 제 1의 전하 축적부와 제 2의 전하 축적부를 합한 면적과 같은 면적에 대해 매입형 MOS 커패시터를 형성한 경우와 비교하여, 광전하를 축적 가능한 용량치를 대폭적으로 증가시키는 것, 즉, 포화 전하량을 보다 많이 확보하는 것이 가능해진다. 게다가, 낮은 조도 상태에서의 신호에 관해서는 매입형 MOS 커패시터를 사용하고 있고, 계면준위나 결함 등의 영향을 받기 어렵고, 글로벌 노광을 실현하고 있는 종래 기술과 비교하여 암시 특성을 악화시키는 일이 없기 때문에, 낮은 조도 상태에서의 촬상 화상의 화질을 악화시키는 일이 없다.
그 결과로서, 같은 단위화소 사이즈의 글로벌 셔터 기능이 없는 CMOS 이미지 센서에 대해, 동등한 특성을 발휘하는 글로벌 셔터 기능을 구비한 CMOS 이미지 센서를 실현할 수 있다. 또한, 같은 단위화소 사이즈의 글로벌 셔터 기능을 구비한 종래의 CMOS 이미지 센서에 대해, 대폭적인 다이내믹 레인지 확대를 도모한 CMOS 이미지 센서를 실현할 수 있다.
2-1. 전하 축적부를 분할함에 의해 전하 축적부의 토털의 용량치를 크게 할 수 있는 이유
이와 같이 제 1의 전하 축적부로서 매입형 MOS 커패시터를 이용하고, 제 2의 전하 축적부로서 제 1의 전하 축적부보다도 단위면적당의 용량치가 큰 커패시터를 이용함으로써, 전하 축적부의 토털의 용량치를 크게 할 수 있다. 여기서, 전하 축적부의 토털의 용량치를 크게 할 수 있는 이유에 관해, 한 수치예를 들어서 설명한다.
예를 들면, 1μ㎡의 면적의 커패시터를 형성하는 경우를 생각한다. 제 1의 전하 축적부의 단위면적당의 용량치를 1fF/μ㎡, 제 2의 전하 축적부의 단위면적당의 용량치를 10fF/μ㎡로 하여, 1μ㎡의 면적의 커패시터의 전부를 제 1의 전하 축적부에 의해 형성하는 것으로 하면, 1μ㎡의 면적의 커패시터의 용량치는 1fF가 된다.
이 때, 1μ㎡의 절반분의 면적을 제 2의 전하 축적부로 치환하면, 1μ㎡의 면적의 커패시터의 용량치는, 5.5fF(=1/2μ㎡×1fF+1/2μ㎡×10fF)가 된다. 즉, 절반분의 면적을 제 2의 전하 축적부로 치환하면, 치환하지 않은 경우와 비교하면, 1μ㎡의 면적의 커패시터의 용량치는 5.5배가 된다.
또한, 1μ㎡의 3/4의 면적을 제 2의 전하 축적부로 치환하면, 1μ㎡의 면적의 커패시터의 용량치는 7.75fF가 되고, 치환하지 않은 경우와 비교하면 7.75배가 된다. 또한, 1μ㎡의 절반분의 면적을 제 2의 전하 축적부로 치환할 때, 제 2의 전하 축적부의 단위면적당의 용량치를 20fF/μ㎡로 하면, 1μ㎡의 면적의 커패시터의 용량치는 10.5fF가 되고, 치환하지 않은 경우와 비교하면 10.5배가 된다.
한편으로, 단위면적당의 용량치가 큰 커패시터는 대체로 리크 전류가 많고, 제 2의 전하 축적부는, 암전류나 백점 등의 암시 특성의 악화가 현저해지는 문제가 있다. 그래서, 광전 변환부로부터 전 화소 동시에 광전하를 전송할 때에, 낮은 조도 상태에서의 광전하에 대해서는 제 1의 전하 축적부에 축적한다. 여기서, "낮은 조도 상태에서의 광전하"란, 제 1의 전하 축적부의 포화 전하량 이하의 광전하를 말한다. 제 1의 전하 축적부는 매입형의 커패시터로 이루어지기 때문에, 계면준위나 결함 등의 영향을 받기 어렵고, 제 2의 전하 축적부와 비교하여 암시 특성이 좋다.
또한, 높은 조도 상태에서의 광전하에 대해서는, 제 1의 전하 축적부 및 제 2의 축적 용량의 어느것에도 축적한다. 여기서, "높은 조도 상태에서의 광전하"란, 제 1의 전하 축적부의 포화 전하량을 초과하는 광전하를 말한다. 취급 전하량이 많은 높은 조도 상태에서는, 높은 S/N을 확보할 수 있기 때문에, 암전류나 백점 등의 암시 특성의 영향을 받기 어렵다. 따라서, 리크 전류가 많은 제 2의 전하 축적부에 높은 조도 상태에서의 광전하를 축적하여도 화질에 주는 영향은 극히 낮다.
이상의 설명으로부터 분명한 바와 같이, 제 1의 전하 축적부로서 매입형 MOS 커패시터를 이용하고, 제 2의 전하 축적부로서 제 1의 전하 축적부보다도 단위면적당의 용량치가 큰 커패시터를 이용함으로써, 포화 전하량을 보다 많이 확보할 수 있다. 포화 전하량을 동등하면 되게 한 경우, 스페이스 절약화할 수 있는 분만큼 단위화소 사이즈의 축소를 도모할 수 있다.
게다가, 전 화소 동시 판독할 때에, 낮은 조도 상태에서의 광전하에 대해서는, 암전류나 백점 등의 암시 특성이 좋은 제 1의 전하 축적부에 축적하는 한편, 암시 특성이 나쁜 제 2의 전하 축적부에는 높은 조도 상태에서의 광전하를 축적함으로써, 글로벌 노광을 실현하고 있는 종래 기술과 비교하여, 암시나 낮은 조도 상태에서에 있어서의 촬상 화상의 화질이 악화하지 않는다.
제 1의 전하 축적부보다도 단위면적당의 용량치가 큰 커패시터, 즉, 매입형 MOS 커패시터보다도 단위면적당의 용량치가 큰 커패시터의 한 예로서, 표면형의 MOS 커패시터를 들 수 있다.
2-2. 단위면적당의 용량치가 큰 커패시터의 설명
여기서, 제 1의 전하 축적부를 구성하는 매입형 MOS 커패시터와, 제 2의 전하 축적부를 구성하는 예를 들면 표면측 MOS 커패시터와의 차이에 관해 설명한다.
도 4a에는 매입형 MOS 커패시터를, 도 4b에는 표면측 MOS 커패시터를 도시한다. 또한, 도 4a, 도 4b에서, 도 4a는 각 MOS 커패시터의 단면 구조를, 도 4b는 등가 회로를 각각 도시하고 잇다.
도 4a 및 도 4b에 도시하는 바와 같이, 어느 MOS 커패시터도, 반도체 기판(21)상에 게이트 산화막(22)을 통하여 게이트 전극(23)이 배치되어 있다. 그리고, 매입형 MOS 커패시터(A)의 경우는, 반도체 기판(21)의 심부(deep portion)에 신호 전하를 축적하는 전하 축적 영역(24)이 형성되고, 표면형 MOS 커패시터(B)의 경우는, 반도체 기판(21)의 기판 표면에 전하 축적 영역(25)이 형성된 구조로 되어 있다.
도 4a 및 도 4b의 각 도면에서, Cox는 게이트 산화막(22)의 용량치를, Cch는 기판 표면-전하 축적 영역 사이의 용량치를, Csi는 전하 축적 영역-기판 사이의 용량치를 각각 나타내고 있다.
매입형 커패시터의 경우
전하 축적 영역(24)의 단위면적당의 용량치를 Cb로 하면, 당해 용량치(Cb)는 다음 식(1)으로 표시된다.
Cb=Cox·Cch/(Cox+Cch)+Csi
=Cox·{1/(1+Cox/Cch)}+Csi … (1)
여기서, 전하 축적 영역-기판 사이의 용량치(Csi)가 충분히 작다고 생각하면, 식(1)은 다음 식(2)으로 근사할 수 있다.
Cb≒Cox·{1/(1+Cox/Cch)} … (2)
표면형 커패시터의 경우
전하 축적 영역의 단위면적당의 용량치를 Cs로 하면, 당해 용량치(Cs)는 다음 식(3)으로 표시된다.
Cs=Cox+Csi … (3)
여기서, 전하 축적 영역-기판 사이의 용량치(Csi)가 충분히 작다고 생각하면, 다음 식(4)에 표시하는 바와 같이, 게이트 산화막(22)의 용량치(Cox)로 근사할 수 있다.
Cs≒Cox … (4)
즉, 전하 축적 영역(24)의 단위면적당의 용량치(Cb)와, 전하 축적 영역(25)의 단위면적당의 용량치(Cs)의 대소 관계는, Cb<Cs가 되고, 전하 축적 영역을 기판 표면부터 기판중에 매입함에 의해 용량치가 작아진다. 역으로 말하면, 전하 축적 영역을 기판중부터 기판 표면에 갖고 옴에 의해 용량치가 커진다.
재료적으로 단위면적당의 용량치를 늘리는 방법에 관한 설명
단위면적당의 게이트 산화막(22)의 용량치(Cox)는 다음 식(5)으로 표시된다.
Cox=εox/tox … (5)
여기서, εox는 게이트 산화막(22)의 유전율, tox는 게이트 산화막(22)의 막두께이다.
게이트 산화막(22)의 막두께(tox)는, 내압이나 리크량의 관점에서도 중요하지만, 같은 막두께라도 유전율이 높은 재료를 사용함으로써, 단위면적당의 용량치(Cox)를 늘릴 수 있다. 유전율이 높은 재료로서는, 예를 들면 다음의 재료를 들 수 있다.
SiO2 : 비유전율 3.9
Si3N4 : 비유전율 7
Ta2O5 : 비유전율 26
HfO2 : 비유전율 25
ZrO2 : 비유전율 25
진공의 유전율과 비유전율의 곱이 각각의 재료의 유전율이 되기 때문에, SiO2와의 비유전율의 비율을 생각하면, 단위면적당의 용량치의 증가분을 예측할 수 있다. 예를 들면 표면형 MOS 커패시터를 상정하여, SiO2 대신에 같은 막두께의 Si3N4를 사용하면, 단위면적당의 용량치가 1.8배, Ta2O5를 사용하면, 단위면적당의 용량치가 6.7배로 증가한다.
구조적으로 단위면적당의 용량치를 늘리는 방법에 관한 설명
또한, 구조적으로는, 복수의 커패시터 구조를 조합시키는 것에 의해, 단위면적당의 용량치를 늘릴 수 있다. 그 조합 구조의 한 예로서, 도 5a 및 도 5b에 도시하는 구조, 즉, 프레이너형 MOS 커패시터와 정션형 커패시터를 조합시킨 구조나, 프레이너형 MOS 커패시터와 스택형 커패시터를 조합시킨 구조를 들 수 있다.
우선, 도 5a의 조합 구조에 관해 설명한다. 예를 들면, N형 반도체 기판(51)상에 P형 웰(52)이 형성되어 있다. P형 웰(52)의 표층부에 중간 전극이 되는 N+형 반도체 영역(41)이 형성되고, 하부 전극이 되는 P형 웰(52)과의 사이에서 정션형 MOS 커패시터가 형성된다. 또한, 기판 표면상에 절연막(53)을 통하여 상부 전극(42)가 배치됨으로써, 상기 정션형 MOS 커패시터와 병렬로 프레이너형 MOS 커패시터가 형성된다. 즉, 제 2의 전하 축적부(40)는, 프레이너형 MOS 커패시터와 정션형 커패시터의 병렬 접속으로 형성된다.
다음에, 도 5b의 조합 구조에 관해 설명한다. 제 1의 전하 축적부(30)에 관해서는, 도 5a의 조합 구조의 경우와 같은 프레이너형 MOS 커패시터이다. 제 2의 전하 축적부(40)에 관해서는, 소자 분리 절연막(55, 56)으로 구분된 영역에 프레이너형 MOS 커패시터가 형성되고, 또한 상층에 병렬 접속으로 스택형 커패시터가 형성된다.
구체적으로는, P형 웰(52)의 표층부에 하부 전극이 되는 P+(또는, N+)형 반도체 영역(43)이 형성되고, 당해 반도체 영역(43)의 위에 용량 절연막(44)을 통하여 중간 전극(45)이 형성되어 있다. 이 구조는, 프레이너형 MOS 커패시터의 구조이다. 또한, 중간 전극(45)상에 용량 절연막(46)을 통하여 상부 전극(47)이 형성되어 있다. 이 구조는, 스택형 커패시터의 구조이다. 중간 전극(45)은, 배선(57)에 의해 N+형 반도체 영역(41)과 전기적으로 접속되어 있다.
상기 도 5b의 조합 구조에 의하면, 즉, 프레이너형 MOS 커패시터와 스택형 커패시터와의 조합 구조에 의하면, 보다 단위면적당의 용량치가 큰 커패시터를 형성할 수 있다.
제 2의 전하 축적부의 다른 구조예
도 6a, 도 6b, 도 7a, 및 도 7b에, 제 2의 전하 축적부(40)의 다른 구조예를 도시한다.
도 6a는, 프레이너형 MOS 커패시터의 구조를 도시하는 단면도이다. 제 2의 전하 축적부(40)를 구성하는 프레이너형 MOS 커패시터는, P형 웰(52)의 표층부에 하부 전극이 되는 P+(또는, N+)형 반도체 영역(43)이 형성되고, 당해 반도체 영역(43)의 위에 용량 절연막(44)을 통하여 상부 전극(45)이 형성된 구조로 되어 있다.
도 6b는, 스택형 커패시터(1)의 구조를 도시하는 단면도이다. 제 2의 전하 축적부(40)를 구성하는 스택형 커패시터(1)는, 소자 분리 절연막(55)의 위에 하부 전극(45)이 형성되고, 당해 하부 전극(45)의 위에 용량 절연막(46)을 통하여 상부 전극(47)이 형성된 구조로 되어 있다.
도 7a는, 스택형 커패시터(2)의 구조를 도시하는 단면도이다. 제 2의 전하 축적부(40)를 구성하는 스택형 커패시터(2)는, 단면 U자형의 하부 전극(45)이 N+형 반도체 영역(41)에 대해 전기적으로 접속되고, 이 하부 전극(45)의 내측에 용량 절연막(46)을 통하여 상부 전극(47)이 삽입된 구조로 되어 있다.
상기 스택형 커패시터(2)의 구조의 경우, 상부 전극(47)에는 전원 전압이 인가, 또는 접지된다. 단면 U자형의 하부 전극(45)과, 당해 하부 전극(45)의 내측에 매입된 상부 전극(47)을 포함하는 스택형 커패시터(2)에 의하면, 통상의 스택형 커패시터, 예를 들면, 스택형 커패시터(1)보다도 정전 용량에 기여하는 대향면적을 크게 취할 수 있는 이점이 있다.
도 7b는, 트렌치형 커패시터의 구조를 도시하는 단면도이다. 제 2의 전하 축적부(40)를 구성하는 트렌치형 커패시터는, P웰(52)을 관통하여 기판(51)에 달하는 트렌치(48)가 형성되어 있고, 이 트렌치(48) 내에 커패시터가 형성되게 되어 있다.
구체적으로는, 트렌치(48)의 내벽에 하부 전극이 되는 N+(또는, P+)형 반도체 영역(43)이 형성되고, 당해 반도체 영역(43)의 내벽에 용량 절연막(44)이 피복되고, 당해 용량 절연막(44)을 통하여 상부 전극(45)이 매입된 구조로 되어 있다.
또한, 제 2의 전하 축적부(40)에 관해서는, 용량 절연막의 일부 또는 전부가 실리콘 산화막보다도 유전율이 높은 재료에 의해 구성된, 프레이너형 MOS 커패시터, 정션형 커패시터, 스택형 커패시터, 트렌치형 커패시터 단체 또는 그것들의 조합에 의해 구성된다. 실리콘 산화막(SiO2)보다도 유전율이 높은 재료로서는, Si3N4, Ta205, HfO2, ZrO2 등을 들 수 있다.
이상, 도 6a 내지 도 7b에 의거하여, 제 2의 전하 축적부(40)의 구조의 한 예에 관해 설명하였지만, 제 2의 전하 축적부(40)의 구조로서는 이들의 구조예로 한정되는 것이 아니고, DRAM의 메모리 커패시터 등으로 용량을 높이기 위해, 지금까지 개발된 다양한 방법을 채용할 수 있다.
<3. 실시예 >
이하에, 화소 내에 제 1의 전하 축적부(30), 및, 제 2의 전하 축적부(40)를 갖는 단위화소에 관한 구체적인 실시예에 관해 설명한다.
3-1. 실시예 1
단위화소의 회로 구성
도 8은, 실시예 1에 관한 단위화소(60A)의 회로 구성을 도시하는 회로도이다. 도 8에 도시하는 바와 같이, 실시예 1에 관한 단위화소(60A)는, 광을 수광하여 광전하를 생성하며 또한 축적하는 광전 변환부로서, 예를 들면, PN접합의 포토 다이오드(61)를 갖고 있다. 포토 다이오드(61)는, 수광한 광량에 응한 광전하를 생성하며 또한 축적한다.
단위화소(60A)는 또한, 예를 들면, 제 1의 전송 게이트부(62), 제 2의 전송 게이트부(63), 제 3의 전송 게이트부(64), 리셋 게이트부(65), 제 1의 전하 축적부(66), 제 2의 전하 축적부(67), 증폭 트랜지스터(68), 선택 트랜지스터(69), 및, 전하 배출 게이트부(70)를 갖고 있다.
상기한 구성의 단위화소(60A)에서, 제 1, 제 2의 전하 축적부(66, 67)는, 선술한 제 1, 제 2의 전하 축적부에 상당한다. 즉, 제 1의 전하 축적부(66)는, 매입형 MOS 커패시터에 의해 구성된다. 제 2의 전하 축적부(67)는, 제 1의 전하 축적부(66)보다도 단위면적당의 용량치가 큰 커패시터에 의해 구성된다. 제 1, 제 2의 전하 축적부(66, 67)의 레이아웃이나 단면 구조의 상세에 관해서는 후술한다.
단위화소(60A)에 대해, 도 1의 화소 구동선(16)으로서, 복수의 구동선이 예를 들면 화소행마다 배선된다. 그리고, 도 1의 수직 구동부(12)로부터 화소 구동선(16)의 복수의 구동선을 통하여, 각종의 구동 신호(TG, FG, AG, RST, SEL, PG)가 공급된다. 이들의 구동 신호(TG, FG, AG, RST, SEL, PG)는, 상기한 구성에서는, 각 트랜지스터가 NMOS트랜지스터이기 때문에, 고레벨(예를 들면, 전원 전압(VDD))의 상태가 액티브 상태가 되고, 저레벨의 상태(예를 들면, 부전위)가 비액티브 상태가 되는 펄스 신호이다. 또한, 구동 신호(TG)에 관해서는, 상기 고레벨의 전위와 저레벨의 전위와 그 양자 사이의 중레벨의 전위의 3치로 적절히 구동할 수 있는 것으로 한다. 이하에서는, 중레벨의 전위를 중간전위(VM)로 기재한다.
구동 신호(TG)는, 제 1의 전송 게이트부(62)의 게이트 전극에 전송 신호로서 인가된다. 제 1의 전송 게이트부(62)는, 회로적으로, 한쪽의 소스/드레인 영역이 포토 다이오드(61)와 접속되어 있다. 그리고, 제 1의 전송 게이트부(62)는, 구동 신호(TG)가 액티브 상태가 되면 이에 응답하여 도통 상태가 됨으로써, 포토 다이오드(61)에 축적되어 있는 광전하를 제 1의 전하 축적부(66)에 전송한다. 제 1의 전송 게이트부(62)에 의해 전송된 광전하는, 제 1의 전하 축적부(66)에 일시적으로 축적된다.
구동 신호(FG)는, 제 2의 전송 게이트부(63)의 게이트 전극에 전송 신호로서 인가된다. 제 2의 전송 게이트부(63)는, 회로적으로, 한쪽의 소스/드레인 영역이, 증폭 트랜지스터(68)의 게이트 전극이 접속된 플로팅 디퓨전부(이하, FD부라고 기술한다)(71)에 접속되어 있다. FD부(71)는, 광전하를 전기 신호, 예를 들면 전압 신호로 변환하여 출력한다. 그리고, 제 2의 전송 게이트부(63)는, 구동 신호(FG)가 액티브 상태가 되면 이에 응답하여 도통 상태가 됨으로써, 제 1의 전하 축적부(66)에 축적되어 있는 광전하를 FD부(71)에 전송한다.
구동 신호(AG)는, 제 3의 전송 게이트부(64)의 게이트 전극에 전송 신호로서 인가된다. 제 3의 전송 게이트부(64)는, 회로적으로, 한쪽의 소스/드레인 영역이 FD부(71)에 접속되어 있다. 그리고, 제 3의 전송 게이트부(64)는, 구동 신호(AG)가 액티브 상태가 되면 이에 응답하여 도통 상태가 됨으로써, FD부(71)와 제 2의 전하 축적부(67)의 포텐셜을 결합한다. 또한, 구동 신호(AG)가 비액티브 상태가 되면 이에 응답하여 비도통 상태가 됨으로써, FD부(71)와 제 2의 전하 축적부(67)의 포텐셜을 분할한다.
구동 신호(RST)는, 리셋 게이트부(65)의 게이트 전극에 리셋 신호로서 인가된다. 리셋 게이트부(65)는, 회로적으로, 한쪽의 소스/드레인 영역이 리셋 전압(VDR)에, 다른쪽의 소스/드레인 영역이 FD부(71)에 각각 접속되어 있다. 그리고, 리셋 게이트부(65)는, 구동 신호(RST)가 액티브 상태가 되면 이에 응답하여 도통 상태가 됨으로써, FD부(71)의 전위를 리셋 전압(VDR)의 레벨에 리셋한다.
증폭 트랜지스터(68)는, 회로적으로, 게이트 전극이 FD부(71)에 접속되고, 드레인 전극이 전원 전압(VDD)에 접속되어 있고, 포토 다이오드(61)에서의 광전 변환에 의해 얻어지는 광전하를 판독하는 판독 회로, 이른바 소스 팔로워 회로의 입력부가 된다. 즉, 증폭 트랜지스터(68)는, 소스 전극이 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 접속됨에 의해, 당해 수직 신호선(17)의 일단에 접속된 정전류원(80)과 소스 팔로워 회로를 구성한다.
구동 신호(SEL)는, 선택 트랜지스터(69)의 게이트 전극에 선택 신호로서 인가된다. 선택 트랜지스터(69)는, 회로적으로, 증폭 트랜지스터(68)의 소스 전극과 수직 신호선(17) 사이에 접속되어 있다. 그리고, 선택 트랜지스터(69)는, 구동 신호(SEL)가 액티브 상태가 되면 이에 응답하여 도통 상태가 되고, 단위화소(60A)를 선택 상태로 하여 증폭 트랜지스터(68)로부터 출력되는 화소 신호를 수직 신호선(17)에 접속한다.
구동 신호(PG)는, 전하 배출 게이트부(70)의 게이트 전극에 전하 배출 제어 신호로서 인가된다. 전하 배출 게이트부(70)는, 회로적으로, 포토 다이오드(61)와 전하 배출부와의 사이(예를 들면, 전원 전압(VDD))에 접속되어 있다. 그리고, 전하 배출 게이트부(70)는, 구동 신호(PG)가 액티브 상태가 되면 이에 응답하여 도통 상태가 되고, 포토 다이오드(61)로부터 미리 정해진 소정량 또는 포토 다이오드(61)에 축적된 모든 광전하를 전하 배출부에 선택적으로 배출한다.
전하 배출 게이트부(70)는 다음의 목적으로 마련된다. 즉, 광전하의 축적을 행하지 않는 기간에 전하 배출 게이트부(70)를 도통 상태에 함으로써, 포토 다이오드(61)가 광전하로 포화하고, 그 포화 전하량을 초과한 전하가 제 1, 제 2의 전하 축적부(66, 67)나 주변 화소에 넘쳐나오는 것을 회피하기 위해서다.
(단위화소의 화소 구조)
도 9는, 실시예 1에 관한 단위화소(60A)의 화소 구조를 도시하는 개략도이고, 도면중, 도 8과 동등 부위에는 동일 부호를 붙여서 나타내고 있다. 또한, 도 9에는, 화소 레이아웃을 나타내는 평면 패턴, 당해 평면 패턴에서의 A-A'화살로 본 단면, 및, B-B'화살로 본 단면을 각각 도시하고 있다.
도 9에서, B-B'화살로 본 단면도로부터 분명한 바와 같이, 포토 다이오드(PD)(61)는, 반도체 기판(51)상의 P형 웰(52) 내에 N형 반도체 영판(51))이 형성되어 이루어지는 PN접합의 다이오드 구성으로 되어 있다. 이 포토 다이오드(61)는, 그 표층부에 P형 반도체 영역(612)이 형성됨으로써, 공핍단(空乏端)을 계면으로부터 뗀 매입형 포토 다이오드(이른바, HAD(Hole Accumulation Diode) 센서 구조)로 되어 있다.
제 1의 전송 게이트부(62)는, 기판 표면상에 게이트 절연막(도시 생략)을 통하여 배치된 게이트 전극(621)을 갖음과 함께, 기판 표층부에 P-형 반도체 영역(622)이 형성된 구성으로 되어 있다. P-형 반도체 영역(622)은, 당해 반도체 영역(622)이 형성되지 않는 경우에 비교하여, 게이트 전극(621)의 아래의 포텐셜을 약간 깊게 한다. 이에 의해, P-형 반도체 영역(622)은, 포토 다이오드(61)로부터 넘친 소정량 이상의 광전하, 구체적으로는, 포토 다이오드(61)의 포화 전하량을 초과하는 광전하를 제 1의 전하 축적부(66)에 전송하는 오버플로 패스를 형성하고 있다.
제 1의 전송 게이트부(62)의 게이트 전극(621)은, 제 1의 전하 축적부(66)의 게이트 전극(661)을 겸하고 있다. 환언하면, 제 1의 전송 게이트부(62)의 게이트 전극(621)과 제 1의 전하 축적부(66)의 게이트 전극(661)은 일체적으로 형성되어 있다.
제 1의 전하 축적부(66)는, 제 1의 전송 게이트부(62)의 게이트 전극(621)을 겸하는 게이트 전극(661)을 가지며, 당해 게이트 전극(661)의 아래에 매입형 MOS 커패시터로서 형성된다. 즉, 제 1의 전하 축적부(66)는, 당해 게이트 전극(661)의 아래의 P형 웰(52) 내에 형성된 N형 반도체 영역(662)과, 그 표층부에 형성된 P-형 반도체 영역(623)으로 이루어지는 매입형 MOS 커패시터에 의해 구성되어 있다.
제 2의 전송 게이트부(63)는, 기판 표면상에 게이트 절연막(도시 생략)을 통하여 배치된 게이트 전극(631)을 갖고 있다. 제 2의 전송 게이트부(63)는, 제 1의 전하 축적부(66)의 N형 반도체 영역(662)을 한쪽의 소스/드레인 영역으로 하고, FD부(71)가 되는 N+형 반도체 영역(711)을 다른쪽의 소스/드레인 영역으로 하고 있다.
제 3의 전송 게이트부(64)는, 기판 표면상에 게이트 절연막(도시 생략)을 통하여 배치된 게이트 전극(641)을 갖고 있다. 제 3의 전송 게이트부(64)는, FD부(71)가 되는 N+형 반도체 영역(711)을 한쪽의 소스/드레인 영역으로 하고, 기판 표층부에 형성된 N+형 반도체 영역(642)을 다른쪽의 소스/드레인 영역으로 하고 있다.
제 3의 전송 게이트부(64)의 N+형 반도체 영역(642)에는, 제 2의 전하 축적부(67)의 일단이 전기적으로 접속되어 있다. 제 2의 전하 축적부(67)의 타단은, 부측 전원(예를 들면, 그라운드)에 접속되어 있다. 제 3의 전송 게이트부(64)는, FD부(71)와 제 2의 전하 축적부(67)의 포텐셜을 결합하거나, 분할하거나 한다.
상술한 것으로부터 분명한 바와 같이, 실시예 1에 관한 단위화소(60A)는, 제 1의 전하 축적부(66)가, 제 1, 제 2의 전송 게이트부(62, 63)에 인접하여 형성된 게이트 전극(661)의 아래에 매입형 MOS 커패시터로서 형성된 화소 구조로 되어 있다.
단위화소의 회로 동작
도 10은, 실시예 1에 관한 단위화소(60A)의 회로 동작의 설명에 제공하는 타이밍 차트이다. 도 10에는, 선택 신호(SEL), 리셋 신호(RST), 전송 신호(TG/SG), 전하 배출 제어 신호(PG), 전송 신호(AG), 및, 전송 신호(FG)의 타이밍 관계를 나타내고 있다.
우선, 시각(t1)에서, 전 화소 동시에 전하 배출 제어 신호(PG)가 비액티브 상태가 되고, 전하 배출 게이트부(70)가 비도통 상태가 됨으로써, 전 화소 공통의 노광 기간에 들어간다.
시각(t1)에서는, 전송 신호(FG, AG)가 함께 액티브 상태에 있기 때문에, 제 2, 제 3의 전송 게이트부(63, 64)가 함께 도통 상태에 있다. 따라서, 높은 조도 상태에서에 있어서 포토 다이오드(61)의 포화 전하량을 초과하는 광전하, 즉, 포토 다이오드(61)로부터 넘친 광전하에 대해서는, 제 1의 전송 게이트부(62)의 게이트 전극(621) 아래의 오버플로 패스를 통하여 제 1의 전하 축적부(66)에 전송된다.
또한, 제 1의 전하 축적부(66)에 전송된 광전하는, 도통 상태에 있는 제 2, 제 3의 전송 게이트부(63, 64)를 통하여 제 2의 전하 축적부(67)에 전송된다. 즉, 높은 조도 상태에서에 포토 다이오드(61)로부터 넘친 광전하는, 제 1의 전하 축적부(66) 및 제 2의 전하 축적부(67)의 양쪽에 축적된다.
다음에, 시각(t2)에서, 전송 신호(TG)를 중간전위(VM)로 구동함에 의해, 포토 다이오드(61)로부터, 제 1의 전송 게이트부(62)를 통하여 중간전위(VM)로 정해지는 소정 전하량을 초과하는 광전하가, 제 1의 전하 축적부(66) 및 제 2의 전하 축적부(67)의 양쪽에 축적된다. 여기서 말하는 소정 전하량이란, 제 1의 전하 축적부(66)의 포화 전하량이다. 이에 의해, 다음의 동작시에, 즉, 제 2의 전송 게이트부(63)를 비도통 상태로 하여, 포토 다이오드(61)에 축적된 광전하를 제 1의 전하 축적부(66)에 전송할 때에, 광전하가 제 1의 전하 축적부(66)로부터 넘치지 않도록 한다.
다음에, 시각(t3)에서 전송 신호(TG)가 비액티브 상태가 됨으로써, 제 2의 전송 게이트부(63)가 비도통 상태가 되고, 그리고 나서, 시각(t3)에서 전송 신호(TG)가 액티브 상태가 됨으로써, 제 1의 전송 게이트부(62)가 도통 상태가 된다. 이에 의해, 포토 다이오드(61)에 축적된 광전하가, 제 1의 전하 축적부(66)에 전송되고, 당해 전하 축적부(66)에 축적된다.
여기서, 광전하가 포토 다이오드(61)의 포화 전하량 이하의 낮은 조도 상태에서에는, 포토 다이오드(61)로부터 광전하가 넘치는 일은 없다. 따라서, 낮은 조도 상태에서의 광전하에 대해서는, 시각(t4)의 타이밍에서 제 1의 전송 게이트부(62)에 의해 제 1의 전하 축적부(66)에 전송되고, 당해 전하 축적부(66)에 축적된다.
다음에, 시각(t5)에서 전하 배출 제어 신호(PG)가 액티브 상태가 되고, 전하 배출 게이트부(70)가 도통 상태가 됨으로써, 전 화소 공통의 노광 기간이 종료된다. 그리고, 시각(t5) 이후, 즉, 판독 기간에서, 강한 광이 입사하여 과잉한 광전하가 포토 다이오드(61)에 생성하여도, 그 광전하는 전하 배출 게이트부(70)를 통하여 전하 배출부에 배출되기 때문에, 제 1, 제 2의 전하 축적부(66, 67)에 과잉 전하가 누설되어 들어가는 일은 없다.
시각(t5)에서는, 전송 신호(AG)가 비액티브 상태가 됨으로써, 제 3의 전송 게이트부(64)가 비도통 상태가 된다. 또한 동시에, 전송 신호(TG)가 비액티브 상태가 됨으로써, 제 1의 전송 게이트부(62)도 비도통 상태가 된다.
노광 종료 후, 시각(t6)에서 N행째의 선택 신호(SEL)가 액티브 상태가 되고, N행째의 선택 트랜지스터(69)가 도통 상태가 됨으로써, N행째의 단위화소(60A)가 선택 상태가 된다. 동시에, 리셋 신호(RST)가 액티브 상태가 되고, 리셋 게이트부(65)가 도통 상태가 됨으로써, FD부(71)가 리셋된다. 그리고, 리셋 신호(RST)가 비액티브 상태가 되는 시각(t7)에서, FD부(71)의 전위가 제 1의 리셋 레벨(N1)로서 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
다음에, 시각(t8)에서 전송 신호(FG)가 액티브 상태가 됨으로써, 제 2의 전송 게이트부(63)가 도통 상태가 되고, 제 1의 전하 축적부(66)에 축적되어 있는 광전하를 FD부(71)에 전송한다. 이 광전하의 전송은, 전송 신호(FG)가 비액티브 상태가 되는 시각(t9)까지 행하여진다. 그리고, 광전하의 전송이 종료된 시각(t9)에서 FD부(71)의 전위가, 제 1의 전하 축적부(66)의 축적 전하량에 응한 제 1의 신호 레벨(S1)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
다음에, 시각(t10)에서 전송 신호(AG)가 액티브 상태가 되면, 제 3의 전송 게이트부(64)는 도통 상태가 되고 FD부(71)와 제 2의 전하 축적부(67)의 포텐셜을 결합한다. 이에 의해, FD부(71)의 용량과 제 2의 전하 축적부(67)의 용량과 결합되고, 제 2의 전하 축적부(67)에 축적되어 있던 광전하가 FD부(71) 및 제 2의 전하 축적부(67)에 걸쳐저서, 즉, 결합 용량부에 축적되게 된다.
그리고, 이 결합 용량부에 축적된 광전하가, 제 2의 신호 레벨(S2)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다. 그와 관련하여, 제 2의 전하 축적부(67)에 축적되어 있던 광전하는, 높은 조도 상태에서에 포토 다이오드(61)로부터 넘친 광전하이다.
뒤이어, 시각(t11)에서 리셋 신호(RST)가 액티브 상태가 되고, 리셋 게이트부(65)가 도통 상태가 됨으로써, FD부(71) 및 제 2의 전하 축적부(67)의 결합 용량부가 리셋된다. 그리고, 리셋 신호(RST)가 비액티브 상태가 되는 시각(t12)에서, 결합 용량부의 전위가 제 2의 리셋 레벨(N2)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
상술한 일련의 회로 동작에 의해, 단위화소(60A)로부터 수직 신호선(17)에 대해, 우선, 제 1의 리셋 레벨(N1)이, 뒤이어, 제 1의 신호 레벨(S1)이, 뒤이어, 제 2의 신호 레벨(S2)이, 최후로, 제 2의 리셋 레벨(N2)이 차례로 출력되게 된다. 이와 같이 하여 차례로 출력되는 제 1의 리셋 레벨(N1), 제 1의 신호 레벨(S1), 제 2의 신호 레벨(S2), 및, 제 2의 리셋 레벨(N2)은, 후단의 신호 처리부에서 소정의 신호 처리가 행하여진다. 그 신호 처리의 상세에 관해서는 후술한다. 이 신호 처리에 관해서는, 이하에 설명하는 변형례나 다른 실시예의 경우도 마찬가지이다.
상, 상술한 회로 동작에서는, 리셋 신호(RST)가 비액티브 상태가 되는 시각(t7, t12)에서 제 1, 제 2의 리셋 레벨(N1, N2)이 판독된다고 하였지만, 실제로는, 시각(t8, t13)의 직전의 레벨이 제 1, 제 2의 리셋 레벨(N1, N2)로서 사용되게 된다. 마찬가지로, 전송 신호(FG)가 비액티브 상태가 되는 시각(t9)에서 제 1의 신호 레벨(S1), 전송 신호(AG)가 액티브 상태가 되는 시각(t10)에서 제 2의 신호 레벨(S2)이 판독된다고 하였지만, 실제로는 시각(t10, t11)의 직전의 레벨이 제 1, 제 2의 신호 레벨(S1, S2)로서 사용되게 된다. 이것은 수직 신호선(17)이, 그 부하 용량을 위해 상승하는데 시간을 필요로 하기 때문이다.
이상 설명한, 실시예 1에 관한 단위화소(60A)에 의하면, 제 1의 전하 축적부(66)로서 매입형 MOS 커패시터를 이용하고, 제 2의 전하 축적부(67)로서 제 1의 전하 축적부(66)보다도 단위면적당의 용량치가 큰 커패시터를 이용함으로써, 포화 전하량을 보다 많이 확보할 수 있다. 포화 전하량을 동등하면 되게 한 경우, 스페이스 절약화할 수 있는 분만큼 단위화소 사이즈의 축소를 도모할 수 있다.
게다가, 전 화소 동시 판독할 때에, 낮은 조도 상태에서의 광전하에 대해서는, 암시 특성이 좋은 제 1의 전하 축적부(66)에 축적하는 한편, 암시 특성이 나쁜 제 2의 전하 축적부(67)에는 높은 조도 상태에서의 광전하를 축적함으로써, 글로벌 노광을 실현하고 있는 종래 기술과 비교하여, 암시나 낮은 조도 상태에서에 있어서의 촬상 화상의 화질이 악화하지 않는다.
실시예 1의 변형례
도 11은, 실시예 1의 변형례에 관한 단위화소(60A-1)의 회로 구성을 도시하는 회로도이다.
본 변형례에 관한 단위화소(60A-1)도, 실시예 1에 관한 단위화소(60A)와 같은 회로 구성 소자를 구비하고 있다. 즉, 본 변형례에 관한 단위화소(60A-1)는, 포토 다이오드(61)에 더하여, 제 1 내지 제 3의 전송 게이트부(62 내지 64), 리셋 게이트부(65), 제 1, 제 2의 전하 축적부(66, 67), 증폭 트랜지스터(68), 선택 트랜지스터(69), 및, 전하 배출 게이트부(70)를 갖고 있다.
실시예 1에 관한 단위화소(60A)와 다른 점은, 제 3의 전송 게이트부(64), 및, 제 2의 전하 축적부(67)의 접속 위치이다. 즉, 제 3의 전송 게이트부(64)는, 리셋 게이트부(65)의 소스 전극과 FD부(71) 사이에 접속되어 있다. 제 2의 전하 축적부(67)는, 리셋 게이트부(65)와 제 3의 전송 게이트부(64) 사이에 접속되어 있다.
본 변형례에 관한 단위화소(60A-1)의 경우에도, 회로 동작은 약간 다른 것이지만, 실시예 1에 관한 단위화소(60A)의 경우와 같은 작용 효과를 얻을 수 있다.
도 12에, 실시예 1의 변형례에 관한 단위화소(60A-1)의 회로 동작의 설명에 제공하는 타이밍 차트를 도시한다. 회로 동작상, 실시예 1에 관한 단위화소(60A)와 상위한 것은, 도 12의 타이밍 차트로부터 분명한 바와 같이, 제 1의 리셋 레벨(N1)을 판독하기 위한 FD부(71)에 대한 리셋 동작이 행하여지지 않는 점뿐이다.
단, 현 프레임에서 리셋 동작을 행하지 않아도, 전 프레임의 제 2의 리셋 레벨(N2)을 판독할 때에 리셋 동작이 행하여지고 있다. 따라서, 현 프레임의 제 1의 리셋 레벨(N1)의 취득을 위해 굳이 리셋 동작을 행하지 않아도, 현 프레임에서의 화소 선택 후의 FD부(71)의 전위를 제 1의 리셋 레벨(N1)로서 이용하여도, 신호 처리상, 문제 없다.
3-2. 실시예 2
단위화소의 회로 구성
도 13은, 실시예 2에 관한 단위화소(60B)의 회로 구성을 도시하는 회로도이고, 도면중, 도 8과 동등 부위에는 동일 부호를 붙여서 나타내고 있다.
제 4의 전송 게이트부(72)는, 회로적으로, 한쪽의 소스/드레인 영역이 포토 다이오드(61)에 접속되고, 다른쪽의 소스/드레인 영역이 제 3의 전송 게이트부(64)의 다른쪽의 소스/드레인 영역 및 제 2의 전하 축적부(67)에 접속되어 있다. 제 4의 전송 게이트부(72)의 게이트 전극에는, 구동 신호(BG)가 전송 신호로서 인가된다. 이 때, 구동 신호(BG)에 관해서는, 액티브 상태의 전위와 비액티브 상태의 전위와 그 양자 사이의 중레벨의 전위의 3치로 적절히 구동할 수 있는 것으로 한다. 이하에서는, 중레벨의 전위를 중간전위(VM)로 기재한다.
단위화소의 화소 구조
도 14는, 실시예 2에 관한 단위화소(60B)의 화소 구조를 도시하는 개략도이고, 도면중, 도 9와 동등 부위에는 동일 부호를 붙여서 나타내고 있다. 또한, 도 14에는, 화소 레이아웃을 나타내는 평면 패턴, 당해 평면 패턴에서의 A-A'화살로 본 단면, 및, B-B'화살로 본 단면을 각각 나타내고 있다.
도 14에서, 제 4의 전송 게이트부(72)의 구조 이외는, 기본적으로, 실시예 1에 관한 단위화소(60A)의 화소 구조와 같다. 제 4의 전송 게이트부(72)는, 기판 표면상에 게이트 절연막(도시 생략)을 통하여 배치된 게이트 전극(721)을 가지며, 포토 다이오드(61)의 N형 반도체 영역을 한쪽의 소스/드레인 영역으로 하고 있다. 제 4의 전송 게이트부(72)의 다른쪽의 소스/드레인 영역은, 회로적으로, 제 2의 전하 축적부(67)에 접속되어 있다.
제 4의 전송 게이트부(72)는, 채널 영역의 표층부에 P-형 또는 N-형의 반도체 영역(723)을 갖는 구성으로 되어 있다. 이 반도체 영역(723)은, 제 4의 전송 게이트부(72)의 비도통 상태에서, 포토 다이오드(61)의 포화 전하량을 초과하는 광전하, 즉, 포토 다이오드(61)로부터 넘친 광전하를 제 2의 전하 축적부(67)에 누설되어 들어오는 오버플로 패스를 형성한다.
단위화소의 회로 동작
도 15는, 실시예 2에 관한 단위화소(60B)의 회로 동작의 설명에 제공하는 타이밍 차트이다. 도 15에는, 선택 신호(SEL), 리셋 신호(RST), 전송 신호(TG/SG), 전하 배출 제어 신호(PG), 전송 신호(AG), 전송 신호(FG), 및, 전송 신호(BG)의 타이밍 관계를 나타내고 있다.
우선, 시각(t21)에서, 전 화소 동시에 전하 배출 제어 신호(PG)가 비액티브 상태가 되고, 전하 배출 게이트부(70)가 비도통 상태가 됨으로써, 전 화소 공통의 노광 기간에 들어간다.
노광 기간에서, 높은 조도 상태에서에 광전하가 포토 다이오드(61)의 포화 전하량을 초과하면, 즉, 광전하가 포토 다이오드(61)로부터 넘치면, 이 넘친 광전하는 제 4의 전송 게이트부(72)의 게이트 아래의 오버플로 패스를 통하여 제 2의 전하 축적부(67)에 전송된다. 즉, 높은 조도 상태에서에 포토 다이오드(61)로부터 넘친 광전하는, 제 2의 전하 축적부(67)에 누설되어 들어가, 제 2의 전하 축적부(67)에 축적된다.
다음에, 시각(t22)에서, 전송 신호(BG)를 중간전위(VM)로 구동함에 의해, 포토 다이오드(61)로부터, 제 4의 전송 게이트부(72)를 통하여 중간전위(VM)로 정해지는 소정 전하량을 초과하는 광전하가, 제 2의 전하 축적부(67)에 전송된다. 여기서 말하는 소정 전하량이란, 제 1의 전하 축적부(66)의 포화 전하량이다. 이에 의해, 다음의 동작시에, 즉, 포토 다이오드(61)에 축적된 광전하를 제 1의 전하 축적부(66)에 전송할 때에, 광전하가 제 1의 전하 축적부(66)로부터 넘치지 않도록 한다.
전송 신호(BG)가 시각(t23)에서 비액티브 상태가 됨으로써, 제 4의 전송 게이트부(72)가 비도통 상태가 되고, 다음에, 시각(t24)에서 전송 신호(TG)가 액티브 상태가 됨으로써, 제 1의 전송 게이트부(62)가 도통 상태가 된다. 이에 의해, 포토 다이오드(61)에 축적된 광전하가 제 1의 전하 축적부(66)에 전송되고, 당해 전하 축적부(66)에 축적된다.
여기서, 광전하가 포토 다이오드(61)의 포화 전하량 이하의 낮은 조도 상태에서에는, 포토 다이오드(61)로부터 광전하가 넘치는 일은 없다. 따라서, 낮은 조도 상태에서의 광전하에 대해서는, 시각(t24)의 타이밍에서 제 1의 전송 게이트부(62)에 의해 제 1의 전하 축적부(66)에 전송되고, 당해 전하 축적부(66)에 축적된다.
다음에, 시각(t25)에서 전하 배출 제어 신호(PG)가 비액티브 상태로부터 액티브 상태로 천이하고, 전하 배출 게이트부(70)가 도통 상태가 됨으로써, 전 화소 공통의 노광 기간이 종료된다. 그리고, 시각(t25) 이후, 즉, 판독 기간에서, 강한 광이 입사하여 과잉한 광전하가 포토 다이오드(61)에 생성하여도, 그 광전하는 전하 배출 게이트부(70)를 통하여 전하 배출부에 배출되기 때문에, 제 1, 제 2의 전하 축적부(66, 67)에 과잉 전하가 누설되어 들어가는 일은 없다.
노광 종료 후, 시각(t26)에서 N행째의 선택 신호(SEL)가 액티브 상태가 되고, N행째의 선택 트랜지스터(69)가 도통 상태가 됨으로써, N행째의 단위화소(60B)가 선택 상태가 된다. 동시에, 리셋 신호(RST)가 액티브 상태가 되고, 리셋 게이트부(65)가 도통 상태가 됨으로써, FD부(71)가 리셋된다. 그리고, 리셋 신호(RST)가 비액티브 상태가 되는 시각(t27)에서, FD부(71)의 전위가 제 1의 리셋 레벨(N1)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
다음에, 시각(t28)에서 전송 신호(FG)가 액티브 상태가 됨으로써, 제 2의 전송 게이트부(63)가 도통 상태가 되고, 제 1의 전하 축적부(66)에 축적되어 있는 광전하를 FD부(71)에 전송한다. 이 광전하의 전송은, 전송 신호(FG)가 비액티브 상태가 되는 시각(t29)까지 행하여진다. 그리고, 광전하의 전송이 종료된 시각(t29)의 FD부(71)의 전위가, 제 1의 전하 축적부(66)의 축적 전하량에 응한 제 1의 신호 레벨(S1)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
다음에, 시각(t30)에서 전송 신호(AG)가 액티브 상태가 되면, 제 3의 전송 게이트부(64)는 도통 상태가 되고 FD부(71)와 제 2의 전하 축적부(67)의 포텐셜을 결합한다. 이에 의해, FD부(71)의 용량과 제 2의 전하 축적부(67)의 용량이 결합되고, 제 2의 전하 축적부(67)에 축적되어 있던 광전하가 FD부(71) 및 제 2의 전하 축적부(67)에 걸쳐저서, 즉, 결합 용량부에 축적되게 된다.
그리고, 이 결합 용량부에 축적된 광전하가, 제 2의 신호 레벨(S2)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다. 그와 관련하여, 제 2의 전하 축적부(67)에 축적되어 있던 광전하는, 높은 조도 상태에서에 포토 다이오드(61)를 넘친 광전하이다.
뒤이어, 시각(t31)에서 리셋 신호(RST)가 액티브 상태가 되고, 리셋 게이트부(65)가 도통 상태가 됨으로써, FD부(71) 및 제 2의 전하 축적부(67)의 결합 용량부가 리셋된다. 그리고, 리셋 신호(RST)가 비액티브 상태가 되는 시각(t32)에서, 결합 용량부의 전위가 제 2의 리셋 레벨(N2)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
상술한 일련의 회로 동작에 의해, 단위화소(60B)로부터 수직 신호선(17)에 대해, 우선, 제 1의 리셋 레벨(N1)이, 뒤이어, 제 1의 신호 레벨(S1)이, 뒤이어, 제 2의 신호 레벨(S2)이, 최후로, 제 2의 리셋 레벨(N2)이 차례로 출력되게 된다.
실시예 2의 변형례 1
도 16은, 실시예 2의 변형례 1에 관한 단위화소(60B-1)의 회로 구성을 도시하는 회로도이고, 도면중, 도 13과 동등 부위에는 동일 부호를 붙여서 나타내고 있다.
본 변형례 1에 관한 단위화소(60B-1)도, 실시예 2에 관한 단위화소(60B)와 같은 회로 구성 소자를 구비하고 있다. 즉, 본 변형례 1에 관한 단위화소(60B-1)는, 포토 다이오드(61), 리셋 게이트부(65), 제 1, 제 2의 전하 축적부(66, 67), 증폭 트랜지스터(68), 선택 트랜지스터(69), 및, 전하 배출 게이트부(70)에 더하여, 4개의 전송 게이트부(62 내지 64, 72)를 갖고 있다.
실시예 2에 관한 단위화소(60B)와 다른 점은, 리셋 트랜지스터(65)의 접속 위치이다. 즉, 리셋 트랜지스터(65)는, 제 3, 제 4의 전송 게이트부(64, 72), 및, 제 2의 전하 축적부(67)와 리셋 전압(VDR)의 사이에 접속되어 있다.
본 변형례 1에 관한 단위화소(60B-1)의 경우에도, 회로 동작은 약간 다른 것이지만, 기본적으로는, 실시예 2에 관한 단위화소(60B)의 경우와 같은 작용 효과를 얻을 수 있다.
도 17에, 실시예 2의 변형례 1에 관한 단위화소(60B-1)의 회로 동작의 설명에 제공하는 타이밍 차트를 도시한다. 회로 동작상, 실시예 2에 관한 단위화소(60B)와 상위한 것은, 도 17의 타이밍 차트로부터 분명한 바와 같이, 제 1의 리셋 레벨(N1)을 판독하기 위한 FD부(71)에 대한 리셋 동작이 행하여지지 않는 점뿐이다.
단, 현 프레임에서 리셋 동작을 행하지 않아도, 전 프레임의 제 2의 리셋 레벨(N2)을 판독할 때에 리셋 동작이 행하여지고 있다. 따라서, 현 프레임의 제 1의 리셋 레벨(N1)의 취득을 위해 굳이 리셋 동작을 행하지 않아도, 현 프레임에서의 화소 선택 후의 FD부(71)의 전위를 제 1의 리셋 레벨(N1)로서 이용하여도, 신호 처리상, 문제 없다.
실시예 2의 변형례 2
도 18은, 실시예 2의 변형례 2에 관한 단위화소(60B-2)의 회로 구성을 도시하는 회로도이고, 도면중, 도 13과 동등 부위에는 동일 부호를 붙여서 나타내고 있다.
본 변형례 2에 관한 단위화소(60B-2)는, 실시예 2에 관한 단위화소(60B)에 대해, 제 4의 전송 게이트부(72)를 갖는 점에서는 같지만, 선택 트랜지스터(69)가 생략되어 있는 점에서 상위하고 있다. 본 변형례 2에 관한 단위화소(60B-2)에서는, 선택 트랜지스터(69)에 의한 화소 선택의 기능을, 리셋 트랜지스터(65)의 드레인 전극에 인가하는 드레인 전압(DRN)을 가변으로 함으로써 실현하고 있다.
구체적으로는, 리셋 트랜지스터(65)의 드레인 전극에 드레인 전압(DRN)으로서 고전압을 인가함으로써, 증폭 트랜지스터(68)가 활성화 상태가 되어 신호의 출력 동작을 행한다. 즉, 증폭 트랜지스터(68)는, 드레인 전압(DRN)의 전환 동작과 서로 어울려서, 선택 트랜지스터로서의 작용을 한다. 선택 트랜지스터(69)를 생략함으로써, 단위화소(60)를 구성하는 회로 소자를 1화소에 대해 1개 삭감할 수 있는 이점이 있다.
도 19에, 실시예 2의 변형례 2에 관한 단위화소(60B-2)의 회로 동작의 설명에 제공하는 타이밍 차트를 도시한다. 회로 동작상, 실시예 2의 변형례 1에 관한 단위화소(60B-1)의 회로 동작의 경우와, 리셋 신호(RST)의 타이밍이 다를 뿐이고, 기본적으로는 같다.
이상 설명한, 실시예 2, 및, 그 변형례 1, 2에 관한 단위화소(60B, 60B-1, 60B-2)에 의하면, 기본적으로, 실시예 1에 관한 단위화소(60A)와 같은 작용 효과를 얻을 수 있다. 즉, 제 1의 전하 축적부(66)로서 매입형 MOS 커패시터를 이용하고, 제 2의 전하 축적부(67)로서 제 1의 전하 축적부(66)보다도 단위면적당의 용량치가 큰 커패시터를 이용함으로써, 포화 전하량을 보다 많이 확보할 수 있다. 포화 전하량을 동등하면 되게 한 경우, 스페이스 절약화할 수 있는 분만큼 단위화소 사이즈의 축소를 도모할 수 있다.
게다가, 전 화소 동시 판독할 때에, 낮은 조도 상태에서의 광전하에 대해서는, 암시 특성이 좋은 제 1의 전하 축적부(66)에 축적하는 한편, 암시 특성이 나쁜 제 2의 전하 축적부(67)에는 높은 조도 상태에서의 광전하를 축적함으로써, 글로벌 노광을 실현하고 있는 종래 기술과 비교하여, 암시나 낮은 조도 상태에서에 있어서의 촬상 화상의 화질이 악화하지 않는다.
화소 공유
상기한 작용 효과에 더하여, 실시예 2, 및, 그 변형례 1, 2에 관한 단위화소(60B, 60B-1, 60B-2)에 의하면, 화소를 구성하는 회로 소자를 복수의 화소 사이에서 공유할 수 있는 이점이 있다. 이 화소 공유는, 실시예 1의 구성에 대해 제 4의 전송 게이트부(72)를 추가하고, 당해 전송 게이트부(72)에 의해 포토 다이오드(61)와 제 2의 전하 축적부(67) 사이에 오버플로 패스를 형성하도록 함에 의한다. 이 화소 공유에 관한 구체예에 관해 이하에 설명한다.
도 20은, 화소 공유의 구체예 1에 관한 회로 구성을 도시하는 회로도이다. 여기서는, 서로 인접하는 4개의 화소(60B_1 내지 60B_4) 사이에서 화소 구성 소자의 일부를 공유하는 경우를 예로 들고 있다. 단, 공유 화소의 수로서는 4화소로 한정되는 것이 아니다. 또한, 인접하는 4개의 화소(60B_1 내지 60B_4)의 관계로서는, 예를 들면 행렬 방향 2화소씩의 4화소에서 공유하여도 좋고, 열방향의 4화소에서 공유하여도 좋다.
구체예 1에서는, 실시예 2에 관한 단위화소(60B)의 화소 구성의 경우의 화소 공유를 예로 들고 있다. 실시예 2에 관한 단위화소(60B)에 의하면, 리셋 게이트부(65)를 포함하여, FD부(71) 이후의 회로 소자, 즉, 리셋 게이트부(65), 증폭 트랜지스터(68), 및, 선택 트랜지스터(69)의 3개의 회로 소자를 4화소 사이에서 공유할 수 있게 된다.
도 21은, 화소 공유의 구체예 2에 관한 회로 구성을 도시하는 회로도이고, 도면중, 도 20과 동등 부위에는 동일 부호를 붙여서 나타내고 있다. 여기서도, 서로 인접하는 4개의 화소(60B_1 내지 60B_4) 사이에서 화소 구성 소자의 일부를 공급하는 경우를 예로 들고 있다. 단, 공유 화소의 수로서는 4화소로 한정되는 것이 아니다. 또한, 인접하는 4개의 화소(60B_1 내지 60B_4)의 관계로서는, 예를 들면 행렬 방향 각각 2화소씩의 4화소에서 공유하여도 좋고, 열방향의 4화소에서 공유하여도 좋다.
구체예 2에서는, 실시예 2의 변형례 2에 관한 단위화소(60B)의 화소 구성의 경우의 화소 공유를 예로 들고 있다. 실시예 2의 변형례 2에 관한 단위화소(60B)에 의하면, 리셋 게이트부(65)를 포함하여, FD부(71) 이후의 회로 소자, 즉, 리셋 게이트부(65), 및, 증폭 트랜지스터(68)의 2개의 회로 소자를 4화소 사이에서 공유할 수 있게 된다.
이와 같이, 복수의 화소 사이에서의 회로 소자의 공유 기술을 병용함으로써, 실시예 1에 관한 단위화소(60A)와 같은 작용 효과를 얻을 수 있음에 더하여, 단위화소 사이즈의 스페이스 절약화를 도모할 수 있다. 그리고, 스페이스 절약화에 의해 포화 전하량을 보다 많이 확보할 수 있다. 포화 전하량을 동등하면 되게 한 경우, 스페이스 절약화할 수 있는 분만큼 단위화소 사이즈의 축소를 도모할 수 있다.
3-3. 실시예 3
단위화소의 회로 구성
도 22는, 실시예 3에 관한 단위화소(60C)의 회로 구성을 도시하는 회로도이고, 도면중, 도 8과 동등 부위에는 동일 부호를 붙여서 나타내고 있다.
도 22에 도시하는 바와 같이, 실시예 3에 관한 단위화소(60C)는, 포토 다이오드(61)에 더하여, 다음의 구성 소자를 갖고 있다. 즉, 실시예 3에 관한 단위화소(60C)는, 제 1, 제 2의 전송 게이트부(62, 63), 리셋 게이트부(65), 제 1, 제 2의 전하 축적부(66, 67), 증폭 트랜지스터(68), 선택 트랜지스터(69), 전하 배출 게이트부(70), 및, 제 5의 전송 게이트부(73)를 갖고 있다.
상기한 구성의 단위화소(60C)에서의, 제 1의 전하 축적부(66)는, 회로적으로, 제 1의 전송 게이트부(62)와 제 2의 전송 게이트부(63)와의 사이에, 매입형 MOS 커패시터로서 마련되어 있다. 당해 전하 축적부(66)의 게이트 전극에는, 구동 신호(SG)가 인가된다. 제 2의 전하 축적부(67)는, 선술한 각 실시예와 마찬가지로, 당해 전하 축적부(66)보다도 단위면적당의 용량치가 큰 커패시터에 의해 구성된다.
제 1의 전송 게이트부(62)는, 회로적으로, 포토 다이오드(61)와 제 1의 전하 축적부(66) 사이에 접속되어 있다. 제 2의 전송 게이트부(63)는, 회로적으로, 당해 전하 축적부(66)와 FD부(71) 사이에 접속되어 있다. 제 5의 전송 게이트부(73)는, 회로적으로, 당해 전하 축적부(66)와 제 2의 전하 축적부(67) 사이에 접속되어 있다. 제 5의 전송 게이트부(73)의 게이트 전극에는, 구동 신호(CG)가 전송 신호로서 인가된다.
제 1, 제 2, 제 5의 전송 게이트부(62, 63, 73), 및, 제 1, 제 2의 전하 축적부(66, 67) 이외의 구성 소자의 회로적인 접속 관계에 관해서는, 선술한 각 실시예의 경우와 마찬가지이다.
단위화소의 화소 구조
도 23은, 실시예 3에 관한 단위화소(60C)의 화소 구조를 도시하는 개략도이고, 도면중, 도 9와 동등 부위에는 동일 부호를 붙여서 나타내고 있다. 또한, 도 23에는, 화소 레이아웃을 나타내는 평면 패턴, 당해 평면 패턴에서의 A-A'화살로 본 단면, 및, B-B'화살로 본 단면을 각각 나타내고 있다.
제 1의 전송 게이트부(62)는, 기판 표면상에 게이트 절연막(도시 생략)을 통하여 배치된 게이트 전극(621)을 갖음과 함께, 기판 표층부에 P-형 반도체 영역(622)이 형성된 구성으로 되어 있다. P-형 반도체 영역(622)은, 당해 반도체 영역(622)이 형성되지 않는 경우에 비교하여, 게이트 전극(621)의 아래의 포텐셜을 약간 깊게 한다.
이에 의해, B-B'화살로 본 단면도로부터 분명한 바와 같이, P-형 반도체 영역(622)은, 포토 다이오드(61)로부터 넘친 소정량 이상의 광전하를 제 1의 전하 축적부(66)에 전송하는 오버플로 패스를 형성하고 있다. 여기서 말하는 소정량 이상의 광전하란, 구체적으로는, 포토 다이오드(61)의 포화 전하량을 초과하는 광전하인 것이다.
제 1의 전하 축적부(66)는, 기판 표면상에 게이트 절연막(도시 생략)을 통하여 배치된 게이트 전극(661)을 가지며, 당해 게이트 전극(661)의 아래에 매입형 MOS 커패시터로서 형성된다. 즉, 당해 전하 축적부(66)는, 게이트 전극(661)의 아래의 P형 웰(52) 내에 형성된 N형 반도체 영역(662)과, 그 표층부에 형성된 P-형 반도체 영역(623)이 되는 매입형 MOS 커패시터에 의해 구성되어 있다.
제 2의 전송 게이트부(63)는, 기판 표면상에 게이트 절연막(도시 생략)을 통하여 배치된 게이트 전극(631)을 갖고 있다. 제 2의 전송 게이트부(63)는, 제 1의 전하 축적부(66)의 N형 반도체 영역(662)을 한쪽의 소스/드레인 영역으로 하고, FD부(71)가 되는 N+형 반도체 영역(711)을 다른쪽의 소스/드레인 영역으로 하고 있다.
상술한 것으로부터 분명한 바와 같이, 실시예 3에 관한 단위화소(60C)는, 제 1의 전하 축적부(66)가, 제 1, 제 2의 전송 게이트부(62, 63)에 인접하여 형성되는 제 1의 전하 축적부(66)의 게이트 전극(661)의 아래에 매입형 MOS 커패시터로서 형성된 화소 구조로 되어 있다.
제 5의 전송 게이트부(73)는, 기판 표면상에 게이트 절연막(도시 생략)을 통하여 배치된 게이트 전극(731)을 가지며, 제 1의 전하 축적부(66)의 N형 반도체 영역(662)을 한쪽의 소스/드레인 영역으로 하고 있다. 제 5의 전송 게이트부(73)의 다른쪽의 소스/드레인 영역에는, 회로적으로, 제 2의 전하 축적부(67)의 일단이 접속되어 있다.
상기한 화소 구조에 있어서, 제 2의 전송 게이트부(63), 제 1의 전하 축적부(66)의 게이트 전극(661), 및, 제 5의 전송 게이트부(73)는, FD부(71), 당해 전하 축적부(66), 및, 제 2의 전하 축적부(67)의 포텐셜을 결합 또는 분할하는 작용을 한다.
단위화소의 회로 동작
도 24는, 실시예 3에 관한 단위화소(60C)의 회로 동작의 설명에 제공하는 타이밍 차트이다. 도 24에는, 선택 신호(SEL), 리셋 신호(RST), 전송 신호(TG), 전하 배출 제어 신호(PG), 전송 신호(CG), 전송 신호(SG), 및, 전송 신호(FG)의 타이밍 관계를 나타내고 있다.
이하, 실시예 3에 관한 단위화소(60C)의 회로 동작에 관해, 도 24의 타이밍에서 의거하여, 도 25 내지 도 29의 포텐셜도을 이용하여 설명하다,
우선, 시각(t41)에서, 전 화소 동시에 전하 배출 제어 신호(PG)가 비액티브 상태가 되고, 전하 배출 게이트부(70)가 비도통 상태가 됨으로써, 도 25(A)에 도시하는 바와 같이, 전 화소 공통의 노광 기간에 들어간다. 시각(t41)에서는 동시에, 전송 신호(CG)가 액티브 상태가 되기 때문에, 제 5의 전송 게이트부(73)가 도통 상태가 된다.
노광 기간에서, 높은 조도 상태에서의 경우는, 도 25(B)에 도시하는 바와 같이, 포토 다이오드(61)에 더하여, 당해 포토 다이오드(61)를 넘치는 광전하가, 제 1의 전송 게이트부(62)의 오버플로 패스를 통하여, 제 1의 전하 축적부(66)에 광전하가 축적된다. 또한, 제 5의 전송 게이트부(73)가 도통 상태에 있기 때문에, 당해 전하 축적부(66)를 넘친 광전하가, 제 5의 전송 게이트부(73)를 통하여 제 2의 전하 축적부(67)에도 광전하가 축적된다. 낮은 조도 상태에서의 경우는, 포토 다이오드(61)만으로 광전하의 축적이 행하여진다.
다음에, 시각(t42)에서, 전송 신호(TG)를 중간전위(VM)로 구동함에 의해, 도 26(A)에 도시하는 바와 같이, 포토 다이오드(61)로부터, 제 1의 전송 게이트부(62)를 통하여 중간전위(VM)로 정해지는 소정 전하량을 초과하는 광전하가 제 1의 전하 축적부(66) 및 제 2의 전하 축적부(67)의 양쪽에 축적된다. 여기서 말하는 소정 전하량이란, 제 1의 전하 축적부(66)의 포화 전하량이다. 이에 의해, 다음의 동작시에, 즉 제 2의 전송 게이트부(63)를 비도통 상태로 하여, 포토 다이오드(61)에 축적된 광전하를 당해 전하 축적부(66)에 전송할 때에, 광전하가 제 1의 전하 축적부(66)로부터 넘치지 않도록 한다.
다음에, 시각(t43)에서 전송 신호(CG)가 비액티브 상태가 됨으로써, 제 5의 전송 게이트부(73)가 비도통 상태가 된다. 이 때의 포텐셜의 상태를 도 26(B)에 도시한다.
계속해서, 시각(t44)에서, 전 화소 동시에 전송 신호(TG, SG)가 액티브 상태가 됨으로써, 제 1의 전송 게이트부(62) 및 제 1의 전하 축적부(66)의 게이트 전극이 도통 상태가 된다. 이에 의해, 도 27(A)에 도시하는 바와 같이, 포토 다이오드(61)에 축적된 광전하가 당해 전하 축적부(66)에 전송되고, 당해 전하 축적부(66)에 축적된다.
다음에, 시각(t45)에서, 전 화소 동시에 전송 신호(TG)가 비액티브 상태가 되면 동시에, 전하 배출 제어 신호(PG)가 액티브 상태가 되고, 제 1의 전송 게이트부(62)가 비도통 상태가 된다. 또한 동시에, 전하 배출 게이트부(70)가 도통 상태가 된다. 이에 의해, 전 화소 공통의 노광 기간이 종료된다. 이 때, 전송 신호(SG)도 비액티브 상태가 된다.
노광 종료시의 포텐셜의 상태를 도 27(B)에 도시한다. 이 때, 높은 조도 상태에서의 광전하는, 제 1의 전하 축적부(66) 및 제 2의 전하 축적부(67)의 양쪽에 축적된다. 낮은 조도 상태에서의 광전하는, 제 1의 전하 축적부(66)만에 축적된다.
다음에, 시각(t46)에서 N행째의 선택 신호(SEL)가 액티브 상태가 되고, N행째의 선택 트랜지스터(69)가 도통 상태가 됨으로써, N행째의 단위화소(60C)가 선택 상태가 된다. 동시에, 리셋 신호(RST)가 액티브 상태가 되고, 리셋 게이트부(65)가 도통 상태가 됨으로써, FD부(71)가 리셋된다. 그리고, 리셋 신호(RST)가 비액티브 상태가 되는 시각(t47)에서, FD부(71)의 전위가 제 1의 리셋 레벨(N1)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
다음에, 시각(t48)에서 전송 신호(FG)가 액티브 상태가 됨으로써, 제 2의 전송 게이트부(63)가 도통 상태가 되고, 제 1의 전하 축적부(66)에 축적되어 있는 광전하를 FD부(71)에 전송한다. 이 때의 포텐셜의 상태를 도 28(A)에 도시한다. 이 광전하의 전송은, 전송 신호(FG)가 비액티브 상태가 되는 시각(t49)까지 행하여진다.
이 때의 포텐셜의 상태를 도 28(B)에 도시한다. 그리고, 광전하의 전송이 종료된 시각(t49)의 FD부(71)의 전위가, 제 1의 전하 축적부(66)의 축적 전하량에 응한 제 1의 신호 레벨(S1)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
다음에, 시각(t50)에서 전송 신호(CG, SG, FG)가 동시에 액티브 상태가 되면, 제 5의 전송 게이트부(73), 제 1의 전하 축적부(66)의 게이트 전극(661), 및, 제 2의 전송 게이트부(63)가 함께 도통 상태가 된다. 이에 의해, 도 29(A)에 도시하는 바와 같이, FD부(71), 제 1의 전하 축적부(66), 및, 제 2의 전하 축적부(67)의 포텐셜이 결합되기 때문에, 결합된 전 영역에 걸쳐서 광전하가 축적되게 된다. 그리고, 이 광전하가 제 2의 신호 레벨(S2)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
뒤이어, 시각(t51)에서 리셋 신호(RST)가 액티브 상태가 되고, 포텐셜이 결합된 영역이 리셋된다. 이 때의 포텐셜의 상태를 도 29(B)에 도시한다. 그리고, 리셋 신호(RST)가 비액티브 상태가 되는 시각(t52)에서, 포텐셜이 결합된 영역의 전위가 제 2의 리셋 레벨(N2)로서, 증폭 트랜지스터(68) 및 선택 트랜지스터(69)를 통하여 수직 신호선(17)에 출력된다.
그 후, 시각(t53) 이후에서, 전송 신호(FG), 전송 신호(SG), 및, 전송 신호(CG)의 순번으로 이들의 전송 신호를 비액티브 상태로 하고 제 2의 전송 게이트부(63), 제 1의 전하 축적부(66)의 게이트 전극(661), 및, 제 5의 전송 게이트부(73)를 비도통 상태로 한다. 이에 의해, 도 25(A)에 도시하는 바와 같은, t=t41의 초기의 포텐셜의 상태로 되돌아온다. 전송 신호(FG), 전송 신호(SG), 및, 전송 신호(CG)의 순번으로 이들의 전송 신호를 비액티브 상태로 하는 것은, 제 1의 전하 축적부(66)의 게이트 전극(661)이 도통 상태에서 기판 표면에 축적되는 채널 전하를, 제 2의 전하 축적부(67)에 축적하기 위해서다. FD부(71)와는 달리, 제 2의 전하 축적부(67)만으로 리셋하는 일은 없기 때문에, 상기 채널 전하가 리셋됨에 의해 화소 신호에 오프셋이 생기는 등의 우려가 없다.
상술한 일련의 회로 동작에 의해, 단위화소(60C)로부터 수직 신호선(17)에 대해, 우선, 제 1의 리셋 레벨(N1)이, 뒤이어, 제 1의 신호 레벨(S1)이, 뒤이어, 제 2의 신호 레벨(S2)이, 최후로, 제 2의 리셋 레벨(N2)이 차례로 출력되게 된다.
실시예 3의 변형례 1
도 30은, 실시예 3의 변형례 1에 관한 단위화소(60C-1)의 회로 구성을 도시하는 회로도이고, 도면중, 도 22와 동등 부위에는 동일 부호를 붙여서 나타내고 있다.
변형례 1에 관한 단위화소(60C-1) 역시, 실시예 3에 관한 단위화소(60C)와 같은 회로 구성 소자를 구비하고 있다. 즉, 본 변형례 1에 관한 단위화소(60C-1)는, 포토 다이오드(61), 리셋 게이트부(65), 제 1, 제 2의 전하 축적부(66, 67), 증폭 트랜지스터(68), 선택 트랜지스터(69), 및, 전하 배출 게이트부(70)에 더하여, 3개의 전송 게이트부(62, 63, 73)를 갖고 있다.
실시예 3에 관한 단위화소(60C)와 다른 점은, 실시예 2의 변형례 1에 관한 단위화소(60B-1)의 경우와 마찬가지로, 리셋 트랜지스터(65)의 접속 위치이다. 즉, 리셋 트랜지스터(65)는, 제 5의 전송 게이트부(73), 및, 제 2의 전하 축적부(67)와 리셋 전압(VDR)의 사이에 접속되어 있다.
본 변형례 1에 관한 단위화소(60C-1)의 경우에도, 회로 동작은 약간 다른 것이지만, 실시예 3에 관한 단위화소(60C)의 경우와 같은 작용 효과를 얻을 수 있다.
도 31에, 실시예 3의 변형례 1에 관한 단위화소(60C-1)의 회로 동작의 설명에 제공하는 타이밍 차트를 도시한다. 회로 동작상, 실시예 3에 관한 단위화소(60C)와 상위한 것은, 도 31의 타이밍 차트로부터 분명한 바와 같이, 제 1의 리셋 레벨(N1)을 판독하기 위한 FD부(71)에 대한 리셋 동작이 행하여지지 않는 점뿐이다.
단, 현 프레임에서 리셋 동작을 행하지 않아도, 전 프레임의 제 2의 리셋 레벨(N2)을 판독할 때에 리셋 동작이 행하여지고 있다. 따라서, 현 프레임의 제 1의 리셋 레벨(N1)의 취득을 위해 굳이 리셋 동작을 행하지 않아도, 현 프레임에서의 화소 선택 후의 FD부(71)의 전위를 제 1의 리셋 레벨(N1)로서 이용하여도, 신호 처리상, 문제는 없다.
실시예 3의 변형례 2
도 32는, 실시예 3의 변형례 2에 관한 단위화소(60C-2)의 회로 구성을 도시하는 회로도이고, 도면중, 도 22와 동등 부위에는 동일 부호를 붙여서 나타내고 있다.
본 변형례 2에 관한 단위화소(60C-2)는, 실시예 3에 관한 단위화소(60C)에 대해, 제 5의 전송 게이트부(73)를 갖는 점에서는 같지만, 실시예 2의 변형례 2에 관한 단위화소(60B-2)의 경우와 마찬가지로, 선택 트랜지스터(69)가 생략되어 있는 점에서 상위하고 있다. 본 변형례 2에 관한 단위화소(60C-2)에서는, 선택 트랜지스터(69)에 의한 화소 선택의 기능을, 리셋 트랜지스터(65)의 드레인 전극에 인가하는 드레인 전압(DRN)을 가변으로 함으로써 실현하고 있다.
구체적으로는, 리셋 트랜지스터(65)의 드레인 전극에 드레인 전압(DRN)으로서 고전압을 인가함으로써, 증폭 트랜지스터(68)가 활성화 상태가 되어 신호의 출력 동작을 행한다. 즉, 증폭 트랜지스터(68)는, 드레인 전압(DRN)의 전환 동작과 서로 어울려서, 선택 트랜지스터로서의 작용을 한다. 선택 트랜지스터(69)를 생략함으로써, 단위화소(60)를 구성하는 회로 소자를 1화소에 대해 1개 삭감할 수 있는 이점이 있다.
도 33에, 실시예 3의 변형례 2에 관한 단위화소(60C-2)의 회로 동작의 설명에 제공하는 타이밍 차트를 도시한다. 회로 동작상, 실시예 3의 변형례 1에 관한 단위화소(60C-1)의 회로 동작의 경우와, 리셋 신호(RST)의 타이밍이 다를 뿐이고, 기본적으로는 같다.
이상 설명한, 실시예 3, 및, 그 변형례 1, 2에 관한 단위화소(60C, 60C-1, 60C-2)에 의하면, 기본적으로, 실시예 1에 관한 단위화소(60A)와 같은 작용 효과를 얻을 수 있다. 즉, 제 1의 전하 축적부(66)로서, 매입형 MOS 커패시터를 이용하고, 제 2의 전하 축적부(67)로서, 제 1의 전하 축적부(66)보다도 단위면적당의 용량치가 큰 커패시터를 이용함으로써, 포화 전하량을 보다 많이 확보할 수 있다. 포화 전하량을 동등하면 되게 한 경우, 스페이스 절약화할 수 있는 분만큼 단위화소 사이즈의 축소를 도모할 수 있다.
게다가, 전 화소 동시 판독할 때에, 낮은 조도 상태에서의 광전하에 대해서는, 암시 특성이 좋은 제 1의 전하 축적부(66)에 축적하는 한편, 암시 특성이 나쁜 제 2의 전하 축적부(67)에는 높은 조도 상태에서의 광전하를 축적함으로써, 글로벌 노광을 실현하고 있는 종래 기술과 비교하여, 암시나 낮은 조도 상태에서에 있어서의 촬상 화상의 화질이 악화하지 않는다.
또한, 포토 다이오드(61)로부터 넘친 광전하를 제 2의 전하 축적부(67)에 전송하는 제 5의 전송 게이트부(73)가, 회로적으로, 제 1의 전하 축적부(66)와 제 2의 전하 축적부(67) 사이에 접속되어 있다. 이에 의해, 실시예 2의 경우에 비하여 FD부(71)로 광전하를 전압 신호로 변환할 때의 변환 효율을 높일 수 있다.
구체적으로는, 실시예 2의 경우에는, 특히 도 13으로부터 분명한 바와 같이, 증폭 트랜지스터(68)의 게이트 전극이 접속된 FD부(71)에는, 제 2의 전송 게이트부(63), 제 3의 전송 게이트부(64), 및, 리셋 게이트부(65)의 각 한쪽의 소스/드레인 영역이 접속되어 있다. 이에 대해, 실시예 3의 경우에는, 제 2의 전송 게이트부(63), 및, 리셋 게이트부(65)의 각 한쪽의 소스/드레인 영역이 FD부(71)에 접속되어 있다.
이에 의해, FD부(71)에 연결되는 전체의 용량치로서는, 실시예 3의 쪽이 실시예 2보다도 작아진다. 주지하는 바와 같이, 광전하를 전압 신호로 변환할 때의 변환 효율은, FD부(71)의 용량치, 구체적으로는 FD부(71)에 연결되는 전체의 용량치로 결정되고, 당해 용량치가 작으면 변환 효율이 높아지기 때문에, 실시예 3의 쪽이 실시예 2에 비하여 변환 효율을 대폭적으로 높일 수 있다. 따라서, 실시예 3, 및, 그 변형례 1, 2에 관한 단위화소(60C, 60C-1, 60C-2)는, 높은 S/N을 확보할 수 있기 때문에, 고화질화의 관점에서 우위이다.
화소 공유
상기한 작용 효과에 더하여, 실시예 3, 및, 그 변형례 1, 2에 관한 단위화소(60C, 60C-1, 60C-2)에 의하면, 실시예 2, 및, 그 변형례 1, 2와 마찬가지로, 화소를 구성하는 회로 소자를 복수의 화소 사이에서 공유할 수 있는 이점이 있다. 이 화소 공유는, 실시예 1의 구성에 대해 제 5의 전송 게이트부(73)를 추가하고, 당해 전송 게이트부(73) 등에 의해 FD부를 통하지 않고 포토 다이오드(61)와 제 2의 전하 축적부(67)를 접속함에 의한다. 이 화소 공유에 관한 구체예에 관해 이하에 설명한다.
도 34는, 화소 공유의 구체예 1에 관한 회로 구성을 도시하는 회로도이다. 여기서는, 서로 인접하는 4개의 화소(60C_1 내지 60C_4) 사이에서 화소 구성 소자의 일부를 공급하는 경우를 예로 들고 있다. 단, 공유 화소의 수로서는 4화소로 한정되는 것이 아니다. 또한, 인접하는 4개의 화소(60C_1 내지 60C_4)의 관계로서는, 예를 들면 행렬 방향 각각 2화소씩의 4화소에서 공유하여도 좋고, 열방향의 4화소에서 공유하여도 좋다.
구체예 1에서는, 실시예 2에 관한 단위화소(60B)의 화소 구성의 경우의 화소 공유를 예로 들고 있다. 실시예 2에 관한 단위화소(60B)에 의하면, 리셋 게이트부(65)를 포함하고, FD부(71) 이후의 회로 소자, 즉, 리셋 게이트부(65), 증폭 트랜지스터(68), 및, 선택 트랜지스터(69)의 3개의 회로 소자를 4화소 사이에서 공유할 수 있게 된다.
도 35는, 화소 공유의 구체예 2에 관한 회로 구성을 도시하는 회로도이고, 도면중, 도 20과 동등 부위에는 동일 부호를 붙여서 나타내고 있다. 여기서도, 서로 인접하는 4개의 화소(60C_1 내지 60C_4) 사이에서 화소 구성 소자의 일부를 공급하는 경우를 예로 들고 있다. 단, 공유 화소의 수로서는 4화소로 한정되는 것이 아니다. 또한, 인접하는 4개의 화소(60C_1 내지 60C_4)의 관계로서는, 예를 들면 행렬 방향 각각 2화소씩의 4화소에서 공유하여도 좋고, 열방향의 4화소에서 공유하여도 좋다.
구체예 2에서는, 실시예 2의 변형례 2에 관한 단위화소(60B)의 화소 구성의 경우의 화소 공유를 예로 들고 있다. 실시예 2의 변형례 2에 관한 단위화소(60B)에 의하면, 리셋 게이트부(65)를 포함하여, FD부(71) 이후의 회로 소자, 즉, 리셋 게이트부(65), 및, 증폭 트랜지스터(68)의 2개의 회로 소자를 4화소 사이에서 공유할 수 있게 된다.
이와 같이, 복수의 화소 사이에서의 회로 소자의 공유 기술을 병용함으로써, 실시예 1에 관한 단위화소(60A)와 같은 작용 효과를 얻을 수 있음에 더하여, 단위화소 사이즈의 스페이스 절약화를 도모할 수 있다. 그리고, 스페이스 절약화에 의해 포화 전하량을 보다 많이 확보할 수 있다. 포화 전하량을 동등하면 되게 한 경우, 스페이스 절약화할 수 있는 분만큼 단위화소 사이즈의 축소를 도모할 수 있다.
3-4. 실시예 4
계속해서, 실시예 4에 관한 단위화소(60D)에 관해 설명한다.
단위화소의 회로 구성
실시예 4에 관한 단위화소(60D)는, 회로 구성으로서는, 도 22에 도시한 실시예 3에 관한 단위화소(60C)의 회로 구성과 같다. 즉, 실시예 4에 관한 단위화소(60D)는, 기본적인 구성 소자(61, 65, 68, 69)에 더하여, 2개의 전송 게이트부(62, 63), 2개의 전하 축적부(66, 67), 및, 제 5의 전송 게이트부(73)를 갖고 있다. 그리고, 이들의 구성 소자의 회로적인 접속 관계에 대해서도, 실시예 3에 관한 단위화소(60C)와 같다.
단위화소의 화소 구조
실시예 3에 관한 단위화소(60C)와 다른 것은, 제 5의 전송 게이트부(73)의 구조이다. 이 제 5의 전송 게이트부(73)의 구체적인 구조에 관해 이하에 설명한다.
도 37은, 실시예 4에 관한 단위화소(60D)의 화소 구조를 도시하는 개략도이고, 도면중, 도 23과 동등 부위에는 동일 부호를 붙여서 나타내고 있다. 또한, 도 37에는, 화소 레이아웃을 나타내는 평면 패턴, 당해 평면 패턴에서의 A-A'화살로 본 단면, 및, B-B'화살로 본 단면을 각각 나타내고 있다.
여기서는, 중복 설명을 피하기 위해, 실시예 3에 관한 단위화소(60C)와 다른, 제 5의 전송 게이트부(73)의 구조만에 대해 설명하는 것으로 한다. 그와 관련하여, 실시예 3에 관한 단위화소(60C)에서는,, 제 5의 전송 게이트부(73)는, 노광 기간중에 도통 상태가 됨으로써, 높은 조도 상태에서에 제 1의 전하 축적부(66)로부터 넘친 광전하를 제 2의 전하 축적부(67)에 전송하여 당해 전하 축적부(67)에 축적하도록 하고 있다.
이에 대해, 실시예 4에 관한 단위화소(60D)에서는, 제 5의 전송 게이트부(73)의 비도통 상태에서도, 제 1의 전하 축적부(66)로부터 넘친 소정량 이상의 광전하를 제 2의 전하 축적부(67)에 전송하는 오버플로 패스를 형성하도록 하고 있다. 여기서 말하는 소정량 이상의 광전하란, 구체적으로는, 제 1의 전하 축적부(66)의 포화 전하량 이상의 광전하인 것이다.
화소 구조로서는, 도 37에 도시하는 바와 같이, 제 5의 전송 게이트부(73)는, 기판 표면상에 게이트 절연막(도시 생략)을 통하여 배치된 게이트 전극(731)을 가지며, 제 1의 전하 축적부(66)의 N형 반도체 영역(662)을 한쪽의 소스/드레인 영역으로 하고 있다. 제 5의 전송 게이트부(73)의 다른쪽의 소스/드레인 영역에는, 제 2의 전하 축적부(67)의 일단이 접속되어 있다.
이 제 5의 전송 게이트부(73)는, 제 2의 전송 게이트부(63), 및, 제 1의 전하 축적부(66)의 게이트 전극(661)과 함께, FD부(71), 제 1의 전하 축적부(66), 및, 제 2의 전하 축적부(67)의 포텐셜을 결합 또는 분할하는 작용을 한다.
또한, 제 5의 전송 게이트부(73)는, 채널 부의 표층부에 N-형 반도체 영역(733)이 형성된 구조로 되어 있다. 이 N-형 반도체 영역(733)은, 당해 반도체 영역(733)이 형성되지 않은 경우에 비교하여 게이트 전극(731)의 아래의 포텐셜을 약간 깊게 한다. 이에 의해, A-A'화살로 본 단면도로부터 분명한 바와 같이, N-형 반도체 영역(733)은, 제 1의 전하 축적부(66)로부터 넘친 소정량 이상의 광전하를 제 2의 전하 축적부(67)에 전송하는 오버플로 패스를 형성하고 있다.
여기서, 제 1, 제 5의 전송 게이트부(62, 73)의 아래에 형성된 오버플로 패스에 관해서는, 제 1의 축적 전하부(66)에 축적된 광전하가, 포토 다이오드(61)에는 누설되어 들어가지 않고, 제 2의 축적 전하부(67)에 전송되도록 형성되는 것이 중요하다다. 이와 관현하여, B-B'화살로 본 단면도에는, 제 1의 전송 게이트부(62)의 게이트 전극(621)의 아래에 형성된 오버플로 패스의 포텐셜 분포에 대해서도 나타내고 있다.
상술한 화소 구조의 실시예 4에 관한 단위화소(60D)에서, 제 5의 전송 게이트부(73)의 게이트 전극(73)의 아래에 오버플로 패스를 갖음으로써, 높은 조도 상태에서에 포토 다이오드(61)로부터 넘친 광전하를 제 2의 전하 축적부(67)에도 축적할 수 있다. 구체적으로는, 제 5의 전송 게이트부(73)의 비도통 상태에서도, 제 1의 전하 축적부(66)로부터 넘친 소정량 이상의 광전하를 제 2의 전하 축적부(67)에 전송하고, 당해 전하 축적부(67)에 축적할 수 있다. 이에 의해, 실시예 3과 같이 전송 신호(TG)에 중간전위(VM)를 이용하는 일 없이, 포토 다이오드(61)의 포화 전하량보다 제 1의 전하 축적부의 포화 전하량을 작게 설정할 수 있다.
단위화소의 회로 동작
도 38은, 실시예 4에 관한 단위화소(60D)의 회로 동작의 설명에 제공하는 타이밍 차트이다. 도 38에는, 선택 신호(SEL), 리셋 신호(RST), 전송 신호(TG), 전하 배출 제어 신호(PG), 전송 신호(CG), 전송 신호(SG), 및, 전송 신호(FG)의 타이밍 관계를 나타내고 있다.
실시예 4에 관한 단위화소(60D)의 회로 동작의 경우, 실시예 3에 관한 단위화소(60C)의 회로 동작과 비교하여, 제 5의 전송 게이트부(73)를 구동하는 전송 신호(CG)의 타이밍 관계가 다를 뿐이고, 기본적인 회로 동작에 관해서는 같다. 그와 관련하여, 제 5의 전송 게이트부(73)는, 노광 기간에서 시각(t40)의 타이밍에서 도통 상태가 된다.
3-5. 실시예 5
단위화소의 회로 구성
도 39는, 실시예 5에 관한 단위화소(60E)의 회로 구성을 도시하는 회로도이고, 도면중, 도 22와 동등 부위에는 동일 부호를 붙여서 나타내고 있다.
실시예 5에 관한 단위화소(60E)는, 포토 다이오드(61)에 더하여, 제 1, 제 2의 전송 게이트부(62, 63), 리셋 게이트부(65), 제 1, 제 2의 전하 축적부(66, 67), 증폭 트랜지스터(68), 선택 트랜지스터(69), 및, 전하 배출 게이트부(70)를 갖고 있다. 즉, 실시예 5에 관한 단위화소(60E)는, 실시예 3에 관한 단위화소(60C)에서의 제 5의 전송 게이트부(73)를 생략한 구성으로 되어 있다.
실시예 5에 관한 단위화소(60E)는, 제 5의 전송 게이트부(73) 대신에, 제 1의 전하 축적부(66)와 제 2의 전하 축적부(67) 사이에, 제 1의 전하 축적부(66)의 게이트 전극(661)에 덮혀진 전위 장벽을 형성한 구성을 채택하고 있다. 이 전위 장벽은, 제 1의 전하 축적부(66)로부터 넘친 광전하를, 제 2의 전하 축적부(67)에 전송할 수 있도록 형성된다. 이하에, 구체적인 화소 구조에 관해 설명한다.
단위화소의 화소 구조
실시예 3에 관한 단위화소(60C)와 다른 것은, 제 5의 전송 게이트부(73)에 대신하여 마련된 전위 장벽의 점이다. 이 전위 장벽의 구체적인 구조에 관해 이하에 설명한다.
도 40은, 실시예 5에 관한 단위화소(60E)의 화소 구조를 도시하는 개략도이고, 도면중, 도 23과 동등 부위에는 동일 부호를 붙여서 나타내고 있다. 또한, 도 40에는, 화소 레이아웃을 나타내는 평면 패턴, 당해 평면 패턴에서의 A-A'화살로 본 단면, 및, B-B'화살로 본 단면을 각각 나타내고 있다.
여기서는, 중복 설명을 피하기 위해, 실시예 3에 관한 단위화소(60C)와 다른, 전위 장벽의 구조만에 대해 설명하는 것으로 한다. 도 40의 특히 A-A'화살로 본 단면도로부터 분명한 바와 같이, 제 1의 전하 축적부(66)의 게이트 전극(661)은, 실시예 3에 관한 단위화소(60C)에서의 제 5의 전송 게이트부(73)의 게이트 전극(731)의 부위까지 연재되도록 형성되어 있다. 그리고, 이 제 1의 전하 축적부(66)의 게이트 전극(661)의 연재부의 바로 아래에서의 P형 웰(52)의 표층부에 N-형 반도체 영역(733)이 형성되어 있다. 이에 의해, 제 1의 전하 축적부(66)와 제 2의 전하 축적부(67) 사이에, 제 1의 전하 축적부(66)의 게이트 전극(661)에 덮혀진 전위 장벽이 형성되어 있다.
상기한 구성의 실시예 5에 관한 단위화소(60E)의 화소 구조에서는, 제 1의 전하 축적부(66)의 게이트 전극(661)의 연재부의 바로 아래에 P형 웰(52)과 N-형 반도체 영역(733)에 의해 형성된 전위 장벽이 제 5의 전송 게이트부(73)에 대신하여, 제 1의 전하 축적부(66)로부터 넘친 광전하를, 제 2의 전하 축적부(67)에 전송하는 작용을 한다. 그리고, 실시예 5에 관한 단위화소(60E)에 의하면, 실시예 3에 관한 단위화소(60C)에 비하여, 단위화당의 소자수를 1개 줄일 수 있다.
또한, 실시예 5에 관한 단위화소(60E)의 화소 구조에서는, 제 2의 전송 게이트부(63), 및, 제 1의 전하 축적부(66)의 게이트 전극(661)이, FD부(71), 제 1의 전하 축적부(66), 및, 제 2의 전하 축적부(67)의 포텐셜을 결합 또는 분할하는 작용을 한다.
단, 제 5의 전송 게이트부(73)가 존재하지 않기 때문에, 실시예 3에 관한 단위화소(60C)와 비교하여, FD부(71) 및 제 1의 전하 축적부(66)로부터 제 2의 전하 축적부(67)에 전하를 완전 전송할 수가 없다. 그 때문에, 실시예 3과 달리, 제 1의 전하 축적부(66)의 게이트 전극(661)이 도통 상태에서, 기판 표면에 축적되는 채널 전하를, 제 2의 전하 축적부(67)에 축적할 수가 없고, FD부(71)에 축적하게 된다. FD부(71)에 축적한 채널 전하는, 화소 공유의 구성을 채택하면 소실하여 버리기 때문에, 화소 신호에 오프셋이 생기는 등의 우려가 있다. 따라서, 실시예 5에 관한 단위화소(60E)의 경우는, 단위화소당의 소자수를 삭감할 수는 있지만, 실시예 3에 관한 단위화소(60C)의 경우와 같이 화소 공유의 구성을 채택하기는 어렵다.
단위화소의 회로 동작
도 41은, 실시예 5에 관한 단위화소(60E)의 회로 동작의 설명에 제공하는 타이밍 차트이다. 도 41에는, 선택 신호(SEL), 리셋 신호(RST), 전송 신호(TG), 전하 배출 제어 신호(PG), 겸용의 전송 신호(SG/CG), 및, 전송 신호(FG)의 타이밍 관계를 나타내고 있다. 제 5의 전송 게이트부(73)에 관한 회로 동작이 없어진 것뿐이고, 기본적인 회로 동작에 관해서는 실시예 3에 관한 단위화소(60C)의 경우와 마찬가지이다.
실시예 5의 변형례 1
도 42는, 실시예 5의 변형례 1에 관한 단위화소(60E-1)의 회로 구성을 도시하는 회로도이고, 도면중, 도 39와 동등 부위에는 동일 부호를 붙여서 나타내고 있다.
본 변형례 1에 관한 단위화소(60E-1)도, 실시예 5에 관한 단위화소(60E)와 같은 회로 구성 소자를 구비하고 있다. 즉, 본 변형례 1에 관한 단위화소(60E-1)는, 포토 다이오드(61), 리셋 게이트부(65), 제 1, 제 2의 전하 축적부(66, 67), 증폭 트랜지스터(68), 선택 트랜지스터(69), 및, 전하 배출 게이트부(70)에 더하여, 2개의 전송 게이트부(62, 63)를 갖고 있다.
실시예 5에 관한 단위화소(60E)와 다른 점은, 실시예 3의 변형례 1에 관한 단위화소(60C-1)의 경우와 마찬가지로, 리셋 트랜지스터(65)의 접속 위치이다. 즉, 리셋 트랜지스터(65)는, 제 1의 전하 축적부(66), 및, 제 2의 전하 축적부(67)와 전원 전압(VDR)의 사이에 접속되어 있다.
본 변형례 1에 관한 단위화소(60E-1)의 경우에도, 회로 동작은 약간 다른 것이지만, 실시예 5에 관한 단위화소(60E)의 경우와 같은 작용 효과를 얻을 수 있다.
여기서, 제 1 내지 제 3의 전송 게이트부(62 내지 64), 제 4의 전송 게이트부(72), 제 5의 전송 게이트부(73), 및, 제 1의 전하 축적부(66)의 게이트 전극(661)의 각 전위에 관해 설명한다. 도 36은, 기판 표면을 피닝하기 위해, 및, FD부(71)와 제 2의 전하 축적부(67)의 포텐셜을 결합하기 위한 요건의 설명에 제공하는 기판 깊이 방향의 포텐셜도이다.
제 1 내지 5의 전송 게이트부(62 내지 64, 72, 73), 및, 제 1의 전하 축적부(66)의 게이트 전극(661)의 비도통 상태에서의 게이트 전극의 전위에 관해서는, 게이트 산화막 바로 아래의 도전층에 관계없이, 기판 표면을 피닝 상태로 하는 전위(예를 들면, 부(負)전위)로 설정된다. 이렇게 함으로써 기판 표면을 피닝 상태로 하고, 암전류나 백점 등의 암시 특성의 개선 효과를 얻을 수 있다.
제 2, 제 3, 제 5의 전송 게이트부(63, 64, 73) 및 실시예 3 내지 5에서의 제 1의 전하 축적부(66)의 게이트 전극(661)의 도통 상태에서의 기판 표면 전위는, 리셋 전압(VDR), 즉, 리셋 게이트부(65)의 드레인에 인가되는 전위보다도 높은 전위가 되도록 설정한다. 이렇게 함으로써, FD부(71)와 제 2의 전하 축적부(67) 또는, FD부(71), 제 1의 전하 축적부(66), 및, 제 2의 전하 축적부(67)의 포텐셜을 결합할 수 있다.
<3. 노이즈 제거 처리 및 연산 처리에 관한 설명>
이상 설명한 실시예 1 내지 실시예 5, 및, 그들의 변형례에 관한 단위화소로부터는 수직 신호선(17)에 대해, 제 1의 리셋 레벨(N1), 제 1의 신호 레벨(S1), 제 2의 신호 레벨(S2), 및, 제 2의 리셋 레벨(N2)이 그 순번으로 출력된다. 그리고, 후단의 신호 처리부, 예를 들면, 도 1 내지 도 3에 도시하는 칼럼 처리부(13)나 신호 처리부(18)에서의, 제 1의 리셋 레벨(N1), 제 1의 신호 레벨(S1), 제 2의 신호 레벨(S2), 및, 제 2의 리셋 레벨(N2)에 대해 소정의 노이즈 제거 처리 및 신호 처리가 행하여진다. 이하, 후단의 칼럼 처리부(13)에서의 노이즈 제거 처리 및 신호 처리부(18)에서의 연산 처리에 관해 설명한다.
최초에, 예를 들면, 칼럼 처리부(13)에 내장되는, 노이즈 제거 수단으로서의 CDS 회로에서의 처리에 관해 설명한다. CDS 회로로서는, 주지하는 회로 구성의 것을 사용할 수 있고, 그 회로 구성은 묻지 않는다.
도 43에, 칼럼 처리부에서의, 처리예 1의 경우, 및, 처리예 2의 경우의 노이즈 제거 처리에 관한 설명에 제공하는 타이밍도를 도시한다.
처리예 1
우선, 신호의 판독시에 FD부(71)에 전송된 광전하에 의거한 전압 신호(S1)와, FD부(71)에 광전하가 전송된 전의 리셋 레벨에 의거한 전압 신호(N1)와의 차분을 취한다. 또한, FD부(71), 제 1의 전하 축적부(66), 및, 제 2의 전하 축적부(67)에 축적된 광전하에 의거한 전압 신호(S2)와, FD부(71), 제 1의 전하 축적부(66), 및, 제 2의 전하 축적부(67)를 리셋한 후의 리셋 레벨에 의거한 전압 신호(N2)와의 차분을 취한다. 제 1의 차분을 SN1, 제 2의 차분을 SN2로 하면, SN1=S1-N1, SN2=S2-N2이 된다.
이와 같이, 처리예 1에서는, 우선 출력된 신호(S1, N1)에 관해서는, 리셋 노이즈나 화소 내의 증폭 트랜지스터의 임계치 편차 등의 화소 고유의 고정 패턴 노이즈가 제거되는 CDS처리를 행한다. 나중에 출력되는 신호(S2, N2)에 관해서는, 화소 내의 증폭 트랜지스터의 임계치 편차 등의 화소 고유의 고정 패턴 노이즈는 제거되는 것이지만 리셋 노이즈는 제거되지 않는 CDS처리를 행한다. 단, 프레임 메모리를 이용할 필요가 없는 연산 처리이기 때문에, 회로 구성의 간략화, 및, 저비용화가 도모되는 이점이 있다.
처리예 2
처리예 2에서는, 전 프레임의 정보를 이용하기 위해, 기억 수단, 예를 들면, 프레임 메모리가 필요해진다. 따라서, 처리예 2의 연산 처리는, 예를 들면, 신호 처리부(18)에서의, 데이터 격납부(19)를 기억 수단으로서 이용하거나, 외부의 DSP 회로에서, 프레임 메모리를 이용하거나 하여 행하게 된다.
구체적으로는, 우선, 신호의 판독시에 FD부(71)에 전송된 광전하에 의거한 전압 신호(S1)와, FD부(71)에 광전하가 전배되기 전의 리셋 레벨에 의거한 전압 신호(N1)와의 차분을 취한다. 다음에, FD부(71), 제 1의 전하 축적부(66), 및, 제 2의 전하 축적부(67)에 축적된 광전하에 의거한 전압 신호(S2)와, 전 프레임에서의 전압 신호(N2A)와의 차분을 취한다. 이 전압 신호(N2A)는, 전 프레임에서의 FD부(71), 제 1의 전하 축적부(66), 및, 제 2의 전하 축적부(67)에 축적된 광전하를 리셋한 후의 리셋 레벨에 의거한 신호이다. 제 1의 차분을 SN1, 제 2의 차분을 SN2로 하면, SN1=S1-N1, SN2=S2-N2A가 된다.
이와 같이, 처리예 2에서는, 나중에 출력되는 신호(S2, N2)에 대해서도, 리셋 노이즈나 화소 내의 증폭 트랜지스터의 임계치 편차 등의 화소 고유의 고정 패턴 노이즈가 제거되는 CDS처리를 행한다. 이 처리예 2의 경우, 프레임 메모리 등의 기억 수단이 필요해지는 것이지만, 처리예 1에 비하여 리셋 노이즈를 대폭적으로 억제할 수 있는 이점이 있다.
(처리예 3)
다음에, 신호 처리부(18)에서의 연산 처리에 관해 설명한다. 우선, 상기 제 1의 차분이 소정의 범위 내가 되었을 때에, 당해 제 1의 차분과 상기 제 2의 차분의 비를 화소마다, 복수 화소마다, 색마다, 공유 화소 단위 내의 특정 화소마다, 또는 전 화소 일률적으로 게인으로서 산출하여 게인 테이블을 생성한다. 그리고, 당해 제 2의 차분과 당해 게인 테이블의 곱을 제 2의 차분의 연산치로서 산출한다.
여기서, 제 1의 차분을 SN1, 제 2의 차분을 SN2, 게인을 G, 제 2의 차분(SN2)의 연산치를 SN2'로 하면, 다음 식(5), (6)에 의거하여 게인(G), 및, 제 2의 차분(SN2)의 연산치(SN2')를 구할 수 있다.
G=SN1/SN2
=(Cfd+Cgs+Ccap)/Cfd … (5)
SN2'=G×SN2 … (6)
여기서, Cfd는 FD부(71)의 용량치, Cgs는 제 1의 전하 축적부(66)의 용량치, Ccap는 제 2의 전하 축적부(67)의 용량치이다. 게인(G)은, 용량비와 등가이다.
입사광량에 대한 제 1의 차분(SN1), 제 2의 차분(SN2), 및, 제 2의 차분(SN2)의 연산치(SN2')의 관계를 도 44에 도시한다.
다음에, 도 45(A)에 도시하는 바와 같이, 미리 설정된 소정의 임계치(Vt)를 이용한다. 소정의 임계치(Vt)는, 광 응답 특성에 있어서, 제 1의 차분(SN1)이 포화 전이면서 광 응답 특성이 리니어한 영역에서 미리 설정된다.
그리고, 제 1의 차분(SN1)이 소정의 임계치(Vt)를 초과하지 않는 경우는, 당해 제 1의 차분(SN1)을 처리 대상 화소의 화소 신호(SN)로서 출력한다. 즉, SN1<Vt의 경우에, SN=SN1(SN에 SN1을 대입). 제 1의 차분(SN1)이 소정의 임계치(Vt)를 초과하는 경우는, 제 2의 차분(SN2)의 연산치(SN2')를 처리 대상 화소의 화소 신호(SN)로서 출력한다. 즉, Vt≤SN1의 경우에, SN=SN2'(SN에 SN2'를 대입).
처리예 4
다음의 연산 처리에서는, 도 45(B)에 도시하는 바와 같이, 제 1의 차분(SN1)이 소정의 범위 내에서, 제 1의 차분(SN1)의 값 및 제 2의 차분(SN2)의 연산치(SN2')를 미리 설정된 비율로 합성하고, 화소 신호(SN)로서 출력한다.
예를 들면, 소정의 임계치(Vt)를 기준으로 하여 그 전후의 범위에서, 하기한 바와 같이, 단계적으로, 제 1의 차분(SN1), 및, 제 2의 차분(SN2)의 연산치(SN2')의 합성 비율을 변화시킨다. 소정의 임계치(Vt)는, 선술한 바와 같이, 광 응답 특성에 있어서, 제 1의 차분(SN1)이 포화 전이면서 광 응답 특성이 리니어한 영역에서 미리 설정되는 값이다.
SN1<SN1×0.90의 경우에, SN= SN1
Vt×0.90≤SN1<Vt×0.94의 경우에,
SN=0.9×SN1+0.1×SN2'
Vt×0.94≤SN1<Vt×0.98의 경우에,
SN=0.7×SN1+0.3×SN2'
Vt×0.98≤SN1<Vt×1.02의 경우에,
SN=0.5×SN1+0.5×SN2'
Vt×1.02≤SN1<Vt×1.06의 경우에,
SN=0.3×SN1+0.7×SN2'
Vt×1.06≤SN1<Vt×1.10의 경우에,
SN=0.1×SN1+0.9×SN2'
Vt×1.10≤SN1의 경우에, SN=SN2'
이와 같은 연산 처리를 행함에 의해, 낮은 조도 상태에서의 신호로부터 높은 조도 상태에서의 신호로 보다 원활하게 전환할 수 있다.
4. 참고예
이상 설명한 실시 형태에서는, 단위화소 내에 2개의 전하 축적부(66, 67)를 가지며, 제 2의 전하 축적부(67)에 관해, 제 1의 전하 축적부(66)보다도 단위면적당의 용량치가 큰 커패시터로 이루어지는 것을 주된 특징으로 하고 있다. 그러나, 2개의 전하 축적부(66, 67)의 단위면적당의 용량치가 동등하여도, 다이내믹 레인지를 확대할 수다는 효과를 얻을 수 있다. 이에 관해, 이하에, 참고예로서, 실시예 3을 기초로 하여 설명한다.
포토 다이오드(61)의 노광 기간 내에, 당해 포토 다이오드(61)의 노광 기간에 대한 소정비률로 설정한 기간에서, 제 2의 전송 게이트부(63)를 도통 상태에 함에 의해, 포토 다이오드(61)로부터 넘친 소정량 이상의 광전하를 배출하도록 한다.
여기서, 포토 다이오드(61)에서의 노광 기간을 Tpd로 하고, 포토 다이오드(61)로부터 넘친 광전하를 제 2의 전하 축적부(67)에서 축적한 기간을 Tcap로 한다. 도 46에 도시하는 타이밍 차트에서 단위화소를 동작시켜, 제 2의 전하 축적부(67)에서의 노광 기간(Tcap)에 제한을 걸 수 있다. 이 동작에 의해, 고조도측의 정보를 압축할 수 있고, 제 2의 전하 축적부(67)의 용량치가, 제 1의 전하 축적부(66)와 동등 정도로 적어도 다이내믹 레인지를 확대할 수 있다.
낮은 조도 상태에서의 노이즈 성분, 및, 신호 성분을 판독한 후, 일단 FD부(71)를 리셋하고, 제 2의 전하 축적부(67)에서 축적한, 포토 다이오드(61)로부터 넘친 광전하를 고조도측의 신호로서 판독한다. 다른 실시예와는 달리, 일단 FD부(71)를 리셋하기 때문에 고조도측의 신호에는 제 1의 전하 축적부(66)에서 축적한 광전하는 포함되지 않는다.
신호의 판독시에, FD부(71)에 전송된 광전하에 의거한 전압 신호를 S1, FD부(71)에 광전하가 전송되기 전의 리셋 레벨에 의거한 전압 신호를 N1, 제 1의 차분을 SN1로 한다. 또한, 판독 직전에 FD부(71)를 리셋한 경우의 FD부(71), 제 1의 전하 축적부(66), 및, 제 2의 전하 축적부(67)에 축적된 광전하에 의거한 전압 신호를 S3로 한다. 또한, FD부(71), 제 1의 전하 축적부(66), 및, 제 2의 전하 축적부(67)의 리셋 레벨 또는 리셋 상당 레벨의 전압 신호를 N2, 제 3의 차분을 SN3, 게인을 G, 제 3의 차분(SN3)의 연산치를 SN3'으로 한다. 그러면, 하기하는 바와 같이 연산할 수 있다.
SN1=S1-N1
SN3=S3-N2
G=SN1/SN2
=(Cfd+Csg+Ccap)/Cfd
SN3'=G×SN3×Tpd/Tcap
광 응답 특성에 있어서, 제 1의 차분(SN1)이 포화 전이면서 광 응답 특성이 리니어한 영역에서 미리 설정된 소정의 임계치을 Vt, 처리 대상 화소의 화소 신호를 SN이라고 할 때, 하기한 바와 같이 화소 신호(SN)를 출력한다.
SN1<Vt의 경우에, SN=SN1(SN에 SN1을 대입)
Vt≤SN1의 경우에, SN=SN3'(SN에 SN3'를 대입)
<5.변형례 >
선술한 실시예 3에서는, 높은 조도 상태에서에 포토 다이오드(61)로부터 넘친 광전하를, 제 1의 전송 게이트부(62)를 통하여 제 1의 축적 전하부(66)에 축적하고, 또한, 제 5의 전송 게이트부(73)를 통하여 제 2의 전하 축적부(67)에 축적하도록 하고 있다. 즉, 본 실시 형태가 특징으로 하는 점은, 높은 조도 상태에서에 포토 다이오드(61)로부터 넘친 광전하를, 포토 다이오드(61)에 축적함과 함께, 당해 포토 다이오드(61)에 더하여, 제 1, 제 2의 축적 전하부(66, 67)에서도 축적하도록 한 점에 있다.
그런데, 실시예 3에 관한 화소 구성에서는, 도 47(A)의 동작 설명도로부터 분명한 바와 같이, 광전하의 판독 기간중에는 노광을 할 수가 없다. 그래서, 광전하를 포토 다이오드(61)만에서 축적한 화소 구성을 변형례로서 제안한다.
이 경우에도, 포토 다이오드(61)로부터 판독 후의 광전하에 대해서는, 제 1의 전하 축적부(66)와 제 2의 전하 축적부(67)를 분간하여 사용하여 축적하는이라는 본 발명의 골자에 다름은 없다. 즉, 포토 다이오드(61)로부터 판독한 후, 제 1의 전하 축적부(66)로부터 넘친 광전하에 대해서는, 제 2의 전하 축적부(67)에 축적한다. 그를 위해서는, 제 1의 전하 축적부(66)와 제 2의 전하 축적부(67) 사이에 오버플로 패스가 필요함은 물론이다.
이와 같이, 광전하를 포토 다이오드(61)만에서 축적하는 화소 구성을 채택함으로써, 도 47(B)의 동작 설명도에 도시하는 바와 같이, 광전하의 판독 기간중에 노광할 수가 없기 때문에, 동화 촬상시에 있어서 노광 기간의 단락이 없는 심레스 이름 동작을 실현할 수 있다. 단, 광전하를 포토 다이오드(61)만에서 축적하기 때문에 다이내믹 레인지는 포토 다이오드(61)의 포화 전하량으로 제한된다. 그 때문에, 실시예 3과 같이 대폭적인 다이내믹 레인지 확대는 바랄 수가 없다.
그러나, 본 발명의 골자인, 제 1의 전하 축적부(66)와 제 2의 전하 축적부(67)를 분간하여 사용하여 광전하를 축적함에 의해, 광전하를 축적하는 전하 축적부의 토털의 면적을 작게 할 수 있다. 따라서, 토털의 면적을 작게 할 수 있는 분만큼, 포토 다이오드(61)의 면적을 확대할 수 있기 때문에, 간접적으로 다이내믹 레인지를 확대할 수 있다.
또한, 상기 실시 형태에서는, 단위화소가 행렬형상으로 배치되어 이루어지는 CMOS 이미지 센서에 적용한 경우를 예로 들어 설명하였지만, 본 발명은 CMOS 이미지 센서에의 적용으로 한정되는 것이 아니다. 즉, 본 발명은, 단위화소가 행렬형상으로 2차현 배치되어 이루어지는 X-Y 어드레스 방식의 고체 촬상 장치 전반에 대해 적용 가능하다.
또한, 본 발명은, 가시광의 입사광량의 분포를 검지하여 화상으로서 촬상하는 고체 촬상 장치에의 적용으로 한하지 않고, 적외선이나 X선, 또는 입자 등의 입사량의 분포를 화상으로서 촬상하는 고체 촬상 장치 전반에 대해 적용 가능하다.
또한, 고체 촬상 장치는 원칩으로서 형성된 형태라도 좋고, 촬상부와, 신호 처리부 또는 광학계가 통합하여 팩키징된 촬상 기능을 갖는 모듈형상의 형태라도 좋다.
<6. 전자 기기>
본 발명은, 고체 촬상 장치에의 적용으로 한정되는 것이 아니고, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나, 휴대 전화기 등의 촬상 기능을 갖는 휴대 단말 장치나, 화상 판독부에 고체 촬상 장치를 이용하는 복사기 등, 화상 취입부(광전 변환부)에 고체 촬상 장치를 이용하는 전자 기기 전반에 대해 적용 가능하다. 또한, 전자 기기에 탑재되는 상기 모듈형상의 형태, 즉 카메라 모듈을 촬상 장치로 하는 경우도 있다.
도 48은, 본 발명에 관한 전자 기기, 예를 들면 촬상 장치의 구성의 한 예를 도시하는 블록도이다.
도 48에 도시하는 바와 같이, 본 발명에 관한 촬상 장치(100)는, 렌즈군(101) 등을 포함하는 광학계, 촬상 소자(촬상 디바이스)(102), DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106), 조작계(107) 및 전원계(108) 등을 갖는다. 그리고, DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106), 조작계(107) 및 전원계(108)가 버스 라인(109)을 통하여 상호 접속되어 있다.
렌즈군(101)은, 피사체로부터의 입사광(상광)을 받아들여서 촬상 소자(102)의 촬상면상에 결상한다. 촬상 소자(102)는, 렌즈군(101)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다.
표시 장치(105)는, 액정 표시 장치나 유기 EL(electroluminescence) 표시 장치 등의 패널형 표시 장치로 이루어지고, 촬상 소자(102)에서 촬상된 동화 또는 정지화를 표시한다. 기록 장치(106)는, 촬상 소자(102)에서 촬상된 동화 또는 정지화를, 비디오 테이프나 DVD(Digital Versatile Disk) 등의 기록 매체에 기록한다.
조작계(107)는, 유저에 의한 조작하에, 본 촬상 장치가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원계(108)는, DSP 회로(103), 프레임 메모리(104), 표시 장치(105), 기록 장치(106) 및 조작계(107)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.
상기한 구성의 촬상 장치는, 비디오 카메라나 디지털 스틸 카메라, 나아가서는 휴대 전화기 등의 모바일 기기용 카메라 모듈 등의 촬상 장치로서 이용할 수 있다. 그리고, 당해 촬상 장치에서, 촬상 소자(102)로서, 선술한 실시 형태에 관한 CMOS 이미지 센서(10) 등의 고체 촬상 장치를 사용함으로써, 다음과 같은 작용 효과를 얻을 수 있다.
즉, 선술한 실시 형태에 관한 CMOS 이미지 센서(10)는, 글로벌 노광에 의해 왜곡이 없는 촬상을 실현할 수 있다. 따라서, 화상 왜곡이 허용될 수 없는, 고속으로 움직이는 피사체의 촬상이나, 촬상 화상의 동시성을 필요로 하는 센싱 용도에 이용하기 알맞는 촬상 장치로서 실현할 수 있다.
또한, 선술한 실시 형태에 관한 CMOS 이미지 센서(10)는, 글로벌 노광을 실현하고 있는 종래 기술과 비교하여, 암시나 낮은 조도 상태에서에 있어서의 촬상 화상의 화질을 악화시키지 않고서, 포화 전하량을 보다 많이 확보할 수 있다, 환언하면, 광전하를 축적 가능한 용량치를 확대할 수 있다. 그리고, 포화 전하량을 보다 많이 확보할 수 있으면, 동등한 포화 전하량으로 된다고 하면, 포화 전하량을 많이 확보할 수 있는 분만큼, 단위화소 사이즈를 축소할 수 있고, 그에 수반하여 다화소화를 도모할 수 있다. 따라서, 촬상 화상의 고화질화를 도모할 수 있다.
본 발명은 상기한 설명으로 한정되지 않는다. 화소 구조, 예를 들면 오버플로 패스나 매입형 MOS 커패시터의 표층부의 도전층에 한정은 없고, 또한, 회로도, 타이밍 차트 등도 본 발명의 취지를 일탈하지 않는 범위에서, 다양한 변경이 가능하다.

Claims (16)

  1. 고체 촬상 장치에 있어서,
    포토 다이오드와,
    상기 포토 다이오드에 전기적으로 접속된 제 1의 전하 축적부와,
    상기 포토 다이오드에 전기적으로 접속된 제 2의 전하 축적부를 구비하고,
    상기 포토 다이오드에서 생성된 전하는 전하량에 의거하여 상기 제 1의 전하 축적부 및 제 2의 전하 축적부에 분배되는 것을 특징으로 하는 고체 촬상 장치.
  2. 제 1항에 있어서,
    상기 제 1의 전하 축적부의 용량은 상기 제 2의 전하 축적부의 용량과 상이한 것을 특징으로 하는 고체 촬상 장치.
  3. 제 1항에 있어서,
    상기 제 2의 전하 축적부의 용량은 상기 제 1의 전하 축적부의 용량 보다 더 큰 것을 특징으로 하는 고체 촬상 장치.
  4. 제 1항에 있어서,
    플로팅 디퓨젼 영역과,
    상기 포토 다이오드 및 상기 제 1의 전하 축적부와 도통하는 제 1의 전송 유닛과,
    상기 제 1의 전하 축적부 및 상기 플로팅 디퓨젼 영역과 도통하는 제 2의 전송 유닛과,
    상기 제 2의 전하 축적부 및 상기 플로팅 디퓨젼 영영과 도통하는 제 2의 전송 유닛을 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
  5. 제 1항에 있어서,
    상기 제 1의 전송 유닛은 소정량을 초과하는 광전하가 전송되는 오버플로 패스를 갖는 것을 특징으로 하는 고체 촬상 장치.
  6. 제 4항에 있어서,
    리셋 라인과,
    상기 플로팅 디퓨젼 영역 및 상기 리셋 라인과 도통하는 리셋 유닛과,
    신호 라인과,
    상기 플로팅 디퓨젼 영역 및 상기 신호 라인과 도통하는 증폭 유닛과,
    상기 증폭 유닛 및 상기 신호 라인과 도통하는 선택 유닛을 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
  7. 제 4항에 있어서,
    상기 포토 다이오드와 도통하는 제 4의 전송 유닛과,
    상기 제 2의 전하 축적부와 도통하는 제 3의 전송 유닛을 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
  8. 제 1항에 있어서,
    상기 포토 다이오드 및 상기 제 1의 전하 축적 영역과 도통하는 제 1의 전송 유닛과,
    플로팅 디퓨젼 영역과,
    상기 제 1의 전하 축적 영역 및 상기 플로팅 디퓨젼 영역과 도통하는 제 2의 전송 유닛과,
    상기 제 1의 전하 축적 영역 및 상기 제 2의 전하 축적 영역가 도통하는 제 3의 전송 유닛을 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
  9. 제 8항에 있어서,
    리셋 라인과,
    상기 제 2의 전하 축적 영역 및 상기 리셋 라인과 도통하는 리셋 유닛과,
    신호 라인과,
    상기 플로팅 디퓨젼 영역 및 상기 신호 라인과 도통하는 증폭 유닛과,
    상기 증폭 유닛 및 상기 신호 라인과 도통하는 선택 유닛을 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
  10. 제 1항에 있어서,
    상기 제 1의 전하 축적 영역은 매입형 MOS 커패시터인 것을 특징으로 하는 고체 촬상 장치.
  11. 제 1항에 있어서,
    상기 제 2의 전하 축적 영역은 스택형 커패시터인 것을 특징으로 하는 고체 촬상 장치.
  12. 제 1항에 있어서,
    로우 상태의 전하는 적어도 상기 제 1의 전하 축적 영역에 축적되는 것을 특징으로 하는 고체 촬상 장치.
  13. 제 1항에 있어서,
    하이 상태의 전하는 적어도 상기 제 2의 전하 축적 영역에 축적되는 것을 특징으로 하는 고체 촬상 장치.
  14. 전자 장치에 있어서,
    포토 다이오드(a)와, 상기 포토 다이오드에 전기적으로 접속된 제 1의 전하 축적부(b)와, 상기 포토 다이오드에 전기적으로 접속된 제 2의 전하 축적부(c)를 구비하는 고체 촬상 장치를 구비하고,
    상기 포토 다이오드에서 생성된 전하는 전하량에 의거하여 상기 제 1의 전하 축적부 및 제 2의 전하 축적부에 분배되는 것을 특징으로 하는 전자 장치.
  15. 제 14항에 있어서,
    상기 고체 촬상 장치의 앞면에 위치하는 렌즈 유닛을 더 포함하는 것을 특징으로 하는 전자 장치.
  16. 제 14항에 있어서,
    상기 고체 촬상 장치는 카메라 내에 포함되는 것을 특징으로 하는 전자 장치.
KR1020110013684A 2010-02-26 2011-02-16 고체 촬상 장치, 고체 촬상 장치의 구동 방법, 및, 전자 기기 KR20110098624A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010041413 2010-02-26
JPJP-P-2010-041413 2010-02-26
JP2010068506A JP5521682B2 (ja) 2010-02-26 2010-03-24 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
JPJP-P-2010-068506 2010-03-24

Publications (1)

Publication Number Publication Date
KR20110098624A true KR20110098624A (ko) 2011-09-01

Family

ID=43923617

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110013684A KR20110098624A (ko) 2010-02-26 2011-02-16 고체 촬상 장치, 고체 촬상 장치의 구동 방법, 및, 전자 기기

Country Status (6)

Country Link
US (1) US8917341B2 (ko)
EP (1) EP2362642B1 (ko)
JP (1) JP5521682B2 (ko)
KR (1) KR20110098624A (ko)
CN (1) CN102170533B (ko)
TW (1) TWI529923B (ko)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140136445A (ko) * 2012-03-30 2014-11-28 소니 주식회사 고체 촬상 소자, 고체 촬상 소자의 구동 방법, 및 전자 기기
KR20150139822A (ko) * 2013-04-08 2015-12-14 소니 주식회사 고체 촬상 소자, 구동 방법 및 전자 기기
KR20170138061A (ko) * 2016-06-06 2017-12-14 캐논 가부시끼가이샤 결상 장치, 결상 시스템, 및 이동 물체
KR20180113506A (ko) * 2016-02-18 2018-10-16 소니 주식회사 고체 촬상 장치, 고체 촬상 장치의 구동 방법, 및, 전자 기기
KR20190091357A (ko) * 2016-12-22 2019-08-05 레이던 컴퍼니 이미징 애플리케이션을 위한 확장된 높은 동적 범위 직접 주입 회로
KR20190114944A (ko) * 2019-09-26 2019-10-10 (주) 픽셀플러스 이미지 센싱 장치
KR20200070225A (ko) * 2017-10-12 2020-06-17 소니 세미컨덕터 솔루션즈 가부시키가이샤 고체 촬상 소자 및 전자장치
US10903257B2 (en) 2011-12-12 2021-01-26 Sony Semiconductor Solutions Corporation Solid-state imaging device, driving method for solid-state imaging device, and electronic appliance
US11128823B2 (en) 2016-03-31 2021-09-21 Sony Corporation Imaging apparatus, driving method, and electronic device

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5535685B2 (ja) 2010-02-26 2014-07-02 パナソニック株式会社 固体撮像装置及び駆動方法
JP5780025B2 (ja) * 2011-07-11 2015-09-16 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法、及び電子機器
TWI505453B (zh) * 2011-07-12 2015-10-21 Sony Corp 固態成像裝置，用於驅動其之方法，用於製造其之方法，及電子裝置
TWI548073B (zh) 2011-12-14 2016-09-01 Sony Corp Solid-state imaging devices and electronic equipment
JP2013162148A (ja) 2012-02-01 2013-08-19 Sony Corp 個体撮像装置および駆動方法、並びに電子機器
US9490373B2 (en) 2012-02-02 2016-11-08 Sony Corporation Solid-state imaging device and electronic apparatus with improved storage portion
JP6007499B2 (ja) * 2012-02-06 2016-10-12 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、及び、電子機器
JP5970834B2 (ja) * 2012-02-02 2016-08-17 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、及び、電子機器
CN102593139A (zh) * 2012-02-28 2012-07-18 上海宏力半导体制造有限公司 Cmos图像传感器
JP2014112580A (ja) * 2012-12-05 2014-06-19 Sony Corp 固体撮像素子および駆動方法
US9621827B2 (en) 2012-05-25 2017-04-11 Sony Corporation Imaging element, driving method, and electronic apparatus
JP2014060519A (ja) 2012-09-14 2014-04-03 Sony Corp 固体撮像素子及びその制御方法、並びに電子機器
KR102007279B1 (ko) * 2013-02-08 2019-08-05 삼성전자주식회사 3차원 이미지 센서의 거리 픽셀, 이를 포함하는 3차원 이미지 센서 및 3차원 이미지 센서의 거리 픽셀의 구동 방법
CN103491324B (zh) * 2013-09-29 2016-04-20 长春长光辰芯光电技术有限公司 高速全局快门图像传感器像素及其像素信号的采样方法
JP6376785B2 (ja) * 2014-03-14 2018-08-22 キヤノン株式会社 撮像装置、および、撮像システム
KR102253003B1 (ko) 2014-07-11 2021-05-17 삼성전자주식회사 이미지 센서의 픽셀 어레이 및 이미지 센서
JP6395482B2 (ja) * 2014-07-11 2018-09-26 キヤノン株式会社 光電変換装置、および、撮像システム
JP6406912B2 (ja) * 2014-07-24 2018-10-17 キヤノン株式会社 撮像装置並びにその駆動方法
JP6425448B2 (ja) 2014-07-31 2018-11-21 キヤノン株式会社 光電変換装置、および、撮像システム
CN104394338A (zh) * 2014-12-03 2015-03-04 北京思比科微电子技术股份有限公司 扩展动态范围的三晶体管图像传感器像素结构
US9502457B2 (en) * 2015-01-29 2016-11-22 Semiconductor Components Industries, Llc Global shutter image sensor pixels having centralized charge storage regions
JP6537838B2 (ja) * 2015-01-30 2019-07-03 ルネサスエレクトロニクス株式会社 撮像素子
JP6808495B2 (ja) 2015-02-13 2021-01-06 ソニーセミコンダクタソリューションズ株式会社 撮像素子、駆動方法、および電子機器
JP6520293B2 (ja) * 2015-03-26 2019-05-29 セイコーエプソン株式会社 撮像回路装置及び電子機器
TWI704811B (zh) 2015-07-27 2020-09-11 日商新力股份有限公司 固體攝像裝置及其控制方法、以及電子機器
US10805561B2 (en) 2015-07-27 2020-10-13 Sony Corporation Solid-state image pickup device and control method therefor, and electronic apparatus
US10687003B2 (en) 2016-08-04 2020-06-16 Omnivision Technologies, Inc. Linear-logarithmic image sensor
CN106791461B (zh) * 2016-11-25 2019-10-18 维沃移动通信有限公司 一种曝光控制方法、曝光控制电路及移动终端
CN108234856A (zh) * 2016-12-14 2018-06-29 天津三星电子有限公司 一种图像的亮度信息的采集方法及图像获取装置
US10440298B2 (en) 2016-12-23 2019-10-08 Bae Systems Information And Electronic Systems Integration Inc. Extended dynamic range cis pixel achieving ultra-low noise
KR102651415B1 (ko) * 2017-02-20 2024-03-28 에스케이하이닉스 주식회사 이미지 센서 및 그 동작방법
JP6784609B2 (ja) * 2017-02-24 2020-11-11 キヤノン株式会社 光電変換装置、撮像システム及び移動体
JP6929114B2 (ja) * 2017-04-24 2021-09-01 キヤノン株式会社 光電変換装置及び撮像システム
CN107247190B (zh) * 2017-05-24 2019-09-10 欧常春 一种利用电荷缩放技术的电容检测电路
CN115831992A (zh) * 2017-06-02 2023-03-21 索尼半导体解决方案公司 摄像装置
JPWO2019065866A1 (ja) * 2017-09-29 2020-10-15 株式会社ニコン 撮像素子
JP7100439B2 (ja) * 2017-10-20 2022-07-13 ブリルニクス シンガポール プライベート リミテッド 固体撮像装置、固体撮像装置の駆動方法、および電子機器
JP6987603B2 (ja) * 2017-10-26 2022-01-05 ブリルニクス シンガポール プライベート リミテッド 固体撮像装置、固体撮像装置の駆動方法、および電子機器
JP7018293B2 (ja) * 2017-11-06 2022-02-10 ブリルニクス シンガポール プライベート リミテッド 固体撮像装置、固体撮像装置の駆動方法、および電子機器
US11658193B2 (en) 2018-01-23 2023-05-23 Samsung Electronics Co., Ltd. Image sensor
US10714517B2 (en) * 2018-01-23 2020-07-14 Samsung Electronics Co., Ltd. Image sensor
KR102551483B1 (ko) 2018-08-14 2023-07-04 삼성전자주식회사 이미지 센서 및 그 제조 방법
KR102624610B1 (ko) 2018-10-04 2024-01-15 삼성전자주식회사 이미지 센서
JP7237622B2 (ja) * 2019-02-05 2023-03-13 キヤノン株式会社 光電変換装置
JP2021010075A (ja) * 2019-06-28 2021-01-28 キヤノン株式会社 光電変換装置、光電変換システム、および移動体
US11543498B2 (en) * 2019-07-25 2023-01-03 Omnivision Technologies, Inc. Tri-gate charge transfer block structure in time of flight pixel
US11955503B2 (en) 2019-11-21 2024-04-09 Huawei Technologies Co., Ltd. Imaging element, imaging sensor, camera system, and device comprising camera system with an overflow path and gate connected storage
US11348956B2 (en) * 2019-12-17 2022-05-31 Omnivision Technologies, Inc. Multi-gate lateral overflow integration capacitor sensor
KR20210156467A (ko) 2020-06-18 2021-12-27 삼성전자주식회사 이미지 센서
JPWO2022124092A1 (ko) 2020-12-08 2022-06-16
KR20220098587A (ko) 2021-01-04 2022-07-12 삼성전자주식회사 이미지 센서, 픽셀 및 픽셀의 동작 방법
US11330207B1 (en) * 2021-02-26 2022-05-10 Caeleste Cvba High dynamic range in direct injection

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3874135B2 (ja) 1997-12-05 2007-01-31 株式会社ニコン 固体撮像素子
US6243134B1 (en) * 1998-02-27 2001-06-05 Intel Corporation Method to reduce reset noise in photodiode based CMOS image sensors
JP3592107B2 (ja) * 1998-11-27 2004-11-24 キヤノン株式会社 固体撮像装置およびカメラ
US6204524B1 (en) * 1999-07-14 2001-03-20 Micron Technology, Inc. CMOS imager with storage capacitor
US20030076431A1 (en) * 2001-10-24 2003-04-24 Krymski Alexander I. Image sensor with pixels having multiple capacitive storage elements
US6888122B2 (en) * 2002-08-29 2005-05-03 Micron Technology, Inc. High dynamic range cascaded integration pixel cell and method of operation
JP2005005573A (ja) * 2003-06-13 2005-01-06 Fujitsu Ltd 撮像装置
KR101105617B1 (ko) * 2004-02-27 2012-01-18 고쿠리츠다이가쿠호진 도호쿠다이가쿠 고체 촬상 장치, 라인 센서, 광 센서 및 고체 촬상 장치의동작 방법
JP4317115B2 (ja) * 2004-04-12 2009-08-19 国立大学法人東北大学 固体撮像装置、光センサおよび固体撮像装置の動作方法
US7605117B2 (en) * 2004-04-16 2009-10-20 Honeywell International Inc. Methods of replacing refrigerant
JP4497366B2 (ja) * 2005-02-04 2010-07-07 国立大学法人東北大学 光センサおよび固体撮像装置
JP4273124B2 (ja) * 2005-02-04 2009-06-03 キヤノン株式会社 撮像装置及び撮像システム
JP5066704B2 (ja) * 2005-02-04 2012-11-07 国立大学法人東北大学 固体撮像装置、および固体撮像装置の動作方法
JP4459098B2 (ja) * 2005-03-18 2010-04-28 キヤノン株式会社 固体撮像装置及びカメラ
CN101164334B (zh) * 2005-04-07 2010-12-15 国立大学法人东北大学 光传感器、固体摄像装置和固体摄像装置的动作方法
US7238926B2 (en) * 2005-06-01 2007-07-03 Eastman Kodak Company Shared amplifier pixel with matched coupling capacitances
US7427736B2 (en) * 2006-03-23 2008-09-23 Micron Technology, Inc. Method and apparatus for providing a rolling double reset timing for global storage in image sensors
JP2008028678A (ja) * 2006-07-20 2008-02-07 Pentax Corp 撮像素子
JP5153378B2 (ja) * 2008-02-15 2013-02-27 キヤノン株式会社 固体撮像装置及びその駆動方法
JP5568880B2 (ja) * 2008-04-03 2014-08-13 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および電子機器
JP4316002B1 (ja) 2008-12-11 2009-08-19 株式会社メイクソフトウェア 写真撮影遊戯機、写真撮影遊戯方法及び写真撮影遊戯プログラム
JP2010217410A (ja) * 2009-03-16 2010-09-30 Fujifilm Corp 複眼撮像装置
US8786745B2 (en) * 2010-02-05 2014-07-22 National University Corporation Shizuoka University Solid-state image pickup device

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10903257B2 (en) 2011-12-12 2021-01-26 Sony Semiconductor Solutions Corporation Solid-state imaging device, driving method for solid-state imaging device, and electronic appliance
KR20140136445A (ko) * 2012-03-30 2014-11-28 소니 주식회사 고체 촬상 소자, 고체 촬상 소자의 구동 방법, 및 전자 기기
KR20150139822A (ko) * 2013-04-08 2015-12-14 소니 주식회사 고체 촬상 소자, 구동 방법 및 전자 기기
KR20180113506A (ko) * 2016-02-18 2018-10-16 소니 주식회사 고체 촬상 장치, 고체 촬상 장치의 구동 방법, 및, 전자 기기
US11128823B2 (en) 2016-03-31 2021-09-21 Sony Corporation Imaging apparatus, driving method, and electronic device
US11818487B2 (en) 2016-03-31 2023-11-14 Sony Group Corporation Imaging apparatus, driving method, and electronic device
KR20170138061A (ko) * 2016-06-06 2017-12-14 캐논 가부시끼가이샤 결상 장치, 결상 시스템, 및 이동 물체
KR20190091357A (ko) * 2016-12-22 2019-08-05 레이던 컴퍼니 이미징 애플리케이션을 위한 확장된 높은 동적 범위 직접 주입 회로
KR20200070225A (ko) * 2017-10-12 2020-06-17 소니 세미컨덕터 솔루션즈 가부시키가이샤 고체 촬상 소자 및 전자장치
US11818481B2 (en) 2017-10-12 2023-11-14 Sony Semiconductor Solutions Corporation Solid-state image sensor and electronic device
KR20190114944A (ko) * 2019-09-26 2019-10-10 (주) 픽셀플러스 이미지 센싱 장치

Also Published As

Publication number Publication date
US20110211103A1 (en) 2011-09-01
EP2362642A1 (en) 2011-08-31
CN102170533A (zh) 2011-08-31
US8917341B2 (en) 2014-12-23
EP2362642B1 (en) 2017-03-29
JP2011199816A (ja) 2011-10-06
CN102170533B (zh) 2015-03-25
TWI529923B (zh) 2016-04-11
TW201143067A (en) 2011-12-01
JP5521682B2 (ja) 2014-06-18

Similar Documents

Publication Publication Date Title
KR20110098624A (ko) 고체 촬상 장치, 고체 촬상 장치의 구동 방법, 및, 전자 기기
KR101836039B1 (ko) 고체 촬상 센서, 고체 촬상 센서의 구동 방법, 촬상 장치 및 전자 기기
JP5369779B2 (ja) 固体撮像装置、固体撮像装置の駆動方法および電子機器
US9973700B2 (en) Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus
JP5970834B2 (ja) 固体撮像装置、固体撮像装置の製造方法、及び、電子機器
US9025064B2 (en) Solid-state imaging device, imaging device, and signal readout method
JP5251736B2 (ja) 固体撮像装置、固体撮像装置の駆動方法および電子機器
JP5358136B2 (ja) 固体撮像装置
KR101951496B1 (ko) 고체 촬상 장치, 그의 구동 방법, 그의 제조 방법 및 전자 기기
CN107482027B (zh) 成像设备
CN106952932B (zh) 固态成像装置及其制造方法和电子设备
JP6007499B2 (ja) 固体撮像装置、固体撮像装置の製造方法、及び、電子機器
JP5257176B2 (ja) 固体撮像装置、固体撮像装置の駆動方法および電子機器
JP6045156B2 (ja) 固体撮像装置
JP2013021533A (ja) 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
JP2011199816A5 (ko)
KR20100087633A (ko) 고체 촬상 장치, 고체 촬상 장치의 구동 방법 및 전자 기기
JP2013207321A (ja) 固体撮像装置、及び、電子機器
JP2013162148A (ja) 個体撮像装置および駆動方法、並びに電子機器
WO2022102404A1 (ja) 固体撮像素子、電子機器および固体撮像素子の制御方法
JP5402993B2 (ja) 固体撮像装置、固体撮像装置の駆動方法および電子機器
JP2010278795A (ja) 固体撮像装置、固体撮像装置の駆動方法および電子機器
JP2014033106A (ja) 固体撮像装置および撮像装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
N231 Notification of change of applicant