CN106952932B - 固态成像装置及其制造方法和电子设备 - Google Patents
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Abstract
本公开提供一种固态成像装置及其制造方法和电子设备。该固态成像装置包括像素阵列部，在该像素阵列部中多个单元像素布置在半导体基板上，该多个单元像素的每个包括基于接收的光量产生且累积光电荷的光电转换部和累积该光电荷的电荷累积部，其中靠近光进入该电荷累积部的单元像素的入射侧的电极的至少一部分由用作遮光膜的金属膜形成。
Description
本申请是申请日为2013年1月25日、申请号为201310028975.0、发明名称为“固态成像装置及其制造方法和电子设备”的发明专利申请的分案申请。
技术领域
本公开涉及固态成像装置、制造固态成像装置的方法及电子设备。更具体地，本公开涉及在单元像素中具有电荷累积部的固态成像装置、制造该固态成像装置的方法及电子设备。
背景技术
诸如CMOS图像传感器的固态成像装置是一种X-Y寻址方案的固态成像装置，其执行顺序扫描和读取每个像素或每行的光电转换部中产生且累积的光电荷的操作。在该顺序扫描的情况下，就是说，在采用卷帘快门(rollingshutter)作为电子快门的情况下，不能在所有的像素中共享曝光开始时间和曝光结束时间来累积光电荷。因此，在顺序扫描的情况下，存在摄取运动目标的图像时在摄取的图像中导致变形的问题。
在不允许这种图像变形的摄取高速运动目标的图像的情况下，或者在要求摄取图像的同步性的传感应用的情况下，相对于像素阵列部中的所有像素同时执行曝光开始和曝光结束的全域快门(global shutter)用作电子快门。为了实现该全域快门，对于与作为光电转换部的光敏二极管分开累积光电荷的区域，即电荷累积部，例如，设置埋入型(flush-mounted)MOS电容器(例如，见日本专利特许第3874135号公报)。
然而，当在全域快门的情况下埋入型MOS电容器接收光敏二极管中通过光电转换产生且累积的所有光电荷时，埋入型MOS电容器要求饱和电荷量等于或大于光敏二极管的饱和电荷量。反过来说，考虑相同的单元像素尺寸，当单元像素中有埋入型MOS电容器时，因为光敏二极管区域显著变小，所以存在光敏二极管的饱和电荷量变小的问题。
作为其对策，提出了一种在光敏二极管和埋入型MOS电容器中累积光敏二极管中通过光电转换产生的光电荷的技术(例如，见日本专利特开第2009-268083号公报)。根据该现有技术，饱和电荷量是光敏二极管的饱和电荷量和埋入型MOS电容器的饱和电荷量之和。
然而，甚至在日本专利特开第2009-268083中公开的现有技术中，饱和电荷量也远小于CMOS图像传感器的饱和电荷量而没有全域快门的功能。这是因为，为了实现全域曝光，不仅要求增加电荷累积部(在现有技术的情况下，埋入型MOS电容器)而且要求增加晶体管到单元像素中。结果，这导致图像动态范围的下降。
同样，为了从现有技术分开地增加饱和电荷量且加宽动态范围而实现全域曝光，可能存在每单位面积较大电容值的电容器用作电荷累积部而取代埋入型MOS电容器的情况。
发明内容
同样，在电荷累积部布置在单元像素中的情况下，电荷累积部中可能漏光，并且可能导致诸如斑点的错误信号。
因此，本公开抑制光泄露到单元像素的光电荷累积部中且减小图像噪声。
根据本公开的第一方面，所提供的固态成像装置包括像素阵列部，在像素阵列部中多个单元像素布置在半导体基板上，多个单元像素的每个包括基于接收的光量产生且累积光电荷的光电转换部和累积光电荷的电荷累积部。靠近光进入电荷累积部的单元像素的入射侧的电极的至少一部分由用作遮光膜的金属膜形成。
金属膜具有两层结构，并且与电荷累积部的电容绝缘膜相邻的第一层与第二层相比可具有较高的功函数和较低的遮光性。
可同时曝光多个单元像素，并且光电转换部中在曝光期间累积的电荷累积在电荷累积部中。
电荷累积部可累积在曝光期间从光电转换部溢出的电荷。
电荷累积部形成为包括第一电荷累积部和第二电荷累积部，第一电荷累积部包括埋入型MOS电容器，第二电荷累积部包括表面型MOS电容器，并且金属膜形成相对于第一电荷累积部的遮光膜和靠近第二电荷累积部的入射侧的电极。
相对于第一电荷累积部的遮光膜和第二电荷累积部的电极可分开布置在单元像素中。
相对于第一电荷累积部的遮光膜和第二电荷累积部的电极可设定为不同的电势。
根据本公开的第二方面，提供一种固态成像装置的制造方法，该固态成像装置包括像素阵列部，在该像素阵列部中多个单元像素布置在半导体基板上，其中多个单元像素的每个包括基于接收的光量产生且累积光电荷的光电转换部、包括埋入型MOS电容器且累积光电荷的第一电荷累积部以及包括表面型MOS电容器且累积光电荷的第二电荷累积部，该方法包括：第一工艺，形成遮光膜；以及第二工艺，处理该遮光膜以形成相对于该第一电荷累积部的遮光膜和靠近光进入第二电荷累积部的单元像素的入射侧的电极。
根据本公开的第二方面，所提供的电子设备包括固态成像装置和信号处理部，固态成像装置包括像素阵列部，在像素阵列部中多个单元像素布置在半导体基板上，其中多个单元像素的每个包括基于接收的光量产生且累积光电荷的光电转换部和累积光电荷的电荷累积部，且靠近光进入电荷累积部的单元像素的入射侧的电极的至少一部分由用作遮光膜的金属膜形成，信号处理部对从单元像素输出的信号执行信号处理。
根据本公开的第一或第三方面，进入电荷累积部的单元像素的光由靠近光进入电荷累积部的单元像素的入射侧的电极阻挡。
根据本公开的第二方面，形成遮光膜且处理遮光膜，因此形成相对于第一电荷累积部的遮光膜以及靠近光进入第二电荷累积部的单元像素的入射侧的电极。
根据本公开的又一方面，所提供的固态成像装置包括像素阵列部，在该像素阵列部中多个单元像素布置在半导体基板上，其中该多个单元像素的每个包括基于接收的光量产生且累积光电荷的光电转换部和累积该光电荷的电荷累积部，其中该电荷累积部的第一电极直接连接到该半导体基板。
根据本公开的又一方面，提供一种固态成像装置的制造方法，该固态成像装置包括像素阵列部，在该像素阵列部中多个单元像素布置在半导体基板上，其中该多个单元像素的每个包括基于接收的光量产生且累积光电荷的光电转换部和累积该光电荷的电荷累积部，该方法包括：第一工艺，在该半导体基板上形成第一绝缘膜；第二工艺，在该第一绝缘膜上形成接触孔，以连接该半导体基板和该电荷累积部的第一电极；第三工艺，在该第一绝缘膜上形成该第一电极，并且通过该接触孔将该第一电极连接到该半导体基板；第四工艺，形成第二绝缘膜以覆盖该第一电极的上表面和侧表面；以及第五工艺，形成该电荷累积部的面对该第一电极的第二电极。
根据本公开的又一方面，提供一种电子设备，包括：固态成像装置，包括像素阵列部，在该像素阵列部中多个单元像素布置在半导体基板上，其中该多个单元像素的每个包括基于接收的光量产生且累积光电荷的光电转换部和累积该光电荷的电荷累积部，其中该电荷累积部的第一电极直接连接到该半导体基板；以及信号处理部，对从该单元像素输出的信号执行信号处理。
根据本公开的以上方面，能抑制光泄漏进入单元像素的电荷累积部且减少图像噪声。
附图说明
图1是示出应用本公开的CMOS图像传感器的构造要点的系统构造图；
图2是示出应用本公开的CMOS图像传感器的另一个系统构造的系统构造图(变形1)；
图3是示出应用本公开的CMOS图像传感器的另一个系统构造的系统构造图(变形2)；
图4A和4B是埋入型MOS电容器和表面侧MOS电容器的说明图；
图5A和5B是多个电容器构造结合的说明图(A：平面型MOS电容器+结型电容器；B：平面型MOS电容器+堆叠型电容器)；
图6A和6B是示出第二电荷累积部的另一个构造示例的截面图(变形1)(A：平面型MOS电容器；B：堆叠型电容器1)；
图7A和7B是示出第二电荷累积部的另一个构造示例的截面图(变形2)(A：堆叠型电容器2；B：沟槽型电容器)；
图8是示出多个电容器结构的另一个构造示例的截面图(变形1)(平面型MOS电容器+堆叠型电容器)；
图9是示出多个电容器结构的另一个构造示例的截面图(变形2)(平面型MOS电容器+堆叠型电容器)；
图10是示出多个电容器结构的另一个构造示例的截面图(变形3)(平面型MOS电容器+堆叠型电容器)；
图11是示出多个电容器结构的另一个构造示例的截面图(变形4)(平面型MOS电容器+堆叠型电容器)；
图12是示出相对于形成电容器电极和电容绝缘膜的材料的EOT-Jg特性的测量结果示例的示意图；
图13是示出用于测量图12中EOT-Jg特性的电容器结构的示意图；
图14是用于说明通过在TiN和W的两层结构中形成电极减小泄漏电流原因的示意图；
图15是示出多个电容器结构的另一个构造示例的截面图(变形5)(平面型MOS电容器+堆叠型电容器)；
图16是示出多个电容器结构的另一个构造示例的截面图(变形6)(平面型MOS电容器+堆叠型电容器)；
图17示出了通过测量每种材料的金属膜透射比获得的数据；
图18是相对于第一电荷累积部和第二电荷累积部的制造工艺的说明图(变形1)(1元件隔离的形成)；
图19是相对于第一电荷累积部和第二电荷累积部的制造工艺的说明图(变形2)(2牺牲氧化)；
图20是相对于第一电荷累积部和第二电荷累积部的制造工艺的说明图(变形3)(3栅极形成前的I/I)；
图21是相对于第一电荷累积部和第二电荷累积部的制造工艺的说明图(变形4)(4栅极氧化)；
图22是相对于第一电荷累积部和第二电荷累积部的制造工艺的说明图(变形5)(5栅极电极的形成(沉积))；
图23是相对于第一电荷累积部和第二电荷累积部的制造工艺的说明图(变形6)(6栅极电极的形成(蚀刻))；
图24是相对于第一电荷累积部和第二电荷累积部的制造工艺的说明图(变形7)(7栅极形成后的I/I)；
图25是相对于第一电荷累积部和第二电荷累积部的制造工艺的说明图(变形8)(8绝缘膜的形成(沉积))；
图26是相对于第一电荷累积部和第二电荷累积部的制造工艺的说明图(变形9)(9遮光膜的形成(沉积))；
图27是相对于第一电荷累积部和第二电荷累积部的制造工艺的说明图(变形10)(10遮光膜的形成(蚀刻))；
图28是相对于第一电荷累积部和第二电荷累积部的制造工艺的说明图(变形11)(11层间绝缘膜的形成(沉积))；
图29是相对于第一电荷累积部和第二电荷累积部的制造工艺的说明图(变形12)(12配线层的形成)；
图30是示出单元像素的电路构造的电路图；
图31是示出单元像素的像素构造的示意图；
图32是为说明单元像素的电路操作提供的时间图；
图33是为说明单元像素的电路操作提供的电势图(变形1)；
图34是为说明单元像素的电路操作提供的电势图(变形2)；
图35是为说明单元像素的电路操作提供的电势图(变形3)；
图36是为说明单元像素的电路操作提供的电势图(变形4)；
图37是为说明单元像素的电路操作提供的电势图(变形5)；
图38是为说明单元像素的电路操作提供的电势图(变形6)；
图39是为说明单元像素的电路操作提供的电势图(变形7)；
图40是为说明单元像素的电路操作提供的电势图(变形8)；
图41是示出单元像素的变化示例1的电路构造的电路图；
图42是示出单元像素的变化示例2的电路构造的电路图；
图43是为说明单元像素的变化示例2的电路操作的时间图；
图44是示出像素中公用的具体示例1的电路构造的电路图；
图45是示出像素中公用的具体示例2的电路构造的电路图；
图46是为说明第一电荷累积部和第二电荷累积部执行基板表面的订扎并且结合FD部分的电势的要求所提供的基板深度方向上的电势图；
图47是示出单元像素的像素构造的变化示例的示意图；
图48是示出第二电荷累积部的构造示例的截面图(变形1)；
图49是示出第二电荷累积部的构造示例的平面图(变形1)；
图50是示出第二电荷累积部的构造示例的截面图(变形2)；
图51是示出第二电荷累积部的构造示例的平面图(变形2)；
图52是示出第二电荷累积部的构造示例的截面图(变形3)；
图53是示出第二电荷累积部的构造示例的平面图(变形3)；
图54是示出第二电荷累积部的构造示例的截面图(变形4)；
图55是示出第二电荷累积部的构造示例的平面图(变形4)；
图56是示出第二电荷累积部的构造示例的截面图(变形5)；
图57是示出中间电极和N型半导体区域的接触附近的示意图；
图58是示出第二电荷累积部的构造示例的截面图(变形6)；
图59是示出第二电荷累积部的构造示例的截面图(变形7)；
图60是相对于第二电荷累积部(变形2)的制造工艺的说明图(变形1)(绝缘膜的形成)；
图61是相对于第二电荷累积部(变形2)的制造工艺的说明图(变形2)(接触孔的形成)；
图62是相对于第二电荷累积部(变形2)的制造工艺的说明图(变形3)(多晶硅的膜形成)；
图63是相对于第二电荷累积部(变形2)的制造工艺的说明图(变形4)(多晶硅的处理)；
图64是相对于第二电荷累积部(变形2)的制造工艺的说明图(变形5)(电容绝缘膜的形成)；
图65是相对于第二电荷累积部(变形2)的制造工艺的说明图(变形6)(W的膜形成)；
图66是相对于第二电荷累积部(变形2)的制造工艺的说明图(变形7)(W的处理)；
图67是相对于第二电荷累积部(变形2)的制造工艺的说明图(变形8)(接触孔的形成/配线)；
图68是相对于第二电荷累积部(变形6)的制造工艺的说明图(变形1)(绝缘膜的形成)；
图69是相对于第二电荷累积部(变形6)的制造工艺的说明图(变形2)(接触孔的形成)；
图70是相对于第二电荷累积部(变形6)的制造工艺说明图(变形3)(多晶硅的膜形成)；
图71是相对于第二电荷累积部(变形6)的制造工艺的说明图(变形4)(多晶硅的处理)；
图72是相对于第二电荷累积部(变形6)的制造工艺的说明图(变形5)(电容绝缘膜的形成)；
图73是相对于第二电荷累积部(变形6)的制造工艺的说明图(变形6)(W的膜形成)；
图74是相对于第二电荷累积部(变形6)的制造工艺的说明图(变形7)(W的处理)；
图75是相对于第二电荷累积部(变形6)的制造工艺的说明图(变形8)(层间绝缘膜的形成)；
图76是相对于第二电荷累积部(变形6)的制造工艺的说明图(变形9)(CMP)；
图77是相对于第二电荷累积部(变形6)的制造工艺的说明图(变形10)(接触孔的形成)；
图78是相对于第二电荷累积部(变形6)的制造工艺的说明图(变形11)(W/TiN/Ti的膜形成，以及CMP)；
图79是相对于第二电荷累积部(变形6)的制造工艺的说明图(变形12)(Cu配线的形成)；
图80是相对于第二电荷累积部(变形7)的制造工艺的说明图(变形1)(沟槽的形成/绝缘膜的形成)；
图81是相对于第二电荷累积部(变形7)的制造工艺的说明图(变形2)(W的膜形成)；
图82是相对于第二电荷累积部(变形7)的制造工艺的说明图(变形3)(W的处理)；
图83是相对于第二电荷累积部(变形7)的制造工艺的说明图(变形4)(电容绝缘膜的形成)；
图84是相对于第二电荷累积部(变形7)的制造工艺的说明图(变形5)(接触孔的形成)；
图85是相对于第二电荷累积部(变形7)的制造工艺的说明图(变形6)(多晶硅的膜形成)；
图86是相对于第二电荷累积部(变形7)的制造工艺的说明图(变形7)(多晶硅的处理)；
图87是相对于第二电荷累积部(变形7)的制造工艺的说明图(变形8)(电容绝缘膜的形成)；
图88是相对于第二电荷累积部(变形7)的制造工艺的说明图(变形9)(接触孔的形成)；
图89是相对于第二电荷累积部(变形7)的制造工艺的说明图(变形10)(W/TiN/Ti的膜形成，以及W处理)；
图90是在处理示例1和处理示例2的情况下为说明信号处理部中信号处理所提供的时间图；
图91是入射光量和输出之间的特性图(变形1)，其提供为用于说明在处理示例3的情况下的信号处理；
图92A和92B是入射光量和输出之间的特性图(变形2)，其提供为用于说明在处理示例3的情况下的信号处理；
图93是为说明根据变化示例的单元像素的电路操作提供的时间图；
图94A和94B是相对于根据参考示例的单元像素的操作说明图；
图95是示出在采用卷帘快门功能的固态图像传感器的单元像素中采用根据本公开实施例的电荷累积部的示例的示意图；
图96是示出在采用卷帘快门功能的固态图像传感器的单元像素中采用根据本公开实施例的电荷累积部的示例的截面图；以及
图97是示出诸如成像装置的根据本公开实施例的电子设备的构造示例的框图。
具体实施方式
在下文，将参考附图详细描述本公开的优选实施例。应注意，在该说明书和附图中，具有基本上相同功能和结构的构成元件用相同的附图标记表示，并且省略这些构成元件的重复说明。
<1.应用本公开的固态成像装置>
[1-1.基本系统构造]
图1是示出应用本公开的固态成像装置构造要点的系统构造图，例如是一种X-Y寻址方案的固态成像装置的CMOS图像传感器。这里，CMOS图像传感器表示通过应用CMOS工艺或采用其一部分制造的图像传感器。
根据本应用示例的CMOS图像传感器10具有这样的构造，其包括形成在半导体基板(即芯片)(未示出)上的像素阵列部11和集成在与像素阵列部11相同的半导体基板上的周边电路部。周边电路部例如包括垂直驱动部12、列处理部13、水平驱动部14和系统控制部15。
CMOS图像传感器10还包括信号处理部18和数据存储部19。信号处理部18和数据存储部19可安装在与CMOS图像传感器10相同的基板上，或者可布置在与CMOS图像传感器10不同的基板上。再者，信号处理部18和数据存储部19中的每个处理可由设定在与CMOS图像传感器10不同的基板上的软件或外部信号处理部实现，例如DSP(数字信号处理器)电路。
像素阵列部11具有这样的构造，其中每个具有基于接收的光量产生且累积光电荷的光电转换部的单元像素(其在下文可简称为"像素")以二维方式在行或列方向上布置，即布置成矩阵形式。这里，行方向表示像素行的像素布置方向(即水平方向)，并且列方向表示像素列的像素布置方向(即垂直方向)。稍后将描述单元像素的具体电路构造和像素构造。
在像素阵列部11中，对于矩阵像素布置，像素驱动配线16沿着每个像素行的行方向布线，并且垂直信号配线17沿着每个像素列的列方向布线。像素驱动配线16传输在从像素读取信号时执行驱动的驱动信号。尽管图1示出了像素驱动配线16为一条配线，但是它不限于一条配线。像素驱动配线16的一端连接到与垂直驱动部12的每一行对应的输出端。
垂直驱动部12以移位寄存器和地址解码器等构造，并且同时驱动像素阵列部11的所有像素，或者驱动像素阵列部11在行单元中的像素。就是说，垂直驱动部12和控制垂直驱动部12的系统控制部15形成驱动部分以驱动像素阵列部11的每个像素。尽管省略了该垂直驱动部12的具体构造的图示，但是它通常具有包括读取扫描系统和扫出扫描系统(sweeping scanning system)的两个扫描系统的构造。
读取扫描系统选择性且顺序扫描像素阵列部11在行单元中的单元像素以从单元像素读取信号。从单元像素读取的信号是模拟信号。与读取扫描相比提前与快门速度对应的时间量，扫出扫描系统对读取扫描系统中经受读取扫描的读取行执行扫出扫描。
通过该扫出扫描系统中的扫出扫描，从读取行的单元像素的光电转换部扫出不必要的电荷，并且因此光电转换部被重置。因此，通过该扫出扫描系统中不必要电荷的扫出(重置)，执行所谓的电子快门操作。这里，电子快门操作表示光电转换部丢弃光电荷且重新开始曝光(即开始光电荷累积)的操作。
在读取扫描系统中通过读取操作读取的信号对应于在先读取操作或电子快门操作后接收的光量。随后，之前读取操作的读取时间或电子快门操作的扫出时间与当前读取操作的读取时间之间的周期是单元像素中光电荷的曝光周期。
由垂直驱动部12选择性扫描的像素行的每个单元像素输出的信号通过每个像素列的每个垂直信号配线17输入到列处理部13中。对于像素阵列部的每个像素列，列处理部13对通过垂直信号配线17从选择的行的每个像素输出的信号执行预定的信号处理，并且在信号处理后暂时保持像素信号。
为了更加具体，作为信号处理，列处理部13至少执行噪声去除处理，例如CDS(相关双取样)处理。该列处理部13的CDS处理去除了重置噪声或像素特有的固定图案噪声，例如，像素中的放大晶体管的阈值变化。除了噪声去除处理外，例如，列处理部13可具有AD(模拟到数字)转换功能以将模拟像素信号转换成数字信号且将其输出。
水平驱动部14包括移位寄存器和地址解码器等，并且顺序选择对应于列处理部13的像素列的单元电路。通过在这样的水平驱动部14中的选择扫描，顺序输出列处理部13中每个单元电路经受信号处理的像素信号。
系统控制部15包括定时发生器以产生各种定时信号且基于定时发生器中产生的各种定时执行垂直驱动部12、列处理部13和水平驱动部14的驱动控制。
信号处理部18至少具有计算处理功能，并且对从列处理部13输出的像素信号执行诸如计算处理的各种信号处理。在信号处理部18中的信号处理的准备中，数据存储部19暂时存储处理中要求的数据。
具有上述构造的CMOS图像传感器10采用全域曝光以在相对于像素阵列部11中所有像素同时执行曝光开始和曝光结束。就是说，在CMOS图像传感器10中可实现所有像素的集体曝光。该全域曝光在形成有垂直驱动部12和系统控制部15的驱动部分的驱动下执行。实现全域曝光的全域快门功能是适合于摄取高速运动目标的图像的情况或者摄取图像中要求同步性传感应用的情况的快门操作。
[1-2.其他系统构造]
应用本公开的CMOS图像传感器10不限于上面的系统构造。作为其他系统构造，可提供下面的系统构造。
例如，如图2所示，可提供具有这样系统构造的CMOS图像传感器10A，其中数据存储部19在列处理部13之后布置且从列处理部13输出的像素信号通过数据存储部19提供到信号处理部18。
此外，如图3所示，可提供具有这样系统构造的CMOS图像传感器10B，其中列处理部13具有AD转换功能以对像素阵列部11的每列或每几列执行AD转换，且数据存储部19和信号处理部18相对于列处理部13平行地布置。
<2.关于实施例的说明>
为了实现全域曝光，与实现全域曝光的现有技术相比，根据实施例的固态成像装置(例如，CMOS图像传感器)具有在单元像素中的第一和第二电荷累积部的两个电荷累积部以保持较大的饱和电荷量，而不在暗态或低亮度下降低摄取图像的图像质量。随后，埋入型MOS电容器用作第一电荷累积部，并且每单位面积的电容值大于第一电荷累积部的电容器用作第二电荷累积部。
优选地，关于第一电荷累积部和第二电荷累积部，饱和电荷量的量关系设定如下。就是说，关于第一电荷累积部，优选饱和电荷量小于光电转换部的饱和电荷量。
在使第一电荷累积部的饱和电荷量小于光电转换部的饱和电荷量时，在第二电荷累积部中补偿差值量。因此第二电荷累积部的饱和电荷量和第一电荷累积部的饱和电荷量之和要求等于或大于光电转换部的饱和电荷量。
如上所述，通过在单元像素中保持第一和第二电荷累积部的两个电荷累积部，采用埋入型MOS电容器作为第一电荷累积部且采用每单位面积的电容值大于第一电荷累积部的电容器作为第二电荷累积部，可获得下面的操作效果。
就是说，与埋入型MOS电容器形成为与结合第一电荷累积部和第二电荷累积部的面积相同面积的情况相比，能大大提高其中可累计光电荷的电容的值，就是说，能保持较大的饱和电荷量。此外，埋入型MOS电容器相对于低亮度的信号使用，它们较少受到界面状态和缺陷的影响，并且，与实现全域曝光的现有技术相比，不降低暗态特性。因此，不降低低亮度下摄取图像的图像质量。
作为这样做的结果，例如，能实现具有全域快门功能的CMOS图像传感器，以实现等同于具有相同单元像素尺寸且没有全域功能的CMOS图像传感器的性能。再者，例如，与现有技术中具有相同单元像素尺寸的全域快门功能的CMOS图像传感器相比，可实现其中动态范围大大扩展的CMOS图像传感器。
[2-1.通过分开电荷累积部能提高电荷累积部的总电容值的原因]
因此，通过采用埋入型MOS电容器作为第一电荷累积部且每单位面积的电容值大于第一电荷累积部的电容器作为第二电荷累积部，能够提高电荷累积部的总电容值。这里，将采用一个数值示例说明可提高电荷累积部的总电容值的原因。
例如，考虑其中形成面积为1μm2的电容器的情况。当第一电荷累积部的每单位面积电容值为1fF/μm2时，第二电荷累积部的每单位面积电容值为10fF/μm2，并且由第一电荷累积部形成1μm2面积的总电容器，面积为1μm2的电容器的电容值为1fF。
此时，当1μm2的面积的一半用第二电荷累积部取代时，面积为1μm2的电容器的电容值变为5.5fF(＝1/2μm2×1fF+1/2μm2×10fF)。就是说，当该面积的一半用第二电荷累积部取代时，面积为1μm2的电容器的电容值为是没有取代的情况的5.5倍。
此外，当面积为1μm2的四分之三用第二电荷累积部取代时，面积为1μm2的电容器的电容值为7.75fF，是没有取代的情况的7.75倍。再者，在面积为1μm2的一半用第二电荷累积部取代的情况下，当第二电荷累积部的每单位面积电容值为20fF/μm2时，面积为1μm2的电容器的电容值为10.5fF，这是没有取代的情况的10.5倍。
然而，因为每单位面积较大电容值的电容器总体上具有较大的泄漏电流，存在这样的问题，在第二电荷累积部中，诸如暗电流和白斑的暗态特性的劣化变得明显。因此，当光电荷从光电转换部同时传输到全部像素时，低亮度的光电荷累积在第一电荷累积部中。这里，"低亮度的光电荷"是指等于或小于第一电荷累积部的饱和电荷量的光电荷。因为第一电荷累积部用埋入型的电容器形成，所以它较少受到界面状态和缺陷的影响，并且因此比第二电荷累积部具有更好的暗态特性。
再者，高亮度的光电荷累积在第一电荷累积部和第二电荷累积部二者中。这里，"高亮度的光电荷"是指在第一电荷累积部的饱和电荷量之上的光电荷。在处理电荷量大的高亮度时，因为保持高S/N，所以具有较少的暗态特性的影响，例如，暗电流和白斑。因此，即使高亮度的光电荷累积在其中具有大泄漏电流的第二电荷累积部中，对图像质量的影响也极小。
由上面的说明清楚可见，通过采用埋入型MOS电容器作为第一电荷累积部且采用每单位面积电容值大于第一电荷累积部的电容器作为第二电荷累积部，能保持较大的饱和电荷量。相反，在相等的饱和电荷量是可接受的情况下，能通过节省空间减小单元像素尺寸。
此外，在同时读取所有像素时，低亮度的光电荷累积在良好的诸如暗电流和白斑的暗态特性的第一电荷累积部中，而高亮度的光电荷累积在差暗态特性的第二电荷累积部中。因此，与实现全域曝光的现有技术相比，不降低暗态或低亮度下摄取图像的图像质量。
作为具有比第一电荷累积部更大的每单位面积电容值的电容器的示例，就是说，作为每单位面积电容值大于埋入型MOS电容器的电容器示例，有表面型MOS电容器。
[2-2.具有大的每单位面积电容值的电容器的说明]
这里，将对形成第一电荷累积部的埋入型MOS电容器和例如形成第二电荷累积部的表面侧MOS电容器之间的区别给出说明。
图4示出了埋入型MOS电容器A和表面侧MOS电容器B。再者，在图4A和图4B中，图(a)示出了每个MOS电容器的截面构造，并且图(b)示出了每个MOS电容器的等效电路。
如图4A和图4B所示，在两个MOS电容器中，栅极电极23隔着中间的栅极氧化物膜22布置在半导体基板21上。随后，埋入型MOS电容器A采用其中要以信号电荷充电的电荷累积区域24形成在半导体基板21的深部中的构造，并且，表面型MOS电容器B采用其中电荷累积区域25形成在半导体基板21的基板表面上的构造。
在图4A和图4B中的每个图(b)中，Cox表示栅极氧化物膜22的电容值，Cch表示基板表面和电荷累积区域之间的电容值，并且Csi表示电荷累积区域和基板之间的电容值。
(在埋入型电容器的情况下)
当电荷累积区域24的每单位面积电容值为Cb时，电容值Cb由下面的等式(1)表示。
Cb＝Cox·Cch/(Cox+Cch)+Csi
＝Cox·{1/(1+Cox/Cch)}+Csi...(1)
这里，如果假设在电荷累积区域和基板之间的电容值Csi充分小，则等式1由下面的等式(2)估计。
Cb≈Cox·{1/(1+Cox/Cch)}...(2)
(在表面型电容器的情况下)
当电荷累积区域的每单位面积电容值为Cs时，电容值Cs由下面的等式(3)表示。
Cs＝Cox+Csi...(3)
这里，如果假设电荷累积区域和基板之间的电容值Csi充分小，如下面的等式(4)所示，则它可由栅极氧化物膜22的电容值Cox估计。
Cs≈Cox...(4)
就是说，电荷累积区域24的每单位面积电容值Cb和电荷累积区域25的每单位面积电容值Cs之间的大小关系为Cb<Cs，并且，通过从基板表面将电荷累积区域埋入基板中，电容值变小。相反，通过从基板的内部取出电荷累积区域到基板表面，电容值变大。
(由材料增加每单位面积电容值的方法的说明)
栅极氧化物膜22的每单位面积电容值Cox由下面的等式(5)表示。
Cox＝εox/tox...(5)
这里，εox表示栅极氧化物膜22的介电常数，并且tox表示栅极氧化物膜22的膜厚度。
尽管就耐压或泄漏量而言栅极氧化物膜22的膜厚度tox是重要的，但是通过在相同的膜厚度中采用较高介电常数的材料，可增加每单位面积电容值Cox。较高介电常数的材料示例包括下面的材料。
Si3N4：相对介电常数为7
Ta2O5：相对介电常数为26
HfO2：相对介电常数为25
ZrO2：相对介电常数为25
因为真空介电常数和相对介电常数的乘积是每个材料的介电常数，所以考虑相对介电常数相对于SiO2(相对介电常数为3.9)的比率，可评估每单位面积电容值的增量。例如，假设为表面型MOS电容器，当采用与SiO2相同膜厚度的Si3N4替代时，每单位面积电容值增加为1.8倍，并且，当采用Ta2O5时，每单位面积电容值增加为6.7倍。
(通过构造增加每单位面积电容值的方法的说明)
再者，关于构造，通过结合多个电容器构造，可增加每单位面积电容值。结合构造的示例包括图5所示的构造，即结合平面型MOS电容器和结型电容器的构造A以及结合平面型MOS电容器和堆叠型电容器的构造B。
首先，将说明结合的构造A。例如，P型阱52形成在N型半导体基板51上。作为中间电极的N+型半导体区域41形成在P型阱52的表面层部分上，并且结型MOS电容器形成在N+型半导体区域41和作为下电极的P型阱52之间。此外，通过隔着中间的绝缘膜53在基板表面上布置上电极42，形成了与结型MOS电容器并行的平面型MOS电容器。就是说，第二电荷累积部40通过并联连接平面型MOS电容器和结型电容器而形成。
接下来，将说明结合的构造B。关于第一电荷累积部30，采用与结合的构造A的情况相同的平面型MOS电容器。关于第二电荷累积部40，平面型MOS电容器形成在由元件隔离绝缘膜55和56分开的区域中，此外，堆叠型电容器通过并联连接形成在上层中。
更加具体地讲，作为下电极的P+型(或N+型)半导体区域43形成在P型阱52的表面层部分上，并且中间电极45通过中间的电容绝缘膜44形成在半导体区域43上。该构造是平面型MOS电容器的构造。此外，上电极47隔着中间的电容绝缘膜46形成在中间电极45上。该构造是堆叠型电容器的构造。中间电极45通过配线57电连接到N+型半导体区域41。
根据该结合的构造B，就是说，根据结合平面型MOS电容器和堆叠型电容器的构造，可形成每单位面积电容值较大的电容器。
(第二电荷累积部的其他构造示例)
图6和图7示出了第二电荷累积部40的其他构造示例。在图6和图7中，相同的附图标记指代与图5中相同的部件。
图6A是示出平面型MOS电容器构造的截面图。形成第二电荷累积部40的平面MOS电容器具有这样的构造，其中作为下电极的P+型(或N+型)半导体区域43形成在P型阱52的表面层部分上，并且上电极45隔着中间的电容绝缘膜44形成在半导体区域43上。
图6B是示出堆叠型电容器1构造的截面图。形成第二电荷累积部40的堆叠型电容器1具有这样的构造，其中下电极45形成在元件隔离绝缘膜55上，并且上电极47隔着中间的电容器绝缘膜46形成在下电极45上。
图7A是示出堆叠型电容器2构造的截面图。形成第二电荷累积部40的堆叠型电容器2具有这样的构造，其中具有U状截面的下电极45电连接到N+型半导体区域41，并且上电极47隔着中间的电容绝缘膜46插入该下电极45中。
在堆叠型电容器2构造的情况下，源极电压施加到上电极47，或者上电极47接地。根据堆叠型电容器2，其包括具有U状截面的下电极45和埋设在下电极45中的上电极47，优点是与诸如堆叠型电容器1的常规堆叠型电容器相比能够保持贡献于电容的较大的面对区域。
图7B是示出沟槽型电容器构造的截面图。形成第二电荷累积部40的沟槽型电容器具有这样的构造，其中形成穿透P型阱52且到达基板51的沟槽48，并且电容器形成在该沟槽48中。
更具体而言，它具有这样的构造，其中作为下电极的N+型(或P+型)半导体区域43形成在沟槽48的内壁中，半导体区域43的内壁覆盖有电容绝缘膜44，并且上电极45隔着中间的电容器绝缘膜44埋设。
此外，第二电荷累积部40以单独的平面型MOS电容器、结型电容器、堆叠型电容器或沟槽型电容器或者用这些的组合而形成，其中电容绝缘膜的部分或全部以介电常数高于氧化硅膜的材料形成。介电常数高于氧化硅膜(SiO2)的材料示例包括Si3N4、Ta205、HfO2和ZrO2等。
如上所述，尽管第二电荷累积部40的构造示例已经基于图6和图7进行了说明，但是第二电荷累积部40的构造不限于构造示例，并且为了增加DRAM等存储电容器的电容，可采用前面已经开发的各种方法。
(用于抑制光泄漏进入电荷累积部中的说明)
接下来，将参考图8至图10说明抑制光泄漏进入第一电荷累积部30和第二电荷累积部40中的方法。
图8示出了电容器结构的示例，其中相对于图5B中的电容器结构抑制光泄漏进入第一电荷累积部30和第二电荷累积部40。
图8中的电容器结构与图5B中的电容器结构的区别在于提供遮光膜58和上电极47的材料。
上电极47和遮光膜以诸如W(钨)的具有遮光性的金属膜形成。作为选择，上电极47和遮光膜58以施加屏蔽金属的金属膜形成，例如W/TiN/Ti、Al/TiN/Ti和Cu/TaN。
在第二电荷累积部40的电极当中，上电极47布置在最靠近光进入单元像素侧的位置(在下文称为"入射侧")，并且还用作单元像素中相对于入射光的遮光膜。因此，通过上电极47，抑制了光泄漏进入第二电荷累积部40中，并且能够抑制诸如斑点的错误信号的产生。
再者，通过采用用于遮光膜的金属膜的一部分作为上电极47，能有效增加第二电荷累积部40的电容，并且扩大了图像动态范围。
这里，上电极47例如通过配线(未示出)连接到P+型(或N+型)半导体区域43，并且施加预定的源极电压，或者上电极47接地。
再者，在第一电荷累积部30的电极当中，遮光膜58布置的位置比布置在最靠近入射侧的栅极电极33更靠近入射侧，从而覆盖栅极电极33。因此，通过遮光膜58，抑制了光泄漏进入第一电荷累积部30中，并且能抑制诸如斑点的错误信号的产生。
此外，上电极47和遮光膜58分开布置在单元像素中，而不要求设定到相同的电势。因此，上电极47和遮光膜58的布置自由度很高，这简化了布局设计。
再者，如图9所示，遮光膜58可形成为不仅重叠栅极电极SG，而且重叠相邻栅极电极CG的上部的一部分。
再者，如图10所示，上电极47可形成为覆盖至中间电极45的侧表面。这样，能进一步抑制光泄漏进入第二电荷累积部40中。
同样，如图10所示，遮光膜58可形成为覆盖至栅极电极SG和栅极电极CG的侧表面。这样，能进一步抑制光泄漏进入第一电荷累积部30中。
再者，甚至对于图5B中电容器结构之外的其他电容器结构，通过类似的方法，也能抑制光泄漏进入第一电荷累积部30和第二电荷累积部40中。
(抑制从电荷累积部泄漏电流的方法)
接下来，参考图11至图17，将说明抑制来自第二电荷累积部40的泄漏电流(更准确地说，栅极泄漏电流)的方法。
图11示出了电容器结构示例，其中相对于图8(或图5B)的电容器结构抑制来自第二电荷累积部40的泄漏电流。
图11中的电容器结构与图8中的电容器结构的区别在于上电极47和遮光膜58具有两层结构。
上电极47的相邻于电容绝缘膜46的第一层47A以金属膜形成，该金属膜具有比第二层47B高的功函数(WF)和低的阻挡效果。相反，第二层47B以具有比第一层47A低的功函数和高的阻挡效果的金属膜形成。更具体而言，例如，第一层47A以TiN形成，而第二层47B以W形成。
图12示出了在图13所示的电容器结构中在改变电极101和电容绝缘膜102的材料时EOT(等效氧化物厚度)-Jg特性的测量结果示例。
图12中的特性111表示在电极101以W的金属膜形成且电容绝缘膜102以NO(氧化氮)膜形成的情况下的EOT-Jg特性。特性112表示在电极101以W的金属膜形成且电容绝缘膜102以高k(高介电常数栅极绝缘膜)形成的情况下的EOT-Jg特性。特性113表示在如图13所示，类似于图11中的上电极47，电极101以具有TiN和W的两层结构的金属膜形成且电容绝缘膜102以高k形成的情况下的EOT-Jg特性。
由EOT-Jg特性的该测量结果可发现，在以高k而不是NO膜形成电容绝缘膜102的情况下，泄漏电流变小。此外，发现在以TiN和W的两层结构而不是W单层结构形成电极101的情况下，泄漏电流变小。
这里，参考图14，将说明通过以TiN和W的两层结构形成电极101减小泄漏电流的原因。
图14示出了在以W单层结构形成电极101且以TiN和W的两层结构形成电极101的情况下电极101和硅基板之间的电势图。左侧示出了在以W单层结构形成电极101的情况下的电势图，并且右侧示出了在以TiN和W两层结构形成电极101的情况下的电势图。再者，该示例提供为采用HfO2作为电容绝缘膜102。
关于功函数(WF)，尽管W为4.5eV，但是TiN为4.7eV，其高于W。因此，如图14所示，TiN和HfO2之间的势垒高于W和HfO2之间的势垒。这样，通过电容绝缘膜102在电极101和硅基板之间的可移动电荷量在以TiN和W的两层结构形成电极101的情况下小于以W的单层结构形成电极101的情况，这减小了泄漏电流。
因此，如图11所示，通过在TiN的第一层47A和W的第二层47B的两层结构中形成第二电荷累积部40的上电极47，能够抑制来自第二电荷累积部40的泄漏电流。
再者，由于第一层47A变得较厚，泄漏电流减小，而泄漏进入第二电荷累积部40中的光量增加。因此，第一层47A的厚度考虑泄漏电流和光泄漏量之间的权衡决定，并且设定到例如2至50nm。
与上电极47类似，遮光膜58以TiN的第一层58A和W的第二层58B形成。这里，不要求遮光膜58以两层结构形成。
再者，如图15所示，与图9中的电容器结构类似，上电极47和遮光膜58可形成两层结构。此外，如图16所示，与图10中的电容结构类似，上电极47和遮光膜58可形成两层结构。
图17示出了通过相对于作为基准的波长700nm的光测量每个材料的金属膜透射比获得的数据。水平轴表示膜厚度(采用nm作为单位)，并且垂直轴表示透射比(采用dB作为单位)。
如上所述，关于用于上电极47的第一层47A和第二层47B的材料，基于图17所示的透射比数据和功函数数据，优选以比第二层47B具有较高的功函数和较低的阻挡效应的金属膜形成第一层47A。
再者，甚至对于图5B中的电容器结构之外的其他电容器结构，通过类似的方法，能抑制来自第二电荷累积部40的泄漏电流。
[2-3.电荷累积部的制造工艺]
接下来，将参考图18至图29说明图8中的第一电荷累积部30和第二电荷累积部40的制造工艺。
首先，如图18所示，执行元件隔离形成工艺。这样，元件隔离绝缘膜55和56形成在半导体基板(即P型阱52)中。
接下来，如图19所示，执行牺牲氧化工艺。这样，牺牲氧化物膜201形成在P型阱52的表面上。
接下来，如图20所示，在栅极形成前执行离子注入(或离子注入(I/I))工艺。这样，以N型半导体区域31和P型半导体区域32形成的两层半导体区域形成在P型阱52的表面上。再者，N+型半导体区域43形成在P型阱52的表面上。
接下来，如图21所示，执行栅极氧化工艺。这样，牺牲氧化物膜201从P型阱52的表面去除，并且形成电容绝缘膜44和绝缘膜53。
接下来，如图22所示，执行栅极电极形成(或沉积)工艺。这样，形成要形成栅极电极33和中间电极45的硅膜202。
接下来，如图23所示，执行栅极电极形成(或蚀刻)工艺。这样，硅膜202通过蚀刻处理，并且形成栅极电极33和中间电极45。
接下来，如图24所示，在栅极形成后执行离子注入(I/I)工艺。这样，N+型半导体区域41形成在P型阱52的表面层部分上。
接下来，如图25所示，执行绝缘膜形成(或沉积)工艺。这样，绝缘膜203形成电容绝缘膜46。绝缘膜203例如以高k形成。
接下来，如图26所示，执行遮光膜形成(或沉积)工艺。这样，形成要形成上电极47和遮光膜58的遮光膜204。再者，遮光膜58以诸如W的具有遮光性的金属膜或者诸如W/TiN/Ti、Al/TiN/Ti和Cu/TaN的施加阻挡金属的金属膜形成。再者，在为遮光膜204采用Cu的情况下，优选在遮光膜204之上、之下或者之上和之下二者设定以SiN、SiC或SiCN形成的抗扩散膜。
接下来，如图27所示，执行遮光膜形成(或蚀刻)工艺。这样，绝缘膜203和遮光膜204通过蚀刻处理，并且形成电容绝缘膜46、上电极47和遮光膜58。
接下来，如图28所示，执行层间绝缘膜形成(或沉积)工艺。这样，形成层间绝缘膜205。
接下来，如图29所示，执行配线层形成工艺。这样，在接触孔形成在层间绝缘膜205上后，形成诸如配线57的配线。这里，配线57例如以Cu、Al或W形成。
如上所述，形成第一电荷累积部30和第二电荷累积部40。
<3.实施例>
下面，将说明在像素中具有第一电荷累积部30和第二电荷累积部40的单元像素的具体实施例。
(单元像素60A的电路构造)
图30是示出应用本公开的单元像素60A的电路构造的电路图。如图30所示，单元像素60A例如具有p-n结光敏二极管61作为接收光并产生且累积光电荷的光电转换部。光敏二极管61基于接收的光量产生且累积光电荷。
此外，例如，单元像素60A包括第一传输栅极部(第一传输栅极)62、第二传输栅极部(第二传输栅极)63、第三传输栅极部(第三传输栅极)64、重置栅极部65、第一电荷累积部66和第二电荷累积部67、放大晶体管68、选择晶体管69和电荷注入栅极部70。
在具有上述构造的单元像素60A中，第一和第二电荷累积部66和67对应于上述的第一和第二电荷累积部。就是说，在第一电荷累积部66的电路中，埋入型MOS电容器设置在第一传输栅极部62和第二传输栅极部63之间。驱动信号SG(其下面可称为"传输信号SG")施加给第一电荷累积部66的栅极电极。第二电荷累积部67以每单位面积电容值大于第一电荷累积部66的电容器形成。稍后将描述第一和第二电荷累积部66和67的布局和截面构造。
在单元像素60A中，每个像素行布设多个驱动配线，例如，作为图1中的像素驱动配线16。再者，从图1中的垂直驱动部12通过像素驱动配线16的多个驱动配线，提供各种驱动信号TG、SG、FG、CG、RST、SEL和PG。因为每个晶体管是以上面构造的NMOS晶体管，所以这些驱动信号TG、SG、FG、CG、RST、SEL和PG是脉冲信号，其中高电平(例如，电源电压VDD)状态是活性状态，并且低电平状态(例如，负电势)是非活性状态。
驱动信号TG施加给第一传输栅极部62的栅极电极作为传输信号。在电路中，第一传输栅极部62连接在光敏二极管61和第一电荷累积部66之间。当驱动信号TG(其在下面可称为"传输信号TG")处于活性状态时，响应于此，第一传输栅极部62处于导通状态。这样，光敏二极管61中累积的光电荷传输到第一电荷累积部66。第一传输栅极部62传输的光电荷暂时累积在第一电荷累积部66中。
驱动信号FG施加给第二传输栅极部63的栅极电极作为传输信号。在电路中，第二传输栅极部63连接在第一电荷累积部66和浮置扩散部分(在下文称为"FD部分")71之间，放大晶体管68的栅极电极连接到FD部分。FD部分71将光电荷转换成电信号，例如，电压信号，并且将其输出。当驱动信号FG(下面可称为"传输信号FG")处于活性状态时，响应于此，第二传输栅极部63处于导通状态。这样，第一电荷累积部66中累积的光电荷传输到FD部分71。
驱动信号CG施加给第三传输栅极部64的栅极电极作为传输信号。在电路中，第三传输栅极部64连接在第一电荷累积部66和第二电荷累积部67之间。当驱动信号CG(下面可称为"传输信号CG")处于活性状态时，响应于此，第三传输栅极部64处于导通状态。这样，第一电荷累积部66和第二电荷累积部67的电势被结合。
驱动信号RST施加给重置栅极部65的栅极电极作为重置信号。在电路中的重置栅极部65中，一个源极/漏极区域连接到重置电压VDR，并且另一个源极/漏极区域连接到FD部分71。当驱动信号RST(下面可称为"重置信号RST")处于活性状态，响应于此，重置栅极部65处于导通状态。这样，FD部分71的电势重置到重置电压VDR的水平。
在电路中的放大晶体管68中，栅极电极连接到FD部分71，并且漏极电极连接到电源电压VDD，从而成为读取电路的输入部分，其读取通过光敏二极管61中的光电转换获得的光电荷，并且成为所谓的源极跟随电路。就是说，在放大晶体管68中，源极电极通过选择晶体管69连接到垂直信号配线17，从而放大晶体管68和连接到垂直信号配线17一端的恒流源80形成源极跟随电路。
驱动信号SEL施加给选择晶体管69的栅极电极作为选择信号。在电路中，选择晶体管69连接在放大晶体管68的源极电极和垂直信号配线17之间。再者，当驱动信号SEL(下面可称为"选择信号SEL")处于活性状态时，响应于此，选择晶体管69处于导通状态。这样，采用作为选择状态的单元像素60A，从放大晶体管68输出的像素信号连接到垂直信号配线17。
驱动信号PG施加给电荷注入栅极部70的栅极电极作为电荷注入控制信号。在电路中，电荷注入栅极部70连接在光敏二极管61和电荷注入部(例如，电源电压VDD)之间。当驱动信号PG(下面可称为"电荷注入控制信号PG")处于活性状态时，响应于此，电荷注入栅极部70处于导通状态。这样，从光敏二极管61事先限定的预定量的光电荷或者光敏二极管61中累积的全部光电荷选择性地注入到电荷注入部。
电荷注入栅极部70提供为下面的目的。通过使电荷注入栅极部70在其中不累积光电荷的周期中处于导通状态，能防止超过光敏二极管61的饱和电荷量的电荷溢出进入第一电荷累积部66、第二电荷累积部66和周边像素。
(单元像素60A的像素构造)
图31是示出单元像素60A的像素构造的示意图，并且，在图中，相同的附图标记指代图30中的相同部件。再者，图31示出了示出像素布局的平面图案以及平面图案中的A-A'箭头截面和B-B'箭头截面。
在图31中，由B-B'箭头截面图清楚可见，光敏二极管(PD)61具有PN结二极管构造，其中N型半导体区域611形成在半导体基板51上的P型阱52中。P型半导体区域612形成在该光敏二极管61的表面层部分上，从而为埋入型的光敏二极管，其中耗尽端与界面分开(所谓的HAD(空穴累积二极管)传感器构造)。
第一传输栅极部62包括隔着中间的栅极绝缘膜(未示出)布置在基板表面上的栅极电极621，并且具有其中P型半导体区域622形成在基板表面层部分上的构造。与不形成P型半导体区域622的情况相比，该半导体区域622稍微加深栅极电极621下的电势。这样，由B-B'箭头截面图清楚可见，P型半导体区域622形成溢流通道，以传输等于或大于预定量的从光敏二极管61溢出的光电荷，具体而言，超过光敏二极管61的饱和电荷量的光电荷到第一电荷累积部66。
第一电荷累积部66包括隔着中间的栅极绝缘膜(未示出)布置在基板表面上的栅极电极661，并且形成在栅极电极661下作为埋入型MOS电容器。就是说，第一电荷累积部66以埋入型MOS电容器形成，该埋入型MOS电容器包括：N型半导体区域662，形成在栅极电极661下的P型阱52中；以及P型半导体663，形成在N型半导体区域662的表面层部分上。
第二传输栅极部63包括栅极电极631，其隔着中间的栅极绝缘膜(未示出)布置在基板表面上。在第二传输栅极部63中，第一电荷累积部66的N型半导体区域662是一个源极/漏极区域，并且作为FD部分71的N+型半导体区域711是另一个源极/漏极区域。
因此，单元像素60A具有这样的像素构造，其中第一电荷累积部66形成为栅极电极661下的埋入型MOS电容器，栅极电极661形成为相邻于第一和第二传输栅极部62和63。
第三传输栅极部64包括栅极电极641，其隔着中间的栅极绝缘膜(未示出)布置在基板表面上。在第三传输栅极部64中，第一电荷累积部66的N型半导体区域662是一个源极/漏极区域，并且形成在基板表面层部分上的N+型半导体区域642是另一个源极/漏极区域。
第二电荷累积部67的一端电连接到第三传输栅极部64的N+型半导体区域642。第二电荷累积部67的另一端连接到负侧电源(例如，接地)。
随后，第二传输栅极部63、第一电荷累积部66的栅极电极661和第三传输栅极部64运行为结合或分开FD部分71、第一电荷累积部66和第二电荷累积部67的电势。
再者，第三传输栅极部64具有其中N型半导体区域643形成在沟道部分的表面层部分上的构造。与不形成N型半导体区域643的情况相比，该半导体区域643稍微加深了栅极电极641下的电势。这样，由A-A'箭头截面图清楚可见，N型半导体区域643形成溢出通道，以将超过第一电荷累积部66的饱和电荷量的光电荷传输到第二电荷累积部67。
这里，重要的是形成在第一和第三传输栅极部62和64下的溢出通道形成为使第一电荷累积部66中累积的光电荷传输到第二电荷累积部67而不泄漏在光敏二极管61中。
因此，在单元像素60A中，通过在第三传输栅极部64的栅极电极641下提供溢流通道，甚至在第二电荷累积部67中也能够以高亮度累积从光敏二极管61溢出的光电荷。更具体而言，甚至在第三传输栅极部64处于非导通状态时，也能传输从第一电荷累积部66溢出的等于或大于预定量的光电荷到第二电荷累积部67，并且在第二电荷累积部67中累积该光电荷。这样，能设定第一电荷累积部的饱和电荷量小于光敏二极管61的饱和电荷量。
(单元像素60A的电路操作)
接下来，将参考图32中的时间图和图33至图40中的电势图，说明单元像素60A的电路操作。
图32示出了单元像素60A的选择信号SEL、重置信号RST、传输信号TG、电荷注入控制信号PG、传输信号CG、传输信号SG和传输信号FG的时间图。再者，图33至图40示出了图32的时间图中在时间ta至th第N行中单元像素60A的电势状态。
首先，在时间t1，电荷注入控制信号PG处于活性状态，而选择信号SEL、重置信号RST、传输信号CG、传输信号SG和传输信号FG同时在所有的像素中处于活性状态。这样，选择晶体管69、重置栅极部65、第三传输栅极部64、第一电荷累积部66的栅极电极661、第二传输栅极部63和电荷注入栅极部70处于导通状态。
图33示出了在时间t1和时间t2之间的时间ta单元像素60A的电势状态。因此，结合了FD部分71、第一电荷累积部66和第二电荷累积部67的电势，并且结合区域被重置。
其后，所有像素按照从重置信号RST、选择信号SEL和传输信号FG、传输信号SG到传输信号CG的顺序同时处于非活性状态。随后，在时间t2，电荷注入控制信号PG同时在所有像素中处于非活性状态。这样，在所有像素中设定共同的曝光周期。
图34示出了在时间t2和t3之间的时间tb单元像素60A的电势状态。因此，当光电荷累积在光敏二极管61中时，在高亮度的情况下，从光敏二极管61溢出的光电荷通过第一传输栅极部62的溢出通道累积在第一电荷累积部66中。此外，当第一电荷累积部66饱和时，从第一电荷累积部66溢出的光电荷通过第三传输栅极部64的溢出通道累积在第二电荷累积部67中。再者，在低亮度的情况下，光电荷仅累积在光敏二极管61中。
接下来，在时间t3，传输信号TG和传输信号SG处于活性状态，并且第一电荷累积部66的栅极电极661和第一传输栅极部62处于导通状态。
图35示出了在时间t3和时间t4之间的时间tc单元像素60A的电势状态。因此，光敏二极管61中累积的光电荷传输到第一电荷累积部66且累积在第一电荷累积部66中。
接下来，在时间t4，传输信号TG同时在所有的像素中处于非活性状态，而电荷注入控制信号PG处于活性状态。再者，尽管第一传输栅极部62处于非活性状态，但是电荷注入栅极部70处于导通状态。这样，完成了所有像素中共同的曝光周期。
其后，传输信号SG处于非活性状态，第一电荷累积部66的栅极电极661处于非导通状态，并且第一电荷累积部66的电势返回到原位。此时，当第一电荷累积部66的累积电荷量超过饱和电荷量时，从第一电荷累积部66溢出的光电荷通过第三传输栅极部64的溢出通道传输到第二电荷累积部67。
随后，在完成所有像素中共同曝光周期后，每行顺序读取累积的光电荷。
更具体而言，在时间t5，第N行中的选择信号SEL处于活性状态，第N行中的选择晶体管69处于导通状态，并且因此第N行中的单元像素60A处于选择状态。同时，重置信号RST处于活性状态，重置栅极部65处于导通状态，并且因此FD部分71被重置。随后，在时间t6，重置信号RST处于非活性状态。
图36示出了在时间t6和时间t7的时间td单元像素60A的电势状态。在此状态下FD部分71的电势作为第一重置水平N1通过放大晶体管68和选择晶体管69输出到垂直信号配线17。
接下来，当传输信号FG在时间t7处于活性状态时，第二传输栅极部63处于导通状态。
图37示出了在时间t7和时间t8之间的时间te单元像素60A的电势状态。因此，第一电荷累积部66中累积的光电荷传输到FD部分71。
接下来，在时间t8，传输信号FG处于非活性状态，并且第二传输栅极部63处于非导通状态。
图38示出了在时间t8和时间t9之间的时间tf单元像素60A的电势状态。作为基于第一电荷累积部66的累积电荷量的第一信号水平S1，在此状态下FD部分71的电势通过放大晶体管68和选择晶体管69输出到垂直信号配线17。
接下来，在时间t9，传输信号CG、SG和FG同时处于活性状态，并且第三传输栅极部64、第一电荷累积部66的栅极电极661和第二传输栅极部63处于导通状态。
图39示出了在时间t9和时间t10之间的时间tg单元像素60A的电势状态。因此，结合FD部分71、第一电荷累积部66和第二电荷累积部67的电势，并且光电荷累积在整个结合的区域中。再者，这些光电荷作为第二信号水平S2通过放大晶体管68和选择晶体管69输出到垂直信号配线17。
接下来，在时间t10，重置信号RST处于活性状态，并且重置栅极部65处于导通状态。这样，结合FD部分71、第一电荷累积部66和第二电荷累积部67的电势的区域被重置。
接下来，在时间t11，重置信号处于非活性状态，并且重置栅极部65处于非导通状态。
图40示出了在时间t11和时间t12之间的时间th单元像素60A的电势状态。在此状态下结合电势区域的电势作为第二重置水平N2通过放大晶体管68和选择晶体管69输出到垂直信号配线17。
接下来，在时间t12，第N行中的选择信号SEL处于非活性状态，第N行中的选择晶体管69处于非导通状态，并且因此第N行中的单元像素60A处于非选择状态。
其后，使得传输信号FG、传输信号SG和传输信号CG按照该顺序处于非活性状态，并且使得第二传输栅极部63、第一电荷累积部66的栅极电极661和第三传输栅极部64处于非导通状态。
这里，使得传输信号FG、传输信号SG和传输信号CG按照该顺序处于非活性状态，从而，当第一电荷累积部66的栅极电极661处于导通状态时，基板表面上累积的沟道电荷累积在第二电荷累积部67中。与FD部分71不同，重置不仅由第二电荷累积部67实现，并且因此不担心由沟道电荷的重置在像素信号中导致偏移。
通过上面的系列电路操作，第一重置水平N1、第一信号水平S1、第二信号水平S2和第二重置水平N2从单元像素60A顺序输出到垂直信号配线17。以这样的方式顺序输出的第一重置水平N1、第一信号水平S1、第二信号水平S2和第二重置水平N2在后续阶段中在信号处理部中经受预定的信号处理。信号处理将稍后详细描述。
如上所述，根据单元像素60A，通过采用埋入型MOS电容器作为第一电荷累积部66以及每单位面积电容值大于第一电荷累积部66的电容器作为第二电荷累积部67，能保持较大的饱和电荷量。相反，在相等的饱和电荷量为可接受的情况下，通过节约空间能减小单元像素尺寸。
此外，在同时读取所有像素时，低亮度的光电荷累积在良好暗态特性的第一电荷累积部66中，而高亮度的光电荷累积在较差暗态特性的第二电荷累积部67中。因此，与实现全域曝光的现有技术相比，不降低在暗态或低亮度下摄取图像的图像质量。
(变化1)
图41是示出根据单元像素60A的变化示例1的单元像素60A1的电路构造的电路图，并且，在图中，相同的附图标记指代图30中相同的部件。
根据变化示例1的单元像素60A1与单元像素60A的区别在于省略了电荷注入栅极部70。
例如，在不累积光电荷的周期中，在其他方法用于防止光敏二极管61饱和或不担心光电荷引起光敏二极管61饱和的情况下，可省略如上的电荷注入栅极部70。
(变化示例2)
图42是示出根据单元像素60A的变化示例2的单元像素60A2的电路构造的电路图，并且，在图中，相同的附图标记指代与图30中相同的部件。
根据该变化示例2的单元像素60A2与单元像素60A的区别在于省略了选择晶体管69。再者，在单元像素60A2中，选择晶体管69的像素选择功能通过变化施加给重置栅极部65的漏极电极的漏极电压DRN而实现。
更具体而言，通过施加高电压到重置栅极部65的漏极电极作为漏极电压DRN，放大晶体管68处于活性状态以执行信号输出操作。就是说，放大晶体管68与漏极电压DRN的转换操作配合操作为选择晶体管。通过省略选择晶体管69，具有这样的优点，能减少每个像素形成单元像素60的一个电路元件。
与图32类似，关于单元像素60A2的电路操作，图43是示出每个信号状态的时间图。
该电路操作与单元像素60A的电路操作的区别仅在于重置信号RST的定时，并且基本上相同。
(像素共享)
在单元像素60A、60A1和60A2中，形成像素的电路元件可在多个像素之间共享。
图44是示出根据像素共享的具体示例1的电路构造的电路图。这里，它提供了一种示例情况，其中像素构造元件的部分在四个相邻像素60A-1至60A-4之间共享。然而，共享像素的数量不限于4个像素。再者，作为四个相邻像素60A-1至60A-4之间的关系，例如，可在行方向上的两个像素和列方向上的两个像素的四个像素中或者在列方向上的四个像素中实现共享。
具体示例1提供了在单元像素60A的像素构造的情况下的像素共享示例。再者，包括在FD部分71后的重置栅极部65的电路元件，就是说，重置栅极部65、放大晶体管68和选择晶体管69的三个电路元件在四个像素之间共享。
图45是示出根据像素共享的具体示例2的电路构造的电路图。与上面类似，提供了这样的示例情况，其中像素构造元件的部分在四个相邻像素60A-1至60A-4之间共享。然而，共享像素的数量不限于四个像素。再者，作为四个相邻像素60A-1至60A-4之间的关系，例如，可在行方向上的两个像素和列方向上的两个像素的四个像素或者在列方向上的四个像素中实现共享。
具体示例2提供了在根据变化示例2的单元像素60A2的像素构造的情况下的像素共享示例。再者，包括在FD部分71之后的重置栅极部65的电路元件，就是说，重置栅极部65和放大晶体管68的两个电路元件在四个像素之间共享。
因此，通过采用在多个像素之间共享电路元件的技术，能获得与单元像素60A类似的操作效果且进一步节约单元像素尺寸的空间。随后，能通过节约空间而保持较大的饱和电荷量。相反，在相等的饱和电荷量是可接受的情况下，能通过节约空间减小单元像素的尺寸。
这里，将说明第一至第三传输栅极部62至64和第一电荷累积部66的栅极电极661的每个电势。图46是用于说明执行基板表面钉扎和结合FD部分71、第一电荷累积部66和第二电荷累积部67的要求提供的基板深度方向上的电势图。在非导通时，与栅极氧化物膜正下方的导电层无关，用于进行基板表面订扎的电势被设定。在导通时，基板表面电势被设定为高于重置电势的电势。
关于第一至第三传输栅极部62至64和第一电荷累积部66的栅极电极661处于非导通状态的电势，与在栅极氧化物膜正下方的导电层无关，它们设定到使基板表面处于钉扎状态的电势(例如，负电势)。这样，能使基板表面处于钉扎状态，并且获得诸如暗电流和白斑的暗态特性的改善效果。
第二和第三传输栅极部63和64以及第一电荷累积部66的栅极电极661处于导电状态的基板表面电势设定到高于重置电压VDR的电势，就是说，施加给重置栅极部65的漏极的电势。这样，能结合FD部分71、第一电荷累积部66和第二电荷累积部67的电势。
<4.第二电荷累积部67的构造示例>
尽管第二电荷累积部67的一些构造示例已经示出在图5至图7中，但是下面将更加详细地说明第二电荷累积部67的构造示例。
图47示出了具有一平面图案的单元像素的像素构造的变化示例，该平面图案示出了参考图9描述的单元像素60A的像素布局。这里，在图中，相同的附图标记指代与图9中对应的那些部件。
图47中的单元像素60A的平面图案和图9中的单元像素60A的平面图案基本上相同，而很大的区别在于示出了第二电荷累积部(Cap)67的位置。
[4-1.第二电荷累积部67A的构造示例]
图48和图49是示出第二电荷累积部67A的构造示例的示意图。图48示出了图47中的单元像素60A的平面图案中的A-A'箭头截面以及A-A'箭头截面图的C部分中的B-B'箭头截面。再者，在图48中，省略了图5中N型半导体基板51和对应于绝缘膜部分的图示。再者，图49示出了第二电荷累积部67A周边的平面图。
如图48所示，N型半导体区域102、具有U状截面的P型半导体区域103和N型半导体区域104形成在P型半导体区域101对应于图5中的P型阱52的表面层部分上。再者，元件隔离绝缘膜105形成在P型半导体区域103的凹入部分上。再者，N型半导体区域102和N型半导体区域104之一连接到电源，并且另一个连接到接地端。
包括多晶硅的中间电极111隔着中间的电容绝缘膜(未示出)形成在作为下电极的N型半导体区域104之上作为累积节点。中间电极111通过配线121至123电连接到N型半导体区域102。再者，平面型MOS电容器(在下文称为"第一电容器")形成在中间电极111和N型半导体区域104之间。
再者，例如，配线121和配线123具有W(钨)、TiN(氮化钛)和Ti(钛)的三层结构。在它们当中，TiN层是阻挡层，并且Ti层是接触层。再者，例如，上层配线122具有Cu(铜)、TaN(氮化钽)和Ta(钽)的三层结构。在它们当中，TaN层是阻挡层，并且Ta层是接触层。
上电极112隔着中间的电容绝缘膜(未示出)形成在中间电极111之上，从而覆盖中间电极111的侧表面和上表面的部分。上电极112通过配线124至126连接到N型半导体区域104。随后，堆叠型电容器(在下文称为"第二电容器")形成在中间电极111和上电极112之间，以并联连接到第一电容器。第二电荷累积部67A以第一电容器和第二电容器形成。
再者，对于上电极112，例如，采用钨，其用作诸如CCD(电荷耦合器件)图像传感器的图像传感器中的遮光材料，并且具有高消光系数和高光学吸收性。再者，与配线121和123类似，配线124和126例如具有W、TiN和Ti的三层结构。此外，与上层配线122类似，上层配线125例如具有Cu、TaN和Ta的三层结构。
同时，在第二电荷累积部67A中，如图48和图49所示，当从顶部看时，在中间电极111的上表面和侧表面中具有暴露部分，其没有被具有遮光性的上电极112覆盖。因此，例如，光从图48中的区域A1的空隙进入中间电极111，并且通过光电转换产生电荷，其导致错误信号(或错误图像)的发生。
再者，在中间电极111和N型半导体区域102之间的接触(即结部分)C1至C4中，接合功函数差异大的材料。再者，电场由接触C1至C4中的功函数差产生，并且，通过该电场，可能从结部分或它们周边的缺陷水平激发电子，其导致暗电流的发生。
下面，接合功函数差异大的材料的接触称为不同材料接合部。再者，在图49中，接触C5表示上层配线125和配线124之间的接触，并且接触C6表示上层配线125和配线126之间的接触，其中这些是不同型的接合部。
[4-2.第二电荷累积部67B的构造示例]
图50和图51是示出第二电荷累积部67B的构造示例的示意图。第二电荷累积部67B抑制如上所述第二电荷累积部67A中导致的错误信号和暗电流。
与图48类似，图50示出了图47中单元像素60A的平面图案中的A-A'箭头截面以及A-A'箭头截面图的C部分中的B-B'箭头截面。这里，在图50中，省略了图5中N型半导体基板51和对应于绝缘膜部分的图示。再者，与图49类似，图51示出了第二电荷累积部67B的周边的平面图。这里，在图中，相同的附图标记指代对应于图48或图49中的那些部件。
如图50所示，包括多晶硅的中间电极151作为累积节点隔着中间的电容绝缘膜(未示出)形成在作为下电极的N型半导体区域104之上。连接部分151A形成在中间电极151中，并且以电的方式直接连接到N型半导体区域102。再者，平面型MOS电容器(在下文称为"第一电容器")形成在中间电极151和N型半导体区域104之间。
上电极152隔着中间的电容绝缘膜(未示出)形成在中间电极151之上以覆盖中间电极151的整个上表面和侧表面。上电极152通过配线124至126连接到N型半导体区域104。随后，堆叠型电容器(在下文称为"第二电容器")形成在中间电极151和上电极152之间以并联连接到第一电容器。第二电荷累积部67B以第一电容器和第二电容器形成。
对于上电极152，例如，与第二电荷累积部67A的上电极112类似，采用具有高消光系数的钨。再者，对于上电极152，可采用其他金属材料，只要它们结合遮光性能和作为第二电容器的上电极的性能。例如，可以单独采用诸如钛和氮化钛的材料或者采用层叠的材料。然而，所希望的是采用高消光系数的材料诸如钨，以能更加可靠地阻挡来自外面的入射光。再者，在采用钨作为上电极112的情况下，其厚度约为200nm，能使光暗淡约-100dB。
如图50和图51所示，在第二电荷累积部67B中，如从顶部所见，中间电极151的上表面和侧表面由具有遮光性的上电极152覆盖，并且阻挡进入中间电极151的入射光。因此，抑制了中间电极151中由光电转换发生的错误信号(或错误图像)。
再者，中间电极151用与N型半导体区域102(即硅基板)相同类型的多晶硅形成，并且直接连接到N型半导体区域102。这样，仅具有小功函数差的接触C11呈现为N型半导体区域102和中间电极151之间的接触，并且因此能去除不同类型材料的接合部。结果，减少了功函数差产生的场，并且抑制了暗电流的发生。
此外，可以删除配线121至123，并且使第二电荷累积部67B的高度部分低于第二电荷累积部67A。结果，使得易于引导光到单元像素60A的光敏二极管61，并且能改善光敏感性。
再者，对于中间电极151，除了多晶硅外，可以采用与硅晶格匹配的材料，并且相对于硅具有小功函数差。例如，多晶硅的化合物、黄铜矿、硫化锌和磷化镓可用于中间电极151。
再者，例如，通过外延生长形成硅以与N型半导体区域102晶格匹配的结果可用于中间电极151。这样，能减少接触C11的界面的缺陷，并且进一步抑制暗电流的发生。
[4-3.第二电荷累积部67C的构造示例]
图52和图53是示出第二电荷累积部67C的构造示例的示意图。在比较第二电荷累积部67C和第二电荷累积部67B时，存在中间电极具有两层构造的差别。
与图48类似，图52示出了图29中单元像素60A的平面图案中的A-A'箭头截面和A-A'箭头截面图的C部分中的B-B'箭头截面。这里，在图52中，省略了图5中N型半导体基板51和对应于绝缘膜的部分的图示。再者，与图49类似，图53示出了第二电荷累积部67C周边的平面图。这里，在图中，相同的附图标记指代与图50或图51中的那些对应的部件。
如图52所示，包括多晶硅的中间电极181作为累积节点隔着中间的电容绝缘膜(未示出)形成在作为下电极的N型半导体区域104之上。再者，平面型MOS电容器(在下文称为第一电容器)形成在中间电极181和N型半导体区域104之间。
包括多晶硅的中间电极182作为累积节点形成在中间电极181之上，以从上面看与中间电极181部分重叠。连接部分182A形成在中间电极182中，并且以电的方式直接连接到N型半导体区域102。再者，连接部分182B形成在中间电极182中，并且以电的方式直接连接到中间电极181。
上电极183隔着中间的电容绝缘膜(未示出)形成在中间电极181和182之上，以覆盖中间电极181和182的整个上表面和侧表面。上电极183通过配线124至126连接到N型半导体区域104。随后，堆叠型电容器(在下文称为第二电容器)形成在中间电极182和上电极183之间，以并联连接到第一电容器。第二电荷累积部67C以第一电容器和第二电容器形成。
再者，对于上电极183，可采用与第二电荷累积部67B的上电极152相同的材料。
如图52和图53所示，在第二电荷累积部67C中，从顶部看，中间电极181和182的上表面和侧表面由具有遮光性的上电极183覆盖，并且阻挡了进入中间电极181和182的入射光。因此，抑制了在中间电极181和182通过光电转换产生的错误信号(或错误图像)。
再者，中间电极182用与N型半导体区域102(即硅基板)相同类型的多晶硅形成，并且直接连接到N型半导体区域102。这样，仅具有小功函数差的接触C21呈现为N型半导体区域102和中间电极181之间的接触，并且因此能去除不同类型材料的接合部。结果，减少了功函差产生的场，并且抑制了暗电流的发生。
此外，中间电极具有两层结构，从而，与第二电荷累积部67B的中间电极151相比，中间电极182形成在较高的位置。这样，即使用P型半导体区域103和元件隔离绝缘膜105形成的元件隔离以浅和薄的方式实现，也在硅基板上由中间电极182的电势在元件分隔下形成沟道，因此作为下电极的N型半导体区域104和作为中间电极182的接触部分的N型半导体区域102防止被短路。这里，如果元件隔离用P型杂质的扩散层隔离而不是诸如STI(浅沟槽隔离)的物理隔离，则能获得相同的效果。
再者，对于中间电极181和182，与第二电荷累积部67B中的中间电极151类似，除了多晶硅外，能采用与硅晶格匹配且相对于硅具有小的功函数差的材料。
[4-4.第二电荷累积部67D的构造示例]
图54和图55是示出第二电荷累积部67D的构造示例的示意图。在比较第二电荷累积部67D和第二电荷累积部67B时，存在上电极直接连接到N型半导体区域104的差别。
与图48类似，图54示出了图47中单元像素60A的平面图案中的A-A'箭头截面和A-A'箭头截面图的C部分中的B-B'箭头截面。这里，在图54中，省略了图5中N型半导体基板51和与绝缘膜对应的部分的图示。再者，与图49类似，图55示出了第二电荷累积部67D周边的平面图。这里，在图中，相同的附图标记指代与图50或图51中对应的那些部件。
如图54所示，上电极211隔着中间的电容绝缘膜(未示出)形成在中间电极151之上，以覆盖中间电极151的整个上表面和侧表面。连接部分211A形成在上电极211中，并且以电的方式直接连接到N型半导体区域104。随后，堆叠型电容器(在下文称为第二电容器)形成在中间电极151和上电极211之间，以并联连接到中间电极151和N型半导体区域104之间的第一电容器。第二电荷累积部67D以第一电容器和第二电容器形成。
对于上电极211，例如，可以采用与第二电荷累积部67B的上电极152相同的材料。然而，例如，在上电极152用钨形成的情况下，在至少相对于N型半导体区域104的接触C31附近采用W、TiN和Ti的三层结构。
在第二电荷累积部67D中，与第二电荷累积部67B类似，可以抑制中间电极151中由光电转换发生的错误信号(或错误图像)以及N型半导体区域102和中间电极151之间的接合部C11中暗电流的发生。
再者，可以简化上部配线布局，并且使第二电荷累积部67D的总高度低于第二电荷累积部67B。结果，使得更加易于引导光到单元像素60A的光敏二极管61，并且可以改善光敏感性。
[4-5.第二电荷累积部67E的构造示例]
图56是示出第二电荷累积部67E的构造示例的示意图。在比较第二电荷累积部67E和第二电荷累积部67D时，存在金属材料用于中间电极而替代多晶硅的差别。
与图48类似，图56示出了图47中单元像素60A的平面图案中的A-A'箭头截面和A-A'箭头截面图的C部分中的B-B'箭头截面。这里，在图中，相同的附图标记指代对应于图54中的那些部件。
中间电极241具有与第二电荷累积部67D的中间电极151类似的形状，但与中间电极151的差别在于用诸如钛和钨的金属材料形成。再者，在中间电极241用钨形成的情况下，如图57所示，至少在相对于N型半导体区域102的接触C41附近采用W、TiN和Ti的三层结构。
因此，即使金属材料用于中间电极241，与第二电荷累积部67A相比，也可以减少中间电极241和N型半导体区域102之间的不同类型材料的接合部的数量。因此，在第二电荷累积部67E中，与第二电荷累积部67A相比，可以抑制不同类型接合部中暗电流的发生。
[4-6.第二电荷累积部67F的构造示例]
图58是示出第二电荷累积部67F的构造示例的示意图。在该实施例中，第二电荷累积部67F以柱形电容器形成。
与图48类似，图58示出了图47中单元像素60A的平面图案中的A-A'箭头截面。这里，在图中，相同的附图标记指代对应于图48中的那些部件。
在第二电荷累积部67F中，包括多晶硅的T状下电极271形成在N型半导体区域102上作为累积节点，以电的方式直接连接到N型半导体区域102。
上电极272隔着中间的电容绝缘膜(未示出)形成在下电极271之上，从而覆盖下电极271的整个上表面以及下电极27的基本上整个侧表面。上电极272通过配线281连接到上层配线282。通过这些配线281和上层配线282，上电极272设定到预定的电势。再者，柱形电容器形成在下电极271和上电极272之间。第二电荷累积部67F以该柱形电容器形成。再者，栅极电极641通过配线283连接到上层配线284。
作为上电极272的材料，可以采用与第二电荷累积部67B的上电极152相同的材料。再者，例如，配线281和283具有W、TiN和Ti的三层结构。此外，例如，上层配线282和上层配线284具有Cu、TaN和Ta的三层结构。
如图58所示，在第二电荷累积部67F中，如从顶部所见，下电极271的整个上侧表面以及下电极271的基本上整个侧面由具有遮光性的上电极272覆盖，并且阻挡进入下电极271的入射光。因此，抑制了在下电极271中由光电转换产生的错误信号(或错误图像)。
再者，下电极271用与N型半导体区域102(即硅基板)相同类型的多晶硅形成，并且直接连接到N型半导体区域102。从而，仅具有小功函数差的接触C51呈现为N型半导体区域102和下电极271之间的接触，并且因此可以去除不同类型材料的接合部。结果，减少了功函数差产生的场，并且抑制了暗电流的产生。
再者，对于下电极271，与第二电荷累积部67B的中间电极151类似，除了多晶硅，可以采用与硅晶格匹配的材料，并且具有相对于硅的小功函数差。
再者，对于下电极271，与第二电荷累积部67E的中间电极241类似，可以采用诸如钛和钨的金属材料。在此情况下，尽管接触C51中的功函数差大，但是与第二电荷累积部67A相比，可以减小不同类型材料接合部的数量，并且抑制暗电流的发生。
[4-7.第二电荷累积部67G的构造示例]
图59是示出第二电荷累积部67G的构造示例的示意图。在该实施例中，第二电荷累积部67G以沟槽型电容器形成。
与图48类似，图59示出了图47中单元像素60A的平面图案中的A-A'箭头截面。这里，在图中，相同的附图标记指代对应于图48中的那些部件。
在第二电荷累积部67G中，沟槽形成在P型半导体区域101中，并且沟槽状下电极301隔着中间的电容绝缘膜(未示出)形成在沟槽中。
对于下电极301，所希望的是采用具有较高遮光性的材料，并且例如采用诸如钨和铝的具有高消光系数的材料。再者，可以采用其他金属材料和多个材料的合金。
在下电极301的沟槽中，包括多晶硅的中间电极302隔着中间的电容绝缘膜(未示出)形成为累积节点。再者，中间电极302以电的方式直接连接到N型半导体区域102。随后，第一电容器形成在中间电极302和下电极301之间。
上电极303隔着中间的电容绝缘膜(未示出)形成在中间电极302之上，以覆盖中间电极302的整个上表面以及中间电极302的基本上整个侧表面。上电极303以电的方式直接连接到下电极301。随后，第二电容器形成在中间电极302和上电极303之间以并联连接到第一电容器。第二电荷累积部67G以第一电容器和第二电容器形成。
对于上电极303，例如，可以采用与下电极301相同的材料。例如，下电极301和上电极303具有W、TiN和Ti的三层结构。
如图59所示，在第二电荷累积部67G中，如从顶部所见，中间电极302的整个上表面以及中间电极302的基本上整个侧表面由具有遮光性的这些下电极301和上电极303覆盖，并且阻挡进入中间电极302中的入射光。因此，抑制了中间电极302中由光电转换产生的错误信号(或错误图像)。
再者，中间电极302用与N型半导体区域102(即硅基板)相同类型的多晶硅形成，并且直接连接到N型半导体区域102。这样，仅具有小功函数差的接触C61呈现为N型半导体区域102和中间电极302之间的接触，并且因此可以去除不同类型材料的接合部。结果，减少了功函数差产生的场，并且抑制了暗电流的发生。
再者，对于中间电极302，与第二电荷累积部67B的中间电极151类似，除了多晶硅外，可以采用与硅晶格匹配且相对于硅具有小的功函数差的材料。
再者，对于中间电极302，与第二电荷累积部67E的中间电极241类似，可以采用诸如钛和钨的金属材料。在此情况下，尽管接触C61中的功函数差大，但是与第二电荷累积部67A相比，可以减小不同类型材料接合部的数量，并且抑制暗电流的发生。
此外，例如，在施加第二电荷累积部67G到后照明固态图像传感器的单元像素的情况下，可以由下电极301等阻挡进入中间电极302中的入射光，并且抑制错误信号(或错误图像)的发生。
再者，在上面的说明中，尽管已经描述了其中第二电荷累积部67A至67E和第二电荷累积部67G以第一电容器和第二电容器的两个电容器形成的示例，但是可以用两个电容器之一形成它们。
再者，例如，在半导体基板用与硅不同的诸如有机半导体的半导体形成的情况下，类似地，连接到N型半导体区域102的电极可用与半导体基板的材料晶格匹配且相对于该材料具有小的功函数差的材料形成。
<5.第二电荷累积部67的制造工艺>
接下来，将说明如上所述第二电荷累积部67的某些构造示例的制造工艺。
[5-1.第二电荷累积部67A的制造工艺]
首先，参考图60至图67，说明第二电荷累积部67A的制造工艺。
再者，尽管省略了图示，但是P型半导体区域101形成在包括硅的半导体基板上，并且N型半导体区域102和N型半导体区域104通过将N型杂质注入在P型半导体区域101中而形成。再者，形成沟槽，并且P型杂质注入在N型半导体区域102和N型半导体区域104之间的间隙中以形成包括P型半导体区域103和元件隔离绝缘膜105的元件隔离。
随后，如图60所示，氧化物膜的绝缘膜401形成在半导体基板的表面上。
接下来，如图61所示，通过光刻方法执行图案化以去除绝缘膜401且形成连接N型半导体区域102和中间电极151的接触孔。此时，通过采用诸如DHF(稀释氢氟酸)的药液而不是干蚀刻方法，能够减轻对半导体基板的损坏，并且抑制缺陷的发生。结果，可以减少暗电流的发生。
接下来，如图62所示，形成用于中间电极151的多晶硅402。此时，通过接触孔，多晶硅402连接到N型半导体区域102。
接下来，如图63所示，通过光反射(photoreflectance，PR)法处理多晶硅402，形成中间电极151。
再者，如上所述，取代多晶硅402，通过对硅晶格匹配形成相对于硅具有小功函数差的材料或者通过外延生长形成硅，可以成中间电极151。
接下来，如图64所示，形成电容绝缘膜403。这样，中间电极151的表面覆盖有电容绝缘膜403。这里，对于电容绝缘膜403，当采用较高介电常数的材料时，具有保持每单位面积电容的优点。
接下来，如图65所示，形成用于上电极152的钨406。
接下来，如图66所示，通过PR法在钨406上执行图案化且去除不必要的部分，形成上电极152。
再者，如上所述，取代钨406，可以形成另外的金属材料而形成上电极152。
接下来，如图67所示，去除绝缘膜401和电容绝缘膜403，并且接触孔形成为连接N型半导体区域104和配线126。随后，形成配线153至155，并且电连接N型半导体区域104和上电极152。
如上所述，形成第二电荷累积部67B。
[5-2.第二电荷累积部67F的制造工艺]
接下来，将参考图68至图79说明第二电荷累积部67F的制造工艺。再者，下面将仅说明在P型半导体区域101和N型半导体区域102形成在半导体基板上后的制造工艺。
首先，如图68所示，绝缘膜431形成在半导体基板的表面上。这里，作为绝缘膜431的材料，可采用任何材料，只要它可在下电极271和半导体基板之间绝缘，例如，采用SiO2或SiN。
接下来，如图69所示，通过光刻执行图案化，通过干蚀刻法或湿蚀刻法去除绝缘膜43，并且形成连接N型半导体区域102和下电极271的接触孔。
接下来，如图70所示，形成用于下电极271和栅极电极641的多晶硅432。此时，通过接触孔，多晶硅432连接到N型半导体区域102。
接下来，如图71所示，通过光刻法和干蚀刻法去除多晶硅432的不必要部分以形成下电极271和栅极电极641。
再者，如上所述，取代多晶硅432，通过对硅晶格匹配形成相对于硅具有小功函数差的材料或通过外延生长形成硅，能形成下电极271。作为选择，如上所述，能通过形成诸如钛和钨的金属材料而形成下电极271。
接下来，如图72所示，形成电容绝缘膜433。这样，下电极271的整个表面形成有电容绝缘膜433。对于电容绝缘膜433，采用诸如SiN、SiO2、HfO2和ZrO的高介电常数膜。
接下来，如图73所示，用于上电极272的钨434形成在电容绝缘膜433上。
接下来，如图74所示，通过光刻法和干蚀刻法去除钨434的不必要部分以形成上电极272。
再者，如上所述，取代钨434，可形成另外的金属材料而形成上电极272。
接下来，如图75所示，层间绝缘膜435形成在单元像素60A和上层配线282和284之间。对于层间绝缘膜435，例如，采用SiO2。
接下来，如图76所示，通过CMP(化学机械抛光)法平坦化层间绝缘膜435。
接下来，如图77所示，通过去除电容绝缘膜433和层间绝缘膜435，形成连接上电极272和上层配线282的接触孔以及连接栅极电极641和上层配线284的接触孔。
接下来，如图78所示，在具有W、TiN和Ti的三层结构的膜形成在接触孔中后，它们通过CMP法平坦化以形成配线281和283。
接下来，如图79所示，具有Cu、TaN和Ta的三层结构的上层配线282和284形成为分别连接到配线281和283。
如上所述，形成第二电荷累积部67F。
[5-3.第二电荷累积部67G的制造工艺]
接下来，参考图80至图89，说明第二电荷累积部67G的制造工艺。再者，下面，将仅说明在P型半导体区域101和N型半导体区域102形成在半导体基板上后的制造工艺。
首先，如图80所示，沟槽形成在基板半导体的P型半导体区域101中。例如，与诸如STI法的分隔方法类似，该沟槽通过在半导体基板上形成绝缘膜、通过光刻法执行膜的图案化以及通过干蚀刻法将其去除而形成。此外，在半导体基板的表面上，形成将半导体基板和下电极301绝缘的绝缘膜461。作为选择，绝缘膜461可通过在半导体基板的表面上热氧化硅而形成。
接下来，如图81所示，用于下电极301的钨462形成在绝缘膜461上。再者，如上所述，替代钨462，可形成另外的金属材料或多个材料的合金以形成下电极301。
接下来，如图82所示，通过光刻法和干蚀刻法去除钨462的不必要部分以形成下电极301。
接下来，如图83所示，形成电容绝缘膜463。这样，下电极301的表面覆盖有电容绝缘膜463。对于电容绝缘膜463，采用诸如SiN和高k的材料。
接下来，如图84所示，通过光刻法和干蚀刻法或湿蚀刻法去除绝缘膜461和电容绝缘膜463，并且形成连接中间电极302和N型半导体区域102的接触孔。
接下来，如图85所示，形成用于中间电极302的多晶硅464。此时，通过接触孔，多晶硅464连接到N型半导体区域102。
接下来，如图86所示，通过光刻法和干蚀刻法去除多晶硅464的不必要部分以形成中间电极302。
再者，如上所述，取代多晶硅464，通过对硅晶格匹配形成相对于硅具有小功函数差的材料或通过外延生长形成硅，能形成中间电极302。作为选择，如上所述，能通过形成诸如钛和钨的金属材料而形成中间电极302。
接下来，如图87所示，形成电容绝缘膜465。这样，中间电极302的整个表面覆盖有电容绝缘膜465。
接下来，如图88所示，通过光刻法和干蚀刻法去除电容绝缘膜463和电容绝缘膜465以形成连接下电极301和上电极303的接触孔。
接下来，如图89所示，在形成具有W、TiN和Ti的三层结构的膜后，通过光刻法和干蚀刻法去除不必要的部分以形成上电极303。
再者，如上所述，取代钨，可形成另外的金属材料或多个材料的合金以形成上电极303。
如上所述，形成了第二电荷累积部67G。
<6.有关噪声去除处理和计算处理的说明>
从单元像素60A和根据上述变化示例的单元像素，信号按照从第一重置水平N1、第一信号水平S1、第二信号水平S2至第二重置水平N2的顺序输出到垂直信号配线17。随后，在随后诸如图1至图3所示的列处理部13和信号处理部18的信号处理部中，第一重置水平N1、第一信号水平S1、第二信号水平S2和第二重置水平N2经受预定的噪声去除处理和信号处理。下面，将说明在列处理部13中的噪声去除处理和信号处理部18中的计算处理。
首先，例如，将说明结合在列处理部13中的作为噪声去除部分的CDS电路中的处理。作为CDS电路，可采用熟知的电路构造，就是说电路构造没有关系。
图90示出了用于说明在列处理部13中在处理示例1和2的情况下噪声去除处理所提供的时间图。
(处理示例1)
首先，在基于信号读取时传输到FD部分71的光电荷的电压信号S1和基于光电荷传输到FD部分71前的重置水平的电压信号N1之间发现差值。此外，在基于FD部分71、第一电荷累积部66和第二电荷累积部67中累积的光电荷的电压信号S2和基于第二电荷累积部67重置后的重置水平的电压信号N2之间发现差值。当第一差值称为"SN1"且第二差值称为"SN2"时，建立SN1＝S1-N1和SN2＝S2-N2。
因此，在处理示例1中，较早输出的信号S1和N1经受CDS处理以去除重置噪声和像素特有的固定图案噪声，例如，像素中放大晶体管的阈值变化。较晚输出的信号S2和N2经受CDS处理，其中，尽管去除了诸如像素中放大晶体管的阈值变化的像素特有的固定图案噪声，但是没有去除重置噪声。然而，这表示计算处理而不采用帧存储器，并且因此其优点是能简化电路构造且实现低成本。
(处理示例2)
在处理示例2中，诸如帧存储器的存储部分要求采用前面帧的信息。因此，例如于是出现处理示例2中的计算处理采用数据存储部19作为信号处理部18中的存储部分或者采用外部DSP电路中的帧存储器。
更具体而言，首先，基于在信号读取时传输到FD部分71的光电荷的电压信号S1和基于在光电荷传输到FD部分71前的重置水平的电压信号N1之间发现差值。接下来，在基于FD部分71、第一电荷累积部66和第二电荷累积部67中累积的光电荷的电压信号S2和在前面帧中的电压信号N2A之间发现差值。该电压信号N2A表示基于FD部分71、第一电荷累积部66和第二电荷累积部67在前面帧中累积的光电荷重置后的重置水平的信号。当第一差值称为SN1且第二差值称为SN2时，建立SN1＝S1-N1和SN2＝S2-N2A。
因此，在处理示例2中，较晚输出的信号S2和N2经受CDS处理以去除重置噪声和诸如像素中放大晶体管的阈值变化的像素特有的固定图案噪声。在该处理示例2的情况下，尽管要求诸如帧存储器的存储部分，但是与处理示例1相比其优点是能大大地抑制重置噪声。
(处理示例3)
接下来，将说明信号处理部18中的计算处理。首先，当第一差值在预定的范围内时，对每个像素、每多个像素、每种颜色或每个共享单元像素中的特定像素或者在所有像素中统一地计算第一差值和第二差值之比作为增益以产生增益表。随后，第二差值和增益表的乘积计算为第二差值的计算值。
这里，当第一差值称为SN1，第二差值称为SN2，增益称为G，并且第二差值SN2的计算值称为SN2'时，能基于下面的等式(6)和(7)计算增益G和第二差值SN2的计算值SN2'。
G＝SN1/SN2
＝(Cfd+Cgs+Ccap)/Cfd...(6)
SN2′＝G×SN2...(7)
这里，Cfd表示FD部分71的电容值，Cgs表示第一电荷累积部66的电容值，并且Ccap表示第二电荷累积部67的电容值。增益G等于电容率。
图91示出了入射量和第一差值SN1、第二差值SN2和第二差值SN2的计算值SN2'之间的关系。
接下来，如图92A所示，采用事先设定的预定阈值Vt。预定阈值Vt预先设定在一区域中，在该区域中第一差值SN1在光响应性上不饱和，并且该光响应性是线性的。
这里，当第一差值SN1不超过预定阈值Vt时，第一差值SN1输出为处理目标像素的像素信号SN。就是说，在SN1<Vt的情况下，建立SN＝SN1(将SN1代入SN)。当第一差值SN1在预定阈值Vt之上时，第二差值SN2的计算值SN2'输出为处理目标像素的像素信号SN。就是说，在Vt≤SN1的情况下，建立SN＝SN2'(将SN2代入SN)。
(处理示例4)
在接下来的计算处理中，如图92B所示，第一差值SN1在预定范围内的值和第二差值SN2的计算值SN2'以事先设定的比率合成且输出为像素信号SN。
例如，在参考预定阈值Vt的前后范围内，如下所述，第一差值SN1和第二差值SN2的计算值SN2'的合成比以阶段方式(phased manner)变化。如上所述，预定阈值Vt表示在第一差值SN1在光响应性上不饱和且该光响应性为线性的区域中事先设定的值。
在SN1<SN1×0.90的情况下，SN＝SN1
在Vt×0.90≤SN1<Vt×0.94的情况下，SN＝0.9×SN1+0.1×SN2′
在Vt×0.94≤SN1<Vt×0.98的情况下，SN＝0.7×SN1+0.3×SN2′
在Vt×0.98≤SN1<Vt×1.02的情况下，SN＝0.5×SN1+0.5×SN2′
在Vt×1.02≤SN1<Vt×1.06的情况下，SN＝0.3×SN1+0.7×SN2′
在Vt×1.06≤SN1<Vt×1.10的情况下，SN＝0.1×SN1+0.9×SN2′
在Vt×1.10≤SN1的情况下，SN＝SN2′
通过执行这样的计算处理，能执行从低亮度信号到高亮度信号的更加平稳的转换。
<7.参考示例>
上述实施例的主要特征是在单元像素中有两个电荷累积部66和67，并且第二电荷累积部67用每单位面积电容值大于第一电荷累积部66的电容器形成。然而，可以提供这样的效果，即使每单位面积电容值在两个电荷累积部66和67之间是相等的，也能扩展动态范围。这将参考图93说明。
在光敏二极管61的曝光周期中，在相对于光敏二极管61的曝光周期设定到预定比率的周期上，使第二传输栅极部63处于导通状态，从而排出从光敏二极管61溢出的等于或大于预定量的光电荷。
这里，光敏二极管61中的曝光周期称为Tpd，并且第二电荷累积部67中累积从光敏二极管61溢出的光电荷的周期称为Tcap。单元像素以图93所示的时间图操作，以在第二电荷累积部67中限定曝光时间Tcap。通过该操作，能压缩高亮度侧的信息，并且，即使第二电荷累积部67的电容值小于或等于第一电荷累积部66的，也能扩展动态范围。
在读出低亮度的噪声成分和信号成分后，FD部分71暂时重置一次，并且累积在第二电荷累积部67中且从光敏二极管61溢出的光电荷读出为高亮度侧的信号。与其他实施例不同，暂时重置FD部分71的高亮度侧信号不包括第一电荷累积部66中累积的光电荷。
在信号读取时，基于传输到FD部分71的光电荷的电压信号称为S1，基于在光电荷传输到FD部分71前重置水平的电压信号称为N1，并且第一差值称为SN1。再者，基于在FD部分71在紧接着读取前重置的情况下FD部分71、第一电荷累积部66和第二电荷累积部67中累积的光电荷的电压信号称为S3。此外，FD部分71、第一电荷累积部66和第二电荷累积部67的重置水平和重置相当水平(reset suitability level)的电压信号称为N2，第三差值称为SN3，增益称为G，并且第三差值SN3的计算值称为SN3'。随后，下面的计算是可能的。
SN1＝S1-N1
SN3＝S3-N2
G＝SN1/SN3
＝(Cfd+Csg+Ccap)/Cfd
SN3′＝G×SN3×Tpd/Tcap
在光响应性上，当第一差值SN1为不饱和且光响应性为线性的区域中事先设定的预定阈值为Vt时，并且处理目标像素的像素信号为SN时，像素信号SN输出为如下。
在SN1<Vt的情况下，SN＝SN1(将SN1代入SN)
在Vt≤SN1的情况下，SN＝SN3'(将SN3'代入SN)
<8.变化示例>
[8-1.仅由光敏二极管61累积光电荷的示例]
在上面的实施例和变化示例中，从高亮度的光敏二极管61溢出的光电荷通过第一传输栅极部62的溢出通道累积在第一电荷累积部66中，并且，此外，通过第三传输栅极部64的溢出通道累积在第二电荷累积部67中。就是说，本实施例的特征在于从高亮度的光敏二极管61溢出的光电荷累积在光敏二极管61中且进而在第一和第二电荷累积部66和67中。
然而，在上面的像素构造中，由图94A中的操作说明图清楚可见，在光电荷读取周期期间不能执行曝光。因此，作为变化示例，提出了仅由光敏二极管61累积光电荷的像素构造。
甚至在此情况下，并没有改变本公开在光电荷从光敏二极管61读取后分开地采用第一电荷累积部66和第二电荷累积部67累积的主旨。就是说，在光电荷从光敏二极管61读取后，从第一电荷累积部66溢出的光电荷累积在第二电荷累积部67中。因此，其遵循在第一电荷累积部66和第二电荷累积部67之间要求溢出通道。
因此，通过采用仅由光敏二极管61累积光电荷的像素构造，如图94B中的操作说明图所示，能在光电荷读取周期期间执行曝光，并且因此能实现无缝操作，其中在摄取运动图片时曝光周期是不间断的。然而，因为光电荷仅由光敏二极管61累积，所以动态范围由光敏二极管61的饱和电荷量限定。因此，不期待动态范围的显著扩展。
然而，通过分开地采用第一电荷累积部66和第二电荷累积部67累积光电荷，这是本公开的主旨，能减小电荷累积部累积光电荷的总面积。因此，因为能通过总面积的减少扩展光敏二极管61的面积，所以能间接地扩展动态范围。
[8-2.应用第二电荷累积部构造的单元像素的变化示例]
再者，参考图47至图59描述的第二电荷累积部67的构造可应用于与上面的单元像素不同的单元像素。
例如，甚至可应用于其中省略第一电荷累积部66的单元像素。
再者，例如，不仅可应用于如上所述的表面型固态图像传感器的单元像素，而且可应用于诸如后表面型CIS(接触图像传感器)的后表面型固态图像传感器的单元像素。
此外，例如，不仅可应用于采用全域快门功能的固态图像传感器的单元像素，而且可应用于采用卷帘快门功能的固态图像传感器的单元像素。
图95是示出在采用卷帘快门功能的固态图像传感器的单元像素500包括与第二电荷累积部67具有相同构造的电荷累积部(Cap)501的情况下的像素构造的示意图。这里，在图中，相同的附图标记指代对应于图9中的那些部件。
在该单元像素500中，在曝光周期期间从光敏二极管61溢出的光电荷传输到电荷累积部501且累积在电荷累积部501中。随后，累积在光敏二极管61和电荷累积部501中的光电荷通过栅极电极621和631传输到FD部分71，并且FD部分71的电压输出到垂直信号配线17作为信号水平。这样，能扩展图像的动态范围。
图96是示出电荷累积部501的构造示例的示意图。这里，尽管该图示出了与图50中的第二电荷累积部67B相同的构造应用于电荷累积部501的示例，但是上面描述的其他构造同样是可应用的。
[8-3.其他变化示例]
再者，尽管上面的实施例已经描述了本公开应用于其中单元像素布置成矩阵方式的CMOS图像传感器的情况，但是本公开不限于应用于CMOS图像传感器。就是说，本公开可应用于X-Y寻址方案的所有固态成像装置，其中单元像素以矩阵方式二维布置。
再者，本公开不限于应用于检测可见光的入射光量且将其拍摄成图片的固态成像装置，而是可应用于拍摄红外线、X射线或粒子的入射光量的分布为图片的所有固态成像装置。
再者，固态成像装置可形成为一个芯片或形成为统一封装成像部分和信号处理部或光学单元的包括成像功能的模块形式。
再者，本公开中的所有像素是指呈现在图像中各部分的所有像素，而不包括虚拟像素。再者，在本公开中，如果时间差或图像变形充分地小到不引起问题的程度，则可以对每多个行(例如，几十行)高速地扫描，而不同时在所有像素中操作。此外，在本公开中，不仅对呈现在图像中的所有像素，而且对多个预定的行能应用全域快门操作。
此外，上述单元像素中的装置构造的导电类型仅为示例，并且N型和P型可为相反的。再者，存在上面部分的电势或电势的大小关系相反的情况，取决于是否单元像素中运动的主载流子是正空穴或电子。
<9.电子设备>
本公开不限于应用于固态成像装置，而是可应用于采用固态成像装置作为摄像部分(即光电转换部)的所有电子设备，例如：包括数字静态相机和摄影机的成像装置；具有成像功能的便携式终端装置，例如，便携式电话机；以及采用固态成像装置作为图像读取部分的复印机。这里，安装在电子设备中的上述模块方式，即照相机模块，可提供在成像装置中。
图97是示出根据本公开的诸如成像装置的电子设备的构造示例的框图。
如图97所示，根据本公开的成像装置300具有包括透镜组301的光学单元以及图像传感器(或成像装置)302、DSP电路303、帧存储器304、显示装置305、记录装置306、操作单元307和电源单元308。随后，DSP电路303、帧存储器304、显示装置305、记录装置306、操作单元307和电源单元308通过总线309相互连接。
透镜组301输入来自目标的入射光(或图像光)，并且在图像传感器302的成像表面上形成图像。在图像传感器302中，由透镜组301形成在成像表面上的入射光的光量在单元像素中转换成电信号，并且输出为像素信号。
显示装置305包括面板型显示装置，例如液晶显示装置和有机EL(电致发光)显示装置，并且显示图像传感器302中摄取的运动图片或静态图片。记录装置306在诸如录像带和DVD(数字多功能盘)的存储介质中记录图像传感器302中摄取的运动图片或静态图片。
操作单元307在使用者的操作下相对于成像装置中保持的各种功能发出操作指令。电源单元308充分地提供对应于DSP电路303、帧存储器304、显示装置305、记录装置306和操作单元307的操作功率的各种功率至这些供电目标。
能够采用上述构造的成像装置作为包括摄像机、数字静态相机和用于诸如便携式电话的移动装置的相机模块的成像装置。再者，在成像装置中，通过采用根据上面实施例的诸如CMOS图像传感器10的固态成像装置作为图像传感器302，能提供下面的操作效果。
就是说，根据上面实施例的CMOS图像传感器10可由全域曝光实现成像而不变形。因此，可实现为适合于图像变形是不可接受的、摄取高速运动目标图像的情况，或者可适合于摄像中要求同步性的传感应用的情况的成像装置。
再者，与实现全域曝光的现有技术相比，根据上面实施例的CMOS图像传感器10可保持较大的饱和电荷量而不降低暗态或低亮度下摄像的图像质量，换言之，可提高电容值而累积光电荷。再者，当能保持较大的饱和电荷量时，如果要求相等的饱和电荷量，则能通过保持的饱和电荷量降低单元像素的尺寸，并且实现据此的很多像素。因此，能实现高质量的摄取图像。
本公开不限于上面的说明。像素构造，例如，埋入型MOS电容器的溢出通道或表面层部分的导电层没有限制，而是在不脱离本技术范围的情况下，在电路图和时间图中各种变化是可能的。
本领域的技术人员应当理解的是，在权利要求或其等同方案的范围内，根据设计需要和其他因素，可以进行各种修改、结合、部分结合和替换。
本公开包含2012年2月2日提交日本专利局的日本优先权专利申请JP2012-020867和2012年2月6日提交日本专利局的日本优先权专利申请JP2012-022724中公开的相关主题，其全部内容通过引用结合于此。
Claims (11)
1.一种固态成像装置，包括像素阵列部，在该像素阵列部中多个单元像素布置在半导体基板上，其中该多个单元像素的每个包括基于接收的光量产生且累积光电荷的光电转换部和累积该光电荷的第一电荷累积部和第二电荷累积部，所述第一电荷累积部由埋入型MOS电容器形成，并且所述第二电荷累积部由单位面积的电容值大于第一电荷累积部的电容器形成，
其中该第二电荷累积部的第一电极直接连接到该半导体基板，并且其中该第一电极以与该半导体基板晶格匹配的材料形成。
2.根据权利要求1所述的固态成像装置，其中该第二电荷累积部的面对该第一电极的第二电极以金属材料形成，并且该第一电极的上表面和侧表面的至少一部分覆盖有该第二电极。
3.根据权利要求1所述的固态成像装置，其中该半导体基板以硅形成，并且该第一电极以多晶硅或多晶硅的化合物形成。
4.根据权利要求1所述的固态成像装置，其中该第一电极以该半导体基板上外延生长的材料形成。
5.根据权利要求1所述的固态成像装置，其中该第一电荷累积部和第二电荷累积部累积在曝光期间从该光电转换部溢出的电荷。
6.根据权利要求5所述的固态成像装置，
其中能同时曝光该多个单元像素。
7.一种固态成像装置的制造方法，该固态成像装置包括像素阵列部，在该像素阵列部中多个单元像素布置在半导体基板上，其中该多个单元像素的每个包括基于接收的光量产生且累积光电荷的光电转换部和累积该光电荷的第一电荷累积部和第二电荷累积部，所述第一电荷累积部由埋入型MOS电容器形成，并且所述第二电荷累积部由单位面积的电容值大于第一电荷累积部的电容器形成，该方法包括：
第一工艺，在该半导体基板上形成第一绝缘膜；
第二工艺，在该第一绝缘膜上形成接触孔，以连接该半导体基板和该第二电荷累积部的第一电极；
第三工艺，在该第一绝缘膜上形成该第一电极，并且通过该接触孔将该第一电极连接到该半导体基板，并且其中该第一电极以与该半导体基板晶格匹配的材料形成；
第四工艺，形成第二绝缘膜以覆盖该第一电极的上表面和侧表面；以及
第五工艺，形成该第二电荷累积部的面对该第一电极的第二电极。
8.根据权利要求7所述的固态成像装置的制造方法，其中，在该第五工艺中，该第二电极形成为覆盖该第一电极的该上表面和该侧表面的至少一部分，其间插设有该第二绝缘膜。
9.根据权利要求7所述的固态成像装置的制造方法，其中，在该第三工艺中，用于该第一电极的材料通过外延生长形成。
10.一种电子设备，包括：
固态成像装置，包括像素阵列部，在该像素阵列部中多个单元像素布置在半导体基板上，其中该多个单元像素的每个包括基于接收的光量产生且累积光电荷的光电转换部和累积该光电荷的第一电荷累积部和第二电荷累积部，所述第一电荷累积部由埋入型MOS电容器形成，并且所述第二电荷累积部由单位面积的电容值大于第一电荷累积部的电容器形成，其中该第二电荷累积部的第一电极直接连接到该半导体基板，并且其中该第一电极以与该半导体基板晶格匹配的材料形成；以及
信号处理部，对从该单元像素输出的信号执行信号处理。
11.根据权利要求10所述的电子设备，其中该第二电荷累积部的面对该第一电极的第二电极以金属材料形成，并且该第一电极的上表面和侧表面的至少一部分覆盖有该第二电极。
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