JPWO2017169882A1 - 撮像素子、撮像素子の製造方法、及び、電子機器 - Google Patents

撮像素子、撮像素子の製造方法、及び、電子機器 Download PDF

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Abstract

本技術は、画素内に容量素子を設ける場合に、撮像素子の感度の低下を抑制することができるようにする撮像素子、撮像素子の製造方法、及び、電子機器に関する。
撮像素子は、光電変換素子と、前記光電変換素子により生成された電荷を蓄積する容量素子とを画素内に備え、前記容量素子は、複数のトレンチが設けられている第１の電極と、前記画素内のトランジスタのゲート電極に接続されているコンタクトより断面積が小さく、各前記トレンチ内に埋め込まれている複数の第２の電極と、各前記トレンチ内において、前記第１の電極と前記第２の電極の間に配置されている第１の絶縁膜とを備える。本技術は、例えば、裏面照射型のＣＭＯＳイメージセンサに適用できる。

Description

本技術は、撮像素子、撮像素子の製造方法、及び、電子機器に関し、特に、画素内に電荷蓄積用の容量素子を設ける場合に用いて好適な撮像素子、撮像素子の製造方法、及び、電子機器に関する。
従来、フォトダイオードから溢れた電荷を蓄積する容量素子を画素内に設けることにより、撮像素子のダイナミックレンジを拡大する撮像素子が提案されている（例えば、特許文献１参照）。
特開２００５−３２８４９３号公報
しかしながら、画素内に容量素子を設けると、その分だけフォトダイオードの受光面積が狭くなり、撮像素子の感度が低下する。
そこで、本技術は、画素内に容量素子を設ける場合に、撮像素子の感度の低下を抑制できるようにするものである。
本技術の第１の側面の撮像素子は、光電変換素子と、前記光電変換素子により生成された電荷を蓄積する容量素子とを画素内に備え、前記容量素子は、複数の第１のトレンチが設けられている第１の電極と、前記画素内のトランジスタのゲート電極に接続されているコンタクトより断面積が小さく、各前記第１のトレンチ内に埋め込まれている複数の第２の電極と、各前記第１のトレンチ内において、前記第１の電極と前記第２の電極の間に配置されている第１の絶縁膜とを備える。
前記第１の電極を、前記光電変換素子の入射面側と反対側に配置されている配線層において前記光電変換素子と垂直方向に重なる位置に配置することができる。
前記第１の電極を前記画素のマイナス電源側に接続し、各前記第２の電極を前記画素のプラス電源側に接続することができる。
前記第１の電極を前記画素のプラス電源側に接続し、各前記第２の電極を前記画素のマイナス電源側に接続することができる。
前記第１の電極を、前記光電変換素子と垂直方向に重ならない位置に配置することができる。
前記第１の電極を、前記光電変換素子が配置されている半導体基板内に配置することができる。
前記容量素子には、複数の第２のトレンチが設けられ、前記半導体基板に積層されている配線層において前記第１の電極と垂直方向に重なる位置に配置され、各前記第２の電極に電気的に接続されている第３の電極と、前記コンタクトより断面積が小さく、各前記第２のトレンチ内に埋め込まれ、前記第１の電極に電気的に接続されている複数の第４の電極と、各前記第２のトレンチ内において、前記第３の電極と前記第４の電極の間に配置されている第２の絶縁膜とをさらに設けることができる。
前記第１の電極を、配線層に配置することができる。
前記光電変換素子が配置されている半導体基板内において、前記第１の電極と垂直方向に重なる位置に配置され、各前記第２の電極と電気的に接続されている第３の電極と、前記第１の電極と前記第２の電極の間に配置されている第２の絶縁膜とをさらに設けることができる。
各前記第２の電極が前記第１の電極と対向する部分の面積の合計を、前記第１の電極において前記第２の電極が配置されている領域の面積より大きくすることができる。
各前記第１のトレンチを、自己組織化リソグラフィ技術を用いて形成することができる。
本技術の第２の側面の撮像素子の製造方法は、画素内に第１の電極を形成する第１の電極形成工程と、前記第１の電極に、前記画素内のトランジスタのゲート電極に接続されているコンタクト形成用のトレンチより開口面積が小さい複数のトレンチを形成するトレンチ形成工程と、各前記トレンチの内面に絶縁膜を形成する絶縁膜形成工程と、各前記トレンチ内に第２の電極を埋め込む第２の電極形成工程とを含む。
前記第１の電極形成工程において、前記画素内の光電変換素子の入射面側と反対側に配置されている配線層において前記光電変換素子と垂直方向に重なる位置に前記第１の電極を形成させることができる。
前記第１の電極形成工程において、前記画素内の光電変換素子と垂直方向に重ならない位置に前記第１の電極を形成させることができる。
前記第１の電極形成工程において、前記光電変換素子が配置されている半導体基板内に前記第１の電極を形成させることができる。
前記第１の電極形成工程において、配線層に前記第１の電極を形成させることができる。
各前記第２の電極が前記第１の電極と対向する部分の面積の合計を、前記第１の電極において前記第２の電極が配置されている領域の面積より大きくさせることができる。
前記トレンチ形成工程において、自己組織化リソグラフィ技術を用いて各前記トレンチを形成させることができる。
本技術の第３の側面の電子機器は、撮像素子と、前記撮像素子から出力される信号を処理する信号処理部とを備え、前記撮像素子は、光電変換素子と、前記光電変換素子により生成された電荷を蓄積する容量素子とを画素内に備え、前記容量素子は、複数のトレンチが設けられている第１の電極と、前記画素内のトランジスタのゲート電極に接続されているコンタクトより断面積が小さく、各前記トレンチ内に埋め込まれている複数の第２の電極と、各前記トレンチ内において、前記第１の電極と前記第２の電極の間に配置されている絶縁膜とを備える。
本技術の第１の側面においては、複数の第１のトレンチが設けられている第１の電極と、画素内のトランジスタのゲート電極に接続されているコンタクトより断面積が小さく、各前記第１のトレンチ内に埋め込まれている複数の第２の電極と、各前記第１のトレンチ内において、前記第１の電極と前記第２の電極の間に配置されている第１の絶縁膜とからなる容量素子に、光電変換素子により生成された電荷が蓄積される。
本技術の第２の側面においては、画素内に第１の電極が形成され、前記第１の電極に、前記画素内のトランジスタのゲート電極に接続されているコンタクト形成用のトレンチより開口面積が小さい複数のトレンチが形成され、各前記トレンチの内面に絶縁膜が形成され、各前記トレンチ内に第２の電極が埋め込まれる。
本技術の第３の側面においては、複数のトレンチが設けられている第１の電極と、画素内のトランジスタのゲート電極に接続されているコンタクトより断面積が小さく、各前記トレンチ内に埋め込まれている複数の第２の電極と、各前記トレンチ内において、前記第１の電極と前記第２の電極の間に配置されている第１の絶縁膜とからなる容量素子に、光電変換素子により生成された電荷が蓄積される。
本技術の第１の側面乃至第３の側面によれば、画素内に容量素子を設ける場合に、撮像素子の感度の低下を抑制することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用した撮像素子の構成例を示す図である。 図１の撮像素子の画素の第１の構成例を示す回路図である。 図２の画素の動作を説明するためのタイミングチャートである。 画素の第１の実施の形態を模式的に示す平面図である。 画素の第１の実施の形態を模式的に示す平面図である。 画素の第１の実施の形態を模式的に示す断面図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 本技術を適用したトレンチ型キャパシタと、プレーナ型キャパシタとの上部電極の表面積を比較したグラフである。 画素の第２の実施の形態を模式的に示す平面図である。 画素の第２の実施の形態を模式的に示す平面図である。 画素の第２の実施の形態を模式的に示す断面図である。 画素の第３の実施の形態を模式的に示す平面図である。 画素の第４の実施の形態を模式的に示す平面図である。 画素の第４の実施の形態を模式的に示す断面図である。 画素の第５の実施の形態を模式的に示す断面図である。 画素の第６の実施の形態を模式的に示す断面図である。 図１の撮像素子の画素の第２の構成例を示す回路図である。 固体撮像素子の使用例を示す図である。 電子機器の構成例を示すブロック図である。
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本技術が適用される撮像素子
２．第１の実施の形態（光電変換素子と垂直方向に重なる領域に容量素子を設けた例１）
３．第２の実施の形態（光電変換素子と垂直方向に重なる領域に容量素子を設けた例２）
４．第３の実施の形態（光電変換素子と垂直方向に重なる領域に容量素子を設けた例３）
５．第４の実施の形態（光電変換素子と垂直方向に重ならない領域に容量素子を設けた例１）
６．第５の実施の形態（光電変換素子と垂直方向に重ならない領域に容量素子を設けた例２）
７．第６の実施の形態（光電変換素子と垂直方向に重ならない領域に容量素子を設けた例３）
８．変形例
９．固体撮像素子の使用例
＜１．本技術が適用される撮像素子＞
まず、図１乃至図３を参照して、本技術が適用される撮像素子の構成例について説明する。
図１は、本技術を適用した撮像素子１０の構成例を示すブロック図である。
撮像素子１０は、画素領域１１、垂直駆動回路１２、カラム信号処理回路１３、水平駆動回路１４、出力回路１５、及び、制御回路１６を備える。
画素領域１１は、図示しない光学系により集光される光を受光する受光面である。画素領域１１には、複数の画素２１が行列状に配置されており、それぞれの画素２１は、水平信号線２２を介して行ごとに垂直駆動回路１２に接続されるとともに、垂直信号線２３を介して列ごとにカラム信号処理回路１３に接続される。複数の画素２１は、それぞれ受光する光の量に応じたレベルの画素信号をそれぞれ出力し、それらの画素信号から、画素領域１１に結像する被写体の画像が構築される。
垂直駆動回路１２は、画素領域１１に配置される複数の画素２１の行ごとに順次、それぞれの画素２１を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線２２を介して画素２１に供給する。例えば、垂直駆動回路１２は、画素領域１１の各画素２１の露光時間、読出し走査等の制御を行う。また、例えば、垂直駆動回路１２は、後述するように、画素領域１１の各画素２１の画素信号の読出し走査を複数並行に行うとともに、各読出し走査の読出し行を移動するタイミングを、他の読出し走査の読出し行の位置に基づいて制御する。
カラム信号処理回路１３は、複数の画素２１から垂直信号線２３を介して出力される画素信号に対してＣＤＳ（Correlated Double Sampling：相関２重サンプリング）処理を施すことにより、画素信号のＡＤ変換を行うとともにリセットノイズを除去する。例えば、カラム信号処理回路１３は、画素２１の列数に応じた複数のカラム処理部（不図示）を備え、画素２１の列ごとに並列にＣＤＳ処理を行うことができる。
水平駆動回路１４は、画素領域１１に配置される複数の画素２１の列ごとに順次、カラム信号処理回路１３から画素信号を出力信号線２４に出力させるための駆動信号を、カラム信号処理回路１３に供給する。
出力回路１５は、水平駆動回路１４の駆動信号に従ったタイミングでカラム信号処理回路１３から出力信号線２４を介して供給される画素信号を増幅し、後段の信号処理回路に出力する。
制御回路１６は、撮像素子１０内の各部の駆動を制御する。例えば、制御回路１６は、各部の駆動周期に従ったクロック信号を生成して、各部に供給する。
図２は、撮像素子１０の画素領域１１に配置される画素２１の構成例を示す回路図である。
画素２１は、光電変換素子１０１、転送ゲート部１０２、ＦＤ（フローティングディフュージョン）部１０３、第１リセットゲート部１０４、第２リセットゲート部１０５、ノード部１０６、容量素子１０７、増幅トランジスタ１０８、選択トランジスタ１０９、及び、オーバーフローゲート部１１０を備える。
本技術を適用した撮像素子１０は、例えば、画素２１内に容量素子１０７を備えることを特徴とする。画素２１内に容量素子１０７を備えることにより、例えば、撮像素子１０は、各画素２１の光電変換素子１０１で発生した電荷を、同時に容量素子１０７に転送して蓄積するグローバルシャッタ撮影動作を行うことが可能になる。また、例えば、撮像素子１０は、光電変換素子１０１に過大な光が入射した場合に光電変換素子１０１から溢れた電荷を容量素子１０７に蓄積し、この溢れた電荷をも画像データとして利用するワイドダイナミックレンジ撮影動作を行うことが可能になる。
また、画素２１に対して、図１の水平信号線２２として、複数の信号線が、例えば画素行毎に配線される。そして、図１の垂直駆動回路１２から複数の信号線を介して、駆動信号ＴＲＧ、ＲＳＴ１、ＲＳＴ２、ＳＥＬ、ＯＦＧが供給される。これらの駆動信号は、画素２１の各トランジスタがＮＭＯＳトランジスタなので、高レベル（例えば、電源電圧ＶＤＤ）の状態がアクティブ状態となり、低レベルの状態（例えば、電源電圧ＶＳＳ）が非アクティブ状態となる信号である。
なお、以下、駆動信号がアクティブ状態になることを、駆動信号がオンするとも称し、駆動信号が非アクティブ状態になることを、駆動信号がオフするとも称する。
光電変換素子１０１は、例えば、ＰＮ接合のフォトダイオードからなる。光電変換素子１０１は、受光した光量に応じた電荷を生成し、蓄積する。
転送ゲート部１０２は、光電変換素子１０１とＦＤ部１０３との間に接続されている。転送ゲート部１０２のゲート電極には、駆動信号ＴＲＧが印加される。駆動信号ＴＲＧがオンすると、転送ゲート部１０２が導通状態になり、光電変換素子１０１に蓄積されている電荷が、転送ゲート部１０２を介してＦＤ部１０３に転送される。
また、転送ゲート部１０２のゲート電極の下には、オーバーフローパスが形成されている。そして、転送ゲート部１０２が非導通状態の場合でも、光電変換素子１０１の電荷量が飽和電荷量を超えたとき、光電変換素子１０１から溢れた電荷が、転送ゲート部１０２のオーバーフローパスを介して、ＦＤ部１０３に転送される。
ＦＤ部１０３は、電荷を電圧信号に電荷電圧変換して出力する。
第１リセットゲート部１０４は、電源ＶＤＤとノード部１０６との間に接続されている。第１リセットゲート部１０４のゲート電極には、駆動信号ＲＳＴ１が印加される。駆動信号ＲＳＴ１がオンすると、第１リセットゲート部１０４が導通状態になり、ノード部１０６の電位が、電源電圧ＶＤＤのレベルにリセットされる。
第２リセットゲート部１０５は、ＦＤ部１０３とノード部１０６との間に接続されている。第２リセットゲート部１０５のゲート電極には、駆動信号ＲＳＴ２が印加される。駆動信号ＲＳＴ２がオンすると、第２リセットゲート部１０５が導通状態になり、ＦＤ部１０３、ノード部１０６、及び、容量素子１０７のポテンシャルが結合する。
容量素子１０７は、例えば、キャパシタからなり、光電変換素子１０１により生成された電荷が蓄積される。容量素子１０７の一方の電極は、ノード部１０６に接続されており、対向電極は、画素２１のプラス電源である電源ＶＤＤ側、又は、画素２１のマイナス電源である電源ＶＳＳ（不図示）側に接続される。
増幅トランジスタ１０８は、ゲート電極がＦＤ部１０３に接続され、ドレイン電極が電源ＶＤＤに接続されており、ＦＤ部１０３に保持されている電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ１０８は、ソース電極が選択トランジスタ１０９を介して垂直信号線２３に接続されることにより、当該垂直信号線２３の一端に接続される定電流源（不図示）とソースフォロワ回路を構成する。
選択トランジスタ１０９は、増幅トランジスタ１０８のソース電極と垂直信号線２３との間に接続されている。選択トランジスタ１０９のゲート電極には、駆動信号ＳＥＬが印加される。駆動信号ＳＥＬがオンすると、選択トランジスタ１０９が導通状態になり、画素２１が選択状態となる。これにより、増幅トランジスタ１０８から出力される画素信号が、選択トランジスタ１０９を介して、垂直信号線２３に出力される。
オーバーフローゲート部１１０は、電源ＶＤＤと光電変換素子１０１との間に接続されている。オーバーフローゲート部１１０のゲート電極には、駆動信号ＯＦＧが印加される。駆動信号ＯＦＧがオンすると、オーバーフローゲート部１１０が導通状態になり、光電変換素子１０１の電荷が排出され、光電変換素子１０１がリセットされる。
なお、以下、各ゲート部又は各トランジスタが導通状態になることを、各ゲート部又は各トランジスタがオンするともいい、各ゲート部又は各トランジスタが非導通状態になることを、各ゲート部又は各トランジスタがオフするともいう。
｛画素２１の動作｝
次に、図３のタイミングチャートを参照して、画素２１の動作について説明する。なお、図３には、撮像素子１０の動作の一例として、上述したワイドダイナミックレンジ撮影動作のタイミングチャートが示されている。また、図３には、駆動信号ＲＳＴ１、ＲＳＴ２、ＯＦＧ、ＴＲＧのタイミングチャートが示されている。
この処理は、例えば、画素領域１１の画素行毎、又は、複数の画素行毎に、所定の走査順で行われる。
時刻ｔ１において、駆動信号ＲＳＴ１、ＯＦＧがオンし、第１リセットゲート部１０４、オーバーフローゲート部１１０がオンする。また、時刻ｔ１の時点で、駆動信号ＲＳＴ２がオンしており、第２リセットゲート部１０５がオンしているため、ＦＤ部１０３、ノード部１０６、及び、容量素子１０７のポテンシャルが結合している。従って、第１リセットゲート部１０４がオンすることにより、ＦＤ部１０３、ノード部１０６、及び、容量素子１０７のポテンシャルが結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。また、オーバーフローゲート部１１０がオンすることにより、光電変換素子１０１に蓄積されている電荷が、オーバーフローゲート部１１０を介して排出され、光電変換素子１０１がリセットされる。
時刻ｔ２において、駆動信号ＴＲＧがオンし、転送ゲート部１０２がオンする。これにより、光電変換素子１０１に残留している電荷が、転送ゲート部１０２を介して、ＦＤ部１０３、ノード部１０６、及び、容量素子１０７のポテンシャルが結合した領域に転送される。
時刻ｔ３において、駆動信号ＴＲＧがオフし、転送ゲート部１０２がオフする。
時刻ｔ４において、駆動信号ＲＳＴ１がオフし、第１リセットゲート部１０４がオフする。
時刻ｔ５において、駆動信号ＯＦＧがオフし、オーバーフローゲート部１１０がオフする。これにより、光電変換素子１０１への電荷の蓄積が開始され、露光期間が開始する。
そして、時刻ｔ５の直後の時刻ｔａにおいて、駆動信号ＳＥＬ（不図示）がオンし、選択トランジスタ１０９がオンする。これにより、ＦＤ部１０３、ノード部１０６、及び、容量素子１０７のポテンシャルを結合した領域の電位に基づく信号Ｎ２が、増幅トランジスタ１０８及び選択トランジスタ１０９を介して垂直信号線２３に出力される。信号Ｎ２は、ＦＤ部１０３、ノード部１０６、及び、容量素子１０７のポテンシャルを結合した領域のリセットした状態における電位に基づく信号となる。
その後、駆動信号ＳＥＬがオフし、信号Ｎ２の読み出しが停止する。
露光期間中、光電変換素子１０１が飽和する前は、光電変換素子１０１で発生した電荷は、光電変換素子１０１に蓄積される。一方、入射光が強く、光電変換素子１０１が飽和し、光電変換素子１０１から溢れた電荷は、転送ゲート部１０２のオーバーフローパス及び第２リセットゲート部１０５を介して、容量素子１０７に転送される。これにより、露光期間中に光電変換素子１０１から溢れた電荷が、容量素子１０７に蓄積される。
時刻ｔ６において、駆動信号ＲＳＴ２がオフし、第２リセットゲート部１０５がオフする。
そして、時刻ｔ６と時刻ｔ７の間の時刻ｔｂにおいて、駆動信号ＳＥＬ（不図示）がオンし、選択トランジスタ１０９がオンする。これにより、ＦＤ部１０３の電位に基づく信号Ｎ１が、増幅トランジスタ１０８及び選択トランジスタ１０９を介して垂直信号線２３に出力される。信号Ｎ１は、ＦＤ部１０３をリセットした状態における電位に基づく信号となる。
その後、駆動信号ＳＥＬがオフし、信号Ｎ１の読み出しが停止する。
時刻ｔ７において、駆動信号ＴＲＧがオンし、転送ゲート部１０２がオンする。これにより、露光期間が終了し、露光期間中に光電変換素子１０１に蓄積された電荷が、転送ゲート部１０２を介して、ＦＤ部１０３に転送される。
時刻ｔ８において、駆動信号ＴＲＧがオフし、転送ゲート部１０２がオフする。これにより、光電変換素子１０１からＦＤ部１０３への電荷の転送が停止する。
そして、時刻ｔ８と時刻ｔ９の間の時刻ｔｃにおいて、駆動信号ＳＥＬ（不図示）がオンし、選択トランジスタ１０９がオンする。これにより、ＦＤ部１０３の電位に基づく信号Ｓ１が、増幅トランジスタ１０８及び選択トランジスタ１０９を介して垂直信号線２３に出力される。信号Ｓ１は、露光期間中に光電変換素子１０１に蓄積された電荷に基づく信号となる。従って、信号Ｓ１は、光電変換素子１０１から溢れて容量素子１０７に転送された電荷による成分は含まない。
その後、駆動信号ＳＥＬがオフし、信号Ｓ１の読み出しが停止する。
時刻ｔ９において、駆動信号ＲＳＴ２がオンし、第２リセットゲート部１０５がオンする。これにより、ＦＤ部１０３、ノード部１０６、及び、容量素子１０７のポテンシャルが結合し、ＦＤ部１０３及び容量素子１０７に蓄積されている電荷が、ポテンシャルが結合した領域に蓄積される。
そして、時刻ｔ９と時刻ｔ１０の間の時刻ｔｄにおいて、駆動信号ＳＥＬ（不図示）がオンし、選択トランジスタ１０９がオンする。これにより、ＦＤ部１０３、ノード部１０６、及び、容量素子１０７のポテンシャルが結合した領域の電位に基づく信号Ｓ２が、増幅トランジスタ１０８及び選択トランジスタ１０９を介して垂直信号線２３に出力される。信号Ｓ２は、光電変換素子１０１から溢れて容量素子１０７に転送された電荷を含めて、露光期間中に光電変換素子１０１で生成された電荷に基づく信号となる。
その後、駆動信号ＳＥＬがオフし、信号Ｓ２の読み出しが停止する。
時刻ｔ１０において、駆動信号ＲＳＴ１、ＯＦＧがオンし、第１リセットゲート部１０４、オーバーフローゲート部１１０がオンする。これにより、ＦＤ部１０３、ノード部１０６、及び、容量素子１０７のポテンシャルが結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。また、光電変換素子１０１に蓄積されている電荷が、オーバーフローゲート部１１０を介して排出され、光電変換素子１０１がリセットされる。
時刻ｔ１１において、駆動信号ＲＳＴ１がオフし、第１リセットゲート部１０４がオフする。
時刻ｔ１２において、駆動信号ＯＦＧがオフし、オーバーフローゲート部１１０がオフする。
その後、時刻ｔ１乃至時刻ｔ１２の動作が繰り返し実行される。
例えば、撮像素子１０のカラム信号処理回路１３（図１）は、信号Ｓ１と信号Ｎ１の差分をとることにより、信号ＳＮ１を生成する。信号ＳＮ１は、信号Ｓ１からリセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズを除去した信号となる。
また、例えば、カラム信号処理回路１３は、信号Ｓ２と信号Ｎ２の差分をとることにより、信号ＳＮ２を生成する。信号ＳＮ２は、信号Ｓ２からリセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズを除去した信号となる。
そして、例えば、出力回路１５の後段の信号処理回路では、画素毎に入射光量に応じて信号ＳＮ１と信号ＳＮ２を選択したり、画素毎に入射光量に基づく比率で信号ＳＮ１と信号ＳＮ２を合成したりすることにより、撮像素子１０のダイナミックレンジを拡大する。例えば、信号処理回路は、入射光量が所定の閾値未満の場合、信号ＳＮ１に基づいて画素信号を生成し、入射光量が所定の閾値以上の場合、信号ＳＮ２に基づいて画素信号を生成する。或いは、例えば、信号処理回路は、入射光量が小さいほど信号ＳＮ１の比率を高くし、入射光量が大きいほど信号ＳＮ２の比率を高くして、信号ＳＮ１と信号ＳＮ２を合成することにより、画素信号を生成する。
これにより、感度やＳＮ比を良好に保ちつつ、画素信号の飽和レベルを拡大し、ダイナミックレンジを拡大することができる。
＜２．第１の実施の形態＞
次に、図４乃至図１９を参照して、本技術の第１の実施の形態について説明する。
｛画素２１ａの構成例｝
図４乃至図６は、撮像素子１０の画素２１の第１の実施の形態である画素２１ａの構成例を示している。図４及び図５は、画素２１ａの構成例を模式的に示す平面図であり、図４は、第２配線層１３５及び第３配線層１３６を除いた図であり、図５は、第２配線層１３５及び第３配線層１３６を追加した図である。図６は、図４の画素２１ａのＡ−Ａ’方向の断面を模式的に示している。
なお、以下、図６内の縦方向を画素２１ａの垂直方向とし、半導体基板１２１側を画素２１ａの下側とし、配線層１２２側を画素２１ａの上側とする。また、以下、画素２１ａの水平方向（平面方向）において、図４及び図５内の縦方向を画素２１ａの縦方向とし、横方向を画素２１ａの横方向とする。
まず、図４及び図５を参照して、画素２１ａの水平方向の配置について主に説明する。
図４及び図５に示されるように、画素２１ａの大部分は光電変換素子１０１により占められている。また、光電変換素子１０１と垂直方向に重なるように、下部電極１０７Ａが配置されている。すなわち、光電変換素子１０１の上面（入射面と反対側の面）の右側の大部分を覆うように、矩形の下部電極１０７Ａが配置されている。下部電極１０７Ａの上には、複数の上部電極１０７Ｂが２次元に配置されている。なお、図内では下部電極１０７Ａの断面が矩形により示されているが、実際には略円形となる。
また、下部電極１０７Ａの上面の図内の右上隅には、コンタクト１０７Ｄが接続されている。光電変換素子１０１の上方の図内の左上隅には、転送ゲート部１０２のゲート電極１０２Ａが配置されている。ゲート電極１０２Ａの上面には、コンタクト１０２Ｂが接続されている。
光電変換素子１０１の図内の左斜め上方向には、ＦＤ部１０３が配置されている。ＦＤ部１０３の上面には、コンタクト１０３Ａが接続されている。
ＦＤ部１０３の図内の右側には、第２リセットゲート部１０５のゲート電極１０５Ａ、コンタクト１０６Ａ、第１リセットゲート部１０４のゲート電極１０４Ａ、コンタクト１３２Ａ、及び、コンタクト１３３Ａが、横方向に並ぶように配置されている。ゲート電極１０５Ａの上面には、コンタクト１０５Ｂが接続されている。ゲート電極１０４Ａの上面には、コンタクト１０４Ｂが接続されている。
ＦＤ部１０３の図内の下側には、オーバーフローゲート部１１０のゲート電極１１０Ａ、コンタクト１３２Ｂ、増幅トランジスタ１０８のゲート電極１０８Ａ、選択トランジスタ１０９のゲート電極１０９Ａ、コンタクト２３Ａが、縦方向に並ぶように配置されている。ゲート電極１１０Ａの上面には、コンタクト１１０Ｂが接続されている。ゲート電極１０８Ａの上面には、コンタクト１０８Ｂが接続されている。ゲート電極１０９Ａの上面には、コンタクト１０９Ｂが接続されている。
なお、図内では、各コンタクトの断面が矩形により示されているが、実際には略円形となる。
また、第１配線層１３４（図６）の配線１３４Ａにより、各上部電極１０７Ｂとコンタクト１０６Ａが接続されている。第１配線層１３４の配線１３４Ｂにより、コンタクト１０７Ｄとコンタクト１３３Ａが接続されている。
第１配線層１３４の配線１３４Ｃにより、コンタクト１０３Ａとコンタクト１０８Ｂが接続されている。従って、コンタクト１０３Ａ、配線１３４Ｃ、及び、コンタクト１０８Ｂを介して、ＦＤ部１０３と増幅トランジスタ１０８のゲート電極１０８Ａが電気的に接続されている。
第２配線層１３５（図６）の配線１３５Ａは、コンタクト１０５Ｂに接続されている。そして、コンタクト１０５Ｂ及び配線１３５Ａを介して、第２リセットゲート部１０５のゲート電極１０５Ａと垂直駆動回路１２が電気的に接続されている。
第２配線層１３５の配線１３５Ｂは、コンタクト１０４Ｂに接続されている。そして、コンタクト１０４Ｂ及び配線１３５Ｂを介して、第１リセットゲート部１０４のゲート電極１０４Ａと垂直駆動回路１２が電気的に接続されている。
第２配線層１３５の配線１３５Ｃは、コンタクト１０２Ｂに接続されている。そして、コンタクト１０２Ｂ及び配線１３５Ｃを介して、転送ゲート部１０２のゲート電極１０２Ａと垂直駆動回路１２が電気的に接続されている。
第２配線層１３５の配線１３５Ｄは、コンタクト１１０Ｂに接続されている。そして、コンタクト１１０Ｂ及び配線１３５Ｄを介して、オーバーフローゲート部１１０のゲート電極１１０Ａと垂直駆動回路１２が電気的に接続されている。
第２配線層１３５の配線１３５Ｅは、コンタクト１０９Ｂに接続されている。そして、コンタクト１０９Ｂ及び配線１３５Ｅを介して、選択トランジスタ１０９のゲート電極１０９Ａと垂直駆動回路１２が電気的に接続されている。
第３配線層１３６（図６）の配線１３６Ａは、垂直信号線２３を構成し、コンタクト２３Ａに接続されている。従って、選択トランジスタ１０９のソース電極が、コンタクト２３Ａを介して、垂直信号線２３に電気的に接続されている。
第３配線層１３６の配線１３６Ｂは、コンタクト１３２Ａ及びコンタクト１３２Ｂに接続されている。そして、コンタクト１３２Ａ及び配線１３６Ｂを介して、第１リセットゲート部１０４のドレイン電極と電源ＶＤＤが電気的に接続されている。また、コンタクト１３２Ｂ及び配線１３６Ｂを介して、増幅トランジスタ１０８のドレイン電極及びオーバーフローゲート部１１０のドレイン電極と電源ＶＤＤが電気的に接続されている。
次に、図６を参照して、図４の画素２１ａのＡ−Ａ’方向の垂直方向の配置について主に説明する。
画素２１ａにおいては、半導体基板１２１の下面（入射面）側から光が入射する。また、半導体基板１２１の下面（光電変換素子１０１の入射面）と反対側の上面側に配線層１２２が積層されている。従って、画素２１ａを備える撮像素子１０は、裏面照射型のＣＭＯＳイメージセンサを構成する。
半導体基板１２１のＰ型ウエル層１３１には、Ｎ型埋め込み層が埋め込まれており、このＮ型埋め込み層により埋め込み型の光電変換素子１０１が形成されている。
また、Ｐ型ウエル層１３１の表面付近には、Ｎ＋型層からなるＦＤ部１０３、Ｎ＋型層からなるノード部１０６、Ｎ＋型層からなる電源部１３２、及び、Ｐ＋型層からなる電源部１３３が形成されている。
配線層１２２においては、層間絶縁膜１３７内に、ゲート電極、電極、コンタクト、及び、第１配線層１３４乃至第３配線層１３６が形成されている。
具体的には、光電変換素子１０１の上には、絶縁膜１０７Ｅを介して下部電極１０７Ａが配置されている。下部電極１０７Ａの上面には、断面が略円形の複数のトレンチが形成されており、上部電極１０７Ｂが、絶縁膜１０７Ｃを介して各トレンチに埋め込まれている。このトレンチ内において絶縁膜１０７Ｃを介して下部電極１０７Ａと上部電極１０７Ｂが対向する領域により、複数のＭＩＭ（Metal-Insulator-Metal）型又はＭＯＭ（Metal-Oxide-Metal）型のトレンチ型キャパシタが構成される。そして、この複数のトレンチ型キャパシタにより、画素２１ａの容量素子１０７が構成される。
転送ゲート部１０２のゲート電極１０２Ａは、光電変換素子１０１とＦＤ部１０３の間において、絶縁膜１０２Ｃを介して、Ｐ型ウエル層１３１の上方に配置されている。ゲート電極１０２Ａの上面には、コンタクト１０２Ｂが接続されている。
第２リセットゲート部１０５のゲート電極１０５Ａは、ＦＤ部１０３とノード部１０６の間において、絶縁膜１０５Ｃを介して、Ｐ型ウエル層１３１の上方に配置されている。ゲート電極１０５Ａの上面には、コンタクト１０５Ｂが接続されている。
第１リセットゲート部１０４のゲート電極１０４Ａは、ノード部１０６と電源部１３２の間において、絶縁膜１０４Ｃを介して、Ｐ型ウエル層１３１の上方に配置されている。ゲート電極１０４Ａの上面には、コンタクト１０４Ｂが接続されている。
ＦＤ部１０３、電源部１３２、電源部１３３の上面には、それぞれコンタクト１０３Ａ、コンタクト１３２Ａ、コンタクト１３３Ａが接続されている。
また、各コンタクト、及び、上部電極１０７Ｂの上層に、下から順に第１配線層１３４、第２配線層１３５、第３配線層が積層されている。
そして、上部電極１０７Ｂとノード部１０６とが、配線１３４Ａ及びコンタクト１０６Ａを介して電気的に接続されている。電源部１３２は、コンタクト１３２Ａ、及び、第１配線層１３４乃至第３配線層１３６を介して、画素２１ａのプラス電源である電源ＶＤＤ（不図示）に電気的に接続されている。従って、上部電極１０７Ｂは、ノード部１０６及び第１リセットゲート部１０４を介して、電源ＶＤＤ側に接続されている。
また、下部電極１０７Ａと電源部１３３とが、コンタクト１０７Ｄ、配線１３４Ｂ、及び、コンタクト１３３Ａを介して電気的に接続されている。電源部１３３は、Ｐ型ウエル層１３１を介してグラウンドに接続されており、画素２１ａのマイナス電源である電源ＶＳＳを構成する。従って、下部電極１０７Ａは、電源ＶＳＳ側に接続されている。
ゲート電極１０２Ａ、１０４Ａ、１０５Ａ、１０８Ａ、１０９Ａ、１１０Ａ、及び、下部電極１０７Ａは、例えば、ポリシリコン等の導電部材により形成される。
コンタクト２３Ａ、１０２Ｂ、１０３Ａ、１０４Ｂ、１０５Ｂ、１０６Ａ、１０７Ｄ、１０８Ｂ、１０９Ｂ、１１０Ｂ、１３２Ａ、１３２Ｂ、１３３Ａは、例えば、タングステン等のメタルにより形成される。
絶縁膜１０７Ｃには、例えば、Ｈｉｇｈ−ｋ等の高誘電率の絶縁膜が用いられる。絶縁膜１０７Ｃに適用可能なＨｉｇｈ−ｋの素材には、例えば、窒化シリコン（ＳｉＮ）、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）、酸化タンタル（Ｔａ2Ｏ5）、酸化チタン（ＴｉＯ2）、酸化ランタン（Ｌａ2Ｏ3）、酸化プラセオジム（Ｐｒ2Ｏ3）、酸化セリウム（ＣｅＯ2）、酸化ネオジム（Ｎｄ2Ｏ3）、酸化プロメチウム（Ｐｍ2Ｏ3）、酸化サマリウム（Ｓｍ2Ｏ3）、酸化ユウロピウム（Ｅｕ2Ｏ3）、酸化ガドリニウム（Ｇｄ2Ｏ3）、酸化テルビウム（Ｔｂ2Ｏ3）、酸化ジスプロシウム（Ｄｙ2Ｏ3）、酸化ホルミウム（Ｈｏ2Ｏ3）、酸化ツリウム（Ｔｍ2Ｏ3）、酸化イッテルビウム（Ｙｂ2Ｏ3）、酸化ルテチウム（Ｌｕ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）等がある。
絶縁膜１０２Ｃ、１０４Ｃ、１０５Ｃ、１０７Ｅには、例えば、Ｈｉｇｈ−ｋ等の高誘電率の絶縁膜、又は、酸化膜が用いられる。
｛撮像素子１０の製造方法｝
次に、図７乃至図１８を参照して、撮像素子１０の特に各画素２１ａの製造方法について説明する。
まず、図７に示されるように、画素２１ａの素子及びゲート電極等が形成される。具体的には、半導体基板１２１のＰ型ウエル層１３１内に、Ｎ型層からなる光電変換素子１０１、Ｎ＋型層からなるＦＤ部１０３、ノード部１０６、電源部１３２、Ｐ＋型層からなる電源部１３３が形成される。また、半導体基板１２１の上に積層されている層間絶縁膜１３７内において、光電変換素子１０１の上方に、絶縁膜１０７Ｅ及び下部電極１０７Ａが形成され、光電変換素子１０１とＦＤ部１０３の間に、絶縁膜１０２Ｃ及びゲート電極１０２Ａが形成され、ＦＤ部１０３とノード部１０６の間に、絶縁膜１０５Ｃ及びゲート電極１０５Ａが形成され、ノード部１０６と電源部１３２の間に、絶縁膜１０４Ｃ及びゲート電極１０４Ａが形成される。
次に、図８に示されるように、層間絶縁膜１３７の表面がフォトレジスト１５１によりマスクされる。また、フォトレジスト１５１において、上部電極１０７Ｂが形成される位置に対応する位置に、開口面が略円形の複数の開口１５１Ａが形成される。
次に、図９に示されるように、フォトレジスト１５１の開口１５１Ａが縮小される。この工程では、例えば、ＤＳＡ（Directed Self-Assembly、自己組織化）リソグラフィ技術が用いられる。例えば、フォトレジスト１５１の各開口１５１Ａに、ジブロックコポリマーが塗布された後、熱処理が行われる。これにより、フォトレジスト１５１の材料と親和性の高い組成のポリマー１５２が、開口１５１Ａの壁面に集まり、親和性の低いポリマー（不図示）が、開口１５１Ａの中央に集まる。その後、エッチング等により中央のポリマーを除去することにより、開口１５１Ａの面積（開口１５１Ａの径）を、通常のリソグラフィ技術により形成可能な面積（径）より小さくすることができる。
ここで、各開口１５１Ａの面積（径）は、画素２１ａ内の各トランジスタのゲート電極に接続されるコンタクト形成用のトレンチ１３７Ｂ乃至トレンチ１３７Ｉ（図１３）の開口面積（径）より小さくされる。
次に、図１０に示されるように、例えばドライエッチングにより、フォトレジスト１５１の開口１５１Ａの下の層間絶縁膜１３７及び下部電極１０７Ａが掘り込まれ、層間絶縁膜１３７及び下部電極１０７Ａに複数のトレンチ１３７Ａが形成される。トレンチ１３７Ａは、下部電極１０７Ａの下端までは到達せずに、下部電極１０７Ａの途中で止められる。また、トレンチ１３７Ａの開口面積（径）は、フォトレジスト１５１の縮小後の開口１５１Ａの面積（径）と略同じになり、通常のリソグラフィ技術を用いた場合より小さくすることができる。
ここで、上述したように、各開口１５１Ａの面積（径）は、画素２１ａ内の各トランジスタのゲート電極に接続されるコンタクト形成用のトレンチ１３７Ｂ乃至トレンチ１３７Ｉの開口面積（径）より小さい。従って、トレンチ１３７Ａの開口面積（径）も、トレンチ１３７Ｂ乃至トレンチ１３７Ｉの開口面積（径）より小さくなる。
次に、図１１に示されるように、フォトレジスト１５１が除去される。
次に、図１２に示されるように、各トレンチ１３７Ａの内面（側壁及び底面）に絶縁膜１０７Ｃが形成される。
次に、図１３に示されるように、層間絶縁膜１３７にコンタクト用のトレンチ１３７Ｂ乃至トレンチ１３７Ｉが形成される。
次に、図１４に示されるように、トレンチ１３７Ａ乃至トレンチ１３７Ｉに、例えば、タングステン等のメタルが埋め込まれる。これにより、上部電極１０７Ｂ、コンタクト１３３Ａ、１０７Ｄ、１０２Ｂ、１０３Ａ、１０５Ｂ、１０６Ａ、１０４Ｂ、１３２Ａが形成される。
ここで、上述したように、上部電極１０７Ｂ形成用のトレンチ１３７Ａの開口面積（径）が、各コンタクト形成用のトレンチ１３７Ｂ乃至トレンチ１３７Ｉの開口面積（径）より小さくなっている。従って、上部電極１０７Ｂの断面積（径）は、コンタクト１３３Ａ、１０７Ｄ、１０２Ｂ、１０３Ａ、１０５Ｂ、１０６Ａ、１０４Ｂ、１３２Ａの断面積（径）より小さくなる。
次に、図１５に示されるように、層間絶縁膜１３７の上に第１配線層１３４が形成される。
次に、図１６に示されるように、層間絶縁膜１３７が上方に積層されるとともに、第１配線層１３４の上に第２配線層１３５が形成される。
次に、図１７に示されるように、層間絶縁膜１３７がさらに上方に積層されるとともに、第２配線層１３５の上に第３配線層１３６が形成される。
次に、図１８に示されるように、層間絶縁膜１３７がさらに上方に積層される。
以上のようにして、撮像素子１０の各画素２１ａが製造される。
なお、画素２１ａにおいては、光電変換素子１０１の入射面と反対側の面の上方に、容量素子１０７が配置されている。従って、容量素子１０７を設けるために光電変換素子１０１の受光面積を縮小する必要がなく、撮像素子１０の感度の低下を抑制することができる。
また、容量素子１０７を複数のトレンチ型キャパシタにより構成することにより、例えば、電極が平面状のプレーナ型キャパシタにより構成する場合と比較して、容量素子１０７の容量を増やすことが可能である。例えば、各トレンチ型キャパシタの上部電極１０７Ｂの下部電極１０７Ａと対向する部分の面積の合計（総面積）が、下部電極１０７Ａにおいて上部電極１０７Ｂ（トレンチ型キャパシタ）が配置されている領域の面積より大きくなるように、上部電極１０７Ｂの径ｘ、及び、上部電極１０７Ｂが下部電極１０７Ａに埋め込まれる深さｄが設計される。これにより、プレーナ型キャパシタにより構成する場合と比較して容量素子１０７の容量を増やすことができる。
図１９は、１辺１μｍの正方形の領域内に複数のトレンチ型キャパシタを配置した場合と、１辺が１μｍの正方形の平面状の上部電極を有するプレーナ型キャパシタ用いた場合の容量素子１０７の上部電極の表面積を比較した例を示すグラフである。横軸は、トレンチ型キャパシタの上部電極１０７Ｂの径ｘを示し、縦軸は、トレンチ型キャパシタの上部電極１０７Ｂの表面積の合計（総面積）が、プレーナ型キャパシタの上部電極の表面積の何倍になるかを示している。
なお、トレンチ型キャパシタの上部電極１０７Ｂの表面の総面積の算出条件は以下のとおりである。
・トレンチ型キャパシタは、正方形の領域内に２次元に配列する。
・隣接するトレンチ型キャパシタの間隔を、上部電極１０７Ｂの径ｘと等しくする。例えば、上部電極１０７Ｂの径ｘが０．０２μｍの場合、隣接するトレンチ型キャパシタの間の間隔は０．０２μｍとなる。この場合、隣接するトレンチ型キャパシタの中心間の距離は、０．０４μｍとなり、１辺が１μｍの正方形の領域内に６２５個のトレンチ型キャパシタが配置される。
・下部電極１０７Ａのトレンチ内に埋め込まれている上部電極１０７Ｂの深さｄを０．１５μｍとする。
・１つの上部電極１０７Ｂの表面積は、下部電極１０７Ａと対向する部分の表面積とする。従って、１つの上部電極１０７Ｂの表面積は、上部電極１０７Ｂの側面のうち下部電極１０７Ａのトレンチ内に埋め込まれている部分の面積と、底面の面積を加算した値になる。
そして、上部電極１０７Ｂの径ｘを変化させた場合、図１９に示されるように、上部電極１０７Ｂの径ｘが小さくなり、深さｄに対する径ｘの比率が小さくなるほど、トレンチ型キャパシタの上部電極１０７Ｂの表面の総面積は大きくなる。一方、上部電極１０７Ｂの径ｘが大きくなり、深さｄに対する径ｘの比率が大きくなるほど、トレンチ型キャパシタの上部電極１０７Ｂの表面の総面積は小さくなる。
その結果、上部電極１０７Ｂの径が０．１４μｍ以下の場合、トレンチ型キャパシタの上部電極１０７Ｂの表面の総面積が、プレーナ型キャパシタの上部電極の面積（１μｍ2）より大きくなる。従って、トレンチ型キャパシタからなる容量素子１０７の容量が、プレーナ型キャパシタからなる容量素子１０７の容量より大きくなる。
一方、上部電極１０７Ｂの径が０．１５μｍ以上の場合、トレンチ型キャパシタの上部電極１０７Ｂの表面の総面積が、プレーナ型キャパシタの上部電極の面積より小さくなる。従って、トレンチ型キャパシタからなる容量素子１０７の容量が、プレーナ型キャパシタからなる容量素子１０７の容量より小さくなる。
なお、上記の条件において、径ｘ＜深さｄ／１．０２３２４の関係を満たすとき、トレンチ型キャパシタの上部電極１０７Ｂの表面の総面積が、プレーナ型キャパシタの上部電極の面積より大きくなる。
このように、各トレンチ型キャパシタのトレンチの径（上部電極１０７Ｂの径）を小さくし、単位面積当たりのトレンチ型キャパシタの個数を増やすことにより、容量素子１０７の容量を増やすことができる。
ここで、上述したように、自己組織化リソグラフィ技術を用いることにより、各トレンチ型キャパシタのトレンチの径（上部電極１０７Ｂの径）をより小さくし、単位面積当たりのトレンチ型キャパシタの個数をより増やすことが可能になる。例えば、上述した方法により自己組織化リソグラフィ技術を用いて下部電極１０７Ａにトレンチ１３７Ａを形成し、フォトレジスト１５１を除去した後、もう一度自己組織化リソグラフィ技術を用いて下部電極１０７Ａのトレンチ１３７Ａが形成されていない領域にトレンチ１３７Ａを形成する。これにより、下部電極１０７に径の小さいトレンチ１３７Ａを高密度に形成し、単位面積当たりのトレンチ型キャパシタの個数をより増やすことが可能になる。なお、自己組織化リソグラフィ技術により下部電極１０７Ａにトレンチ１３７Ａを形成する回数を、３回以上繰り返すようにしてもよい。
また、例えば、上記のトレンチ型キャパシタを用いることにより、容量素子１０７の設置面積を小さくすることができる。その結果、撮像素子１０の感度の低下をさらに抑制したり、撮像素子１０の小型化を実現したりすることができる。
なお、画素２１ａ内の各トランジスタのゲート電極に接続するコンタクトは、上部電極１０７Ｂと異なり、抵抗値を下げるために、可能な範囲で径を大きくし、ゲート電極と接する面積を広くすることが望ましい。
＜３．第２の実施の形態＞
次に、図２０乃至図２２を参照して、本技術の第２の実施の形態について説明する。
図２０乃至図２２は、撮像素子１０の画素２１の第２の実施の形態である画素２１ｂの構成例を示している。図２０及び図２１は、画素２１ｂの構成例を模式的に示す平面図であり、図２０は、第２配線層１３５及び第３配線層１３６を除いた図であり、図２１は、第２配線層１３５及び第３配線層１３６を追加した図である。図２２は、図２０の画素２１ｂのＡ−Ａ’方向の断面を模式的に示している。なお、図中、図４乃至図６と対応する部分には、同じ符号を付してある。
画素２１ｂを図４乃至図６の画素２１ａと比較すると、第１配線層１３４の代わりに、第１配線層２０１が設けられている点が異なる。第１配線層２０１を第１配線層１３４と比較すると、上部電極１０７Ｂ及び下部電極１０７Ａの接続先が異なる。
具体的には、上部電極１０７Ｂと電源部１３３とが、第１配線層２０１の配線２０１Ａ及びコンタクト１３３Ａを介して電気的に接続されている。従って、上部電極１０７Ｂは、電源ＶＳＳ側に接続されている。
また、下部電極１０７Ａとノード部１０６とが、コンタクト１０７Ｄ、第１配線層２０１の配線２０１Ｂ、及び、コンタクト１０６Ａを介して電気的に接続されている。従って、上部電極１０７Ｂは、ノード部１０６及び第１リセットゲート部１０４を介して、電源ＶＤＤ側に接続されている。
すなわち、画素２１ｂを画素２１ａと比較すると、上部電極１０７Ｂと下部電極１０７Ａの接続先の電源が逆になっている。
これにより、画素２１ｂの容量素子１０７は、下部電極１０７Ａ内のトレンチ型キャパシタに加えて、絶縁膜１０７Ｅを介して対向している下部電極１０７Ａと光電変換素子１０１（Ｎ型層）により構成されるＭＩＳ（Metal-Insulator-Semiconductor）型又はＭＯＳ（Metal-Oxide-Semiconductor）型のプレーナ型キャパシタにより構成される。その結果、下部電極１０７Ａ及び上部電極１０７Ｂの構成を変えずに、容量素子１０７の容量を増やすことができる。
ただし、光電変換素子１０１の表面部分が電極として使用されるため、光電変換素子１０１で発生した電荷を、Ｐ型ウエル層１３１の表面付近を介してＦＤ部１０３に転送することが困難になり、転送速度や転送効率が低下する。
＜４．第３の実施の形態＞
次に、図２３を参照して、本技術の第３の実施の形態について説明する。
図２３は、撮像素子１０の画素２１の第３の実施の形態である画素２１ｃの構成例を示している。具体的には、図２３は、画素２１ｃの第２配線層１３５及び第３配線層１３６を除いた部分の構成例を模式的に示す平面図である。なお、図中、図４と対応する部分には、同じ符号を付してある。
画素２１ｃを図４の画素２１ａと比較すると、容量素子１０７を構成するトレンチ型キャパシタの形状が異なっている。具体的には、下部電極１０７Ａのトレンチの開口部、及び、各上部電極１０７Ｂの断面が、矩形になっている。
なお、開口部が矩形のトレンチも、上述した自己組織化リソグラフィ技術を用いて形成することが可能である。
＜５．第４の実施の形態＞
次に、図２４及び図２５を参照して、本技術の第４の実施の形態について説明する。
図２４及び図２５は、撮像素子１０の画素２１の第４の実施の形態である画素２１ｄの構成例を示している。図２４は、画素２１ｄの第２配線層１３５及び第３配線層１３６を除いた部分の構成例を模式的に示す平面図である。図２５は、図２４の画素２１ｄのＡ−Ａ’方向の断面を模式的に示している。なお、図中、図４乃至図６と対応する部分には、同じ符号を付してある。
画素２１ｄを図４の画素２１ａと比較すると、容量素子１０７が光電変換素子１０１と垂直方向に重ならない領域に配置されている点が異なる。
具体的には、画素２１ｄを画素２１ａと比較すると、ノード部１０６の代わりに、ノード部３０１Ａが設けられ、第１配線層１３４の代わりに第１配線層３１１が設けられている点が異なる。また、上部電極３０１Ｂ、絶縁膜３０１１Ｃ、電極３０１Ｄ、及び、コンタクト３０１Ｅが追加され、下部電極１０７Ａ、上部電極１０７Ｂ、絶縁膜１０７Ｃ、コンタクト１０７Ｄが削除されている点が異なる。
ノード部３０１Ａは、Ｐ型ウエル層１３１の表面付近に形成されているＮ＋層からなる。ノード部３０１Ａには、図４の下部電極１０７Ａと同様の形状のトレンチが複数形成されている。このノード部３０１Ａのトレンチは、例えば、下部電極１０７Ａのトレンチと同様に、自己組織化リソグラフィ技術を用いて形成される。また、各トレンチの内面（側壁及び底面）には、絶縁膜３０１Ｃが形成されている。絶縁膜３０１Ｃには、例えば、Ｈｉｇｈ−ｋ等の高誘電率の絶縁膜、又は、酸化膜が用いられる。
また、配線層１２２において、ノード部３０１Ａの上面をほぼ覆うように電極３０１Ｄが配置されている。そして、電極３０１Ｄから、複数の上部電極３０１Ｂが下方向に延びており、ノード部３０１Ａの各トレンチに埋め込まれている。
電極３０１Ｄの上面には、コンタクト３０１Ｅが接続されている。コンタクト３０１Ｅは、第１配線層３１１の配線３１１Ａを介して、コンタクト１３３Ａに接続されている。従って、上部電極３０１Ｂは、電極３０１Ｄ、コンタクト３０１Ｅ、配線３１１Ａ、及び、コンタクト１３３Ａを介して、電源部１３３（電源ＤＳＳ）に電気的に接続されている。
なお、図内ではコンタクト３０１Ｅの断面が矩形により示されているが、実際には略円形となる。
また、第１配線層３１１の配線３１１Ｂにより、コンタクト１０３Ａとコンタクト１０８Ｂが接続されている。従って、コンタクト１０３Ａ、配線３１１Ｂ、及び、コンタクト１０８Ｂを介して、ＦＤ部１０３と増幅トランジスタ１０８のゲート電極１０８Ａが電気的に接続されている。
そして、画素２１ｄでは、ノード部３０１Ａのトレンチ内において絶縁膜３０１Ｃを介してノード部３０１Ａ（下部電極）と上部電極３０１Ｂが対向する領域により、複数のＭＩＳ型又はＭＯＳ型のトレンチ型キャパシタが構成される。そして、この複数のトレンチ型キャパシタにより、画素２１ｄの容量素子１０７が構成される。
なお、画素２１ｄを画素２１ａと比較すると、容量素子１０７が光電変換素子１０１と垂直方向に重ならない領域に形成されているため、光電変換素子１０１の受光面積が小さくなる。ただし、上述したように、複数のトレンチ型キャパシタにより容量素子１０７を構成することにより、容量素子１０７の容量密度を高めることができ、容量素子１０７の設置面積を小さくすることができる。その結果、光電変換素子１０１の受光面積の縮小を抑制し、撮像素子１０の感度の低下を抑制することができる。
＜６．第５の実施の形態＞
次に、図２６を参照して、本技術の第５の実施の形態について説明する。
図２６は、撮像素子１０の画素２１の第５の実施の形態である画素２１ｅの構成例を示している。図２６は、図２５の画素２１ｄの断面と対応する位置における画素２１ｅの断面を模式的に示している。なお、図中、図２５と対応する部分には、同じ符号を付してある。
画素２１ｅを画素２１ｄと比較すると、第１配線層３１１の代わりに第１配線層４１１が設けられ、コンタクト３０１Ｆ、上部電極４０１Ａ、及び、絶縁膜４０１Ｂが追加されている点が異なる。
電極３０１Ｄの上面には、図４の下部電極１０７Ａと同様の形状のトレンチが複数形成されている。この電極３０１Ｄのトレンチは、例えば、下部電極１０７Ａのトレンチと同様に、自己組織化リソグラフィ技術を用いて形成される。また、各トレンチの内面（側壁及び底面）には、絶縁膜４０１Ｂが形成されている。さらに、電極３０１Ｄの各トレンチには、上部電極４０１Ａが埋め込まれている。
ノード部３０１Ａの上面には、コンタクト３０１Ｆが接続されている。上部電極４０１Ａとノード部３０１Ａとは、第１配線層４１１の配線４１１Ｂを介して電気的に接続されている。従って、上部電極４０１Ａは、配線４１１Ｂ、コンタクト３０１Ｆ、ノード部１０６及び第１リセットゲート部１０４を介して、電源ＶＤＤ側に接続されている。
また、コンタクト３０１Ｅは、第１配線層４１１の配線４１１Ａを介して、コンタクト１３３Ａに接続されている。従って、上部電極３０１Ｂは、電極３０１Ｄ、コンタクト３０１Ｅ、配線４１１Ａ、及び、コンタクト１３３Ａを介して、電源部１３３（電源ＤＳＳ）に接続されている。
そして、画素２１ｅでは、電極３０１Ｄのトレンチ内において絶縁膜４０１Ｂを介して電極３０１Ｄ（下部電極）と上部電極４０１Ａが対向する領域により、複数のＭＩＭ型又はＭＯＭ型のトレンチ型キャパシタが構成される。従って、画素２１ｅを図２６の画素２１ｄと比較すると、ノード部３０１Ａ内のトレンチ型キャパシタに加えて、電極３０１Ｄ内のトレンチ型キャパシタが、容量素子１０７に加えられ、容量素子１０７の容量をさらに増やすことができる。
＜７．第６の実施の形態＞
次に、図２７を参照して、本技術の第６の実施の形態について説明する。
図２７は、撮像素子１０の画素２１の第６の実施の形態である画素２１ｆの構成例を示している。図２７は、図２６の画素２１ｅの断面と対応する位置における画素２１ｆの断面を模式的に示している。なお、図中、図２６と対応する部分には、同じ符号を付してある。
画素２１ｆを画素２１ｅと比較すると、ノード部３０１Ａの代わりに、ノード部５０１Ａが設けられ、絶縁膜５０１Ｂが追加され、上部電極３０１Ｂ及び絶縁膜３０１Ｃが削除されている点が異なる。
ノード部５０１Ａは、Ｐ型ウエル層１３１の表面付近に形成されているＮ＋層からなる。ノード部５０１Ａと電極３０１Ｄの間には、絶縁膜５０１Ｂが形成されている。絶縁膜５０１Ｂには、例えば、Ｈｉｇｈ−ｋ等の高誘電率の絶縁膜、又は、酸化膜が用いられる。また、ノード部５０１Ａの上面にコンタクト３０１Ｆが接続され、ノード部５０１Ａは、コンタクト３０１Ｆ及び配線４１１Ｂを介して、上部電極４０１Ａに電気的に接続されている。
そして、絶縁膜５０１Ｂを介して対向している電極３０１Ｄ（上部電極）とノード部５０１Ａ（下部電極）によりＭＩＳ型又はＭＯＳ型のプレーナ型キャパシタが構成される。従って、画素２１ｆの容量素子１０７は、電極３０１Ｄ内のトレンチ型キャパシタ、及び、上述したプレーナ型キャパシタを含む。これにより、容量素子１０７の容量を増やすことができる。
＜８．変形例＞
以下、上述した本技術の実施の形態の変形例について説明する。
本技術は、ダイナミックレンジ拡大以外の用途の、光電変換素子で生成された電荷を蓄積する容量素子（例えば、グローバルシャッタ用の容量素子、帯域制限用の容量素子等）を備える裏面照射型の撮像素子にも適用することができる。
図２８は、図１の本技術を適用した撮像素子１０の画素２１として適用可能な画素６０１の構成例を示す回路図である。
画素６０１は、光電変換素子６１１、転送ゲート部６１２、ＦＤ部６１３、リセットゲート部６１４、容量素子６１５、入力部６１６、増幅トランジスタ６１７、選択トランジスタ６１８、及び、オーバーフローゲート部６１９を備える。
また、画素６０１に対して、図１の水平信号線２２として、複数の信号線が、例えば画素行毎に配線される。そして、図１の垂直駆動回路１２から複数の信号線を介して、駆動信号ＴＲＧ、ＲＳＴ、ＳＥＬ、ＯＦＧが供給される。
光電変換素子６１１は、例えば、ＰＮ接合のフォトダイオードからなる。光電変換素子６１１は、受光した光量に応じた電荷を生成し、蓄積する。
転送ゲート部６１２は、光電変換素子６１１とＦＤ部６１３との間に接続されている。転送ゲート部６１２のゲート電極には、駆動信号ＴＲＧが印加される。駆動信号ＴＲＧがオンすると、転送ゲート部６１２がオンし、光電変換素子６１１に蓄積されている電荷が、転送ゲート部６１２を介してＦＤ部６１３に転送される。
ＦＤ部６１３は、電荷を電圧信号に電荷電圧変換して出力する。
リセットゲート部６１４は、電源ＶＤＤとＦＤ部６１３との間に接続されている。リセットゲート部６１４のゲート電極には、駆動信号ＲＳＴが印加される。駆動信号ＲＳＴがオンすると、リセットゲート部６１４がオンし、ＦＤ部６１３の電位が、電源電圧ＶＤＤのレベルにリセットされる。
容量素子６１５は、例えば、キャパシタからなる。容量素子６１５の一端は、ＦＤ部６１３に接続され、他端は入力部６１６に接続されている。容量素子６１５には、入力部６１６から安定化用の制御電圧が印加される。そして、容量素子６１５は、この制御電圧により、画素６０１のリセットレベルを安定化させる働きをする。
増幅トランジスタ６１７は、ゲート電極がＦＤ部６１３に接続され、ドレイン電極が電源ＶＤＤに接続されており、ＦＤ部６１３に保持されている電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ６１７は、ソース電極が選択トランジスタ６１８を介して垂直信号線２３に接続されることにより、当該垂直信号線２３の一端に接続される定電流源（不図示）とソースフォロワ回路を構成する。
選択トランジスタ６１８は、増幅トランジスタ６１７のソース電極と垂直信号線２３との間に接続されている。選択トランジスタ６１８のゲート電極には、駆動信号ＳＥＬが印加される。駆動信号ＳＥＬがオンすると、選択トランジスタ６１８がオンし、画素６０１が選択状態となる。これにより、増幅トランジスタ６１７から出力される画素信号が、選択トランジスタ６１８を介して、垂直信号線２３に出力される。
オーバーフローゲート部６１９は、電源ＶＤＤと光電変換素子６１１との間に接続されている。オーバーフローゲート部６１９のゲート電極には、駆動信号ＯＦＧが印加される。駆動信号ＯＦＧがオンすると、オーバーフローゲート部６１９がオンし、光電変換素子６１１の電荷が排出され、光電変換素子６１１がリセットされる。
例えば、この画素６０１の容量素子６１５にも、上述した容量素子１０７と同様の構成の容量素子を用いることができる。
また、第４乃至第６の実施の形態のように、光電変換素子と垂直方向に重ならない領域に容量素子を配置する技術は、裏面照射型の撮像素子だけでなく表面照射型の撮像素子にも適用することができる。
さらに、例えば、図２７の画素２１ｆにおいて、絶縁膜５０１Ｂを介して対向している電極３０１Ｄ（上部電極）とノード部５０１Ａ（下部電極）により構成されるプレーナ型キャパシタを除いた構成とすることも可能である。
また、例えば、図６の下部電極１０７Ａは、必ずしも画素内のゲート電極と同じ層に配置する必要はなく、配線層１２２の他の層に配置することも可能である。
さらに、例えば、図６の下部電極１０７Ａ、図２５の電極３０１Ｄには、ポリシリコン以外の導電部材を用いることが可能である。
また、例えば、画素内のトランジスタのゲート電極の空いている領域に、上述した容量素子１０７を構成するトレンチ型キャパシタを形成することも可能である。
さらに、例えば、容量素子１０７を構成するトレンチ型キャパシタを形成するために、必ずしも自己組織化リソグラフィ技術を用いる必要はなく、必要に応じて用いるようにすればよい。
＜９．撮像素子の適用例＞
｛撮像素子の使用例｝
図２９は、上述の撮像素子の使用例を示す図である。
上述した撮像素子は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
｛撮像素子を電子機器に適用した例｝
図３０は、撮像素子を適用した電子機器７００の構成例を示す図である。
電子機器７００は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。
図３０において、電子機器７００は、レンズ７０１、撮像素子７０２、ＤＳＰ回路７０３、フレームメモリ７０４、表示部７０５、記録部７０６、操作部７０７、及び、電源部７０８を備える。また、電子機器７００において、ＤＳＰ回路７０３、フレームメモリ７０４、表示部７０５、記録部７０６、操作部７０７、及び、電源部７０８は、バスライン７０９を介して相互に接続されている。
そして、撮像素子７０２として、図１の撮像素子１０を適用することができる。
ＤＳＰ回路７０３は、撮像素子７０２から供給される信号を処理する信号処理回路である。ＤＳＰ回路７０３は、撮像素子７０２からの信号を処理して得られる画像データを出力する。フレームメモリ７０４は、ＤＳＰ回路７０３により処理された画像データを、フレーム単位で一時的に保持する。
表示部７０５は、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネル等のパネル型表示装置からなり、撮像素子７０２で撮像された動画又は静止画を表示する。記録部７０６は、撮像素子７０２で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
操作部７０７は、ユーザによる操作に従い、電子機器７００が有する各種の機能についての操作指令を出力する。電源部７０８は、ＤＳＰ回路７０３、フレームメモリ７０４、表示部７０５、記録部７０６、及び、操作部７０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
また、例えば、本技術は以下のような構成も取ることができる。
（１）
画素内に、
光電変換素子と、
前記光電変換素子により生成された電荷を蓄積する容量素子と
を備え、
前記容量素子は、
複数の第１のトレンチが設けられている第１の電極と、
前記画素内のトランジスタのゲート電極に接続されているコンタクトより断面積が小さく、各前記第１のトレンチ内に埋め込まれている複数の第２の電極と、
各前記第１のトレンチ内において、前記第１の電極と前記第２の電極の間に配置されている第１の絶縁膜と
を備える撮像素子。
（２）
前記第１の電極は、前記光電変換素子の入射面側と反対側に配置されている配線層において前記光電変換素子と垂直方向に重なる位置に配置されている
前記（１）に記載の撮像素子。
（３）
前記第１の電極が前記画素のマイナス電源側に接続され、各前記第２の電極が前記画素のプラス電源側に接続されている
前記（２）に記載の撮像素子。
（４）
前記第１の電極が前記画素のプラス電源側に接続され、各前記第２の電極が前記画素のマイナス電源側に接続されている
前記（２）に記載の撮像素子。
（５）
前記第１の電極は、前記光電変換素子と垂直方向に重ならない位置に配置されている
前記（１）に記載の撮像素子。
（６）
前記第１の電極は、前記光電変換素子が配置されている半導体基板内に配置されている
前記（５）に記載の撮像素子。
（７）
前記容量素子は、
複数の第２のトレンチが設けられ、前記半導体基板に積層されている配線層において前記第１の電極と垂直方向に重なる位置に配置され、各前記第２の電極に電気的に接続されている第３の電極と、
前記コンタクトより断面積が小さく、各前記第２のトレンチ内に埋め込まれ、前記第１の電極に電気的に接続されている複数の第４の電極と、
各前記第２のトレンチ内において、前記第３の電極と前記第４の電極の間に配置されている第２の絶縁膜と
をさらに備える前記（６）に記載の撮像素子。
（８）
前記第１の電極は、配線層に配置されている
前記（５）に記載の撮像素子。
（９）
前記光電変換素子が配置されている半導体基板内において、前記第１の電極と垂直方向に重なる位置に配置され、各前記第２の電極と電気的に接続されている第３の電極と、
前記第１の電極と前記第２の電極の間に配置されている第２の絶縁膜と
をさらに備える前記（８）に記載の撮像素子。
（１０）
各前記第２の電極が前記第１の電極と対向する部分の面積の合計が、前記第１の電極において前記第２の電極が配置されている領域の面積より大きい
前記（１）乃至（９）のいずれかに記載の撮像素子。
（１１）
各前記第１のトレンチは、自己組織化リソグラフィ技術を用いて形成される
前記（１）乃至（１０）のいずれかに記載の撮像素子。
（１２）
画素内に第１の電極を形成する第１の電極形成工程と、
前記第１の電極に、前記画素内のトランジスタのゲート電極に接続されているコンタクト形成用のトレンチより開口面積が小さい複数のトレンチを形成するトレンチ形成工程と、
各前記トレンチの内面に絶縁膜を形成する絶縁膜形成工程と、
各前記トレンチ内に第２の電極を埋め込む第２の電極形成工程と
を含む撮像素子の製造方法。
（１３）
前記第１の電極形成工程において、前記画素内の光電変換素子の入射面側と反対側に配置されている配線層において前記光電変換素子と垂直方向に重なる位置に前記第１の電極を形成する
前記（１２）に記載の撮像素子の製造方法。
（１４）
前記第１の電極形成工程において、前記画素内の光電変換素子と垂直方向に重ならない位置に前記第１の電極を形成する
前記（１２）に記載の撮像素子の製造方法。
（１５）
前記第１の電極形成工程において、前記光電変換素子が配置されている半導体基板内に前記第１の電極を形成する
前記（１４）に記載の撮像素子の製造方法。
（１６）
前記第１の電極形成工程において、配線層に前記第１の電極を形成する
前記（１４）に記載の撮像素子の製造方法。
（１７）
各前記第２の電極が前記第１の電極と対向する部分の面積の合計を、前記第１の電極において前記第２の電極が配置されている領域の面積より大きくする
前記（１２）乃至（１６）のいずれかに記載の撮像素子の製造方法。
（１８）
前記トレンチ形成工程において、自己組織化リソグラフィ技術を用いて各前記トレンチを形成する
前記（１２）乃至（１７）のいずれかに記載の撮像素子の製造方法。
（１９）
撮像素子と、
前記撮像素子から出力される信号を処理する信号処理部と
を備え、
前記撮像素子は、
光電変換素子と、
前記光電変換素子により生成された電荷を蓄積する容量素子と
を画素内に備え、
前記容量素子は、
複数のトレンチが設けられている第１の電極と、
前記画素内のトランジスタのゲート電極に接続されているコンタクトより断面積が小さく、各前記トレンチ内に埋め込まれている複数の第２の電極と、
各前記トレンチ内において、前記第１の電極と前記第２の電極の間に配置されている絶縁膜と
を備える電子機器。
１０ 撮像素子， １１ 画素領域， ２１，２１ａ乃至２１ｆ 画素， ２３Ａ コンタクト １０１ 光電変換素子， １０２Ａ ゲート電極， １０２Ｂ コンタクト， １０３Ａ コンタクト， １０４Ａ ゲート電極， １０４Ｂ コンタクト， １０５Ａ ゲート電極， １０５Ｂ コンタクト， １０６ ノード部， １０６Ａ コンタクト， １０７ 容量素子， １０７Ａ 下部電極， １０７Ｂ 上部電極， １０７Ｃ 絶縁膜， １０７Ｄ コンタクト， １０７Ｅ 絶縁膜， １０８Ａ ゲート電極， １０８Ｂ コンタクト， １０９Ａ ゲート電極， １０９Ｂ コンタクト， １１０Ａ ゲート電極， １１０Ｂ コンタクト， １２１ 半導体基板, １２２ 配線層， １３２ 電源部， １３２Ａ，１３２Ｂ コンタクト， １３３ 電源部， １３３Ａ コンタクト， １３４Ａ乃至１３４Ｃ 配線， １３７ 層間絶縁膜， １３７Ａ乃至１３７Ｉ トレンチ， １５１ フォトレジスト， １５１Ａ 開口， １５２ ポリマー， ２０１Ａ乃至２０１Ｃ 配線， ３０１Ａ ノード部， ３０１Ｂ 上部電極， ３０１Ｃ 絶縁膜， ３０１Ｄ 電極， ３０１Ｅ，３０１Ｆ コンタクト， ３１１Ａ，３１１Ｂ 配線， ４０１Ａ 上部電極， ４０１Ｂ 絶縁膜, ４１１Ａ，４１１Ｂ 配線， ５０１Ａ ノード部， ５０１Ｂ 絶縁膜, ６０１ 画素， ６１１ 光電変換素子， ６１５ 容量素子， ７００ 電子機器， ７０２ 撮像素子

Claims (19)

  1. 光電変換素子と、
    前記光電変換素子により生成された電荷を蓄積する容量素子と
    を画素内に備え、
    前記容量素子は、
    複数の第１のトレンチが設けられている第１の電極と、
    前記画素内のトランジスタのゲート電極に接続されているコンタクトより断面積が小さく、各前記第１のトレンチ内に埋め込まれている複数の第２の電極と、
    各前記第１のトレンチ内において、前記第１の電極と前記第２の電極の間に配置されている第１の絶縁膜と
    を備える撮像素子。
  2. 前記第１の電極は、前記光電変換素子の入射面側と反対側に配置されている配線層において前記光電変換素子と垂直方向に重なる位置に配置されている
    請求項１に記載の撮像素子。
  3. 前記第１の電極が前記画素のマイナス電源側に接続され、各前記第２の電極が前記画素のプラス電源側に接続されている
    請求項２に記載の撮像素子。
  4. 前記第１の電極が前記画素のプラス電源側に接続され、各前記第２の電極が前記画素のマイナス電源側に接続されている
    請求項２に記載の撮像素子。
  5. 前記第１の電極は、前記光電変換素子と垂直方向に重ならない位置に配置されている
    請求項１に記載の撮像素子。
  6. 前記第１の電極は、前記光電変換素子が配置されている半導体基板内に配置されている
    請求項５に記載の撮像素子。
  7. 前記容量素子は、
    複数の第２のトレンチが設けられ、前記半導体基板に積層されている配線層において前記第１の電極と垂直方向に重なる位置に配置され、各前記第２の電極に電気的に接続されている第３の電極と、
    前記コンタクトより断面積が小さく、各前記第２のトレンチ内に埋め込まれ、前記第１の電極に電気的に接続されている複数の第４の電極と、
    各前記第２のトレンチ内において、前記第３の電極と前記第４の電極の間に配置されている第２の絶縁膜と
    をさらに備える請求項６に記載の撮像素子。
  8. 前記第１の電極は、配線層に配置されている
    請求項５に記載の撮像素子。
  9. 前記光電変換素子が配置されている半導体基板内において、前記第１の電極と垂直方向に重なる位置に配置され、各前記第２の電極と電気的に接続されている第３の電極と、
    前記第１の電極と前記第２の電極の間に配置されている第２の絶縁膜と
    をさらに備える請求項８に記載の撮像素子。
  10. 各前記第２の電極が前記第１の電極と対向する部分の面積の合計が、前記第１の電極において前記第２の電極が配置されている領域の面積より大きい
    請求項１に記載の撮像素子。
  11. 各前記第１のトレンチは、自己組織化リソグラフィ技術を用いて形成される
    請求項１に記載の撮像素子。
  12. 画素内に第１の電極を形成する第１の電極形成工程と、
    前記第１の電極に、前記画素内のトランジスタのゲート電極に接続されているコンタクト形成用のトレンチより開口面積が小さい複数のトレンチを形成するトレンチ形成工程と、
    各前記トレンチの内面に絶縁膜を形成する絶縁膜形成工程と、
    各前記トレンチ内に第２の電極を埋め込む第２の電極形成工程と
    を含む撮像素子の製造方法。
  13. 前記第１の電極形成工程において、前記画素内の光電変換素子の入射面側と反対側に配置されている配線層において前記光電変換素子と垂直方向に重なる位置に前記第１の電極を形成する
    請求項１２に記載の撮像素子の製造方法。
  14. 前記第１の電極形成工程において、前記画素内の光電変換素子と垂直方向に重ならない位置に前記第１の電極を形成する
    請求項１２に記載の撮像素子の製造方法。
  15. 前記第１の電極形成工程において、前記光電変換素子が配置されている半導体基板内に前記第１の電極を形成する
    請求項１４に記載の撮像素子の製造方法。
  16. 前記第１の電極形成工程において、配線層に前記第１の電極を形成する
    請求項１４に記載の撮像素子の製造方法。
  17. 各前記第２の電極が前記第１の電極と対向する部分の面積の合計を、前記第１の電極において前記第２の電極が配置されている領域の面積より大きくする
    請求項１２に記載の撮像素子の製造方法。
  18. 前記トレンチ形成工程において、自己組織化リソグラフィ技術を用いて各前記トレンチを形成する
    請求項１２に記載の撮像素子の製造方法。
  19. 撮像素子と、
    前記撮像素子から出力される信号を処理する信号処理部と
    を備え、
    前記撮像素子は、
    光電変換素子と、
    前記光電変換素子により生成された電荷を蓄積する容量素子と
    を画素内に備え、
    前記容量素子は、
    複数のトレンチが設けられている第１の電極と、
    前記画素内のトランジスタのゲート電極に接続されているコンタクトより断面積が小さく、各前記トレンチ内に埋め込まれている複数の第２の電極と、
    各前記トレンチ内において、前記第１の電極と前記第２の電極の間に配置されている絶縁膜と
    を備える電子機器。
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