JP2021122043A - 固体撮像素子および電子機器 - Google Patents

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Abstract

【課題】中空領域を用いて容量を低減することができるようにするものである。【解決手段】固体撮像素子は、フローティングディフュージョンとＦＤ配線とを接続するビアを有し、前記ビアの周囲に中空領域が設けられて構成される。本開示は、例えば、フローティングディフュージョン、転送トランジスタ、増幅トランジスタ、選択トランジスタ、リセットトランジスタ、フォトダイオード等を有するCMOS（Complementary Metal-Oxide Semiconductor）イメージセンサ等に適用することができる。【選択図】図３

Description

本開示は、固体撮像素子および電子機器に関し、特に、中空領域を用いて容量を低減することができるようにした固体撮像素子および電子機器に関する。
CMOS(Complementary Metal-Oxide Semiconductor)イメージセンサにおいて、画素の微細化が進むと、フォトダイオードの開口面積が縮小し、感度が低下する。また、画素トランジスタのサイズが縮小し、ランダムノイズが悪化する。その結果、S/N（Signal/Noise）比が低下し、画質が劣化する。
そこで、ＦＤ（フローティングディフュージョン)の寄生容量を小さくして、電荷電圧変換効率を向上させることにより、S/N比を向上させることが考えられている。
ＦＤの寄生容量は、ＦＤの拡散容量、ＦＤ配線を介してＦＤに接続する増幅トランジスタのゲート電極の容量、ＦＤ配線の容量等からなる。ＦＤの拡散容量は、ＦＤのN型不純物を低濃度化することにより低減可能である。しかしながら、この場合コンタクト不良が懸念される。
また、増幅トランジスタのゲート電極の容量は、増幅トランジスタのサイズを縮小することにより低減可能である。しかしながら、増幅トランジスタのサイズが縮小すると、ランダムノイズが悪化する。
さらに、ＦＤ配線の容量は、配線レイアウトの工夫等である程度は削減できる。しかしながら、ＦＤは、増幅トランジスタと接続する必要があるため、配線レイアウトには、画素の共有方式に基づく制限がある。従って、配線レイアウトの工夫によりＦＤ配線の容量を低減することは困難である。
そこで、配線層周辺の全体を低誘電率膜に変更することにより、ＦＤ配線の容量を低減する方法が考案されている（例えば、特許文献１参照）。
特開2009-231501号公報
容量を低減する方法として、特許文献１に記載された方法以外の方法が望まれている。
本開示は、このような状況に鑑みてなされたものであり、中空領域を用いて容量を低減することができるようにするものである。
本開示の一側面の固体撮像素子は、フローティングディフュージョンとＦＤ配線とを接続するビアを有し、前記ビアの周囲に中空領域が設けられて構成される固体撮像素子である。
本開示の一側面の電子機器は、本開示の一側面の固体撮像素子に対応する。
本開示の一側面においては、フローティングディフュージョンとＦＤ配線とを接続するビアの周囲に中空領域が設けられる。
本開示の一側面によれば、容量を低減することができる。また、本開示の一側面によれば、中空領域を用いて容量を低減することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示を適用した固体撮像素子としてのCMOSイメージセンサの第１実施の形態の構成例を示す図である。 図１の画素領域に２次元配置される画素の回路構成例を示す図である。 CMOSイメージセンサの第１の構造例を示す図である。 CMOSイメージセンサの第２の構造例を示す図である。 CMOSイメージセンサの第３の構造例を示す図である。 CMOSイメージセンサの第４の構造例を示す図である。 本開示を適用したCMOSイメージセンサの第２実施の形態の画素の回路構成例を示す図である。 CMOSイメージセンサの第３実施の形態の各部の配置例を示す図である。 図８の画素領域の第１の構造例を配線層側から見た平面図である。 図９のＡ−Ａ´断面図およびＢ−Ｂ´断面図である。 図９および図１０の半導体基板の製造方法を説明する図である。 図９および図１０の半導体基板の製造方法を説明する図である。 図９および図１０の半導体基板の製造方法を説明する図である。 図９および図１０の半導体基板の製造方法を説明する図である。 図８の画素領域の第２の構造例の図９のＡ−Ａ´断面図である。 図１５の半導体基板の製造方法を説明する図である。 図１５の半導体基板の製造方法を説明する図である。 図１５の半導体基板の製造方法を説明する図である。 図１５の半導体基板の製造方法を説明する図である。 図８の画素領域の他の第２の構造例の図９のＡ−Ａ´断面図である。 図８の画素領域の第３の構造例の図９のＡ−Ａ´断面図である。 図２１の半導体基板の製造方法を説明する図である。 図２１の半導体基板の製造方法を説明する図である。 ＦＤ配線と半導体基板の間の中空領域の他の構造例を示す図である。 図８のCMOSイメージセンサの第１の製造方法を説明する図である。 図８のCMOSイメージセンサの第１の製造方法を説明する図である。 図８のCMOSイメージセンサの第１の製造方法を説明する図である。 図８のCMOSイメージセンサの第２の製造方法を説明する図である。 図８のCMOSイメージセンサの第２の製造方法を説明する図である。 図８のCMOSイメージセンサの第２の製造方法を説明する図である。 図８のCMOSイメージセンサの第２の製造方法を説明する図である。 ＴＳＶの周囲の中空領域の他の構造例を示す図である。 CMOSイメージセンサの第４実施の形態における中空領域の配置を説明する平面図である。 図３３のＦＤ配線の周囲の中空領域の他の形状の例を示す図である。 ＴＳＶの周囲に形成される中空領域の形状の例を示す平面図である。 本開示を適用した電子機器としての撮像装置の構成例を示すブロック図である。 上述のCMOSイメージセンサを使用する使用例を示す図である。
以下、本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１実施の形態：CMOSイメージセンサ（図１乃至図６）
２．第２実施の形態：CMOSイメージセンサ（図７）
３．第３実施の形態：CMOSイメージセンサ（図８乃至図３２）
４．第４実施の形態：CMOSイメージセンサ（図３３乃至図３５）
５．第５実施の形態：電子機器（図３６）
６．CMOSイメージセンサの使用例（図３７）
＜第１実施の形態＞
（CMOSイメージセンサの第１実施の形態の構成例）
図１は、本開示を適用した固体撮像素子としてのCMOSイメージセンサの第１実施の形態の構成例を示す図である。
CMOSイメージセンサ５０は、画素領域５１、画素駆動線５２、垂直信号線５３、垂直駆動部５４、カラム処理部５５、水平駆動部５６、システム制御部５７、信号処理部５８、およびメモリ部５９が、図示せぬシリコン基板等の半導体基板(チップ)に形成されたものである。
CMOSイメージセンサ５０の画素領域５１には、入射光の光量に応じた電荷量の電荷を発生して内部に蓄積する光電変換素子を有する画素が、行列状に２次元配置され、撮像を行う。また、画素領域５１には、行列状の画素に対して行ごとに画素駆動線５２が形成され、列ごとに垂直信号線５３が形成される。
垂直駆動部５４は、シフトレジスタやアドレスデコーダなどによって構成され、画素領域５１の各画素を行単位で駆動する。垂直駆動部５４の各行に対応した図示せぬ出力端には、画素駆動線５２の一端が接続されている。垂直駆動部５４の具体的な構成について図示は省略するが、垂直駆動部５４は、読み出し走査系および掃き出し走査系の２つの走査系を有する構成となっている。
読み出し走査系は、各画素からの画素信号を行単位で順に読み出すように、各行を順に選択し、選択行の画素駆動線５２と接続する出力端から選択信号等を出力する。これにより、読み出し走査系により選択された行の画素は、光電変換素子に蓄積された電荷の電気信号を画素信号として読み出し、垂直信号線５３に供給する。
掃き出し走査系は、光電変換素子から不要な電荷を掃き出す(リセットする)ために、各行の画素駆動線５２と接続する出力端から出力するリセット信号をオンにする。この掃き出し走査系による走査により、いわゆる電子シャッタ動作が行ごとに順に行われる。ここで、電子シャッタ動作とは、光電変換素子の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことをいう。
カラム処理部５５は、画素領域５１の列ごとに信号処理回路を有する。カラム処理部５５の各信号処理回路は、選択行の各画素から垂直信号線５３を通して出力される画素信号に対して、A/D変換処理等の信号処理を行う。カラム処理部５５は、信号処理後の画素信号を一時的に保持する。
水平駆動部５６は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部５５の信号処理回路を順番に選択する。この水平駆動部５６による選択走査により、カラム処理部５５の各信号処理回路で信号処理された画素信号が順番に信号処理部５８に出力される。
システム制御部５７は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部５４、カラム処理部５５、および水平駆動部５６を制御する。
信号処理部５８は、カラム処理部５５から出力される画素信号に対して種々の信号処理を行う。このとき、信号処理部５８は、必要に応じて、信号処理の途中結果などをメモリ部５９に格納し、必要なタイミングで参照する。信号処理部５８は、信号処理後の画素信号を出力する。
メモリ部５９は、DRAM（Dynamic Random Access Memory）やSRAM（Static Random Access Memory）などにより構成される。
（画素の回路構成例）
図２は、図１の画素領域５１に２次元配置される画素の回路構成例を示す図である。
画素９０は、光電変換素子としてのフォトダイオード９１、転送トランジスタ９２、ＦＤ９３、リセットトランジスタ９４、増幅トランジスタ９５、および選択トランジスタ９６を有する。
フォトダイオード９１は、受光量に応じた電荷を生成し、蓄積する。フォトダイオード９１は、アノード端子が接地されているとともに、カソード端子が転送トランジスタ９２を介して、ＦＤ９３に接続されている。
転送トランジスタ９２のゲート端子は、画素９０に対して形成された画素駆動線５２のうちの、転送信号を供給する線に接続される。転送トランジスタ９２は、転送信号によりオンされたとき、フォトダイオード９１で生成された電荷を読み出し、ＦＤ９３に転送する。
ＦＤ９３は、フォトダイオード９１から読み出された電荷を保持する。リセットトランジスタ９４のゲート端子は、画素９０に対して形成された画素駆動線５２のうちのリセット信号を供給する線に接続される。リセットトランジスタ９４は、リセット信号によりオンにされたとき、ＦＤ９３に蓄積されている電荷を電位VDDの電源９７に排出することで、ＦＤ９３の電位をリセットする。
増幅トランジスタ９５のゲート端子は、ＦＤ９３に接続され、増幅トランジスタ９５は、電源９７を用いてＦＤ９３の電位に応じた画素信号を出力する。
選択トランジスタ９６のゲート端子は、画素９０に対して形成された画素駆動線５２のうちの選択信号を供給する線に接続される。選択トランジスタ９６は、選択信号によりオンにされたとき、増幅トランジスタ９５から出力される画素信号を、垂直信号線５３を介して図１のカラム処理部５５に供給する。
なお、ＦＤ９３は、複数の画素９０の間で共有されてもよい。
（CMOSイメージセンサの第１の構造例）
図３は、CMOSイメージセンサ５０の第１の構造例を示す図である。
図３に示すように、CMOSイメージセンサ５０は、シリコン基板などの半導体基板１１１に配線層１１２が積層されることにより構成される。配線層１１２は、例えば、５つの配線層１２１乃至１２５により構成される。
半導体基板１１１には、フォトダイオード９１、ＦＤ９３、電源９７等が形成される。また、半導体基板１１１上のフォトダイオード９１とＦＤ９３の間には、転送トランジスタ９２が形成され、電源９７には、増幅トランジスタ９５が接続されている。また、配線層１２４には、垂直信号線５３が形成される。
増幅トランジスタ９５は、配線層１２１に形成されるビア１３１を介して、配線層１２２に形成されるＦＤ配線１３２と接続する。一方、ＦＤ９３は、配線層１２１に形成されるビア１３１を介して、ＦＤ配線１３２と接続する。これにより、増幅トランジスタ９５とＦＤ９３は、ビア１３１とＦＤ配線１３２を介して接続する。
また、電源９７は、配線層１２１に形成されるビア１３１を介して、配線層１２２に形成される配線１３３と接続する。転送トランジスタ９２は、配線層１２１に形成されるビア１３１を介して、配線層１２２に形成されるＴＲＧ配線１３４と接続する。
配線層１２１乃至１２５の配線等が形成されない領域には、SiO膜などの配線層間膜１３０が形成される。但し、図３の例では、ＦＤ配線１３２と、ＦＤ配線１３２以外の、配線層１２２に形成された、ＦＤ配線１３２と隣接する配線１３３およびＴＲＧ配線１３４との間の全領域を含む、ＦＤ配線１３２の周囲の領域は、中空領域１３５である。ＦＤ配線１３２と中空領域１３５は接している。
配線層間膜１３０がSiO膜である場合、中空領域（Air）１３５の誘電率は、配線層間膜１３０の誘電率の1/4倍になる。従って、中空領域１３５が形成されることにより、ＦＤ配線１３２の容量は、中空領域１３５が形成されない場合の1/4程度に低減する。
また、配線層１２２の中空領域１３５以外の領域には、配線層間膜１３０が形成されるので、配線層１２２全体に配線層間膜１３０が形成されない場合に比べて、機械的強度が強い。
（CMOSイメージセンサの第２の構造例）
図４は、CMOSイメージセンサ５０の第２の構造例を示す図である。
図４に示す構成のうち、図３の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図４のCMOSイメージセンサ５０の構造は、中空領域１３５の代わりに中空領域２０１乃至２０６が形成される点が、図３の構造と異なる。
図４の例では、ＦＤ配線１３２と配線１３３およびＴＲＧ配線１３４との間の全領域を含む、ＦＤ配線１３２の周囲の領域に、ＦＤ配線１３２、配線１３３、およびＴＲＧ配線１３４と接しないように、中空領域２０１乃至２０６が形成される。
（CMOSイメージセンサの第３の構造例）
図５は、CMOSイメージセンサ５０の第３の構造例を示す図である。
図５に示す構成のうち、図３の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図５のCMOSイメージセンサ５０の構造は、中空領域１３５の代わりに中空領域２２１が形成される点が、図３の構造と異なる。
図５の例では、ＦＤ配線１３２と配線１３３およびＴＲＧ配線１３４との間の全領域ではなく、ＦＤ配線１３２と配線１３３との間の領域のみを含む、ＦＤ配線１３２の周囲の領域が、中空領域２２１である。
即ち、ＦＤ配線１３２は、アナログ信号を扱うため、デジタル信号を扱う垂直信号線５３等の配線に比べて、ノイズに対する耐性が弱い。従って、電源９７と接続する、ノイズ源となる配線１３３とＦＤ配線１３２との容量は削減される方が望ましい。しかしながら、ＴＲＧ配線１３４とＦＤ配線１３２の間の容量は維持された方が良い場合がある。
従って、図５の例では、ＦＤ配線１３２と、隣接する配線１３３およびＴＲＧ配線１３４との間の領域のうちの、ＦＤ配線１３２と配線１３３との間の領域のみを含む、ＦＤ配線１３２の周囲の領域が、中空領域２２１にされる。即ち、ＦＤ配線１３２と、隣接する配線１３３およびＴＲＧ配線１３４との間の領域のうちの、ＦＤ配線１３２とＴＲＧ配線１３４との間の領域以外の領域が、中空領域２２１にされる。
これにより、ＦＤ配線１３２とノイズ発生源となる配線１３３の間の容量を介したノイズ伝播を抑制することができる。また、ＴＲＧ配線１３４とＦＤ配線１３２の間の容量を維持することできる。
なお、中空領域２２１は、図５に示すようにＦＤ配線１３２および配線１３３と接していてもよいし、接していなくてもよい。
（CMOSイメージセンサの第４の構造例）
図６は、CMOSイメージセンサ５０の第４の構造例を示す図である。
図６に示す構成のうち、図３の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図６のCMOSイメージセンサ５０の構造は、中空領域１３５の他に中空領域２４１が形成される点が、図３の構造と異なる。
図６の例では、垂直信号線５３の周囲の全領域が、中空領域２４１である。
即ち、垂直信号線５３の本数が多い場合、高速駆動を行うことができるが、配線密度が増大し、垂直信号線５３の容量が増加する。その結果、応答性が悪化し、画素信号のばらつきが増加し、撮像画像の画質が劣化する。そこで、図６の例では、垂直信号線５３の周囲の全領域が、中空領域２４１にされる。これにより、垂直信号線５３の容量を低減することができる。その結果、高速駆動の際の画素信号のばらつきを抑制し、撮像画像の画質を向上させることができる。
図６の例では、垂直信号線５３の周囲の全領域が、中空領域２４１であるようにしたが、垂直信号線５３の周囲の一部の領域のみが、中空領域２４１であるようにしてもよい。また、中空領域１３５の代わりに、中空領域２０１乃至２０６または中空領域２２１が形成されるようにしてもよい。
さらに、中空領域２４１は、図６に示すように垂直信号線５３の隣りの配線と接してもよいし、接していなくてもよい。
以上のように、CMOSイメージセンサ５０では、ＦＤ配線１３２と、配線１３３およびＴＲＧ配線１３４のそれぞれとの間の少なくとも一部の領域が、中空領域１３５（２０１乃至２０６,２２１）である。従って、配線レイアウトを変更する必要なく、ＦＤ配線１３２の容量を低減し、電荷電圧変換効率を向上させることができる。
また、配線レイアウトを変更する必要がないため、CMOSイメージセンサ５０の画素の共有方式として、任意の方式を採用することができる。
なお、配線層１２１乃至１２５の配線および中空領域１３５（２０１乃至２０６,２２１，２４１）以外の領域には、配線層間膜１３０ではなく、低誘電率膜が形成されるようにしてもよい。
＜第２実施の形態＞
（CMOSイメージセンサの第２実施の形態の画素の回路構成例）
本開示を適用した固体撮像素子としてのCMOSイメージセンサの第２実施の形態の構成は、画素領域５１に２次元配置される画素の回路構成および掃き出し走査系の動作を除いて、図１のCMOSイメージセンサと同一である。従って、以下では、画素の回路構成および掃き出し走査系の動作についてのみ説明し、CMOSイメージセンサの画素以外の構成要素については、図１の符号を用いて説明する。
図７は、本開示を適用したCMOSイメージセンサの第２実施の形態の画素の回路構成例を示す図である。
図７に示す構成のうち、図２の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図７の画素３００の回路構成は、ＦＤ９３の代わりにＦＤ３０１および３０２が設けられる点、および、リセットトランジスタ９４の代わりに、リセットトランジスタ３０３および３０４が設けられる点が、図２の画素９０の回路構成と異なる。画素３００は、リセットトランジスタ３０４のオン/オフを切り替えることで、撮像モードを、高電荷電圧変換効率モードまたは低電荷電圧変換効率モードに切り替えることができる。
具体的には、画素３００では、増幅トランジスタ９５のゲート端子が、ＦＤ３０１に接続される。また、電源９７とＦＤ３０１の間には、ＦＤ３０２を介して直列に接続されるリセットトランジスタ３０３とリセットトランジスタ３０４が、接続される。
リセットトランジスタ３０３とリセットトランジスタ３０４のゲート端子には、それぞれ、対応する行の画素駆動線５２のうちの異なる線が接続され、その線を介して異なるリセット信号が供給される。リセットトランジスタ３０３に供給されるリセット信号は、垂直駆動部５４の掃き出し走査系により、フォトダイオード９１から不要な電荷を掃き出すためにオンにされる。
リセットトランジスタ３０４に供給されるリセット信号は、撮像モードが高電荷電圧変換効率モードである場合、掃き出し走査系により、常にオンにされる。従って、この場合、リセットトランジスタ３０３に供給されるリセット信号がオンにされると、ＦＤ３０１の電位が電源９７の電位VDDとなり、画素３００のＦＤの容量は、ＦＤ３０１の容量のみとなる。よって、電荷電圧変換効率は高くなる。
一方、撮像モードが低電荷電圧変換効率モードである場合、リセットトランジスタ３０４に供給されるリセット信号は、掃き出し走査系により、常にオフにされる。従って、この場合、リセットトランジスタ３０３に供給されるリセット信号がオンにされると、ＦＤ３０２の電位が電源９７の電位VDDとなり、画素３００のＦＤの容量は、ＦＤ３０１とＦＤ３０２の容量の総和となる。よって、電荷電圧変換効率は低くなる。
以上のように構成される画素３００では、高電荷電圧変換効率モードと低電荷電圧変換効率モードの電荷電圧変換効率の比（以下、モード比という）が、ＦＤ３０１の容量と、ＦＤ３０１とＦＤ３０２の容量の総和との比によって決定される。また、ＦＤ３０１およびＦＤ３０２の容量は、それぞれ、ＦＤ３０１と接続する図示せぬＦＤ配線の容量、ＦＤ３０２と接続する図示せぬＦＤ配線の容量に寄与する。
従って、画素３００では、モード比が所望の比になるように、ＦＤ３０１およびＦＤ３０２のそれぞれに接続する２つのＦＤ配線のうちの、例えばＦＤ３０１に接続するＦＤ配線の周囲に、中空領域１３５（２０１乃至２０６,２２１）と同様の中空領域が形成される。
即ち、上述したように、ＦＤ配線の周囲に中空領域を形成することにより、中空領域が形成されない場合に比べてＦＤ配線の容量を低減することができる。従って、ＦＤ３０１に接続するＦＤ配線の容量が、ＦＤ３０２の容量と所望のモード比に基づいて決定されるＦＤ３０１の容量に対応するＦＤ配線の容量になるように、中空領域を形成する。
なお、中空領域は、ＦＤ３０２に接続するＦＤ配線の周囲にのみ形成されてもよいし、ＦＤ３０１およびＦＤ３０２のそれぞれに接続する２つのＦＤ配線の周囲に形成されてもよい。また、ＦＤ３０１およびＦＤ３０２は、複数の画素３００の間で共有されてもよい。
以上のように、CMOSイメージセンサの第２実施の形態では、２つのＦＤ３０１およびＦＤ３０２が形成され、そのＦＤ３０１およびＦＤ３０２のそれぞれにＦＤ配線が接続される。そして、少なくともいずれかのＦＤ配線の周囲に中空領域が形成される。これにより、周囲に中空領域が形成されたＦＤ配線の容量が、中空領域が形成されない場合に比べて低減し、その結果、モード比を所望の比にすることができる。
これに対して、ＦＤ３０１およびＦＤ３０２のそれぞれに接続するＦＤ配線の周囲に中空領域が形成されない場合、モード比は、配線レイアウトによって調整する必要がある。しかしながら、画素３００が小さい場合配線レイアウトの自由度は低く、また、配線レイアウトには画素３００の共有方式に基づく制限があるため、配線レイアウトによる調整は困難である。
＜第３実施の形態＞
（CMOSイメージセンサの各部の配置例）
本開示を適用した固体撮像素子としてのCMOSイメージセンサの第３実施の形態の構成は、図１のCMOSイメージセンサ５０の構成と同一であるため、説明は省略する。また、以降の図において、CMOSイメージセンサ５０と同一のものには同一の符号を付してあり、説明は適宜省略する。
図８は、CMOSイメージセンサの第３実施の形態の各部の配置例を示す図である。
図８のCMOSイメージセンサ３２０では、積層される２つの半導体基板３２１と半導体基板３２２のうちの一方の半導体基板３２１に画素領域５１が配置され、他方の半導体基板３２２に制御回路３３１とロジック回路３３２が配置される。半導体基板３２１と半導体基板３２２には、１以上の配線層が積層されており、半導体基板３２１と半導体基板３２２は、配線層どうしが接合するように積層される。
制御回路３３１は、例えば、垂直駆動部５４、カラム処理部５５、水平駆動部５６、およびシステム制御部５７からなる回路である。ロジック回路３３２は、例えば、信号処理部５８とメモリ部５９からなる回路である。
なお、ここでは、CMOSイメージセンサ３２０の半導体基板の層数は、２層であるようにするが、１層でもよいし、３層以上であってもよい。また、制御回路３３１は、画素領域５１と同一の半導体基板３２１に形成されるようにしてもよい。
（半導体基板３２１の第１の構造例）
図９は、図８の半導体基板３２１の画素領域５１の第１の構造例を配線層側から見た平面図であり、図１０は、図９のＡ−Ａ´断面図およびＢ−Ｂ´断面図である。なお、説明の便宜上、図９では、半導体基板３２１と最下の１つの配線層のみ図示しており、図１０では、半導体基板３２１と最下の２つの配線層のみを図示している。
図９および図１０に示すように、CMOSイメージセンサ３２０では、水平方向に隣接する２つの画素９０間でＦＤ９３が共有される。図１０に示すように、画素領域５１の最下の配線層３５１には、ＦＤ９３と、リセットトランジスタ９４のソース、および増幅トランジスタ９５のゲートとを接続するＦＤ配線３６１が形成される。
図１０に示すように、ＦＤ配線３６１は、ＦＤ９３とビア３６１Ａを介して接続され、半導体基板３２１に形成されたリセットトランジスタ９４のソースとビア３６１Ｂを介して接続され、増幅トランジスタ９５のゲートとビア３６１Ｃを介して接続される。
また、図９に示すように、転送トランジスタ９２のゲートには、画素駆動線５２を構成する１つの配線であるＴＲＧ配線３６２が接続される。さらに、図１０に示すように、配線層３５１の上の配線層３５２には、各種の配線３６３が形成される。
図９および図１０に示すように、配線層３５１において、ＦＤ配線３６１と、配線層３５１内の図示せぬ他の配線との間には、複数（図１０の例では４個）の中空領域（Air Gap）３６４Ａが形成される。また、電位が異なるＦＤ配線３６１と半導体基板３２１の間にも、複数（図１０の例では６個）の中空領域３６４Ｂが形成される。さらに、配線層３５２のＦＤ配線３６１の上部の領域にも、複数の中空領域３６４Ｃが形成される。
以上のように、ＦＤ配線３６１と、他の配線や半導体基板３２１などの他の電極との間に中空領域３６４Ａ乃至３６４Ｃが形成されることにより、ＦＤ配線３６１と他の配線や電極との間の誘電率が低下し、ＦＤ配線３６１の容量が低減する。その結果、電荷電圧変換効率が向上する。
また、ＦＤ配線３６１と他の配線との間に形成される中空領域は、１つの中空領域ではなく、複数個の中空領域３６４Ａにより構成される。従って、ＦＤ配線３６１の容量を低減するためにＦＤ配線３６１と他の配線との間の間隔が大きくされる場合であっても、１つの中空領域のサイズを小さくすることができるため、中空領域を容易に形成することができる。
配線層３５１および配線層３５２において、ＦＤ配線３６１、ＴＲＧ配線３６２、配線３６３等の配線、中空領域３６４Ａ乃至３６４Ｃ、転送トランジスタ９２等のトランジスタが形成されない領域には、SiO膜などの絶縁膜３５３（配線層間膜）が形成される。第３実施の形態では、絶縁膜３５３の材料はSiO2であるものとするが、勿論、これに限定されない。
以上のように、中空領域３６４Ａ乃至３６４Ｃの間は絶縁膜３５３である、即ち中空領域３６４Ａ乃至３６４Ｃは絶縁膜３５３によって支えられるため、導電体によって支えられる場合に比べて、ＦＤ配線３６１の容量を低減することができる。
（半導体基板３２１の第１の構造例の製造方法の説明）
図１１乃至図１４は、図９および図１０の配線層３５１と配線層３５２が積層された半導体基板３２１の製造方法を説明する図である。
まず、図１１の第１の工程において、フォトダイオード９１、ＦＤ９３、転送トランジスタ９２、リセットトランジスタ９４、増幅トランジスタ９５等の画素９０を構成するトランジスタ等が、半導体基板３２１に形成される。そして、半導体基板３２１上に絶縁膜３５３が成膜される。
図１１の第２の工程において、絶縁膜３５３上の、ＦＤ配線３６１と半導体基板３２１の間の中空領域３６４Ｂに対応する領域以外の領域にフォトレジスト３８１を塗布することにより、フォトレジストパターンが形成される。そして、フォトレジストパターンを用いて絶縁膜３５３のエッチングが行われる。これにより、フォトレジスト３８１が形成されていない領域、即ち、中空領域３６４Ｂに対応する領域の絶縁膜３５３が除去される。中空領域３６４Ｂのサイズは、フォトレジストパターンを変更することにより、制御することができる。
図１２の第３の工程において、フォトレジストパターンが剥離され、カバレッジの悪い成膜方法で絶縁膜３５３が成膜される。これにより、ＦＤ配線３６１と半導体基板３２１の間の中空領域３６４Ｂが形成される。図１２の第４の工程において、絶縁膜３５３において、ダマシンで、ＦＤ９３が、リセットトランジスタ９４のソースおよび増幅トランジスタ９５のゲートと接続するように、ＦＤ配線３６１とビア３６１Ａ乃至３６１Ｃが形成される。
図１３の第５の工程において、絶縁膜３５３上の、ＦＤ配線３６１と同一配線層３５１内の図示せぬ他の配線の間の中空領域３６４Ａに対応する領域以外の領域にフォトレジスト３８１を塗布することにより、フォトレジストパターンが形成される。そして、フォトレジストパターンを用いて絶縁膜３５３のエッチングが行われる。これにより、フォトレジスト３８１が形成されていない領域、即ち、中空領域３６４Ａに対応する領域の絶縁膜３５３が除去される。
図１３の第６の工程において、フォトレジストパターンが剥離され、カバレッジの悪い成膜方法で絶縁膜３５３が成膜される。これにより、中空領域３６４Ａが形成される。図１４の第７の工程において、配線層３５２の配線３６３がダマシンで形成される。
図１４の第８の工程において、まず、図１１の第２の工程および図１２の第３の工程や図１３の第５の工程および第６の工程と同様に、ＦＤ配線３６１の上の中空領域３６４Ｃが形成される。
具体的には、絶縁膜３５３上の、ＦＤ配線３６１の上の中空領域３６４Ｃに対応する領域以外の領域にフォトレジスト３８１を塗布することにより、フォトレジストパターンが形成される。そして、フォトレジストパターンを用いて絶縁膜３５３のエッチングが行われ、これにより、中空領域３６４Ｃに対応する領域の絶縁膜３５３が除去される。その後、フォトレジストパターンが剥離され、カバレッジの悪い成膜方法で絶縁膜３５３が成膜される。
なお、図１１の第２の工程、図１３の第５の工程、および図１４の第８の工程においてエッチングされる絶縁膜３５３の厚み（半導体基板３２１に垂直な方向の長さ）、即ち中空領域３６４Ａ乃至３６４Ｃの厚みは、例えば、0.数umより薄い。
以上のように、中空領域３６４Ａ乃至３６４Ｃの上の絶縁膜３５３は、ガバレッジの悪い成膜方法で成膜されるため、中空領域３６４Ａ乃至３６４Ｃの空洞を維持したまま、中空領域３６４Ａ乃至３６４Ｃ上に絶縁膜３５３を形成することができる。中空領域３６４Ａ乃至３６４Ｃの下の絶縁膜３５３の膜質は、中空領域３６４Ａ乃至３６４Ｃの上の絶縁膜３５３の膜質と同一であってもよいし、異なっていてもよい。
（半導体基板３２１の第２の構造例）
図１５は、図８の半導体基板３２１の画素領域５１の第２の構造例の図９のＡ−Ａ´断面図である。なお、説明の便宜上、図１５では、半導体基板３２１と最下の２つの配線層のみを図示している。
図１５に示す構成のうち、図１０の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図１５の配線層３５１および配線層３５２が積層された半導体基板３２１の構成は、ＦＤ配線３６１と中空領域３６４Ａの底面に接するように、ストッパ膜４０１が形成されている点が、図１０の構成と異なる。
ストッパ膜４０１は、ダマシンでＦＤ配線３６１を形成する際に絶縁膜３５３のエッチングを止めるための膜であり、SiOC膜等である。
（半導体基板３２１の第２の構造例の製造方法の説明）
図１６乃至図１９は、図１５の配線層３５１と配線層３５２が積層された半導体基板３２１の製造方法を説明する図である。
まず、図１１および図１２の第１乃至第３の工程が行われ、ＦＤ配線３６１と半導体基板３２１の間の中空領域３６４Ｂが形成される。次に、図１６および図１８の第１乃至第６の工程において、ダマシンでＦＤ配線３６１とビア３６１Ａ乃至３６１Ｃが形成される。
即ち、図１６の第１の工程において、中空領域３６４Ｂが形成された半導体基板３２１に絶縁膜３５３が成膜され、平坦化される。
図１６の第２の工程において、絶縁膜３５３上にストッパ膜４０１が成膜される。図１７の第３の工程において、ストッパ膜４０１の上に、所定の厚さの絶縁膜３５３が成膜される（積み増される）。
図１７の第４の工程において、ストッパ膜４０１より下の絶縁膜３５３のビア３６１Ａ乃至３６１Ｃに対応する領域がエッチングされ、ストッパ膜４０１より上の絶縁膜３５３のＦＤ配線３６１に対応する領域がエッチングされる。ストッパ膜４０１より上の絶縁膜３５３のエッチングは、ストッパ膜４０１により停止される。即ち、ストッパ膜４０１より上の絶縁膜３５３のエッチング領域の底面は、ストッパ膜４０１の上面と接する。
図１８の第５の工程において、最上層の絶縁膜３５３に銅（Ｃｕ）４０２が成膜される。図１８の第６の工程において、絶縁膜３５３より上の不要な銅４０２が除去され、これにより、ＦＤ配線３６１とビア３６１Ａ乃至３６１Ｃが形成される。
次に、図１９の第７の工程において、絶縁膜３５３上の、ＦＤ配線３６１と同一配線層３５１内の図示せぬ他の配線との間の中空領域３６４Ａに対応する領域以外の領域にフォトレジスト３８１を塗布することにより、フォトレジストパターンが形成される。そして、フォトレジストパターンを用いて、ストッパ膜４０１でエッチングが停止されるように、絶縁膜３５３のエッチングが行われる。これにより、フォトレジスト３８１が形成されていない領域、即ち、中空領域３６４Ａに対応する領域の絶縁膜３５３が除去される。
その後、図１３および図１４の第６乃至第８の工程が行われ、中空領域３６４Ａと中空領域３６４Ｃが形成される。
以上により、全ての中空領域３６４Ａの底面は、ストッパ膜４０１の上面と接する。即ち、全ての中空領域３６４Ａの底面の厚さ方向の位置は同一である。従って、中空領域３６４Ａの深さ（半導体基板３２１に垂直な方向の長さ）のバラツキが減少し、これにより、ＦＤ配線３６１の容量のバラツキが減少する。
なお、図１９の第７の工程において、図２０に示すように、ストッパ膜４０１で絶縁膜３５３のエッチングが停止された後、さらにエッチングを行うようにしてもよい。
（半導体基板３２１の第３の構造例）
図２１は、図８の半導体基板３２１の画素領域５１の第３の構造例の図９のＡ−Ａ´断面図である。なお、説明の便宜上、図２１では、半導体基板３２１と最下の２つの配線層のみを図示している。
図２１に示す構成のうち、図１０の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
図２１の配線層３５１および配線層３５２が積層された半導体基板３２１の構成は、連続する４個の中空領域３６４Ａの下部が接続されている点、および、その中空領域３６４Ａの上部の周囲の絶縁膜が絶縁膜３５３とは異なる材質の絶縁膜４２１である点が、図１０の構成と異なる。
絶縁膜４２１の材質は、例えばSiNである。
（半導体基板３２１の第３の構造例の製造方法の説明）
図２２および図２３は、図２１の配線層３５１と配線層３５２が積層された半導体基板３２１の製造方法を説明する図である。
まず、図１１および図１２の第１乃至第３の工程が行われ、ＦＤ配線３６１と半導体基板３２１の間の中空領域３６４Ｂが形成される。次に、図２２の第１の工程において、絶縁膜３５３の上に絶縁膜４２１が形成される。そして、絶縁膜３５３および絶縁膜４２１において、ダマシンで、ＦＤ９３と接続するように、ＦＤ配線３６１とビア３６１Ａ乃至３６１Ｃが形成される。
次に、図２２の第２の工程において、絶縁膜４２１上の、中空領域３６４Ａに対応する領域以外の領域にフォトレジスト３８１を塗布することにより、フォトレジストパターンが形成される。
そして、フォトレジストパターンを用いて絶縁膜３５３および絶縁膜４２１のエッチングが行われる。これにより、フォトレジスト３８１が形成されていない領域、即ち、中空領域３６４Ａに対応する領域の絶縁膜３５３および絶縁膜４２１が除去される。
図２３の第３の工程において、絶縁膜３５３のエッチングレートが、絶縁膜４２１のエッチングレートより大きくなる条件で、絶縁膜３５３および絶縁膜４２１の等方エッチングが行われる。これにより、絶縁膜３５３のみエッチングが行われ、４個の中空領域３６４Ａの下部が接続される。
図２３の第４の工程では、フォトレジストパターンが剥離され、カバレッジの悪い成膜方法で絶縁膜３５３が成膜される。このとき、中空領域３６４Ａの下部のサイズは大きいが、上部のサイズは小さいため、下部に絶縁膜３５３の材料が到達する前に閉塞する。従って、中空領域３６４Ａの空洞は維持される。その後、図１４の第７および第８の工程が行われ、中空領域３６４Ｃが形成される。
なお、図２４に示すように、中空領域３６４Ａと同様に、中空領域３６４Ｂの上部の周囲に絶縁膜４２２が形成され、中空領域３６４Ｂの下部が接続されるようにしてもよい。また、図示は省略するが、中空領域３６４Ｃの下部が接続されるようにしてもよい。さらに、各中空領域３６４Ａ乃至３６４Ｃの下部は、上部のサイズに比べて大きければよく、中空領域３６４Ａ乃至３６４Ｃの下部どうしが接続していなくてもよい。
（CMOSイメージセンサの第１の製造方法）
図２５乃至図２７は、図１１乃至図１４の製造方法により製造された半導体基板３２１と半導体基板３２２を接合することにより製造される図８のCMOSイメージセンサ３２０の第１の製造方法を説明する図である。
図１１乃至図１４の製造方法により配線層３５１と配線層３５２が積層された半導体基板３２１が製造された後、さらに配線層４３１が積層される。そして、図２５の第１の工程において、配線層３５２の絶縁膜３５３上の、画素領域５１以外のＴＳＶ(through-silicon via)４５２が形成される領域の周囲の領域にフォトレジスト３８１を塗布することにより、フォトレジストパターンが形成される。そして、フォトレジストパターンを用いて絶縁膜３５３のエッチングが行われる。これにより、フォトレジスト３８１が形成されていない領域、即ちＴＳＶ４５２が形成される領域の周囲の領域の絶縁膜３５３が除去される。
図２５の第２の工程において、フォトレジストパターンが剥離され、カバレッジの悪い成膜方法で絶縁膜３５３が成膜される。これにより、ＴＳＶ４５２（接続部）が形成される領域の周囲の領域に中空領域４３２が形成される。
図２６の第３の工程において、半導体基板３２１と半導体基板３２２が接合される。
具体的には、図２６の例では、半導体基板３２２には、各種の配線４４０が形成される４つの配線層４４１乃至４４４が積層されており、配線層４４１乃至４４４の配線４４０等が形成されない領域には絶縁膜４４５が形成されている。
最上層の配線層４４４の配線４４０は、例えばアルミニウム（Ａｌ）により形成され、最上層以外の配線層４４１乃至４４３の配線４４０は、例えば銅（Ｃｕ）により形成される。半導体基板３２１と半導体基板３２２は、半導体基板３２１の最上層の配線層４３１と、半導体基板３２２の最上層の配線層４４４が接合するように接合される。
半導体基板３２１と半導体基板３２２の接合後、半導体基板３２１の配線層３５１が積層される面と対向する面には、絶縁膜４５１が形成される。また、半導体基板３２１の配線層３５１が積層される面と対向する面の画素領域５１に対応する領域には、図示せぬカラーフィルタやオンチップレンズ等が形成される。さらに、接合後の半導体基板３２１と半導体基板３２２に対して薄肉化が行われ、これにより、CMOSイメージセンサ３２０の膜厚が所望の膜厚にされる。
次に、図２７の第４の工程において、絶縁膜４５１、半導体基板３２１、絶縁膜３５３、および絶縁膜４４５の、ＴＳＶ４５２が形成される領域がエッチングされ、ＴＳＶ４５２が形成される。ＴＳＶ４５２は、配線層４４４の配線４４０と配線層３５１の配線３６３に接続され、半導体基板３２１と半導体基板３２２を電気的に接続する。
（CMOSイメージセンサの第２の製造方法）
図２８乃至図３１は、図１１乃至図１４の製造方法により製造された半導体基板３２１と半導体基板３２２を接合することにより製造される図８のCMOSイメージセンサ３２０の第２の製造方法を説明する図である。
図１１乃至図１４の製造方法により配線層３５１と配線層３５２が積層された半導体基板３２１が製造された後、さらに配線層４３１が積層される。そして、図２８の第１の工程において、半導体基板３２１の最上層の配線層３５２と、半導体基板３２２の最上層の配線層４４２が接合するように、半導体基板３２１と半導体基板３２２が接合される。
また、半導体基板３２１と半導体基板３２２の接合後、半導体基板３２１の配線層３５１が積層される面と対向する面には、絶縁膜４５１が形成される。また、半導体基板３２１の配線層３５１が積層される面と対向する面の画素領域５１に対応する領域には、図示せぬカラーフィルタやオンチップレンズ等が形成される。さらに、接合後の半導体基板３２１と半導体基板３２２に対して薄肉化が行われ、これにより、CMOSイメージセンサ３２０の膜厚が所望の膜厚にされる。
次に、図２９の第２の工程において、絶縁膜４５１上の、画素領域５１以外のＴＳＶ４５２が形成される領域の周囲の領域にフォトレジスト３８１を塗布することにより、フォトレジストパターンが形成される。そして、フォトレジストパターンを用いて半導体基板３２１並びに絶縁膜４５１および絶縁膜３５３のエッチングが行われる。これにより、フォトレジスト３８１が形成されていない領域、即ちＴＳＶ４５２が形成される領域の周囲の領域の半導体基板３２１並びに絶縁膜４５１および絶縁膜３５３が除去される。
図３０の第３の工程において、フォトレジストパターンが剥離され、カバレッジの悪い成膜方法で絶縁膜４５１が成膜される。これにより、ＴＳＶ４５２が形成される領域の周囲の領域に、半導体基板３２１を貫通する中空領域４３２が形成される。
図３１の第４の工程において、絶縁膜４５１、半導体基板３２１、絶縁膜３５３、および絶縁膜４４５の、ＴＳＶ４５２が形成される領域がエッチングされ、ＴＳＶ４５２が形成される。
なお、図３２に示すように、第３の工程において、絶縁膜４５１が成膜される際、半導体基板３２１内の中空領域４３２に絶縁膜４５１が埋め込まれるようにしてもよい。また、ＴＳＶ４５２は、１つのビアによって、配線層４４４の配線４４０と配線層３５１の配線３６３を接続してもよいし、２つのビアによって接続してもよい。
以上のように、ＴＳＶ４５２の周囲に中空領域４３２が形成されることにより、ＴＳＶ４５２と半導体基板３２１の電位部分(例えばGND)との容量を低減することができる。
なお、第３実施の形態において、中空領域３６４Ａ乃至３６４Ｃおよび中空領域４３２の数は、１以上であれば任意の数にすることができる。また、中空領域３６４Ａ乃至３６４Ｃおよび中空領域４３２の形状は、カバレッジの悪い成膜方法で絶縁膜が成膜されない形状であれば、どのような形状であってもよい。
＜第４実施の形態＞
（画素領域内の中空領域の配置の説明）
本開示を適用した固体撮像素子としてのCMOSイメージセンサの第４実施の形態の構成および構造は、２（横）×２（縦）の画素９０の間でＦＤ９３を共有する点、および、中空領域３６４Ａ乃至３６４Ｃおよび中空領域４３２の配置および形状を除いて、CMOSイメージセンサ３２０の構成および構造と同一である。
従って、以下では、中空領域３６４Ａ乃至３６４Ｃおよび中空領域４３２の配置および形状についてのみ説明する。また、以降の図において、CMOSイメージセンサ３２０と同一のものには同一の符号を付してあり、説明は適宜省略する。
図３３は、CMOSイメージセンサの第４実施の形態における画素領域５１内の中空領域の配置を説明する、配線層３５１、配線層３５２、および配線層４３１が積層された半導体基板３２１の画素領域５１を、配線層４３１側から見た平面図である。
図３３Ａは、半導体基板３２１と配線層３５１のみを図示したものであり、図３３Ｂは、半導体基板３２１と配線層４３１のみを図示したものである。
図３３Ａに示すように、CMOSイメージセンサの第４実施の形態では、配線層３５１において、ＦＤ配線３６１と、配線４７１などの同一配線層３５１内の他の配線との間に、中空領域４７２が形成される。これにより、配線層３５１内のＦＤ配線３６１と他の配線との間の誘電率が低下し、ＦＤ配線３６１の容量が低減する。その結果、電荷電圧変換効率が向上する。
また、図３３Ｂに示すように、配線層４３１において、垂直信号線５３と、配線４７３などの同一配線層４３１内の他の配線との間に、中空領域４７４が形成される。これにより、配線層４３１内の垂直信号線５３と他の配線との間の誘電率が低下し、垂直信号線５３の容量が低減する。その結果、画素信号の読み出しの遅延を防止することができる。
なお、図３３Ａの例では、ＦＤ配線３６１と他の配線との間に２つの中空領域４７２が形成されたが、中空領域４７２の数は、１以上であれば任意の数にすることができる。同様に、垂直信号線５３と他の配線との間に形成される中空領域４７４の数も、１以上であれば任意の数にすることができる。
また、図３３の例では、中空領域４７２および中空領域４７４の形状が、配線層４３１の上から見たときに矩形になる形状（ストライプ形状）であるようにしたが、中空領域４７２および中空領域４７４の形状は、任意の形状にすることができる。
（画素領域内の中空領域の形状の例）
図３４は、中空領域４７２の形状の他の例を示す、配線層３５１が積層された半導体基板３２１の画素領域５１を配線層３５１側から見た平面図である。
中空領域４７２の形状は、例えば、図３４Ａに示すように、配線層３５１の上から見たときに円になる形状（ホール形状）であってもよいし、図３４Ｂに示すように、網目になる形状（メッシュ形状）であってもよい。
図示は省略するが、中空領域４７４の形状も、中空領域４７２と同様の形状にすることができる。
（画素領域外の中空領域の形状の例）
図３５は、CMOSイメージセンサの第４実施の形態における画素領域５１外のＴＳＶ４５２の周囲に形成される中空領域４３２の形状の例を示す、CMOSイメージセンサを絶縁膜４５１の上から見た平面図である。
中空領域４３２の形状は、例えば、図３５Ａに示すように、絶縁膜４５１の上からみたときにリング状の矩形になる形状であってもよいし、図３５Ｂに示すように、リング状の円形になる形状であってもよい。また、図３５Ｃに示すように線になる形状（ストライプ形状）であってもよい。
また、ＴＳＶ４５２の周囲に形成される中空領域４３２の数は、図３５Ａや図３５Ｃの例では２つであり、図３５Ｂの例では１つであるが、これらに限定されず、任意の数にすることができる。
なお、中空領域４３２、中空領域４７２、および中空領域４７４の形状は、カバレッジの悪い成膜方法で絶縁膜が成膜されない形状であれば、図３４や図３５の形状に限定されない。
また、第４実施の形態においても、第３実施の形態と同様に、ＦＤ配線３６１の下部および上部に中空領域が形成されるようにしてもよい。
さらに、第３実施の形態において、第４実施の形態と同様に、垂直信号線５３の周囲に中空領域が形成されるようにしてもよい。また、第３および第４実施の形態において、中空領域が形成される領域は、ＦＤ配線３６１や垂直信号線５３以外の容量を低減したい配線の周囲であってもよい。
また、第３および第４実施の形態において、半導体基板３２２に中空領域が形成されるようにしてもよい。
＜第５実施の形態＞
（撮像装置の一実施の形態の構成例）
図３６は、本開示を適用した電子機器としての撮像装置の一実施の形態の構成例を示すブロック図である。
図３６の撮像装置１０００は、ビデオカメラやデジタルスチルカメラ等である。撮像装置１０００は、レンズ群１００１、固体撮像素子１００２、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８からなる。ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８は、バスライン１００９を介して相互に接続されている。
レンズ群１００１は、被写体からの入射光（像光）を取り込んで固体撮像素子１００２の撮像面上に結像する。固体撮像素子１００２は、上述したCMOSイメージセンサからなる。固体撮像素子１００２は、レンズ群１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路１００３に供給する。
ＤＳＰ回路１００３は、固体撮像素子１００２から供給される画素信号に対して所定の画像処理を行い、画像処理後の画像信号をフレーム単位でフレームメモリ１００４に供給し、一時的に記憶させる。
表示部１００５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号に基づいて、画像を表示する。
記録部１００６は、ＤＶＤ(Digital Versatile Disk)、フラッシュメモリ等からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号を読み出し、記録する。
操作部１００７は、ユーザによる操作の下に、撮像装置１０００が持つ様々な機能について操作指令を発する。電源部１００８は、電源を、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、および操作部１００７に対して適宜供給する。
本技術を適用する電子機器は、画像取込部（光電変換部）にCMOSイメージセンサを用いる装置であればよく、撮像装置１０００のほか、撮像機能を有する携帯端末装置、画像読取部にCMOSイメージセンサを用いる複写機などがある。
＜CMOSイメージセンサの使用例＞
図３７は、上述のCMOSイメージセンサを使用する使用例を示す図である。
上述したCMOSイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
また、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
本開示は、CMOSイメージセンサだけでなく、CCD(Charge Coupled Device)イメージセンサにも適用することができる。
なお、本開示は、以下のような構成もとることができる。
（１）
フローティングディフュージョンに接続するＦＤ配線と、前記ＦＤ配線以外の配線との間の少なくとも一部の領域が、中空領域である
ように構成された
固体撮像素子。
（２）
前記ＦＤ配線と前記中空領域は接する
ように構成された
前記（１）に記載の固体撮像素子。
（３）
前記ＦＤ配線と前記中空領域は接しない
ように構成された
前記（１）に記載の固体撮像素子。
（４）
前記中空領域は、前記ＦＤ配線と、前記ＦＤ配線以外の配線との間の領域のうちの、前記ＦＤ配線と、転送トランジスタに接続するＴＲＧ配線との間の領域以外の領域である
ように構成された
前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（５）
垂直信号線の周囲の少なくとも一部が、中空領域である
ように構成された
前記（１）乃至（４）のいずれかに記載の固体撮像素子。
（６）
前記ＦＤ配線は、複数のフローティングディフュージョンのそれぞれに接続する複数のＦＤ配線のうちの一部である
ように構成された
前記（１）乃至（５）のいずれかに記載の固体撮像素子。
（７）
前記中空領域の数は複数である
ように構成された
前記（１）に記載の固体撮像素子。
（８）
前記ＦＤ配線と前記ＦＤ配線以外の配線との間の領域のうちの前記中空領域以外の領域には、絶縁膜が形成される
ように構成された
前記（１）または（７）のいずれかに記載の固体撮像素子。
（９）
前記中空領域の上部の周囲に形成される絶縁膜の材料と、前記中空領域の下部の周囲に形成される絶縁膜の材料とは異なる
ように構成された
前記（８）に記載の固体撮像素子。
（１０）
前記中空領域の下部のサイズは、上部のサイズに比べて大きい
ように構成された
前記（９）に記載の固体撮像素子。
（１１）
前記中空領域の数は複数であり、
複数の前記中空領域の下部は接続される
ように構成された
前記（１０）に記載の固体撮像素子。
（１２）
前記ＦＤ配線と、前記ＦＤ配線と接続する半導体基板との間の少なくとも一部の領域が中空領域である
ように構成された
前記（１）または（７）乃至（１１）のいずれかに記載の固体撮像素子。
（１３）
前記ＦＤ配線、前記ＦＤ配線以外の配線、および前記中空領域が形成された配線層が積層される第１の半導体基板と、
前記第１の半導体基板と接合される第２の半導体基板と、
前記第１の半導体基板と前記第２の半導体基板を電気的に接続する接続部と
を備え、
前記配線層の前記接続部の周囲に中空領域が形成される
ように構成された
前記（１）または（７）乃至（１１）のいずれかに記載の固体撮像素子。
（１４）
前記配線層の前記接続部の周囲に形成された中空領域は、前記第１の半導体基板を貫通する
ように構成された
前記（１３）に記載の固体撮像素子。
（１５）
フローティングディフュージョンに接続するＦＤ配線と、前記ＦＤ配線以外の配線との間の少なくとも一部の領域が、中空領域である固体撮像素子
を備える電子機器。
（１６）
第１の半導体基板と、
前記第１の半導体基板と接合される第２の半導体基板と、
前記第１の半導体基板と前記第２の半導体基板を電気的に接続する接続部と
を備え、
前記第１の半導体基板に積層される配線層の前記接続部の周囲に中空領域が形成される
固体撮像素子。
５０ CMOSイメージセンサ, ５３ 垂直信号線, ９２ 転送トランジスタ, ９３ ＦＤ, １３２ ＦＤ配線, １３３ 配線, １３４ ＴＲＧ配線, １３５，２０１乃至２０６，２２１,２４１ 中空領域， ３０１,３０２ ＦＤ， ３２０ CMOSイメージセンサ, ３２１，３２２ 半導体基板, ３５１，３５２ 配線層, ３５３ 絶縁膜, ３６１ ＦＤ配線, ３６４Ａ乃至３６４Ｃ 中空領域, ４２１ 絶縁膜, ４３２ 中空領域, ４５２ ＴＳＶ, １０００ 撮像装置, １００２ 固体撮像素子

Claims (15)

  1. フローティングディフュージョンとＦＤ配線とを接続するビア
    を有し、
    前記ビアの周囲に中空領域が設けられて構成される
    固体撮像素子。
  2. 前記ＦＤ配線および前記ビアと前記中空領域は接する
    ように構成された
    請求項１に記載の固体撮像素子。
  3. 前記ＦＤ配線および前記ビアと前記中空領域は接しない
    ように構成された
    請求項１に記載の固体撮像素子。
  4. 前記中空領域は、前記ＦＤ配線と、前記ＦＤ配線以外の配線との間の領域のうちの、前記ＦＤ配線と、転送トランジスタに接続するＴＲＧ配線との間の領域以外の領域である
    ように構成された
    請求項１に記載の固体撮像素子。
  5. 垂直信号線の周囲の少なくとも一部が、中空領域である
    ように構成された
    請求項１に記載の固体撮像素子。
  6. 前記ＦＤ配線は、複数のフローティングディフュージョンのそれぞれに接続する複数のＦＤ配線のうちの一部である
    ように構成された
    請求項１に記載の固体撮像素子。
  7. 前記中空領域の数は複数である
    ように構成された
    請求項１に記載の固体撮像素子。
  8. 前記ＦＤ配線と前記ＦＤ配線以外の配線との間の領域のうちの前記中空領域以外の領域には、絶縁膜が形成される
    ように構成された
    請求項１に記載の固体撮像素子。
  9. 前記中空領域の上部の周囲に形成される絶縁膜の材料と、前記中空領域の下部の周囲に形成される絶縁膜の材料とは異なる
    ように構成された
    請求項８に記載の固体撮像素子。
  10. 前記中空領域の下部のサイズは、上部のサイズに比べて大きい
    ように構成された
    請求項９に記載の固体撮像素子。
  11. 前記中空領域の数は複数であり、
    複数の前記中空領域の下部は接続される
    ように構成された
    請求項１０に記載の固体撮像素子。
  12. 前記ＦＤ配線と、前記ＦＤ配線と接続する半導体基板との間の少なくとも一部の領域が中空領域である
    ように構成された
    請求項１に記載の固体撮像素子。
  13. 前記ＦＤ配線、前記ＦＤ配線以外の配線、および前記中空領域が形成された配線層が積層される第１の半導体基板と、
    前記第１の半導体基板と接合される第２の半導体基板と、
    前記第１の半導体基板と前記第２の半導体基板を電気的に接続する接続部と
    を備え、
    前記配線層の前記接続部の周囲に中空領域が形成される
    ように構成された
    請求項１に記載の固体撮像素子。
  14. 前記配線層の前記接続部の周囲に形成された中空領域は、前記第１の半導体基板を貫通する
    ように構成された
    請求項１３に記載の固体撮像素子。
  15. フローティングディフュージョンとＦＤ配線とを接続するビアを有し、前記ビアの周囲に中空領域が設けられて構成される固体撮像素子
    を備える電子機器。
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