JP2015050478A - 固体撮像装置 - Google Patents

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Abstract

【課題】画素信号を垂直方向に転送する垂直信号線に重畳されるノイズを均等化しつつ、１つのカラムに対して垂直信号線を複数本づつ設けることが可能な固体撮像装置を提供する。【解決手段】各カラムにおいて、垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２は、電源線ＤＬ１−１、ＤＬ１−３、ＤＬ２−１、ＤＬ２−３、ＤＬ３−１、ＤＬ３−３の間にそれぞれ配置され、電源線ＤＬ１−２、ＤＬ２−２、ＤＬ３−２は垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２の間にそれぞれ配置され、電源線ＤＬ１−１、ＤＬ１−３は、カラム方向に１画素ごとに互いに交差させて配置され、電源線ＤＬ２−１、ＤＬ２−３は、カラム方向に１画素ごとに互いに交差させて配置され、電源線ＤＬ３−１、ＤＬ３−３は、カラム方向に１画素ごとに互いに交差させて配置される。【選択図】図６

Description

本発明の実施形態は、固体撮像装置に関する。
固体撮像装置では、高フレームレート化、画素数の増加および出力ビット数の増加に伴って、Ａ／Ｄ変換などの画像処理にかかる時間を短縮することが求められている。このような要求に答えるために、画素信号を垂直方向に転送する垂直信号線を１つのカラムに対して２本づつ設け、１つのカラムに対して２個のカラムＡＤ変換回路でＡ／Ｄ変換を行う方法が提案されている。
特開２０１１−８２７６９号公報
本発明の一つの実施形態は、画素信号を垂直方向に転送する垂直信号線に重畳されるノイズを均等化しつつ、１つのカラムに対して垂直信号線を複数本づつ設けることが可能な固体撮像装置を提供することを目的とする。
本発明の一つの実施形態によれば、画素と、水平制御線と、垂直信号線と、ＡＤ変換回路とが設けられている。画素は、ロウ方向およびカラム方向にマトリックス状に配置されている。水平制御線は、ロウ方向の前記画素を選択する。垂直信号線は、１カラムごとにｎ（ｎは２以上の整数）本だけ配置され、同一カラムの画素に（ｎ−１）×ｍ（ｍは１以上の整数）個置きに接続されている。電源線は、前記垂直信号線と交差するようにして配線され、前記画素に電源を供給する。ＡＤ変換回路は、前記垂直信号線を介して読み出された画素信号をＡＤ変換する。
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。 図２は、図１の画素の概略構成を示す回路図である。 図３は、図１のカラム方向に隣接する４個の画素のレイアウト構成を示す平面図である。 図４は、第２実施形態に係る固体撮像装置の概略構成を示すブロック図である。 図５は、第３実施形態に係る固体撮像装置の概略構成を示すブロック図である。 図６は、第４実施形態に係る固体撮像装置の概略構成を示すブロック図である。 図７は、図６の画素の概略構成を示す回路図である。 図８は、第５の実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。
以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。なお、図１では、ロウ方向およびカラム方向にマトリックス状に３×８個の画素ＰＸが配置されている例を示した。
図１において、この固体撮像装置には画素アレイ部１が設けられ、画素アレイ部１には、ロウ方向およびカラム方向にマトリックス状に画素ＰＸが配置されている。そして、ロウ方向の画素ＰＸを選択する水平制御線ＨＬ１〜ＨＬ８が配置されるとともに、画素ＰＸから読み出された画素信号をカラム方向に伝送する垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２が配置されている。なお、水平制御線ＨＬ１〜ＨＬ８には、例えば、画素ＰＸから読み出しを行わせる読み出し線、画素ＰＸに蓄積された電荷をリセットさせるリセット線および読み出し時の行選択を行わせるアドレス線を含むことができる。
垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２は１カラムごとに２本だけ配置され、例えば、１カラム目には垂直信号線ＶＬ１−１、ＶＬ１−２が配置され、２カラム目には垂直信号線ＶＬ２−１、ＶＬ２−２が配置され、３カラム目には垂直信号線ＶＬ３−１、ＶＬ３−２が配置されている。
また、垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２は同一カラムの画素ＰＸに２個置きに接続されている。例えば、垂直信号線ＶＬ１−１、ＶＬ２−１、ＶＬ３−１は、１、２、５、６行目の画素ＰＸに接続され、垂直信号線ＶＬ１−２、ＶＬ２−２、ＶＬ３−２は、３、４、７、８行目の画素ＰＸに接続されている。
また、垂直信号線ＶＬ１−１、ＶＬ１−２は、カラム方向に２画素ごとに互いに交差させて配置され、垂直信号線ＶＬ２−１、ＶＬ２−２は、カラム方向に２画素ごとに互いに交差させて配置され、垂直信号線ＶＬ３−１、ＶＬ３−２は、カラム方向に２画素ごとに互いに交差させて配置されている。
また、固体撮像装置には、水平制御線ＨＬ１〜ＨＬ８を選択する垂直走査回路２および垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２を介して読み出された画素信号をＡＤ変換するＡＤ変換回路３が設けられている。
ここで、垂直走査回路２は、同一カラムの異なる垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２に接続された２個の画素から各カラムの２本の垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２に同時に画素信号が読み出されるように水平制御線ＨＬ１〜ＨＬ８を選択することができる。例えば、１行目の画素ＰＸから垂直信号線ＶＬ１−１、ＶＬ２−１、ＶＬ３−１に信号を読み出すと同時に、３行目の画素ＰＸから垂直信号線ＶＬ１−２、ＶＬ２−２、ＶＬ３−２に信号を読み出す場合、垂直走査回路２は、水平制御線ＨＬ１、ＨＬ３を同時に選択し、ＡＤ変換回路３に伝送させることができる。また、垂直走査回路２は、水平制御線ＨＬ１、ＨＬ３を同時に選択した後、水平制御線ＨＬ２、ＨＬ４を同時に選択することにより、２行目の画素ＰＸから垂直信号線ＶＬ１−１、ＶＬ２−１、ＶＬ３−１に信号を読み出させると同時に、４行目の画素ＰＸから垂直信号線ＶＬ１−２、ＶＬ２−２、ＶＬ３−２に信号を読み出させることができる。
ＡＤ変換回路３には、垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２ごとにカラムＡＤ変換器ＡＤ１〜ＡＤ６が設けられている。そして、カラムＡＤ変換器ＡＤ１〜ＡＤ６は、垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２にそれぞれ読み出された画素信号を同時に処理することができる。
ここで、垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２をカラム方向に２画素ごとに互いに交差させて配置することにより、各カラムごとの垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２の交差回数の増大を抑制しつつ、両側の画素ＰＸに対する垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２の対称性を向上させることができる。このため、垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２の寄生抵抗および寄生容量の増大を抑制しつつ、各画素ＰＸから重畳されるクロストークノイズを均等化することができ、読み出し速度の高速化を図りつつ、画像に現れる横筋ノイズを低減することができる。
図２は、図１の画素の概略構成を示す回路図である。
図２において、画素ＰＸには、リードトランジスタ１、リセットトランジスタ２、アドレストランジスタ３、アンプトランジスタ４、フォトダイオードＰＤおよびフローティングディフュージョンＦＤが設けられている。
そして、リードトランジスタ１のソースは、フォトダイオードＰＤに接続され、リードトランジスタ１のゲートは、読み出し線ＲＥＡＤに接続されている。また、リセットトランジスタ２のソースは、リードトランジスタ１のドレインに接続され、リセットトランジスタ２のゲートは、リセット線ＲＳＴに接続され、リセットトランジスタ２のドレインは、電源電位ＶＤＤに接続されている。また、アドレストランジスタ３のゲートは、アドレス線ＡＤＲに接続され、アドレストランジスタ３のドレインは、アンプトランジスタ４のソースに接続され、アドレストランジスタ３のソースは、垂直信号線ＶＬ１−１に接続されている。また、アンプトランジスタ４のゲートは、リードトランジスタ１のドレインに接続され、アンプトランジスタ４のドレインは、電源電位ＶＤＤに接続されている。ここで、アンプトランジスタ４のゲートとリードトランジスタ１のドレインとの接続点にはフローティングディフュージョンＦＤが形成されている。フォトダイオードＰＤのアノードは基準電位ＰＸＶＳＳに接続されている。なお、基準電位ＰＸＶＳＳは、接地電位であってもよいし、電源電位ＶＤＤよりも低い固定電位であってもよい。
そして、アドレス線ＡＤＲがロウレベルの場合、アドレストランジスタ３がオフ状態となり、垂直信号線ＶＬ１−１に画素信号ＶＳＩＧは出力されない。この時、読み出し線ＲＥＡＤとリセット線ＲＳＴがハイレベルになると、リードトランジスタ１がオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに排出される。そして、リセットトランジスタ２を介して電源電位ＶＤＤに排出される。
フォトダイオードＰＤに蓄積されていた電荷が電源電位ＶＤＤに排出された後、読み出し線ＲＥＡＤがロウレベルになると、フォトダイオードＰＤでは、信号電荷の蓄積が開始される。
次に、アドレス線ＡＤＲがハイレベルになると、アドレストランジスタ３がオンし、アンプトランジスタ４のドレインに電源電位ＶＤＤが印加される。
そして、アドレストランジスタ３がオンの状態でリセット線ＲＳＴがハイレベルになると、リセットトランジスタ２がオンし、リーク電流などで発生した余分な電荷がフローティングディフュージョンＦＤに排出される。そして、フローティングディフュージョンＦＤのリセットレベルに応じた電圧がアンプトランジスタ４のゲートにかかり、アンプトランジスタ４のゲートに印加された電圧に垂直信号線ＶＬ１−１の電圧が追従することで、リセットレベルの画素信号ＶＳＩＧが垂直信号線ＶＬ１−１に出力される。
そして、リセットレベルの画素信号ＶＳＩＧはカラムＡＤ変換器ＡＤ１に入力され、基準電圧と比較される。そして、その比較結果に基づいてダウンカウント動作が行われることでリセットレベルの画素信号ＶＳＩＧがデジタル値に変換され保持される。
次に、アドレストランジスタ３がオンの状態で読み出し線ＲＥＡＤがハイレベルになると、リードトランジスタ１がオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送される。そして、フローティングディフュージョンＦＤの信号読み出しレベルに応じた電圧がアンプトランジスタ４のゲートにかかり、アンプトランジスタ４のゲートに印加された電圧に垂直信号線ＶＬ１−１の電圧が追従することで、信号レベルの画素信号ＶＳＩＧが垂直信号線ＶＬ１−１に出力される。
そして、信号レベルの画素信号ＶＳＩＧはカラムＡＤＣ回路ＡＤ１に入力され、基準電圧と比較される。そして、その比較結果に基づいてアップカウント動作が行われることでリセットレベルの画素信号ＶＳＩＧと信号レベルの画素信号ＶＳＩＧとの差分がデジタル値に変換される。
図３は、図１のカラム方向に隣接する４個の画素のレイアウト構成を示す平面図である。
図３において、カラム方向に隣接する４個の画素ＰＸ１〜ＰＸ４において、半導体基板ＳＢ１に拡散層ＤＦ１がそれぞれ形成されることでフォトダイオードＰＤが構成されている。また、半導体基板ＳＢ１上にゲート電極Ｇ１がそれぞれ配置され、それらのゲート電極Ｇ１の両側に拡散層ＤＦ１がそれぞれ設けられることで、リードトランジスタ１、リセットトランジスタ２、アドレストランジスタ３およびアンプトランジスタ４が構成されている。また、リードトランジスタ１のゲート電極Ｇ１とリセットトランジスタ２のゲート電極Ｇ１との間の拡散層ＤＦ１をビアＢ１および配線Ｈ１を介してアンプトランジスタ４のゲート電極Ｇ１に接続することでフローティングディフュージョンＦＤが構成されている。
また、互いに隣接して配置された２本の配線Ｈ１にて垂直信号線ＶＬ１−１、ＶＬ１−２が構成され、垂直信号線ＶＬ１−１、ＶＬ１−２の交差位置では、２本の配線Ｈ１の一方が接続されたまま他方が切断され、その切断箇所が配線Ｈ２にてビアＢ１を介して接続されている。なお、配線Ｈ１、Ｈ２は互いに異なる配線層に配置することができ、例えば、配線Ｈ１は第１層目配線層、配線Ｈ２は第２層目配線層を用いることができる。また、垂直信号線ＶＬ１−１、ＶＬ１−２に用いられる配線Ｈ１の交差位置での切断は、垂直信号線ＶＬ１−１、ＶＬ１−２に対して２画素置きに交互に行うことができる。
また、垂直信号線ＶＬ１−１、ＶＬ１−２を交差させた後の配線Ｈ１のロウ方向の位置は互いに一致させることが好ましく、垂直信号線ＶＬ１−１は、垂直信号線ＶＬ１−２に対して互いに隣接する画素ＰＸ１〜ＰＸ４間で一直線上に配置することが好ましい。また、垂直信号線ＶＬ１−１、ＶＬ１−２に隣接するように配置された配線Ｈ１にて電源線ＶＤが構成されている。電源線ＶＤは画素ＰＸ１〜ＰＸ４に電源電位ＶＤＤを供給することができる。
そして、垂直信号線ＶＬ１−１に用いられている配線Ｈ１は、ビアＢ１を介して画素ＰＸ２、ＰＸ３のアンプトランジスタ４のソース側の拡散層ＤＦ１に接続され、垂直信号線ＶＬ１−２に用いられている配線Ｈ１は、ビアＢ１を介して画素ＰＸ１、ＰＸ４のアンプトランジスタ４のソース側の拡散層ＤＦ１に接続されている。また、電源線ＶＤに用いられている配線Ｈ１は、ビアＢ１を介して画素ＰＸ１〜ＰＸ４のリセットトランジスタ２のドレイン側の拡散層ＤＦ１に接続されている。
ここで、垂直信号線ＶＬ１−１、ＶＬ１−２を配線Ｈ１で構成し、垂直信号線ＶＬ１−１、ＶＬ１−２の交差位置では配線Ｈ２を用いることにより、垂直信号線ＶＬ１−１、ＶＬ１−２の対称性を確保することができ、画素ＰＸ１〜ＰＸ４および電源線ＶＤから重畳されるクロストークノイズを均等化することができる。
また、垂直信号線ＶＬ１−１、ＶＬ１−２をカラム方向に２画素ごとに互いに交差させて配置することにより、１画素ごとに互いに交差させて配置する構成に比べて、配線長およびビア数を低減することができ、垂直信号線ＶＬ１−１、ＶＬ１−２の寄生抵抗および寄生容量の増大を抑制することができる。
なお、上述した第１実施形態では、垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２を１カラムごとに２本だけ配置する方法について説明したが、１カラムごとに配置される垂直信号線は２本に限定されることなく、垂直信号線を１カラムごとにｎ（ｎは２以上の整数）本だけ配置するようにしてもよい。この場合、各カラムの画素ＰＸをｎ個のグループに分け、各グループごとに異なる垂直信号線に画素ＰＸを接続することができる。例えば、カラム方向に互いに隣接するｎ個の画素ＰＸは、各カラムの互いに異なる垂直信号線に接続することができる。また、各カラムの１本の垂直信号線は同一列のｎ−１本の垂直信号線とｍ（ｍは２以上の整数）画素置きに交差することができる。また、各カラムの画素ＰＸは、カラム方向に（ｎ−１）×ｍ個置きに同一の垂直信号線に接続することができる。また、互いに異なるグループに属するｎ個の画素ＰＸから各列のｎ本の垂直信号線に同時に画素信号を読み出させることができる。
（第２実施形態）
図４は、第２実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図４において、この固体撮像装置には画素アレイ部１１が設けられ、画素アレイ部１１には、ロウ方向およびカラム方向にマトリックス状に画素ＰＸが配置されている。そして、ロウ方向の画素ＰＸを選択する水平制御線ＨＬ１〜ＨＬ８が配置されるとともに、画素ＰＸから読み出された画素信号をカラム方向に伝送する垂直信号線ＶＬ１−１〜ＶＬ１−３、ＶＬ２−１〜ＶＬ２−３、ＶＬ３−１〜ＶＬ３−３が配置されている。
垂直信号線ＶＬ１−１〜ＶＬ１−３、ＶＬ２−１〜ＶＬ２−３、ＶＬ３−１〜ＶＬ３−３は１カラムごとに３本だけ配置され、例えば、１カラム目には垂直信号線ＶＬ１−１〜ＶＬ１−３が配置され、２カラム目には垂直信号線ＶＬ２−１〜ＶＬ２−３が配置され、３カラム目には垂直信号線ＶＬ３−１〜ＶＬ３−３が配置されている。
また、垂直信号線ＶＬ１−１〜ＶＬ１−３、ＶＬ２−１〜ＶＬ２−３、ＶＬ３−１〜ＶＬ３−３は同一カラムの画素ＰＸに２個置きに接続されている。例えば、垂直信号線ＶＬ１−１、ＶＬ２−１、ＶＬ３−１は、１、２、７、８行目の画素ＰＸに接続され、垂直信号線ＶＬ１−２、ＶＬ２−２、ＶＬ３−２は、５、６行目の画素ＰＸに接続され、垂直信号線ＶＬ１−３、ＶＬ２−３、ＶＬ３−３は、３、４行目の画素ＰＸに接続されている。
また、垂直信号線ＶＬ１−１〜ＶＬ１−３は、カラム方向に２画素ごとに互いに交差させて配置され、垂直信号線ＶＬ２−１〜ＶＬ２−３は、カラム方向に２画素ごとに互いに交差させて配置され、垂直信号線ＶＬ３−１〜ＶＬ３−３は、カラム方向に２画素ごとに互いに交差させて配置されている。
また、固体撮像装置には、水平制御線ＨＬ１〜ＨＬ８を選択する垂直走査回路１２および垂直信号線ＶＬ１−１〜ＶＬ１−３、ＶＬ２−１〜ＶＬ２−３、ＶＬ３−１〜ＶＬ３−３を介して読み出された画素信号をＡＤ変換するＡＤ変換回路１３が設けられている。
ここで、垂直走査回路１２は、同一カラムの異なる垂直信号線ＶＬ１−１〜ＶＬ１−３、ＶＬ２−１〜ＶＬ２−３、ＶＬ３−１〜ＶＬ３−３に接続された３個の画素から各カラムの３本の垂直信号線ＶＬ１−１〜ＶＬ１−３、ＶＬ２−１〜ＶＬ２−３、ＶＬ３−１〜ＶＬ３−３に同時に画素信号が読み出されるように水平制御線ＨＬ１〜ＨＬ８を選択することができる。例えば、１行目の画素ＰＸから垂直信号線ＶＬ１−１、ＶＬ２−１、ＶＬ３−１に信号を読み出し、３行目の画素ＰＸから垂直信号線ＶＬ１−３、ＶＬ２−３、ＶＬ３−３に信号を読み出し、５行目の画素ＰＸから垂直信号線ＶＬ１−２、ＶＬ２−２、ＶＬ３−２に信号を読み出す場合、垂直走査回路１２は、水平制御線ＨＬ１、ＨＬ３、ＨＬ５を同時に選択し、ＡＤ変換回路１３に伝送させることができる。また、垂直走査回路１２は、水平制御線ＨＬ１、ＨＬ３、ＨＬ５を同時に選択した後、水平制御線ＨＬ２、ＨＬ４、ＨＬ６を同時に選択することにより、２行目の画素ＰＸから垂直信号線ＶＬ１−１、ＶＬ２−１、ＶＬ３−１に信号を読み出し、４行目の画素ＰＸから垂直信号線ＶＬ１−３、ＶＬ２−３、ＶＬ３−３に信号を読み出し、６行目の画素ＰＸから垂直信号線ＶＬ１−２、ＶＬ２−２、ＶＬ３−２に信号を読み出させることができる。
ＡＤ変換回路１３には、垂直信号線ＶＬ１−１〜ＶＬ１−３、ＶＬ２−１〜ＶＬ２−３、ＶＬ３−１〜ＶＬ３−３ごとにカラムＡＤ変換器ＡＤ１〜ＡＤ９が設けられている。そして、カラムＡＤ変換器ＡＤ１〜ＡＤ９は、垂直信号線ＶＬ１−１〜ＶＬ１−３、ＶＬ２−１〜ＶＬ２−３、ＶＬ３−１〜ＶＬ３−３にそれぞれ読み出された画素信号を同時に処理することができる。
ここで、垂直信号線ＶＬ１−１〜ＶＬ１−３、ＶＬ２−１〜ＶＬ２−３、ＶＬ３−１〜ＶＬ３−３をカラム方向に２画素ごとに互いに交差させて配置することにより、各カラムごとの垂直信号線ＶＬ１−１〜ＶＬ１−３、ＶＬ２−１〜ＶＬ２−３、ＶＬ３−１〜ＶＬ３−３の交差回数の増大を抑制しつつ、両側の画素ＰＸに対する垂直信号線ＶＬ１−１〜ＶＬ１−３、ＶＬ２−１〜ＶＬ２−３、ＶＬ３−１〜ＶＬ３−３の対称性を向上させることができる。このため、垂直信号線ＶＬ１−１〜ＶＬ１−３、ＶＬ２−１〜ＶＬ２−３、ＶＬ３−１〜ＶＬ３−３の寄生抵抗および寄生容量の増大を抑制しつつ、各画素ＰＸから重畳されるクロストークノイズを均等化することができ、読み出し速度の高速化を図りつつ、画像に現れる横筋ノイズを低減することができる。
（第３実施形態）
図５は、第３実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図５において、この固体撮像装置には画素アレイ部２１が設けられ、画素アレイ部２１には、ロウ方向およびカラム方向にマトリックス状に画素ＰＸが配置されている。そして、ロウ方向の画素ＰＸを選択する水平制御線ＨＬ１〜ＨＬ８が配置されるとともに、画素ＰＸから読み出された画素信号をカラム方向に伝送する垂直信号線ＶＬ１−１〜ＶＬ１−４、ＶＬ２−１〜ＶＬ２−４、ＶＬ３−１〜ＶＬ３−４が配置されている。
垂直信号線ＶＬ１−４〜ＶＬ１−４、ＶＬ２−１〜ＶＬ２−４、ＶＬ３−１〜ＶＬ３−４は１カラムごとに４本だけ配置され、例えば、１カラム目には垂直信号線ＶＬ１−１〜ＶＬ１−４が配置され、２カラム目には垂直信号線ＶＬ２−１〜ＶＬ２−４が配置され、３カラム目には垂直信号線ＶＬ３−１〜ＶＬ３−４が配置されている。
また、垂直信号線ＶＬ１−１〜ＶＬ１−４、ＶＬ２−１〜ＶＬ２−４、ＶＬ３−１〜ＶＬ３−４は同一カラムの画素ＰＸに２個置きに接続されている。例えば、垂直信号線ＶＬ１−１、ＶＬ２−１、ＶＬ３−１は、１、２行目の画素ＰＸに接続され、垂直信号線ＶＬ１−２、ＶＬ２−２、ＶＬ３−２は、７、８行目の画素ＰＸに接続され、垂直信号線ＶＬ１−３、ＶＬ２−３、ＶＬ３−３は、５、６行目の画素ＰＸに接続され、垂直信号線ＶＬ１−４、ＶＬ２−４、ＶＬ３−４は、３、４行目の画素ＰＸに接続されている。
また、垂直信号線ＶＬ１−１〜ＶＬ１−４は、カラム方向に２画素ごとに互いに交差させて配置され、垂直信号線ＶＬ２−１〜ＶＬ２−４は、カラム方向に２画素ごとに互いに交差させて配置され、垂直信号線ＶＬ３−１〜ＶＬ３−４は、カラム方向に２画素ごとに互いに交差させて配置されている。
また、固体撮像装置には、水平制御線ＨＬ１〜ＨＬ８を選択する垂直走査回路２２および垂直信号線ＶＬ１−１〜ＶＬ１−４、ＶＬ２−１〜ＶＬ２−４、ＶＬ３−１〜ＶＬ３−４を介して読み出された画素信号をＡＤ変換するＡＤ変換回路２３が設けられている。
ここで、垂直走査回路２２は、同一カラムの異なる垂直信号線ＶＬ１−１〜ＶＬ１−４、ＶＬ２−１〜ＶＬ２−４、ＶＬ３−１〜ＶＬ３−４に接続された４個の画素から各カラムの４本の垂直信号線ＶＬ１−１〜ＶＬ１−４、ＶＬ２−１〜ＶＬ２−４、ＶＬ３−１〜ＶＬ３−４に同時に画素信号が読み出されるように水平制御線ＨＬ１〜ＨＬ８を選択することができる。例えば、１行目の画素ＰＸから垂直信号線ＶＬ１−１、ＶＬ２−１、ＶＬ３−１に信号を読み出し、３行目の画素ＰＸから垂直信号線ＶＬ１−４、ＶＬ２−４、ＶＬ３−４に信号を読み出し、５行目の画素ＰＸから垂直信号線ＶＬ１−３、ＶＬ２−３、ＶＬ３−３に信号を読み出し、７行目の画素ＰＸから垂直信号線ＶＬ１−２、ＶＬ２−２、ＶＬ３−２に信号を読み出す場合、垂直走査回路２２は、水平制御線ＨＬ１、ＨＬ３、ＨＬ５、ＨＬ７を同時に選択し、ＡＤ変換回路２３に伝送させることができる。また、垂直走査回路２は、水平制御線ＨＬ１、ＨＬ３、ＨＬ５、ＨＬ７を同時に選択した後、水平制御線ＨＬ２、ＨＬ４、ＨＬ６、ＨＬ８を同時に選択することにより、２行目の画素ＰＸから垂直信号線ＶＬ１−１、ＶＬ２−１、ＶＬ３−１に信号を読み出し、４行目の画素ＰＸから垂直信号線ＶＬ１−４、ＶＬ２−４、ＶＬ３−４に信号を読み出し、６行目の画素ＰＸから垂直信号線ＶＬ１−３、ＶＬ２−３、ＶＬ３−３に信号を読み出し、８行目の画素ＰＸから垂直信号線ＶＬ１−２、ＶＬ２−２、ＶＬ３−２に信号を読み出させることができる。
ＡＤ変換回路２３には、垂直信号線ＶＬ１−１〜ＶＬ１−４、ＶＬ２−１〜ＶＬ２−４、ＶＬ３−１〜ＶＬ３−４ごとにカラムＡＤ変換器ＡＤ１〜ＡＤ１２が設けられている。そして、カラムＡＤ変換器ＡＤ１〜ＡＤ１２は、垂直信号線ＶＬ１−１〜ＶＬ１−４、ＶＬ２−１〜ＶＬ２−４、ＶＬ３−１〜ＶＬ３−４にそれぞれ読み出された画素信号を同時に処理することができる。
ここで、垂直信号線ＶＬ１−１〜ＶＬ１−４、ＶＬ２−１〜ＶＬ２−４、ＶＬ３−１〜ＶＬ３−４をカラム方向に２画素ごとに互いに交差させて配置することにより、各カラムごとの垂直信号線ＶＬ１−１〜ＶＬ１−４、ＶＬ２−１〜ＶＬ２−４、ＶＬ３−１〜ＶＬ３−４の交差回数の増大を抑制しつつ、両側の画素ＰＸに対する垂直信号線ＶＬ１−１〜ＶＬ１−４、ＶＬ２−１〜ＶＬ２−４、ＶＬ３−１〜ＶＬ３−４の対称性を向上させることができる。このため、垂直信号線ＶＬ１−１〜ＶＬ１−４、ＶＬ２−１〜ＶＬ２−４、ＶＬ３−１〜ＶＬ３−４の寄生抵抗および寄生容量の増大を抑制しつつ、各画素ＰＸから重畳されるクロストークノイズを均等化することができ、読み出し速度の高速化を図りつつ、画像に現れる横筋ノイズを低減することができる。
（第４実施形態）
図６は、第４実施形態に係る固体撮像装置の概略構成を示すブロック図である。なお、図６では、ロウ方向およびカラム方向にマトリックス状に３×４個の画素ＰＸが配置されている例を示した。
図６において、この固体撮像装置には画素アレイ部３１が設けられ、画素アレイ部３１には、ロウ方向およびカラム方向にマトリックス状に画素ＰＸが配置されている。そして、ロウ方向の画素ＰＸを選択する水平制御線ＨＬ１〜ＨＬ４が配置されるとともに、画素ＰＸから読み出された画素信号をカラム方向に伝送する垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２が配置されている。
垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２は１カラムごとに２本だけ配置され、例えば、１カラム目には垂直信号線ＶＬ１−１、ＶＬ１−２が配置され、２カラム目には垂直信号線ＶＬ２−１、ＶＬ２−２が配置され、３カラム目には垂直信号線ＶＬ３−１、ＶＬ３−２が配置されている。
また、垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２は同一カラムの画素ＰＸに１個置きに接続されている。例えば、垂直信号線ＶＬ１−１、ＶＬ２−１、ＶＬ３−１は、１、３行目の画素ＰＸに接続され、垂直信号線ＶＬ１−２、ＶＬ２−２、ＶＬ３−２は、２、４行目の画素ＰＸに接続されている。
また、画素アレイ部３１には、画素ＰＸに電源を供給する電源線ＤＬ１−１〜ＤＬ１−３、ＤＬ２−１〜ＤＬ２−３、ＤＬ３−１〜ＤＬ３−３が配置されている。なお、電源線ＤＬ１−１、ＤＬ２−１、ＤＬ３−１は基準電位ＰＸＶＳＳに設定し、電源線ＤＬ１−２、ＤＬ２−２、ＤＬ３−２は第２電源電位ＰＸＶＤＤに設定し、電源線ＤＬ１−３、ＤＬ２−３、ＤＬ３−３は第１電源電位ＲＳＴＤに設定することができる。
電源線ＤＬ１−１〜ＤＬ１−３、ＤＬ２−１〜ＤＬ２−３、ＤＬ３−１〜ＤＬ３−３は１カラムごとに３本だけ配置され、例えば、１カラム目には電源線ＤＬ１−１〜ＤＬ１−３が配置され、２カラム目には電源線ＤＬ２−１〜ＤＬ２−３が配置され、３カラム目には電源線ＤＬ３−１〜ＤＬ３−３が配置されている。
また、各カラムにおいて、垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２は、電源線ＤＬ１−１、ＤＬ１−３、ＤＬ２−１、ＤＬ２−３、ＤＬ３−１、ＤＬ３−３の間にそれぞれ配置され、電源線ＤＬ１−２、ＤＬ２−２、ＤＬ３−２は垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２の間にそれぞれ配置されている。そして、電源線ＤＬ１−１、ＤＬ１−３は、カラム方向に１画素ごとに互いに交差させて配置され、電源線ＤＬ２−１、ＤＬ２−３は、カラム方向に１画素ごとに互いに交差させて配置され、電源線ＤＬ３−１、ＤＬ３−３は、カラム方向に１画素ごとに互いに交差させて配置されている。
また、固体撮像装置には、水平制御線ＨＬ１〜ＨＬ４を選択する垂直走査回路３２および垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２を介して読み出された画素信号をＡＤ変換するＡＤ変換回路３３が設けられている。
ここで、垂直走査回路３２は、同一カラムの異なる垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２に接続された２個の画素から各カラムの２本の垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２に同時に画素信号が読み出されるように水平制御線ＨＬ１〜ＨＬ４を選択することができる。例えば、１行目の画素ＰＸから垂直信号線ＶＬ１−１、ＶＬ２−１、ＶＬ３−１に画素信号ＶＳＩＧ１を読み出すと同時に、２行目の画素ＰＸから垂直信号線ＶＬ１−２、ＶＬ２−２、ＶＬ３−２に画素信号ＶＳＩＧ２を読み出す場合、垂直走査回路３２は、水平制御線ＨＬ１、ＨＬ２を同時に選択し、ＡＤ変換回路３３に伝送させることができる。また、垂直走査回路３２は、水平制御線ＨＬ１、ＨＬ２を同時に選択した後、水平制御線ＨＬ３、ＨＬ４を同時に選択することにより、３行目の画素ＰＸから垂直信号線ＶＬ１−１、ＶＬ２−１、ＶＬ３−１に画素信号ＶＳＩＧ１を読み出させると同時に、４行目の画素ＰＸから垂直信号線ＶＬ１−２、ＶＬ２−２、ＶＬ３−２に画素信号ＶＳＩＧ２を読み出させることができる。
ＡＤ変換回路３３には、垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２ごとにカラムＡＤ変換器ＡＤ１〜ＡＤ６が設けられている。そして、カラムＡＤ変換器ＡＤ１〜ＡＤ６は、垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２にそれぞれ読み出された画素信号ＶＳＩＧ１、ＶＳＩＧ２を同時に処理することができる。
ここで、各カラムにおいて、電源線ＤＬ１−１、ＤＬ１−３、ＤＬ２−１、ＤＬ２−３、ＤＬ３−１、ＤＬ３−３を交差させることにより、垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２の配線長を増大させることなく、電源線ＤＬ１−１、ＤＬ１−３、ＤＬ２−１、ＤＬ２−３、ＤＬ３−１、ＤＬ３−３から垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２に重畳されるクロストークノイズを均等化することが可能となる。また、各カラムにおいて、電源線ＤＬ１−１、ＤＬ１−３、ＤＬ２−１、ＤＬ２−３、ＤＬ３−１、ＤＬ３−３の間に垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２をそれぞれ配置することにより、電源線ＤＬ１−１、ＤＬ１−３、ＤＬ２−１、ＤＬ２−３、ＤＬ３−１、ＤＬ３−３のシールド効果によって各画素ＰＸから垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２に重畳されるクロストークノイズを低減することができる。このため、垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２の寄生抵抗および寄生容量の増大を抑制しつつ、垂直信号線ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２に重畳されるクロストークノイズの悪影響を低減することができ、読み出し速度の高速化を図りつつ、画像に現れる横筋ノイズを低減することができる。
なお、図６の例では、各カラムにおいて、電源線ＤＬ１−１、ＤＬ１−３、ＤＬ２−１、ＤＬ２−３、ＤＬ３−１、ＤＬ３−３をカラム方向に１画素ごとに互いに交差させて配置する構成について示したが、電源線ＤＬ１−１、ＤＬ１−３、ＤＬ２−１、ＤＬ２−３、ＤＬ３−１、ＤＬ３−３をカラム方向にｍ画素ごとに互いに交差させて配置するようにしてもよい。
また、図６の例では、電源線ＤＬ１−１、ＤＬ２−１、ＤＬ３−１は基準電位ＰＸＶＳＳに設定し、電源線ＤＬ１−２、ＤＬ２−２、ＤＬ３−２は第２電源電位ＰＸＶＤＤに設定し、電源線ＤＬ１−３、ＤＬ２−３、ＤＬ３−３は第１電源電位ＲＳＴＤに設定する方法について説明したが、電源線ＤＬ１−１、ＤＬ２−１、ＤＬ３−１は第２電源電位ＰＸＶＤＤに設定し、電源線ＤＬ１−２、ＤＬ２−２、ＤＬ３−２は基準電位ＰＸＶＳＳに設定し、電源線ＤＬ１−３、ＤＬ２−３、ＤＬ３−３は第１電源電位ＲＳＴＤに設定するようにしてもよいし、電源線ＤＬ１−１、ＤＬ２−１、ＤＬ３−１は第２電源電位ＰＸＶＤＤに設定し、電源線ＤＬ１−２、ＤＬ２−２、ＤＬ３−２は第１電源電位ＲＳＴＤに設定し、電源線ＤＬ１−３、ＤＬ２−３、ＤＬ３−３は基準電位ＰＸＶＳＳに設定するようにしてもよい。
図７は、図６の画素の概略構成を示す回路図である。
図２の画素では、リセットトランジスタ２のドレインおよびアンプトランジスタ４のドレインは、電源電位ＶＤＤに接続されているのに対し、図７の画素では、リセットトランジスタ２のドレインは、第１電源電位ＲＳＴＤに接続され、アンプトランジスタ４のドレインは、第２電源電位ＰＸＶＤＤに接続されている。ここで、第１電源電位ＲＳＴＤを第２電源電位ＰＸＶＤＤより高くすると、リセット時および読み出し時におけるフローティングディフュージョンＦＤの電圧振幅を大きくすることができ、ダイナミックレンジを拡大することができる。
（第５実施形態）
図８は、第５の実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。
図８において、デジタルカメラ４１は、カメラモジュール４２および後段処理部４３を有する。カメラモジュール４２は、撮像光学系４４および固体撮像装置４５を有する。後段処理部４３は、イメージシグナルプロセッサ（ＩＳＰ）４６、記憶部４７及び表示部４８を有する。なお、固体撮像装置４５は、図１、図４、図５または図６の構成を用いることができる。また、ＩＳＰ４６の少なくとも一部の構成は固体撮像装置４５とともに１チップ化するようにしてもよい。
撮像光学系４４は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置４５は、被写体像を撮像する。ＩＳＰ４６は、固体撮像装置４５での撮像により得られた画像信号を信号処理する。記憶部４７は、ＩＳＰ４６での信号処理を経た画像を格納する。記憶部４７は、ユーザの操作等に応じて、表示部４８へ画像信号を出力する。表示部４８は、ＩＳＰ４６あるいは記憶部４７から入力される画像信号に応じて、画像を表示する。表示部４８は、例えば、液晶ディスプレイである。なお、カメラモジュール４２は、デジタルカメラ４１以外にも、例えばカメラ付き携帯端末等の電子機器に適用するようにしてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 画素アレイ部、２ 垂直走査回路、３ ＡＤ変換回路、ＰＸ 画素、ＨＬ１〜ＨＬ８ 水平制御線、ＶＬ１−１、ＶＬ１−２、ＶＬ２−１、ＶＬ２−２、ＶＬ３−１、ＶＬ３−２ 垂直信号線、１ リードトランジスタ、２ リセットトランジスタ、３ アドレストランジスタ、４ アンプトランジスタ、ＰＤ フォトダイオード、ＦＤ フローティングディフュージョン

Claims (5)

  1. ロウ方向およびカラム方向にマトリックス状に配置された画素と、
    ロウ方向の前記画素を選択する水平制御線と、
    １カラムごとにｎ（ｎは２以上の整数）本だけ配置され、同一カラムの画素に（ｎ−１）×ｍ（ｍは１以上の整数）個置きに接続された垂直信号線と、
    前記ｎ本の垂直信号線と交差するようにして配線され、前記画素に第１電源を供給する第１の電源線と、
    前記ｎ本の垂直信号線を間にして前記第１の電源線と対称になるように配線され、前記画素に第２電源を供給する第２の電源線と、
    前記垂直信号線を介して読み出された画素信号をＡＤ変換するＡＤ変換回路とを備えることを特徴とする固体撮像装置。
  2. ロウ方向およびカラム方向にマトリックス状に配置された画素と、
    ロウ方向の前記画素を選択する水平制御線と、
    １カラムごとにｎ（ｎは２以上の整数）本だけ配置され、同一カラムの画素に（ｎ−１）×ｍ（ｍは１以上の整数）個置きに接続された垂直信号線と、
    前記垂直信号線と交差するようにして配線され、前記画素に電源を供給する電源線と、
    前記垂直信号線を介して読み出された画素信号をＡＤ変換するＡＤ変換回路とを備えることを特徴とする固体撮像装置。
  3. ロウ方向およびカラム方向にマトリックス状に配置された画素と、
    ロウ方向の前記画素を選択する水平制御線と、
    互いに交差されるようにして１カラムごとにｎ（ｎは２以上の整数）本だけ配置され、同一カラムの画素に（ｎ−１）×ｍ（ｍは２以上の整数）個置きに接続された垂直信号線と、
    前記垂直信号線を介して読み出された画素信号をＡＤ変換するＡＤ変換回路とを備えることを特徴とする固体撮像装置。
  4. 各カラムの１本の垂直信号線は同一カラムのｎ−１本の垂直信号線とｍ画素ごとに交差することを特徴とする請求項３に記載の固体撮像装置。
  5. 同一カラムの異なる垂直信号線に接続されたｎ個の画素から各カラムのｎ本の垂直信号線に同時に画素信号が読み出されるように前記水平制御線を選択する垂直走査回路を備え、
    前記ＡＤ変換回路は、前記ｎ本の垂直信号線をそれぞれ介してｎ個の画素から読み出された画素信号を同時にＡＤ変換することを特徴とする請求項３または４に記載の固体撮像装置。
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