DE212017000155U1

DE212017000155U1 - CMOS-Bildsensoren mit reduziertem Leistungsverbrauch

Info

Publication number: DE212017000155U1
Application number: DE212017000155.0U
Authority: DE
Original assignee: Analog Devices Global ULC
Current assignee: Analog Devices International ULC
Priority date: 2016-06-10
Filing date: 2017-06-12
Publication date: 2019-02-12
Anticipated expiration: 2027-06-13
Also published as: WO2017212075A2; WO2017212075A3

Abstract

Schaltkreis zum Durchführen einer mehrstufigen Analog-zu-digital-Umwandlung einer Differenz zwischen zwei Analogsignalen, wobei der Schaltkreis Folgendes aufweist:einen Umwandlungsschaltkreis, der Folgendes aufweist:einen ersten Abtastkondensator mit einer ersten und zweiten Platte, wobei die erste Platte des ersten Abtastkondensators dazu ausgebildet ist, eine Spannung eines ersten Analogsignals der zwei Analogsignale zu speichern;einen zweiten Abtastkondensator mit einer ersten und zweiten Platte, wobei die erste Platte des zweiten Abtastkondensators dazu ausgebildet ist, eine Spannung eines zweiten Analogsignals der zwei Analogsignale zu speichern;einen ersten Schaltkreis, der zu Folgendem während einer erste Stufe des mehrstufigen Prozesses ausgebildet ist:Anpassen einer ersten Referenzspannung auf der zweiten Platte des ersten Abtastkondensators; undVergleichen einer Spannung auf der ersten Platte des ersten Kondensators mit einer Spannung auf der ersten Platte des zweiten Kondensators, um N höchstwertige Bits (MSBs: Most Significant Bits) einer Differenz zwischen zwei Analogsignalen in eine MSB-Ausgabe umzuwandeln;einen zweiten Schaltkreis, der zu Folgendem während einer zweiten Stufe des mehrstufigen Prozesses ausgebildet ist:Anpassen einer zweiten Referenzspannung auf der zweiten Platte des zweiten Abtastkondensators während einer zweiten Stufe der mehrstufigen Umwandlung; undVergleichen einer Spannung auf der ersten Platte des ersten Kondensators mit einer Spannung auf der ersten Platte des zweiten Kondensators, um wenigstens M niedrigstwertige Bits (LSBs: Least Significant Bits) der Differenz zwischen zwei Analogsignalen in eine LSB-Ausgabe umzuwandeln; undeinen Ausleseschaltkreis, der dazu ausgebildet ist, die MSB-Ausgabe und die LSB-Ausgabe zu kombinieren, um eine N+M-Bit-Analog-zu-digital-Umwandlung der Differenz zwischen den zwei Analogsignalen zu erzeugen.

Description

Querverweis auf verwandte Anmeldungen
Diese Anmeldung beansprucht den Nutzen der Priorität der vorläufigen US-Patentanmeldung mit der Serien-Nr. 62/348,800, eingereicht am 10. Juni 2016 mit dem Titel „CMOS IMAGE SENSOR WITH REDUCED POWER CONSUMPTION“, DIE HIERMIT DURCH BEZUGNAHME IN IHRER GESAMTHEIT AUFGENOMMEN WIRD.
Technisches Gebiet der vorliegenden Offenbarung
Verschiedene Ausführungsformen der vorliegenden Offenbarung betreffen das Gebiet von Bildsensoren, insbesondere CMOS-Bildwandlersensoren (CMOS: Complementary Metal Oxide Semiconductor- komplementärer Metall-Oxid-Halbleiter) mit reduziertem Leistungsverbrauch.
Ein CMOS-Bildsensor ist ein Bildsensor, der durch einen CMOS-Prozess produziert wird. Ein CMOS-Bildsensor wird typischerweise als ein integrierter Schaltkreis implementiert, der ein Array aus Pixelsensoren (auch als „Pixelzellen“ oder einfach als „Pixel“ gezeichnet) enthält, die in Zeilen und Spalten angeordnet sind, wobei jedes Pixel einen Fotodetektor und einen aktiven Verstärker enthält. Diese Pixel teilen eine Ausleseleitung, die für eine Spalte aus Pixeln gemeinsam ist, wobei die Leitung daher als eine „Spaltenleitung“ bezeichnet wird. Die Spannung auf dieser Ausleseleitung wird durch einen Verstärker mit programmierbarer Verstärkung (PGA: Programmable Gain Amplifier) verstärkt und dann durch einen Analog-Digital-Umsetzer (ADC: Analaog-to-Digital Converter) in digital umgewandelt. CMOS-Bildsensoren werden am häufigsten in Mobiltelefonkameras, Web-Kameras, den meisten digitalen Taschenkameras 2010 und in den meisten digitalen Spiegelreflexkameras verwendet. Solche Bildsensoren sind als eine Alternative zu CCD-Bildsensoren (CCD: Charge-Coupled Device - ladungsgekoppelte Vorrichtung) erschienen, weil sie im Vergleich zu CCDs allgemein weniger Leistung verbrauchen, eine geringere Bildverzögerung aufweisen und weniger spezialisierte Herstellungsanlagen erfordern. Außerdem können CMOS-Bildsensoren, im Gegensatz zu CCDs, die Bildsensorfunktion und Bildverarbeitungsfunktionen innerhalb desselben integrierten Schaltkreises kombinieren.
Um die Vorteile von CMOS-Bildsensoren weiter zu verbessern, kann es wünschenswert sein, Leistungsverbrauch und Rauschen weiter zu reduzieren und die Geschwindigkeit in der CMOS-Bildsensorsignalkette zu erhöhen.
Figurenliste
Um ein vollständigeres Verständnis der vorliegenden Offenbarung und der Merkmale und Vorteile davon zu vermitteln, wird nun auf die folgende Beschreibung Bezug genommen, die in Verbindung mit den begleitenden Figuren erfolgt, wobei gleiche Bezugsziffern gleiche Teile repräsentieren, in welchen gilt:

1 veranschaulicht eine grundlegende CMOS-Bildsensorspaltenstruktur gemäß manchen Ausführungsformen der vorliegenden Offenbarung;
2 veranschaulicht ein schematisches Zeilen- und Spaltentiming gemäß manchen Ausführungsformen der vorliegenden Offenbarung;
3 veranschaulicht Einschwingzeit vs. Vorspannungsstrom gemäß manchen Ausführungsformen der vorliegenden Offenbarung;
4 veranschaulicht zwei Spaltenleitungen für jedes Pixel gemäß manchen Ausführungsformen der vorliegenden Offenbarung;
5 veranschaulicht das Timing mehrerer Spaltenleitungen gemäß manchen Ausführungsformen der vorliegenden Offenbarung;
6 veranschaulicht getrennte ADCs für jede Spaltenleitung gemäß manchen Ausführungsformen der vorliegenden Offenbarung;
7 veranschaulicht Doppelspaltenleitungen für Rücksetz- und Datenphase gemäß manchen Ausführungsformen der vorliegenden Offenbarung;
8 veranschaulicht ein Doppelspaltenleitungstiming für die Ausführungsform aus 7;
9 veranschaulicht ein Doppelspaltenleitungstiming für die Ausführungsform mit mehreren Spaltenleitungen pro Pixel gemäß 4;
10 veranschaulicht Doppelspaltenleitungen mit Doppelstromquellen gemäß manchen Ausführungsformen der vorliegenden Offenbarung;
11 veranschaulicht ein Timing für Doppelspaltenleitungen mit Doppelstromquellen gemäß 10;
12 zeigt ein Vierspaltenleitungstiming gemäß manchen Ausführungsformen der vorliegenden Offenbarung;
13 veranschaulicht die Spaltenleitungen schematisch im Querschnitt mit parasitären Spaltenkapazitäten;
14 veranschaulicht eine parallele Spaltenleitungsführung;
15 veranschaulicht eine Spaltenleitungsüberkreuzungsführung;
16 zeigt eine starke Stromquelle, die zwischen mehreren Spaltenleitungen geteilt wird, gemäß manchen Ausführungsformen der vorliegenden Offenbarung;
17 zeigt ein beispielhaftes Schaltbild eines Bootstrap-Source-Folgers gemäß manchen Ausführungsformen der vorliegenden Offenbarung;
18 veranschaulicht die Schaltkreiskonfiguration aus 17 als einen Source-Folger;
19 veranschaulicht die Schaltkreiskonfiguration aus 17 als eine OTA-Konfiguration;
20 veranschaulicht einen beispielhaften Single-Slope(Einzelsteigung)-ADC gemäß manchen Ausführungsformen der vorliegenden Offenbarung;
21 veranschaulicht ein beispielhaftes Schaltbild eines Sub-Ranging-ADC, der eine Suche in mehreren Schritten ausführt, gemäß manchen Ausführungsformen der vorliegenden Offenbarung;
22 veranschaulicht das Timing des Schaltkreises aus 21 schematisch gemäß manchen Ausführungsformen der vorliegenden Offenbarung;
23 veranschaulicht ein beispielhaftes Schaltbild eines Slope-Slope-ADC gemäß manchen Ausführungsformen der vorliegenden Offenbarung;
24 veranschaulicht ein beispielhaftes Schaltbild eines mit ADCs, die mit mehreren Spaltenleitungen verbindbar sind, gemäß manchen Ausführungsformen der vorliegenden Offenbarung;
25 und 26 zeigen eine Verbindung der ADCs aus 24 mit geradzahligen Spalten bzw. ungeradzahligen Spalten für eine Kalibrierung gegeneinander;
27 zeigt eine Verbindung der ADCs aus 24 mit nur einer jeweiligen Spalte;
28 zeigt Slew- und Einschwingzeiten nach einem Zurücksetzen;
29 zeigt einen datenabhängigen schnellen und langsamen Slew;
30 zeigt einen datenabhängigen Slew-Strom gemäß manchen Ausführungsformen der vorliegenden Offenbarung;
31 und 32 veranschaulichen ein schematisches Schaltbild und ein Timingdiagramm für eine erste Ausführungsform eines adaptiven SAR-Algorithmus;
33-35 veranschaulichen ein schematisches Schaltbild und Timingdiagramme für eine zweite Ausführungsform eines adaptiven SAR-Algorithmus;
36 zeigt eine erste Ausführungsform zum Detektieren von RTS-Rauschen während einer Rücksetzabtastung; und
37 zeigt eine zweite Ausführungsform zum Detektieren von RTS-Rauschen während einer Rücksetzabtastung.
38 stellt ein Blockdiagramm dar, das ein beispielhaftes Datenverarbeitungssystem gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht.

Beschreibung von Ausführungsbeispielen der vorliegenden Offenbarung
Übersicht
Ausführungsformen der vorliegenden Offenbarung basierend auf einer Erkenntnis, dass potentielle Bereiche, die zum weiteren Reduzieren von Leistungsverbrauch und Rauschen und zum Erhöhen der Geschwindigkeit eines CMOS-Bildsensors optimiert werden können Folgende sind: Ansteuern der Spaltenleitungen, Erzeugen einer analogen Verstärkung und Verbessern des ADC. Vorgeschlagene Verbesserungen für diese Bereiche sind unten beschrieben.
Gemäß einem Aspekt der vorliegenden Offenbarung kann ein beispielhafter CMOS-Bildsensor Folgendes aufweist: ein Array aus Pixelzellen, die in mehreren Zeilen und Spalten angeordnet sind; eine erste Spaltenleitung, die mit einer ersten Teilmenge von Pixelzellen aller Pixelzellen in einer ersten Spalte verbunden ist und zum Auslesen einer ersten Spannung von der ersten Teilmenge von Pixelzellen ausgebildet ist; und eine zweite Spaltenleitung, die mit einer zweiten Teilmenge von Pixelzellen aller Pixelzellen in der ersten Spalte verbunden ist und zum Auslesen einer zweiten Spannung von der zweiten Teilmenge von Pixelzellen ausgebildet ist.
Gemäß einem anderen Aspekt der vorliegenden Offenbarung kann ein beispielhafter CMOS-Bildsensor Folgendes aufweisen: ein Array aus Pixelzellen, die in mehreren Spalten angeordnet sind; eine erste Spaltenleitung zum Lesen von Spannungen von wenigstens einer Teilmenge von Pixelzellen einer ersten Spalte; eine zweite Spaltenleitung zum Lesen von Spannungen von wenigstens einer Teilmenge von Pixelzellen einer zweiten Spalte, wobei jedes Lesen einer Spannung von sowohl der ersten Spalte als auch der zweiten Spalte in einer ersten Phase gefolgt von einer zweiten Phase durchgeführt wird; und eine Stromquelle, die zu Folgendem ausgebildet ist: Liefern eines Vorspannungsstroms an die erste Spaltenleitung, wenn ein erstes Lesen der Spannung der ersten Spalte in der ersten Phase ist und ein erstes Lesen der Spannung der zweiten Spalte in der zweiten Phase ist, und Liefern des Vorspannungsstroms an die zweite Spaltenleitung, wenn das erste Lesen der Spannung der ersten Spalte in der zweiten Phase ist und ein zweites Lesen der Spannung der zweiten Spalte in der ersten Phase ist.
Gemäß einem noch anderen Aspekt der vorliegenden Offenbarung kann ein beispielhafter CMOS-Bildsensor Folgendes aufweisen: ein Array aus Pixelzellen, die in mehreren Spalten angeordnet sind; eine erste Spaltenleitung zum Lesen von Spannungen von wenigstens einer Teilmenge von Pixelzellen einer ersten Spalte; und einen Komparator, der dazu ausgebildet ist, einen Vergleich der Spannung der ersten Spalte mit einer Vergleichspegelspannung während eines Lesens einer Spannung der ersten Spalte durchzuführen, wobei, wenn der Vergleich angibt, dass die Spannung der ersten Spalte unterhalb der Vergleichspegelspannung liegt, ein erster Vorspannungsstrom, der an die erste Spalte vor dem Vergleich geliefert wird, höher als ein zweiter Vorspannungsstrom ist, der an die erste Spalte nach dem Vergleich geliefert wird.
Wie es sich für einen Fachmann versteht, können Aspekte der vorliegenden Offenbarung, insbesondere Ansteuern einer einzigen Spalte mit mehreren Spaltenleitungen, adaptive Vorspannung- und datenabhängige Vorspannungsmechanismen, die hier beschrieben sind, auf verschiedene Weisen umgesetzt werden - z. B. als ein Verfahren, ein System, ein Computerprogrammprodukt oder ein computerlesbares Speichermedium. Entsprechend können Aspekte der vorliegenden Offenbarung die Form einer vollständig hardwarebasierten Ausführungsform, einer vollständig softwarebasierten Ausführungsform (einschließlich Firmware, residenter Software, Mikrocode usw.) oder einer Ausführungsform annehmen, die Software- und Hardwareaspekte kombiniert, welche hierin alle allgemein als ein „Schaltkreis“, ein „Modul“ oder ein „System“ bezeichnet werden können. In dieser Offenbarung beschriebenen Funktionen können als ein Algorithmus implementiert werden, der durch eine oder mehrere Verarbeitungseinheiten, z. B. einen oder mehrere Mikroprozessoren, eines oder mehrerer Computer ausgeführt werden kann. Bei verschiedenen Ausführungsformen können unterschiedliche Schritte und Teile der Schritte von jedem der hier beschriebenen Verfahren durch unterschiedliche Verarbeitungseinheiten durchgeführt werden. Des Weiteren können Aspekte der vorliegenden Offenbarung die Form eines Computerprogrammprodukts in einem oder mehreren computerlesbaren Medien, bevorzugt nichtflüchtig, annehmen, mit computerlesbarem Programmcode darauf umgesetzt, z. B. gespeichert. Bei verschiedenen Ausführungsformen kann ein solches Computerprogramm auf die existierenden Vorrichtungen und Systeme (z. B. die existierenden CMOS-Bildsensoren oder ihre Steuerungen usw.) heruntergeladen (aktualisiert) werden oder beim Herstellen dieser Vorrichtungen und Systeme darauf gespeichert werden.
Andere Merkmale und Vorteile der Offenbarung werden aus der folgenden Beschreibung und aus den Ansprüchen ersichtlich.
Kurzer Überblick über den CMOS-Bildsensor-Betrieb
Ein typischer CMOS-Bildsensor kann aus einem Array aus Pixelzellen bestehen, die in Zeilen und Spalten angeordnet sind. Ein CMOS-Bildsensor-Betrieb als drei Betriebsphasen aufweisend betrachtet werden: Zurücksetzen, Belichten und Auslesen. Zurücksetzen kann als die erste Phase betrachtet werden, wobei, bevor eine Pixelzelle Licht ausgesetzt wird, die Fotodiode der Pixelzelle von einer existierenden Ladung gereinigt werden kann. Eine Belichtung kann als die nächste Phase betrachtet werden, bei der die Fotodiode Licht ausgesetzt wird und Ladung als ein Ergebnis von Photonen akkumuliert, die auf den fotoempfindlichen Bereich der Fotodiode auftreffen. Auslesen kann als die letzte Phase betrachtet werden, bei der die während der Belichtung akkumulierte Ladung ausgelesen wird, indem die Ladung in eine Spannung an dem Eingang zu einem Verstärker umgewandelt wird und eine mit der Pixelzelle assoziierte (d. h. diese adressierende) Spaltenleitung verwendet wird, um das Pixel mit der Bildwandlerausgabe zu verbinden. Um einen Betrieb einer Pixelzelle durch diese Phasen zu steuern, kann jede Pixelzelle vier Transistoren aufweisen - einen Zeilenauswahl(RS: Row Select)-Transistor, einen Gate-Rücksetz(RG: Reset Gate)-Transistor, einen Source-Folger(SF)-Transistor und einen Transfer-Gate(TG)-Transistor (solche Pixelzellen können daher als Vier-Transistor(4T)-Pixel bezeichnet werden). Der Knoten an dem Eingang zu dem Source-Folger wird üblicherweise als Floating-Diffusion (FD - potentialfreie Diffusion) bezeichnet, wobei die Kapazität bei diesem Knoten effektiv die Ladung in der Fotodiode, wenn sie transferiert wird, in eine Spannung umwandelt. Bei verschiedenen Ausführungsformen gibt es einige Variationen von Pixeln, die den Source-Folger-, Rücksetz- und Zeilenauswahltransistor mit mehreren Pixeln teilen, wobei jedes Pixel ein eindeutiges Gate und eine eindeutige Fotodiode aufweist, die an dem Gate des Source-Folgers miteinander verbunden werden, zum Beispiel weist ein Pixel, das seinen Source-Folger mit einem anderen Pixel teilt, insgesamt 5 Transistoren zwischen 2 Pixeln auf, daher mit einem Durchschnitt von 2,5 Transistoren pro Pixelzelle, und wird daher oft als ein 2,5T-Pixel bezeichnet. Ausführungsformen der vorliegenden Offenbarung können auf das Auslesen von beliebigen Konfigurationen einer Pixelzelle angewandt werden. Herkömmlicherweise teilen diese Pixelzellen, die in einer gegebenen Spalte des Arrays aus Pixeln angeordnet sind, eine gemeinsame Spaltenleitung für ihr Auslesen, wobei ein SF-Transistor eines Pixels zusammen mit einer Spaltenvorspannungsquelle für die assoziierte Spaltenleitung, mit der das Pixel zu verbinden ist, den aktiven Verstärker des Pixels darstellt. Der Spannungsauslesewert auf einer gegebenen Spaltenleitung wird durch einen Verstärker mit programmierbarer Verstärkung (PGA) verstärkt und dann durch einen Analog-Digital-Umsetzer (ADC) in digital Werte umgewandelt. Der Zweck des PGA besteht darin, das Signal zu verstärken, bevor es durch den ADC umgewandelt wird. 1 zeigt die Basisstruktur als eine CMOS-Bildsensor-Spaltenstruktur 10. Eine solche Struktur kann für jede Spalte einer Pixelzelle in einem Bildsensor wiederholt werden.
In einer Pixelzelle wird Licht in Ladung in einer Fotodiode (PD) umgewandelt. Um diese Ladung in einen digitalen Wert umzuwandeln, wird eine CDS-Operation (CDS: Correlated Double Sample - korrelierter Doppelabtastwert) durchgeführt, um den Rauschbeitrag der Floating-Diffusion und des Source-Folgers zu minimieren. Die Floating Diffusion wird dann zurückgesetzt und gelesen, bevor eine Ladung zu ihr transferiert wird, und dann danach wieder gelesen, wobei die Differenz den Rauschbeitrag der Floating-Diffusion und den Versatz des Source-Folgers entfernt. Dies kann durch eine designierte CDS-Einheit (CDS: korreliertes Doppelabtasten) erfolgen, die dazu ausgebildet ist, einen Versatz und Rauschen zu entfernen und daher einen Dynamikumfang zu verbessern. Dieses korrelierte Doppelabtasten kann teilweise in der digitalen Domäne nach einer Analog-zu-digital-Umwandlung vorgenommen werden.
Zuerst wird der RS-Transistor eingeschaltet, um dieses Pixel mit der geteilten Spaltenleitung zu verbinden. Der RG-Transistor wird gepulst, um jegliche akkumulierte Ladung der Floating-Diffusion (FD) zu bereinigen. Eine Rücksetzspannung (V_Rücksetz ) an der FD wird durch den SF-Transistor auf die Spaltenleitung getrieben. Diese Spannung wird durch den PGA verstärkt und dann mit dem Analog-Digital-Umsetzer in ein digitales Ausgabesignal umgewandelt.
Als Nächstes wird der TG-Transistor gepulst, um die akkumulierte Ladung von der PD zu der FD zu transferieren. Die neue Spannung auf der FD (V_Daten ) wird in ein digitales Signal auf die gleiche Weise wie V_Rücksetz umgewandelt. Die zwei digitalisierten Ergebnisse werden voneinander subtrahiert, um das finale Ergebnis zu produzieren und insbesondere um gemeinsame Source, die einen Versatz in dem Signalpfad produzieren, aufzuheben.
Schließlich wird der RS-Transistor ausgeschaltet, um diese Zeile von der Spaltenleitung zu trennen, wodurch ermöglicht wird, dass auf die nächste Zeile zugegriffen wird. Das Timing für diese Sequenz von Ereignissen ist mit einer in 2 gezeigten Timingsequenz 20 veranschaulicht.
Um den Bildsensor fortschreitend von oben nach unten zu lesen, muss die Spaltenleitung die Höhe des Pixelarrays des Bildsensors aufspannen. Bei Großformatbildsensoren ist dies eine sehr lange Metallleitung mit einer großen parasitären Kapazität.
Diese Kapazität verursacht zwei Probleme. Zuerst wird Energie E durch ein Entladen der Leitung auf V_Rücksetz und dann Entladen der Leitung auf V_Daten dissipiert, wie unten gezeigt ist: $E = \frac{1}{2} C_{L a s t} {(V_{R ü c k s e t z} - V_{D a t e n})}^{2},$
wobei C_Last die Spaltenkapazität ist. Dies Trägt zu einem signifikanten Teil des Leistungsbudgets bei, weil der Betrieb für jede Spalte in dem Array durchgeführt werden muss, um alle Zeilen umzuwandeln. Die dissipierte Energie kann reduziert werden, indem entweder C_Last oder der Betrag des Spannungshubs reduziert wird.
Nachteilhaft erhöht das Reduzieren der Zeit für die Spannung zum Einschwingen über die Kapazität den Spaltenvorspannungsstrom, wie in dem in 3 gezeigten Graph 30 veranschaulicht ist. Die x-Achse ist die Spaltenkapazität (C_Last ) in pF. Die y-Achse ist die Einschwingzeit in Mikrosekunden (µs). Die unterschiedlichen Kurven repräsentierten die Vorspannungsströme in Mikroampere, zunehmend von 1 µA für die Leitung ganz links zu 15 µA für die Leitung ganz rechts. Unter Verwendung des 6-pF-Lastpunkts als ein Beispiel erfordert das Einschwingen innerhalb von 1,5 µs einen Vorspannungsstrom von 13 µA. Das Erhöhen der Einschwingzeit auf 5 µS (ein Faktor von 3,3) reduziert den erforderlichen Vorspannungsstrom auf 3 µA (ein Reduktionsfaktor von 5). Dies zeigt, dass Erhöhen der verfügbaren Einschwingzeit den Leistungsverbrauch verringern kann.
Ansteuern der Spaltenleitungen
Gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung kann die Einschwingzeit erhöht werden, indem mehrere Spaltenleitung pro Pixelspalte geführt werden. Normalerweise verbindet eine einzige Spaltenleitung mit jeder Zeile in dem Array. Mit mehreren Spaltenleitungen würde jede Spaltenleitung nur mit einer Teilmenge der Spalten verbinden. Dies ermöglicht, dass mehrere Zeilen parallel ausgelesen werden. Falls zwei Zeilen parallel ausgelesen werden, kann die Einschwingzeit verdoppelt werden, während die gleiche Gesamtausleserate beibehalten wird.
Jede dieser Spaltenleitungen wird ihren eigenen Spaltenvorspannungsstrom benötigen. Die Einschwingzeit wird proportional zu der Anzahl an verwendeten Spaltenleitungen zunehmen. Jedoch kann der Strom für jede Spaltenleitung mit einer schnelleren Rate reduziert werden. Das Ergebnis ist ein geringerer Gesamtstrom. Außerdem wird jede dieser Spaltenleitungen die gleiche Metallführungskapazität wie die ursprüngliche Spaltenleitung aufweisen, aber weil jede Leitung mit weniger Zeilen verbunden ist, wird die Kapazität aufgrund der ausgeschalteten RS-Transistoren reduziert. Dies reduziert den notwendigen Vorspannungsstrom weiter.
Schließlich ist der Großteil der Metallführungskapazität zu den benachbarten Metallleitungen. Falls diese benachbarten Metallleitungen Spaltenleitungen sind, die auf ähnliche Spannungen angesteuert werden, dann wird die effektive Kapazität zum Laden/Entladen dieser Leitungen reduziert.
4 zeigt eine Anordnung 40 eines Ausführungsbeispiels der vorliegenden Erfindung, bei der zwei Spaltenleitungen für jede Spalte aus Pixeln implementiert sind. Es ist ein 4×2-Abschnitt des Pixelarrays gezeigt. Bei diesem Beispiel repräsentieren die kreuzschraffierten Quadrate die Pixel. Die Pixel können zum Beispiel rote (R), blaue (B) und grüne Farbfilter in der blauen Zeile (Gb) und grüne Farbfilter in der Roten Zeile (Gr) aufweisen, die in einem Bayer-Muster angeordnet sind. Die vertikalen schwarzen Linien sind die Spaltenleitungen und die horizontalen schwarzen Linien sind die Steuerleitungen für die Pixeltransistoren. Die schwarzen Quadrate zeigen die Verbindungen zu den Pixeltransistoren. Die ADCs auf der Unterseite können jeweils für eine der Spaltenleitungen in einer Spalte aus Pixeln verwendet werden. Bei diesem Beispiel sind die ADCs zwischen Pixelspalten gemultiplext. 5 veranschaulicht ein Timingdiagramm 50, das das Timing für diese Anordnung zeigt. Die Spalteneinschwingzeit kann dementsprechend verdoppelt werden, indem zwei Spaltenleitungen für jede Spalte aus Pixeln erzeugt werden. Bei diesem Beispiel ist der ADC pro Pixelspalte zwischen Pixelspalten verschachtelt. Dieses Konzept kann auf mehr Spaltenleitungen pro Pixelspalte erweitert werden, wobei die Anzahl lediglich durch den Platz zum Führen der Spaltenleitungen und Steuerleitungen in dem Pixelrastermaß beschränkt wird.
Ein Nachteil dieses Ansatzes kann darin bestehen, dass, weil die Pixelspalten zeitlich verschränkt sind (d. h. Spalten werden mit einem Zeitversatz mit Bezug zueinander ausgelesen, wobei zu einer gegebenen Zeit eine Spalte in einer Phase eines Lesens sein kann, während eine andere Spalte in einer anderen Phase eines Lesens sein kann und so weiter), die RG/TG/Zeilenauswahl-Leitungen nicht zwischen allen von ihnen geteilt werden können. Wie in 4 gezeigt, müssen, weil zwei Spalten verschränkt sind, die Steuerleitungen verdoppelt werden. Das Verschränken kann vermieden werden, indem die Anzahl an ADCs erhöht wird, so dass jede Spaltenleitung ihren eigenen ADC aufweist, wie mit einer Anordnung 60 aus 6 gezeigt ist.
Gemäß manchen Ausführungsformen der vorliegenden Offenbarung, kann die Spaltenleitungsleistung auch reduziert werden, indem eine zweite Spaltenleitung pro Pixel eingeführt wird, wie mit einer in 7 gezeigten Struktur gezeigt ist. Dies ermöglicht, dass V_Rücksetz und V_Daten auf unterschiedliche Spaltenleitungen getrieben werden. Dies bedeutet, dass während jedes Zeilenlesens die Spaltenleitung nicht mehr auf V_Rücksetz geladen und dann auf V_Daten entladen werden muss. Die Energie dieser Operation wird nun durch die Differenz von V_Rücksetz und V_Daten von Zeile zu Zeile bestimmt. $E = \frac{1}{2} C_{l o a d} [{(V_{r e s e t (n)} - V_{r e s e t (n + 1)})}^{2} + {(V_{d a t a (n)} - V_{d a t a (n + 1)})}^{2}]$
Der V_Rücksetz -Pegel sollte immer näherungsweise gleich VDD sein, so dass V_Rücksetz(n)-V_{Rücksetz(n+1)} ≈ 0 gilt. Während der V_Daten -Pegel sich von Zeile zu Zeile ändern kann, wird der Betrag der Änderung von der gedachten Szene abhängen. Typische Szenen können eine niedrige Raumfrequenz aufweisen, was bedeutet, dass die Differenz einer Zeile und der nächsten klein sein wird. Das Timing, das dies veranschaulicht, kann in einem in 8 gezeigten Timingdiagramm 80 gesehen werden.
Dies funktioniert am besten in Verbindung mit der Idee mehrerer Spaltenleitungen pro Pixelspalte, weil die Datenspaltenleitungen einer einzigen Farbe dediziert werden können. Ansonsten würde, falls zum Beispiel eine Spaltenleitung zwischen roten und grünen Pixeln geteilt werden muss, eine hauptsächlich rote Szene große Stufen in dem V_Daten -Pegel zwischen den roten und grünen Pixeln aufweisen. 9 zeigt ein Timingdiagramm 90 für diese Situation.
Um den CDS-Betrieb in ordnungsgemäßer Funktion zu behalten, wird der Spaltenvorspannungsstrom typischerweise zwischen der Rücksetz- und Datenspaltenleitung geteilt, die mit einer gegebenen Gruppe von Pixeln assoziiert ist. Daher wird, wenn eine Spaltenleitung nicht gelesen wird, sie potentialfrei sein (d. h., nicht mit irgendeiner Vorspannungsstromquelle verbunden sein, weil die Vorspannungsstromquelle, die mit der Spaltenleitung assoziiert ist, dann mit der assoziierten Rücksetzleitung verbunden ist). Während die Spaltenleitungen potentialfrei sind, liegen sie inaktiv und Zeit könnte eingespart werden, indem sie durch die nächste Zeile in dem Array angesteuert werden. 10 zeigt einen Schaltkreis 100 zum Implementieren dieses Ansatzes. Das Steuertiming für den Schaltkreis aus 10 ist mit einem Timingdiagramm 110 aus 11 gezeigt.
Um jede Spaltenleitung mit ihrer eigenen Farbe verbunden zu behalten, können vier Pixelspalten so gemultiplext werden, wie in einem in 12 gezeigten Timingdiagramm 120 veranschaulicht ist. Es gibt immer noch einen ADC pro Pixelspalte, wie in 4, aber nun wird jeder ADC-Eingang zwischen 4 V_Rücksetz -Spaltenleitungen und 4 V_Daten -Spaltenleitungen verschachtelt.
13 veranschaulicht eine Struktur 130, die den Querschnitt der Spaltenzeiten (auf der Oberseite) oberhalb einer anderen Metallführung (auf der Unterseite) zeigt. Der Großteil der Kapazität einer Spaltenleitung kann der Kapazität zwischen dieser Spaltenleitung und ihrer benachbarten Spaltenleitung zugeschrieben werden. 13 veranschaulicht die parasitären Kapazitäten zwischen angrenzenden Spaltenleitungen (C_a ) und anderen Metallleitungen darunter (C_b ). Die Kapazität C_a ist typischerweise viel größer als die Kapazität C_b . Die Last aufgrund von C_a kann reduziert werden, indem Leitungen, die ähnliche Spannungen führen, nebeneinander geführt werden. Dies ist einfach innerhalb einer Gruppe von Spaltenleitungen, die alle mit demselben Farbpixel verbunden sind und parallel angesteuert werden. 14 zeigt die Führung 140 dieser Spaltenleitungen. Bei dem veranschaulichten Beispiel sind vier Spaltenleitungen für jede Farbe in jeder Pixelspalte geführt. Zum Beispiel sind Spaltenleitungen r1, r2, r3 und r4 für die roten Pixel. Für ein typisches Bild werden die Spannungen auf diesen vier Leitungen ähnlich sein, weil diese durch Pixel angesteuert werden, die von angrenzenden Zeilen in dem Sensor sind. Die Last, die r2 sehen wird, wird daher klein sein, weil r1 und 3 auf jeder Seite an r2 angrenzen. Um zu verhindern, dass Daten von unterschiedlichen Pixelspalten sich einander stören, können Abschirmungsleitungen (in der Figur als „gnd“ markiert) zwischen Spaltenleitungen für nichtzusammenhängende Farben eingefügt werden.
Weil die Abschirmungsleitungen an Masse (oder eine andere DC-Spannung) gebunden sind, werden Spaltenleitungen, die neben einer Abschirmungsleitung verlaufen, die vollständige C_a -Last erfahren. Bei dem veranschaulichten Beispiel wird die r1-Leitung eine Kapazität zu der Abschirmungsleitung aufweisen, während dies für r2 nicht der Fall ist. Dies kann nachteilhafterweise erfordern, dass r1 mit einem höheren Vorspannungsstrom als r2 angesteuert wird. Weil r1 und r2 von unterschiedlichen Zeilen in dem Bild stammen, würde die Fehlanpassung zu einem festen Zeilenmusterrauschen führen. Dieses Problem kann gemäß manchen Ausführungsformen einer in 15 gezeigten Führung 150 der vorliegenden Offenbarung gelöst werden, indem die Spaltenleitungen durch das Array hinweg periodisch durch eine Überkreuzungsführung vertauscht werden, so dass alle Spaltenleitungen eine gleiche Last erfahren. Unter Verwendung vonr1 als ein Beispiel: in 14 verläuft sie neben gnd für die volle Arraylänge und neben r2 ebenfalls für die volle Arraylänge, während sie in 15 neben gnd für ¼ der Arraylänge, neben r2 für % der Arraylänge, neben r3 für % der Arraylänge und neben r4 für ¼ der Arraylänge verläuft. Dies gleicht die Last aus, die jede Spaltenleitung erfährt. Mit anderen Worten erfährt dann jede Spaltenleitung die durchschnittliche Kapazität der Leitung. Dies ermöglicht, dass ein geringerer Vorspannungsstrom verwendet wird, wodurch Leistung gespart wird.
Andere Konfigurationen können ebenfalls verwendet werden. Anstelle des Separierens der Spaltenleitungen nach Farbe, können die Spaltenleitungen nach Rücksetz- und Datenspaltenleitungen gruppiert werden (wie oben unter Bezugnahme auf die Doppelspaltenleitung beschrieben ist).
Wenn getrennte Rücksetz- und Datenspaltenleitungen nicht verwendet werden, wird die Spannung, die an die Spaltenleitungen angelegt wird, von dem Datenpegel zurück auf den Rücksetzpegel gezogen werden müssen. Am Ende der Datenlesephase können alle der gruppierten Spaltenleitungen miteinander kurzgeschlossen werden, um ihre Spannungen auszugleichen. Mit anderen Worten werden sie gemeinsam nachgeführt, wenn sie auf den gemeinsamen Rücksetzpegel gezogen werden, so dass die C_a- Kapazität aufgehoben wird.
Ansteuern der Spaltenleitungen: Adaptives Vorspannen
Wenn die Spaltenleitungsspannung um einen relativ großen Betrag bewegt wird, was während eines Lesens einer Spannung/eines Zeilenzugriffs auf die Spaltenleitung der Fall ist, gibt es zwei Phasen: Slewing und Einschwingen (die Einschwingphase folgt der Slewing-Phase). In der Slewing-Phase ist der SF-Transistor ausgeschaltet und dient die Vorspannungsstromquelle dazu, die Spaltenkapazität zu entladen. In der Einschwingphase dient die Vorspannungsstromquelle dazu, die Spannung auf dem eingeschwungenen Wert zu halten. Die Namen „Slewing“ und „Einschwingen“ für diese zwei Phasen stammen von der Tatsache, dass zuerst die Spannung auf der Spaltenleitung einer großen Änderungsrate unterliegt, die durch den Vorspannungsstrom durch den Source-Folger-Verstärker beschränkt wird (d. h. die Slew-Rate ist beschränkt), wobei die Phase daher als eine „Slewing“-Phase bezeichnet wird, und dann die Spannung, wenn überhaupt, nur einer relativ geringen Änderung unterliegt, wobei diese Phase daher als eine „Einschwing“-Phase bezeichnet wird. Wie in der Technik bekannt ist, verweist die Slewing-Rate (Flankensteilheit) auf die maximale Änderungsrate der Spannung, beschränkt durch den Vorspannungsstrom des Verstärkers.
Die Erfinder der vorliegenden Offenbarung haben erkannt, dass während der Slewing-Phase die verbrauchte Energie nur von der Menge der Ladung abhängt, die zu der Spaltenkapazität hinzugefügt wird, die proportional zu dem Kapazitätswert und der Spannungsänderung ist. Das Erhöhen des Vorspannungsstroms in der Slewing-Phase wird zu einer schnelleren Änderungsrate der Spaltenspannung führen, was dazu führt, dass die Slewing-Phase in kürzerer Zeit abgeschlossen wird. Jedoch gibt es während der Einschwingphase keinen Vorteil für einen größeren Vorspannungsstrom, weil der Strom nur durch den SF-Transistor fließt, was zu verschwendeter Energie führt. Daher kann der Strom während der Einschwingphase auf einen niedrigeren Pegel reduziert werden, der gerade ausreicht, um den SF-Transistor eingeschaltet zu halten. Dies bedeutet, dass eine Leistungseinsparung erreicht werden kann, indem ein stärkerer Strom für die Slewing-Phase/Periode und ein schwächerer (reduzierter) Strom für die Einschwing-Phase/Periode verwendet wird. Mit anderen Worten kann ein stärkerer Strom zum Slewing eines größeren Signals während der Slewing-Phase verwendet werden, aber dieser starke Strom muss nicht für die gesamte Leseoperation vorhanden sind und stattdessen kann ein schwächerer Vorspannungsstrom verwendet werden, um das finale Einschwingen zu erreichen. Während der Einschwingphase würde das Aufweisen eines schwächeren Stroms weniger Leistung erfordern und auch vorteilhafterweise zu einem geringeren Rauschen durch den SF-Transistor führen.
Gemäß manchen Ausführungsformen der vorliegenden Offenbarung kann eine größere Vorspannungsstromquelle mit einer gegebenen Spaltenleitung für einen Teil der Zeilenzugriffszeit/Leseoperation verbunden und dann ausgeschaltet werden.
Das Problem damit ist, dass das Ein- und Ausschalten dieser Stromquelle Rauschen in den Schaltkreis injizieren kann. Eine Lösung kann darin bestehen, diese größere Vorspannungsstromquelle zwischen zwei oder mehr Spaltenleitungen durch Zeitmultiplexen von ihr zwischen mehreren Spaltenleitungen zu teilen, wie mit einer schematischen Veranschaulichung 160 in 16 für ein Ausführungsbeispiel des Teilens einer einzigen Vorspannungsstromquelle zwischen zwei Spaltenleitungen gezeigt ist (bei anderen Ausführungsformen kann eine solche Stromquelle zwischen mehr als zwei Spaltenleitungen geteilt werden). 16 beschriftet diese Stromquelle als „starker Strom“, um lediglich die Tatsache anzugeben, dass der Vorspannungsstrom, der durch diese Stromquelle bereitgestellt wird, bei manchen Implementierungen größer als der Vorspannungsstrom sein kann, der durch Stromquellen bereitgestellt wird, die in 16 als „schwacher Strom“ beschriftet sind. Die hier gezeigte starke Stromquelle würde eine schnelle Slewing-Periode erzeugen (weil die Slew-Rate direkt proportional zu dem Vorspannungsstrom ist), wie mit einem beispielhaften Graphen 280 aus 28 gezeigt ist. Um dazu in der Lage zu sein, eine Vorspannungsstromquelle zwischen mehreren Spaltenleitungen zu teilen, sind die mehreren Spaltenleitungen beginnend bei unterschiedlichen Zeiten anzusteuern (d. h., das Auslesen mehrerer Spalten ist zeitlich zu verschachteln), so dass die Slewing-Phasen unterschiedlicher Spaltenleitungen aufeinander folgen. Für ein einfaches Beispiel des Teilens einer Vorspannungsstromquelle zwischen zwei Spaltenleitungen bedeutet das Verschachteln von Spaltenauslesen und Teilen der Vorspannungsstromquelle das Folgende. Wenn sich die erste Spaltenleitung in einer Slewing-Phase ihrer momentanen Zeilenzugriffsperiode befindet, befindet sich die zweite Spaltenleitung in einer Einschwingphase ihrer momentanen Zeilenzugriffsperiode und kann die geteilte Vorspannungsstromquelle mit der ersten Spaltenleitung verbunden sein und von der zweiten Spaltenleitung getrennt sein. Wenn die erste Spaltenleitung ihre Slewing-Phase abschließt und ihre Einschwingphase der gleichen Zeilenzugriffsperiode beginnt, beginnt die zweite Spaltenleitung eine Slewing-Phase ihrer nächsten Zeilenzugriffsperiode und kann die geteilte Vorspannungsstromquelle mit der zweiten Spaltenleitung verbunden sein und von der ersten Spaltenleitung getrennt sein. Mehr als zwei Spaltenleitungen können auf diese Weise arbeiten und eine gemeinsame starke Vorspannungsstromquelle teilen, solange sich zu einer beliebigen gegebenen Zeit eine (und nur eine) dieser mehreren Spaltenleitungen in einer Slewing-Phase befindet, so dass die starke Stromquelle mit dieser Spaltenleitung verbunden sein kann und nicht ausgeschaltet werden muss. Wie ebenfalls in 16 gezeigt, kann bei solchen Ausführungsformen jede Spaltenleitung auch ihre eigene „schwache“ Vorspannungsstromquelle aufweisen, die damit fortfahren würde, einen Vorspannungsstrom an die Leitung zu liefern, wenn die Leitung von dem starken Vorspannungsstrom getrennt ist. Dementsprechend kann bei manchen Ausführungsformen ein CMOS-Bildsensor so ausgebildet sein, dass während einer Slewing-Phase einer gegebenen Spaltenleitung ein Gesamtvorspannungsstrom, der an die Spaltenleitung geliefert wird, eine Summe eines „starken“ Vorspannungsstroms von einer Stromquelle ist, die zwischen mehreren Spaltenleitungen geteilt wird, und eines „schwachen“ Vorspannungsstroms von einer Stromquelle, die dieser bestimmten Spaltenleitung dediziert ist, wobei, während der anschließenden Einschwingphase, ein Gesamtvorspannungsstrom, der an die Spaltenleitung geliefert wird, nur der „schwache“ Vorspannungsstrom der dedizierten Stromquelle ist.
Bei verschiedenen Ausführungsformen kann das Verhältnis zwischen dem Gesamtvorspannungsstrom, der an eine gegebene Spaltenleitung während einer Slewing-Phase geliefert wird, und dem Gesamtvorspannungsstrom, der an die Spaltenleitung während einer Einschwingphase geliefert wird, zwischen z. B. 2 und 10, einschließlich aller Werte und Bereiche darin, liegen.
Des Weiteren können, während bei manchen Ausführungsformen die mehreren Spaltenleitungen, zwischen denen eine gegebene „starke“ Stromquelle geteilt wird, Spaltenleitungen sein können, die auf unterschiedliche Spalten von Pixeln zugreifen, diese mehreren Spaltenleitungen bei anderen Ausführungsformen Spaltenleitungen sein, die auf Teilmengen von Pixeln einer einzigen Spalte aus Pixeln zugreifen. Mit anderen Worten können die letzteren Ausführungsformen von einer gleichzeitigen Implementierung der Ausführungsformen der vorliegenden Offenbarung, wobei mehr als eine Spaltenleitung eine gegebene Spalte aus Pixeln adressiert, wie oben beschrieben ist, und Implementierung der Ausführungsformen des adaptiven Vorspannens, wobei eine einzige Vorspannungsstromquelle zwischen mehreren Spaltenleitungen geteilt wird, profitieren.
Noch weiter kann es mehr als einen Pegel von „stärkeren“ Strömen für unterschiedliche Zeitperioden geben. Mit anderen Worten kann das Granularitätsniveau bis zum Teilen von Vorspannungsstromquellen zwischen mehreren Spaltenleitungen größer sein - z. B. kann es zwei separate geteilte Stromquellen geben (anstelle von nur einer, wie in 16 gezeigt ist), wobei jede von diesen selektiv mit mehreren Spaltenleitungen verbunden oder getrennt werden kann, so dass zu einer beliebigen gegebenen Zeit eine gegebene Spaltenleitung dieser mehreren Spaltenleitungen durch 1) alle drei Stromquellen (d. h. zwei geteilte und eine dedizierte), 2) eine erste geteilte Stromquelle und die dedizierte Stromquelle, 3) eine zweite geteilte Stromquelle und die dedizierte Stromquelle oder 4) nur die dedizierte Stromquelle angesteuert werden kann.
Bei verschiedenen Ausführungsformen kann die Steuerung, welche Stromquelle mit welcher Spaltenleitung verbunden ist, sowie die Steuerung davon, wann ein gegebenes Pixel mit seiner assoziierten Spaltenleitung verbunden ist (z. B. mittels eines RS-Transistors), unter Verwendung einer Steuerung, z. B. einer wie unten unter Bezugnahme auf 38 beschriebenen Steuerung, implementiert werden. Bei manchen Ausführungsformen kann eine solche Steuerung gemäß den hier beschriebenen adaptiven Vorspannungskonzepten dazu vorprogrammiert sein, einen angemessenen Gesamtvorspannungsstrom von zwei oder mehr Stromquellen an unterschiedliche Spaltenleitungen zu gewissen Zeiten innerhalb ihrer Lesezyklen zu liefern. Bei solchen Ausführungsformen ist es möglicherweise nicht sicher bekannt, dass z. B. eine Leseoperation einer gegebenen Spaltenleitung immer noch in ihrer Slew-Phase ist (z. B. kann sie das Slewing bereits abgeschlossen haben und sich in einer Einschwingphase befinden), so dass eine Operation möglicherweise nicht ideal ist. Jedoch wird durch das sorgfältige Auswählen, wie eine Steuerung für die wahrscheinlichsten Szenarien zu programmieren ist, immer noch eine ausreichende Leistungsfähigkeit bereitgestellt und werden Leistungseinsparungen erreicht. Bei anderen Ausführungsformen kann eine Steuerung dazu ausgebildet sein, dynamisch zu bestimmen, welche Phase einer Leseoperation einer Spaltenleitung vorliegt, bevor ein Vorspannungsstrom geschaltet wird, der an die Leitung geliefert wird.
Ansteuern der Spaltenleitungen: datenabhängiges Vorspannen
Bei der oben beschriebenen Ausführungsform wird ein starker Strom für die minimale Zeit zum Slewing der Last im schlimmsten Fall angelegt. Andererseits basieren unten beschriebene Ausführungsformen auf der Erkenntnis, dass, weil diese Last variabel und datenabhängig sein kann (d. h. von Pixelwerten abhängig, die ausgelesen werden), ein solcher starker Strom für eine Zeit angelegt werden kann, die basierend auf den tatsächlichen Daten definiert wird (d. h., für eine Zeit angelegt wird, die ebenfalls datenabhängig ist) - ein Konzept, das hier als ein „datenabhängiger Slew-Strom“ bezeichnet wird.
Das Konzept eines datenabhängigen Slew-Stroms ist schematisch in 29-30 veranschaulicht, die auch die erreichten Leistungseinsparungen veranschaulichen.
Wie in einem beispielhaften Graphen 290 aus 29 veranschaulicht, wird Leistung verschwendet, falls ein relativ großer Vorspannungsstrom an eine Spaltenleitung geliefert wird, wenn die Spaltenleitung kein Slewing durchführt (d. h. wenn sich die Spaltenleitung nicht in einer Slewing-Phase befindet, sondern in einer Einschwingphase einer Leseoperation). Dunkle Spalten (Dunkelpixeldaten) sowie helle Spalten mit angrenzenden hellen Spaltenbeenden da Slewing frühzeitig. In einem Schlimmstfallszenario, bei dem helle Spalten an dunkle Spalten aneinander angrenzen, was in Bildern selten ist, kann der Vorspannungsstrom, der während der Slew-Phase bereitgestellt wird, für den schlimmsten Fall eingestellt werden. Daher verschwendet das Lesen der meisten Pixel Leistung in diesem Szenario.
Diese Situation wird mit dem Ansatz andressiert, der in einem beispielhaften Graphen 300 aus 30 dargestellt ist. Gemäß manchen Ausführungsformen der vorliegenden Offenbarung kann ein CMOS-Bildsensor einen Komparator aufweisen, der dazu ausgebildet ist, eine Spaltenleitungsspannung bei Vergleichszeiten t1 und t2 zu beobachten und die beobachtete Spannung mit einer gewissen Vergleichspegelspannung (d. h. einer Referenzspannung, die zum Wirken als eine Schwelle eingestellt wird) zu vergleichen. Falls die Spannung einem Slewing jenseits des Vergleichspegels zur Zeit t1 unterliegt (d. h. falls der Komparator beobachtet, dass die Spannung auf der Spaltenleitung zur Zeit t1 unterhalb der Vergleichspegelspannung liegt), kann dann eine Bestimmung vorgenommen werden, dass dies eine Spalte bzw. Pixel mit schnellem Slewing ist bzw. sind und dass der Vorspannungsstrom reduziert werden kann. Zum Beispiel kann bei manchen Ausführungsformen in einem solchen Fall der Vorspannungsstromnach einer solchen Beobachtung zur Zeit t1 um die Hälfte reduziert werden (wie in 30 mit einem Vorspannungsstrom angegeben ist, der mit einer gestrichelten Linie gezeigt ist).
Im Gegensatz dazu kann, falls der Komparator bestimmt, dass die auf einer gegebenen Spaltenleitung beobachtete Spannung selbst zur Zeit t2 später als t1 keinem Slewing jenseits der Vergleichspegelspannung unterliegt (d. h. falls der Komparator beobachtet, dass zur Zeit t2 die Spannung auf der Spaltenleitung immer noch oberhalb der Vergleichspegelspannung liegt), dann eine Bestimmung vorgenommen werden, dass dies ein dunkles Pixel (oder eine helle Spalte angrenzend an eine andere helle Spalte) ist, das ein Slewing abgeschlossen hat. In einem solchen Fall kann der Vorspannungsstrom noch mehr als in dem oben beschriebenen Fall reduziert werden. Zum Beispiel kann bei manchen Ausführungsformen der Vorspannungsstrom zur Zeit t2 auf den niedrigsten Pegel abfallen (in 30 durch einen Vorspannungsstrom angegeben, der mit einer gestrichelten Linie gezeigt ist). Bei manchen Ausführungsformen fällt der Vorspannungsstrom in allen Situationen (d. h. unabhängig von den Ergebnissen der Vergleiche, die durch den Komparator zu den Zeiten t1 und t2 vorgenommen werden) zur Zeit t3 auf den geringsten Pegel ab. Vorteilhafterweise muss der Komparator, wie oben beschrieben, nicht schnell oder genau sein, weil das Timing so angepasst werden kann, dass Fehler lediglich zu einer höheren Leistung, aber nicht einem unvollständigen Einschwingen führen.
Während eine oben beschriebene Ausführungsform einen Komparator aufweist, der eine Spannung, die auf einer Spaltenleitung beobachtet wird, mit einer Vergleichspegelspannung zu zwei Zeitpunkten (t1 und t2) vergleicht, gefolgt von einer Reduzierung des Vorspannungsstrom zu der Spaltenleitung zu einem dritten Zeitpunkt (t3) unabhängig von den Vergleichen, liegen andere Ausführungsformen, die einen Komparator nutzen, der die Spannung auf einer Spaltenleitung mit einer oder mehreren Vergleichspegelspannungen vergleicht, ebenso innerhalb des Schutzumfangs der vorliegenden Offenbarung. Zum Beispiel kann bei manchen Ausführungsformen ein Komparator dazu ausgebildet sein, einen Vergleich mit einer Vergleichspegelspannung nur zu einer Zeit vorzunehmen und dann entweder den Vorspannungsstrom reduziert (falls die beobachtete Spannung unterhalb der Vergleichspegelspannung liegt) oder nicht (falls die beobachtete Spannung nicht unterhalb der Vergleichspegelspannung liegt). Bei manchen Ausführungsformen kann ein Komparator dazu ausgebildet sein, einen Vergleich mit mehr als einer Vergleichspegelspannung vorzunehmen, z. B. mit zunehmend kleineren Vergleichspegelspannungen, und den Vorspannungsstrom mehr schrittweise zu reduzieren. Zum Beispiel kann der Vorspannungsstrom, der an eine gegebene Spaltenleitung geliefert wird, um einen Betrag reduziert werden, der durch eine bestimmte Vergleichspegelspannung einer Menge solcher Spannungen reduziert werden, welche die kleinste Vergleichspegelspannung ist, die die beobachtete Spannung überschreitet. Ein Mehrfachpegelvergleich kann gleichermaßen durch Verwenden eines ADC und Vornehmen eines digitalen Vergleichs an dem Ergebnis durchgeführt werden, um die Schwelle zu bestimmen, die zur Zeit der Umwandlung durchlaufen wurde.
Diese dynamische Stromquelle wird nur bei Datenspaltenleitungen benötigt, weil die Rücksetzspaltenleitungen niemals ein sehr weites Slewing erfordern sollten. In 12 oben würden die „Spl.-0-R-VDaten“-, „Spl.-1-Gr-VDaten“-, „Spl.2-R-VDaten“- und „Spl.3-Gr-VDaten“-Spaltenleitungen diese Slewing-Stromquelle teilen, die daher ihrerseits an jeder der Spaltenleitungen am Anfang einer neuen Zeile angebracht sein muss.
Bei verschiedenen Ausführungsformen kann das Steuern des Timings der Vergleiche, die durch den Komparator vorgenommen werden, der Anzahl und Werte einer oder mehrerer verwendeter Vergleichspegelspannungen und Beträge, um die ein Vorspannungsstrom, der an eine gegebene Spaltenleitung geliefert wird, reduziert wird, unter Verwendung einer Steuerung, z. B. einer Steuerung wie unten unter Bezugnahme auf 38 beschrieben, implementiert werden. Bei manchen Ausführungsformen kann eine solche Steuerung mit der Anzahl und den Werten einer oder mehrerer verwendeter Vergleichspegelspannungen und Beträgen, um die ein Vorspannungsstrom, der an eine gegebene Spaltenleitung geliefert wird, zu reduzieren ist, vorprogrammiert werden. Bei anderen Ausführungsformen kann eine solche Steuerung dazu ausgebildet sein, diese Werte zu bestimmen/einzustellen.
Erzeugen einer analogen Verstärkung
Zurückkehrend zu 1 verstärkt der PGA das Signal, bevor es durch den ADC umgewandelt wird. Dies reduziert das ADC-Rauschen in Bezug auf das Pixel. Diese Verstärkung muss programmierbar sein, so dass unterschiedliche Verstärkungen basierend auf der Szene ausgewählt werden können. Falls das Bild sehr hell ist, muss eine geringe Verstärkung verwendet werden, so dass die hellen Pixel nicht in dem ADC begrenzt werden. Falls das Bild dunkel ist, dann kann eine hohe Verstärkung verwendet werden, um das ADC-Rauschen in Bezug auf das Pixel zu reduzieren.
Die andere Verstärkungsquelle in dem System ist die Umwandlungsverstärkung von Ladung zu Spannung. Dies findet statt, wenn die in der PD gesammelten Elektronen zu der FD-Kapazität transferiert werden. Je kleiner die FD-Kapazität ist, desto höher ist die Umwandlungsverstärkung (V/Q=1/C). Wie bei dem PGA kann eine hohe Verstärkung das maximale Signal beschränken, das erfasst werden kann: eine geringere Umwandlungsverstärkung ermöglicht eine höhere Full-Well-Capacity (FWC - Volle-Wanne-Kapazität).
Nachteilhafterweise dissipiert ein PGA Leistung. Es kann daher vorteilhaft sein, den PGA zu beseitigen und eine variable Umwandlungsverstärkung einzusetzen, um die gesamte benötigte Verstärkung zu erhalten. Einige Ansätze zum Erreichen davon werden nun beschrieben.
Gemäß manchen Ausführungsformen der vorliegenden Offenbarung wir die höchste mögliche Umwandlungsverstärkung erhalten, indem die Kapazität der FD so klein wie möglich gemacht wird. Ein großer Beitrag zu dieser Kapazität ist die Gate-zu-Drain-Kapazität des Source-Folger-Transistors (C_gd , in einem Schaltbild 170 aus 17 gezeigt). Falls ein Bootstrapping des Drains auf die gleiche Spannung wie das Gate vorgenommen werden kann, dann wird diese Kapazität effektiv entfernt. Abschalten dieser Bootstrap-Spannungsquelle addiert die C_gd -Kapazität zurück zu der FD, wodurch vielfache Umwandlungsverstärkungen erzielt werden. Um den Wert der Umwandlungsverstärkung in dem Modus mit geringer Umwandlungsverstärkung zu steuern, kann ein expliziter Kondensator zwischen dem Gate und dem Drain des Source-Folgers eingefügt werden. In diesem Fall wurde der Zeilenauswahltransistor oberhalb des Source-Folgers entfernt und wird mit der geboosteten Spaltenleitungsspannung gesteuert.
Wie oben erwähnt, kann die Gate-zu-Drain-Kapazität aufgehoben werden, indem der Drain auf die Gate-Spannung getrieben wird. Es gibt auch eine Gate-zu-Source-Kapazität (C_int , in einer Schaltkreiskonfiguration 180 aus 18 gezeigt). Da dieser Schaltkreis als ein Source-Folger ausgebildet ist, verfolgen die Source und das Gate einander, so dass diese Kapazität nicht zu der Floating-Diffusion-Kapazität addiert. Durch Ändern der Spannungen in dem Schaltkreis, können die gleichen Transistoren in eine OTA-Konfiguration neu angeordnet werden, die in einer Schaltkreiskonfiguration 190 aus 19 veranschaulicht ist. Die Spannungen werden zwischen dem Source-Folger-Modus und dem OTA-Modus geändert, wie in Tabelle 1 gezeigt ist.
Außerdem wird der Pull-Down-Strom auf der Spaltenleitung zu einem Pull-Up-Strom geändert. Bei dieser Konfiguration lädt die Ladung von der Fotodiode die C_int -Kapazität. Weil C_int größer als C_fd ist, weisen diese zwei Modi unterschiedliche Umwandlungsverstärkungen auf.
Zusätzlich zu einer unterschiedlichen Umwandlungsverstärkung, weist der OTA-Modus vorteilhafterweise eine linearere Antwort auf. Tabelle 1 Doppel-CG-Modus-Spannungen

Knoten Source-Folger-Modus (SF) Verstärkermodus (OTA)

Vsub 0 V -2 V

Vrst 3 V 1 V

Vdr 2,5 V 0 V

RST (niedrig) 1 V -1 V

RST (hoch) 4 V 2 V

TX (niedrig) 1 V 1 V

TX (hoch) 3 V 2 V
Verbessern des ADC
Leistungseinsparungen können auch durch Verbessern des ADC erzielt werden. Bei allen der bisher beschriebenen Schaltkreise weist jede Spalte aus Pixeln einen mit ihr assoziierten ADC auf. Für einen Hochauflösungsbildsensor bedeutet dies tausende von ADCs. Ein verbreiteter ADC für diese „Spaltenparallel“-Architektur ist der Single-Slope-ADC. 20 zeigt ein Beispiel für einen Single-Slope-ADC 200, der einen Rampengenerator (eine Stromquelle und einen Kondensator in diesem Fall), einen Komparator und einen Timer aufweist. Bei einem CMOS-Bildsensor kann der Rampengenerator zwischen allen der ADCs geteilt werden, was bedeutet, dass jeder ADC nur einen dedizierten Komparator und den Timer benötigt.
Für eine N-Bit-Umwandlung muss die Eingabe mit der 2^N mal mit der Rampe verglichen werden. Da ein Auslesen eines Pixels in einem CMOS-Bildsensor Lesen von zwei Werten/Pegeln involviert - des Signalwertes und des Rücksetzwertes, muss eine korrelierte Doppelabtastung durchgeführt werden, um den Pixel-Source-Folger-Beitrag zu entfernen. Hierzu wird die Umwandlung entweder zweimal in einer Bildgebungsanwendung, einmal für V_Rücksetz und einmal für V_Daten durchgeführt und werden ihre Werte digital subtrahiert oder wird die Umwandlung einmal durchgeführt, wobei die analoge Differenz zwischen V_Rücksetz und V_Daten umgewandelt wird. Ein Single-Slope-ADC arbeitet durch Vergleichen einer unbekannten Eingabespannung mit einer bekannten Rampenspannung. Die Zeit, die zum Auslösen des Komparators eines Single-Slope-ADC benötigt wird, ist proportional zu der unbekannten Spannung (d. h. je größer die umzuwandelnde unbekannte Spannung ist, desto größer ist die Zeit, die für ihre Umwandlung erforderlich ist.
Ein zusätzlicher Vorteil des Single-Slope-Wandlers besteht darin, dass der Komparator keine geringe Hysterese aufweisen oder von hoher Geschwindigkeit sein muss, weil sich eine verzögerte Entscheidung in einen Versatzfehler übersetzt, der mit einer Kalibrierung korrigiert werden kann.
Der Single-Slope-ADC ist relativ langsam, weil er eine lineare Suche durch den Eingabebereich durchführen muss, um die Antwort zu finden. Um dieses Problem zu adressieren, wird gemäß manchen Ausführungsformen der vorliegenden Offenbarung ein Sub-Ranging-ADC (mit Teilbereichen arbeitender ADC) vorgeschlagen, der die Suche in mehreren Schritten/Stufen durchführt. Bei dem vorgeschlagenen ADC werden die Rücksetz- und Datenpegel auf die oberen Platten von zwei separaten Abtastkondensatoren abgetastet - C_wht und C_blk (wobei die Abkürzung „wht“ für „white“ (weiß) (d. h. Daten) steht, während die Abkürzung „blk“ für „black“ (schwarz) (d. h. Zurücksetzen) steht). Die unteren Platten dieser Kondensatoren C_wht und C_blk können mit Referenzpegeln angesteuert werden. Dies bewegt die oberen Plattenspannungen, die miteinander verglichen werden können. Auf diese Weise kann der vorgeschlagene ADC die Differenz zwischen V_Daten und V_Rücksetz umwandeln. Ein Beispiel für diese Architektur ist in einem Schaltbild 210 aus 21 gezeigt.
Bei diesem Beispiel wird der Rücksetzpegel des Pixels auf C_blk abgetastet und wird der Datenpegel auf C_wht abgetastet. Während der ersten Umwandlungsstufe wird die untere Platte von C_wht unter Verwendung eines Binärsuchalgorithmus (oder eines Sukzessive-Approximation-Register-Algorithmus) auf N unterschiedliche Pegel getrieben. Dieser Algorithmus zwingt die Eingänge des Komparators („pos“ und „neg“) zusammen in die Vollaussteuerungsspannung dividiert durch 2^N . Bei dieser Implementierung weist jeder Wandler ein N-Bit-SAR(Sukzessive-Approximation-Register)-Schalterregister auf, um aus 2^N Referenzpegeln auszuwählen, welche für alle der Wandler gemeinsam sind.
Während der zweiten Stufe wird die Spannung auf C_wht gehalten und wird eine Single-Slope-Rampe an der unteren Platte von C_blk angelegt. Dieser Algorithmus ist der gleiche wie der oben beschriebene Single-Slope-Wandler, mit der Ausnahme, dass die Rampe nicht den Vollausteuerungsbereich aufspannen muss und daher theoretisch 2^N -mal kleiner sein könnte. Jedoch muss sie in der Praxis möglicherweise den das doppelte dieses Bereichs aufspannen, um eine Bereichsüberschreitung(Over-Ranging)- und Bereichsunterschreitung(Under-Ranging)-Redundanz bereitzustellen. Am Ende der Umwandlung wird das SAR-Ergebnis mit der Single-Slope-Zählung kombiniert, um eine digitale Repräsentation der Pixelspannung zu produzieren. Diese kombinierte digitale Repräsentation ist die digitale Repräsentation der Differenz von V_Rücksetz und V_Daten . Dieses Umwandlungstiming kann in einem Timingdiagramm 220 aus 22 gesehen werden.
Weil die MSB- und LSB-Referenzpegel für alle Wandler gemein sind, weist diese Ausführungsform einen ähnlichen Größenvorteil wie der Single-Slope-Wandler auf, obwohl möglicherweise 2^N zusätzliche Drähte für die erste Umwandlungsstufe auf der einzigen Rampe geführt werden müssen, die die zweite Umwandlungsstufe durchführt. Außerdem ist sie viel schneller, weil sie nur N+2^(M+1) Schritte anstelle von 2^(N+M) Schritten erfordert. Zum Beispiel könnten N zum Fertigen eines 14-Bit-Wandlers 8 und M 6 sein, was bedeutet, dass 136 Schritte (8+2⁽⁶⁺¹⁾=136) anstelle von 16384 (2⁽⁸⁺⁶⁾ =16384) verwendet werden können. Natürlich sind bei anderen Ausführungsformen andere Kombinationen möglich.
Es gibt einige alternative Varianten, die für die oben beschriebene SAR-Slope-Architektur möglich sind.
Eine Variante ist eine Slope-Slope-Architektur. Falls die erste Stufe eine binäre SAR-Suche ist, dann muss der Komparator eine geringe Hysterese aufweisen. Das Ersetzen der ersten, SAR-, Stufe mit einer Slope-Stufe lockert ebenfalls diese Anforderung für den Komparator. Diese Option ist langsamer (2^N + 2^(M+1) Schritte), ermöglicht aber, dass der Komparator die geringste Leistung aller Varianten aufweist und lockert die Einschwinganforderungen für die Referenzen.
Eine andere Variante ist eine SAR-SAR-Architektur. Die zweite Stufe kann auch eine SAR-Stufe sein. Diese Option würde die höchste Umwandlungsgeschwindigkeit (N+M+1 Schritte) aufweisen, bewirkt aber auch, dass der Komparator die höchste Leistung aller Varianten aufweist, weil die finale Stufe eine geringe Hysterese erfordert. Sie erfordert auch, dass 2^(M+1) zusätzliche Referenzpegel erzeugt und um das Array herum verteilt werden, weil statt eines Drahtes, der zum Verteilen eines Signals für eine Slope-Umwandlung benötigt wird, um einen SAR-Algorithmus für die zweite Umwandlungsstufe durchzuführen, 2^(M+1) Drähte benötigt werden.
Eine noch andere Variante ist eine Slope-Slope-Architektur mit analoger Speicherung. Dieses Umwandlungskonzept kann in einem Schaltbild 230 aus 23 gesehen werden. Unter Verwendung einer einzigen Referenzrampe wird die untere Platte von C_blk konstant gehalten, während die untere Platte von C_wht rampenartig geändert wird. Diese Spannung wird auch mit C_msb verbunden. Wenn sich die Komparatorentscheidung ändert, wird der momentane Wert der Rampe durch Öffnen des Schalters B auf C_msb gehalten. Eine kleinere Rampe wird dann an C_blk wie bei der vorherigen Beschreibung angelegt. Dies könnte mit mehr Kondensatoren und Schaltern erweitert werden, um eine beliebige Anzahl an Single-Slope-Stufen auf Kosten von Fläche und Komplexität zu fertigen.
Gemäß manchen Ausführungsformen der vorliegenden Offenbarung kann Rauschen in der ADC-Wandlung reduziert werden, indem die Wandlung einige Male durchlaufen wird und die Ergebnisse gemittelt werden. Wenn ein SAR-Wandler anstelle eines Single-Slope-Wandlers verwendet wird, kann die als LSB-zuerst-Wandlung bezeichnete Technik verwendet werden. Bei der vorgeschlagenen Ausführungsform würde die Umwandlung wiederholt durchgeführt werden, bis eine vorbestimmte Zeit überschritten wird. Diese zusätzlichen Umwandlungen können verwendet werden, um das Rauschen zu reduzieren.
Dieser Ansatz würde gut für eine Bildgebungsanwendung funktionieren. Zuerst muss V_Rücksetz umgewandelt werden. Dieser Wert ist durch das Array hinweg ziemlich konstant, so dass die anfängliche Schätzung sehr gut sein sollte. Anschließende Umwandlungen dieses Pegels sollten sich nicht von der Spannung ändern müssen, die zuvor auf die Spaltenleitung abgetastet wurde.
Wenn der V_Daten -Pegel umgewandelt werden muss, kann der V_Rücksetz -Wert als die anfängliche Schätzung verwendet werden. Diese Schätzung wird für ein sehr dunkles Pixel gut sein, wobei mehrere Umwandlungen ermöglicht werden, um das Rauschen abzusenken. Im Gegensatz dazu wird diese Schätzung für ein helles Pixel nicht gut sein, d. h. es wird nicht ausreichend Zeit für die zusätzlichen Umwandlungen geben. Jedoch wird das Rauschen bei diesen Lichtpegeln von einem Photonenschrotrauschen beherrscht, wodurch das Rauschen von der Signalkette unbedeutend gemacht wird.
Gemäß manchen Ausführungsformen der vorliegenden Offenbarung kann ein adaptiver SAR(ASAR)-Algorithmus mit mehreren Umwandlungen vorteilhafterweise verwendet werden, ohne die gesamte Umwandlungszeit zu erhöhen. Dies kann erreicht werden, indem die Anzahl an Bit-Versuchen von dem herkömmlichen SAR-Algorithmus von N-Versuchen für einen N-Bit-ADC auf eine reduzierte Anzahl (N-M) reduziert wird. Diese neue reduzierte Bit-Versuch-Anzahl N-M wird durch eine ADC-Auflösung und Wandlerrauschen bestimmt. Die reduzierte Zeit für Bitversuche ermöglich, dass mehrere Abtastwerte (bis zu X) umgewandelt und gemittelt werden, um Breitbandumwandlungsrauschen und 1/f-Rauschen zu reduzieren.
Diese reduzierte Zeit für Bitversuche kann durch die folgenden Verfahren erreicht werden:
Verfahren 1: Durchführen einer anfänglichen Umwandlung, die alle N-Bits auflöst, gefolgt von anschließenden Eingabesignalabtastungen und LSB-Bit-Versuchen. Da sich die Eingabe nicht von der vorherigen Umwandlung geändert hat, werden die N-MSBs gleich den vorherigen Umwandlungen gehalten.
Falls irgendwelche der M MSBs sich aufgrund von Rauschen verändert haben, wird dies die SAR-Schleife über-/unterschreiten, wobei dieses Szenario durch Inspizieren des Ausgabecodes detektiert werden kann und der Abtastwert verworfen oder die Schleife geändert werden kann, um dieses Signalpegel während der Umwandlung angemessen zu berücksichtigen.
Verfahren 2: Vorladen des SAR-DAC mit dem erwarteten MSB-Code basierend auf einer anfänglichen schnellen (groben) Umwandlung, um zu detektieren, ob das Eingabesignal unterhalb einer Referenzschwelle liegt. Dies ermöglicht eine reduzierte Anzahl an Bitversuchen in einem speziellen Fenster eines ADC-Bereichs.
31 und 32 veranschaulichen ein schematisches Schaltbild 310 und ein Timingdiagramm 320 für Verfahren 1. 33-35 veranschaulichen ein schematisches Schaltbild 330 und Timingdiagramme 340 und 350 für Verfahren 2.
Durch das Detektieren mit einem groben Komparator, ob die Eingabesignalamplitude unterhalb einer Referenzschwelle liegt, wird die Anzahl an Bitversuchen in dem SAR reduziert, wodurch ermöglicht wird, dass eine erhöhte Anzahl an Abtastwerten pro Daten-/Rücksetzpegel erfasst wird. Dieses Mehrfachabtasten und Mitteln reduziert Umwandlungsrauschen (thermisches, 1/f-Rauschen) von Pixelausleseschaltkreisen, einschließlich Source-Folger, Spaltenverstärker und ADC.
Der ADC-SAR-Algorithmus passt sich an die Signalamplitude an. Für kleinere Pixelamplituden (dunkle Bilder) und für Pixelamplituden, die sich langsam zwischen Einzelbildern ändern, kann das Ausleserauschen reduziert werden. Dies ermöglicht, dass ein höherer Dynamikbereich für Gebiete des Bildes mit geringem Licht erreicht werden, was die Bildqualität verbessert.
Die finale Ausgabe ist die Differenz zwischen der Durchschnittsumwandlung des Rücksetzpegels und dem Durchschnittsumwandlungsergebnis des Datenpegels unter Verwendung eines Verfahrens basierend auf korreliertem Mehrfachabtasten.
Konditionales korreliertes Mehrfachabtasten (CMS) zum Reduzieren von RTS-Rauschen
Korreliertes Mehrfachabtasten (CMS: Correlated Multiple Sampling) ist ein effektives Verfahren zum Reduzieren von Niederfrequenzrauschen (1/f, RTS) in einer Pixelausleseschaltungsanordnung. Ein konditionales CMS-Verfahren reduziert RTS-Rauschen durch Beobachten der digitalen Ausgabecodes von dem ADC der Rücksetz- und Signalpegel und, falls RTS-Rauschen in dem Rücksetz- oder Signalpegel detektiert wird, dann wird die digitale Mittelungsberechnung auf eine solche Weise geändert, dass eine genauere Berechnung von Rücksetz- und Signalpegeln ermöglicht wird. Dies ermöglicht, dass das CMS-Schema das Pixelrücksetz-KTC-Rauschen korrekt unterdrückt, indem Signal- von Rücksetzwerten subtrahiert werden, und dementsprechend RTS-Rauschen unterdrückt.
RTS-Rauschen während der Rücksetzabtastung kann detektiert werden, wenn sich ein digitaler Ausgabecode von dem ADC um mehr als eine spezifizierte Anzahl an Codes (vth_rts) in dem Rücksetzpegel ändert. In diesem Fall werden alle vorherigen Rücksetzabtastwerte verworfen und werden anschließende Rücksetzabtastwerte verwendet, um einen Rücksetzpegeldurchschnitt zu berechnen, wie in einem Timingdiagramm 360 aus 36 gezeigt ist.
RTS-Rauschen wird während einer Mehrfachabtastung des Rücksetzpegels detektiert, wenn die Differenz des digitalen Ausgabecodes zwischen Vr2 und Vr3 > Vth_rts ist. Dann werden Rücksetzwerte Vr3 bis Vrx in dem Rücksetzmittel verwendet. Vr1- bis Vr2-Abtastwerte werden ignoriert. Es gibt keine Änderung beim Signalpegelmehrfachabtasten und -mitteln.
RTS-Rauschen während der Signalabtastung kann detektiert werden, wenn sich ein digitaler Ausgabecode um mehr als eine spezifizierte Schwelle (Vrts_thres) in dem Signalpegel ändert. In diesem Fall werden alle anschließenden Abtastwerte von dem digitalen Mittel ausgeschlossen und werden anfängliche Rücksetzabtastwerte verwendet, um einen Rücksetzpegeldurchschnitt zu berechnen, wie in einem Timingdiagramm 370 aus 37 gezeigt ist.
RTS-Rauschen wird während einer Mehrfachabtastung des Signalpegels detektiert, wenn die Differenz des digitalen Ausgabecodes zwischen Vd2 und Vd3 > Vth_rts ist. Dann werden Signalwerte Vd1 bis Vd2 in dem Signalmittel verwendet. Vd3-bis Vdx-Signalabtastwerte werden in dem digitalen Mittel ignoriert. Es gibt keine Änderung beim Rücksetzpegelmehrfachabtasten und -mitteln.
Gemäß manchen Ausführungsformen der vorliegenden Offenbarung kann eine Split-ADC-Kalibrierungstechnik mit zwei ADCs verwendet werden, um die gleiche Eingabe abzutasten, und die Differenz zwischen den zwei ADCs kann verwendet werden, um die ADC-Fehlerquellen zu kalibrieren. Da eine Ausführungsform des Bildgebersystems tausende ADCs aufweisen kann, kann das Beseitigen (oder wenigstens Abgleichen) von ADC-Kalibrierungsfehlem wichtig werden. 24 zeigt ein beispielhaftes Schaltkreisdiagramm 240, dass es ermöglicht, dass jeder der ADCs mit mehreren Spaltenleitungen verbunden wird.
In der ersten Umwandlungsphase können die ADCs mit den geraden Spalten verbunden werden, wie in einem Diagramm 250 aus 25 gezeigt ist. In dieser Phase werden die ADCs 1 und 2 gegeneinander kalibriert und werden die ADCs 3 und 4 gegeneinander kalibriert. In der zweiten Phase, wie in einem Diagramm 260 aus 26 gezeigt, werden die ADCs 2 und 3 gegeneinander kalibriert. Jedes Paar von ADCs wandelt die gleiche Eingabe um, so dass die Kalibrierung unabhängig von dem Eingabesignal ist. Dies wiederholt sich für jede Zeile in einem Bild, wobei alle der ADCs miteinander kalibriert gehalten werden.
Jedoch erfordern Versatz- und Verstärkungsfehler eine Referenz. In diesem Fall sollten der Versatz und die Verstärkung der Wandler bevorzugt übereinstimmen. Entsprechend wird ein Wandler als die Referenz gewählt und werden die anderen Wandler kalibriert, um mit der Referenz übereinzustimmen. Bei diesem Beispiel könnte der ADC1 als die Referenz festgelegt werden und könnte angenommen werden, dass der ADC zur Linken den korrekten Versatz und die korrekte Verstärkung in jeder Phase der Kalibrierung aufweist. In der ersten Phase wird ADC2 mit ADC1 abgeglichen, in der zweiten Phase wird ADC3 mit ADC2 abgeglichen, in der dritten Phase wird ADC4 mit ADC3 abgeglichen usw., bis alle ADCs mit ADC1 übereinstimmen, wie durch die Schalterpositionen in 25 und 26 gezeigt ist.
Jedoch weist das Verwenden eines ADC pro Spalte eine viel höhere Geschwindigkeit auf. Daher kann die Kalibrierung in einem Hochgeschwindigkeitsmodus deaktiviert werden und kann nur ein ADC pro Spalte verwendet werden, wie in einem Diagramm 270 aus 27 gezeigt ist.
Steuerung
Verschiedene Ausführungsformen der vorliegenden Offenbarung können unter Verwendung einer oder mehrerer Steuerungen oder Steuerlogikelemente (im Folgenden als eine einzige „Steuerung“ bezeichnet) implementiert werden. Insbesondere kann eine solche Steuerung Implementierungen von Techniken in Bezug auf Ansteuern einer einzigen Spalte mit mehreren Spaltenleitungen, adaptive Vorspannungs- und datenabhänge Vorspannungsmechanismen, die hier beschrieben sind, sowie beliebiger andere hier beschriebene Techniken steuern.
Zu diesem Zweck kann eine solche Steuerung bei manchen Ausführungsformen wenigstens einen Prozessor und wenigstens ein Speicherelement zusammen mit einer beliebigen anderen geeigneten Hardware und/oder Software aufweisen, um ihre beabsichtige Funktionalität zum Steuern des Anwendens eines oder mehrerer Mechanismen zum Betreiben eines CMOS-Bildsensor, wie hier beschrieben, zu ermöglichen.
Der Speicher kann beliebige der Vorrichtungen aufweisen, die zum Beibehalten von Informationen in einem beliebigen geeigneten Speicherelement [z. B. Direktzugriffsspeicher (RAM: Random Access Memory), Nurlesespeicher (ROM: Read Only Memory, einem löschbare programmierbaren Nurlesespeicher (EPROM: Erasable Programmable Read Only Memory, anwendungsspezifischen integriertem Schaltkreis (ASIC: Application Specific Integrated Circuit usw.], Software, Hardware oder in einer/einem beliebigen anderen geeigneten Komponente, Element oder Objekt geeignet ist, wo dies angemessen ist und auf bestimmten Anforderungen basiert. Beliebige der hier besprochenen Speichergegenstände sollten als innerhalb des breiten Ausdrucks „Speicherelement“ eingeschlossen aufgefasst werden. Die Informationen, die in der Steuerung verfolgt oder an diese gesendet werden, könnten in einer/einem beliebigen Datenbank, Register, Steuerliste, Cache oder Speicherstruktur bereitgestellt werden, die alle bei einem beliebigen geeigneten Zeitrahmen referenziert werden können. Beliebige derartige Speicherungsoptionen können innerhalb des breiten Ausdrucks „Speicherelement“, wie hierin verwendet, eingeschlossen sein. Gleichermaßen sollten beliebige der potentiellen Verarbeitungselemente, Module und Maschinen, die hier beschrieben sind, als innerhalb des breiten Ausdrucks „Prozessor“, z. B. ein innerhalb der Steuerung enthaltener Prozessor, eingeschlossen aufgefasst werden. Die Steuerung kann auch geeignete Schnittstellen zum Empfangen, Senden und/oder anderweitigen Kommunizieren von Daten oder Informationen in einer CMOS-Bildsensor-Umgebung aufweisen.
Es wird angemerkt, dass bei gewissen Beispielimplementierungen ein oder mehrere Mechanismen zum Betrieben eines CMOS-Bildsensors, wie hier umrissen, durch eine Logik implementiert werden können, die in einem oder mehreren greifbaren Medien implementiert ist, die nichtflüchtige Medien einschließen können, z. B. eine eingebettete Logik, die in einem anwendungsspezifischen integriertem Schaltkreis (ASIC), in Digitaler-Signalprozessor(DSP)-Anweisungen, Software (möglicherweise einschließlich Objektcodes und Quellcodes), die durch einen Prozessor auszuführen ist, oder einer anderen ähnliche Maschine usw. Bei manchen dieser Fälle können Speicherelemente, wie etwa z. B. der Speicher der hier beschriebenen Steuerung, Daten oder Informationen speichern, die für die hier beschriebenen Operationen verwendet werden. Dies schließt Speicherelemente ein, die dazu in der Lage sind, Software, Logik, Code oder Prozessoranweisungen zu speichern, die ausgeführt werden, um die hier beschriebenen Aktivitäten durchzuführen. Ein Prozessor kann einen beliebigen Typ von Anweisungen ausführen, die mit den Daten oder Informationen assoziiert sind, um die hier ausführlich beschriebenen Operationen zu erzielen. Bei einem Beispiel könnten die Prozessoren, wie etwa z. B. der Prozessor der hier beschriebenen Steuerung, ein Element oder einen Artikel (z. B. Daten) von einem Zustand oder Gegenstand zu einem anderen Zustand oder Gegenstand transformieren. Bei einem anderen Beispiel können die hierin dargelegten Aktivitäten mit einer festen Logik oder programmierbaren Logik (z. B. Software/Computeranweisungen, die durch einen Prozessor ausgeführt werden) implementiert werden und könnten die hier identifizierten Elemente irgendein Typ eines programmierbaren Prozessors, einer programmierbaren digitalen Logik (z. B. eines vor Ort programmierbaren Gate-Arrays (FPGA: Field Programmable Gate Array), eines digitalen Signalprozessors (DSP), eines EPROM, EEPROM) oder ein ASIC sein, der/die digitale Logik, Software, Code, elektronische Anweisungen oder eine beliebige geeignete Kombination davon aufweist.
Bei verschiedenen Ausführungsformen kann jede Pixelzelle eines CMOS-Bildsensors, oder jede Teilmenge von Pixelzellen, mit einer jeweiligen einzelnen Steuerung, wie hier beschrieben, assoziiert sein. Bei anderen Ausführungsformen kann eine einzige Steuerung, wie hier beschrieben, dazu ausgebildet sein, zwei oder mehr, möglicherweise alle, Pixelzellen oder Teilmengen von Pixelzellen eines CMOS-Bildsensors zu steuern. Des Weiteren kann, während bei manchen Ausführungsformen eine solche Steuerung innerhalb eines beliebigen CMOS-Bildsensors, wie hier beschrieben, enthalten sein kann, bei anderen Ausführungsformen eine solche Steuerung außerhalb eines beliebigen der hier beschriebenen CMOS-Bildsensoren implementiert sein, wobei die Steuerung in diesem Fall dazu ausgebildet sein kann, einen CMOS-Bildsensor entfernt, über einen angemessenen Kommunikationskanal, zu steuern.
Bei manchen Ausführungsformen kann eine Steuerung, die gemein für das gesamte Array aus Pixeln ist, dazu ausgebildet sein, eine oder mehrere beliebige der folgenden Operationen durchzuführen, eine Durchführung von diesen auszulösen oder beim Durchführen von diesen zu helfen: Erzeugen der Steuerpulse für die RS-, RG- und TG-Transistoren in 1, 7, 10 (die Timings für diese sind in verschiedenen Formen in Z. B. 2, 8, 11 gezeigt), Anweisen der ADCs zum Abtasten der Spaltenleitungsspannungen, sobald sie eingeschwungen sind (wie z. B. mit dem „ADC-Abtastwerte“-Timing in 5, 9, 12 gezeigt), Auswählen, welche Spaltenleitung mit einem ADC für einen bestimmten Abtastwert verbunden wird (wie z. B. mit der Steuerung für den Multiplexer in 4 gezeigt), Steuern des Timings für die Schalter, die die starke Stromquelle (wie z. B. in 16 gezeigt) mit den Spaltenleitungen auf eine Zeitverschachtelte Weise, wie oben beschrieben, verbinden, Festlegen des Vergleichspegels in 30 durch einen Digital-Analog-Umsetzer (der optional ist, weil dieser Vergleichspegel bei manchen Ausführungsformen nur eine feste Spannung sein könnten, die durch einen Referenzschaltkreis erzeugt wird), Anweisen der Komparatoren zum Vergleichen der Spaltenleitungsspannungen mit den Vergleichspegeln zu Zeiten t1/t2/t3 (wie z. B. in 30 gezeigt; wobei die Steuerung auch dazu ausgebildet sein könnte, die exakten Abtastzeiten t1/t2/t3 zu programmieren/definieren/festzulegen/mit diesen programmiert zu werden).
Bei manchen Ausführungsformen kann eine Steuerung, die spezifisch für eine gegebene Spaltenleitung ist (z. B. kann eine Steuerung für jede Spaltenleitung verwendet werden), dazu ausgebildet sein, das Steuern der Schalter, die die verschiedenen Stromquellen der Spalte verbinden, basierend auf dem Komparatorergebnis (Vergleichen des Vergleichspegels mit dem Spaltenleitungspegel) zu verschiedenen Zeiten (z. B. zur Zeit t1/2/3, die in 30 gezeigt sind) durchzuführen, eine Durchführung davon auszulösen oder dabei zu helfen.
38 stellt ein Blockdiagramm dar, das ein beispielhaftes Datenverarbeitungssystem 380 gemäß einer Ausführungsform der vorliegenden Offenbarung veranschaulicht. Ein solches Datenverarbeitungssystem könnte dazu ausgebildet sein, z. B. als die hier beschriebene Steuerung oder als ein beliebiges anderes System zu fungieren, das dazu ausgebildet ist, Implementierungen verschiedener verbesserter Mechanismen in Bezug auf den Betrieb eines CMOS-Bildsensors, wie hier beschrieben, zu steuern.
Wie in 38 gezeigt, kann das Datenverarbeitungssystem 380 wenigstens einen Prozessor 381 aufweisen, der über einen Systembus 383 mit Speicherelementen 382 gekoppelt ist. Von daher kann das Datenverarbeitungssystem Programmcode innerhalb der Speicherelemente 382 speichern. Ferner kann der Prozessor 381 Programmcode ausführen, auf den aus den Speicherelementen 382 über einen Systembus 383 zugegriffen wird. Bei einem Aspekt kann das Datenverarbeitungssystem als ein Computer implementiert sein, der zum Speichern und/oder Ausführen von Programmcode geeignet ist. Es versteht sich jedoch, dass das Datenverarbeitungssystem 380 in der Form eines beliebigen Systems einschließlich eines Prozessors und eines Speichers implementiert sein kann, das zum Durchführen der innerhalb dieser Beschreibung beschriebenen Funktionen in der Lage ist.
Die Speicherelemente 382 können eine oder mehrere physische Speichervorrichtungen aufweisen, wie etwa zum Beispiel einen lokalen Speicher 384 und eine oder mehrere Massenspeicherungsvorrichtungen 385. Der lokale Speicher kann auf einen Direktzugriffsspeicher oder (eine) andere nichtbeständige Speichervorrichtung(en) verweisen, die allgemein während einer tatsächlichen Ausführung des Programmcodes verwendet wird (werden). Eine Massenspeicherungsvorrichtung kann als eine Festplatte oder eine andere beständige Datenspeicherungsvorrichtung implementiert sein. Das Verarbeitungssystem 380 kann einen oder mehrere (nicht dargestellte) Cache-Speicher aufweisen, die eine temporäre Speicherung von zumindest manchem Programmcode bereitstellen können, um die Anzahl an Malen zu reduzieren, die ein Programmcode während der Ausführung aus der Massenspeicherungsvorrichtung 385 abgerufen werden muss.
Eingabe/Ausgabe(E/A)-Vorrichtungen, die als eine Eingabevorrichtung 386 und eine Ausgabevorrichtung 387 dargestellt sind, können optional mit dem Datenverarbeitungssystem gekoppelt sein. Beispiele für Eingabevorrichtungen können unter anderem eine Tastatur, eine Zeigevorrichtung, wie etwa eine Maus, oder dergleichen einschließen. Beispiele für Ausgabevorrichtungen können unter anderem einen Monitor oder eine Anzeige, Lautsprecher oder dergleichen einschließen. Eingabe- und/oder Ausgabevorrichtungen können entweder direkt oder durch dazwischenliegende E/A-Steuerungen mit dem Datenverarbeitungssystem gekoppelt sein.
Bei einer Ausführungsform können die Eingabe- und die Ausgabevorrichtungen als eine kombinierte Eingabe/Ausgabe-Vorrichtung (in 38 mit einer gestrichelten Linie veranschaulicht, die die Eingabevorrichtung 386 und die Ausgabevorrichtung 387 umgibt) implementiert sein. Ein Beispiel für eine solche kombinierte Vorrichtung ist eine berührungsempfindliche Anzeige, manchmal auch als „Berührungsbildschirmanzeige“ oder einfach „Berührungsbildschirm“ bezeichnet. Bei solchen Ausführungsformen kann eine Eingabe in die Vorrichtung durch eine Bewegung eines physischen Objekts, wie etwa z. B. eines Eingabestifts oder eines Fingers eines Benutzers, auf oder nahe der Berührungsbildschirmanzeige bereitgestellt werden.
Ein Netzwerkadapter 388 kann auch optional mit dem Datenverarbeitungssystem gekoppelt sein, um zu ermöglichen, dass es mit anderen Systemen, Computersystemen, entfernten Netzwerkvorrichtungen und/oder entfernten Speicherungsvorrichtungen durch dazwischenliegende private oder öffentliche Netzwerke gekoppelt wird. Der Netzwerkadapter kann einen Datenempfänger zum Empfangen von Daten, die durch die Systeme, Vorrichtungen und/oder Netzwerke an das Datenverarbeitungssystem 380 übertragen werden, und einen Datensender zum Übertragen von Daten von dem Datenverarbeitungssystem 380 an die Systeme, Vorrichtungen und/oder Netzwerke aufweisen. Modems, Kabelmodems und Ethernet-Karten sind Beispiele für verschiedene Typen eines Netzwerkadapters, die mit dem Datenverarbeitungssystem 380 verwendet werden können.
Wie in 38 veranschaulicht, können die Speicherelemente 382 eine Anwendung 389 speichern. Bei verschiedenen Ausführungsformen kann die Anwendung 389 in dem lokalen Speicher 384, der einen oder den mehreren Massenspeicherungsvorrichtungen 385 oder getrennt von dem lokalen Speicher und den Massenspeicherungsvorrichtungen gespeichert sein. Es versteht sich, dass das Datenverarbeitungssystem 380 ferner ein (in 38 nicht dargestelltes) Betriebssystem ausführen kann, das eine Ausführung der Anwendung 389 ermöglichen kann. Die Anwendung 389, die in der Form von ausführbarem Programmcode implementiert ist, kann durch das Datenverarbeitungssystem 380, z. B. durch den Prozessor 381, ausgeführt werden. Als Reaktion auf das Ausführen der Anwendung kann das Datenverarbeitungssystem 380 dazu ausgebildet sein, eine oder mehrere Operationen oder Verfahrensschritte in Bezug auf das Steuern einer Implementierung verschiedener verbesserter Mechanismen eines CMOS-Bildsensors, wie hier beschrieben, durchzuführen.
Auswahlbeispiele
Die folgenden Absätze fassen manche beispielhaften Aspekte der vorliegenden Offenbarung zusammen.
Gemäß einem Aspekt der vorliegenden Offenbarung kann ein Pixel in zwei Teilpixel aufgeteilt werden oder können einige angrenzende Pixel in eine Gruppe von Pixeln kombiniert werden, die eine Implementierung eines Phasendifferenzautofokus ermöglicht.
Gemäß einem Aspekt der vorliegenden Offenbarung kann der Ausleseschaltkreis für ein Pixel einen Source-Folger aufweisen, der zwischen einem Source-Folger- und einem OTA-Modus geschaltet werden kann, wodurch die Kapazität so geändert wird, dass die Gate-zu-Source-Kapazität nicht zu der Floating-Diffusion(FD)-Kapazität hinzugefügt wird, und dementsprechend die Umwandlungsverstärkung des Ausleseschaltkreises geändert wird.
Gemäß einem Aspekt der vorliegenden Offenbarung können mehrere Umwandlungsverstärkungen erhalten werden, indem ein separater Kondensator zwischen dem Gate und dem Drain des Source-Folgers eingefügt wird.
Gemäß einem Aspekt der vorliegenden Offenbarung kann ein Vorspannungsstrom für ein Pixel oder eine Pixelspalte reduziert werden, indem jede Spalte einer Leitung mehrerer Spaltenleitungen mit einer Teilmenge von Spalten verbunden wird.
Gemäß einem Aspekt der vorliegenden Offenbarung kann ein Vorspannungsstrom für ein Pixel oder eine Pixelspalte durch Überkreuzungsführen der Spaltenleitungen derart, dass alle Spaltenleitungen eine gleiche Last erfahren, reduziert werden.
Gemäß einem Aspekt der vorliegenden Offenbarung kann ein Leistungsverbrauch, der für ein Spalten- oder Pixelrücksetzen benötigt wird, reduziert werden, indem der Vorspannungsstrom in Abhängigkeit von Beleuchtungsdaten des jeweiligen Pixels und/oder der jeweiligen Spalte angepasst wird.
Gemäß einem Aspekt der vorliegenden Offenbarung kann der Leistungsverbrauch, der für das Spalten- oder Pixelrücksetzen benötigt wird, reduziert werden, indem die Spaltenleitungsspannung mit einer Vergleichsspannung verglichen wird und indem der Vorspannungsstrom reduziert, zum Beispiel halbiert, wird, während die Spaltenleitungsspannung ein Slewing jenseits der Vergleichsspannung erfährt.
Gemäß einem Aspekt der vorliegenden Offenbarung wird eine Doppelumwandlung der Pixeldaten durchgeführt, wobei in einer ersten Stufe eine grobe Umwandlung mit einem Vollaussteuerungsbereich von 2^N Referenzpegeln gemein für alle der Wandler durchgeführt wird und in einer zweiten Stufe eine feinere Umwandlung, die nicht den Vollaussteuerungsbereich aufspannt, durchgeführt wird, aber nur mit 2^M Referenzpegeln, wodurch dementsprechend eine Umwandlungsgeschwindigkeit erhöht wird, indem nur N+2^(M+1) Schritte anstelle von 2^(N+M) Schritten benötigt werden.
Gemäß einem Aspekt der vorliegenden Offenbarung wird der SAR-DAC mit dem erwarteten MSB-Code basierend auf einer anfänglichen schnellen (groben) Umwandlung vorgeladen, um zu detektieren, ob das Eingabesignal unterhalb einer Referenzschwelle liegt.
In gewissen Zusammenhängen können die hier beschriebenen CMOS-Schaltkreise auf medizinische Systeme, Wissenschaftsmessausrüstung, industrielle Prozesssteuerung, Videoausrüstung, Messausrüstung (die hochgenau sein kann) und andere digitalbildbasierte Systeme anwendbar sein.
In noch anderen Zusammenhängen können die Lehren der vorliegenden Offenbarung in den industriellen Märkten anwendbar sein, die eine Prozesssteuersysteme aufweisen, die dabei helfen, Produktivität, Energieeffizienz und Zuverlässigkeit anzutreiben. bei Verbraucheranwendungen können die Lehren der oben besprochenen Signalverarbeitungsschaltkreise zur Bildverarbeitung, zum Autofokus und zur Bildstabilisierung (z. B. für digitale Fotokameras, Camcorder usw.) verwendet werden. Daher können solche Technologien leicht Teil von Smartphones, Tablets, Sicherheitssystemen, PCs, Gaming-Technologien, virtueller Realität, Simulationstraining usw. sein.
Es versteht sich, dass alle der Spezifikationen, Abmessungen und Beziehungen, die hierin umrissen sind (z. B. die Anzahl an Prozessoren, Logikoperationen usw.), lediglich zu beispielhaften und lehrenden Zwecken dargelegt sind. Solche Informationen können beträchtlich variiert werden, ohne von der Idee der vorliegenden Offenbarung oder dem Schutzumfang der angehängten Ansprüche abzuweichen. Die Spezifikationen gelten lediglich für ein nichtbeschränkendes Beispiel und dementsprechend sollten sie derart ausgelegt werden. Bei der vorausgehenden Beschreibung wurden Ausführungsbeispiele unter Bezugnahme auf bestimmte Prozessor- und/oder Komponentenanordnungen beschrieben. Verschiedene Modifikationen und Änderungen können an derartigen Ausführungsformen vorgenommen werden, ohne von dem Schutzumfang der angehängten Ansprüche abzuweichen. Die Beschreibung und Zeichnungen sind entsprechend in einem veranschaulichenden und nicht in einem beschränkenden Sinn aufzufassen.
Es wird angemerkt, dass in dieser Beschreibung Bezugnahmen auf verschiedene Merkmale (z. B. Elemente, Strukturen, Module, Komponenten, Schritte, Vorgänge, Charakteristiken usw.), die in „einer Ausführungsform“, „einem Ausführungsbeispiel“, „einer Ausführungsform“, „einer anderen Ausführungsform“, „manchen Ausführungsformen“, „verschiedenen Ausführungsformen“, „anderen Ausführungsformen“, „einer alternativen Ausführungsform“ und dergleichen enthalten sind, bedeuten sollen, dass beliebige solche Merkmale in einer oder mehreren Ausführungsformen der vorliegenden Offenbarung enthalten sind, aber in den gleichen Ausführungsformen kombiniert oder nicht notwendigerweise kombiniert werden können. Des Weiteren verweist „ein“ oder „eine“ in der Beschreibung und den Ansprüchen auf einen einzigen Gegenstand und/oder ein einziges Merkmal oder auf mehr als ein Gegenstand und/oder Merkmal.
Es sollte auch angemerkt werden, dass die Funktionen in Bezug auf CMOS-Schaltkreise lediglich manche der möglichen Funktionen veranschaulichen, die durch oder innerhalb von Systemen, die in den Figuren veranschaulicht sind, ausgeführt werden können. Manche dieser Vorgänge können gegebenenfalls gelöscht oder entfernt werden oder diese Vorgänge können beträchtlich modifiziert oder geändert werden, ohne von dem Schutzumfang der vorliegenden Offenbarung abzuweichen. Zusätzlich kann das Timing dieser Vorgänge beträchtlich verändert werden. Die vorhergehenden Betriebsflüsse und Zeitdiagramme wurden lediglich zu Beispiels- und Diskussionszwecken dargeboten. Eine wesentliche Flexibilität wird durch hier beschriebene Ausführungsformen insoweit bereitgestellt, als dass beliebige geeignete Anordnungen, Chronologien, Konfigurationen und Timingmechanismen bereitgestellt werden können, ohne von den Lehren der vorliegenden Offenbarung abzuweichen.
Zahlreiche andere Änderungen, Substitutionen, Variationen, Veränderungen und Modifikationen können von einem Fachmann ermittelt werden und es ist beabsichtigt, dass die vorliegende Offenbarung alle solche Änderungen, Substitutionen, Variationen, Veränderungen und Modifikationen, wie sie in den Schutzumfang der angehängten Ansprüche fallen, umschließt.
Es wird angemerkt, dass alle optionalen Merkmale der oben beschriebenen Einrichtung auch in Bezug auf das Verfahren oder den Prozess, das/der hierin beschrieben ist, implementiert werden können und Einzelheiten in den Beispielen irgendwo in einer oder mehreren Ausführungsformen verwendet werden können.

Claims

Schaltkreis zum Durchführen einer mehrstufigen Analog-zu-digital-Umwandlung einer Differenz zwischen zwei Analogsignalen, wobei der Schaltkreis Folgendes aufweist: einen Umwandlungsschaltkreis, der Folgendes aufweist: einen ersten Abtastkondensator mit einer ersten und zweiten Platte, wobei die erste Platte des ersten Abtastkondensators dazu ausgebildet ist, eine Spannung eines ersten Analogsignals der zwei Analogsignale zu speichern; einen zweiten Abtastkondensator mit einer ersten und zweiten Platte, wobei die erste Platte des zweiten Abtastkondensators dazu ausgebildet ist, eine Spannung eines zweiten Analogsignals der zwei Analogsignale zu speichern; einen ersten Schaltkreis, der zu Folgendem während einer erste Stufe des mehrstufigen Prozesses ausgebildet ist: Anpassen einer ersten Referenzspannung auf der zweiten Platte des ersten Abtastkondensators; und Vergleichen einer Spannung auf der ersten Platte des ersten Kondensators mit einer Spannung auf der ersten Platte des zweiten Kondensators, um N höchstwertige Bits (MSBs: Most Significant Bits) einer Differenz zwischen zwei Analogsignalen in eine MSB-Ausgabe umzuwandeln; einen zweiten Schaltkreis, der zu Folgendem während einer zweiten Stufe des mehrstufigen Prozesses ausgebildet ist: Anpassen einer zweiten Referenzspannung auf der zweiten Platte des zweiten Abtastkondensators während einer zweiten Stufe der mehrstufigen Umwandlung; und Vergleichen einer Spannung auf der ersten Platte des ersten Kondensators mit einer Spannung auf der ersten Platte des zweiten Kondensators, um wenigstens M niedrigstwertige Bits (LSBs: Least Significant Bits) der Differenz zwischen zwei Analogsignalen in eine LSB-Ausgabe umzuwandeln; und einen Ausleseschaltkreis, der dazu ausgebildet ist, die MSB-Ausgabe und die LSB-Ausgabe zu kombinieren, um eine N+M-Bit-Analog-zu-digital-Umwandlung der Differenz zwischen den zwei Analogsignalen zu erzeugen.
Schaltkreis nach Anspruch 1, wobei der erste Schaltkreis eine Sukzessive-Approximation-Register- bzw. SAR-Logikschaltungsanordnung aufweist.
Schaltkreis nach Anspruch 2, der ferner Folgendes aufweist: ein Schalterarray, das dazu ausgebildet ist, die zweite Platte des ersten Kondensators mit wenigstens einer von 2^N Referenzspannungen zu koppeln.
Schaltkreis nach einem vorhergehenden Anspruch, wobei der zweite Schaltkreis eine Slope-Wandler-Schaltungsanordnung aufweist.
Schaltkreis nach Anspruch 4, der ferner einen Schalter aufweist, der dazu ausgebildet ist, die zweite Platte des zweiten Abtastkondensators mit einer Rampenspannungsleitung zu koppeln.
Schaltkreis nach einem vorhergehenden Anspruch, wobei der Umwandlungsschaltkreis dazu ausgebildet ist, mit einem Ausgang eines Sensorschaltkreises gekoppelt zu werden und die zwei Analogsignale von dem Sensorschaltkreis zu empfangen.
Schaltkreis nach Anspruch 6, wobei der Sensorschaltkreis eine Pixelzelle aufweist.
Schaltkreis nach einem vorhergehenden Anspruch, der ferner zu Folgendem ausgebildet ist: Anlegen einer Versatzspannung an die zweite Platte des zweiten Abtastkondensators während der ersten Stufe der Umwandlung.
Schaltkreis nach einem vorhergehenden Anspruch, der ferner zu Folgendem ausgebildet ist: Halten einer Spannung, die der bestimmten MSB-Ausgabe entspricht, während der zweiten Stufe der Umwandlung auf der zweiten Platte des ersten Kondensators.