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Die
Erfindung betrifft einen Halbleiterbildaufnahmechip gemäß dem Oberbegriff
des Patentanspruchs 1 und ein zugehöriges Bildsensorbauelement.
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Bestimmte
Typen von Bildsensoren verwenden Fotoumwandlungselemente, wie Fotodioden,
um einfallendes Licht zu erfassen und das Licht in elektrische Ladung
zu konvertieren, welche zur Bildverarbeitung verwendet werden kann.
Beispiele umfassen als ladungsgekoppelte Bauelemente (CCD) ausgeführte Bildsensoren
(CCD-Bildsensoren) und als Komplementär-Metall-Oxid-Halbleiter (CMOS)
ausgeführte
Bildsensoren (CIS). Allgemein ist ein CCD-Bildsensor aus einem Feld
von Fotodetektoren aufgebaut, welche elektrisch mit vertikalen ladungsgekoppelten
Bauelementen (CCDs) verbunden sind, die als analoges Schieberegister
wirken. Die vertikalen CCDs versorgen ein horizontales CCD, welches wiederum
einen Ausgabeverstärker
treibt. Im Gegensatz dazu ist ein CIS-Bauelement typischerweise durch
ein Feld von Fotodetektoren mit Zugriffsbauelementen, z.B. Transistoren,
zur Verbindung mit Wortleitun gen und Bitleitungen charakterisiert.
Die Wortleitungen sind mit einer Zeilendecoderschaltung verbunden
und die Bitleitungen sind über
Spaltenverstärker,
welche einen Ausgabeverstärker
treiben, mit einer Spaltendecoderschaltung verbunden.
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Insbesondere
kann, im Vergleich mit bildgebenden CCD-Bauelementen, die Herstellung
des Steuerschaltungsaufbaus, der mit CIS-Bauelementen assoziiert
ist, leichter an CMOS-Herstellungstechniken angepasst werden. Daher
nimmt die Bedeutung von CIS-Bauelementen in jüngerer Zeit zu.
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Trotzdem
sind CMOS-Herstellungstechniken nicht besonders gut an die Bildung
eines aktiven Pixelfeldes von CIS-Bauelementen angepasst. Entsprechend
werden Teile des Steuerschaltungsaufbaus von CIS-Bauelementen oder die gesamten Steuerschaltungen
auf einem Chip ausgebildet, welcher von dem Chip getrennt ist, der
das aktive Pixelfeld enthält,
wobei analoge Signalschaltungen vorhanden sind, welche eine Kommunikation
zwischen den beiden Chips ermöglichen.
Solche analogen Schnittstellen sind jedoch anfällig für Fehler, die durch Signalverschlechterungen
und Rauschen verursacht werden.
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Es
ist Aufgabe der Erfindung, einen Halbleiterbildaufnahmechip der
eingangs genannten Art und ein entsprechendes Bildsensorbauelement
anzugeben, welche die oben genannten Unzulänglichkeiten des Standes der
Technik zumindest teilweise vermeiden.
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Die
Erfindung löst
diese Aufgabe durch einen Halbleiterbildaufnahmechip mit den Merkmalen
des Patentanspruchs 1 und durch ein Bildsensorbauelement mit den
Merkmalen des Patentanspruchs 9 oder 10.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Vorteilhafte
Ausführungsformen
der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend
beschrieben. Es zeigen:
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1 ein
schematisches Blockdiagramm eines CMOS-Bildsensors (CIS),
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2 ein
schematisches Schaltbild eines CIS-Bildaufnahmechips,
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3 ein
Zeitablaufdiagramm zur Darstellung der Funktionsweise des CIS-Bildchips
gemäß 2,
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4 und 5 Schaltbilder
von beispielhaften aktiven Einheitspixeln des Bildaufnahmechips von 2,
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6 ein
schematischer Querschnitt eines Teils eines aktiven Einheitspixels
und von MOS-Schaltungen eines Bildaufnahmechips nach Art von 2,
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7 ein
schematisches Blockdiagramm eines weiteren CIS-Bildsensors und
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8 ein
schematisches Blockdiagramm eines elektronischen Gerätes mit
einem CIS-Bildsensor.
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In 1 ist
schematisch ein erfindungsgemäßer Bildsensor 1000 veranschaulicht,
der einen ersten und einen zweiten Halbleiterchip 200 und 400 beinhaltet,
die operativ über
eine digitale Schnittstelle 500 gekoppelt sind. Der erste
Chip 200 ist ein Bildaufnahmechip, welcher Bildsensoren
und zugehörige Steuerschaltungen
umfasst, während
der zweite Chip 400 ein Bildverarbeitungschip ist, der
im Wesentlichen Bildsignalverarbeitungs- und Timingschaltungen umfasst.
Ohne dass die Erfindung darauf beschränkt ist, können die Chips 200 und 400 z.B.
nebeneinander oder übereinander
angeordnet werden, beispielsweise auf einer Leiterplatte (PCB) oder
dergleichen.
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Wie
weiter aus 1 ersichtlich ist, umfasst der
Bildaufnahmechip 200 in diesem Beispiel ein aktives Pixelsensorfeld
(APS-Feld) 201, eine vertikale Abtast-/Treiberschaltung 202,
eine korrelierte Doppelabtastschaltung (CDS-Schaltung) 203,
einen Analog/Digital-Wandler (ADC) 204, eine Rampensteuerschaltung 205,
eine Zwischenspeicherschaltung 206, eine horizontale Abtastschaltung 207 und
einen Ausgabepuffer 208.
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Der
Bildverarbeitungschip 400 umfasst im gezeigten Beispiel
einen Bildsignalprozessor (ISP) 402 und einen Timing- bzw.
Zeitsteuerungsgenerator 401. Wie nachfolgend im Detail
beschrieben wird, werden digitale Steuersignale über die digitale Schnittstelle 500 vom
Bildverarbeitungschip 400 zum Bildaufnahmechip 200 übertragen,
und digitale Ausgabesignale Dout werden über die digitale Schnittstelle 500 vom
Bildaufnahmechip 200 zum Bildverarbeitungschip 400 übertragen.
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Ein
detailliertes Beispiel für
den Bildaufnahmechip 200 von 1 ist in 2 dargestellt.
Gleiche Bezugszeichen bezeichnen in den 1 und 2 gleichartige
Elemente. Wie aus 2 ersichtlich ist, besteht das
APS-Feld 201 im
Wesentlichen aus einem Feld von aktiven Einheitspixeln, welche in Zeilen
und Spalten angeordnet sind. Die Zeilen der aktiven Pixel sind mit
Zeilenleitungen, z.B. Wortleitungen, des Felds 201 verbunden,
und die Spalten sind mit Spaltenleitungen, z.B. Bitleitungen, des Felds 201 verbunden.
Zudem zeigt 2 allgemein eine Vorladeschaltung
und eine Anzahl von Vorladetransistoren, welche mit jeder Bitleitung
des APS-Felds 201 verbunden sind.
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Es
sei angemerkt, dass die vertikale Abtast-/Treiberschaltung 202 aus 1 in 2 nicht dargestellt
ist, um eine unübersichtliche
Darstellung in 2 zu vermeiden. Es ist dem Fachmann
jedoch geläufig,
dass die vertikale Abtast-/Treiberschaltung 202 auf vertikale
Abtaststeuersignale reagiert, um die Zeilenleitungen des in 2 dargestellten APS-Felds 201 zu
treiben.
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Die
CDS-Schaltung 203 ist mit Spaltenleitungen des APS-Felds 201 verbunden
und arbeitet gesteuert von digitalen Steuersignalen SH1 und SH2. Die
Funktionsweise der CDS-Schaltung 203 ist dem Fachmann geläufig. Kurz
gesagt versorgen die dargestellten Transistoren, deren Gates mit
dem Steuersignal SH1 verbunden sind, die Bitleitungen mit einer Vorspannung,
während
die dargestellten Transistoren, deren Gates mit dem Steuersignal
SH2 verbunden sind, die Zeilenleitungen des APS-Felds 201 während eines
Lesevorgangs auswählen.
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Durch
die Rampensteuerschaltung 205 wird eine Rampenspannung
Vramp angelegt. Wie aus 2 ersichtlich ist, umfasst die
Rampensteuerschaltung 205 allgemein einen Rücksetzblock 205a, einen
Rampenspannungsgenerator 205b und eine Steigungssteuerschaltung 205c.
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Der
Rücksetzblock 205a der
Rampensteuerschaltung 205 umfasst einen Transistor 301 und
reagiert auf ein Rampenrücksetztaktsignal RAMP_RST_CLK,
um die Rampenspannung auf eine Vorspannung Vbias zurückzusetzen.
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Die
Steigungssteuerschaltung 205c umfasst eine Kette von Widerständen 304, 305 und 306,
entsprechende Überbrückungstransistoren 307, 308 und 309 und
einen als Diode verschalteten Transistor 310. Ein Rampensteigungssteuersignal RAMP_SLOPE_CTRL
wird an die Gates der Überbrückungstransistoren 307 bis 309 angelegt,
um den Pegel einer Gatespannung zu setzen, welche an den Rampenspannungsgenerator 205b angelegt
wird.
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Die
durch die Steigungsteuerschaltung 205c gesetzte Gatespannung
wird an das Gate eines Transistors 302 des Rampenspannungsgenerators 205b angelegt.
Wie aus 2 ersichtlich ist, überbrückt der
Transistor 302 ein kapazitives Element 303, wobei
der Überbrückungswiderstand
von der an den Transistor 302 angelegten Gatespannung abhängig ist.
Auf diese Weise kann die Entladesteigung der Rampenspannung Vramp
gesteuert werden.
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Der
ADC 204 umfasst allgemein eine Mehrzahl von Komparatoren 204a.
Jeder Komparator 204a vergleicht eine Zeilenleitungsspannung
V0 bis Vn-1 mit der Rampenspannung Vramp, um ein Vergleichssignal
C0 bis Cn-1 auszugeben. Jedes Vergleichssignal C0 bis Cn-1 weist
abhängig
davon, ob die entsprechende Zeilenleitungsspannung V0 bis Vn-1 niedriger
oder höher
als die Rampenspannung Vramp ist, einen hohen oder niedrigen logischen
Pegel auf.
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Wie
weiter aus 2 ersichtlich ist, werden ein
Zählersignal
COUNTER und die Vergleichssignale C0 bis Cn-1 an entsprechende Zwischenspeicherschaltungen
(Latch) angelegt, welche in einem Zwischenspeicherblock 206 angeordnet
sind. Der Zwischenspeicherblock 206 arbeitet gesteuert
von der horizontalen Abtastschaltung 207 als Schieberegister,
dessen Timing, d.h. Zeitsteuerung, von einem Abtasttaktsignal SCAN_CLK
gesteuert wird. Die vom Zwischenspeicherblock 206 erzeugten
Daten werden temporär
im Pufferblock 208 gespeichert und dann als Ausgabedaten
DATA_OUT ausgegeben.
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Nachfolgend
wird unter Bezugnahme auf das Zeitablaufdiagramm von 3 die
Art beschrieben, wie die Rampensteuerschaltung 205 und
der ADC 204 verwendet werden, um die Zeilenleitungsspannungen
des aktiven Pixelsensorfelds 201 zu lesen. Zur Vereinfachung
zeigt 3 die Funktionsweise, welche mit der ersten Zeilenleitung
des APS-Felds 201 assoziiert ist, die mit dem ersten Komparator 204a des
ADC 204 verbunden ist.
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Vor
der Aktivierung des Steuerfreigabesignals CTN_EN, das in 2 nicht
dargestellt ist, ist das Rampenrücksetztaktsignal
RAMP_RST_CLK auf hohem Logikpegel. Daher ist der Transistor 301 der
Rücksetzschaltung 205a leitend
geschaltet und die Rampenspannung Vramp liegt auf dem Pegel der Vorspannung
Vbias. Dann wird das Steuerfreigabesignal CTN_EN aktiviert, das
Rampenrücksetztaktsignal
RAMP_RST_CLK nimmt den niedrigen Logikpegel an und das Zählersignal
COUNTER wird aktiviert. Dadurch wird der Transistor 301 sperrend
geschaltet und die Rampenspannung Vramp fällt mit einer Steigung ab,
welche mit der durch das kapazitive Element 303 und den
Transistor 302 bestimmten Entladungsrate korrespondiert.
Die Ausgabe des Komparators 204a nimmt den hohen Logikpegel
an, wenn die Rampenspannung Vramp unter die Bitleitungsspannung
V0 abfällt,
wobei die Zählerzwischenspeicherdaten
zu diesem Zeitpunkt gehalten werden. Daher repräsentiert der Zählerwert
die Bitleitungsspannung V0, wie dem Fachmann klar.
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Die
verschiedenen oben beschriebenen Steuer- und Taktsignale werden über die
digitale Schnittstelle 500 vom Bildverarbeitungschip 400 zugeführt, wie
in 1 schematisch angedeutet.
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4 zeigt
ein Ersatzschaltbild einer beispielhaften Realisierung des jeweiligen
aktiven Pixels aus 2. Eine Fotodiode PD des aktiven
Pixels erfasst einfallendes Licht und wandelt das erfasste Licht
in eine elektrische Ladung um. Die elektrische Ladung wird von der
Fotodiode PD über
einen Übertragungstransistor
TR1 selektiv zu einem floatenden Diffusionsbereich FD übertragen.
Der Übertragungstransistor
TR1 wird von einem Übertragungsgatesignal
TG gesteuert. Der floatende Diffusionsbereich FD ist mit einem Gate
eines Treibertransistors TR3 verbunden, welcher als Sourcefolgerverstärker zum
Puffern einer Ausgabe spannung wirkt. Die Ausgabespannung wird über einen
Auswahltransistor TR4 selektiv zu einer Ausgabeleitung VOUT übertragen, d.h.
zu einer Zeilenleitung des APS-Felds 201 aus 2.
Der Auswahltransistor TR4 wird von einem Auswahlsignal SEL gesteuert.
Ein Rücksetztransistor TR2
wird von einem Rücksetzsignal
RG gesteuert und setzt im floatenden Diffusionsbereich FD gesammelte
Ladungen auf einen Referenzpegel, z.B. auf VCC, zurück.
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5 zeigt
ein Ersatzschaltbild einer modifizierten Realisierung des jeweiligen
aktiven Pixels aus 2. In diesem Fall wird die elektrische
Ladung von der Fotodiode PD direkt an das Gate des Treibertransistors
TR3 angelegt. Wie im Beispiel von 4 wird die
Ausgabespannung über
den Auswahltransistor TR4, der vom Auswahlsignal SEL gesteuert wird,
selektiv zur Ausgabeleitung VOUT übertragen. Ebenfalls wird,
wie im Beispiel von 4, der Rücksetztransistor TR2 vom Rücksetzsignal
RG gesteuert, um von der Fotodiode PD gesammelte Ladungen auf den
Referenzpegel, z.B. VCC, zurückzusetzen.
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Die
Schaltung mit vier Transistoren gemäß 4 und die
Schaltung mit drei Transistoren gemäß 5 repräsentieren
nicht alle möglichen
Konfigurationen der aktiven Pixel, welche in erfindungsgemäßen Ausführungsformen
verwendet werden können. Die
Erfindung ist nicht auf die oben beschriebenen aktiven Pixelstrukturen
beschränkt,
so dass auch andere Konfigurationen realisiert werden können, z.B. eine
Konfiguration mit fünf
Transistoren.
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Wie
oben ausgeführt
ist, wird die elektrische Kommunikation zwischen dem Bildaufnahmechip 200 und
dem ISP 400 unter Verwendung der digitalen Schnittstelle 500 bereitgestellt.
Dies wird im oben beschriebenen Ausführungsbeispiel durch Ausbilden der
CDS 203, der Rampensteuerschaltung 205, des ADC 204,
der Zwischenspeicherschaltung 206 und des Ausgabepuffers 208 auf
dem gleichen Halbleiterchip 200 wie das APS-Feld 201 umgesetzt.
Die Analog/Digital-Wandlung der Ausgabe des APS-Felds 201 wird
auf dem Chip 200 ausgeführt.
Dadurch kann eine digitale Signalübertragung zwischen den Chips 200 und 400 mit
einer niedrigeren Frequenz als eine analoge Signalübertragung
durchgeführt
werden. Daher ermöglicht
die Erfindung eine effektive Reduzierung von Datenverzerrungen und
Rauschproblemen und damit eine erhöhte Auflösung des CIS-Bauelements.
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Zudem
können
die Bauelemente der aktiven Pixelsensoren des APS-Felds 201 sämtlich als
Transistoren entweder vom N-Kanaltyp oder vom P-Kanaltyp ausgeführt werden,
wobei im Hinblick auf die Transistorgeschwindigkeit Transistoren
vom N-Kanaltyp vorzuziehen sind. Für den Fall, dass jedes aktive
Pixel gemäß 4 konfiguriert
ist, sind beispielsweise die Transistoren TR1 bis TR4 von jedem
aktiven Pixel des gesamten APS-Felds 201 alle als Transistoren
vom N-Kanaltyp oder alle als Transistoren vom P-Kanaltyp ausgeführt. Entsprechend
sind für den
Fall, dass jedes aktive Pixel gemäß 5 ausgeführt ist,
die Transistoren TR2 bis TR4 von jedem aktiven Pixel des gesamten
APS-Felds 201 alle als Transistoren vom N-Kanaltyp oder
alle als Transistoren vom P-Kanaltyp
ausgeführt.
Die CMOS-Herstellung ist nicht ideal an die Ausbildung des APS-Felds 201 angepasst.
Daher wird die Herstellung des CIS durch die Ausführung des
gesamten APS-Felds 201 mit entweder nur N-Kanal- oder nur
P-Kanal-Bauelementen flexibler.
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Optional
kann der gesamte Chip 200 aus lediglich N-Kanal- oder lediglich
P-Kanal-Bauelementen aufgebaut werden, wodurch die Flexibilität des Herstellungsprozesses
weiter vergrößert wird.
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Der
Bildverarbeitungschip 400 kann andererseits in herkömmlicher
CMOS-Technologie gebildet werden.
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6 zeigt
einen schematischen Querschnitt eines Teils eines entsprechenden
Bildverarbeitungschips für
den Fall, dass die Transistoren von jedem aktiven Pixel sämtlich als
Transistoren vom N-Kanaltyp ausgeführt sind. Unter Bezugnahme
auf 6 umfasst der Bildaufnahmechip 200 in
diesem Fall ein n-leitendes Substrat 331, d.h. vom N-Typ, welches
einen aktiven Pixelsensorbereich (APS-Bereich) 330a und
einen peripheren Schaltungsbereich 330b umfasst. Der APS-Bereich 330a umfasst
das APS-Feld 201 des Bildaufnahmechips 200 gemäß 2,
während
der periphere Schaltungsbereich andere Elemente des Bildaufnahmechips 200 enthält. Der
periphere Schaltungsbereich 330b umfasst beispielsweise
die CDS 203, den ADC 204 und/oder die Rampensteuerschaltung 205 von 2.
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6 zeigt
einen Teil des vorher beschriebenen aktiven Pixels gemäß 4.
Wie aus 6 ersichtlich ist, ist das aktive
Pixel im Wesentlichen in einer ersten p-leitenden Mulde 332,
d.h. vom P-Typ, des APS-Bereichs 330a angeordnet.
Unter gemeinsamer Bezugnahme auf 4 und 6 ist
die Fotodiode PD durch einen Fotodiodenbereich N-PD vom N-Typ konfiguriert,
welcher unter einer Pinningschicht PPD vom P-Typ in der ersten P-Mulde 332 angeordnet
ist. Negative Ladungen werden im N-Fotodiodenbereich N-PD akkumuliert,
wenn Licht auf die Oberfläche
des Substrats 331 fällt.
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Der
floatende Diffusionsbereich FD vom N-Typ ist zwischen dem Gate des Übertragungstransistors
TR1 und dem Gate des Rücksetztransistors TR2
angeordnet. Zusätzlich
ist der floatende Diffusionsbereich FD elektrisch mit dem Gate des
Treibertransistors TR3 verbunden. Der Treibertransistor TR3 und
der Auswahltransistor TR4 sind in Reihe zwischen der Spannung VCC
und der Spannung VOUT eingeschleift. Zudem sind, wie dargestellt
ist, die Kanäle
des Rücksetztransistors
TR2, des Treibertransistors TR3 und des Auswahltransistors TR4 in
einer zweiten Mulde 333 vom P-Typ angeordnet, die sich
innerhalb der ersten P-Mulde 332 befindet. Allgemein weist
die zweite P-Mulde 333 eine höhere Störstellenkonzentration als die
erste P-Mulde 332 auf.
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Zur
Veranschaulichung zeigt 6 einen NMOS-Transistor, der
ein Gatesignal G1 empfängt, und
einen PMOS-Transistor, der ein Gatesignal G2 empfängt. Der
NMOS-Transistor und der PMOS-Transistor sind beide im peripheren
Schaltungsbereich 330b angeordnet und der NMOS-Transistor ist in
einer P-Mulde 334 des Substrats 331 vom N-Typ
ausgebildet.
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Wie
oben ausgeführt,
kann der periphere Schaltungsbereich 330b CMOS-Schaltungen
umfassen, wie sie z.B. in 6 dargestellt
sind. Alternativ kann der gesamte Bildaufnahmechip, wie ebenfalls oben
ausgeführt,
aus lediglich N-Kanal- oder lediglich P-Kanal-Bauelementen aufgebaut
werden. In diesem Fall kann der periphere Schaltungsbereich 330b aus
lediglich N-Kanal- oder lediglich P-Kanal-Bauelementen aufgebaut
sein.
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7 zeigt
schematisch einen weiteren erfindungsgemäßen Bildsensor 1000a.
Wie aus 7 ersichtlich ist, umfasst der
Bildsensor 1000a in diesem Beispiel einen ersten und einen
zweiten Halbleiterchip 200a und 400a, welche operativ über eine
digitale Schnittstelle 500a gekoppelt sind. Der erste Chip 200a ist
ein Bildaufnahmechip, der Bildsensoren und zugehörige Steuerschaltungen umfasst, während der
zweite Chip 400a ein Bildverarbeitungschip ist, der im
Wesentlichen Bildsignalverarbeitungs- und Zeitsteuerschaltungen
umfasst. Ohne dass die Erfindung darauf beschränkt ist, können die Chips 200a und 400a nebeneinander
oder übereinander
angeordnet werden, beispielsweise auf einer Leiterplatte (PCB) oder
dergleichen.
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Wie
weiter aus 7 ersichtlich ist, umfasst der
Bildaufnahmechip 200a ein aktives Pixelsensorfeld (APS-Feld) 201,
eine korrelierte Doppelab tastschaltung (CDS-Schaltung) 203,
einen Analog/Digital-Wandler (ADC) 204 und eine Rampensteuerschaltung 205.
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Der
Bildverarbeitungschip 400a umfasst einen Bildsignalprozessor
(ISP) 402, einen Timinggenerator 401, eine vertikale
Abtast-/Treiberschaltung (VSD-Schaltung) 202, eine Zwischenspeicherschaltung 206 und
eine horizontale Abtastschaltung (HS) 207. Wie im Ausführungsbeispiel
gemäß 1 werden
digitale Steuersignale über
die digitale Schnittstelle 500a vom Bildverarbeitungschip 400a zum Bildaufnahmechip 200a übertragen,
und digitale Ausgabesignale Dout werden über die digitale Schnittstelle 500a vom
Bildaufnahmechip 200a zum Bildverarbeitungschip 400a übertragen.
Die Ausführungsform
gemäß 7 unterscheidet
sich jedoch von der Ausführungsform
von 1 dadurch, dass die vertikale Abtast-/Treiberschaltung
(VSD-Schaltung) 202, die Zwischenspeicherschaltung 206 und
die horizontale Abtastschaltung (HS) 207 im Bildverarbeitungschip 400a und
nicht im Bildaufnahmechip 200a angeordnet sind. Da die
Funktionsweise der Ausführungsform
gemäß 7 im
Wesentlichen gleich der oben beschriebenen Funktionsweise der Ausführungsform gemäß 1 ist,
wird zur Vermeidung von Wiederholungen auf die diesbezüglichen
obigen Ausführungsformen
zu 1 verwiesen.
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Die
elektrische Kommunikation zwischen dem Bildaufnahmechip 200a und
dem ISP 400 wird unter Verwendung der digitalen Schnittstelle 500a bereitgestellt.
Wie im Ausführungsbeispiel
von 1 wird die Analog/Digital-Wandlung der Ausgabe
des APS-Felds 201 auf dem Chip 200a ausgeführt. Dadurch
kann eine digitale Signalübertragung
zwischen den Chips 200a und 400a mit einer niedrigeren
Frequenz als eine analoge Signalübertragung
durchgeführt
werden. Auf diese Weise ermöglicht
die Erfindung auch in diesem Fall eine effektive Reduzierung von
Datenverzerrungen und Rauschproblemen und damit eine erhöhte Auflösung des
CIS-Bauelements.
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Wie
bei der Ausführungsform
von 1 können
auch im Beispiel von 7 die Bauelemente der aktiven
Pixelsensoren des APS-Felds 201 sämtlich als Transistoren entweder
vom N-Kanaltyp oder vom P-Kanaltyp ausgeführt werden, wobei im Hinblick
auf die Transistorgeschwindigkeit Transistoren vom N-Kanaltyp vorzuziehen
sind. Daher wird die Herstellung auch dieser CIS durch die Ausführung des
gesamten APS-Felds 201 mit
lediglich N-Kanal- oder lediglich P-Kanal-Bauelementen flexibler.
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Optional
kann der gesamte Chip 200a aus lediglich N-Kanal- oder
lediglich P-Kanal-Bauelementen aufgebaut werden, wodurch die Flexibilität des Herstellungsprozesses
weiter vergrößert wird.
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Der
Bildverarbeitungschip 400a kann andererseits in herkömmlicher
CMOS-Technologie gebildet werden.
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8 zeigt
ein beispielhaftes prozessorbasiertes System mit einem CMOS-Bildaufnahmebauelement 542,
das einen Bildsensor mit aktiven Einheitspixeln entsprechend den
oben beschriebenen Beispielen der Erfindung umfasst. Das prozessorbasierte
System ist beispielhaft für
ein System, welches die Ausgabe eines CMOS-Bildaufnahmebauelements
empfängt.
Ohne Einschränkung
können
solche Systeme als Computersystem, Kamerasystem, Abtastsystem, maschinelles
Bilderkennungssystem, Fahrzeugnavigationssystem, Videotelefon, Überwachungssystem,
Autofokussystem, Sternverfolgungssystem, Bewegungserkennungssystem,
Bildstabilisierungssystem, Mobiltelefon usw. ausgeführt sein, welche
alle die vorliegende Erfindung nutzen können.
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Unter
Bezugnahme auf 8 umfasst dieses prozessorbasierte
System im Wesentlichen eine zentrale Verarbeitungseinheit (CPU) 544,
z.B. einen Mikroprozessor, welche über einen Bus 552 mit
einem Eingabe- /Ausgabebauelement
(I/O-Bauelement) 546 kommuniziert. Das CMOS-Bildaufnahmebauelement 542 erzeugt
ein Ausgabebild aus Signalen, die von einem aktiven Pixelfeld eines
Bildsensors zugeführt
werden, und kommuniziert ebenfalls über den Bus 552 oder
eine andere Kommunikationsverbindung mit dem System. Zudem kann
das System einen Speicher mit direktem Zugriff (RAM) 548 umfassen
und im Falle eines Computersystems können periphere Einheiten wie
ein Flashspeicherkartenschlitz 554 und eine Anzeige 556 vorhanden
sein, welche ebenfalls über
den Bus 552 mit der CPU 544 kommunizieren. Zudem
können
der Prozessor 544, das CMOS-Bildaufnahmebauelement 542 und
der Speicher 548 optional in einem einzigen integrierten Schaltungschip
(IC-Chip) integriert sein.