JP2006238444A - アクティブピクセルイメージセンサ - Google Patents
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Abstract
【課題】アクティブピクセルアレイの工程柔軟性を確保することができる映像撮像装置を提供する。
【解決手段】本発明の一側面によるイメージング装置は、第1および第2半導体チップおよびデジタルインタフェースを含む。前記第1半導体チップは、アクティブピクセルセンサ、デジタル入力/出力部、および複数の制御回路を含み、前記アクティブピクセルセンサのトランジスタは全てn型またはp型トランジスタであり、前記制御回路の少なくとも一つは、外部から前記デジタル入力/出力部に入力されるタイミング信号の制御の下で動作する。前記第2半導体チップは、前記第1半導体チップの前記デジタル入力/出力部に前記タイミング信号を供給するタイミング発生器を含む。前記デジタルインタフェースは、前記第1半導体チップの前記デジタル入力/出力部と前記第2半導体チップとの間に連結動作する。
【選択図】図1
【解決手段】本発明の一側面によるイメージング装置は、第1および第2半導体チップおよびデジタルインタフェースを含む。前記第1半導体チップは、アクティブピクセルセンサ、デジタル入力/出力部、および複数の制御回路を含み、前記アクティブピクセルセンサのトランジスタは全てn型またはp型トランジスタであり、前記制御回路の少なくとも一つは、外部から前記デジタル入力/出力部に入力されるタイミング信号の制御の下で動作する。前記第2半導体チップは、前記第1半導体チップの前記デジタル入力/出力部に前記タイミング信号を供給するタイミング発生器を含む。前記デジタルインタフェースは、前記第1半導体チップの前記デジタル入力/出力部と前記第2半導体チップとの間に連結動作する。
【選択図】図1
Description
本発明は、一般に半導体装置分野に関し、特に、アクティブピクセルアレイを有するイメージセンサに関する。
色々なタイプのイメージセンサは、入射光を取り込んで、その光をイメージ処理の可能な電荷に変換するために、フォトダイオードのような光変換素子(photo conversion element)を利用する。例えば、CCD(Charge Coupled Device)イメージセンサとCMOS(Complimentary Metal Oxide Semiconductor)イメージセンサ(CIS)がある。CCDイメージセンサは、一般に、アナログシフトレジスタとして機能する垂直CCDに電気的に連結された光検出器(photo detector)のアレイで構成される。垂直CCDは、出力増幅器を順番に駆動する水平CCDを提供する。一方、CIS装置は、通常、光検出器のアレイがワードラインとビットラインを連結するためのアクセス装置(例えば、トランジスタ)を有することに特徴がある。ワードラインはロー(row)デコーダー回路に連結され、ビットラインは出力増幅器を駆動するカラム(column)増幅器を通じてカラムデコーダー回路に連結される。
特に、CCDイメージ装置と比べると、CIS装置に関する制御回路部の製造は、CMOS製造技術に、より容易に適用できると考えられる。よって、CIS装置は近年良い評判を受けている。
それにもかかわらず、CMOS製造技術は、CIS装置のアクティブピクセルアレイの形成に十分に適するのではない。したがって、CIS装置の制御回路部の全部或いは一部は、二つのチップ間の通信を提供するアナログタイプ信号回路を備え、アクティブピクセルアレイを含むチップから分離されたチップ上に形成されることができる。しかしながら、そのようなアナログインタフェースは、信号の品質低下とノイズエラーを発生させる。
それにもかかわらず、CMOS製造技術は、CIS装置のアクティブピクセルアレイの形成に十分に適するのではない。したがって、CIS装置の制御回路部の全部或いは一部は、二つのチップ間の通信を提供するアナログタイプ信号回路を備え、アクティブピクセルアレイを含むチップから分離されたチップ上に形成されることができる。しかしながら、そのようなアナログインタフェースは、信号の品質低下とノイズエラーを発生させる。
本発明の目的は、アクティブピクセルアレイの工程柔軟性を確保することができる映像撮像装置を提供することにある。
本発明の他の目的は、制御及びデータ信号がデジタルインターフェース方式に応じてチップの間で伝送される2チップ構造を有する映像撮像装置を提供することにある。
本発明の他の目的は、制御及びデータ信号がデジタルインターフェース方式に応じてチップの間で伝送される2チップ構造を有する映像撮像装置を提供することにある。
本発明の一実施形態に係る半導体イメージングチップは、チップ基板と、前記チップ基板上に位置するアクティブピクセルセンサ、デジタル入力/出力部および複数の制御回路とを含む。前記アクティブピクセルアレイのトランジスタは、全てn型またはp型トランジスタであり、制御回路のうち少なくとも一つは、外部から前記デジタル入力/出力部に入力されるタイミング信号の制御の下で動作する。
本発明のほかの実施形態に係るイメージング装置は、第1および第2半導体チップとデジタルインタフェースとを含む。前記第1半導体チップは、アクティブピクセルセンサ、デジタル入力/出力部、および複数の制御回路を含む。前記アクティブピクセルセンサのトランジスタは、全てn型或いはp型トランジスタであり、前記制御回路のうち少なくとも一つは、外部から前記デジタル入力/出力部に入力されるタイミング信号の制御の下で動作する。前記第2い半導体チップは、前記第1半導体チップのデジタル入力/出力部にタイミング信号を供給するタイミング発生器を含む、前記デジタルインタフェースは、前記第1半導体チップのデジタル入力/出力部と前記第2半導体チップのと間に連結動作する。
本発明のまたほかの実施形態に係るイメージセンサ装置は、第1および第2半導体チップとデジタルインタフェースとを含む。前記第1半導体チップはイメージセンシング回路部を含み、前記イメージセンシング回路部はアクティブセンサアレイとアナログ−デジタル変換器を含み、前記アクティブセンサアレイおよび前記アナログ−デジタル変換器のトランジスタは、全て同一の伝導型を有する。前記第2半導体チップはイメージ信号処理回路部を含む。前記デジタルインタフェースは、前記第1半導体チップと前記第2半導体チップとを電気的に連結する。
本発明のまた他の実施形態に係るイメージセンサ装置は、デジタルインタフェースにより連結動作する第1および第2半導体チップを含む。前記第1半導体チップは、アクティブセンサアレイと、前記デジタルインタフェースを通じて前記第2半導体チップにイメージング信号を出力するための制御回路とを含む。前記第2半導体チップは、前記デジタルインタフェースを通じて前記第1半導体チップに制御信号を出力するためのイメージ処理回路を含む。
同一の電気的に導電体を用いて映像チップを製造することによって、アクティブピクセルセンサ特性改善のための工程柔軟性を増大させることができる。なお、映像チップと映像処理チップ間の信号伝送をデジタルインターフェース方式で実行することによって、映像チップからノイズ及び歪曲に強いデータ信号を得ることができる。
図1は、本発明の一実施形態に係るイメージセンサ1000を概略的に図示したブロック図である。図示されたように、この例のイメージセンサ1000は、デジタルインタフェース500により連結動作する第1および第2半導体チップ200、400を含む。第1チップ200は、イメージセンサおよび関連する制御回路を含むイメージングチップであって、第2チップ400は、一般にイメージ信号処理およびタイミング回路を含むイメージ処理チップである。チップ200、400は、印刷回路基板(PCB)などに並んで装着されたり、上下に積層されることができるが、これに限定されるのではない。
また、図1を参照すると、この実施形態のイメージングチップ200は、APS(active pixel sensor)アレイ201、垂直走査/駆動回路202、CDS(correlated double sampling)回路203、アナログ−デジタル変換器(ADC)204、ランプ(ramp)制御回路205、ラッチ回路206、水平スキャナ207、および出力バッファ208を含む。
このような実施形態のイメージ処理チップ400は、イメージ信号プロセッサ(ISP)402およびタイミング発生器401を含む。後述するように、デジタル制御信号は、デジタルインタフェース500を通じてイメージ処理チップ400からイメージングチップ200に伝送され、デジタル出力信号Doutは、デジタルインタフェース500を通じてイメージングチップ200からイメージ処理チップ400に伝送される。
図1のイメージングチップ200のより詳細な例が、図2に図示されている。図1および図2において、同一のの参照番号は、同一の構成要素を示している。
図2を参照すると、APSアレイ201は、一般に行および列に配列されたアクティブ単位ピクセル(Pixel)のアレイで構成される。アクティブピクセルの行は、アレイ201の行ライン(例えば、ワードライン)に連結され、列は、アレイ201の列ライン(例えば、ビットライン)に連結される。図2には、さらに、APSアレイ201の各ビットラインに連結されたプレチャージ回路および多数のプレチャージトランジスタが図示されている。
図2を参照すると、APSアレイ201は、一般に行および列に配列されたアクティブ単位ピクセル(Pixel)のアレイで構成される。アクティブピクセルの行は、アレイ201の行ライン(例えば、ワードライン)に連結され、列は、アレイ201の列ライン(例えば、ビットライン)に連結される。図2には、さらに、APSアレイ201の各ビットラインに連結されたプレチャージ回路および多数のプレチャージトランジスタが図示されている。
図2において、必要のない複雑な説明を避けるため、図1の垂直スキャナおよびドライバ202に対する説明は省略する。本発明の属する技術分野の通常の知識を有する者であればよく分かるように、垂直スキャナおよびドライバ202は、垂直走査制御信号に応えて、図2に図示されたAPSアレイ201の行ラインを駆動する。
CDS回路203は、APSアレイ201の列ラインに連結され、デジタル制御信号SH1、SH2の制御の下で動作する。CDS回路203の動作は、当業者にはよく知られている。しかし、簡単に説明すると、ゲートが制御信号SH1に連結された、図示されたトランジスタは、ビットラインをバイアシングする機能をする反面、ゲートが制御信号SH1に連結された、図示されたトランジスタは、APSアレイ201の読み出し作用の間、行ラインを選択する機能をする。
ランプ電圧Vrampは、RAMP制御回路205により供給される。図2に図示されたように、RAMP制御回路205は、一般にリセットブロック205a、ランプ電圧発生器205b、および傾斜制御器205cで構成される。
ランプ制御回路205のリセットブロック205aは、トランジスタ301を含み、ランプリセットクロック信号RAMP_RST_CLKに答えてランプ電圧をバイアス電圧Vbiasにリセットする。
ランプ制御回路205のリセットブロック205aは、トランジスタ301を含み、ランプリセットクロック信号RAMP_RST_CLKに答えてランプ電圧をバイアス電圧Vbiasにリセットする。
傾斜制御器205cは、抵抗列(string)304、305、306、それぞれのバイパストランジスタ307、308、309、およびダイオード連結されたトランジスタ310を含む。ランプ傾斜制御信号RAMP_SLOPE_CTRLはバイパストランジスタ307、308、309のゲートに印加され、傾斜発生器205bに印加されたゲート電圧のレベルを設定する。
傾斜制御器205cにより設定されたゲート電圧は、ランプ電圧発生器205bのトランジスタ302のゲートに印加される。図2に図示されたように、トランジスタ302は容量性素子303をバイパスする作用をし、バイパス抵抗(bypass resistance)はトランジスタ302に印加されたゲート電圧に左右される。このように、ランプ電圧Vrampの放電傾斜が制御されることができる。
ADC204は、一般に複数の比較器204aで構成される。各比較器204aは、行ライン電圧V0-Vn-1とランプ電圧Vrampとを比べて、比較信号C0-Cn-1を出力する。各比較信号C0-Cn-1は、それぞれの行ライン電圧V0-Vn-1がランプ電圧Vrampより小さいかまたは大きいかによって、HIGHまたはLOWを有する。
さらに図2を参照すると、カウンタ信号COUNTERおよび比較信号C0-Cn-1が、ラッチブロック206に含まれたそれぞれのラッチ回路(Latch)に印加される。ラッチブロック206は、水平スキャナ207の制御の下でシフトレジスタとして動作し、そのタイミングは走査クロック信号SCAN_CLKにより制御される。ラッチブロック206により発生したデータは、バッファブロック208に一時的に格納されてから、出力データDATA_OUTとして出力される。
さらに図2を参照すると、カウンタ信号COUNTERおよび比較信号C0-Cn-1が、ラッチブロック206に含まれたそれぞれのラッチ回路(Latch)に印加される。ラッチブロック206は、水平スキャナ207の制御の下でシフトレジスタとして動作し、そのタイミングは走査クロック信号SCAN_CLKにより制御される。ラッチブロック206により発生したデータは、バッファブロック208に一時的に格納されてから、出力データDATA_OUTとして出力される。
以下、図3のタイミング図を参照して、アクティブピクセルセンサアレイ201の行ライン電圧を読み出すために、ランプ制御回路205およびADC204が使用される方式をより詳細に説明する。便宜上図3では、ADC204の第1比較器204aに連結されたAPSアレイ201の第1行ラインに関する動作を説明する。
制御イネーブル信号CTN_EN(図2には図示せず)が活性化する前、ランプリセットクロック信号RAMP_RST_CLKはHIGHである。したがって、リセット回路205aのトランジスタ301はON状態であり、ランプ電圧Vrampはバイアス電圧Vbiasである。制御イネーブル信号CTN_ENが活性化すると、ランプリセットクロック信号RAMP_RST_CLKがLOWとなり、カウンタ信号COUNTERが活性化する。したがって、トランジスタ301はOFF状態となり、ランプ電圧Vrampは容量性素子303およびトランジスタ302により定義された放電率に相当する傾斜で降下する。ランプ電圧Vrampがビットライン電圧V0以下に降下すると、比較器204aの出力はHIGHとなり、このときカウンタラッチデータがホールドされる。よって、当技術分野の通常の知識を有する者に知られているように、カウンタ値はビットライン電圧V0を示す。
再び図1を参照すると、前述した多様な制御およびクロック信号は、デジタルインタフェース500を通じてイメージ処理チップ400から供給される。
図4は、図2に図示されたアクティブピクセルPixelの一例を図示した等価回路図である。アクティブピクセルのフォトダイオードPDは、入射光を取り込んで、その取り込まれた光を電荷に変換する。電荷は伝送トランジスタTR1を通じて、フォトダイオードPDから浮動拡散領域FDに選択的に伝送される。伝送トランジスタTR1は、伝送ゲート信号TGにより制御される。浮動拡散領域FDは、出力電圧をバッファリングするためのソースフォロワ(増幅器)として機能する駆動トランジスタTR3のゲートに連結される。出力電圧は、選択トランジスタTR4により出力ラインVOUT(例えば、図2でAPSアレイ201の行ライン)に選択的に伝送される。選択トランジスタTR4は選択信号SELにより制御される。リセットトランジスタTR2は、リセット信号RGにより制御され、浮動拡散領域FDに蓄積された電荷を、基準レベル(例えば、VCC)にリセットする。
図4は、図2に図示されたアクティブピクセルPixelの一例を図示した等価回路図である。アクティブピクセルのフォトダイオードPDは、入射光を取り込んで、その取り込まれた光を電荷に変換する。電荷は伝送トランジスタTR1を通じて、フォトダイオードPDから浮動拡散領域FDに選択的に伝送される。伝送トランジスタTR1は、伝送ゲート信号TGにより制御される。浮動拡散領域FDは、出力電圧をバッファリングするためのソースフォロワ(増幅器)として機能する駆動トランジスタTR3のゲートに連結される。出力電圧は、選択トランジスタTR4により出力ラインVOUT(例えば、図2でAPSアレイ201の行ライン)に選択的に伝送される。選択トランジスタTR4は選択信号SELにより制御される。リセットトランジスタTR2は、リセット信号RGにより制御され、浮動拡散領域FDに蓄積された電荷を、基準レベル(例えば、VCC)にリセットする。
図5は、図2に図示されたアクティブピクセル(Pixel)のほかの例を図示した等価回路図である。この場合、電荷はフォトダイオードPDから駆動トランジスタTR3のゲートに直接印加される。図4の例のように、出力電圧は、選択信号SELの制御の下で、選択トランジスタTR4により出力ラインVOUTに選択的に伝送される。なお、図4の例のように、リセットトランジスタTR2は、リセット信号RGにより制御され、フォトダイオードPDに蓄積された電荷を、基準レベル(例えば、VCC)にリセットする。
図4の4トランジスタ回路および図5の3トランジスタ回路が、本発明の実施形態で採用できるアクティブピクセルの構成の全てを示すのではない。本発明は、ここに示されたアクティブピクセル構造の例に限定されるのではなく、他の構成(例えば、5トランジスタ構成)を利用することができる。
前述したように、イメージングチップ200とISP400との間の電気的通信は、デジタルインタフェース500を用いて成り立つ。これは、APSアレイ201と同一の半導体チップ200上に、CDS203、ランプ制御回路205、ADC204、ラッチ回路206、および出力バッファ208を形成することにより、前記の実施形態にて達成される。APSアレイ201の出力のアナログ−デジタル変換は、前記チップ200上で起こる。したがって、チップ200、400間のデジタルシグナリングは、アナログシグナリングより低い周波数で行うことができる。よって、前記実施形態はデータ歪曲およびノイズの問題を低減して、CIS装置の解像度の向上に効果がある。
さらに、APSアレイ201の装置は、全てnチャンネルまたは全てpチャンネル装置であることができる(トランジスタ速度の側面から、nチャンネル型がより適する)。例えば、各アクティブピクセルが図4のように構成される場合、各アクティブピクセルのトランジスタTR1-TR4は、全てAPSアレイ201の全体にわたって、nチャンネル型トランジスタまたはpチャンネル型トランジスタである。同様に、各アクティブピクセルが図5のように構成される場合、各アクティブピクセルのトランジスタTR2-TR4は、全てAPSアレイ201の全体にわたって、nチャンネル型トランジスタまたはpチャンネル型トランジスタである。CMOSの製造は、APSアレイ201の形成に理想的に適するのではない。よって、APSアレイ201を全てnチャンネルまたは全てpチャンネル装置で構成することにより、CISをより融通性を持って製造することができる。
なお、チップ200の全体を全てnチャンネルまたはpチャンネル型装置で形成することで、製造工程の融通性を一層上げることができる。
一方、イメージ処理チップ400は、従来のCMOS技術により形成できる。
一方、イメージ処理チップ400は、従来のCMOS技術により形成できる。
図6は、各アクティブピクセルのトランジスタが全てnチャンネルトランジスタである場合、イメージセンシングチップの一部を概略的に図示した断面図である。
図6を参照すると、図示された例のイメージングチップ200は、アクティブピクセルセンサ(APS)領域330aおよび周辺回路領域330bを含むn型基板331を含む。APS領域330aは、図2のイメージングチップ200のAPSアレイ201を含む一方、周辺回路領域330bは、図2のイメージングチップ200のほかの構成要素を含む。例えば、周辺回路領域330bは、図2のCDS203、ADC204および/またはランプ制御回路205を含むことができる。
図6を参照すると、図示された例のイメージングチップ200は、アクティブピクセルセンサ(APS)領域330aおよび周辺回路領域330bを含むn型基板331を含む。APS領域330aは、図2のイメージングチップ200のAPSアレイ201を含む一方、周辺回路領域330bは、図2のイメージングチップ200のほかの構成要素を含む。例えば、周辺回路領域330bは、図2のCDS203、ADC204および/またはランプ制御回路205を含むことができる。
図6は、図4で前述したアクティブピクセルの一部を示している。図示されたように、アクティブピクセルは実質的にAPS領域330aの第1p型ウェル332内に含まれる。図4および図6の両方を参照すると、光検出器PDは、第1p型ウェル332内のp型ピニング(pinning)層PPDの下に位置するn型フォトダイオード領域N-PDにより構成される。光が基板331の表面に入射されると、n型フォトダイオード領域N-PDに陰の電荷が蓄積される。
n型浮動拡散領域FDは、伝送トランジスタTR1のゲートとリセットトランジスタTR2のゲートとの間に位置する。なお、浮動拡散領域FDは、駆動トランジスタTR3のゲートに電気的に連結される。駆動トランジスタTR3と選択トランジスタTR4は、VCCとVOUTとの間に直列に連結される。なお、図示されたように、リセットトランジスタTR2、駆動トランジスタTR3、および選択トランジスタTR4のチャンネルは、第1pウェル332内に形成された第2pウェル333内に位置する。一般に、第2pウェル333は、第1pウェル332より高い不純物濃度を有する。
図6は、ゲート信号G1を受信するNMOSトランジスタおよびゲート信号G2を受信するPMOSトランジスタを例示的に示している。NMOSトランジスタおよびPMOSトランジスタは、両方とも周辺回路領域330bに位置し、NMOSトランジスタはn型基板331のpウェル333内に形成される。
前述したように、周辺回路領域330bは、図6に図示されたようなCMOS回路を含むことができる。なお、前述したように、イメージングチップの全体を、全てnチャンネルまたは全てpチャンネル型装置で形成することができる。この場合、周辺回路領域330bは、全てnチャンネルまたは全てpチャンネル型装置で形成される。
前述したように、周辺回路領域330bは、図6に図示されたようなCMOS回路を含むことができる。なお、前述したように、イメージングチップの全体を、全てnチャンネルまたは全てpチャンネル型装置で形成することができる。この場合、周辺回路領域330bは、全てnチャンネルまたは全てpチャンネル型装置で形成される。
図7は、本発明のほかの実施形態に係るイメージセンサ1000aを概略的に図示したブロック図である。図示されたように、この実施形態に係るイメージセンサ1000aは、デジタルインタフェース500aにより連結動作される第1および第2半導体チップ200a、400aを含む。第1チップ200aは、イメージセンサおよび関連する制御回路を含むイメージングチップである一方、第2チップ400aは、一般にイメージ信号処理およびタイミング回路を含むイメージ処理チップである。前記チップ200a、400aは、印刷回路基板PCBなどに並んで装着したり、上下に積層することができるが、本発明がこれらに限定されるのではない。
続いて図7を参照すると、この実施形態のイメージングチップ200aは、アクティブピクセルセンサAPSアレイ201、CDS回路203、アナログ−デジタル変換器ADC204、およびランプ制御回路205を含む。
この実施形態のイメージ処理チップ400aは、イメージ信号プロセッサISP402、タイミング発生器401、垂直スキャナ/駆動(VSD)回路202、ラッチ回路206、および水平スキャナ(HS)207を含む。図1の実施形態のように、デジタル制御信号は、デジタルインタフェース500aを通じて、イメージ処理チップ400aからイメージングチップ200に伝達され、デジタル出力信号Doutは、デジタルインタフェース500を通じてイメージングチップ200aからイメージ処理チップ400aに伝達される。しかし、垂直走査/駆動(VSD)回路202、ラッチ回路206、および水平スキャナ(HS)207が、(イメージングチップ202aよりは)イメージ処理チップ400a上に備えられることから、図7の実施形態は図1の実施形態とは異なる。図7の実施形態の動作は、一般に前述した図1と同一のので、重複を避けるために、図7の詳細な動作説明はここで省略する。
この実施形態のイメージ処理チップ400aは、イメージ信号プロセッサISP402、タイミング発生器401、垂直スキャナ/駆動(VSD)回路202、ラッチ回路206、および水平スキャナ(HS)207を含む。図1の実施形態のように、デジタル制御信号は、デジタルインタフェース500aを通じて、イメージ処理チップ400aからイメージングチップ200に伝達され、デジタル出力信号Doutは、デジタルインタフェース500を通じてイメージングチップ200aからイメージ処理チップ400aに伝達される。しかし、垂直走査/駆動(VSD)回路202、ラッチ回路206、および水平スキャナ(HS)207が、(イメージングチップ202aよりは)イメージ処理チップ400a上に備えられることから、図7の実施形態は図1の実施形態とは異なる。図7の実施形態の動作は、一般に前述した図1と同一のので、重複を避けるために、図7の詳細な動作説明はここで省略する。
イメージングチップ200aとISP400との間の電気的通信は、デジタルインタフェース500aを利用して成り立つ。図1の実施形態のように、APSアレイ201の出力のアナログ−デジタル変換は、チップ200a上で起こる。したがって、チップ200a、400a間のデジタルシグナリングは、アナログシグナリングより低い周波数で行うことができる。よって、前記実施形態は、データ歪曲およびノイズの問題を低減して、CIS装置の解像度の向上に効果がある。
図1の実施形態のように、APSアレイ201の装置は、全てnチャンネル型または全てpチャンネル型装置であることができる(トランジスタ速度の側面から、nチャンネル型がより好ましい)。よって、APSアレイ201を全てnチャンネルまたは全てpチャンネル装置で形成することにより、CISをより融通性を持って製造することができる。
さらに、前記チップ200aの全体を全てnチャンネルまたは全てpチャンネル型装置で形成することにより、製造工程の融通性を一層向上させることができる。
一方、イメージ処理チップ400aは、従来のCMOS技術により形成できる。
一方、イメージ処理チップ400aは、従来のCMOS技術により形成できる。
図8は、CMOSイメージャ装置542を有するプロセッサ基盤システムの例を示し、ここでCMOSイメージャ装置542は、前述した本発明の実施形態に係るアクティブ単位ピクセルを含むイメージセンサを含む。前記プロセッサ基盤システムは、CMOSイメージャ装置542の出力を受信するシステムの例である。このようなシステムは、コンピュータシステム、カメラシステム、スキャナ、マシーンビジョンシステム、車両ナビゲーションシステム、ビデオフォーン、監視システム、自動フォーカスシステム、星追跡システム、動作探知システム、映像安定化システム、モバイルフォーンなど、本発明を利用できる全ての物を含むが、それらに限定されるのではない。
図8を参照すると、このような例のプロセッサ基盤システムは、一般に中央処理装置(CPU)544、例えば、マイクロプロセッサを含むが、これはバス552を通じて入力/出力(I/O)装置546と通信する。CMOSイメージャ装置542は、イメージセンサのアクティブピクセルアレイより供給された信号から出力イメージを生成し、なお、バス552または他の通信リンクを通じてシステムと通信する。また、前記システムは、ランダムアクセスメモリ(RAM)548を含むことができ、コンピュータシステムの場合も、バス552を通じてCPU544と通信するフラッシュメモリカードスロット554およびディスプレイ556のような周辺装置を含むことができる。なお、単一集積回路(IC)チップ上に、プロセッサ554、CMOSイメージャ装置542、およびメモリ548を集積するのが好ましいこともある。
以上、好適な実施形態を参照して本発明を詳細に説明したが、本発明がこれに限定されるのではない。本発明の技術分野の通常の知識を有する者であれば、多様な変更および変形が可能であることは明白である。したがって、本発明は前述した好適な実施形態に限定されない。むしろ、本発明の真の思想と範囲は、特許請求の範囲により定義される。
200:第1半導体チップ
201:アクティブピクセルセンサ(APS)アレイ
202:垂直走査/駆動回路
203:CDS回路
204:アナログ−デジタル変換器(ADC)
205:ランプ制御回路
206:ラッチ回路
207:水平スキャナ
208:出力バッファ
400:第2半導体チップ
401:タイミング発生器
402:イメージ信号プロセッサ
500:デジタルインタフェース
1000:イメージセンサ
201:アクティブピクセルセンサ(APS)アレイ
202:垂直走査/駆動回路
203:CDS回路
204:アナログ−デジタル変換器(ADC)
205:ランプ制御回路
206:ラッチ回路
207:水平スキャナ
208:出力バッファ
400:第2半導体チップ
401:タイミング発生器
402:イメージ信号プロセッサ
500:デジタルインタフェース
1000:イメージセンサ
Claims (21)
- チップ基板と、
前記チップ基板上に位置する、アクティブピクセルセンサ、デジタル入力/出力部および複数の制御回路と
を含み、
前記アクティブピクセルアレイのトランジスタは、全てn型またはp型トランジスタであり、前記制御回路のうち少なくとも一つは、外部から前記デジタル入力/出力部に入力されるタイミング信号の制御の下で動作することを特徴とする半導体イメージングチップ。 - 前記アクティブピクセルセンサのトランジスタは、全てn型トランジスタであることを特徴とする請求項1に記載の半導体イメージングチップ。
- 前記制御回路のトランジスタは、全てn型トランジスタであることを特徴とする請求項2に記載の半導体イメージングチップ。
- 前記制御回路のトランジスタは、n型およびp型トランジスタの両方を含むことを特徴とする請求項2に記載の半導体イメージングチップ。
- 前記制御回路は、前記アクティブピクセルセンサと前記デジタル入力/出力部との間に連結動作するアナログ−デジタル変換器を含むことを特徴とする請求項1に記載の半導体イメージングチップ。
- 前記アクティブピクセルセンサのトランジスタは、全てn型トランジスタであり、前記アナログ−デジタル変換器のトランジスタは、全てn型トランジスタであることを特徴とする請求項5に記載の半導体イメージングチップ。
- 前記制御回路は、
前記アクティブピクセルセンサの電圧をサンプリングするCDS(correlated double sampling)回路と、
ランプ電圧を制御するランプ制御回路と、
前記CDS回路によりサンプリングされた電圧を、前記ランプ電圧の制御の下で、相当するデジタル信号に変換するアナログ−デジタル変換器と、
水平スキャニング回路と、
前記アナログ−デジタル変換器から出力された前記デジタル信号を、前記水平スキャニング回路の制御の下でラッチするラッチ回路と、
前記ラッチ回路の出力をバッファリングし、バッファリングされた出力信号を前記デジタル入力/出力部に供給する出力バッファと
を含むことを特徴とする請求項1に記載の半導体イメージングチップ。 - 前記制御回路は、
前記アクティブピクセルセンサの電圧をサンプリングするCDS回路と、
ランプ電圧を制御するランプ制御回路と、
前記CDS回路によりサンプリングされた電圧を、前記ランプ電圧の制御の下で、相当するデジタル信号に変換し、前記デジタル信号を前記デジタル入力/出力部に出力するアナログ−デジタル変換器と
を含むことを特徴とする請求項1に記載の半導体イメージングチップ。 - アクティブピクセルセンサ、デジタル入力/出力部、および複数の制御回路を含んでなり、前記アクティブピクセルセンサのトランジスタは全てn型またはp型トランジスタであり、前記制御回路のうち少なくとも一つは、外部から前記デジタル入力/出力部に入力されるタイミング信号の制御の下で動作する第1半導体チップと、
前記第1半導体チップの前記デジタル入力/出力部に、前記タイミング信号を供給するタイミング発生器を含む第2半導体チップと、
前記第1半導体チップの前記デジタル入力/出力部と前記第2半導体チップとの間に連結動作するデジタルインタフェースと
を含むことを特徴とするイメージング装置。 - 前記アクティブピクセルセンサの前記トランジスタは、全てn型トランジスタであることを特徴とする請求項9に記載のイメージング装置。
- 前記制御回路のトランジスタは、全てn型トランジスタであることを特徴とする請求項10に記載のイメージング装置。
- 前記制御回路のトランジスタは、n型およびp型トランジスタの両方を含むことを特徴とする請求項10に記載のイメージング装置。
- 前記制御回路は、前記アクティブピクセルセンサと前記デジタル入力/出力部との間に連結動作するアナログ−デジタル変換器を含むことを特徴とする請求項9に記載のイメージング装置。
- 前記アクティブピクセルセンサのトランジスタは、全てn型トランジスタであり、前記アナログ−デジタル変換器のトランジスタは、全てn型トランジスタであることを特徴とする請求項13に記載のイメージング装置。
- 前記制御回路は、
前記アクティブピクセルセンサの電圧をサンプリングするCDS(correlated double sampling)回路と、
ランプ電圧を制御するランプ制御回路と、
前記CDS回路によりサンプリングされた電圧を、前記ランプ電圧の制御の下で、相当するデジタル信号に変換するアナログ−デジタル変換器と、
水平スキャニング回路と、
前記アナログ−デジタル変換器から出力された前記デジタル信号を、前記水平スキャニング回路の制御の下で、ラッチするラッチ回路と、
前記ラッチ回路の出力をバッファリングし、バッファリングされた出力信号を前記デジタル入力/出力部に供給する出力バッファと
を含むことを特徴とする請求項9に記載のイメージング装置。 - 前記制御回路は、
前記アクティブピクセルセンサの電圧をサンプリングするCDS回路と、
ランプ電圧を制御するランプ制御回路と、
前記CDS回路によりサンプリングされた電圧を、前記ランプ電圧の制御の下で、相当するデジタル信号に変換し、前記デジタル信号を前記デジタル入力/出力部に出力するアナログ−デジタル変換器と
を含むことを特徴とする請求項9に記載のイメージング装置。 - 前記第2半導体チップは、
水平スキャニング回路と、
前記デジタルインタフェースを通じて前記アナログ−デジタル変換器から出力された前記デジタル信号を、前記水平スキャニング回路の制御の下でラッチするラッチ回路と
をさらに含むことを特徴とする請求項16に記載のイメージング装置。 - イメージセンシング回路を含み、前記イメージセンシング回路はアクティブセンサアレイおよびアナログ−デジタル変換器を含み、前記アクティブセンサアレイと前記アナログ−デジタル変換器のトランジスタは、全て同一の伝導型を有する第1半導体チップと、
イメージ信号処理回路部を含む第2半導体チップと、
前記第1半導体チップと前記第2半導体チップとを電気的に連結するデジタルインタフェースと
を含むことを特徴とするイメージセンサ装置。 - 前記アクティブセンサアレイおよび前記アナログ−デジタル変換器のトランジスタは、全てn型トランジスタであることを特徴とする請求項18に記載のイメージセンサ装置。
- 前記第2半導体チップは、タイミング発生器を含むことを特徴とする請求項19に記載のイメージセンサ装置。
- デジタルインタフェースにより連結動作する第1および第2半導体チップを含み、前記第1半導体チップはアクティブセンサアレイおよび前記デジタルインタフェースを通じて前記第2半導体チップにイメージング信号を出力するための制御回路を含み、前記第2半導体チップは、前記デジタルインタフェースを通じて制御信号を前記第1半導体チップに出力するためのイメージ処理回路を含むことを特徴とするイメージセンサ装置。
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