TW202109616A - 攝像裝置 - Google Patents

攝像裝置 Download PDF

Info

Publication number
TW202109616A
TW202109616A TW109121742A TW109121742A TW202109616A TW 202109616 A TW202109616 A TW 202109616A TW 109121742 A TW109121742 A TW 109121742A TW 109121742 A TW109121742 A TW 109121742A TW 202109616 A TW202109616 A TW 202109616A
Authority
TW
Taiwan
Prior art keywords
substrate
wiring
pixel
imaging device
transistor
Prior art date
Application number
TW109121742A
Other languages
English (en)
Inventor
河本健芳
中溝正彥
小野俊明
山下知憲
Original Assignee
日商索尼半導體解決方案公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商索尼半導體解決方案公司 filed Critical 日商索尼半導體解決方案公司
Publication of TW202109616A publication Critical patent/TW202109616A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14641—Electronic components shared by two or more pixel-elements, e.g. one amplifier shared by two pixel elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

本發明減小配線之寄生電容而提高電荷-電壓之轉換效率。 本發明具有第1基板、第2基板、配線、及溝槽。第1基板具有像素，該像素具有光電二極體、及保持經上述光電二極體轉換之電荷之浮動擴散部。第2基板具有像素電路，且積層於上述第1基板，該像素電路將基於上述像素內之上述浮動擴散部所保持之上述電荷之像素信號讀出。配線於積層方向上貫通上述第1基板與上述第2基板，將上述第1基板內之浮動擴散部與上述第2基板之上述像素電路內之放大電晶體之間電性連接。溝槽至少形成於上述第2基板，與上述配線並行設置，深度為上述第2基板內之半導體層之厚度以上。

Description

攝像裝置
本發明係關於一種攝像裝置。
先前，2維構造之攝像裝置之每1像素之面積之微細化係藉由導入微細製程及提高封裝密度而實現。近年來，為了實現攝像裝置之更小型化及像素之高密度化，而開發三維構造之攝像裝置。三維構造之攝像裝置中，例如，將具有複數個感測器像素之半導體基板、與具有對各感測器像素所得之信號進行處理之信號處理電路的半導體基板彼此積層。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2010-245506號公報
[發明所欲解決之問題]
然而，三維構造之攝像裝置中，於將半導體晶片積層3層之情形時，無法將所有半導體基板之表面側之面彼此貼合。於隨意地將半導體基板積層3層之情形時，有可能由於將半導體基板彼此電性連接之構造，導致晶片大小變大、或者阻礙每1像素之面積之微細化。因此，期望提供一種3層構造之攝像裝置，晶片大小與現有晶片同等，且不會阻礙每1像素之面積之微細化。
又，並不限定於3層構造，攝像裝置將像素內之浮動擴散部與像素電路內之放大電晶體之閘極之間作為FD配線並以連接通孔連接。微細像素中，FD配線之連接通孔之區域面積約為45%。其結果，像素電路之有效區域變小，故而無法擴大放大電晶體之配置面積。 [解決問題之技術手段]
為了解決上述問題，本發明之一形態之攝像裝置具有第1基板、第2基板、配線、及溝槽。第1基板具有像素，該像素具有光電二極體、及保持經上述光電二極體轉換之電荷之浮動擴散部。第2基板具有像素電路，且積層於上述第1基板，該像素電路將基於上述像素內之上述浮動擴散部所保持之上述電荷之像素信號讀出。配線於積層方向貫通上述第1基板與上述第2基板，將上述第1基板內之浮動擴散部與上述第2基板之上述像素電路內之放大電晶體之間電性連接。溝槽至少形成於上述第2基板，與上述配線並行設置，深度為上述第2基板內之半導體層之厚度以上。 [發明之效果]
可藉由減小配線之寄生電容而提高電荷-電壓之轉換效率。
以下，基於圖式詳細說明本發明之一實施形態。再者，以下之實施形態中，藉由對相同部位附加相同符號而省略重複說明。
以下，參照圖式詳細地說明用於實施本發明之形態。再者，說明係按以下之順序進行。 1.實施形態(具有3個基板之積層構造之攝像裝置) 2.變化例1(平面構成之例1) 3.變化例2(平面構成之例2) 4.變化例3(平面構成之例3) 5.變化例4(於像素陣列部之中央部具有基板間之接點部的例) 6.變化例5(具有平面型之傳輸電晶體之例) 7.變化例6(於1個像素電路連接有1個像素之例) 8.變化例7(像素分離部之構成例) 9.實施形態2 9.1實施形態2所欲解決之問題 9.2實施形態2之概要 9.3實施形態2-1之具體例 9.3.1實施形態2-1之構成 9.3.2實施形態2-1之作用、效果 9.3.3實施形態2-1之變化例 9.4實施形態2-2之具體例 9.4.1實施形態2-2之構成 9.4.2實施形態2-2之作用、效果 9.5實施形態2-3之具體例 9.5.1實施形態2-3之構成 9.5.2實施形態2-3之作用、效果 10.實施形態3 10.1實施形態3所欲解決之問題 10.2實施形態3之概要 10.3實施形態3-1之具體例 10.3.1實施形態3-1之構成 10.3.2實施形態3-1之作用、效果 10.4實施形態3-2之具體例 10.4.1實施形態3-2之構成 10.4.2實施形態3-2之作用、效果 10.5實施形態3-3之具體例 10.5.1實施形態3-3之構成 10.5.2實施形態3-3之作用、效果 10.6實施形態3-4之具體例 10.6.1實施形態3-4之構成 10.6.2實施形態3-4之作用、效果 10.7實施形態3-5之具體例 10.7.1實施形態3-5之構成 10.7.2實施形態3-5之作用、效果 11.適用例(攝像系統) 12.應用例
＜1.實施形態＞ [攝像裝置1之功能構成] 圖1係表示本發明之一實施形態之攝像裝置(攝像裝置1)之功能構成之一例的方塊圖。
圖1之攝像裝置1例如包含輸入部510A、列驅動部520、時序控制部530、像素陣列部540、行信號處理部550、圖像信號處理部560及輸出部510B。
於像素陣列部540，陣列狀重複配置有像素541。更具體而言，以包含複數個像素之像素共有單元539為重複單位，重複配置為包含列方向及行方向之陣列狀。再者，本說明書中，為了方便起見，有時將列方向稱為H方向，將與列方向正交之行方向稱為V方向。於圖1之例中，1個像素共有單元539包含4個像素(像素541A、541B、541C、541D)。像素541A、541B、541C、541D分別具有光電二極體PD(示於後述圖6等)。像素共有單元539係共有1個像素電路(後述圖4之像素電路210)之單位。換言之，每4個像素(像素541A、541B、541C、541D)具有1個像素電路(後述像素電路210)。藉由使該像素電路分時動作，依序讀出像素541A、541B、541C、541D各者之像素信號。像素541A、541B、541C、541D例如配置為2列×2行。於像素陣列部540，與像素541A、541B、541C、541D一併設置有複數個列驅動信號線542及複數根垂直信號線(行讀出線)543。列驅動信號線542於像素陣列部540在列方向並排排列，驅動複數個像素共有單元539各者所含之像素541。驅動像素共有單元539之中在列方向並排排列之各像素。後文參照圖4詳細進行說明，像素共有單元539設置有複數個電晶體。為了分別驅動該等複數個電晶體，於1個像素共有單元539連接複數個列驅動信號線542。於垂直信號線(行讀出線)543連接有像素共有單元539。自像素共有單元539所含之像素541A、541B、541C、541D各者，經由垂直信號線(行讀出線)543而讀出像素信號。
列驅動部520例如包含決定用於像素驅動之列之位置之列位址控制部、換言之列解碼器部、以及產生用於驅動像素541A、541B、541C、541D之信號之列驅動電路部。
行信號處理部550例如連接於垂直信號線543，具備像素541A、541B、541C、541D(像素共有單元539)及形成源極隨耦電路之負載電路部。行信號處理部550亦可具有將經由垂直信號線543自像素共有單元539讀出之信號放大的放大電路部。行信號處理部550亦可具有雜訊處理部。雜訊處理部中，例如自經過光電轉換後自像素共有單元539讀出之信號去除系統之雜訊位準。
行信號處理部550例如具有類比數位轉換器(ADC)。類比數位轉換器中，將自像素共有單元539讀出之信號或經上述雜訊處理之類比信號轉換為數位信號。ADC例如包含比較器部及計數器部。比較器部中，對作為轉換對象之類比信號、與作為比較對象之參照信號進行比較。計數器部中，計測直至比較器部之比較結果反轉為止之時間。行信號處理部550亦可包含進行讀出行之掃描控制之水平掃描電路部。
時序控制部530基於輸入至裝置之基準時脈信號、時序控制信號，向列驅動部520及行信號處理部550供給控制時序之信號。
圖像信號處理部560係針對經光電轉換所得之資料、換言之攝像裝置1進行攝像動作所得之資料，實施各種信號處理之電路。圖像信號處理部560例如包含圖像信號處理電路部及資料保持部。圖像信號處理部560亦可包含處理器部。
於圖像信號處理部560執行之信號處理之一例係色調曲線修正處理，即，於經AD轉換之攝像資料係拍攝較暗被攝體之資料之情形時增加灰階，係拍攝較亮被攝體之資料之情形時減小灰階。該情形時，較理想係將基於何種色調曲線修正攝像資料之灰階之色調曲線之特性資料，預先記憶於圖像信號處理部560之資料保持部。
輸入部510A例如用於將上述基準時脈信號、時序控制信號及特性資料等自裝置外部輸入至攝像裝置1。時序控制信號例如係垂直同步信號及水平同步信號等。特性資料例如記憶於圖像信號處理部560之資料保持部。輸入部510A例如包含輸入端子511、輸入電路部512、輸入振幅變更部513、輸入資料轉換電路部514及電源供給部(未圖示)。
輸入端子511係用於輸入資料之外部端子。輸入電路部512用於將輸入至輸入端子511之信號獲取至攝像裝置1之內部。輸入振幅變更部513中，輸入電路部512獲取之信號之振幅變更為於攝像裝置1之內部容易利用之振幅。輸入資料轉換電路部514中，變更輸入資料之資料行之排列。輸入資料轉換電路部514例如由串行並行轉換電路構成。該串行並行轉換電路中，將作為輸入資料接收之串行信號轉換為並行信號。再者，輸入部510A中，亦可省略輸入振幅變更部513及輸入資料轉換電路部514。電源供給部基於自外部向攝像裝置1供給之電源，供給設定為攝像裝置1之內部所需之各種電壓之電源。
於攝像裝置1連接於外部之記憶體元件時，亦可於輸入部510A設置接收外部記憶體元件之資料之記憶體介面電路。外部之記憶體元件例如係快閃記憶體、SRAM及DRAM等。
輸出部510B向裝置外部輸出圖像資料。該圖像資料例如係攝像裝置1拍攝之圖像資料、及經圖像信號處理部560進行信號處理後之圖像資料等。輸出部510B例如包含輸出資料轉換電路部515、輸出振幅變更部516、輸出電路部517及輸出端子518。
輸出資料轉換電路部515例如由並行串行轉換電路構成，輸出資料轉換電路部515中，將攝像裝置1內部使用之並行信號轉換為串行信號。輸出振幅變更部516變更攝像裝置1之內部使用之信號之振幅。經變更之振幅之信號容易於連接攝像裝置1外部之外部元件利用。輸出電路部517係將資料自攝像裝置1之內部輸出至裝置外部之電路，藉由輸出電路部517，驅動連接於輸出端子518之攝像裝置1外部之配線。輸出端子518中，將資料將攝像裝置1輸出至裝置外部。輸出部510B中，亦可省略輸出資料轉換電路部515及輸出振幅變更部516。
當攝像裝置1連接於外部之記憶體元件時，亦可於輸出部510B設置將資料輸出至外部之記憶體元件之記憶體介面電路。外部之記憶體元件例如係快閃記憶體、SRAM及DRAM等。
[攝像裝置1之概略構成] 圖2及圖3表示攝像裝置1之概略構成之一例。攝像裝置1具備3個基板(第1基板100、第2基板200、第3基板300)。圖2模式性表示第1基板100、第2基板200、第3基板300各者之平面構成，圖3模式性表示彼此積層之第1基板100、第2基板200及第3基板300之剖面構成。圖3對應於沿著圖2所示之III-III'線之剖面構成。攝像裝置1係將3個基板(第1基板100、第2基板200、第3基板300)貼合而構成之三維構造之攝像裝置。第1基板100包含半導體層100S及配線層100T。第2基板200包含半導體層200S及配線層200T。第3基板300包含半導體層300S及配線層300T。此處，第1基板100、第2基板200及第3基板300之各基板所含之配線與其周圍之層間絕緣膜為了方便起見一併稱為設置於各基板(第1基板100、第2基板200及第3基板300)之配線層(100T、200T、300T)。第1基板100、第2基板200及第3基板300依序積層，沿著積層方向按照半導體層100S、配線層100T、半導體層200S、配線層200T、配線層300T及半導體層300S之順序配置。第1基板100、第2基板200及第3基板300之具體構成於下文敍述。圖3所示之箭頭表示光L向攝像裝置1之入射方向。本說明書中，為了方便起見在之後的剖視圖中，有時將攝像裝置1之光入射側稱為「下」「下側」「下方」，將光入射側之相反側稱為「上」「上側」「上方」。又，本說明書中，為了方便起見，關於具備半導體層及配線層之基板，有時將配線層之側稱為表面、將半導體層之側稱為背面。再者，說明書之記載並不限定於上述名稱。攝像裝置1例如係背面照射型攝像裝置，光自具有光電二極體之第1基板100之背面側入射。
像素陣列部540及像素陣列部540所含之像素共有單元539均使用第1基板100及第2基板200之兩者構成構成。第1基板100設置有像素共有單元539所含之複數個像素541A、541B、541C、541D。該等像素541之各者具有光電二極體(後述光電二極體PD)及傳輸電晶體(後述傳輸電晶體TR)。第2基板200設置有像素共有單元539所含之像素電路(後述像素電路210)。像素電路讀出自像素541A、541B、541C、541D各者之光電二極體經由傳輸電晶體傳輸之像素信號、或者重設光電二極體。該第2基板200除了具有此種像素電路外，還具有在列方向延伸之複數個列驅動信號線542及在行方向延伸之複數根垂直信號線543。第2基板200進而具有於列方向延伸之電源線544。第3基板300例如具有輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B。列驅動部520例如於第1基板100、第2基板200及第3基板300之積層方向(以下僅稱為積層方向)，一部分設置於與像素陣列部540重疊之區域。更具體而言，列驅動部520於積層方向設置於與像素陣列部540之H方向之端部附近重疊的區域(圖2)。行信號處理部550例如於積層方向，一部分設置於與像素陣列部540重疊之區域。更具體而言，行信號處理部550於積層方向設置於與像素陣列部540之V方向之端部附近重疊的區域(圖2)。雖然省略圖示，輸入部510A及輸出部510B亦可設置於第3基板300以外之部分，例如亦可配置於第2基板200。或者，亦可於第1基板100之背面(光入射面)側設置輸入部510A及輸出部510B。再者，設置於上述第2基板200之像素電路亦可有其他名稱，亦被稱為像素電晶體電路、像素電晶體群、像素電晶體、像素讀出電路或讀出電路。本說明書中，使用像素電路之名稱。
第1基板100與第2基板200例如藉由貫通電極(後述圖6之貫通電極120E、121E)而電性連接。第2基板200與第3基板300例如經由接點部201、202、301、302而電性連接。於第2基板200設置有接點部201、202，於第3基板300設置有接點部301、302。第2基板200之接點部201與第3基板300之接點部301相接，第2基板200之接點部202與第3基板300之接點部302相接。第2基板200具有設置有複數個接點部201之接點區域201R、及設置有複數個接點部202之接點區域202R。第3基板300具有設置有複數個接點部301之接點區域301R、及設置有複數個接點部302之接點區域302R。接點區域201R、301R於積層方向設置於像素陣列部540與列驅動部520之間(圖3)。換言之，接點區域201R、301R例如設置於列驅動部520(第3基板300)與像素陣列部540(第2基板200)於積層方向重疊之區域、或該附近區域。接點區域201R、301R例如配置於此種區域中之H方向之端部(圖2)。第3基板300中，例如於列驅動部520之一部分、具體而言重疊於列驅動部520之H方向之端部之位置設置有接點區域301R(圖2、圖3)。接點部201、301例如將設置於第3基板300之列驅動部520、與設置於第2基板200之列驅動信號線542連接。接點部201、301例如亦可將設置於第3基板300之輸入部510A與電源線544及基準電位線(後述基準電位線VSS)連接。接點區域202R、302R於積層方向設置於像素陣列部540與行信號處理部550之間(圖3)。換言之，接點區域202R、302R例如設置於行信號處理部550(第3基板300)與像素陣列部540(第2基板200)於積層方向重疊之區域、或該附近區域。接點區域202R、302R例如配置於此種區域中之V方向之端部(圖2)。第3基板300中，例如於行信號處理部550之一部分、具體而言與行信號處理部550之V方向之端部重疊的位置設置有接點區域301R(圖2、圖3)。接點部202、302例如將自像素陣列部540具有之複數個像素共有單元539各自輸出之像素信號(與光電二極體進行光電轉換後產生之電荷之量對應的信號)，連接於設置在第3基板300之行信號處理部550。像素信號係自第2基板200發送至第3基板300。
圖3如上所述，係攝像裝置1之剖視圖之一例。第1基板100、第2基板200、第3基板300經由配線層100T、200T、300T而電性連接。例如，攝像裝置1具有將第2基板200與第3基板300電性連接之電性連接部。具體而言，藉由導電材料形成之電極形成接點部201、202、301、302。導電材料例如有銅(Cu)、鋁(Al)、金(Au)等金屬材料。接點區域201R、202R、301R、302R例如藉由將作為電極形成之配線彼此直接接合，將第2基板與第3基板電性連接，而可進行第2基板200與第3基板300間之信號之輸入及/或輸出。
將第2基板200與第3基板300電性連接之電性連接部可設置於所需之部位。例如，如圖3中之接點區域201R、202R、301R、302R所示，亦可設置於在積層方向與像素陣列部540重疊之區域。又，亦可將電性連接部設置於在積層方向不與像素陣列部540重疊之區域。具體而言，亦可設置於在積層方向與配置於像素陣列部540之外側之周邊部重疊之區域。
於第1基板100及第2基板200例如設置有連接孔部H1、H2。連接孔部H1、H2貫通第1基板100及第2基板200(圖3)。連接孔部H1、H2設置於像素陣列部540(或與像素陣列部540重疊之部分)之外側(圖2)。例如，連接孔部H1於H方向設置於像素陣列部540之外側，連接孔部H2於V方向設置於像素陣列部540之外側。例如，連接孔部H1到達設置於第3基板300之輸入部510A，連接孔部H2到達設置於第3基板300之輸出部510B。連接孔部H1、H2可為空洞，至少一部分亦可包含導電材料。例如，存在於作為輸入部510A及/或輸出部510B形成之電極連接接合線之構成。或者，存在將作為輸入部510A及/或輸出部510B形成之電極、與設置於連接孔部H1、H2之導電材料連接之構成。設置於連接孔部H1、H2之導電材料既可嵌入連接孔部H1、H2之一部分或全部中，亦可於連接孔部H1、H2之側壁形成導電材料。
再者，圖3中表示於第3基板300設置輸入部510A、輸出部510B之構造，但並不限定於此。例如，亦能藉由將第3基板300之信號經由配線層200T、300T發送至第2基板200，而於第2基板200設置輸入部510A及/或輸出部510B。同樣地，亦能藉由將第2基板200之信號經由配線層100T、200T發送至第1基板1000，而於第1基板100設置輸入部510A及/或輸出部510B。
圖4係表示像素共有單元539之構成之一例之等效電路圖。像素共有單元539包含複數個像素541(圖4中表示像素541A、541B、541C、541D之4個像素541)、連接於該等複數個像素541之1個像素電路210、以及連接於像素電路210之垂直信號線543。像素電路210例如包含4個電晶體，具體而言，包含放大電晶體AMP、選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FD。如上所述，，像素共有單元539藉由使1個像素電路210分時動作，將像素共有單元539所含之4個像素541(像素541A、541B、541C、541D)各自之像素信號依序輸出至垂直信號線543。將複數個像素541連接有1個像素電路210，該等複數個像素541個像素信號藉由1個像素電路210而分時輸出之態樣稱為「複數個像素541共有1個像素電路210」。
像素541A、541B、541C、541D具有彼此共通之構成要素。以下，為了將像素541A、541B、541C、541D之構成要素彼此區分，於像素541A之構成要素之符號之末尾附加識別號1，於像素541B之構成要素之符號之末尾附加識別號2，於像素541C之構成要素之符號之末尾附加識別號3，於像素541D之構成要素之符號之末尾附加識別號4。於無需將像素541A、541B、541C、541D之構成要素彼此區分之情形時，則省略像素541A、541B、541C、541D之構成要素之符號之末尾的識別號。
像素541A、541B、541C、541D例如具有光電二極體PD、與光電二極體PD電性連接之傳輸電晶體TR、及電性連接於傳輸電晶體TR之浮動擴散部FD。光電二極體PD(PD1、PD2、PD3、PD4)中，陰極電性連接於傳輸電晶體TR之源極，陽極電性連接於基準電位線(例如接地)。光電二極體PD對入射之光進行光電轉換，產生與其受光量相應之電荷。傳輸電晶體TR(傳輸電晶體TR1、TR2、TR3、TR4)例如係n型之CMOS(Complementary Metal Oxide Semiconductor)電晶體。傳輸電晶體TR中，汲極電性連接於浮動擴散部FD，閘極電性連接於驅動信號線。該驅動信號線係與1個像素共有單元539連接之複數個列驅動信號線542(參照圖1)中之一部分。傳輸電晶體TR將光電二極體PD產生之電荷傳輸至浮動擴散部FD。浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)係形成於p型半導體層中之n型擴散層區域。浮動擴散部FD係將自光電二極體PD傳輸之電荷臨時保持之電荷保持構件，且係產生與此電荷量相應之電壓之電荷-電壓轉換構件。
1個像素共有單元539所含之4個浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)彼此電性連接，並且電性連接於放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極。FD轉換增益切換電晶體FDG之汲極連接於重設電晶體RST之源極，FD轉換增益切換電晶體FDG之閘極連接於驅動信號線。該驅動信號線係連接於1個像素共有單元539之複數個列驅動信號線542中之一部分。重設電晶體RST之汲極連接於電源線VDD，重設電晶體RST之閘極連接於驅動信號線。該驅動信號線係連接於1個像素共有單元539之複數個列驅動信號線542中之一部分。放大電晶體AMP之閘極連接於浮動擴散部FD，放大電晶體AMP之汲極連接於電源線VDD，放大電晶體AMP之源極連接於選擇電晶體SEL之汲極。選擇電晶體SEL之源極連接於垂直信號線543，選擇電晶體SEL之閘極連接於驅動信號線。該驅動信號線係連接於1個像素共有單元539之複數個列驅動信號線542中之一部分。
若傳輸電晶體TR變成接通狀態，則傳輸電晶體TR將光電二極體PD之電荷傳輸至浮動擴散部FD。傳輸電晶體TR之閘極(傳輸閘極TG)例如包含所謂之縱型電極，如後述圖6所示，以自半導體層(後述圖6之半導體層100S)之表面到達PD之深度延伸設置。重設電晶體RST將浮動擴散部FD之電位重設為特定之電位。若重設電晶體RST變成接通狀態，則將浮動擴散部FD之電位重設為電源線VDD之電位。選擇電晶體SEL控制自像素電路210之像素信號之輸出時序。放大電晶體AMP產生與浮動擴散部FD保持之電荷之位準相應之電壓之信號作為像素信號。放大電晶體AMP經由選擇電晶體SEL連接於垂直信號線543。該放大電晶體AMP於行信號處理部550中與連接於垂直信號線543之負載電路部(參照圖1)一併構成源極隨耦。若選擇電晶體SEL變成接通狀態，則放大電晶體AMP將浮動擴散部FD之電壓經由垂直信號線543而輸出至行信號處理部550。重設電晶體RST、放大電晶體AMP及選擇電晶體SEL例如係N型之MOS電晶體。
FD轉換增益切換電晶體FDG用於變更浮動擴散部FD中之電荷-電壓轉換之增益。一般而言，於較暗場所拍攝時像素信號較小。基於Q＝CV，進行電荷電壓轉換時，浮動擴散部FD之電容(FD電容C)越大，則放大電晶體AMP中轉換為電壓時之V越小。另一方面，於較亮場所像素信號變大，故而FD電容C越大則浮動擴散部FD中越不會完全接收光電二極體PD之電荷。進而，為了使放大電晶體AMP中轉換為電壓時之V不會變得過大(換言之使其變小)，需要增大FD電容C。基於該等，當FD轉換增益切換電晶體FDG接通時，增加了FD轉換增益切換電晶體FDG之閘極電容，故而整體之FD電容C變大。另一方面，當FD轉換增益切換電晶體FDG斷開時，整體之FD電容C變小。如此，藉由切換FD轉換增益切換電晶體FDG之接通斷開，可改變FD電容C，從而可切換轉換效率。FD轉換增益切換電晶體FDG例如係N型之MOS電晶體。
再者，亦可構成為不設置FD轉換增益切換電晶體FDG。此時，例如像素電路210例如由放大電晶體AMP、選擇電晶體SEL及重設電晶體RST之3個電晶體構成。像素電路210例如具有放大電晶體AMP、選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FDG等像素電晶體中之至少1個。
選擇電晶體SEL亦可設置於電源線VDD與放大電晶體AMP之間。該情形時，重設電晶體RST之汲極電性連接於電源線VDD及選擇電晶體SEL之汲極。選擇電晶體SEL之源極電性連接於放大電晶體AMP之汲極，選擇電晶體SEL之閘極電性連接於列驅動信號線542(參照圖48)。放大電晶體AMP之源極(像素電路210之輸出端)電性連接於垂直信號線543，放大電晶體AMP之閘極電性連接於重設電晶體RST之源極。再者，雖然省略圖示，但共有1個像素電路210之像素541之數亦可為4以外之數。例如，亦可為2個或8個像素541共有1個像素電路210。
圖5表示複數個像素共有單元539與垂直信號線543之連接態樣之一例。例如，將行方向排列之4個像素共有單元539分成4個組，該4個組分別連接有垂直信號線543。圖5中為了簡化說明，表示4個組分別具有1個像素共有單元539之例，但亦可為4個組分別包含複數個像素共有單元539。如此，攝像裝置1中，亦可將行方向排列之複數個像素共有單元539分成包含1個或複數個像素共有單元539之組。例如，該組分別連接有垂直信號線543及行信號處理部550，可自各組同時讀出像素信號。或者，攝像裝置1中，亦可於行方向排列之複數個像素共有單元539連接1根垂直信號線543。此時，可自連接於1根垂直信號線543之複數個像素共有單元539分時地依序讀出像素信號。
[攝像裝置1之具體的構成] 圖6表示攝像裝置1之第1基板100、第2基板200及第3基板300之相對於主面垂直之方向之剖面構成的一例。圖6為了便於理解構成要素之位置關係而模式性進行表示，亦可與實際之剖面不同。攝像裝置1中，依序積層第1基板100、第2基板200及第3基板300。攝像裝置1進而於第1基板100之背面側(光入射面側)具有受光透鏡401。受光透鏡401與第1基板100之間亦可設置彩色濾光片層(未圖示)。受光透鏡401例如設置於像素541A、541B、541C、541D各者。攝像裝置1例如係背面照射型之攝像裝置。攝像裝置1具有配置於中央部之像素陣列部540、及配置於像素陣列部540之外側之周邊部540B。
第1基板100自受光透鏡401側依序具有絕緣膜111、固定電荷膜112、半導體層100S及配線層100T。半導體層100S例如由矽基板構成。半導體層100S例如於表面(配線層100T側之面)之一部分及其附近具有p井層115，於其以外之區域(較p井層115深之區域)具有n型半導體區域114。例如，藉由該n型半導體區域114及p井層115而構成pn接面型光電二極體PD。p井層115係p型半導體區域。
圖7A表示第1基板100之平面構成之一例。圖7A主要表示第1基板100之像素分離部117、光電二極體PD、浮動擴散部FD、VSS接點區域118及傳輸電晶體TR之平面構成。一併使用圖6及圖7A來說明第1基板100之構成。
於半導體層100S之表面附近設置有浮動擴散部FD及VSS接點區域118。浮動擴散部FD係由設置於p井層115內之n型半導體區域構成。像素541A、541B、541C、541D各自之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)例如於像素共有單元539之中央部彼此近接地設置(圖7A)。詳細於後文敍述，該像素共有單元539所含之4個浮動擴散部(浮動擴散部FD1、FD2、FD3、FD4)於第1基板100內(更具體而言係配線層100T之內)經由電性連接構件(後述焊墊部120)而彼此電性連接。進而，浮動擴散部FD經由電性構件(後述貫通電極120E)而自第1基板100連接至第2基板200(更具體而言，自配線層100T連接至配線層200T)。於第2基板200(更具體而言係配線層200T之內部)，藉由該電性構件，浮動擴散部FD電性連接於放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極。
VSS接點區域118係電性連接於基準電位線VSS之區域，與浮動擴散部FD相隔而配置。例如，像素541A、541B、541C、541D中，於各像素之V方向之一端配置浮動擴散部FD，於另一端配置VSS接點區域118(圖7A)。VSS接點區域118例如由p型半導體區域構成。VSS接點區域118例如連接於接地電位或固定電位。藉此，半導體層100S被供給基準電位。
於第1基板100，設置光電二極體PD、浮動擴散部FD及VSS接點區域118之同時設置傳輸電晶體TR。該光電二極體PD、浮動擴散部FD、VSS接點區域118及傳輸電晶體TR設置於像素541A、541B、541C、541D各者。傳輸電晶體TR設置於半導體層100S之表面側(與光入射面側相反之側、第2基板200側)。傳輸電晶體TR具有傳輸閘極TG。傳輸閘極TG例如包含與半導體層100S之表面對向之水平部分TGb、及設置於半導體層100S內之垂直部分TGa。垂直部分TGa於半導體層100S之厚度方向延伸。垂直部分TGa之一端與水平部分TGb相接，另一端設置於n型半導體區域114內。藉由使傳輸電晶體TR由此種縱型電晶體構成，難以產生像素信號之傳輸不良，可提高像素信號之讀出效率。
傳輸閘極TG之水平部分TGb自與垂直部分TGa對向之位置例如於H方向上朝向像素共有單元539之中央部延伸(圖7A)。藉此，到達傳輸閘極TG之貫通電極(後述貫通電極TGV)之H方向之位置可接近連接於浮動擴散部FD、VSS接點區域118之貫通電極(後述貫通電極120E、121E)之H方向之位置。例如，設置於第1基板100之複數個像素共有單元539具有彼此相同之構成(圖7A)。
半導體層100S中，設置有將像素541A、541B、541C、541D彼此分離之像素分離部117。像素分離部117於半導體層100S之法線方向(與半導體層100S之表面垂直之方向)延伸而形成。像素分離部117以將像素541A、541B、541C、541D彼此隔開之方式設置，例如具有格子狀之平面形狀(圖7A、圖7B)。像素分離部117例如將像素541A、541B、541C、541D彼此電性且光學地分離。像素分離部117例如包含遮光膜117A及絕緣膜117B。遮光膜117A例如可使用鎢(W)等。絕緣膜117B設置於遮光膜117A與p井層115或n型半導體區域114之間。絕緣膜117B例如由氧化矽(SiO)構成。像素分離部117例如具有FTI(Full Trench Isolation，滿槽隔離)構造，且貫通半導體層100S。雖未圖示，但像素分離部117並不限定於貫通半導體層100S之FTI構造。例如，亦可為不貫通半導體層100S之DTI(Deep Trench Isolation，深槽隔離)構造。像素分離部117於半導體層100S之法線方向延伸，形成於半導體層100S之一部分區域。
於半導體層100S，例如設置有第1釘紮區域113及第2釘紮區域116。第1釘紮區域113設置於半導體層100S之背面附近，配置於n型半導體區域114與固定電荷膜112之間。第2釘紮區域116設置於像素分離部117之側面、具體而言像素分離部117與p井層115或n型半導體區域114之間。第1釘紮區域113及第2釘紮區域116例如由p型半導體區域構成。
於半導體層100S與絕緣膜111之間，設置有具有負之固定電荷之固定電荷膜112。藉由固定電荷膜112引發之電場，於半導體層100S之受光面(背面)側之界面形成電洞蓄積層之第1釘紮區域113。藉此，可抑制因半導體層100S之受光面側之界面能階引起之暗電流之產生。固定電荷膜112例如由具有負之固定電荷之絕緣膜形成。作為該具有負之固定電荷之絕緣膜之材料，例如可列舉氧化鉿、氧化鋯、氧化鋁、氧化鈦或氧化鉭。
於固定電荷膜112與絕緣膜111之間設置有遮光膜117A。該遮光膜117A亦可與構成像素分離部117之遮光膜117A連續設置。該固定電荷膜112與絕緣膜111之間之遮光膜117A例如設置於與半導體層100S內之像素分離部117對向之位置。絕緣膜111以覆蓋該遮光膜117A之方式設置。絕緣膜111例如由氧化矽構成。
設置於半導體層100S與第2基板200之間之配線層100T自半導體層100S側依序具有層間絕緣膜119、焊墊部120、121、鈍化膜122、層間絕緣膜123及接合膜124。傳輸閘極TG之水平部分TGb例如設置於該配線層100T。層間絕緣膜119遍及半導體層100S之整個表面而設置，且與半導體層100S相接。層間絕緣膜119例如由氧化矽膜構成。再者，配線層100T之構成並不限於上述，只要為具有配線及絕緣膜之構成即可。
圖7B一併表示圖7A所示之平面構成、及焊墊部120、121之構成。焊墊部120、121設置於層間絕緣膜119上之被選擇區域。焊墊部120用於將像素541A、541B、541C、541D各者之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)彼此連接。焊墊部120例如於每個像素共有單元539俯視時配置於像素共有單元539之中央部(圖7B)。該焊墊部120跨及像素分離部117而設，且與浮動擴散部FD1、FD2、FD3、FD4各者之至少一部分重疊而配置(圖6、圖7B)。具體而言，焊墊部120係形成於與半導體層100S之表面垂直之方向上，與共有像素電路210之複數個浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)各者之至少一部分、及共有該像素電路210之複數個光電二極體PD(光電二極體PD1、PD2、PD3、PD4)之間形成的像素分離部117之至少一部分重疊的區域內。於層間絕緣膜119，設置有用於將焊墊部120與浮動擴散部FD1、FD2、FD3、FD4電性連接之連接通孔120C。連接通孔120C設置於像素541A、541B、541C、541D各者。例如，藉由向連接通孔120C中嵌入焊墊部120之一部分，而將焊墊部120與浮動擴散部FD1、FD2、FD3、FD4電性連接。
焊墊部121用於將複數個VSS接點區域118彼此連接。例如，設置於V方向相鄰之一像素共有單元539之像素541C、541D的VSS接點區域118、與設置於另一像素共有單元539之像素541A、541B的VSS接點區域118，經由焊墊部121而電性連接。焊墊部121例如跨及像素分離部117而設，且與該等4個VSS接點區域118各者之至少一部分重疊而配置。具體而言，焊墊部121形成於與半導體層100S之表面垂直之方向上，與複數個VSS接點區域118各者之至少一部分、及形成於該等複數個VSS接點區域118之間之像素分離部117之至少一部分重疊的區域內。於層間絕緣膜119，設置有用於將焊墊部121與VSS接點區域118電性連接之連接通孔121C。連接通孔121C設置於像素541A、541B、541C、541D各者。例如，藉由向連接通孔121C中嵌入焊墊部121之一部分，而將焊墊部121與VSS接點區域118電性連接。例如，於V方向排列之複數個像素共有單元539各者之焊墊部120及焊墊部121於H方向配置於大致相同位置(圖7B)。
藉由設置焊墊部120，晶片整體可減少自各浮動擴散部FD連接至像素電路210(例如放大電晶體AMP之閘極電極)之配線。同樣地，藉由設置焊墊部121，晶片整體可減少向各VSS接點區域118供給電位之配線。藉此，可縮小晶片整體之面積，抑制微細化之像素之配線間之電性干渉、及/或減少零件件數從而削減成本等。
焊墊部120、121可設置於第1基板100、第2基板200之所需位置。具體而言，可將焊墊部120、121設置於配線層100T、半導體層200S之絕緣區域212之任一者。於設置於配線層100T之情形時，亦可使焊墊部120、121直接接觸半導體層100S。具體而言，亦可為焊墊部120、121直接連接於浮動擴散部FD及/或VSS接點區域118各者之至少一部分之構成。又，亦可構成為自連接於焊墊部120、121之浮動擴散部FD及/或VSS接點區域118之各者設置連接通孔120C、121C，並於配線層100T、半導體層200S之絕緣區域2112之所需位置設置焊墊部120、121。
尤其是，於將焊墊部120、121設置於配線層100T之情形時，可減少半導體層200S之絕緣區域212之連接於浮動擴散部FD及/或VSS接點區域118之配線。藉此，可削減形成像素電路210之第2基板200之中，用於形成自浮動擴散部FD連接至像素電路210之貫通配線的絕緣區域212之面積。由此，可確保形成像素電路210之第2基板200之面積較大。藉由確保像素電路210之面積，可形成較大之像素電晶體，且可有助於藉由雜訊減少等而帶來畫質提高。
尤其是，於像素分離部117使用FTI構造之情形時，浮動擴散部FD及/或VSS接點區域118較佳設置於各像素541，故而藉由使用焊墊部120、121之構成，可大幅削減將第1基板100與第2基板200連接之配線。
又，如圖7B所示，例如連接有複數個浮動擴散部FD之焊墊部120、與連接有複數個VSS接點區域118之焊墊部121於V方向呈直線狀交替配置。又，焊墊部120、121形成於被複數個光電二極體PD、複數個傳輸閘極TG、複數個浮動擴散部FD包圍之位置。藉此，形成複數個元件之第1基板100中，可自由地配置浮動擴散部FD及VSS接點區域118以外之元件，從而可實現晶片整體之佈局之效率化。又，可確保形成於各像素共有單元539之元件之佈局之對稱性，從而抑制各像素541之特性之不均。
焊墊部120、121例如由多晶矽(Poly Si)形成，更具體而言，由添加雜質之摻雜多晶矽形成。焊墊部120、121較佳由多晶矽、鎢(W)、鈦(Ti)及氮化鈦(TiN)等耐熱性高之導電性材料形成。藉此，於第1基板100貼合第2基板200之半導體層200S後，可形成像素電路210。以下，說明該理由。再者，以下之說明中，將第1基板100與第2基板200之半導體層200S貼合後，形成像素電路210之方法稱為第1製造方法。
此處，亦考慮於第2基板200形成像素電路210後，將其貼合至第1基板100之方法(以下稱為第2製造方法)。該第2製造方法中，於第1基板100之表面(配線層100T之表面)及第2基板200之表面(配線層200T之表面)分別預先形成有電性連接用之電極。若貼合第1基板100與第2基板200，與此同時於第1基板100之表面與第2基板200之表面分別形成的電性連接用之電極彼此接觸。藉此，第1基板100所含之配線與第2基板200所含之配線之間形成電性連接。由此，藉由使用第2製造方法構成攝像裝置1，例如可根據第1基板100與第2基板200各者之構成使用適合的製程來製造，從而可製造高品質、高性能之攝像裝置。
此種第2製造方法中，貼合第1基板100與第2基板200時，起因於貼合用之製造裝置，會產生對準之誤差。又，第1基板100及第2基板200例如具有直徑數十cm左右之大小，貼合第1基板100與第2基板200時，有可能於該第1基板100、第2基板200各部之微觀區域產生基板之延伸收縮。該基板之延伸收縮係由於基板彼此接觸之時序略微偏離而引起。此種第1基板100及第2基板200之延伸收縮，會導致第1基板100之表面及第2基板200之表面分別形成之電性連接用之電極之位置產生誤差。第2製造方法中，較佳為預先處理以便於產生此種誤差時亦使第1基板100及第2基板200各者之電極彼此接觸。具體而言，預先將第1基板100及第2基板200之電極之至少一者、較佳為兩者考慮上述誤差而增大。因此，使用第2製造方法時，例如第1基板100或第2基板200之表面形成之電極之大小(基板平面方向之大小)，大於第1基板100或第2基板200之自內部朝厚度方向延伸至表面之內部電極的大小。
另一方面，藉由以耐熱性之導電材料形成焊墊部120、121，可使用上述第1製造方法。第1製造方法中，係於形成包含光電二極體PD及傳輸電晶體TR等之第1基板100後，貼合該第1基板100與第2基板200(半導體層2000S)。此時，第2基板200處於未形成構成像素電路210之主動元件及配線層等之圖案的狀態。第2基板200處於形成圖案前之狀態，故而即便貼合第1基板100與第2基板200時，其貼合位置產生誤差，亦不會因該貼合誤差導致第1基板100之圖案與第2基板200之圖案之間的對準產生誤差。其原因在於，第2基板200之圖案係於貼合第1基板100與第2基板200之後形成。再者，於第2基板形成圖案時，例如於圖案形成用之曝光裝置中，將形成於第1基板之圖案作為對準對象而進行圖案形成。根據上述理由，第1基板100與第2基板200之貼合位置之誤差於第1製造方法中並不會成為製造攝像裝置1之問題。根據同樣之理由，第2製造方法中產生之基板之延伸收縮引起的誤差於第1製造方法中亦不會成為製造攝像裝置1之問題。
第1製造方法中，以此方式貼合第1基板100與第2基板200(半導體層200S)後，於第2基板200上形成主動元件。然後，形成貫通電極120E、121E及貫通電極TGV(圖6)。形成該貫通電極120E、121E、TGV時，例如自第2基板200之上方使用曝光裝置之縮小投影曝光來形成貫通電極之圖案。由於使用縮小曝光投影，即便第2基板200與曝光裝置之對準產生誤差，其誤差之大小於第2基板200上亦僅為上述第2製造方法之誤差之數分之一(縮小曝光投影倍率之反數)。由此，藉由使用第1製造方法構成攝像裝置1，第1基板100與第2基板200各者上形成之元件彼此容易對準，從而可製造高品質、高性能之攝像裝置。
使用此種第1製造方法製造之攝像裝置1具有與使用第2製造方法製造之攝像裝置不同的特徵。具體而言，藉由第1製造方法製造之攝像裝置1中，例如貫通電極120E、121E、TGV自第2基板200至第1基板100具有大致固定之粗度(基板平面方向之大小)。或者，於貫通電極120E、121E、TGV具有錐形狀時，具有傾斜度固定之錐形狀。具有此種貫通電極120E、121E、TGV之攝像裝置1容易使像素541微細化。
此處，利用第1製造方法製造攝像裝置1時，係於貼合第1基板100與第2基板200(半導體層200S)後，於第2基板200形成主動元件，故而第1基板100亦不會受到形成主動元件時所需之加熱處理影響。因此，如上所述，設置於第1基板100之焊墊部120、121較佳使用耐熱性高之導電材料。例如，焊墊部120、121較佳使用熔點較第2基板200之配線層200T所含之配線材之至少一部分高(即耐熱性高)之材料。例如，焊墊部120、121使用摻雜多晶矽、鎢、鈦或者氮化鈦等之耐熱性高之導電材。藉此，可使用上述第1製造方法製造攝像裝置1。
鈍化膜122例如以覆蓋焊墊部120、121之方式遍及半導體層100S之整個表面而設(圖6)。鈍化膜122例如由氮化矽(SiN)膜形成。層間絕緣膜123隔著鈍化膜122而覆蓋焊墊部120、121。該層間絕緣膜123例如遍及半導體層100S之整個表面而設。層間絕緣膜123例如由氧化矽(SiO)膜構成。接合膜124設置於第1基板100(具體而言配線層100T)與第2基板200之接合面。即，接合膜124與第2基板200相接。該接合膜124遍及第1基板100之整個主面而設。接合膜124例如由氮化矽膜形成。
受光透鏡401例如隔著固定電荷膜112及絕緣膜111而與半導體層100S對向(圖53)。受光透鏡401例如設置於與像素541A、541B、541C、541D各者之光電二極體PD對向之位置。
第2基板200自第1基板100側依序具有半導體層200S及配線層200T。半導體層200S由矽基板形成。半導體層200S中，遍及厚度方向設置有井區域211。井區域211例如係p型半導體區域。第2基板20中，設置有對應每個像素共有單元539配置之像素電路210。該像素電路210例如設置於半導體層200S之表面側(配線層200T側)。攝像裝置1中，以第2基板200之背面側(半導體層200S側)朝向第1基板100之表面側(配線層100T側)之方式，將第2基板200貼合於第1基板100。即，第2基板200係以表面對背面方式(face to back)貼合於第1基板100。
圖8～圖12模式性表示第2基板200之平面構成之一例。圖8中表示設置於半導體層200S之表面附近之像素電路210之構成。圖9模式性表示配線層200T(具體而言後述第1配線層W1)、與連接於配線層200T之半導體層200S及第1基板100之各部之構成。圖10～圖12表示配線層200T之平面構成之一例。以下，圖6中，使用圖8～圖12說明第2基板200之構成。圖8及圖9中，以斷續線表示光電二極體PD之外廓(像素分離部117與光電二極體PD之交界)，以點線表示與構成像素電路210之各電晶體之閘極電極重疊之部分之半導體層200S與元件分離區域213或絕緣區域214之交界。於與放大電晶體AMP之閘極電極重疊之部分，在通道寬度方向之一者，設置有半導體層200S與元件分離區域213之交界、及元件分離區域213與絕緣區域212之交界。
第2基板200中，設置有將半導體層200S分斷之絕緣區域212、及設置於半導體層200S之厚度方向之一部分的元件分離區域213(圖6)。例如，於H方向相鄰之2個像素電路210之間設置的絕緣區域212，配置有與該等2個像素電路210連接之2個像素共有單元539之貫通電極120E、121E及貫通電極TGV(貫通電極TGV1、TGV2、TGV3、TGV4)(圖9)。
絕緣區域212具有與半導體層200S之厚度大致相同之厚度(圖6)。半導體層200S被該絕緣區域212分斷。該絕緣區域212配置有貫通電極120E、121E及貫通電極TGV。絕緣區域212例如由氧化矽形成。
貫通電極120E、121E於厚度方向貫通絕緣區域212而設。貫通電極120E、121E之上端連接於配線層200T之配線(後述第1配線W1、第2配線W2、第3配線W3、第4配線W4)。該貫通電極120E、121E貫通絕緣區域212、接合膜124、層間絕緣膜123及鈍化膜122而設，其下端連接於焊墊部120、121(圖6)。貫通電極120E用於將焊墊部120與像素電路210電性連接。即，藉由貫通電極120E，第1基板100之浮動擴散部FD電性連接於第2基板200之像素電路210。貫通電極121E用於將焊墊部121與配線層200T之基準電位線VSS電性連接。即，藉由貫通電極121E，第1基板100之VSS接點區域118電性連接於第2基板200之基準電位線VSS。
貫通電極TGV於厚度方向貫通絕緣區域212而設。貫通電極TGV之上端連接於配線層200T之配線。該貫通電極TGV貫通絕緣區域212、接合膜124、層間絕緣膜123、鈍化膜122及層間絕緣膜119而設，其下端連接於傳輸閘極TG(圖6)。此種貫通電極TGV用於將像素541A、541B、541C、541D各者之傳輸閘極TG(傳輸閘極TG1、TG2、TG3、TG4)、與配線層200T之配線(列驅動信號線542之一部分，具體而言為後述圖11之配線TRG1、TRG2、TRG3、TRG4)電性連接。即，藉由貫通電極TGV，第1基板100之傳輸閘極TG電性連接於第2基板200之配線TRG，向傳輸電晶體TR(傳輸電晶體TR1、TR2、TR3、TR4)之各者輸送驅動信號。
絕緣區域212係用於使將第1基板100與第2基板200電性連接之上述貫通電極120E、121E及貫通電極TGV，與半導體層200S絕緣而設置之區域。例如，於H方向相鄰之2個像素電路210(像素共有單元539)之間設置的絕緣區域212，配置有連接於該等2個像素電路210之貫通電極120E、121E及貫通電極TGV(貫通電極TGV1、TGV2、TGV3、TGV4)。絕緣區域212例如於V方向延伸而設(圖8、圖9)。此處，藉由研究傳輸閘極TG之水平部分TGb之配置，相比垂直部分TGa之位置，可將貫通電極TGV之H方向之位置配置得更接近貫通電極120E、121E之H方向之位置(圖7A、圖9)。例如，貫通電極TGV於H方向配置於與貫通電極120E、120E大致相同之位置。藉此，於V方向延伸之絕緣區域212內可彙總設置貫通電極120E、121E及貫通電極TGV。作為其他配置例，亦可考慮僅於與垂直部分TGa重疊之區域設置水平部分TGb。該情形時，於垂直部分TGa之大致正上方形成貫通電極TGV，例如於各像素541之H方向及V方向之大致中央部配置貫通電極TGV。此時，貫通電極TGV之H方向之位置與貫通電極120E、121E之H方向之位置較大偏離。於貫通電極TGV及貫通電極120E、121E之周圍，例如設置絕緣區域212，以便與近接之半導體層200S電性絕緣。於貫通電極TGV之H方向之位置與貫通電極120E、121E之H方向之位置相隔較遠之情形時，需要於貫通電極120E、121E、TGV各者之周圍獨立設置絕緣區域212。藉此，半導體層200S被細微地分斷。與此相比，於V方向延伸之絕緣區域212內彙總配置貫通電極120E、121E及貫通電極TGV之佈局可增大半導體層200S之H方向之大小。由此，可確保半導體層200S中之半導體元件形成區域之面積較大。藉此，例如可增大放大電晶體AMP之大小，抑制雜訊。
像素共有單元539如參照圖4所說明，將設置於複數個像素541各者之浮動擴散部FD之間電性連接，具有該等複數個像素541共有1個像素電路210之構造。並且，上述浮動擴散部FD間之電性連接係藉由設置於第1基板100之焊墊部120而進行(圖6、圖7B)。設置於第1基板100之電性連接部(焊墊部120)與設置於第2基板200之像素電路210經由1個貫通電極120E而電性連接。作為其他構造例，亦考慮將浮動擴散部FD間之電性連接部設置於第2基板200。該情形時，於像素共有單元539設置有與浮動擴散部FD1、FD2、FD3、FD4分別連接之4個貫通電極。因此，於第2基板200，貫通半導體層200S之貫通電極之數增加，使該等貫通電極之周圍絕緣之絕緣區域212變大。與此相比，於第1基板100設置焊墊部120之構造(圖6、圖7B)可減少貫通電極之數，從而減小絕緣區域212。由此，可確保半導體層200S之半導體元件形成區域之面積較大。藉此，例如可增大放大電晶體AMP之大小，抑制雜訊。
元件分離區域213設置於半導體層200S之表面側。元件分離區域213具有STI(Shallow Trench Isolation)構造。該元件分離區域213中，半導體層200S於厚度方向(與第2基板200之主面垂直之方向)凹陷，於該凹陷中嵌入絕緣膜。該絕緣膜例如由氧化矽形成。元件分離區域213係根據像素電路210之佈局而將構成像素電路210之複數個電晶體間元件分離者。於元件分離區域213之下方(半導體層200S之深部)，延伸有半導體層200S(具體而言，井區域211)。
此處，參照圖7A、圖7B及圖8，說明第1基板100中之像素共有單元539之外廓形狀(基板平面方向之外廓形狀)、與第2基板200中之像素共有單元539之外廓形狀的差異。
攝像裝置1中，遍及第1基板100及第2基板200兩者設置有像素共有單元539。例如，設置於第1基板100之像素共有單元539之外廓形狀、與設置於第2基板200之像素共有單元539之外廓形狀彼此不同。
圖7A、圖7B中，以一點鏈線表示像素541A、541B、541C、541D之外廓線，以粗線表示像素共有單元539之外廓形狀。例如，第1基板100之像素共有單元539由於H方向鄰接配置之2個像素541(像素541A、541B)、及於V方向與其鄰接配置之2個像素541(像素541C、541D)形成。即，第1基板100之像素共有單元539由鄰接之2列×2行之4個像素541形成，第1基板100之像素共有單元539具有大致正方形之外廓形狀。像素陣列部540中，此種像素共有單元539於H方向以2像素間距(相當於2個像素541之間距)、且於V方向以2像素間距(相當於2個像素541之間距)鄰接而排列。
圖8及圖9中，以一點鏈線表示像素541A、541B、541C、541D之外廓線，以粗線表示像素共有單元539之外廓形狀。例如，第2基板200之像素共有單元539之外廓形狀於H方向小於第1基板100之像素共有單元539，於V方向大於第1基板100之像素共有單元539。例如，第2基板200之像素共有單元539於H方向以相當於1個像素之大小(區域)形成，於V方向以相當於2個像素之大小形成。即，第2基板200之像素共有單元539以相當於排列成鄰接之1列×4行之像素的大小形成，第2基板200之像素共有單元539具有大致長方形之外廓形狀。
例如，各像素電路210中，選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG依序於V方向排列配置(圖8)。藉由如上所述，將各像素電路210之外廓形狀設為大致長方形狀，可於一方向(圖8中之V方向)將4個電晶體(選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG)排列配置。藉此，可由一擴散區域(電連接於源線VDD之擴散區域)共有放大電晶體AMP之汲極、重設電晶體RST之汲極。例如，亦能將各像素電路210之形成區域設為大致正方形狀(參照後述圖21)。該情形時，難以沿著一方向配置2個電晶體，並由一擴散區域共有放大電晶體AMP之汲極、重設電晶體RST之汲極。由此，藉由將像素電路210之形成區域設為大致長方形狀，可易於將4個電晶體近接配置，且可減小像素電路210之形成區域。即，可進行像素之微細化。又，於無需減小像素電路210之形成區域時，可增大放大電晶體AMP之形成區域，抑制雜訊。
例如，於半導體層200S之表面附近，除了設置選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG外，還設有連接於基準電位線VSS之VSS接點區域218。VSS接點區域218例如由p型半導體區域形成。VSS接點區域218經由配線層200T之配線及貫通電極121E而電性連接於第1基板100(半導體層100S)之VSS接點區域118。該VSS接點區域218例如各者元件分離區域213設置於與FD轉換增益切換電晶體FDG之源極相鄰之位置(圖8)。
其次，如參照圖7B及圖8，說明設置於第1基板100之像素共有單元539與設置於第2基板200之像素共有單元539之位置關係。例如，於第1基板100之V方向排列之2個像素共有單元539之中，一方(例如圖7B之紙面上側)之像素共有單元539連接於在第2基板200之H方向排列之2個像素共有單元539中之一方(例如圖8之紙面左側)之像素共有單元539。例如，於第1基板100之V方向排列之2個像素共有單元539之中，另一(例如圖7B之紙面下側)像素共有單元539連接於在第2基板200之H方向排列之2個像素共有單元539中之另一(例如圖8之紙面右側)像素共有單元539。
例如，於第2基板200之H方向排列之2個像素共有單元539中，一方之像素共有單元539之內部佈局(電晶體等之配置)係與另一像素共有單元539之內部佈局於V方向及H方向反轉後的佈局大致等同。以下，說明藉由該佈局獲得之效果。
於第1基板100之V方向排列之2個像素共有單元539中，各者之焊墊部120配置於像素共有單元539之外廓形狀之中央部、即像素共有單元539之V方向及H方向之中央部(圖7B)。另一方面，第2基板200之像素共有單元539如上所述，具有於V方向較長之大致長方形之外廓形狀，故而例如連接於焊墊部120之放大電晶體AMP配置於自像素共有單元539之V方向之中央朝紙面上方偏離之位置。例如，於第2基板200之H方向排列之2個像素共有單元539之內部佈局相同時，一方之像素共有單元539之放大電晶體AMP、與焊墊部120(例如，圖7之紙面上側之像素共有單元539之焊墊部120)之距離相對變短。但是，另一像素共有單元539之放大電晶體AMP、與焊墊部120(例如圖7之紙面下側之像素共有單元539之焊墊部120)的距離變長。因此，該放大電晶體AMP與焊墊部120連接所需之配線之面積變大，像素共有單元539之配線佈局有變得複雜之虞。該情況有可能會影響攝像裝置1之微細化。
相對於此，於第2基板200之H方向排列之2個像素共有單元539，藉由使彼此之內部佈局至少於V方向反轉，可縮短該等2個像素共有單元539之兩方之放大電晶體AMP與焊墊部120之距離。因此，與將於第2基板200之H方向排列之2個像素共有單元539之內部佈局設為相同之構成相比，可容易進行攝像裝置1之微細化。再者，第2基板200之複數個像素共有單元539各者之平面佈局於圖8記載之範圍內左右對稱，但若包含及於後述圖9記載之第1配線層W1之佈局，則為左右非對稱。
又，於第2基板200之H方向排列之2個像素共有單元539之內部佈局較佳為彼此於H方向亦反轉。以下，說明其理由。如圖9所示，於第2基板200之H方向排列之2個像素共有單元539分別連接於第1基板100之焊墊部120、121。例如，於在第2基板200之H方向排列之2個像素共有單元539之H方向之中央部(H方向排列之2個像素共有單元539之間)配置焊墊部120、121。因此，藉由使於第2基板200之H方向排列之2個像素共有單元539之內部佈局彼此亦於H方向反轉，可縮小第2基板200之複數個像素共有單元539各者與焊墊部120、121之距離。即，更容易進行攝像裝置1之微細化。
又，第2基板200之像素共有單元539之外廓線之位置亦可不與第1基板100之像素共有單元539之任一者之外廓線之位置不一致。例如，於第2基板200之H方向排列之2個像素共有單元539之中、一方(例如圖9之紙面左側)之像素共有單元539中，V方向之一方(例如圖9之紙面上側)之外廓線配置於對應之第1基板100之像素共有單元539(例如圖7B之紙面上側)之V方向之一方之外廓線的外側。又，第2基板200之H方向排列之2個像素共有單元539之中、另一(例如圖9之紙面右側)像素共有單元539中，V方向之另一(例如圖9之紙面下側)外廓線配置於對應的第1基板100之像素共有單元539(例如圖7B之紙面下側)之V方向之另一外廓線之外側。如此，藉由將第2基板200之像素共有單元539與第1基板100之像素共有單元539彼此配置，可縮短放大電晶體AMP與焊墊部120之距離。因此，可容易進行攝像裝置1之微細化。
又，於第2基板200之複數個像素共有單元539之間，彼此之外廓線之位置亦可不一致。例如，第2基板200之H方向排列之2個像素共有單元539係將V方向之外廓線之位置偏離而配置。藉此，可縮短放大電晶體AMP與焊墊部120之距離。因此，可容易進行攝像裝置1之微細化。
參照圖7B及圖9，說明於像素陣列部540中之像素共有單元539之重複配置。第1基板100之像素共有單元539於H方向具有2個像素541之大小，於V方向具有2個像素541之大小(圖7B)。例如，於第1基板100之像素陣列部540中，相當於該等4個像素541之大小之像素共有單元539於H方向以2像素間距(相當於2個像素541之間距)、且於V方向以2像素間距(相當於2個像素541之間距)鄰接而重複排列。或者，亦可於第1基板100之像素陣列部540，設置將2個像素共有單元539於V方向鄰接配置而成之一對像素共有單元539。第1基板100之像素陣列部540中，例如該一對像素共有單元539於H方向以2像素間距(相當於2個像素541之間距)、且於V方向以4像素間距(相當於4個像素541之間距)鄰接而重複排列。第2基板200之像素共有單元539於H方向具有1個像素541之大小、於V方向具有4個像素541之大小(圖9)。例如，於第2基板200之像素陣列部540設置有一對像素共有單元539，該一對像素共有單元539包含2個相當於該等4個像素541之大小之像素共有單元539。該像素共有單元539於H方向鄰接配置，於V方向偏離而配置。第2基板200之像素陣列部540中，例如該一對像素共有單元539於H方向以2像素間距(相當於2個像素541之間距)、於V方向以4像素間距(相當於4個像素541之間距)無縫隙地鄰接而重複排列。藉由此種像素共有單元539之重複配置，可將像素共有單元539無間隙地配置。因此，可容易進行攝像裝置1之微細化。
放大電晶體AMP例如較佳具有Fin型等三維構造(圖6)。藉此，閘極寬度之實效大小變大，從而可抑制雜訊。選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FDG例如具有平面構造。放大電晶體AMP亦可具有平面構造。或者，選擇電晶體SEL、重設電晶體RST或FD轉換增益切換電晶體FDG亦可具有三維構造。
配線層200T例如包含鈍化膜221、層間絕緣膜222及複數個配線(第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)。鈍化膜221例如與半導體層200S之表面相接，並覆蓋半導體層200S之整個表面。該鈍化膜221覆蓋選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG各者之閘極電極。層間絕緣膜222設置於鈍化膜221與第3基板300之間。藉由該層間絕緣膜222，將複數個配線(第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)分離。層間絕緣膜222例如由氧化矽形成。
於配線層200T，例如自半導體層200S側依序設置有第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4及接點部201、202，且該等彼此藉由層間絕緣膜222而絕緣。於層間絕緣膜222，設置有複數個將第1配線層W1、第2配線層W2、第3配線層W3或第4配線層W4、與其等之下層連接之連接部。連接部係於設置於層間絕緣膜222之連接孔內嵌入導電材料之部分。例如，於層間絕緣膜222，設置有將第1配線層W1與半導體層200S之VSS接點區域218連接之連接部218V。例如，此種將第2基板200之元件彼此連接之連接部之孔徑不同於貫通電極120E、121E及貫通電極TGV之孔徑。具體而言，將第2基板200之元件彼此連接之連接孔之孔徑較佳為小於貫通電極120E、121E及貫通電極TGV之孔徑。以下，說明其理由。設置於配線層200T內之連接部(連接部218V等)之深度小於貫通電極120E、121E及貫通電極TGV之深度。因此，連接部相比貫通電極120E、121E及貫通電極TGV更容易向連接孔填埋導電材。藉由使該連接部之孔徑小於貫通電極120E、121E及貫通電極TGV之孔徑，可容易進行攝像裝置1之微細化。
例如，藉由第1配線層W1，將貫通電極120E與放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極(具體而言到達FD轉換增益切換電晶體FDG之源極之連接孔)連接。第1配線層W1例如將貫通電極121E與連接部218V連接，藉此將半導體層200S之VSS接點區域218與半導體層100S之VSS接點區域118電性連接。
其次，使用圖10～圖12說明配線層200T之平面構成。圖10表示第1配線層W1及第2配線層W2之平面構成之一例。圖11表示第2配線層W2及第3配線層W3之平面構成之一例。圖12表示第3配線層W3及第4配線層W4之平面構成之一例。
例如，第3配線層W3包含於H方向(列方向)之配線TRG1、TRG2、TRG3、TRG4、SELL、RSTL、FDGL(圖11)。該等配線對應於參照圖4說明之複數個列驅動信號線542。配線TRG1、TRG2、TRG3、TRG4分別用於向傳輸閘極TG1、TG2、TG3、TG4發送驅動信號。配線TRG1、TRG2、TRG3、TRG4分別經由第2配線層W2、第1配線層W1及貫通電極120E而連接於傳輸閘極TG1、TG2、TG3、TG4。配線SELL用於向選擇電晶體SEL之閘極發送驅動信號，配線RSTL用於向重設電晶體RST之閘極發送驅動信號，配線FDGL用於向FD轉換增益切換電晶體FDG之閘極發送驅動信號。配線SELL、RSTL、FDGL分別經由第2配線層W2、第1配線層W1及連接部而連接於選擇電晶體SEL、重設電晶體RST、FD轉換增益切換電晶體FDG各者之閘極。
例如，第4配線層W4包含於V方向(行方向)延伸之電源線VDD、基準電位線VSS及垂直信號線543(圖12)。電源線VDD經由第3配線層W3、第2配線層W2、第1配線層W1及連接部而連接於放大電晶體AMP之汲極及重設電晶體RST之汲極。基準電位線VSS經由第3配線層W3、第2配線層W2、第1配線層W1及連接部218V而連接於VSS接點區域218。又，基準電位線VSS經由第3配線層W3、第2配線層W2、第1配線層W1、貫通電極121E及焊墊部121而連接於第1基板100之VSS接點區域118。垂直信號線543經由第3配線層W3、第2配線層W2、第1配線層W1及連接部而連接於選擇電晶體SEL之源極(Vout)。
接點部201、202亦可設置於俯視時與像素陣列部540重疊之位置(例如圖3)，或者還可設置於像素陣列部540之外側之周邊部540B(例如圖6)。接點部201、202設置於第2基板200之表面(配線層200T側之面)。接點部201、202例如由Cu(銅)及Al(鋁)等金屬形成。接點部201、202露出於配線層200T之表面(第3基板300側之面)。接點部201、202用於第2基板200與第3基板300之電性連接、及第2基板200與第3基板300之貼合。
圖6中表示於第2基板200之周邊部540B設置周邊電路之例。該周邊電路亦可包含列驅動部520之一部分或行信號處理部550之一部分等。又，如圖3所記載，亦可於第2基板200之周邊部540B不配置周邊電路，於像素陣列部540之附近配置連接孔部H1、H2。
第3基板300例如自第2基板200側依序具有配線層300T及半導體層300S。例如，半導體層300S之表面設置於第2基板200側。半導體層300S由矽基板構成。於該半導體層300S之表面側之部分設置有電路。具體而言，於半導體層300S之表面側之部分，例如設置有輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B中之至少一部分。設置於半導體層300S與第2基板200之間之配線層300T例如包含層間絕緣膜、藉由該層間絕緣膜而分離之複數個配線層、及接點部301、302。接點部301、302露出於配線層300T之表面(第2基板200側之面)，接點部301連接於第2基板200之接點部201，接點部302連接於第2基板200之接點部202。接點部301、302電性連接於半導體層300S上形成之電路(例如輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B之至少任一者)。接點部301、302例如由Cu(銅)及鋁(Al)等金屬形成。例如，外部端子TA經由連接孔部H1而連接於輸入部510A，外部端子TB經由連接孔部H2而連接於輸出部510B。
此處，說明攝像裝置1之特徵。
一般而言，攝像裝置包含光電二極體與像素電路作為主要構成。此處，若增大光電二極體之面積，則光電轉換後產生之電荷增加，其結果，像素信號之信號/雜訊比(S/N比)改善，攝像裝置可輸出更良好之圖像資料(圖像資訊)。另一方面，若增大像素電路所含之電晶體之大小(尤其是放大電晶體之大小)，則像素電路產生之雜訊減少，其結果攝像信號之S/N比改善，攝像裝置可輸出更良好之圖像資料(圖像資訊)。
一般而言，攝像裝置包含光電二極體與像素電路作為主要構成。此處，若增大光電二極體之面積，則光電轉換後產生之電荷增加，其結果，像素信號之信號/雜訊比(S/N比)改善，攝像裝置可輸出更良好之圖像資料(圖像資訊)。另一方面，若增大像素電路所含之電晶體之大小(尤其是放大電晶體之大小)，則像素電路產生之雜訊減少，其結果攝像信號之S/N比改善，攝像裝置可輸出更良好之圖像資料(圖像資訊)。
為了解決該等問題，例如本實施形態之攝像裝置1使用如下構造：複數個像素541共有1個像素電路210，且將共有之像素電路210重疊於光電二極體PD而配置。藉此，可於半導體基板之有限之面積中儘可能增大光電二極體PD之面積，並且儘可能增大像素電路210具備之電晶體之大小。藉此，可改善像素信號之S/N比，攝像裝置1可輸出更良好之圖像資料(圖像資訊)。
實現複數個像素541共有1個像素電路210，並將其重疊於光電二極體PD而配置之構造時，自複數個像素541各者之浮動擴散部FD連接於1個像素電路210之複數個配線延伸。為了確保形成像素電路210之半導體基板200之面積較大，例如可將該等延伸之複數個配線間相互連接，形成彙總為1個之連接配線。自VSS接點區域118延伸之複數個配線亦同樣地，可將延伸之複數個配線間相互連接，形成彙總為1個之連接配線。
例如，認為若於形成像素電路210之半導體基板200，形成將自複數個像素541各者之浮動擴散部FD延伸之複數個配線間相互連接之連接配線，則形成像素電路210所含之電晶體之面積會變小。同樣地，認為若於形成像素電路210之半導體基板200，形成將自複數個像素541各者之VSS接點區域118延伸之複數個配線間相互連接而彙總為1個之連接配線，形成像素電路210所含之電晶體之面積會變小。
為了解決該等問題，例如本實施形態之攝像裝置1可具備如下構造：複數個像素541共有1個像素電路210，且將共有之像素電路210重疊於光電二極體PD而配置，並於第1基板100設置將上述複數個像素541各者之浮動擴散部FD間相互連接而彙總為1個之連接配線、以及將上述複數個像素541分別具備之VSS接點區域118間相互連接而彙總為1個之連接配線。
此處，作為用於在第1基板100設置將上述複數個像素541各者之浮動擴散部FD間相互連接而彙總為1個之連接配線、以及將上述複數個像素541各者之VSS接點區域118間相互連接而彙總為1個之連接配線的製造方法，若使用上述第2製造方法，例如可根據第1基板100及第2基板200各者之構成使用適當製程來製造，從而可製造高品質、高性能之攝像裝置。又，可藉由容易之製程形成第1基板100及第2基板200之連接配線。具體而言，於使用上述第2製造方法之情形時，較佳為於第1基板100與第2基板200之貼合交界面即第1基板100之表面與第2基板200之表面上，分別設置連接於浮動擴散部FD之電極、及連接於VSS接點區域118之電極。進而，較佳為增大形成於該等2個基板表面之電極，以便於貼合第1基板100與第2基板200時即便設置於該等2個基板表面之電極間產生位置偏離，形成於該等2個基板表面之電極彼此亦接觸。該情形時，認為難以於攝像裝置1具備之各像素之有限之面積中配置上述電極。
為了解決第1基板100與第2基板200之貼合交界面需要較大電極之問題，例如，本實施形態之攝像裝置1可使用上述第1製造方法，作為複數個像素541共有1個像素電路210，且將共有之像素電路210重疊於光電二極體PD而配置之製造方法。藉此，形成於第1基板100及第2基板200各者之元件彼此之對準變得容易，從而可製造高品質、高性能之攝像裝置。進而，可具備藉由該製造方法形成之固有之構造。即，具備依序積層第1基板100之半導體層100S、配線層100T、第2基板200之半導體層200S、配線層200T而得之構造、換言之將第1基板100與第2基板200以表面對背面方式積層之構造，且具備貫通電極120E、121E，該等自第2基板200之半導體層200S之表面側貫通半導體層200S及第1基板100之配線層100T而到達第1基板100之半導體層100S之表面。
於第1基板100設置有將上述複數個像素541各者之浮動擴散部FD間相互連接而彙總為1個之連接配線、及將上述複數個像素541各者之VSS接點區域118間相互連接而彙總為1個之連接配線的構造中，若使用上述第1製造方法將該構造與第2基板200積層而於第2基板200形成像素電路210，則形成像素電路210具備之主動元件時需要之加熱處理有可能會影響形成於第1基板100之上述連接配線。
因此，為了解決形成上述主動元件時之加熱處理影響上述連接配線之問題，本實施形態之攝像裝置1較理想為使用耐熱性高之導電材料來形成將上述複數個像素541各者之浮動擴散部FD彼此相互連接而彙總為1個之連接配線、及將上述複數個像素541各者之VSS接點區域118間相互連接而彙總為1個之連接配線。具體而言，耐熱性高之導電材料可使用熔點高於第2基板200之配線層200T所含之配線材之至少一部分之材料。
如此，例如本實施形態之攝像裝置1藉由具備(1)將第1基板100與第2基板200以表面對背面方式積層之構造(具體而言，將第1基板100之半導體層100S、配線層100T、第2基板200之半導體層200S、配線層200T依序積層之構造)、(2)設置有自第2基板200之半導體層200S之表面側，貫通半導體層200S及第1基板100之配線層100T而到達第1基板100之半導體層100S之表面的貫通電極120E、121E之構造、以及(3)藉由耐熱性高之導電材料形成將複數個像素541分別具備之浮動擴散部FD間相互連接而彙總為1個之連接配線、及將複數個像素541分別具備之VSS接點區域118間相互連接而彙總為1個之連接配線的構造，藉此，第1基板100與第2基板200之界面不用具備較大之電極，便能於第1基板100設置將複數個像素541分別具備之浮動擴散部FD間相互連接而彙總為1個之連接配線、及將複數個像素541分別具備之VSS接點區域118間相互連接而彙總為1個之連接配線。
[攝像裝置1之動作] 其次，使用圖13及圖14來說明攝像裝置1之動作。圖13及圖14中追加了圖3中表示各信號之路徑之箭頭。圖13以箭頭表示自外部輸入至攝像裝置1之輸入信號、及電源電位及基準電位之路徑。圖14以箭頭表示自攝像裝置1輸出至外部之像素信號之信號路徑。例如，經由輸入部510A輸入至攝像裝置1之輸入信號(例如像素時脈及同步信號)被傳送至第3基板300之列驅動部520，於列驅動部520產生列驅動信號。該列驅動信號經由接點部301、201被傳送至第2基板200。進而，該列驅動信號經由配線層200T內之列驅動信號線542而到達像素陣列部540之像素共有單元539各者。到達第2基板200之像素共有單元539之列驅動信號之中、傳輸閘極TG以外之驅動信號被輸入至像素電路210，驅動像素電路210所含之各電晶體。傳輸閘極TG之驅動信號經由貫通電極TGV而輸入至第1基板100之傳輸閘極TG1、TG2、TG3、TG4，驅動像素541A、541B、541C、541D(圖13)。又，自攝像裝置1之外部供給至第3基板300之輸入部510A(輸入端子511)之電源電位及基準電位經由接點部301、201而傳送至第2基板200，並經由配線層200T內之配線供給至像素共有單元539各者之像素電路210。基準電位進而亦經由貫通電極121E供給至第1基板100之像素541A、541B、541C、541D。另一方面，第1基板100之像素541A、541B、541C、541D中經光電轉換之像素信號經由貫通電極120E針對每個像素共有單元539而傳送至第2基板200之像素電路210。基於該像素信號之像素信號經由垂直信號線543及接點部202、302而自像素電路210傳送至第3基板300。該像素信號經第3基板300之行信號處理部550及圖像信號處理部560處理後，經由輸出部510B輸出至外部。
[效果] 本實施形態中，像素541A、541B、541C、541D(像素共有單元539)與像素電路210設置於彼此不同之基板(第1基板100及第2基板200)。藉此，與將像素541A、541B、541C、541D及像素電路210形成於同一基板之情形相比，可增大像素541A、541B、541C、541D及像素電路210之面積。其結果，可增大經光電轉換所得之像素信號之量，且可減少像素電路210之電晶體雜訊。藉由該等，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。又，可實現攝像裝置1之微細化(換言之，像素大小之縮小及攝像裝置1之小型化)。攝像裝置1藉由像素大小之縮小而可增加每單位面積之像素數，從而可輸出高畫質之圖像。
又，攝像裝置1中，第1基板100及第2基板200係藉由設置於絕緣區域212之貫通電極120E、121E而彼此電性連接。例如，亦考慮藉由焊墊電極彼此之接合將第1基板100與第2基板200連接之方法、藉由貫通半導體層之貫通配線(例如TSV(Thorough Si Via))而連接之方法。與此種方法相比，藉由於絕緣區域212設置貫通電極120E、121E，可減小連接第1基板100與第2基板200所需之面積。藉此，可縮小像素大小，使攝像裝置1更小型化。又，藉由每1個像素之面積之進一步微細化，可進而提高解像度。於無需晶片大小之小型化時，可增大像素541A、541B、541C、541D及像素電路210之形成區域。其結果，可增大經光電轉換所得之像素信號之量，且可減少像素電路210具備之電晶體之雜訊。藉此，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
又，攝像裝置1中，像素電路210與行信號處理部550及圖像信號處理部560設置於彼此不同之基板(第2基板200及第3基板300)。藉此，與將像素電路210、行信號處理部550及圖像信號處理部560形成於同一基板之情形相比，可增大像素電路210之面積、行信號處理部550及圖像信號處理部560之面積。藉此，可減少行信號處理部550產生之雜訊，或者可藉由圖像信號處理部560搭載高度之圖像處理電路。由此，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
又，攝像裝置1中，像素陣列部540係設於第1基板100及第2基板200，且行信號處理部550及圖像信號處理部560設於第3基板300。又，將第2基板200與第3基板300連接之接點部201、202、301、302形成於像素陣列部540之上方。因此，接點部201、202、301、302可根據像素陣列具備之各種配線不受佈局上之干渉地自由佈局。藉此，可使用接點部201、202、301、302將第2基板200與第3基板300電性連接。藉由使用接點部201、202、301、302，例如行信號處理部550及圖像信號處理部560之佈局自由度變高。藉此，可減少行信號處理部550產生之雜訊，或者可藉由圖像信號處理部560搭載高度之圖像處理電路。因此，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
又，攝像裝置1中，像素分離部117貫通半導體層100S。藉此，即便因每1像素之面積之微細化而相鄰之像素(像素541A、541B、541C、541D)之距離接近的情形時，亦能抑制像素541A、541B、541C、541D之間之混色。藉此，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
又，攝像裝置1中，於每個像素共有單元539設置有像素電路210。藉此，與於像素541A、541B、541C、541D各者設置像素電路210之情形相比，可增大構成像素電路210之電晶體(放大電晶體AMP、重設電晶體RST、選擇電晶體SEL、FD轉換增益切換電晶體FDG)之形成區域。例如，藉由增大放大電晶體AMP之形成區域，而可抑制雜訊。藉此，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
進而，攝像裝置1中，將4個像素(像素541A、541B、541C、541D)之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)電性連接之焊墊部120係設置於第1基板100。藉此，與將此種焊墊部120設置於第2基板200之情形相比，可減少將第1基板100與第2基板200連接之貫通電極(貫通電極120E)之數。因此，可縮小絕緣區域212，確保構成像素電路210之電晶體之形成區域(半導體層200S)具有充分之大小。藉此，可減少像素電路210具備之電晶體之雜訊，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
以下，說明上述實施形態之攝像裝置1之變化例。以下之變化例中，對與上述實施形態共通之構成附加相同符號進行說明。
＜2.變化例1＞ 圖15～圖19表示上述實施形態之攝像裝置1之平面構成之一變化例。圖15模式性表示第2基板200之半導體層200S之表面附近之平面構成，與上述實施形態中說明之圖8對應。圖16模式性表示第1配線層W1、連接於第1配線層W1之半導體層200S及第1基板100之各部之構成，與上述實施形態中說明之圖9對應。圖17表示第1配線層W1及第2配線層W2之平面構成之一例，與上述實施形態中說明之圖10對應。圖18表示第2配線層W2及第3配線層W3之平面構成之一例，與上述實施形態中說明之圖11對應。圖19表示第3配線層W3及第4配線層W4之平面構成之一例，與上述實施形態中說明之圖12對應。
本變化例中，如圖16所示，第2基板200之H方向排列之2個像素共有單元539之中、一方(例如紙面右側)之像素共有單元539之內部佈局係使另一(例如紙面左側)像素共有單元539之內部佈局於H方向反轉而得之構成。又，一方之像素共有單元539之外廓線與另一像素共有單元539之外廓線間之V方向之偏離大於上述實施形態中說明之偏離(圖9)。如此，藉由增大V方向之偏離，可減小另一像素共有單元539之放大電晶體AMP、與連接於其之焊墊部120(圖7中記載之V方向排列之2個像素共有單元539中之另一(紙面下側)焊墊部120)之間的距離。藉由此種佈局，圖15～圖19記載之攝像裝置1之變化例1不使H方向排列之2個像素共有單元539之平面佈局彼此於V方向反轉，而是可將其面積設為與上述實施形態中說明之第2基板200之像素共有單元539之面積相同。再者，第1基板100之像素共有單元539之平面佈局係與上述實施形態中說明之平面佈局(圖7A、圖7B)相同。因此，本變化例之攝像裝置1可獲得與上述實施形態中說明之攝像裝置1相同之效果。第2基板200之像素共有單元539之配置並不限定於上述實施形態及本變化例所說明之配置。
＜3.變化例2＞ 圖20～圖25表示上述實施形態之攝像裝置1之平面構成之一變化例。圖20模式性表示第1基板100之平面構成，與上述實施形態中說明之圖7A對應。圖21模式性表示第2基板200之半導體層200S之表面附近之平面構成，與上述實施形態中說明之圖8對應。圖22模式性表示第1配線層W1、連接於第1配線層W1之半導體層200S及第1基板100之各部之構成，與上述實施形態中說明之圖9對應。圖23表示第1配線層W1及第2配線層W2之平面構成之一例，與上述實施形態中說明之圖10對應。圖24第2配線層W2及第3配線層W3之平面構成之一例，與上述實施形態中說明之圖11對應。圖25表示第3配線層W3及第4配線層W4之平面構成之一例，與上述實施形態中說明之圖12對應。
本變化例中，各像素電路210之外廓具有大致正方形之平面形狀(圖21等)。關於該點，本變化例之攝像裝置1之平面構成不同於上述實施形態中說明之攝像裝置1之平面構成。
例如，第1基板100之像素共有單元539係與上述實施形態中說明同樣地，遍及2列×2行之像素區域而形成，具有大致正方形之平面形狀(圖20)。例如，各者之像素共有單元539中，一方之像素列之像素541A及像素541C之傳輸閘極TG1、TG3之水平部分TGb，係於自重疊於垂直部分TGa之位置在H方向朝向像素共有單元539之中央部之方向(更具體而言，朝向像素541A、541C之外緣之方向、且朝向像素共有單元539之中央部之方向)延伸，另一像素列之像素541B及像素541D之傳輸閘極TG2、TG4之水平部分TGb，係於自重疊於垂直部分TGa之位置在H方向朝向像素共有單元539之外側之方向(更具體而言，朝向像素541B、541D之外緣之方向、且朝向像素共有單元539之外側之方向)延伸。連接於浮動擴散部FD之焊墊部120設置於像素共有單元539之中央部(像素共有單元539之H方向及V方向之中央部)，連接於VSS接點區域118之焊墊部121至少於H方向(圖20中H方向及V方向)設置於像素共有單元539之端部。
作為其他配置例，亦考慮將傳輸閘極TG1、TG2、TG3、TG4之水平部分TGb僅設置於與垂直部分TGa對向之區域。此時，與上述實施形態之說明同樣地，半導體層200S被細微地分斷。因此，難以較大地形成像素電路210之電晶體。另一方面，若使傳輸閘極TG1、TG2、TG3、TG4之水平部分TGb如上述變化例班自重疊於垂直部分TGa之位置在H方向延伸，則與上述實施形態之說明同樣地，可增大半導體層200S之寬度。具體而言，可使連接於傳輸閘極TG1、TG3之貫通電極TGV1、TGV3之H方向之位置，接近貫通電極120E之H方向之位置而配置，並使連接於傳輸閘極TG2、TG4之貫通電極TGV2、TGV4之H方向之位置，接近貫通電極121E之H方向之位置而配置(圖22)。藉此，與上述實施形態之說明同樣地，可增大於V方向延伸之半導體層200S之寬度(H方向之大小)。由此，可增大像素電路210之電晶體之大小、尤其是放大電晶體AMP之大小。其結果，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
第2基板200之像素共有單元539例如與第1基板100之像素共有單元539之H方向及V方向之大小大致相同，例如遍及大致與2列×2行之像素區域對應之區域設置。例如，各像素電路210中，於V方向延伸之1個半導體層200S，在V方向排列配置選擇電晶體SEL及放大電晶體AMP，FD轉換增益切換電晶體FDG及重設電晶體RST於V方向排列配置於在V方向延伸的1個半導體層200S。設置有該選擇電晶體SEL及放大電晶體AMP之1個半導體層200S、與設置有FD轉換增益切換電晶體FDG及重設電晶體RST之1個半導體層200S，介隔絕緣區域212而於H方向排列。該絕緣區域212於V方向延伸(圖21)。
此處，參照圖21及圖22，說明第2基板200之像素共有單元539之外廓。例如，圖20所示之第1基板100之像素共有單元539連接於設置在焊墊部120之H方向之一方(圖22之紙面左側)之放大電晶體AMP及選擇電晶體SEL、以及設置在焊墊部120之H方向之另一方(圖22之紙面右側)之FD轉換增益切換電晶體FDG及重設電晶體RST。包含該放大電晶體AMP、選擇電晶體SEL、FD轉換增益切換電晶體FDG及重設電晶體RST之第2基板200之像素共有單元539之外廓由以下4個外緣規定。
第1外緣係包含選擇電晶體SEL及放大電晶體AMP之半導體層200S之V方向之一端(圖22之紙面上側之端)之外緣。該第1外緣設置於該像素共有單元539所含之放大電晶體AMP、與在該像素共有單元539之V方向之一方(圖22之紙面上側)相鄰之像素共有單元539所含之選擇電晶體SEL之間。更具體而言，第1外緣設置於該等放大電晶體AMP與選擇電晶體SEL之間之元件分離區域213之V方向之中央部。第2外緣係包含選擇電晶體SEL及放大電晶體AMP之半導體層200S之V方向之另一端(圖22之紙面下側之端)之外緣。該第2外緣設置於該像素共有單元539所含之選擇電晶體SEL、與在該像素共有單元539之V方向之另一方(圖22之紙面下側)相鄰的像素共有單元539所含之放大電晶體AMP之間。更具體而言，第2外緣設置於該等選擇電晶體SEL與放大電晶體AMP之間之元件分離區域213之V方向之中央部。第3外緣係包含重設電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之V方向之另一端(圖22之紙面下側之端)之外緣。該第3外緣設置於該像素共有單元539所含之FD轉換增益切換電晶體FDG、與在該像素共有單元539之V方向之另一方(圖22之紙面下側)相鄰的像素共有單元539所含之重設電晶體RST之間。更具體而言，第3外緣設置於該等FD轉換增益切換電晶體FDG與重設電晶體RST之間之元件分離區域213之V方向之中央部。第4外緣係包含重設電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之V方向之一端(圖22之紙面上側之端)之外緣。該第4外緣設置於該像素共有單元539所含之重設電晶體RST、與在該像素共有單元539之V方向之一方(圖22之紙面上側)相鄰的像素共有單元539所含之FD轉換增益切換電晶體FDG(未圖示)之間。更具體而言，第4外緣設置於該等重設電晶體RST與FD轉換增益切換電晶體FDG之間之元件分離區域213(未圖示)之V方向之中央部。
包含此種第1、第2、第3、第4外緣之第2基板200之像素共有單元539之外廓中，第3、第4外緣相對於第1、第2外緣朝V方向之一側偏離而配置(換言之，向V方向之一側偏移)。藉由使用此種佈局，可及哪個放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極一併儘可能接近焊墊部120而配置。因此，可減小將該等連接之配線之面積，從而可容易進行攝像裝置1之微細化。再者，VSS接點區域218係設置於包含選擇電晶體SEL及放大電晶體AMP之半導體層200S、與包含重設電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之間。例如，複數個像素電路210具有彼此相同之配置。
具有此種第2基板200之攝像裝置1亦能獲得與上述實施形態之說明相同之效果。第2基板200之像素共有單元539之配置並不限定於上述實施形態及本變化例說明之配置。
＜4.變化例3＞ 圖26～圖31表示上述實施形態之攝像裝置1之平面構成之一變化例。圖26模式性表示第1基板100之平面構成，與上述實施形態中說明之圖7B對應。圖27模式性表示第2基板200之半導體層200S之表面附近之平面構成，與上述實施形態中說明之圖8對應。圖28模式性表示第1配線層W1、連接於第1配線層W1之半導體層200S及第1基板100之各部之構成，與上述實施形態中說明之圖9對應。圖29表示第1配線層W1及第2配線層W2之平面構成之一例，與上述實施形態中說明之圖10對應。圖30表示第2配線層W2及第3配線層W3之平面構成之一例，與上述實施形態中說明之圖11對應。圖31表示第3配線層W3及第4配線層W4之平面構成之一例，與上述實施形態中說明之圖12對應。
本變化例中，第2基板200之半導體層200S於H方向延伸(圖28)。即，大致對應於使上述圖21等所示之攝像裝置1之平面構成旋轉90度而得之構成。
例如，第1基板100之像素共有單元539係與上述實施形態之說明同樣地，遍及2列×2行之像素區域而形成，具有大致正方形之平面形狀(圖26)。例如，各像素共有單元539中，一像素列之像素541A及像素541B之傳輸閘極TG1、TG2於V方向朝向像素共有單元539之中央部延伸，另一像素列之像素541C及像素541D之傳輸閘極TG3、TG4於V方向朝向像素共有單元539之外側方向延伸。連接於浮動擴散部FD之焊墊部120設置於像素共有單元539之中央部，連接於VSS接點區域118之焊墊部121至少於V方向(圖26中V方向及H方向)設置於像素共有單元539之端部。此時，傳輸閘極TG1、TG2之貫通電極TGV1、TGV2之V方向之位置接近貫通電極120E之V方向之位置，傳輸閘極TG3、TG4之貫通電極TGV3、TGV4之V方向之位置接近貫通電極121E之V方向之位置(圖28)。因此，根據與上述實施形態之說明相同之理由，可增大於H方向延伸之半導體層200S之寬度(V方向之大小)。由此，可增大放大電晶體AMP之大小，且可抑制雜訊。
各者之像素電路210中，選擇電晶體SEL及放大電晶體AMP於H方向排列配置，於中間介置選擇電晶體SEL與絕緣區域212而在V方向相鄰之位置配置有重設電晶體RST(圖27)。FD轉換增益切換電晶體FDG於H方向與重設電晶體RST排列配置。VSS接點區域218於絕緣區域212呈島狀設置。例如，第3配線層W3於H方向延伸(圖30)，第4配線層W4於V方向延伸(圖31)。
具有此種第2基板200之攝像裝置1亦能獲得與上述實施形態之說明相同之效果。第2基板200之像素共有單元539之配置並不限定於上述實施形態及本變化例所說明之配置。例如，上述實施形態及變化例1所說明之半導體層200S亦可於H方向延伸。
＜5.變化例4＞ 圖32模式性表示上述實施形態之攝像裝置1之剖面構成之一變化例。圖32與上述實施形態中說明之圖3對應。本變化例中，攝像裝置1除了具有接點部201、202、301、302外，於與像素陣列部540之中央部對向之位置還具有接點部203、204、303、304。關於該點，本變化例之攝像裝置1不同於上述實施形態中說明之攝像裝置1。
接點部203、204設置於第2基板200，於與第3基板300之接合面露出。接點部303、304設置於第3基板300，於與第2基板200之接合面露出。接點部203與接點部303相接，接點部204與接點部304相接。即，該攝像裝置1中，第2基板200與第3基板300藉由接點部201、202、301、302連接，且藉由接點部203、204、303、304連接。
其次，使用圖33及圖34來說明該攝像裝置1之動作。圖33中，以箭頭表示自外部輸入至攝像裝置1之輸入信號、電源電位及基準電位之路徑。圖34中，以箭頭表示自攝像裝置1輸入至外部之像素信號之信號路徑。例如，經由輸入部510A輸入至攝像裝置1之輸入信號被傳送至第3基板300之列驅動部520，於列驅動部520形成列驅動信號。該列驅動信號經由接點部303、203被傳送至第2基板200。進而，該列驅動信號經由配線層200T內之列驅動信號線542而到達像素陣列部540之像素共有單元539各者。到達第2基板200之像素共有單元539之列驅動信號之中、傳輸閘極TG以外之驅動信號輸入至像素電路210，驅動像素電路210所含之各電晶體。傳輸閘極TG之驅動信號經由貫通電極TGV輸入至第1基板100之傳輸閘極TG1、TG2、TG3、TG4，驅動像素541A、541B、541C、541D。又，自攝像裝置1之外部供給至第3基板300之輸入部510A(輸入端子511)之電源電位及基準電位經由接點部303、203傳送至第2基板200，並經由配線層200T內之配線供給至像素共有單元539各者之像素電路210。基準電位進而經由貫通電極121E亦供給至第1基板100之像素541A、541B、541C、541D。另一方面，經第1基板100之像素541A、541B、541C、541D光電轉換之像素信號針對每個像素共有單元539傳送至第2基板200之像素電路210。基於該像素信號之像素信號經由垂直信號線543及接點部204、304自像素電路210傳送至第3基板300。該像素信號經第3基板300之行信號處理部550及圖像信號處理部560處理後，經由輸出部510B輸出至外部。
具有此種接點部203、204、303、304之攝像裝置1亦能獲得與上述實施形態之說明相同之效果。可根據經由接點部303、304之配線之連接目標、即第3基板300之電路等之設計而變更接點部之位置及數量等。
＜6.變化例5＞ 圖35表示上述實施形態之攝像裝置1之剖面構成之一變化例。圖35對應於上述實施形態中說明之圖6。本變化例中，於第1基板100設置具有平面構造之傳輸電晶體TR。關於該點，本變化例之攝像裝置1不同於上述實施形態中說明之攝像裝置1。
該傳輸電晶體TR僅由水平部分TGb構成傳輸閘極TG。換言之，傳輸閘極TG不具有垂直部分TGa，且與半導體層100S對向而設。
具有此種平面構造之傳輸電晶體TR之攝像裝置1亦能實現與上述實施形態之說明相同之效果。進而，藉由於第1基板100設置平面型之傳輸閘極TG，與於第1基板100設置縱型之傳輸閘極TG之情形相比，可使光電二極體PD形成得更接近半導體層100S之表面，藉此亦能增加飽和信號量(Qs)。又，與於第1基板100形成縱型之傳輸閘極TG之方法相比，於第1基板100形成平面型之傳輸閘極TG之方法的製造工序數少，亦不易因製造工序對光電二極體PD造成惡劣影響。
＜7.變化例6＞ 圖36表示上述實施形態之攝像裝置1個像素電路之一變化例。圖36對應於上述實施形態中說明之圖4。本變化例中，每1個像素(像素541A)設置一個像素電路210。即，像素電路210並非由複數個像素共有。關於該點，本變化例之攝像裝置1不同於上述實施形態中說明之攝像裝置1。
本變化例之攝像裝置1係將像素541A與像素電路210設置於彼此不同之基板(第1基板100及第2基板200)，該點與上述實施形態中說明之攝像裝置1相同。因此，本變化例之攝像裝置1亦能獲得與上述實施形態之說明相同之效果。
＜8.變化例7＞ 圖37表示上述實施形態中說明之像素分離部117之平面構成之一變化例。亦可於包圍像素541A、541B、541C、541D各者之像素分離部117設置間隙。即，像素541A、541B、541C、541D之全周並未完全被像素分離部117包圍。例如，於焊墊部120、121附近設置像素分離部117之間隙(參照圖7B)。
上述實施形態中，說明了像素分離部117具有貫通半導體層100S之FTI構造之例(參照圖6)，但像素分離部117亦可具有FTI構造以外之構成。例如，像素分離部117亦可設為不完全貫通半導體層100S，還可具有所謂之DTI(Deep Trench Isolation)構造。
＜9.實施形態2＞ ＜9.1實施形態2所欲解決之問題＞ 然而，將像素541內之浮動擴散部FD與像素電路210內之放大電晶體AMP之閘極之間作為FD配線FDL並藉由連接通孔連接。微細像素中，FD配線FDL之連接通孔之區域面積約為45%。其結果，像素電路210之有效區域變小，故而無法擴大放大電晶體AMP之配置面積。
又，將FD配線FDL與放大電晶體AMP之閘極之間之電容、FD配線FDL之連接通孔與並行設置之其他連接通孔、例如TG配線TGL或VSS配線VSS之間的電容，重疊至浮動擴散部FD之電容。因此，FD電容變大，電荷-電壓之轉換效率降低而無法減少讀出雜訊。
＜9.2實施形態2之概要＞ 因此，攝像裝置中，具有第1基板、第2基板、配線、及溝槽。第1基板具有像素，該像素具有光電二極體、及保存經上述光電二極體轉換之電荷之浮動擴散部。第2基板具有像素電路，且積層於上述第1基板，該像素電路將基於上述像素內之上述浮動擴散部所保存之上述電荷之像素信號讀出。配線於積層方向貫通上述第1基板與上述第2基板，將上述第1基板內之浮動擴散部與上述第2基板之上述像素電路內之放大電晶體之間電性連接。溝槽至少形成於上述第2基板，與上述配線並行設置，且深度為上述第2基板內之半導體層之厚度以上。
攝像裝置中，係與將第1基板內之浮動擴散部與第2基板之像素電路內之放大電晶體之間電性連接的配線並行地，於第2基板內形成溝槽，該溝槽之厚度為第2基板內之半導體層之厚度以上。其結果，減小配線之寄生電容，以提高電荷-電壓之轉換效率。
＜9.3實施形態2-1之具體例＞ ＜9.3.1實施形態2-1之構成＞ 圖38係表示實施形態2-1之攝像裝置1內之像素共有單元539之構成之一例的等效電路圖。攝像裝置1係將第1基板100、第2基板200、第3基板300積層之構造。第1基板100具有進行光電轉換之像素541。第2基板200具有將基於像素541輸出之電荷之像素信號讀出的像素電路210A。第3基板300具有對像素信號進行檢測之處理電路。像素共有單元539具有像素541、及像素電路210A。像素541具有4個光電二極體PD、傳輸經各光電二極體PD轉換之電荷之4個傳輸電晶體TR、及保存經傳輸電晶體TR傳輸之電荷之浮動擴散部FD。
像素電路210A例如具有重設電晶體RST、放大電晶體AMP、選擇電晶體SEL、電源線VDD、及垂直信號線(VSL)543。重設電晶體RST將浮動擴散部FD之電位重設為特定電位。放大電晶體AMP產生與浮動擴散部FD所保持之電荷之位準相應之電壓之信號作為像素信號。選擇電晶體SEL對放大電晶體AMP之汲極與垂直信號線543之連接進行控制。第1基板100之浮動擴散部FD藉由FD配線FDL而與第2基板200之像素電路210A內之放大電晶體AMP之閘極電性連接。
垂直信號線543將各像素電路210A、與配置於第3基板300之處理電路內之行信號處理部550電性連接。並且，行信號處理部550對自各像素電路210A出現於垂直信號線543之像素信號進行檢測。
攝像裝置1具有FD配線FDL，該FD配線FDL將第1基板100之像素541內之浮動擴散部FD與第2基板200之像素電路210A內之放大電晶體AMP之閘極連接。FD配線FDL由第1基板100與第2基板200之間之連接通孔形成。攝像裝置1具有溝槽T，該溝槽T與FD配線FDL並行設置，自第2基板200形成至第1基板100側。溝槽T處於其內部例如嵌入有導電性物質之狀態。
第2基板200上之像素電路210A內之放大電晶體AMP之源極、與由嵌入溝槽T內之導電性物質形成之屏蔽配線SL連接並設為相同電位。FD配線FDL與屏蔽配線SL之寄生電容減少為(1-(SF gain))倍，藉此可減小FD配線FDL之電容，提高電荷-電壓之轉換效率。
圖39係表示實施形態2-1之第1基板100與第2基板200之積層構造之一例的剖面模式圖。第1基板100內之半導體層100S與第2基板200之間之配線層100T例如由SiO2 等構成，具有於積層方向貫通配線層100T之貫通配線。第1基板100及第2基板200藉由貫通配線而彼此電性連接。
貫通配線具有：TG配線TGL，其與像素541內之傳輸電晶體TR之閘極(傳輸閘極TG)電性連接；及FD配線FDL，將像素電路210A內之放大電晶體AMP之閘極與浮動擴散部FD之連接焊墊連接。於配線層100T內之TG配線TGL與FD配線FDL之間形成有溝槽T。再者，溝槽T之深度為第2基板200之Si基板之厚度以上，其處於不對第1基板100上形成之浮動擴散部FD造成影響的範圍。藉由嵌入溝槽T內之例如摻雜多晶矽(Doped Polysilicon)或金屬等導電性材料而形成屏蔽配線SL。
圖40係表示第1基板100與第2基板200之積層構造之一例之模式圖。自配線層100T之表面(積層面)觀察屏蔽配線SL(溝槽T)之情形時，屏蔽配線SL係以FD配線FDL為中心呈圓狀形成於配線層100T之積層面上。即，與FD配線FDL並行設置之溝槽T係於FD配線FDL與並行於FD配線FDL設置之TG配線TGL電性隔離之狀態下，於配線裝置100T之積層面上以圓形狀包圍FD配線FDL之方式形成於該積層面。
＜9.3.2實施形態2-1之作用、效果＞ 實施形態2-1之攝像裝置1使屏蔽配線SL與將第1基板100與第2基板200之間貫通連接之FD配線FDL並行設置。進而，攝像裝置1中，第2基板200上之像素電路210A內之放大電晶體AMP之源極與屏蔽配線SL電性連接而設為相同電位。其結果，FD配線FDL與屏蔽配線SL之寄生電容減少為(1-(SF gain))倍，從而可減小FD配線FDL之電容，提高電荷-電壓之轉換效率。又，即便於使1根FD配線FDL與2根TG配線TGL並行設置之情形時，亦於各FD配線FDL與TG配線TGL之間、以及FD配線FDL與其他FD配線FDL之間配置屏蔽配線SL。其結果，藉由減小FD配線FDL之寄生電容，可提高電荷-電壓之轉換效率。
＜9.3.3實施形態2-1之變化例＞ 又，例示了以於自配線層100T之表面(積層面)觀察屏蔽配線SL之情形時，屏蔽配線SL以FD配線FDL為中心呈圓形狀構成之情形，但並不限定於此，而可適當地進行變更。圖41係表示第2基板200之面上之溝槽T1之配置構成之一例的模式圖，圖5X係表示第2基板200之面上之溝槽T2之配置構成之一例的模式圖。例如，自配線層100T之表面(積層面)觀察屏蔽配線SL之情形時，可為圖41所示之平行平板狀之溝槽T1，亦可為圖42所示之矩形形狀之溝槽T2，可適當地進行變更。
圖43係表示第2基板200之面上之溝槽T3之配置構成之一例的模式圖。又，只要於FD配線FDL與TG配線TGL之間在電性隔離之位置配置溝槽T即可，例如相對於圖43所示之FD配線FDL，配置寬長大於FD配線FDL之寬長的溝槽T3。圖44係表示第2基板200之面上之溝槽T4之配置構成之一例的模式圖。於圖44所示之FD配線FDL之對角線上配置TG配線TGL的情形時，亦可於位於FD配線FDL之對角線上之FD配線FDL與TG配線TGL之間配置溝槽T4，可適當地進行變更。
實施形態2-1之攝像裝置1中，例示了以將嵌入有導電性材料之溝槽T之屏蔽配線SL形成於配線層100T之情形。然而，亦可不向溝槽T內嵌入導電性材料，而是將空洞之溝槽T作為屏蔽配線SL形成於配線層100T，可適當地進行變更。
再者，選擇中之像素541係例示了例如於列方向配置之1～複數個像素541內以列單位被選擇之像素541。然而，非選擇中之像素541只要係選擇中之像素541以外之像素541即可，可適當地進行變更。
選擇中之像素541係例示以列單位被選擇之像素541，但例如亦可為於行方向配置之1～複數個像素541內以行單位被選擇之像素541，可適當地進行變更。
像素541構成為例如包含2×2之合計4個光電二極體PD，但並不限定於4個，只要1個以上即可，可適當地進行變更。
＜9.4實施形態2-2之具體例＞ ＜9.4.1實施形態2-2之構成＞ 實施形態2-2之攝像裝置1中，例示了於1根FD配線FDL與TG配線TGL之間配置有溝槽T之情形。然而，亦可於4根FD配線FDL與TG配線TGL之間配置溝槽T，關於其實施形態，以下作為實施形態2-2進行說明。再者，藉由對與實施形態2-1相同之構成附加相同符號，省略其構成及動作之重複說明。
圖45係表示實施形態2-2之第1基板100與第2基板200之積層構造之一例的剖面模式圖。配線層100T具有第1FD配線FDL1、第2FD配線FDL2、第1TG配線TGL1、及第2TG配線TGL2。
配線層100T具有第1溝槽T51、第2溝槽T52、第3溝槽T53。第1溝槽T51形成於第1TG配線TGL1與第1FD配線FDL1之間，將第1FD配線FDL1與第1TG配線TGL1電性隔離。第2溝槽T52形成於第2TG配線TGL2與第2FD配線FDL2之間，將第2TG配線TGL2與第2FD配線FDL2電性隔離。第3溝槽T53形成於第1FD配線FDL1與第2FD配線FDL2之間，將第1FD配線FDL1與第2FD配線FDL2電性隔離。
圖46A係表示第2基板200之面上之溝槽T5之配置構成之一例的模式圖。自配線層100T之表面(積層面)觀察溝槽T5之情形時，如圖46A所示，溝槽T5具有第1溝槽T51、第2溝槽T52、第3溝槽T53、第4溝槽T54、及第5溝槽T55。第1溝槽T51將第1FD配線FDL1與第1TG配線TGL1之間電性隔離，並將第3FD配線FDL3與第3TG配線TGL3之間電性隔離。第3溝槽T53將第1FD配線FDL1與第2FD配線FDL2之間電性隔離，並將第3FD配線FDL3與第4FD配線FDL4之間電性隔離。第2溝槽T52將第2FD配線FDL2與第2TG配線TGL2之間電性隔離，並將第4FD配線FDL4與第4TG配線TGL4之間電性隔離。圖47係表示溝槽T5之大致剖面形狀之一例之模式圖。又，溝槽T5如圖47所示亦可使表面(第2基板200)側之孔大小大於背面(第1基板100)側之孔大小，可適當地進行變更。
溝槽T之配置構成可適當地進行變更，亦可如圖46B～圖46H所示。圖46B係表示第2基板200之面上之溝槽T10之配置構成之一例之模式圖。亦可於圖46B所示之第1FD配線FDL1與各TG配線TGL1～4之對角線上配置L字狀之溝槽T10。該情形時，溝槽T10將第1FD配線FDL1與第1TG配線TGL1之間、第1FD配線FDL1與第2TG配線TGL2之間、第1FD配線FDL1與第3TG配線TGL3之間、以及第1FD配線FDL1與第4TG配線TGL4之間電性隔離。
又，圖46C係表示第2基板200之面上之溝槽T11之配置構成之一例的模式圖。如圖46C所示亦可藉由溝槽T11將各FD配線FDL1～4格子狀包圍。將FD配線FDL與鄰接之FD配線FDL之間、以及FD配線FDL與鄰接之TG配線TGL之間電性隔離。又，圖46D係表示第2基板200之面上之溝槽T12之配置構成之一例的模式圖。藉由溝槽T12將圖46D所示FD配線FDL1～4格子狀包圍。此時，設為將溝槽T12之十字狀之交叉部T12A之屏蔽省略的形狀。其結果，不僅可使FD配線FDL與鄰接之FD配線FDL之間、FD配線FDL與鄰接之TG配線TGL之間電性隔離，還能避免溝槽加工時之交叉部之加工深度變深之事態。
圖46E係表示第2基板200之面上之溝槽T13之配置構成之一例的模式圖。圖46E所示之溝槽T13具有十字溝槽T131、對角溝槽T132。十字溝槽T131將鄰接之FD配線FDL間電性隔離。對角溝槽T132將FD配線FDL與對角線上之TG配線TGL之間電性隔離。圖46F係表示第2基板200之面上之溝槽T14之配置構成之一例的模式圖。圖46F所示之溝槽T14具有十字溝槽T141、對角溝槽T142。十字溝槽T141將鄰接之FD配線FDL間電性隔離。對角溝槽T142將FD配線FDL與對角線上之TG配線TGL之間電性隔離。
圖46G係表示第2基板200之面上之溝槽T15之配置構成之一例的模式圖。圖46G所示之溝槽T15具有十字溝槽T151、對角溝槽T152。十字溝槽T151將鄰接之FD配線FDL間電性隔離。對角溝槽T152將FD配線FDL與對角線上之TG配線TGL之間電性隔離。此時，設為將十字溝槽T151之十字狀之交叉部T151A之屏蔽省略的形狀。其結果，不僅可使FD配線FDL與鄰接之FD配線FDL之間、FD配線FDL與鄰接之TG配線TGL之間電性隔離，還可避免溝槽加工時之交叉部T151A之加工深度變深之事態。
圖46H係表示第2基板200之面上之溝槽T16之配置構成之一例的模式圖。圖46H所示之溝槽T16具有十字溝槽T161、對角溝槽T162。十字溝槽T161將鄰接之FD配線FDL間電性隔離。對角溝槽T162將FD配線FDL與對角線上之TG配線TGL之間電性隔離。此時，設為將十字溝槽T161之十字狀之交叉部T161A之屏蔽省略的形狀。其結果，不僅可使FD配線FDL與鄰接之FD配線FDL之間、FD配線FDL與鄰接之TG配線TGL之間電性隔離，還可避免溝槽加工時之交叉部T161A之加工深度變深之事態。
＜9.4.2實施形態2-2之作用、效果＞ 即便於4根FD配線FDL1～FDL4與4根TG配線TGL1～TGL4並行設置之情形時，亦配置有將各FD配線FDL與TG配線TGL之間、FD配線FDL與其他FD配線FDL之間電性隔離的溝槽T5。其結果，可減小FD配線FDL之電容，提高電荷-電壓之轉換效率。
實施形態2-1之攝像裝置1中，例示了將嵌入有導電性材料之溝槽T所構成之屏蔽配線SL配置於配線層100T的情形。然而，作為嵌入溝槽T內之材料並不限定於導電性材料，例如亦可為氣體，關於其實施形態，以下作為實施形態2-3進行說明。
＜9.5實施形態2-3之具體例＞ ＜9.5.1實施形態2-3之構成＞ 圖48A係表示實施形態2-3之攝像裝置1內之像素共有單元539之構成之一例的等效電路圖，圖49係表示實施形態2-3之第1基板100與第2基板200之積層構造之一例的剖面模式圖。攝像裝置1具有：FD配線FDL，其將第1基板100內之半導體層100S與第2基板200之間之配線層100T貫通連接；及溝槽T6，其與自第2基板200形成至第1基板100側之FD配線FDL並行設置。
溝槽T6例如藉由充滿Air(1.00054)、N2(1.00057)、He(1.00052)或Ar(1.00007)等比介電常數(εs)低之氣體並密封而形成屏蔽配線SL1。藉由使用比介電常數低於SiO2 之比介電常數(3.9)之Air Gap，而可減小FD電容，提高電荷-電壓之轉換效率。
實施形態2-3之攝像裝置1中，係於FD配線FDL與TG配線TGL之間配置充滿了比介電常數低之氣體的溝槽T6，故而減小FD配線FDL之寄生電容，提高電荷-電壓之轉換效率。
再者，例示了溝槽T6以低介電常數氣體密封之情形，但亦可充滿低介電常數(Low-k)之絕緣膜材料，可適當地進行變更。
又，例示了溝槽T6之深度較第2基板200內之SiO2 深，設為不對第1基板100上之浮動擴散部FD造成影響之範圍之深度的情形。然而，並不限定於此，亦可與屏蔽配線SL相比，設為圖49所示之屏蔽配線SL1之溝槽T6之深度，可適當地進行變更。又，配線層100T例如例示了SiO2 ，但例如亦可為介電常數較SiO2 低(Low-k)之絕緣膜材料，可適當地進行變更。
＜9.5.2實施形態2-3之作用、效果＞ 實施形態2-3之攝像裝置1中，即便於1根FD配線FDL與2根TG配線TGL並行設置之情形時，亦配置將各FD配線FDL與TG配線TGL之間、FD配線FDL與其他FD配線FDL之間電性隔離之屏蔽配線SL1。其結果，可藉由減小FD配線FDL之寄生電容，提高電荷-電壓之轉換效率。
圖48B係表示實施形態2-3之攝像裝置內之像素共有單元之構成之另一例的等效電路圖。
圖48B之像素共有單元不同於圖48A之像素共有單元之方面在於，將放大電晶體AMP之背閘極連接於該放大電晶體AMP之源極。 藉此，放大電晶體AMP之閘極-源極間電壓Vgs變低，故而垂直信號線(行讀出線)543出現之重設位準之電位變高。
由行信號處理部550所含之負載電路決定垂直信號線(行讀出線)543之信號電位位準之下限時，藉由將放大電晶體AMP之背閘極與源極連接，可增大垂直信號線(行讀出線)543可處理之信號(像素信號)之振幅，從而可提高檢測精度。
＜10.實施形態3＞ ＜10.1實施形態3所欲解決之問題＞ 例如，將藉由光電二極體PD之光電轉換所得之電荷設為Qp、將浮動擴散部FD之FD電容設為Cfd、將源極隨耦電路之增益設為Gsf。該情形時，源極隨耦輸出電壓Vsf藉由Vsf＝Gsf*Qp/Cfd而算出。因此，相同光量下輸出電壓較大時，S/N(Signal/Noise，信號/雜訊)比良好。然而，若FD電容(Cfd)變大，則源極隨耦輸出電壓(Vsf)變小。因此，可藉由提高源極隨耦電路之增益(Gsf)而增大源極隨耦輸出電壓(Vsf)。然而，FD電容(Cfd)之寄生電容之影響較大，需要減小寄生電容。
＜10.2實施形態3之概要＞ 因此，攝像裝置具有第1基板、第2基板、配線、及屏蔽配線。第1基板具有像素，該像素具有光電二極體、及保持經上述光電二極體轉換之電荷之浮動擴散部。第2基板具有像素電路，且積層於上述第1基板，該像素電路將基於上述像素內之上述浮動擴散部所保持之上述電荷之像素信號讀出。配線將上述第1基板內之浮動擴散部與上述第2基板之上述像素電路內之放大電晶體之間電性連接，且形成於上述第1基板及上述第2基板。屏蔽配線於上述像素電路之井層與上述像素電路內之放大電晶體之井層之間電性分離之狀態下，將上述放大電晶體之閘極與該放大電晶體之源極之間電性連接，且與上述配線並行設置，同時屏蔽該配線。
攝像裝置中，藉由於像素電路之井層與放大電晶體之井層之間電性分離之狀態下，利用將放大電晶體之閘極與放大電晶體之源極之間電性連接的屏蔽配線，並行設置配線進行屏蔽。即，將放大電晶體之源極與放大電晶體之井層連接並設為相同電位，藉此消除基板偏壓效應，並將浮動擴散部振幅與放大電晶體之源極振幅之增益設為1。進而，藉由將引出放大電晶體之源極電位之屏蔽配線配置於配線周圍，使耦合於浮動擴散部之配線以與浮動擴散部相同之振幅動作。其結果，配線耦合電容降低，故而浮動擴散部之電容減小，電荷-電壓之轉換效率提高。
即，攝像裝置中，藉由降低配線之寄生電阻而減小浮動擴散部之電容，從而提高電荷-電壓之轉換效率。進而，可藉由屏蔽配線抑制與鄰接配線間之串擾。
＜10.3實施形態3-1之具體例＞ ＜10.3.1實施形態3-1之構成＞ 圖50A係表示實施形態3-1之第2基板200之複數個像素電路210B之構成之一例的等效電路圖。第2基板200包括全像素共通之共通p井層250、及每個像素541之放大電晶體AMP之獨立p井層251，藉由滿槽(FTI)T7將共通p井層250與獨立p井層251之間電性分離。
共通p井層250形成有各像素電路210B內之重設電晶體RST及選擇電晶體SEL。共通p井層250連接於GND電位，故而重設電晶體RST及選擇電晶體SEL之背閘極固定為GND電位。
相對於此，獨立p井層251形成有像素電路210B內之放大電晶體AMP。獨立p井層251連接於放大電晶體AMP之源極，故而獨立p井層251之電位追隨放大電晶體AMP之源極電位而變化。即，放大電晶體AMP之背閘極與源極電位為相同電位，故而源極隨耦電路之增益為1。
例如，於放大電晶體AMP之背閘極固定為GND電位之情形時，根據放大電晶體AMP之源極電位之變動而產生基板偏壓效應，源極隨耦電路之增益變成0.85左右之值。其結果，獨立p井層251追隨放大電晶體AMP之源極電位，故而藉由源極隨耦電路之增益增加17%，源極隨耦輸出電壓(Vsf)增加17%。
於垂直信號線(行讀出線)543分別連接有行信號處理部550，經由垂直信號線(行讀出線)543而讀出像素信號。
此處，說明行信號處理部550之構成。 圖50B係第1態樣之行信號處理部之概略構成方塊圖。 行信號處理部550例如具備：作為定電壓源構成之基準信號產生部551；AD轉換器552，基於自基準信號產生部551輸入之基準信號進行AD轉換；及作為電流源構成之負載電路LD；輸出作為與垂直信號線(行讀出線)543之電壓相應之像素資料之AD轉換輸出ADCOUT。 根據上述構成，可將讀出之像素信號轉換為數位資料並輸出。
圖50C係第2態樣之行信號處理部之概略構成方塊圖。 第2態樣之行信號處理部550係使用單斜率ADC構成。 行信號處理部550例如具備：RAMP產生電路553，其產生並輸出RAMP波形；比較器554，其對經由垂直信號線(行讀出線)543讀出之像素信號之電壓與RAMP波形之電壓進行比較，並輸出比較結果信號；計數器555，其於比較器554之比較結果信號之位準例如為“H”位準之情形時遞增計數；以及鎖存器556，其每隔特定時間獲取計數器555之計數值，並輸出作為與垂直信號線(行讀出線)543之電壓相應之像素資料之AD轉換輸出ADCOUT。 藉由上述構成，亦能將讀出之像素信號轉換為數位資料並輸出。
此處，說明上述比較器554之電路構成例。 圖50D係比較器之第1構成例之說明圖。 如圖50D所示，比較器554具備P型之MOS(PMOS)電晶體PT11、PT12、N型之MOS( NMOS)電晶體NT11、NT12、電容器C11、C12及開關SW11、SW12。
於上述構成中，PMOS電晶體PT11之源極及PMOS電晶體PT12之源極連接於高電位側電源VDD。 PMOS電晶體PT11之汲極連接於NMOS電晶體NT11之汲極。
又，PMOS電晶體PT11之汲極與閘極連接，其連接點連接於PMOS電晶體12之閘極。 PMOS電晶體PT12之汲極連接於NMOS電晶體NT12之汲極，其連接點為輸出端子OUT1。
NMOS電晶體NT11與NMOS電晶體NT12之源極彼此連接，其連接點連接於NMOS電晶體NT13之汲極。 進而，NMOS電晶體NT13之汲極連接於低電位側電源GND。
又，電容器C11之一端子連接有NMOS電晶體NT11之閘極，另一端子係被輸入RAMP信號之輸入端子。 進而，NMOS電晶體NT12之閘極連接於電容器C12之一端子，另一端子係被輸入像素信號VSL之輸入端子。
其等之結果為，比較器554藉由PMOS電晶體PT11、PT12構成電流鏡電路，藉由NMOS電晶體NT11、NT12作為以NMOS電晶體NT13為電流源之差動比較電路動作。
圖50E係比較器之第2構成例之說明圖。 比較器554如圖50E所示具備PMOS電晶體PT21～PT23、NMOS電晶體NT21、NT22、電容器C21～C23及開關SW21、SW22。
上述構成中，NMOS電晶體NT21之源極及NMOS電晶體NT22之源極連接於低電位側電源GND。 NMOS電晶體NT22之汲極連接於NMOS電晶體NT22之閘極及PMOS電晶體PT22之汲極。
NMOS電晶體NT22之汲極連接於PMOS電晶體PT23之汲極及輸出端子OUT1。 PMOS電晶體PT22之源極連接於PMOS電晶體PT23之源極及PMOS電晶體PT21之汲極。PMOS電晶體PT21之源極連接於高電位側電源VDD。
並且，藉由NMOS電晶體NT21及NMOS電晶體NT22構成電流鏡電路。
進而，於電容器C21之一端子連接有PMOS電晶體PT22之閘極，另一端子係被輸入像素信號VSL之輸入端子。 又，於電容器C22之一端子連接有PMOS電晶體PT22之閘極，另一端子係被輸入RAMP信號之輸入端子。
並且，該等電容器C21及C22作為輸入電容發揮功能。 該等結果為，藉由PMOS電晶體PT21～PT23構成差動比較電路，以電路整體之形式作為比較器發揮功能。
圖50F係比較器之第3構成例之說明圖。 比較器554如圖50F所示具備PMOS電晶體PT31、NMOS電晶體NT31、NT32、電容器C31、C32及開關SW31。
上述構成中，NMOS電晶體NT31之汲極連接於高電位側電源VDD，源極連接於PMOS電晶體PT31之源極。 PMOS電晶體PT31之汲極連接於NMOS電晶體PT32之汲極及輸出端子OUT1。
NMOS電晶體PT32之源極連接於低電位側電源GND。 進而，於PMOS電晶體PT31之閘極-汲極端子間連接有開關SW31。
又，於電容器C31之一端子連接有PMOS電晶體PT31之閘極，另一端子係被輸入像素信號VSL之輸入端子。 又，於電容器C32之一端子連接有PMOS電晶體PT31之閘極，另一端子係被輸入RAMP信號之輸入端子。
並且，該等電容器C31及C32係作為輸入電容發揮功能。 該等結果為，藉由PMOS電晶體PT31及NMOS電晶體NT31、NT32之分壓比構成比較電路，以電路整體之方式作為比較器發揮功能。
其次，對第3態樣之行信號處理部進行說明。 圖50G係第3態樣之行信號處理部之概略構成方塊圖。 本第3態樣之行信號處理部550例如具備：RAMP產生電路557，其產生並輸出RAMP波形；比較器558，其對經由垂直信號線(行讀出線)543讀出之像素信號之電壓與RAMP波形之電壓進行比較，輸出比較結果信號；計數器559，其於比較器558之比較結果信號之位準例如為“H”位準之情形時遞增計數；以及鎖存器560，其每隔特定時間獲取計數器559之計數值，並輸出作為與垂直信號線(行讀出線)543之電壓相應之像素資料的AD轉換輸出ADCOUT。
本第3態樣之行信號處理部550中，採用如下構成：起因於負載電路LD產生之電流經由比較器558而連接於垂直信號線(行讀出線)543，藉由於負載電路LD流通之電流對構成像素之放大電晶體AMP及比較器558同時施加偏壓電流，故而實現消耗電流之削減。
圖50H係第3態樣之比較器之構成例之說明圖。 比較器558如圖50H所示具備PMOS電晶體PT41、電容器C41、開關SW41及負載電路LD。
上述構成中，PMOS電晶體PT41之源極係被輸入像素信號VSL之輸入端子，汲極連接於負載電路LD及輸出端子OUT1。
進而，於PMOS電晶體PT41之閘極-汲極端子間連接有開關SW41。 電容器C41之一端子連接於PMOS電晶體PT41之閘極，另一端子係被輸入RAMP信號之輸入端子。
並且，電容器C41作為輸入電容發揮功能。 該等結果為，構成輸出與PMOS電晶體PT41之閘極-源極間電壓相應之輸出信號之比較電路，以電路整體之方式作為比較器發揮功能。
其次，對第4態樣之行信號處理部進行說明。 圖50I係第4態樣之行信號處理部之概略構成方塊圖。 本第4態樣之行信號處理部550具備：負載電路LD；前置電路561，其起因於負載電路LD產生之電流連接於垂直信號線(行讀出線)543；基準信號產生部562，例如作為定電壓源構成；以及AD轉換器563，其基於自基準信號產生部562輸入之基準信號進行AD轉換。
此處，對前置電路561之構成例進行說明。 圖50J係前置電路之構成例之說明圖。 前置電路561如圖50J所示具備PMOS電晶體PT51、電容器C51、C52及負載電路LD。
上述構成中，PMOS電晶體PT51之源極係被輸入像素信號VSL之輸入端子，汲極連接於負載電路LD及輸出端子OUT1。 進而，於PMOS電晶體PT41之閘極-汲極端子間，連接有電容器C52。該電容器C52作為反饋電容發揮功能。 又，電容器C51作為基準電容發揮功能，電容器C51之一端子連接於PMOS電晶體PT41之閘極，另一端子連接於低電位側電源GND。 該前置電路561作為電流複用列放大器(CRCA：Current Reuse Column Amp)而構成。 根據上述構成，根據輸入至PMOS電晶體PT51之源極之像素信號VSL，PMOS電晶體PT51之閘極-源極間電壓發生變動，PMOS電晶體PT51之汲極電流發生變化。與該汲極電流相應之輸出電壓Vout經由PMOS電晶體PT51之汲極而自輸出端子OUT1輸出。
如以上所說明，前置電路561作為有效輸出與像素信號VSL相應之輸出信號之比較電路發揮功能，以電路整體之方式作為放大器發揮功能。
圖51係表示實施形態3-1之第1基板100與第2基板200之積層構造之一例的剖面模式圖。第1基板100具有光電二極體PD、傳輸電晶體TR、及浮動擴散部FD。第2基板200上之像素電路210B具有重設電晶體RST、放大電晶體AMP、選擇電晶體SEL、及FD配線FDL。包含第1基板100上之複數個層(M1～M3)之配線層100T、與包含第2基板200上之複數個(MP～M1)層之配線層200T之間藉由Cupper-Cupper結合CC而連接。
配線層100T、200T自第1基板100貫通至第2基板200，配置有將第1基板100上之每個像素541之浮動擴散部FD與第2基板200上之像素電路210B內之放大電晶體AMP連接的FD配線FDL。
第2基板200上之獨立p井層251之每個像素541之放大電晶體AMP藉由滿槽T7而與共通p井層250電性分離。放大電晶體AMP之閘極與FD配線FDL連接，放大電晶體AMP之汲極與獨立p井層251連接，放大電晶體AMP之源極與選擇電晶體SEL之汲極連接。又，放大電晶體AMP之源極與FD配線FDL並行設置，與將配線層100T及配線層200T內之各層連接之屏蔽配線SL2電性連接。
屏蔽配線SL2係放大電晶體AMP之源極電位(＝放大電晶體AMP之背閘極電位)之配線。屏蔽配線SL2以覆蓋FD配線FDL之方式配置。屏蔽配線SL2配置為：浮動擴散部FD與放大電晶體AMP之源極之耦合電容較大，且浮動擴散部FD與浮動擴散部FD以外之配線之耦合電容變得極小。屏蔽配線SL2以如下方式屏蔽配置：經由第1基板100之配線層100T與第2基板200之配線層200T之間的結合部CC而自配線層200T延伸至配線層100T，並覆蓋FD配線FDL。
獨立p井層251連接於放大電晶體AMP之源極，故而獨立p井層251之電位追隨放大電晶體AMP之源極電位而變化。即，放大電晶體AMP之背閘極與源極電位為相同電位，故而源極隨耦電路之增益為1。放大電晶體AMP之閘極電位振幅與源極電位振幅相等。即，追隨FD配線FDL之浮動擴散部FD電位之變化量，屏蔽配線SL2之電位亦發生變化。因此，FD配線FDL與屏蔽配線SL2之間不產生電荷之異動，兩者間之電容值降低。其結果為，即便FD配線FDL與屏蔽配線SL2之耦合變大，亦能作為實際之讀出動作時之浮動擴散部FD之電容忽略。並且，由於以FD配線FDL與其他配線之耦合變得極小之方式配置，故而浮動擴散部FD之電容為較小值。即，浮動擴散部FD電容之寄生電容變小，故而可增大源極隨耦輸出電壓Vsf。
又，由於鄰接之每個像素541之FD配線FDL間配置有屏蔽配線SL2，故而可藉由屏蔽配線SL2來屏蔽各FD配線FDL。其結果為，可抑制鄰接之FD配線FDL間之串擾之產生。
若屏蔽FD配線FDL之周圍，則該節點之電位以與浮動擴散部FD之電位相同之振幅跟隨，故而配線間電容為零，從而可減少FD電容。
於藉由滿槽T7將每個像素541之放大電晶體AMP之獨立p井層251分離之狀態下，將放大電晶體AMP之源極與獨立p井層251連接並設為相同電位。其結果為，消除基板偏壓效應，將浮動擴散部FD電位之振幅與放大電晶體AMP之源極電位振幅之增益設為1。
藉由引出放大電晶體AMP之源極電位之屏蔽配線SL2覆蓋FD配線FDL之周圍，故而耦合於浮動擴散部FD之配線以與浮動擴散部FD相同之振幅動作。其結果為，配線耦合電容為零，故而可減小浮動擴散部FD電容，提高電荷-電壓之轉換效率。
圖52係表示像素電路210B之平面構成之一例之模式圖。像素電路210B於藉由滿槽T7將共通p井層250與獨立p井層251電性分離之狀態下，於共通p井層250配置重設電晶體RST及選擇電晶體SEL，於獨立p井層251配置放大電晶體AMP。再者，重設電晶體RST及選擇電晶體SEL之共通p井層250係固定為GND電位。
圖53係表示於圖52所示之像素電路210B之表面重疊FD配線FDL及屏蔽配線SL2之平面構成之一例的模式圖。FD配線FDL將像素541內之浮動擴散部FD、放大電晶體AMP之閘極、及重設電晶體RST之源極電性連接。進而，屏蔽配線SL2將放大電晶體AMP之源極與選擇電晶體SEL之汲極電性連接，並將獨立p井層251與放大電晶體AMP之源極電性連接。電性連接於放大電晶體AMP之源極電位之屏蔽配線SL2以覆蓋FD配線FDL之周圍的方式配置，以兩者之耦合變大之方式佈局。
＜10.3.2實施形態3-1之作用、效果＞ 攝像裝置1中，藉由將共通p井層250與放大電晶體AMP之獨立p井層251之間電性分離，且將放大電晶體AMP之閘極與放大電晶體AMP之源極之間連接的屏蔽配線SL2，而屏蔽FD配線FDL。即，藉由將放大電晶體AMP之源極與放大電晶體AMP之獨立p井層251連接並設為相同電位，而消除基板偏壓效應，並將浮動擴散部FD振幅與放大電晶體AMP之源極振幅之增益設為1。進而，藉由將引出放大電晶體AMP之源極電位之屏蔽配線SL2配置於FD配線FDL之周圍，耦合於浮動擴散部FD之配線以與浮動擴散部FD相同之振幅動作。其結果為，配線耦合電容降低，故而減小FD電容，提高電荷-電壓之轉換效率。
即，攝像裝置1中，藉由降低FD配線FDL之寄生電阻而減小FD電容之電容，從而提高電荷-電壓之轉換效率。進而，可藉由屏蔽配線SL2抑制鄰接浮動擴散部FD間之串擾。
再者，實施形態3-1中，作為用於將放大電晶體AMP之p井層個別地分離之構造，例示了滿槽分離，但並不限定於此，只要能將p井層個別分離，則亦可為其他構件。
屏蔽配線SL2將連接第2基板200內之放大電晶體AMP與第1基板100內之浮動擴散部FD之間的FD配線FDL之內、通過第2基板200及第1基板100之FD配線FDL之部分屏蔽。將FD配線FDL之內、通過第1基板100之配線層100T及第2基板200之配線層200T的FD配線FDL之部分屏蔽。然而，屏蔽配線SL2亦可將FD配線FDL之內、通過第2基板200之配線層200T之FDL配線FDL之部分屏蔽，關於其實施形態，以下作為實施形態3-2進行說明。
＜10.4實施形態3-2之具體例＞ ＜10.4.1實施形態3-2之構成＞ 圖54係表示實施形態3-2之第1基板100與第2基板200之積層構造之一例的剖面模式圖。實施形態3-2中，例如係例示於像素大小縮小之情形時，配線層100T與配線層200T之間之結合部CC之配置數產生限制的情形。配線層100T及配線層200T具有自第1基板100側向第2基板200貫通之FD配線FDL。FD配線FDL將第1基板100之浮動擴散部FD、與第2基板200上之像素電路210內之放大電晶體AMP之閘極電性連接。屏蔽配線SL2將FD配線FDL之內、通過第2基板200內之配線層200T之FDL配線FDL之部分屏蔽。
＜10.4.2實施形態3-2之作用、效果＞ 於像素541之大小縮小而於結合部CC之配置數產生限制之情形時，屏蔽配線SL2僅屏蔽位於第2基板200側之配線層200T之FD配線FDL。例如，於1像素僅配置1個結合部CC之情形時，FD配線FDL雖可貫通配線層100T及配線層200T將其等連接，但放大電晶體AMP之源極電位無法延伸至第1基板100側之配線層100T。該情形時，係以僅第2基板200內之配線層200T覆蓋FD配線FDL之方式配置屏蔽配線SL2。其結果為，於第1基板100側無法獲得配線層100T之浮動擴散部FD電容之減少效果，相比於實施形態3-1，FD電容略微變大。然而，可獲得第2基板200側之配線層200T之FD電容之減少效果。即便像素縮小亦能應對。
＜10.5實施形態3-3之具體例＞ ＜10.5.1實施形態3-3之構成＞ 圖55係表示實施形態3-3之第2基板200之複數個像素電路210C及210D之構成之一例的等效電路圖。像素電路210C藉由滿槽T8而將配置於行方向鄰接之複數個像素電路541之放大電晶體AMP群之獨立p井層251A、與配置於行方向鄰接之重設電晶體RST及選擇電晶體SEL群之共通p井層250電性分離。又，像素電路210D係與像素電路210C不同之列。並且，像素電路210D藉由滿槽T8而將配置於行方向鄰接之複數個像素之放大電晶體AMP群之獨立p井層251A、與配置於行方向鄰接之重設電晶體RST及選擇電晶體SEL群之共通p井層250電性分離。
同時讀出之放大電晶體AMP係於列方向鄰接之放大電晶體AMP。因此，於將像素541以列單位依序讀出之情形時，放大電晶體AMP讀出像素信號之期間，不會同時讀出於行方向鄰接之放大電晶體AMP之像素信號。因此，於列方向鄰接之放大電晶體AMP之獨立p井層251A為分離之狀態下，使於行方向鄰接之放大電晶體AMP之獨立p井層251A共通化。即，於行方向鄰接之放大電晶體AMP群之井層電位共通，下一列之於行方向鄰接之放大電晶體AMP群之井層電位亦共通。
因此，於像素電路210C1之放大電晶體AMP讀出像素信號之期間，該行之像素電路210C2及210C3之放大電晶體AMP群之井層電位係與像素電路210C1之放大電晶體AMP之源極電位為相同電位。進而，像素電路210C2及210C3之放大電晶體AMP之井層電位亦與像素電路210C1之放大電晶體AMP之源極電位為相同電位。然而，行方向鄰接之其他像素電路210C2及210C3之放大電晶體AMP由於為非讀出期間，故而選擇電晶體SEL斷開，不作為放大電路動作，故而並無特別影響。
將像素541以列單位依序讀出之情形時，例如，與像素電路210C1之放大電晶體AMP同時讀出者可謂係於列方向鄰接之像素電路210D1之放大電晶體AMP。因此，根據像素信號量，像素電路210C1之放大電晶體AMP之井層電位、與列方向鄰接之像素電路210D1之放大電晶體AMP之井層電位變成不同電位，故而兩者之井層必須分離。即，必須將同時讀出之像素541彼此之井層分離，未同時讀出之像素541彼此之井層即便共通亦無問題。
＜10.5.2實施形態3-3之作用、效果＞ 因此，即便於像素541之縮小化等導致無法對每1個像素獨立地分離p井層之情形時，藉由僅於列方向分離，亦能獲得與實施例2-2相同之效果。
＜10.6實施形態3-4之具體例＞ ＜10.6.1實施形態3-4之構成＞ 實施形態3-4之攝像裝置例如係具備全域快門用之電荷保持部之像素之攝像裝置。全域快門方式係指基本上同時開始所有像素之曝光，並同時結束所有像素之曝光之全域曝光之方式。此處，所有像素係指圖像出現之部分之所有像素，虛設像素等除外。又，只要充分小至時間差或圖像變形不會成為問題之程度，則並非所有像素同時曝光，而是以複數列(例如數十列)單位進行全域曝光，同時移動進行全域曝光之區域的方式亦包含於全域快門方式。又，並非對圖像出現之部分之所有像素，而是對特定區域之像素進行全域曝光之方式亦包含於全域快門方式。
圖56係表示實施形態3-4之全域快門方式之攝像裝置之像素共有單元400之構成之一例的等效電路圖。全域快門方式之攝像裝置內之像素共有單元400具有像素410、及像素電路420。像素410具有光電二極體411、電荷保持部412、傳輸電晶體TR413、及溢流電晶體414。進而，像素電路420具有重設電晶體RST42、放大電晶體AMP42、選擇電晶體SEL42、及浮動擴散部FD42。
重設電晶體RST42藉由連接於電源VDD之汲極、及連接於浮動擴散部FD42之源極。重設電晶體RST42根據施加於其閘極電極之驅動信號，使浮動擴散部FD42初始化、即重設。例如，若重設電晶體RST42藉由驅動信號而接通，則浮動擴散部FD42之電位被重設為電源VDD之電壓位準。即，進行浮動擴散部FD42之初始化。
浮動擴散部FD42將經由傳輸電晶體413及電荷保持部412而自光電二極體PD分別傳輸之電荷轉換為電氣信號(例如電壓信號)並輸出。於浮動擴散部FD42連接有重設電晶體RST42，且經由放大電晶體AMP42及選擇電晶體SEL42而連接有垂直信號線VSL。
放大電晶體AMP42輸出與浮動擴散部FD42之電相位應之電氣信號。放大電晶體AMP42例如構成設置於行信號處理部之定電流源及源極隨耦電路。選擇電晶體SEL42於該像素被選擇時接通，將自浮動擴散部FD42經由放大電晶體AMP42後之電氣信號通過垂直信號線VSL輸出至行信號處理部。
此種全域快門方式之攝像裝置內之像素共有單元400係將像素410形成於第1基板100、將像素電路420形成於第2基板200，並藉由FD配線FDL將像素410與像素電路420之間連接。
第2基板200包括所有像素共通之共通p井層、及每個放大電晶體AMP42之獨立p井層，並藉由滿槽(FTI)將共通p井層與獨立p井層之間電性分離。共通p井層中，形成有各像素電路420內之重設電晶體RST42及選擇電晶體SEL42。共通p井層連接於GND電位，故而重設電晶體RST42及選擇電晶體SEL42之背閘極係固定為GND電位。
相對於此，獨立p井層形成有像素電路420內之放大電晶體AMP42。獨立p井層連接於放大電晶體AMP42之源極，故而獨立p井層之電位追隨放大電晶體AMP42之源極電位而變化。即，放大電晶體AMP42之背閘極與源極電位為相同電位，故而源極隨耦電路之增益為1。
即，放大電晶體AMP42之閘極電位振幅與源極電位振幅相等。即，屏蔽配線SL4之電位亦追隨FD配線FDL之FD電位之變化量而變化。因此，FD配線FDL與屏蔽配線SL4之間不產生電荷之異動，兩者間之電容值降低。因此，即便FD配線FDL與屏蔽配線SL4之耦合較大，亦能作為實際之讀出動作時之FD電容而忽略。並且，由於以FD配線FDL與其他配線之耦合變得極小之方式配置，故而FD電容變成較小值。即，FD電容之寄生電容變小，故而可增大源極隨耦輸出電壓Vsf。
＜10.6.2實施形態3-4之作用、效果＞ 實施形態3-4之全域快門方式之攝像裝置內之像素共有單元400係共通p井層與放大電晶體AMP42之獨立p井層之間電性分離之狀態。進而，像素共有單元400藉由將放大電晶體AMP42之閘極與放大電晶體AMP42之源極之間連接的屏蔽配線SL4，而屏蔽FD配線FDL。即，藉由將放大電晶體AMP42之源極與放大電晶體AMP42之獨立p井層連接並設為相同電位，而消除基板偏壓效應，將FD振幅與放大電晶體AMP42之源極振幅之增益設為1。進而，藉由利用引出放大電晶體AMP42之源極電位之屏蔽配線SL4屏蔽FD配線FDL之周圍，耦合於浮動擴散部FD之配線以與浮動擴散部FD相同之振幅動作。其結果為，配線耦合電容降低，故而減小FD電容，提高電荷-電壓之轉換效率。
即，全域快門方式之攝像裝置內之像素共有單元400中，藉由降低FD配線FDL之寄生電阻而抑制FD電容之增加，同時提高電荷-電壓之轉換效率，從而提高像素信號之S/N比。而且，藉由屏蔽配線SL4可抑制鄰接浮動擴散部FD間之串擾。
＜10.7實施形態3-5之具體例＞ ＜10.7.1實施形態3-5之構成＞ 圖57係表示實施形態3-5之記憶體保存型之全域快門方式之攝像裝置之像素共有單元400A之構成之一例的等效電路圖。像素共有單元400A具有像素PX1及PX4、以及像素電路420A。像素PX1具有光電二極體PD1、第1～第3傳輸電晶體TR1A～TR1C、電荷保持部MEM1、排出電晶體OFG1、排出部OFD1及緩衝器BUF1。第1傳輸電晶體TR1A包含傳輸閘極TRZ1，第2傳輸電晶體TR1B包含傳輸閘極TRY1及傳輸閘極TRX1，第3傳輸電晶體TR1C包含傳輸閘極TRG1。
同樣地，像素PX4具有光電二極體PD4、第1～第3傳輸電晶體TR4A～TR4C、電荷保持部MEM4、排出電晶體OFG4、排出部OFD4及緩衝器BUF4。第1傳輸電晶體TR4A包含傳輸閘極TRZ4，第2傳輸電晶體TR4B包含傳輸閘極TRY4及傳輸閘極TRX4，第3傳輸電晶體TR4C包含傳輸閘極TRG4。
進而，像素PX1及像素PX4共有電源VDD1、VDD2、浮動擴散部FD14、重設電晶體RST14、放大電晶體AMP14、及選擇電晶體SEL14等之像素電路420A。
該例中，第1～第3傳輸電晶體TR1A～TR1C、第1～第3傳輸電晶體TR4A～TR4C係設為N型之MOS電晶體。又，重設電晶體RST14、放大電晶體AMP14及選擇電晶體SEL14亦設為N型之MOS電晶體。該等第1～第3傳輸電晶體TR1A～TR1C、第1～第3傳輸電晶體TR4A～TR4C之各閘極電極，基於系統控制部之驅動控制而被垂直驅動部及水平驅動部供給驅動信號。又，重設電晶體RST14、放大電晶體AMP14、及選擇電晶體SEL14之各閘極電極，分別基於系統控制部之驅動控制而被垂直驅動部及水平驅動部供給驅動信號。其等之驅動信號係高位準之狀態變成主動狀態(接通狀態)，低位準之狀態變成非主動狀態(斷開狀態)之脈衝信號。再者，以下將驅動信號變成主動狀態亦稱為將驅動信號接通，將驅動信號變成非主動狀態亦稱為將驅動信號斷開。
光電二極體PD1、PD4係例如包括PN接面之光電二極體之光電轉換元件，其構成為接收來自被攝體之光，藉由光電轉換產生與其受光量相應之電荷並蓄積。
電荷保持部MEM1、MEM4分別設置於光電二極體PD1、PD4與浮動擴散部FD14之間。進而，電荷保持部MEM1、MEM4係於為了實現全域快門功能將光電二極體PD1、PD4產生並蓄積之電荷傳輸至浮動擴散部FD14的期間，臨時保持其電荷之區域。
第1傳輸電晶體TR1A及第2傳輸電晶體TR1B依序配置於光電二極體PD1與電荷保持部MEM1之間。第3傳輸電晶體TR1C配置於電荷保持部MEM1與浮動擴散部FD14之間。第1傳輸電晶體TR1A及第2傳輸電晶體TR1B構成為，根據施加於其閘極電極之驅動信號，將蓄積於光電二極體PD1之電荷傳輸至電荷保持部MEM1。
同樣地，第1傳輸電晶體TR4A及第2傳輸電晶體TR4B依序配置於光電二極體PD4與電荷保持部MEM4之間。第3傳輸電晶體TR4C配置於電荷保持部MEM4與浮動擴散部FD14之間。第1傳輸電晶體TR4A及第2傳輸電晶體TR4B構成為，根據施加於其閘極電極之驅動信號，將蓄積於光電二極體PD4之電荷傳輸至電荷保持部MEM4。
第3傳輸電晶體TR1C及第3傳輸電晶體TR4C根據施加於閘極電極之驅動信號，將臨時保持於電荷保持部MEM1及電荷保持部MEM4的電荷傳輸至浮動擴散部FD14。
像素PX1、PX4中，例如將第2傳輸電晶體TR1B、TR4B斷開，將第3傳輸電晶體TR1C、TR4C接通。該情形時，分別保持於電荷保持部MEM1、MEM4之電荷經由第3傳輸電晶體TR1C、TR4C而傳輸至浮動擴散部FD14。
緩衝器BUF1、BUF4分別係形成於第1傳輸電晶體TR1A與第2傳輸電晶體TR1B之間之電荷蓄積區域。重設電晶體RST14具有連接於電源VDD1之汲極及連接於浮動擴散部FD14之源極。重設電晶體RST14根據施加於其閘極電極之驅動信號，使浮動擴散部FD14初始化、即重設。例如，若重設電晶體RST14藉由驅動信號而接通，則浮動擴散部FD14之電位被重設為電源VDD1之電壓位準。即，進行浮動擴散部FD14之初始化。
浮動擴散部FD14將經由第1～第3傳輸電晶體TR1A～TR1C、TR4A～TR4C及電荷保持部MEM1、MEM4而自光電二極體PD1、PD4分別傳輸之電荷轉換為電氣信號(例如電壓信號)並輸出。浮動擴散部FD14連接有重設電晶體RST14，且經由放大電晶體AMP14及選擇電晶體SEL14而連接有垂直信號線VSL117。
放大電晶體AMP14輸出與浮動擴散部FD14之電相位應之電氣信號。放大電晶體AMP14例如構成設置於行信號處理部之定電流源及源極隨耦電路。選擇電晶體SEL14於該像素PX被選擇時接通，將自浮動擴散部FD14經由放大電晶體AMP14後之電氣信號通過垂直信號線VSL117輸出至行信號處理部。
像素PX1、PX4作為光電二極體PD1、PD4之電荷之傳輸目的地，除了具備浮動擴散部FD14外，還分別具備排出部OFD1、OFD4。排出電晶體OFG1配置於第1傳輸電晶體TR1A與第2傳輸電晶體TR1B之間，排出電晶體OFG4配置於第1傳輸電晶體TR4A與第2傳輸電晶體TR4B之間。
排出電晶體OFG1具有連接於排出部OFD1之汲極、及連接於將第1傳輸電晶體TR1A與第2傳輸電晶體TR1B連接之配線的源極。同樣地，排出電晶體OFG4具有連接於排出部OFD4之汲極、及連接於將第1傳輸電晶體TR4A與第2傳輸電晶體TR4B連接之配線的源極。排出電晶體OFG1、OFG4根據施加於各者之閘極電極之驅動信號，使光電二極體PD1、PD4初始化、即重設。所謂將光電二極體PD1、PD4重設，係指使光電二極體PD1、PD4空乏化。
又，排出電晶體OFG1、OFG4分別形成溢流匯流排，將自光電二極體PD1、PD4溢出之電荷分別排出至排出部OFD1、OFD4。如此，本實施形態之像素PX1、PX4中，排出電晶體OFG1、OFG4可將光電二極體PD1、PD4直接重設。
像素PX1及像素PX4與浮動擴散部FD14配置於第1基板100，重設電晶體RST14、放大電晶體AMP14及選擇電晶體SEL14等之像素電路420A配置於第2基板200。進而，藉由FD配線FDL將第1基板100之浮動擴散部FD與第2基板200之放大電晶體AMP14之閘極之間連接。
第2基板200包括所有像素共通之共通p井層、像素之每個放大電晶體AMP14之獨立p井層，藉由滿槽(FTI)將共通p井層與獨立p井層之間電性分離。共通p井層中，形成有各像素電路420內之重設電晶體RST14及選擇電晶體SEL14。共通p井層連接於GND電位，故而重設電晶體RST14及選擇電晶體SEL14之背閘極係固定為GND電位。
相對於此，獨立p井層形成有像素電路420內之放大電晶體AMP14。獨立p井層連接於放大電晶體AMP14之源極，故而獨立p井層之電位追隨放大電晶體AMP14之源極電位而變化。即，放大電晶體AMP14之背閘極與源極電位變成相同電位，故而源極隨耦電路之增益為1。
即，放大電晶體AMP14之閘極電位振幅與源極電位振幅相等。即，屏蔽配線SL5之電位亦追隨FD配線FDL之FD電位之變化量而變化。因此，FD配線FDL與屏蔽配線SL5之間不產生電荷之異動，兩者間之電容值降低。因此，即便FD配線FDL與屏蔽配線SL5之耦合較大，亦能作為實際之讀出動作時之FD電容而忽略。並且，由於以FD配線FDL與其他配線之耦合變得極小之方式配置，故而FD電容變成較小值。即，FD電容之寄生電容變小，故而可增大源極隨耦輸出電壓Vsf。
＜10.7.2實施形態3-5之作用、效果＞ 實施形態3-5之記憶體保存型之全域快門方式之攝像裝置內之像素共有單元400A係處於共通p井層與放大電晶體AMP之獨立p井層之間電性分離的狀態。像素共有單元400A藉由將放大電晶體AMP14之閘極與放大電晶體AMP14之源極之間連接的屏蔽配線SL5，而屏蔽FD配線FDL。即，藉由將放大電晶體AMP14之源極與放大電晶體AMP14之獨立p井層連接並設為相同電位，而消除基板偏壓效應，將FD振幅與放大電晶體AMP14之源極振幅之增益設為1。藉由以引出放大電晶體AMP14之源極電位之屏蔽配線SL5屏蔽FD配線FDL之周圍，耦合於浮動擴散部FD14之配線以與浮動擴散部FD14相同之振幅動作。其結果，配線耦合電容降低，從而減小FD電容，提高電荷-電壓之轉換效率。
即，記憶體保存型之全域快門方式之攝像裝置中，藉由降低FD配線FDL之寄生電阻而抑制FD電容之增加，同時提高電荷-電壓之轉換效率，從而可提高像素信號之S/N比。而且，可藉由屏蔽配線SL5抑制鄰接浮動擴散部FD14間之串擾。
再者，本發明之實施形態及變化例中，作為形成上述各層、各膜、各元件等之方法，例如可列舉物理氣相成長法(PVD法)及CVD法等。作為PVD法，可列舉使用電阻加熱或者高頻加熱之真空蒸鍍法、EB(電子束)蒸鍍法、各種濺鍍法(磁控濺鍍法、RF-DC耦合型偏壓濺鍍法、ECR(Electron Cyclotron Resonance，電子回旋加速器)濺鍍法、對向靶濺鍍法、高頻濺鍍法等)、離子鍍覆法、雷射剝蝕法、分子束磊晶(Molecular Beam Epitaxy；MBE)法、雷射轉印法等。又，作為CVD法，可列舉電漿CVD法、熱CVD法、MOCVD法、光CVD法等。進而，作為其他方法，可列舉電解鍍覆法或無電解鍍覆法、旋塗法；浸漬法；澆鑄法；微觸印刷法；滴注法；網版印刷法或噴墨印刷法、膠版印刷法、凹版印刷法、柔版印刷法等各種印刷法；列印法；噴霧法；氣刀法、刮刀塗佈法、桿式塗佈法、刀塗法、擠壓塗佈法、逆輥塗佈法、轉印輥塗佈法、凹版塗佈法、接觸塗佈法、澆鑄塗佈法、噴塗法、孔縫塗佈法、軋輥塗佈法等各種塗佈法。又，作為各層之圖案化法，可列舉陰影遮罩、雷射轉印、光微影等化學蝕刻、使用紫外線或雷射等之物理蝕刻等。此外，作為平坦化技術，可列舉CMP法、雷射平坦化法、回焊法等。即，本發明之實施形態及變化例之攝像裝置1可使用既存之半導體裝置之製造工序，容易且廉價地製造。
以上說明中，說明了構成第2基板211之像素電路210之放大電晶體AMP、選擇電晶體SEL及重設電晶體RST形成於同一半導體基板上的示例，但第2基板211亦能由複數個半導體基板構成。
該情形時，放大電晶體AMP配置於遠離浮動擴散部之位置，放大電晶體AMP-浮動擴散部間會形成電容，有可能導致轉換效率降低。
因此，較佳為將放大電晶體AMP、選擇電晶體SEL及重設電晶體RST中之至少放大電晶體AMP與浮動擴散部形成於同一半導體基板上，剩餘之電晶體形成於其他半導體基板上。
該情形時，放大電晶體AMP只要能夠增大通道寬度W便能減少雜訊，故而藉由採用第2基板由複數個半導體構成之上述構成，可增大能夠分配給放大電晶體AMP之面積，從而可減少雜訊，提高性能。
＜11.適用例＞ 圖58表示具備上述實施形態及其變化例之攝像裝置1之攝像系統7之概略構成的一例。
攝像系統7例如係數位靜態相機或攝像機等攝像裝置、智慧型手機或平板型終端等攜帶型終端裝置等電子機器。攝像系統7例如具備上述實施形態及其變化例之攝像裝置1、DSP電路243、圖框記憶體244、顯示部245、記憶部246、操作部247及電源部248。攝像系統7中，上述實施形態及其變化例之攝像裝置1、DSP電路243、圖框記憶體244、顯示部245、記憶部246、操作部247及電源部248經由匯流排線249而相互連接。
上述實施形態及其變化例之攝像裝置1輸出與入射光相應之圖像資料。DSP電路243係對自上述實施形態及其變化例之攝像裝置1輸出之信號(圖像資料)進行處理的信號處理電路。圖框記憶體244係將DSP電路243處理後之圖像資料以圖框為單位臨時保持。顯示部245例如包括液晶面板或有機EL(Electro Luminescence)面板等面板型顯示裝置，顯示由上述實施形態及其變化例之攝像裝置1所拍攝之動態圖像或靜止圖像。記憶部246將上述實施形態及其變化例之攝像裝置1所拍攝之動態圖像或靜止圖像之圖像資料，記錄至半導體記憶體或硬碟等記錄媒體。操作部247依照使用者之操作，發出操作指令使攝像系統7執行各種功能。電源部248將成為上述實施形態及其變化例之攝像裝置1、DSP電路243、圖框記憶體244、顯示部245、記憶部246及操作部247之動作電源的各種電源，適當地供給至該等供給對象。
其次，對攝像系統7之攝像順序進行說明。
圖59表示攝像系統7之攝像動作之流程圖之一例。使用者藉由對操作部247進行操作而指示攝像開始(步驟S101)。於是，操作部247將攝像指令發送至攝像裝置1(步驟S102)。攝像裝置1(具體而言，系統控制電路36)收到攝像指令後，以特定之攝像方式執行攝像(步驟S103)。
攝像裝置1將藉由攝像所得之圖像資料輸出至DSP電路243。此處，所謂圖像資料，係指基於臨時保存於浮動擴散部FD之電荷所產生之像素信號之所有像素的資料。DSP電路243基於自攝像裝置1輸入之圖像資料進行特定之信號處理(例如雜訊減少處理等)(步驟S104)。DSP電路243將經過特定信號處理之圖像資料保存於圖框記憶體244，圖框記憶體244將圖像資料記憶於記憶部246(步驟S105)。如此，進行攝像系統7之攝像。
本適用例中，上述實施形態及其變化例之攝像裝置1適用於攝像系統7。藉此，可使攝像裝置1更小型化或高精細化，故而可提供小型或高精細之攝像系統7。
＜12.應用例＞ [應用例1] 本發明之技術(本技術)可應用於各種製品。例如，本發明之技術亦可作為搭載於汽車、電動汽車、混合動力汽車、自動二輪車、機車、人運載工具、飛機、無人機、船舶、機器人等任一種類之移動體的裝置而實現。
圖60係表示可適用本發明之技術之移動體控制系統之一例即車輛控制系統之概略構成例的方塊圖。
車輛控制系統12000具備經由通信網路12001而連接之複數個電子控制單元。圖60所示之例中，車輛控制系統12000具備驅動系控制單元12010、車體系統控制單元12020、車外資訊檢測單元12030、車內資訊檢測單元12040、及統合控制單元12050。又，作為統合控制單元12050之功能構成，圖示有微電腦12051、聲音圖像輸出部12052、及車載網路I/F(interface)12053。
驅動系控制單元12010依照各種程式對車輛之驅動系統相關之裝置之動作進行控制。例如，驅動系統控制單元12010作為內燃機或驅動用馬達等用以產生車輛驅動力之驅動力產生裝置、用以向車輪傳遞驅動力之驅動力傳遞機構、調節車輛之舵角之轉向機構、及產生車輛制動力之制動裝置等的控制裝置而發揮功能。
車體系統控制單元12020依照各種程式對裝備於車體之各種裝置之動作進行控制。例如，車體系統控制單元12020は、無鑰匙進入系統、智慧鑰匙系統、電動車窗裝置、或者頭燈、倒行燈、刹車燈、轉向燈或霧燈等各種燈之控制裝置而發揮功能。該情形時，車體系統控制單元12020中輸入有自代替鑰匙之攜帶式遙控設備發出之電波或各種開關信號。車體系統控制單元12020接收該等電波或信號之輸入，對車輛之門鎖裝置、電動車窗裝置、燈等進行控制。
車外資訊檢測單元12030對搭載有車輛控制系統12000之車輛之外部之資訊進行檢測。例如，於車外資訊檢測單元12030連接有攝像部12031。車外資訊檢測單元12030使攝像部12031拍攝車外之圖像，並接收所拍攝之圖像。車外資訊檢測單元12030基於所接收之圖像，進行人、車、障礙物、標識或路面上之文字等物體檢測處理或距離檢測處理。
攝像部12031係接收光並輸出與光之受光量相應之電氣信號的光感測器。攝像部12031可將電氣信號作為圖像輸出，亦可作為測距資訊輸出。又，攝像部12031接收之光可為可見光，亦可為紅外線等非可見光。
車內資訊檢測單元12040檢測車內之資訊。於車內資訊檢測單元12040例如連接有對駕駛者之狀態進行檢測之駕駛者狀態檢測部12041。駕駛者狀態檢測部12041例如包含拍攝駕駛者之相機，車內資訊檢測單元12040基於自駕駛者狀態檢測部12041輸入之檢測資訊，算出駕駛者之疲勞程度或注意力集中程度，亦可判斷駕駛者是否未打瞌睡。
微電腦12051可基於車外資訊檢測單元12030或車內資訊檢測單元12040取得之車內外之資訊，運算驅動力產生裝置、轉向機構或制動裝置之控制目標值，並對驅動系統控制單元12010輸出控制指令。例如，微電腦12051可進行協調控制，其以包含車輛之碰撞避讓或者碰撞緩衝、基於車間距離之跟隨行駛、車速維持行駛、車輛之碰撞警告、或車輛之車道脫離警告等在內之ADAS(Advanced Driver Assistance System，先進駕駛輔助系統)之功能實現為目的。
又，微電腦12051基於車外資訊檢測單元12030或車內資訊檢測單元12040取得之車輛之周圍之資訊，控制驅動力產生裝置、轉向機構或制動裝置等，藉此可進行以不依據駕駛者之操作而自行行駛之自動駕駛等為目的的協調控制。
又，微電腦12051可基於車外資訊檢測單元12030取得之車外之資訊，對車體系統控制單元12020輸出控制指令。例如，微電腦12051可根據車外資訊檢測單元12030偵測之前方車或對面車之位置而控制頭燈，實現自遠光切換為近光等防眩為目的之協調控制。
聲音圖像輸出部12052向能夠以視覺或聽覺方式向車輛之乘坐者或車外通知資訊之輸出裝置，發送聲音及圖像中之至少一者之輸出信號。圖60之例中，作為輸出裝置，例示音訊揚聲器12061、顯示部12062及儀錶面板12063。顯示部12062例如可包含機載顯示器及抬頭顯示器之至少一者。
圖61係表示攝像部12031之設置位置之例之圖。
圖61中，車輛12100具有攝像部12101、12102、12103、12104、12105作為攝像部12031。
攝像部12101、12102、12103、12104、12105例如設置於車輛12100之前保險桿、後視鏡、後保險桿、後備箱門及車廂內之前擋玻璃之上部等位置。設置於前保險桿之攝像部12101及設置於車廂內之前擋玻璃之上部的攝像部12105主要取得車輛12100前方之圖像。設置於後視鏡之攝像部12102、12103主要取得車輛12100側方之圖像。設置於後保險桿或後備箱門之攝像部12104主要取得車輛12100後方之圖像。由攝像部12101及12105取得之前方之圖像主要用於檢測前方車輛、行人、障礙物、交通信號燈、交通標識或行車線等。
再者，圖61中，表示攝像部12101～12104之拍攝範圍之一例。攝像範圍12111表示設置於前保險桿之攝像部12101之攝像範圍，攝像範圍12112、12113分別表示設置於後視鏡之攝像部12102、12103之攝像範圍，攝像範圍12114表示設置於後保險桿或後備箱門之攝像部12104之攝像範圍。例如，藉由重合攝像部12101～12104所拍攝之圖像資料，可獲得自上方觀察車輛12100之俯瞰圖像。
攝像部12101～12104之至少1個亦可具有取得距離資訊之功能。例如，攝像部12101～12104之至少1個可為包含複數個攝像元件之立體攝像機，亦可為具有相位差檢測用之像素之攝像元件。
例如，微電腦12051基於自攝像部12101～12104所得之距離資訊，求出至攝像範圍12111～12114內之各立體物之距離、及該距離之時間變化(相對於車輛12100之相對速度)，藉此尤其可將車輛12100之行進路上之最近的立體物中，於與車輛12100大致相同之方向上以特定速度(例如0km/h以上)行駛之立體物作為前方車提取。進而，微電腦12051可設定與前方車之間之預先確保之車間距離，進行自動刹車控制(亦包含跟隨停止控制)、自動加速控制(亦包含跟隨起動控制)等。如此，可進行以不依存於駕駛者之操作而自行行駛之自動駕駛等為目的之協調控制。
例如，微電腦12051可基於自攝像部12101～12104獲得之距離資訊，將立體物相關之立體物資料分類為二輪車、普通車輛、大型車輛、行人、電線桿及其他立體物而提取，用於障礙物之自動避讓。例如，微電腦12051可將車輛12100周邊之障礙物識別為車輛12100之駕駛者可視認之障礙物及難以視認之障礙物。並且，微電腦12051判斷表示與各障礙物之碰撞之危險程度之碰撞風險，處於碰撞風險為設定值以上而存在碰撞可能性之狀況時，經由音訊揚聲器12061、顯示部12062向駕駛者輸出警報、經由驅動系統控制單元12010進行強制減速或避讓轉向，藉此可進行用於碰撞避讓之駕駛輔助。
攝像部12101～12104之至少1個亦可為檢測紅外線之紅外線相機。例如，微電腦12051可藉由判定攝像部12101～12104之攝像圖像中是否存在行人而識別行人。該行人之識別例如係藉由將作為紅外線相機之攝像部12101～12104之攝像圖像中之特徵點提取之順序、以及對表示物體輪廓之一系列特徵點進行圖案匹配處理而判別是否存在行人的順序來進行。微電腦12051判定攝像部12101～12104之攝像圖像中存在行人而識別行人時，聲音圖像輸出部12052以於該識別之行人重疊顯示強調用之方形輪廓線的方式，控制顯示部12062。又，聲音圖像輸出部12052亦可以將表示行人之圖標等顯示於所需位置之方式控制顯示部12062。
以上，對可適用本發明之技術之移動體控制系統之一例進行了說明。本發明之技術亦能適用於以上說明之構成中之攝像部12031。具體而言，上述實施形態及其變化例之攝像裝置1可適用於攝像部12031。藉由於攝像部12031適用本發明之技術，可獲得雜訊少之高精細之拍攝圖像，故而於移動體控制系統中可利用拍攝圖像進行高精度之控制。
[應用例2] 圖62係表示可適用本發明之技術(本技術)之內視鏡手術系統之概略構成之一例的圖。
圖62中，圖示了施術者(醫生)11131使用內視鏡手術系統11000對病床11133上之患者11132進行手術之情況。如圖所示，內視鏡手術系統11000包括內視鏡11100、氣腹管11111及能量處理工具11112等、其他手術用具11110、支持內視鏡11100之支持臂裝置11120、及搭載有用於內視鏡手術之各種裝置的推車11200。
內視鏡11100包括前端特定長度之區域插入至患者11132之體腔內的鏡筒11101、及連接於鏡筒11101之基端之攝像頭11102。圖示例中，圖示之內視鏡11100作為具有硬性之鏡筒11101之所謂之硬性鏡而構成，但內視鏡11100亦可作為具有軟性之鏡筒之所謂之軟性鏡而構成。
於鏡筒11101之前端設置有嵌入物鏡之開口部。於內視鏡11100連接有光源裝置11203，由該光源裝置11203產生之光藉由於鏡筒11101內部延伸設置之導光件而導引至該鏡筒之前端，並經由物鏡朝向患者11132之體腔內之觀察對象照射。再者，內視鏡11100可為直視鏡，亦可為斜視鏡或側視鏡。
於攝像頭11102之內部設置有光學系統及攝像元件，將來自觀察對象之反射光(觀察光)藉由該光學系統而聚光於該攝像元件。藉由該攝像元件對觀察光進行光電轉換，產生與觀察光對應之電氣信號、即與觀察圖像對應之圖像信號。該圖像信號作為RAW資料而發送至相機控制單元(CCU：Camera Control Unit)11201。
CCU11201包括CPU(Central Processing Unit，中央處理單元)及GPU(Graphics Processing Unit，圖形處理單元)等，統括地控制內視鏡11100及顯示裝置11202之動作。進而，CCU11201自攝像頭11102接收圖像信號，並對此圖像信號進行例如顯影處理(解馬賽克處理)等用於顯示基於該圖像信號之圖像的各種圖像處理。
顯示裝置11202藉由CCU11201之控制，顯示基於經該CCU11201實施圖像處理後之圖像信號的圖像。
光源裝置11203例如包括LED(Light Emitting Diode，發光二極體)等光源，將拍攝手術部位等時之照射光供給至內視鏡11100。
輸入裝置11204係針對內視鏡手術系統11000之輸入介面。使用者可經由輸入裝置11204對內視鏡手術系統11000進行各種資訊之輸入及指示輸入。例如，使用者は輸入表示變更內視鏡11100之攝像條件(照射光之種類、倍率及焦點距離等)之指示等。
處理工具控制裝置11205對用於組織之燒灼、切開或血管封閉等之能量處理工具11112之驅動進行控制。氣腹裝置11206係以確保內視鏡11100之視野及施術者之作業空間為目的，為了使患者11132之體腔鼓起，而經由氣腹管11111向該體腔內送入氣體。記錄器11207係能夠記錄手術相關之各種資訊之裝置。印表機11208係能夠將手術相關之各種資訊以文本、圖像或圖表等各種形式印刷之裝置。
再者，向內視鏡11100供給拍攝手術部位時之照射光之光源裝置11203例如可包括LED、雷射光源或組合該等所構成之白色光源。於藉由RGB雷射光源之組合而構成白色光源之情形時，可高精度地控制各色(各波長)之輸出強度及輸出時序，故而於光源裝置11203可進行攝像圖像之白平衡之調整。又，於該情形時，藉由將來自各RGB雷射光源之雷射光分時照射至觀察對象，與照射時序同步地控制攝像頭11102之攝像元件之驅動，亦能分時拍攝與各RGB對應之圖像。根據該方法，即便該攝像元件未設置彩色濾光片，亦能獲得彩色圖像。
又，光源裝置11203亦可以每隔特定時間變更輸出光之強度之方式控制其驅動。與光之強度之變更時序同步地控制攝像頭11102之攝像元件之驅動而分時取得圖像，並將圖像合成，藉此可產生無過度曝光及曝光不足之高動態範圍之圖像。
又，光源裝置11203亦可構成為能夠供給與特殊光觀察對應之特定波長頻帶之光。特殊光觀察中，例如，利用體組織之光吸收之波長依存性，照射頻帶窄於通常觀察時之照射光(即白色光)之光，藉此進行所謂之窄頻帶光觀察(Narrow Band Imaging)，以高對比度拍攝黏膜表層之血管等特定組織。或者，特殊光觀察中，亦可進行螢光觀察，利用照射激發光產生之螢光而獲得圖像。螢光觀察中，可對體組織照射激發光而觀察該體組織之螢光(自體螢光觀察)、或向體組織局部注射靛青綠(ICG)等試劑並對該體組織照射與該試劑之螢光波長對應的激發光而獲得螢光像等。光源裝置11203可構成為能夠供給與此種特殊光觀察對應之窄頻帶光及/或激發光。
圖63係表示圖62所示之攝像頭11102及CCU11201之功能構成之一例之方塊圖。
攝像頭11102具有透鏡單元11401、攝像部11402、驅動部11403、通信部11404、及攝像頭控制部11405。CCU11201具有通信部11411、圖像處理部11412、及控制部11413。攝像頭11102與CCU11201藉由傳輸電纜11400而彼此可通信地連接。
透鏡單元11401係設置於與鏡筒11101之連接部之光學系統。自鏡筒11101之前端獲取之觀察光被導引至攝像頭11102，然後入射至該透鏡單元11401。透鏡單元11401係由包含變焦透鏡及聚焦透鏡之複數個透鏡組合所構成。
攝像部11402由攝像元件構成。構成攝像部11402之攝像元件可為1個(所謂之單板式)，亦可為複數個(所謂之多板式)。於攝像部11402由多板式構成之情形時，例如亦可藉由各攝像元件產生與各RGB對應之圖像信號，並將其等合成，而獲得彩色圖像。或者，攝像部11402亦可構成為具有用於分別取得與3D(Dimensional)顯示對應之右眼用及左眼用之圖像信號之1對攝像元件。藉由進行3D顯示，施術者11131可更準確地把握手術部位之生物組織之深度。再者，於攝像部11402由多板式構成之情形時，能對應各攝像元件亦設置複數個系統之透鏡單元11401。
又，攝像部11402並非必須設置於攝像頭11102。例如，攝像部11402亦可於鏡筒11101內部緊隨物鏡之後設置。
驅動部11403由致動器構成，藉由來自攝像頭控制部11405之控制，使透鏡單元11401之變焦透鏡及聚焦透鏡沿著光軸移動特定距離。藉此，可適當地調整攝像部11402之攝像圖像之倍率及焦點。
通信部11404由用於與CCU11201之間收發各種資訊之通信裝置構成。通信部11404將自攝像部11402獲得之圖像信號作為RAW資料經由傳輸電纜11400發送至CCU11201。
又，通信部11404自CCU11201接收用於控制攝像頭11102之驅動之控制信號，並將其供給至攝像頭控制部11405。該控制信號中例如包含指定攝像圖像之圖框率之資訊、指定攝像時之曝光值之資訊、及/或指定攝像圖像之倍率及焦點之資訊等攝像條件相關的資訊。
再者，上述圖框率、曝光值、倍率、焦點等攝像條件可由使用者適當地指定，亦可基於取得之圖像信號由CCU11201之控制部11413自動地設定。於後者之情形時，內視鏡11100搭載所謂之AE(Auto Exposure，自動曝光)功能、AF(Auto Focus，自動聚焦)功能及AWB(Auto White Balance，自動白平衡)功能。
攝像頭控制部11405基於經由通信部11404接收之來自CCU11201之控制信號，控制攝像頭11102之驅動。
通信部11411由用於與攝像頭11102之間收發各種資訊之通信裝置構成。通信部11411接收經由傳輸電纜11400而自攝像頭11102發送之圖像信號。
又，通信部11411向攝像頭11102發送用於控制攝像頭11102之驅動之控制信號。圖像信號、控制信號可藉由電氣通信、光通信等進行發送。
圖像處理部11412對自攝像頭11102發送之RAW資料即圖像信號實施各種圖像處理。
控制部11413進行內視鏡11100對手術部位等之攝像、及藉由手術部位等之攝像所得之攝像圖像之顯示相關的各種控制。例如，控制部11413產生用於控制攝像頭11102之驅動之控制信號。
又，控制部11413基於經圖像處理部11412實施圖像處理後之圖像信號，將展現手術部位等之攝像圖像顯示於顯示裝置11202。此時，控制部11413亦可使用各種圖像識別技術來識別攝像圖像內之各種物體。例如，控制部11413可藉由檢測攝像圖像所含之物體之邊緣之形狀、顏色等，而識別鉗子等手術用具、特定之生物部位、出血、能量處理工具11112使用時之霧等。控制部11413亦可於使顯示裝置11202顯示攝像圖像時，使用上述識別結果使各種手術輔助資訊重疊顯示於該手術部位之圖像。藉由將手術輔助資訊重疊顯示而向施術者11131提示，可減輕施術者11131之負擔，使施術者11131確切地展開手術。
將攝像頭11102與CCU11201連接之傳輸電纜11400係與電氣信號之通信對應之電氣信號纜線、與光通信對應之光纖、或其等之複合纜線。
此處，圖示例中，係使用傳輸電纜11400進行有線通信，但攝像頭11102與CCU11201之間亦可進行無線通信。
以上，對適用本發明之技術之內視鏡手術系統之一例進行了說明。本發明之技術可適用於以上說明之構成中之內視鏡11100之攝像頭11102所設之攝像部11402。藉由對攝像部11402適用本發明之技術，可使攝像部11402小型化或高精細化，故而可提供小型或高精細之內視鏡11100。
以上，列舉實施形態及其變化例、適用例以及應用例對本發明進行了說明，但本發明並非限定於上述實施形態等，而可進行各種變化。再者，本說明書中所記載之效果僅為例示。本發明之效果並不限定於本說明書中所記載之效果。本發明亦可具有本說明書中所記載之效果以外之效果。
又，例如，本發明可採用如下所示之構成。 (1) 一種攝像裝置，其特徵在於具有： 第1基板，其具有像素，該像素具有光電二極體、及保持經上述光電二極體轉換之電荷之浮動擴散部； 第2基板，其具有像素電路，且積層於上述第1基板，該像素電路將基於上述像素內之上述浮動擴散部所保持之上述電荷之像素信號讀出； 配線，其於積層方向貫通上述第1基板與上述第2基板，將上述第1基板內之浮動擴散部與上述第2基板之上述像素電路內之放大電晶體之間電性連接；以及 溝槽，其至少形成於上述第2基板，與上述配線並行設置，深度為上述第2基板內之半導體層之厚度以上。 (2) 如(1)記載之攝像裝置，其具有屏蔽配線，該屏蔽配線將嵌入上述溝槽內之導電性物質與上述放大電晶體之源極之間電性連接。 (3) 如(1)記載之攝像裝置，其係於上述溝槽內封入有低介電常數之氣體之構造。 (4) 如(1)或(2)記載之攝像裝置，其中上述第1基板具有： 半導體層；及 配線層，其積層於上述半導體層，由SiO2 形成。 (5) 如(1)或(2)記載之攝像裝置，其中上述第1基板具有： 半導體層；及 配線層，其積層於上述半導體層，由低介電常數低於SiO2 之絕緣材料形成。 (6) 如(1)記載之攝像裝置，其中上述溝槽係以上述配線與並行於該配線設置之其他配線電性隔離之方式，形成於上述第2基板內之半導體層。 (7) 如(6)記載之攝像裝置，其中上述溝槽係以自上述第2基板之積層面觀察呈圓形狀包圍上述配線之方式，形成於上述第2基板內之半導體層。 (8) 如(6)記載之攝像裝置，其中上述溝槽係以自上述第2基板之積層面觀察呈矩形狀包圍上述配線之方式，形成於上述第2基板內之半導體層。 (9) 一種攝像裝置，其特徵在於具有： 第1基板，其具有像素，該像素具有光電二極體、及保持經上述光電二極體轉換之電荷之浮動擴散部； 第2基板，其具有像素電路，且積層於上述第1基板，該像素電路將基於上述像素內之上述浮動擴散部所保持之上述電荷之像素信號讀出； 配線，其將上述第1基板內之浮動擴散部與上述第2基板之上述像素電路內之放大電晶體之間電性連接，且形成於上述第1基板及上述第2基板；以及 屏蔽配線，其於上述像素電路之井層與上述像素電路內之放大電晶體之井層之間電性分離的狀態下，將上述放大電晶體之閘極與該放大電晶體之源極之間電性連接，與上述配線並行設置，同時屏蔽該配線。 (10) 如(9)記載之攝像裝置，其中上述屏蔽配線將連接上述第2基板內之放大電晶體與上述第1基板內之浮動擴散部之間的上述配線之內、至少通過上述第2基板內之配線部分屏蔽。 (11) 如(9)記載之攝像裝置，其中上述屏蔽配線將連接上述第2基板內之放大電晶體與上述第1基板內之浮動擴散部之間的上述配線之內、通過上述第2基板及上述第1基板之配線部分屏蔽。 (12) 如(9)記載之攝像裝置，其中上述屏蔽配線之至少一部分與其他配線相比，與上述配線之間隔變短。 (13) 如(9)記載之攝像裝置，其中上述配線與上述屏蔽配線間之耦合電容相比上述配線與其他配線間之耦合電容較大。 (14) 如(9)記載之攝像裝置，其具有經由複數根垂直信號線而與複數個上述像素電路連接之行信號處理部， 上述信號處理部具備基於基準信號進行AD轉換之AD轉換器、及負載電路，且輸出與垂直信號線之電壓相應之像素資料。 (15) 如(9)記載之攝像裝置，其具有經由複數根垂直信號線而與複數個上述像素電路連接之行信號處理部， 上述信號處理部具備：RAMP產生電路，其產生並輸出RAMP波形； 比較器，其對經由上述垂直信號線讀出之像素信號之電壓與RAMP波形之電壓進行比較； 計數器，其基於上述比較器之比較結果信號進行計數；以及 鎖存器，其基於上述計數器之計數值輸出像素資料。 (16) 如(15)記載之攝像裝置，其中上述比較器係作為單斜率型之ADC而構成。 (17) 如(15)記載之攝像裝置，其中上述比較器具備電晶體，該電晶體將經由上述垂直信號線讀出之像素信號施加於源極端子，將上述RAMP波形施加於閘極端子，並輸出基於閘極-源極間電壓之比較結果信號。 (18) 如技術方案9記載之攝像裝置，其具有經由複數根垂直信號線而與複數個上述像素電路連接之行信號處理部， 上述信號處理部具備：負載電路； 前置電路，其將起因於上述負載電路而產生之電流連接於上述垂直信號線，作為電流複用列放大器而構成；以及 AD轉換器，其基於特定之基準信號進行AD轉換；且輸出與上述垂直信號線之電壓相應之像素資料。
1:攝像裝置 7:攝像系統 100:第1基板 100S:半導體層 100T:配線層 111:絕緣膜 112:固定電荷膜 113:第1釘紮區域 116:第2釘紮區域 117:像素分離部 117A:遮光膜 117B:絕緣膜 118:VSS接觸區域 119:層間絕緣膜 120:焊墊部 120E:貫通電極 121:焊墊部 121E:貫通電極 122:鈍化膜 123:層間絕緣膜 124:接合膜 200:第2基板 200S:半導體層 200T:配線層 201:接點部 201R:接點區域 202:接點部 202R:接點區域 210:像素電路 210A:像素電路 211:井區域 212:絕緣區域 213:元件分離區域 218:VSS接觸區域 218V:連接部 221:鈍化膜 222:層間絕緣膜 243:DSP電路 244:圖框記憶體 245:顯示部 246:記憶部 247:操作部 248:電源部 249:匯流排線 250:共通p井層 251:獨立p井層 300:第3基板 300S:半導體層 300T:配線層 301:接點部 301R:接點區域 302:接點部 302R:接點區域 401:受光透鏡 510A:輸入部 510B:輸出部 511:輸入端子 512:輸入電路部 513:輸入振幅變更部 514:輸入資料轉換電路部 515:輸出資料轉換電路部 516:輸出振幅變更部 517:輸出電路部 518:輸出端子 520:列驅動部 530:時序控制部 539:像素共有單元 540:像素陣列部 540B:周邊部 541:像素 541A:像素 541B:像素 541C:像素 541D:像素 542:列驅動信號線 543:垂直信號線 544:電源線 550:行信號處理部 551:基準信號產生部 552:AD轉換器 553:RAMP產生電路 554:比較器 555:計數器 556:鎖存器 557:RAMP產生電路 558:比較器 559:計數器 560:圖像信號處理部 561:前置電路 562:基準信號產生部 563:AD轉換器 11000:內視鏡手術系統 11100:內視鏡 11101:鏡筒 11102:攝像頭 11110:其他手術用具 11111:氣腹管 11112:能量處理工具 11120:支持臂裝置 11131:施術者 11132:患者 11133:病床 11200:推車 11201:相機控制單元 11202:顯示裝置 11203:光源裝置 11204:輸入裝置 11205:處理工具控制裝置 11206:氣腹裝置 11207:記錄器 11208:印表機 11400:傳輸電纜 11401:透鏡單元 11402:攝像部 11403:驅動部 11404:通信部 11405:攝像頭控制部 11411:通信部 11412:圖像處理部 11413:控制部 12000:車輛控制系統 12001:通信網路 12010:驅動系控制單元 12020:車體系統控制單元 12030:車外資訊檢測單元 12031:攝像部 12040:車內資訊檢測單元 12041:駕駛者狀態檢測部 12050:統合控制單元 12051:微電腦 12052:聲音圖像輸出部 12053:車載網路I/F 12061:音訊揚聲器 12062:顯示部 12063:儀錶面板 12100:車輛 12101:攝像部 12102:攝像部 12103:攝像部 12104:攝像部 12105:攝像部 12111:攝像範圍 12112:攝像範圍 12113:攝像範圍 12114:攝像範圍 AMP:放大電晶體 C11:電容器 C12:電容器 FD:浮動擴散部 FDL:FD配線 H1:連接孔部 H2:連接孔部 LD:負載電路 NT11:N型之MOS( NMOS)電晶體 NT12:N型之MOS( NMOS)電晶體 PD:光電二極體 PT11:P型之MOS(PMOS)電晶 PT12:P型之MOS(PMOS)電晶 RST:重設電晶體 SEL:選擇電晶體 SL:屏蔽配線 SW11:開關 SW12:開關 T:溝槽 T151:十字溝槽 T152:十字溝槽 T16:溝槽 T161:十字溝槽 T162:對角溝槽 T5:溝槽 T6:溝槽 TGL:TG配線 TGV:貫通電極 TR:傳輸電晶體 TRG:配線 VSL:垂直信號線 VSS:VSS配線
圖1係表示本發明之一實施形態之攝像裝置之功能構成之一例之方塊圖。 圖2係表示圖1所示之攝像裝置之概略構成之平面模式圖。 圖3係表示沿著圖2所示之III-III'線之剖面構成之模式圖。 圖4係圖1所示之像素共有單元之等效電路圖。 圖5係表示複數個像素共有單元與複數根垂直信號線之連接態樣之一例之圖。 圖6係表示圖3所示之攝像裝置之具體構成之一例之剖面模式圖。 圖7A係表示圖6所示之第1基板之主要部之平面構成之一例之模式圖。 圖7B係將焊墊部之平面構成與圖7A所示之第1基板之主要部一併表示之模式圖。 圖8係表示圖6所示之第2基板(半導體層)之平面構成之一例之模式圖。 圖9係將像素電路及第1基板之主要部之平面構成之一例與圖6所示之第1配線層一併表示之模式圖。 圖10係表示圖6所示之第1配線層及第2配線層之平面構成之一例的模式圖。 圖11係表示圖6所示之第2配線層及第3配線層之平面構成之一例的模式圖。 圖12係表示圖6所示之第3配線層及第4配線層之平面構成之一例的模式圖。 圖13係用於說明圖3所示之攝像裝置之輸入信號之路徑之模式圖。 圖14係用於說明圖3所示之攝像裝置之像素信號之信號路徑之模式圖。 圖15係表示圖8所示之第2基板(半導體層)之平面構成之一變化例之模式圖。 圖16係將第1配線層及第1基板之主要部之平面構成與圖15所示之像素電路一併表示之模式圖。 圖17係將第2配線層之平面構成之一例與圖16所示之第1配線層一併表示之模式圖。 圖18係將第3配線層之平面構成之一例與圖17所示之第2配線層一併表示之模式圖。 圖19係將第4配線層之平面構成之一例與圖18所示之第3配線層一併表示之模式圖。 圖20係表示圖7A所示之第1基板之平面構成之一變化例的模式圖。 圖21係表示積層於圖20所示之第1基板之第2基板(半導體層)之平面構成之一例的模式圖。 圖22係將第1配線層之平面構成之一例與圖21所示之像素電路一併表示之模式圖。 圖23係將第2配線層之平面構成之一例與圖22所示之第1配線層一併表示之模式圖。 圖24係將第3配線層之平面構成之一例與圖23所示之第2配線層一併表示之模式圖。 圖25係將第4配線層之平面構成之一例與圖24所示之第3配線層一併表示之模式圖。 圖26係表示圖20所示之第1基板之平面構成之其他例之模式圖。 圖27係表示積層於圖26所示之第1基板之第2基板(半導體層)之平面構成之一例的模式圖。 圖28係將第1配線層之平面構成之一例與圖27所示之像素電路一併表示之模式圖。 圖29係將第2配線層之平面構成之一例與圖28所示之第1配線層一併表示之模式圖。 圖30係將第3配線層之平面構成之一例與圖29所示之第2配線層一併表示之模式圖。 圖31係將第4配線層之平面構成之一例與圖30所示之第3配線層一併表示之模式圖。 圖32係表示圖3所示之攝像裝置之其他例之剖面模式圖。 圖33係用於說明圖32所示之攝像裝置之輸入信號之路徑之模式圖。 圖34係用於說明圖32所示之攝像裝置之像素信號之信號路徑之模式圖。 圖35係表示圖6所示之攝像裝置之其他例之剖面模式圖。 圖36係表示圖4所示之等效電路之其他例之圖。 圖37係表示圖7A等所示之像素分離部之其他例之平面模式圖。 圖38係表示實施形態2-1之攝像裝置內之像素共有單元之構成之一例的等效電路圖。 圖39係表示實施形態2-1之第1基板與第2基板之積層構造之一例的剖面模式圖。 圖40係表示第1基板與第2基板之積層構造之一例之模式圖。 圖41係表示第2基板之面上之溝槽T1之配置構成之一例的模式圖。 圖42係表示第2基板之面上之溝槽T2之配置構成之一例的模式圖。 圖43係表示第2基板之面上之溝槽T3之配置構成之一例的模式圖。 圖44係表示第2基板之面上之溝槽T4之配置構成之一例的模式圖。 圖45表示實施形態2-2之第1基板與第2基板之積層構造之一例的剖面模式圖。 圖46A係表示第2基板之面上之溝槽T5之配置構成之一例的模式圖。 圖46B係表示第2基板之面上之溝槽T10之配置構成之一例的模式圖。 圖46C係表示第2基板之面上之溝槽T11之配置構成之一例的模式圖。 圖46D係表示第2基板之面上之溝槽T12之配置構成之一例的模式圖。 圖46E係表示第2基板之面上之溝槽T13之配置構成之一例的模式圖。 圖46F係表示第2基板之面上之溝槽T14之配置構成之一例的模式圖。 圖46G係表示第2基板之面上之溝槽T15之配置構成之一例的模式圖。 圖46H係表示第2基板之面上之溝槽T16之配置構成之一例的模式圖。 圖47係表示溝槽T5之大致剖面形狀之一例之模式圖。 圖48A係表示實施形態2-3之攝像裝置內之像素共有單元之構成之一例的等效電路圖。 圖48B係表示實施形態2-3之攝像裝置內之像素共有單元之構成之另一例的等效電路圖。 圖49係表示實施形態2-3之第1基板與第2基板之積層構造之一例的剖面模式圖。 圖50A係表示實施形態3-1之第2基板之複數個像素電路之構成之一例的等效電路圖。 圖50B係第1態樣之行信號處理部之概略構成方塊圖。 圖50C係第2態樣之行信號處理部之概略構成方塊圖。 圖50D係比較器之第1構成例之說明圖。 圖50E係比較器之第2構成例之說明圖。 圖50F係比較器之第3構成例之說明圖。 圖50G係第3態樣之行信號處理部之概略構成方塊圖。 圖50H係第3態樣之比較器之構成例之說明圖。 圖50I係第4態樣之行信號處理部之概略構成方塊圖。 圖50J係前置電路之構成例之說明圖。 圖51係表示實施形態3-1之第1基板與第2基板之積層構造之一例的剖面模式圖。 圖52係表示像素電路之平面構成之一例之模式圖。 圖53係表示於圖52所示之像素電路之表面重疊有FD配線FDL及屏蔽配線SL2之平面構成之一例的模式圖。 圖54係表示實施形態3-2之第1基板與第2基板之積層構造之一例的剖面模式圖。 圖55係表示實施形態3-3之第2基板之複數個像素電路之構成之一例的等效電路圖。 圖56係表示實施形態3-4之全域快門方式之攝像裝置之像素共有單元之構成之一例的等效電路圖。 圖57係表示實施形態3-5之記憶體保存型之全域快門方式之攝像裝置之像素共有單元之構成之一例的等效電路圖。 圖58係表示具備上述實施形態及其變化例之攝像裝置之攝像系統之概略構成之一例的圖。 圖59係表示圖58所示之攝像系統之攝像順序之一例之圖。 圖60係表示車輛控制系統之概略構成之一例之方塊圖。 圖61係表示車外資訊檢測部及攝像部之設置位置之一例的說明圖。 圖62係表示內視鏡手術系統之概略構成之一例之圖。 圖63係表示攝像頭及CCU之功能構成之一例之方塊圖。
100:第1基板
200:第2基板
210A:像素電路
300:第3基板
539:像素共有單元
541:像素
543:垂直信號線
550:行信號處理部

Claims (18)

  1. 一種攝像裝置，其特徵在於具有： 第1基板，其具有像素，該像素具有光電二極體、及保持經上述光電二極體轉換之電荷之浮動擴散部； 第2基板，其具有像素電路，且積層於上述第1基板，該像素電路將基於上述像素內之上述浮動擴散部所保持之上述電荷之像素信號讀出； 配線，其於積層方向貫通上述第1基板與上述第2基板，將上述第1基板內之浮動擴散部與上述第2基板之上述像素電路內之放大電晶體之間電性連接；以及 溝槽，其至少形成於上述第2基板，與上述配線並行設置，深度為上述第2基板內之半導體層之厚度以上。
  2. 如請求項1之攝像裝置，其具有屏蔽配線，該屏蔽配線將嵌入上述溝槽內之導電性物質與上述放大電晶體之源極之間電性連接。
  3. 如請求項1之攝像裝置，其係於上述溝槽內封入有低介電常數之氣體之構造。
  4. 如請求項1或2之攝像裝置，其中上述第1基板具有： 半導體層；及 配線層，其積層於上述半導體層，由SiO2 形成。
  5. 如請求項1或2之攝像裝置，其中上述第1基板具有： 半導體層；及 配線層，其積層於上述半導體層，由低介電常數低於SiO2 之絕緣材料形成。
  6. 如請求項1之攝像裝置，其中上述溝槽係以上述配線與並行於該配線設置之其他配線電性隔離之方式，形成於上述第2基板內之半導體層。
  7. 如請求項6之攝像裝置，其中上述溝槽係以自上述第2基板之積層面觀察呈圓形狀包圍上述配線之方式，形成於上述第2基板內之半導體層。
  8. 如請求項6之攝像裝置，其中上述溝槽係以自上述第2基板之積層面觀察呈矩形狀包圍上述配線之方式，形成於上述第2基板內之半導體層。
  9. 一種攝像裝置，其特徵在於具有： 第1基板，其具有像素，該像素具有光電二極體、及保持經上述光電二極體轉換之電荷之浮動擴散部； 第2基板，其具有像素電路，且積層於上述第1基板，該像素電路將基於上述像素內之上述浮動擴散部所保持之上述電荷之像素信號讀出； 配線，其將上述第1基板內之浮動擴散部與上述第2基板之上述像素電路內之放大電晶體之間電性連接，且形成於上述第1基板及上述第2基板；以及 屏蔽配線，其於上述像素電路之井層與上述像素電路內之放大電晶體之井層之間電性分離的狀態下，將上述放大電晶體之閘極與該放大電晶體之源極之間電性連接，與上述配線並行設置，同時屏蔽該配線。
  10. 如請求項9之攝像裝置，其中上述屏蔽配線將連接上述第2基板內之放大電晶體與上述第1基板內之浮動擴散部之間的上述配線之內、至少通過上述第2基板內之配線部分屏蔽。
  11. 如請求項9之攝像裝置，其中上述屏蔽配線將連接上述第2基板內之放大電晶體與上述第1基板內之浮動擴散部之間的上述配線之內、通過上述第2基板及上述第1基板之配線部分屏蔽。
  12. 如請求項9之攝像裝置，其中上述屏蔽配線之至少一部分與其他配線相比，與上述配線之間隔變短。
  13. 如請求項9之攝像裝置，其中上述配線與上述屏蔽配線間之耦合電容相比上述配線與其他配線間之耦合電容較大。
  14. 如請求項9之攝像裝置，其具有經由複數根垂直信號線而與複數個上述像素電路連接之行信號處理部， 上述行信號處理部具備基於基準信號進行AD轉換之AD轉換器、及負載電路，且輸出與垂直信號線之電壓相應之像素資料。
  15. 如請求項9之攝像裝置，其具有經由複數根垂直信號線而與複數個上述像素電路連接之行信號處理部， 上述行信號處理部具備：RAMP產生電路，其產生並輸出RAMP波形； 比較器，其對經由上述垂直信號線讀出之像素信號之電壓與RAMP波形之電壓進行比較； 計數器，其基於上述比較器之比較結果信號進行計數；以及 鎖存器，其基於上述計數器之計數值輸出像素資料。
  16. 如請求項15之攝像裝置，其中上述比較器係作為單斜率型之ADC而構成。
  17. 如請求項15之攝像裝置，其中上述比較器具備電晶體，該電晶體將經由上述垂直信號線讀出之像素信號施加於源極端子，將上述RAMP波形施加於閘極端子，並輸出基於閘極-源極間電壓之比較結果信號。
  18. 如請求項9之攝像裝置，其具有經由複數根垂直信號線而與複數個上述像素電路連接之行信號處理部， 上述行信號處理部具備：負載電路； 前置電路，其將起因於上述負載電路而產生之電流連接於上述垂直信號線，作為電流複用列放大器而構成；以及 AD轉換器，其基於特定之基準信號進行AD轉換；且 輸出與上述垂直信號線之電壓相應之像素資料。
TW109121742A 2019-06-26 2020-06-24 攝像裝置 TW202109616A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-119099 2019-06-26
JP2019119099 2019-06-26

Publications (1)

Publication Number Publication Date
TW202109616A true TW202109616A (zh) 2021-03-01

Family

ID=74061756

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109121742A TW202109616A (zh) 2019-06-26 2020-06-24 攝像裝置

Country Status (7)

Country Link
US (1) US11901391B2 (zh)
EP (1) EP3993011A4 (zh)
JP (1) JPWO2020262629A1 (zh)
KR (1) KR20220023760A (zh)
CN (1) CN113841242A (zh)
TW (1) TW202109616A (zh)
WO (1) WO2020262629A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7427646B2 (ja) * 2021-12-07 2024-02-05 キヤノン株式会社 光電変換装置、光電変換システム、移動体
WO2023248925A1 (ja) * 2022-06-24 2023-12-28 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び電子機器
WO2024042862A1 (ja) * 2022-08-25 2024-02-29 ソニーセミコンダクタソリューションズ株式会社 撮像装置
WO2024095743A1 (ja) * 2022-11-01 2024-05-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその製造方法、並びに電子機器

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019455A (ja) 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
JP2007294652A (ja) 2006-04-25 2007-11-08 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
JP5258416B2 (ja) * 2008-06-27 2013-08-07 パナソニック株式会社 固体撮像装置
US7965329B2 (en) * 2008-09-09 2011-06-21 Omnivision Technologies, Inc. High gain read circuit for 3D integrated pixel
JP5985136B2 (ja) 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
JP5601001B2 (ja) * 2010-03-31 2014-10-08 ソニー株式会社 固体撮像素子および駆動方法、並びに電子機器
US9252171B2 (en) * 2010-09-06 2016-02-02 Semiconductor Energy Laboratory Co., Ltd. Electronic device
FR2975529B1 (fr) * 2011-05-20 2013-09-27 Soc Fr Detecteurs Infrarouges Sofradir Circuit de detection a faible flux et faible bruit
JP6172608B2 (ja) * 2012-05-30 2017-08-02 パナソニックＩｐマネジメント株式会社 固体撮像装置、その駆動方法及び撮影装置
JP2015032687A (ja) 2013-08-02 2015-02-16 ソニー株式会社 撮像素子、電子機器、および撮像素子の製造方法
JP6171997B2 (ja) * 2014-03-14 2017-08-02 ソニー株式会社 固体撮像素子およびその駆動方法、並びに電子機器
CN107079124B (zh) * 2014-11-05 2020-04-07 索尼公司 信号处理装置、成像元件以及电子设备
CN105934826B (zh) * 2014-12-18 2021-07-20 索尼公司 固态图像传感器、成像装置和电子设备
JP2016181884A (ja) 2015-03-25 2016-10-13 住友電気工業株式会社 電子回路
JP6856974B2 (ja) * 2015-03-31 2021-04-14 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器
US10341592B2 (en) * 2015-06-09 2019-07-02 Sony Semiconductor Solutions Corporation Imaging element, driving method, and electronic device
US9887195B1 (en) 2016-10-19 2018-02-06 Raytheon Company Coaxial connector feed-through for multi-level interconnected semiconductor wafers
JP6685945B2 (ja) * 2017-01-31 2020-04-22 キオクシア株式会社 半導体装置およびその製造方法
CN108987420B (zh) * 2017-06-05 2023-12-12 松下知识产权经营株式会社 摄像装置
JP6575635B2 (ja) 2018-04-26 2019-09-18 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム

Also Published As

Publication number Publication date
JPWO2020262629A1 (zh) 2020-12-30
CN113841242A (zh) 2021-12-24
US11901391B2 (en) 2024-02-13
EP3993011A4 (en) 2022-11-23
WO2020262629A1 (ja) 2020-12-30
EP3993011A1 (en) 2022-05-04
US20220367555A1 (en) 2022-11-17
KR20220023760A (ko) 2022-03-02

Similar Documents

Publication Publication Date Title
JP7395502B2 (ja) 固体撮像素子
TW202109616A (zh) 攝像裝置
WO2020262131A1 (ja) 撮像装置
TW202118029A (zh) 半導體裝置及其製造方法
US20220359620A1 (en) Imaging device and electronic device
WO2020262582A1 (ja) 半導体装置及びその製造方法
WO2020262559A1 (ja) 撮像装置
JP2023169424A (ja) 固体撮像素子
WO2020262323A1 (ja) 撮像装置
WO2020262502A1 (ja) 固体撮像装置
WO2020262199A1 (ja) 半導体装置および撮像装置
WO2022138467A1 (ja) 固体撮像装置
WO2020262461A1 (ja) 固体撮像装置及び電子機器
US20240204028A1 (en) Imaging device
WO2023223743A1 (ja) 光検出素子
WO2023136174A1 (ja) 固体撮像装置および電子機器
WO2023243440A1 (ja) 比較器、光検出素子および電子機器
WO2023157627A1 (ja) 比較器、光検出素子および電子機器
TW202329439A (zh) 光檢測裝置及電子機器
CN115769366A (zh) 摄像器件