WO2024095743A1 - 固体撮像装置およびその製造方法、並びに電子機器 - Google Patents

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WO2024095743A1
WO2024095743A1 PCT/JP2023/037325 JP2023037325W WO2024095743A1 WO 2024095743 A1 WO2024095743 A1 WO 2024095743A1 JP 2023037325 W JP2023037325 W JP 2023037325W WO 2024095743 A1 WO2024095743 A1 WO 2024095743A1
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pixel
semiconductor substrate
solid
imaging device
state imaging
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PCT/JP2023/037325
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小桃 小玉
友亮 佐藤
達也 中田
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ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • This disclosure relates to a solid-state imaging device and a manufacturing method thereof, and to electronic equipment, and in particular to a solid-state imaging device and a manufacturing method thereof that enable both pixel miniaturization and memory section formation, and to an electronic equipment.
  • Patent Document 1 the applicant proposes an imaging element that stacks a first substrate on which a photodiode is formed for each pixel, a second substrate having a readout circuit that outputs a pixel signal based on the charge generated by the photodiode, and a third substrate having a logic circuit that processes the pixel signal.
  • the transfer transistor that transfers the charge of the photodiode and the floating diffusion are formed on the first substrate, and the readout circuit, including the amplification transistor, reset transistor, and selection transistor, is formed on the second substrate.
  • a memory section that holds the charge until it is read out is required between the photodiode and the floating diffusion, but as pixels become smaller, the pixel area becomes smaller, making it difficult to achieve both pixel miniaturization and the formation of a memory section.
  • a solid-state imaging device includes: a first semiconductor substrate on which a photoelectric conversion portion is formed for each pixel; a second semiconductor substrate on which an amplifying transistor for amplifying a signal of the pixel is formed; an insulating layer disposed between the first semiconductor substrate and the second semiconductor substrate; The insulating layer includes a second transfer gate that transfers the charges transferred from the photoelectric conversion unit by the first transfer gate to a charge-voltage conversion unit.
  • a method for manufacturing a solid-state imaging device includes: A second transfer gate is formed in an insulating layer between a first semiconductor substrate on which a photoelectric conversion unit is formed for each pixel and a second semiconductor substrate on which an amplifying transistor for amplifying a signal from the pixel is formed, and the second transfer gate transfers the charge transferred from the photoelectric conversion unit by the first transfer gate to a charge-voltage conversion unit.
  • An electronic device includes: a first semiconductor substrate on which a photoelectric conversion portion is formed for each pixel; a second semiconductor substrate on which an amplifying transistor for amplifying a signal of the pixel is formed; an insulating layer disposed between the first semiconductor substrate and the second semiconductor substrate; The insulating layer includes a second transfer gate that transfers the charges transferred from the photoelectric conversion unit by the first transfer gate to a charge-voltage conversion unit.
  • a second transfer gate is formed in an insulating layer between a first semiconductor substrate on which a photoelectric conversion unit is formed for each pixel and a second semiconductor substrate on which an amplifying transistor for amplifying a signal from the pixel is formed, and the second transfer gate transfers the charge transferred from the photoelectric conversion unit by the first transfer gate to the charge-voltage conversion unit.
  • the solid-state imaging device and electronic device may be independent devices or may be modules incorporated into other devices.
  • FIG. 1 is a diagram showing a schematic configuration of a solid-state imaging device to which the technology of the present disclosure is applied.
  • FIG. 2 is a cross-sectional view showing a first configuration example of a pixel.
  • 1A and 1B are diagrams illustrating an example of a planar shape of a memory unit;
  • FIG. 4 is a diagram showing an equivalent circuit of a pixel according to a first configuration example.
  • 5A to 5C are diagrams illustrating the operation of a pixel according to a first configuration example.
  • 5A to 5C are diagrams illustrating a method for forming a pixel according to a first configuration example.
  • 5A to 5C are diagrams illustrating a method for forming a pixel according to a first configuration example.
  • FIG. 11 is a cross-sectional view showing a first modified example of the pixel according to the first configuration example.
  • FIG. 11 is a cross-sectional view showing a second modified example of the pixel according to the first configuration example.
  • FIG. 11 is a cross-sectional view showing a second configuration example of a pixel.
  • 13A to 13C are diagrams illustrating the operation of a pixel according to a second configuration example.
  • FIG. 13 is a cross-sectional view showing a first modified example of the pixel according to the second configuration example.
  • FIG. 11 is a cross-sectional view showing a second modified example of the pixel according to the second configuration example.
  • FIG. 11 is a cross-sectional view showing a third configuration example of a pixel.
  • FIG. 11 is a cross-sectional view showing a third configuration example of a pixel.
  • FIG. 13 is a cross-sectional view showing a first modified example of the pixel according to the third configuration example.
  • FIG. 13 is a cross-sectional view showing a second modified example of the pixel according to the third configuration example.
  • FIG. 11 is a cross-sectional view showing a fourth configuration example of a pixel.
  • FIG. 13 is a cross-sectional view showing a fifth configuration example of a pixel.
  • FIG. 13 is a plan view showing a fifth configuration example of a pixel.
  • FIG. 13 is a cross-sectional view showing a fifth configuration example of a pixel.
  • FIG. 13 is a diagram showing an example of a circuit configuration of a sharing unit of pixels according to a fifth example configuration.
  • FIG. 13 is a diagram illustrating the operation of a pixel according to a fifth configuration example.
  • FIG. 13 is a cross-sectional view showing a first modified example of the pixel according to the fifth configuration example.
  • FIG. 13 is a cross-sectional view showing a second modified example of the pixel according to the fifth configuration example.
  • FIG. 13 is a cross-sectional view showing a third modified example of the pixel according to the fifth configuration example.
  • FIG. 13 is a diagram showing an example of a circuit configuration of a sharing unit of pixels according to a sixth configuration example.
  • 13A to 13C are diagrams illustrating the operation of a pixel according to a sixth configuration example.
  • FIG. 23 is a diagram showing a pixel circuit of a first modified example of a pixel according to the sixth configuration example.
  • FIG. 23 is a diagram showing a pixel circuit of a second modified example of the pixel according to the sixth configuration example.
  • FIG. 2 is a diagram showing an example of a three-layer stacked structure of a solid-state imaging device.
  • 31 is a cross-sectional view showing an example of a detailed configuration of the three substrates in FIG. 30.
  • 1A to 1C are diagrams illustrating the effects of the solid-state imaging device according to the present disclosure.
  • 1 is a block diagram showing an example of the configuration of an imaging device as an electronic device to which the technology of the present disclosure is applied.
  • FIG. 1 is a diagram illustrating an example of use of an image sensor.
  • FIG. 1 is a diagram showing a schematic configuration of a solid-state imaging device to which the technology of the present disclosure is applied.
  • the solid-state imaging device 1 in FIG. 1 shows the configuration of a CMOS image sensor, which is a type of solid-state imaging device that uses an X-Y addressing method.
  • a CMOS image sensor is an image sensor that is manufactured by applying or partially using a CMOS process.
  • the solid-state imaging device 1 includes a pixel array section 11 and a peripheral circuit section.
  • the peripheral circuit section includes, for example, a vertical drive section 12, a column processing section 13, a horizontal drive section 14, and a system control section 15.
  • the solid-state imaging device 1 further includes a signal processing unit 16 and a data storage unit 17.
  • the signal processing unit 16 and the data storage unit 17 may be mounted on the same substrate as the pixel array unit 11, the vertical drive unit 12, etc., or may be disposed on a separate substrate.
  • the signal processing unit 16 and the data storage unit 17 may also be provided on a semiconductor chip separate from the solid-state imaging device 1, such as a DSP (Digital Signal Processor) chip.
  • DSP Digital Signal Processor
  • the pixel array section 11 has a configuration in which pixels 20, each having a photoelectric conversion section that generates and accumulates an electric charge according to the amount of light received, are arranged two-dimensionally in a matrix in row and column directions.
  • the row direction refers to the pixel rows of the pixel array section 11, i.e., the horizontal arrangement direction
  • the column direction refers to the pixel columns of the pixel array section 11, i.e., the vertical arrangement direction.
  • a specific example of the circuit configuration of the pixel 20 will be described later with reference to FIG. 4 etc.
  • pixel drive wiring 21 is wired in the row direction as a row signal line for each pixel row, and vertical signal lines 22 are wired in the column direction as a column signal line for each pixel column.
  • the pixel drive wiring 21 transmits a drive signal for driving the pixels 20 when reading out a signal.
  • the pixel drive wiring 21 is shown as one wire, but the number of wires is not limited to one.
  • One end of the pixel drive wiring 21 is connected to an output terminal of the vertical drive section 12 corresponding to each row.
  • the vertical drive unit 12 is composed of a shift register, an address decoder, etc., and drives each pixel 20 of the pixel array unit 11 all at once or on a row-by-row basis.
  • the vertical drive unit 12 generally has two scanning systems, a readout scanning system and a sweep scanning system, although the specific configuration is not shown in the figure.
  • the readout scanning system sequentially selects and scans the pixels 20 in the pixel array section 11 row by row in order to read out signals from the pixels 20.
  • the signals read out from the pixels 20 are analog signals.
  • the sweep scanning system performs sweep scanning on the readout row on which the readout scanning system performs readout scanning, prior to the readout scanning by the exposure time.
  • the sweep-out scan by this sweep-out scanning system sweeps out unnecessary charges from the photoelectric conversion units of the pixels 20 in the readout row, thereby resetting the photoelectric conversion units of each pixel 20. Then, by sweeping out (resetting) the unnecessary charges by this sweep-out scanning system, a so-called electronic shutter operation is performed.
  • the electronic shutter operation refers to the operation of discarding the charge in the photoelectric conversion unit and starting a new exposure (starting the accumulation of charge).
  • the signal read out by the read operation by the read scanning system corresponds to the amount of light received since the immediately preceding read operation or electronic shutter operation.
  • the period from the read timing of the immediately preceding read operation or the sweep timing of the electronic shutter operation to the read timing of the current read operation is the exposure period of pixel 20.
  • the signals output from each pixel 20 in the pixel row selected and scanned by the vertical drive unit 12 are input to the column processing unit 13 through each vertical signal line 22 for each pixel column.
  • the column processing unit 13 performs a predetermined signal processing on the signals output from each pixel 20 in the selected row through the vertical signal line 22 for each pixel column in the pixel array unit 11, and temporarily holds the pixel signals after signal processing.
  • the column processing unit 13 performs at least noise removal processing as signal processing, such as CDS (Correlated Double Sampling) processing and DDS (Double Data Sampling) processing.
  • CDS processing removes pixel-specific fixed pattern noise such as reset noise and threshold variation of the amplification transistor in the pixel.
  • the column processing unit 13 can also be provided with, for example, an AD (analog-digital) conversion function, so that analog pixel signals can be converted into digital signals and output.
  • AD analog-digital
  • the horizontal drive unit 14 is composed of a shift register, an address decoder, etc., and sequentially selects unit circuits corresponding to pixel columns in the column processing unit 13. Through selective scanning by this horizontal drive unit 14, pixel signals that have been signal-processed for each unit circuit in the column processing unit 13 are output sequentially.
  • the system control unit 15 is composed of a timing generator that generates various timing signals, and controls the driving of the vertical driving unit 12, column processing unit 13, and horizontal driving unit 14 based on the various timings generated by the timing generator.
  • the signal processing unit 16 has at least an arithmetic processing function, and performs various signal processing such as arithmetic processing on the pixel signals output from the column processing unit 13.
  • the data storage unit 17 temporarily stores data necessary for the signal processing in the signal processing unit 16.
  • the pixel signals that have been signal processed in the signal processing unit 16 are converted into a predetermined format and output from the output unit 18 to the outside of the device.
  • the solid-state imaging device 1 configured as described above is a back-illuminated CMOS image sensor that is configured by stacking at least two semiconductor substrates and receives incident light from the back surface of the semiconductor substrate on which a photodiode is formed as a photoelectric conversion unit.
  • FIG. 2 is a cross-sectional view showing a first configuration example of the pixel 20. As shown in FIG.
  • the pixel 20 is constructed by stacking at least two substrates, a first substrate 31 and a second substrate 32.
  • the first substrate 31 includes a semiconductor substrate 41 made of, for example, silicon (Si) and an insulating layer 42 stacked thereon
  • the second substrate 32 includes a semiconductor substrate 51 made of, for example, silicon (Si) and an insulating layer 52 stacked thereon.
  • the insulating layer 42 and the insulating layer 52 are formed of, for example, a SiO2 film, a low-k film (low dielectric constant insulating film), a SiOC film, etc.
  • Each of the insulating layer 42 and the insulating layer 52 may be composed of a plurality of insulating films made of different materials.
  • the semiconductor substrate 41 of the first substrate 31 will be referred to as the first semiconductor substrate 41
  • the semiconductor substrate 51 of the second substrate 32 will be referred to as the second semiconductor substrate 51.
  • the first semiconductor substrate 41 is formed of a semiconductor region 61 (hereinafter referred to as a P-type semiconductor region 61) of a first conductivity type (e.g., P type), and a semiconductor region 62 (hereinafter referred to as an N-type semiconductor region 62) of a second conductivity type (N type) opposite to the first conductivity type is formed for each pixel within the P-type semiconductor region 61, thereby forming a photodiode PD on a pixel-by-pixel basis.
  • the P-type semiconductor regions 61 provided on both the front and back sides of the first semiconductor substrate 41 also serve as hole charge accumulation regions for suppressing dark current.
  • the photodiode PD photoelectrically converts light incident from the back surface 63b of the first semiconductor substrate 41, which is the bottom surface in FIG. 2, and generates an electric charge (signal charge).
  • a transfer transistor TG is formed on the front surface 63a of the first semiconductor substrate 41, which is the upper side in FIG. 2.
  • the transfer transistor TG is composed of a vertical transistor having a gate electrode consisting of a planar electrode portion formed above the front surface 63a of the first semiconductor substrate 41 and a recessed electrode portion formed in the depth direction from the front surface 63a toward the photodiode PD.
  • the transfer transistor TG functions as a first transfer gate that transfers the charge stored in the photodiode PD.
  • a semiconductor layer 64 made of, for example, silicon (Si) is formed up to a predetermined height of the insulating layer 42.
  • the memory unit MEM is formed around the semiconductor layer 64.
  • the memory unit MEM includes a gate electrode 65 formed around the semiconductor layer 64 and an N-type channel (not shown) formed below it (inside the semiconductor layer 64). Therefore, the channel of the memory unit MEM is formed in the semiconductor layer 64.
  • FIG. 3 is a plan view taken along line X-X' in FIG. 2, showing examples of possible planar shapes of the memory unit MEM.
  • the gate electrode 65 of the memory unit MEM can have a structure surrounding the semiconductor layer 64 formed in a circular shape in a plan view, as shown in A to C of FIG. 3.
  • a of FIG. 3 shows a structure in which the gate electrode 65 surrounds the semiconductor layer 64 formed in a circular shape (donut shape)
  • B of FIG. 3 shows a structure in which the gate electrode 65 surrounds the semiconductor layer 64 formed in a circular shape in a rectangular shape
  • C of FIG. 3 shows a structure in which the gate electrode 65 surrounds the semiconductor layer 64 formed in a circular shape in a polygonal shape such as an octagon.
  • the gate electrode 65 may be formed on at least one or more sidewall surfaces of the semiconductor layer 64.
  • D of FIG. 3 shows an example in which the gate electrode 65 having a plate-like structure is formed on two opposing sidewall surfaces of the prismatic shape.
  • the memory unit MEM holds the charge transferred from the photodiode PD by the transfer transistor TG as a first transfer gate.
  • the memory unit MEM functions as a second transfer gate that transfers the stored charge to the floating diffusion FD.
  • a floating diffusion FD is formed as an N-type diffusion region 66, which is a high-concentration N-type impurity region.
  • the floating diffusion FD is a charge-voltage conversion unit that converts the charge transferred from the memory unit MEM as a second transfer gate into a voltage.
  • the floating diffusion FD is connected to a through-wire 71 that penetrates the second semiconductor substrate 51, and the floating diffusion FD is connected to the gate electrode of the amplification transistor AMP formed on the second substrate 32 via the through-wire 71 and a metal wiring 72 formed on the insulating layer 52 of the second substrate 32.
  • the material of the metal wiring 72 can be, for example, copper (Cu), tungsten (W), aluminum (Al), gold (Au), etc.
  • an amplifier transistor AMP is formed on the front surface of the second semiconductor substrate 51, which is the upper side in FIG. 2, and a reset transistor RST and a selection transistor SEL, etc., shown in FIG. 4, are formed in an area (not shown) on the front surface side of the second semiconductor substrate 51 within the same pixel.
  • the pixel 20 according to the first configuration example has a photodiode PD as a photoelectric conversion unit, a transfer transistor TG as a first transfer gate, a memory unit MEM as a second transfer gate, a floating diffusion FD as a charge-voltage conversion unit, and an amplification transistor AMP.
  • the gate insulating film of the transfer transistor TG, the gate insulating film of the memory unit MEM, and the insulating film inserted between the through-wire 71 and the second semiconductor substrate 51 are not shown in the figure.
  • the memory unit MEM is formed vertically along the semiconductor layer 64 formed in the depth direction (substrate stacking direction) in the insulating layer 42 between the first semiconductor substrate 41 and the second semiconductor substrate 51. This makes it possible to reduce the planar area of the pixel 20 compared to when the memory unit MEM is formed in the planar direction, and even when the pixel 20 is miniaturized, it is possible to achieve both miniaturization of the pixel and formation of the memory unit.
  • the floating diffusion FD is formed in the insulating layer 42 on the upper surface of the semiconductor layer 64 in the substrate stacking direction relative to the memory unit MEM. This allows the planar area of the pixel 20 to be reduced compared to when the floating diffusion FD is formed in the planar direction alongside the memory unit MEM, further contributing to miniaturization of the pixel 20. Also, compared to when the floating diffusion FD is formed on the first semiconductor substrate 41, the length of the through wiring 71 can be shortened, thereby reducing the wiring capacitance of the through wiring 71.
  • FIG. 4 shows an equivalent circuit of the pixel 20 according to the first configuration example.
  • the pixel 20 has a photodiode PD, a transfer transistor TG, a memory unit MEM, a floating diffusion FD, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • the photodiode PD is a photoelectric conversion unit that generates an electric charge (signal charge) according to the amount of light received.
  • the anode terminal of the photodiode PD is grounded, and the cathode terminal is connected to the memory unit MEM via the transfer transistor TG.
  • a discharge transistor OFG which will be described later with reference to FIG. 29, may also be connected to the cathode terminal of the photodiode PD.
  • the transfer transistor TG When the transfer transistor TG is turned on by a first transfer control signal supplied to its gate, it reads out the charge generated in the photodiode PD and transfers it to the memory unit MEM.
  • the memory unit MEM is a charge holding unit that temporarily holds the charge until it is transferred to the floating diffusion FD.
  • the memory unit MEM When the memory unit MEM is turned on by a second transfer control signal supplied to its gate, it can deepen the potential and hold the charge. By turning off after holding the charge, the charge held in the memory unit MEM is transferred to the floating diffusion FD.
  • the floating diffusion FD holds the charge read from the memory unit MEM so that it can be read out as a signal.
  • the floating diffusion FD converts the charge transferred from the memory unit MEM into a voltage.
  • the reset transistor RST is turned on by a reset control signal supplied to its gate, the charge held in the floating diffusion FD is discharged to a constant voltage source VDD, resetting the potential of the floating diffusion FD.
  • the amplification transistor AMP outputs a pixel signal that corresponds to the potential of the floating diffusion FD. That is, the amplification transistor AMP forms a source follower circuit together with a load MOS (not shown) that serves as a constant current source, and a pixel signal indicating a level that corresponds to the charge held in the floating diffusion FD is output from the amplification transistor AMP to the column processing unit 13 ( Figure 1) via the selection transistor SEL.
  • the load MOS is provided, for example, within the column processing unit 13.
  • the selection transistor SEL is turned on when the pixel 20 is selected by a selection control signal supplied to the gate, and outputs the pixel signal of the pixel 20 to the column processing unit 13 via the vertical signal line 22.
  • the first transfer control signal, the second transfer control signal, the reset control signal, and the selection control signal are controlled by the vertical drive unit 12, and are supplied to the pixel 20 via the pixel drive wiring 21 ( Figure 1).
  • the photodiode PD and the transfer transistor TG are provided on the first semiconductor substrate 41, and the memory unit MEM and the N-type diffusion region 66 constituting (part of) the floating diffusion FD are provided in the insulating layer 42 between the first semiconductor substrate 41 and the second semiconductor substrate 51.
  • the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are provided on the second semiconductor substrate 51.
  • the unnecessary charges accumulated in the photodiode PD are reset by the discharge transistor OFG, etc., as shown in A of Figure 5.
  • the exposure period begins simultaneously for all pixels.
  • the transfer transistor TG and memory unit MEM are controlled to be in the on state, and the charge generated in the photodiode PD by photoelectric conversion is transferred to the memory unit MEM.
  • the transfer transistor TG is turned off as shown in FIG. 5C, and the charge generated by the photodiode PD is held in the memory unit MEM. In this state, the pixel 20 waits until its own readout period arrives.
  • the memory unit MEM is controlled to the off state, and the charge held in the memory unit MEM is transferred to the floating diffusion FD.
  • the selection transistor SEL of the readout row is controlled to the on state, and a signal indicating a level corresponding to the charge held in the floating diffusion FD is output from the amplification transistor AMP to the column processing unit 13 via the selection transistor SEL.
  • the pixel 20 according to the first configuration example is capable of performing a global shutter type operation (image capture) in which the exposure time is set to be the same for all pixels in the pixel array section 11, the charge is temporarily stored in the memory section MEM after exposure is completed, and the charge is read out from the memory section MEM sequentially on a row-by-row basis.
  • image capture image capture
  • a transfer transistor TG is formed at a predetermined position of each pixel 20 on the front surface 63a of the first semiconductor substrate 41, and an insulating layer 42A that becomes part of the insulating layer 42 is formed in the area other than the transfer transistor TG.
  • the gate electrode of the transfer transistor TG is formed of, for example, polysilicon, and the gate insulating film and insulating layer 42A of the transfer transistor TG are formed of, for example, silicon oxide (SiO2).
  • the transfer transistor TG is formed as a vertical transistor having a gate electrode portion that is dug deeper into the substrate than the front surface 63a of the first semiconductor substrate 41.
  • the photodiode PD not shown in the first semiconductor substrate 41 in FIG. 6A may be formed before forming the transfer transistor TG, or may be formed at another timing, such as after bonding to the second semiconductor substrate 51.
  • a gate electrode 65 of the memory unit MEM is formed at a predetermined position of each pixel 20 on the front surface 63a of the first semiconductor substrate 41, and then silicon oxide is further piled up on the insulating layer 42A to form the insulating layer 42B.
  • the planar shape of the gate electrode 65 is, for example, a circle (donut shape) as shown in FIG. 3A.
  • the insulating layer 42B on the inside of the gate electrode 65 of the memory unit MEM which is formed in a circular (donut) shape, is etched to form an opening 101.
  • a semiconductor layer 64 is formed by embedding silicon inside the opening 101 using epitaxial growth, and then an N-type channel (not shown) is formed under the gate electrode 65 (inside the semiconductor layer 64) and an N-type diffusion region 66 as a floating diffusion FD by ion implantation of N-type ions such as phosphorus (P) and arsenic (As).
  • the N-type diffusion region 66 may be formed by epitaxial growth including N-type ions.
  • an insulating layer 42C made of silicon oxide or the like is further stacked on top of the insulating layer 42B, and silicon nitride (SiN), for example, is laminated as a bonding film 42D for bonding to the second semiconductor substrate 51.
  • the stack of insulating layers 42B to 42D corresponds to the insulating layer 42 shown in FIG. 2.
  • a second semiconductor substrate 51 is bonded to the upper surface of the insulating layer 42 of the first substrate 31 by, for example, plasma bonding, and then, as shown in B of FIG. 7, an amplifier transistor AMP and an insulating layer 52 are formed on the second semiconductor substrate 51.
  • the gate electrode of the amplifier transistor AMP is formed of, for example, polysilicon, and the gate insulating film is formed of, for example, silicon oxide (SiO2).
  • openings 111 to 114 are formed to form contact electrodes connected to the gate electrode and the floating diffusion FD, and a metal material such as copper (Cu) is embedded inside the openings to form contact wirings 121 to 124 shown in FIG. 7D.
  • the contact wiring 121 is a wiring connected to the gate electrode of the amplification transistor AMP
  • the contact wiring 122 is a wiring connected to the gate electrode of the transfer transistor TG.
  • the contact wiring 123 is a wiring connected to the gate electrode 65 of the memory unit MEM.
  • the contact wiring 124 is a wiring connected to the floating diffusion FD, and corresponds to the through wiring 71 in FIG. 2.
  • the transfer transistor TG, memory unit MEM, floating diffusion FD, and amplification transistor AMP of the pixel 20 according to the first configuration example can be formed as described above.
  • a logic circuit including a vertical drive unit 12 that controls the transfer transistor TG, reset transistor RST, etc., a horizontal drive unit 14, a system control unit 15, etc. is formed.
  • FIG. 8 is a cross-sectional view showing a first modified example of the pixel 20 according to the first configuration example.
  • the semiconductor layer 64 is formed only on a part of the insulating layer 42 in the height direction (thickness direction), and the floating diffusion FD formed on the upper surface of the semiconductor layer 64 is also formed within the insulating layer 42.
  • the semiconductor layer 64 is formed over the entire height of the insulating layer 42 so as to connect the first semiconductor substrate 41 and the second semiconductor substrate 51 in the height direction.
  • the floating diffusion FD is formed in the second semiconductor substrate 51 in the first modified example, although it is the same as the first configuration example of FIG. 2 in that it is located above the semiconductor layer 64.
  • the N-type diffusion region 66 that constitutes the floating diffusion FD may be formed to the same depth as the thickness of the second semiconductor substrate 51, or may be formed to a depth that is a part of the thickness of the second semiconductor substrate 51.
  • the semiconductor layer 64 by forming the semiconductor layer 64 not only on a portion of the height of the insulating layer 42 but on the entire height of the insulating layer 42 so as to connect the first semiconductor substrate 41 and the second semiconductor substrate 51, the position at which the floating diffusion FD is formed is raised and the length of the through-wire 71 can be shortened. This allows the wiring capacitance of the through-wire 71 to be further reduced.
  • FIG. 9 is a cross-sectional view showing a second modified example of the pixel 20 according to the first configuration example.
  • the second modified example in FIG. 9 differs from the first configuration example shown in FIG. 2 in that a barrier layer 141 formed of an impurity region of the opposite conductivity type to the floating diffusion FD is newly added to the region of the semiconductor layer 64 adjacent to the floating diffusion FD, but is otherwise common to the first configuration example shown in FIG. 2.
  • the floating diffusion FD is formed of an N-type diffusion region 66, so the barrier layer 141 is formed of a P-type impurity region.
  • FIG. 10 is a cross-sectional view showing a second configuration example of the pixel 20.
  • the first transfer gate is configured by the transfer transistor TG
  • the second transfer gate is configured by the memory unit MEM.
  • the first transfer gate is configured by the memory unit MEM'
  • the second transfer gate is configured by the memory transfer transistor MTR.
  • the first transfer gate is replaced from the transfer transistor TG to the memory unit MEM'
  • the second transfer gate is replaced from the memory unit MEM to the memory transfer transistor MTR.
  • the first transfer gate configured by the transfer transistor TG does not have a charge retention function
  • the second transfer gate configured by the memory unit MEM has a charge retention function
  • the first transfer gate configured by the memory unit MEM' has a charge retention function
  • the second transfer gate configured by the memory transfer transistor MTR does not have a charge retention function.
  • the memory unit MEM' has a gate electrode 161 on the upper surface of the front surface 63a of the first semiconductor substrate 41, and an N-type channel region 162 (PB) that forms a channel in the first semiconductor substrate 41 below the gate electrode 161. Between the N-type semiconductor region 62 of the photodiode PD and the N-type channel region 162, for example, a P-type semiconductor region 163 (PA) of the opposite conductivity type (i.e., P-type) to the N-type channel region 162 is formed.
  • PA P-type semiconductor region 163
  • the memory unit MEM' transfers and holds the charge generated and accumulated in the photodiode PD to the N-type channel region 162 (PB). Note that in the example of FIG.
  • the gate electrode 161 of the memory unit MEM' is configured with a planar electrode structure formed only on the upper surface of the front surface 63a of the first semiconductor substrate 41, but it may be configured with a vertical electrode structure having a recessed electrode portion like the transfer transistor TG of the first configuration example.
  • the memory transfer transistor MTR transfers the charge held in the memory unit MEM' to the floating diffusion FD.
  • the memory transfer transistor MTR includes a gate electrode 164 formed around the semiconductor layer 64 and a gate insulating film (not shown) formed underneath it.
  • the gate electrode 161 of the memory unit MEM' and the gate electrode 164 of the memory transfer transistor MTR are formed of, for example, polysilicon.
  • the difference between the transfer transistor TG and memory transfer transistor MTR and the memory unit MEM and memory unit MEM' is whether they have a charge retention function in addition to the charge transfer function.
  • the transfer transistor TG and memory transfer transistor MTR only have a charge transfer function, and do not have a charge retention function.
  • the memory unit MEM and memory unit MEM' have both a charge transfer function and a charge retention function.
  • the charge generated by the photodiode PD is collected in the N-type semiconductor region 62 near the bottom of the memory unit MEM' due to the concentration gradient.
  • the memory unit MEM' When the memory unit MEM' is on, it transfers the charge generated by the photodiode PD to the N-type channel region 162 and holds it in the off state.
  • the memory transfer transistor MTR When the memory transfer transistor MTR is on, it transfers the charge held in the memory unit MEM' to the floating diffusion FD.
  • the exposure period begins simultaneously for all pixels.
  • the memory unit MEM' is controlled to be in the on state, as shown in FIG. 11B.
  • the on state deepens the potential of the memory unit MEM', and the charge generated in the photodiode PD by photoelectric conversion is transferred to the N-type channel region 162 (PB) of the memory unit MEM'.
  • the memory unit MEM' When the predetermined exposure time ends, the memory unit MEM' is turned off, as shown in C of FIG. 11. The charge transferred to the memory unit MEM' is held in the N-type channel region 162 (PB) of the memory unit MEM'. In this state, the pixel 20 waits until its own readout period arrives. Because the memory unit MEM' holds the charge in the off state, it is possible to reduce the dark current during the holding period.
  • PB N-type channel region 162
  • the memory transfer transistor MTR is controlled to the on state, and the charge held in the memory unit MEM' is transferred to the floating diffusion FD.
  • the selection transistor SEL is controlled to the on state, and a signal indicating a level corresponding to the charge held in the floating diffusion FD is output from the amplification transistor AMP to the column processing unit 13 via the selection transistor SEL.
  • the exposure time is set to be the same for all pixels in the pixel array section 11, and after exposure is completed, the charge is temporarily stored in the memory section MEM, and the charge is read out from the memory section MEM sequentially on a row-by-row basis, enabling operation (imaging) using the global shutter method.
  • FIG. 12 is a cross-sectional view showing a first modified example of the pixel 20 according to the second configuration example.
  • the charge generated in the photodiode PD is collected in the N-type semiconductor region 62 below the N-type channel region 162 (PB) and the P-type semiconductor region 163 (PA) due to the concentration gradient.
  • the charge generated in the photodiode PD is collected in the N-type semiconductor region 62 on the side of the N-type channel region 162 (PB) and the P-type semiconductor region 163 (PA) due to the concentration gradient.
  • the N-type channel region 162 (PB) and the P-type semiconductor region 163 (PA) are formed separately in the depth direction, but in the first modified example of FIG. 12, they are formed separately in the planar direction. Other points are common to the second configuration example shown in FIG. 10. In this way, the formation positions of the N-type channel region 162 (PB) and the P-type semiconductor region 163 (PA) are not limited to the example shown in FIG. 10.
  • FIG. 13 is a cross-sectional view showing a second modified example of the pixel 20 according to the second configuration example.
  • the memory unit MEM' which is the first transfer gate
  • the memory transfer transistor MTR which is the second transfer gate
  • the memory unit MEM' which is the first transfer gate
  • the memory transfer transistor MTR which is the second transfer gate
  • the memory unit MEM' and the memory transfer transistor MTR are formed in the same planar region on the front surface 63a of the first semiconductor substrate 41.
  • the memory unit MEM' and the memory transfer transistor MTR are formed in the insulating layer 42 so as to be aligned in the depth direction along the semiconductor layer 64.
  • the N-type channel region 162 (PB) and the P-type semiconductor region 163 (PA) are not shown in the illustration.
  • the memory unit MEM' and the memory transfer transistor MTR can be formed in the same planar region within the pixel region, which allows the planar area of the pixel 20 to be further reduced, and also contributes greatly to miniaturization of the pixel 20. In other words, even if a sufficient area cannot be secured in the planar direction due to miniaturization, it is possible to form the memory unit MEM' and the memory transfer transistor MTR and realize global shutter type operation (imaging).
  • FIG. 14 is a cross-sectional view showing a third configuration example of the pixel 20.
  • the third configuration example shown in FIG. 14 is different from the first configuration example shown in FIG. 2 in that a memory transfer transistor MTR is added between the memory unit MEM, which is the second transfer gate of the first configuration example shown in FIG. 2, and the floating diffusion FD, but in other respects is the same as the first configuration example shown in FIG. 2.
  • the memory transfer transistor MTR is similar to the memory transfer transistor MTR of the second configuration example shown in FIG. 10, and transfers the charge held in the memory unit MEM to the floating diffusion FD. Therefore, the third configuration example can be said to be a configuration in which multiple second transfer gates are provided in the insulating layer 42 between the first semiconductor substrate 41 and the second semiconductor substrate 51.
  • the addition of the memory transfer transistor MTR can enhance the transfer of charge to the floating diffusion FD.
  • the third configuration example in which the first transfer gate is configured with the transfer transistor TG can improve the transfer from the photodiode PD to the memory unit MEM.
  • FIG. 15 is a cross-sectional view showing a first modified example of the pixel 20 according to the third configuration example.
  • the first modified example shown in FIG. 15 is a configuration in which a memory transfer transistor MTR is added between the memory unit MEM and the floating diffusion FD of the first modified example of the first configuration example shown in FIG. 8.
  • the first modified example is a configuration in which the floating diffusion FD of the third modified example shown in FIG. 14 is formed within the substrate of the second semiconductor substrate 51, as in the first modified example of the first configuration example of FIG. 8, and a semiconductor layer 64 is formed over the entire height direction of the insulating layer 42 so as to connect the first semiconductor substrate 41 and the second semiconductor substrate 51.
  • the other configurations of the third modified example are common to the third modified example shown in FIG. 14.
  • the addition of the memory transfer transistor MTR makes it possible to strengthen the transfer of charge to the floating diffusion FD.
  • carriers can move from the second semiconductor substrate 51, making it easier to modulate the memory unit MEM and the memory transfer transistor MTR.
  • FIG. 16 is a cross-sectional view showing a second modified example of the pixel 20 according to the third configuration example.
  • the second modified example shown in FIG. 16 has a configuration in which the transfer transistor TG, which is the first transfer gate of the third configuration example shown in FIG. 14, is changed to a memory unit MEM1' similar to the second configuration example in FIG. 10.
  • the gate electrode 161 of the memory unit MEM' in the second configuration example in FIG. 10 has a planar electrode structure
  • the gate electrode 171 of the memory unit MEM1' in the second modified example in FIG. 16 has a vertical electrode structure with a recessed electrode portion.
  • the second modified example of the third configuration example which is equivalent to adding another memory unit MEM', can further improve the transfer from the photodiode PD to the memory unit MEM.
  • FIG. 17 is a cross-sectional view showing a fourth configuration example of the pixel 20.
  • the gate electrode 65 of the memory unit MEM which is the second transfer gate of the first configuration example shown in FIG. 2, is changed to a gate electrode 181 of a vertical electrode structure and is formed in the second semiconductor substrate 51 and the semiconductor layer 64 in the insulating layer 42.
  • the gate electrode 181 of the memory unit MEM in the fourth configuration example is composed of a planar electrode portion 181P formed on the second semiconductor substrate 51 and a recessed electrode portion 181V penetrating the second semiconductor substrate 51 and the semiconductor layer 64 in the insulating layer 42.
  • the recessed electrode portion 181V is formed in a circular planar shape inside the semiconductor layer 64, which has a circular planar shape, as shown in B of FIG. 17, for example.
  • the N-type channel (not shown) of the memory unit MEM is formed on the outer periphery of the circular recessed electrode portion 181V.
  • the N-type diffusion region 66 as the floating diffusion FD is formed in the second semiconductor substrate 51.
  • the other configurations of the fourth configuration example are common to the third configuration example shown in FIG. 14.
  • the floating diffusion FD can be formed in the second semiconductor substrate 51, and the length of the through-wire 71 can be further shortened, thereby further reducing the wiring capacitance of the through-wire 71.
  • the pixel 20 of the fifth configuration example has a shared pixel structure in which the reset transistor RST, the amplification transistor AMP, the selection transistor SEL, etc. are shared by a plurality of pixels.
  • FIG. 18 is a cross-sectional view of a pixel 20 according to the fifth configuration example
  • FIG. 19 is a plan view of a pixel 20 according to the fifth configuration example at a predetermined depth position.
  • each pixel 20 in the shared pixel structure according to the fifth configuration example shares a floating diffusion FD, memory unit MEM, reset transistor RST, amplification transistor AMP, selection transistor SEL, and switching transistor FDG among four pixels.
  • the reset transistor RST, amplification transistor AMP, selection transistor SEL, and switching transistor FDG shared among the four pixels are collectively referred to as the shared pixel transistors.
  • each pixel 20 has its own photodiode PD and transfer transistor TG.
  • pixels 20a, 20b, 20c, and 20d when distinguishing between the four pixels that make up the shared unit, they are referred to as pixels 20a, 20b, 20c, and 20d.
  • photodiodes PD and transfer transistors TG that pixels 20a to 20d individually have when distinguishing between the photodiodes PD and transfer transistors TG that pixels 20a to 20d individually have, they are referred to as photodiodes PDa to PDd and transfer transistors TGa to TGd.
  • FIG. 18 The cross-sectional view shown in FIG. 18 is a cross-sectional view equivalent to two of the four pixels in a 2x2 array that constitutes a shared unit, and corresponds to the cross-sectional view taken along line X-X' in FIG. 19A.
  • FIG. 19A shows a plan view of the surface of the second substrate 32 on which the shared pixel transistors are formed in the cross-sectional view of FIG. 18.
  • FIG. 19B is a plan view of the interior of the insulating layer 42 in which the memory section MEM is formed
  • FIG. 19C is a plan view of the first semiconductor substrate 41 on which the transfer transistors TGa to TGd are formed.
  • a pixel separation section 201 that separates the photodiode PD into pixel units is formed at the pixel boundary of each pixel 20 of the first semiconductor substrate 41.
  • the pixel separation section 201 is formed of an insulating film such as a silicon oxide film (SiO2 film).
  • the transfer transistors TGa and TGc, the memory unit MEM, and the floating diffusion FD are formed on the front surface 63a and the insulating layer 42 of the first semiconductor substrate 41. More specifically, the transfer transistors TGa and the transfer transistors TGc are formed on the front surface 63a of the first semiconductor substrate 41 of the left pixel 20a and the right pixel 20c, respectively, and the memory unit MEM shared by four pixels and the N-type diffusion region 66 as the floating diffusion FD are formed in the center of the 2x2 that constitutes the shared unit.
  • the gate insulating film 202 of the transfer transistors TGa and TGc and the gate insulating film 203 of the memory unit MEM which were omitted in the cross-sectional view of the first configuration example shown in FIG. 2, are shown.
  • an amplification transistor AMP is formed on the top of the left pixel 20a, and a switching transistor FDG is formed on the top of the right pixel 20c.
  • the N-type diffusion region 66 as the floating diffusion FD is connected to the N-type diffusion region 211 that constitutes the source of the switching transistor FDG via the through-hole wiring 71 and the metal wiring 72, and in the shared structure, the floating diffusion FD is composed of the N-type diffusion regions 66 and 211.
  • the gate insulating film 212 of the switching transistor FDG and the gate insulating film 213 of the amplification transistor AMP are also shown.
  • one of an amplifier transistor AMP, a reset transistor RST, a switching transistor FDG, and a selection transistor SEL is disposed in each of the four 2x2 pixels that make up the shared unit.
  • a semiconductor layer 64 and a memory unit MEM are disposed in the center of the four 2x2 pixels, and as shown in FIG. 19C, transfer transistors TGa to TGd that are provided individually for each pixel 20a to 20d are disposed outside the memory unit MEM.
  • through-wires 221 to 223 that penetrate the second semiconductor substrate 51 are shown.
  • the through-wires 221 to 223 are wiring that supplies a predetermined voltage to the memory unit MEM formed in the insulating layer 42, the transfer transistors TGa to TGd formed in the first substrate 31, or the P-type semiconductor region 61 as a P-well layer.
  • the through-wires 221a and 221b are wirings that supply a predetermined voltage to the gate electrode 65 of the memory unit MEM.
  • the through-wires 222a to 222d are wirings that supply a predetermined voltage to the gate electrodes of the transfer transistors TGa to TGd.
  • the through-wires 223a to 223d are wirings that supply a predetermined voltage to the P-type semiconductor region 61 as the P-well layer of the first semiconductor substrate 41.
  • the cross-sectional view A in FIG. 20 shows a cross-sectional view taken along line Y-Y' in FIG. 19C
  • the cross-sectional view B in FIG. 20 shows a cross-sectional view taken along line Z-Z' in FIG. 19C
  • the cross-sectional view B in FIG. 20 shows the reset transistor RST and the select transistor SEL formed on the second substrate 32, and also shows the gate insulating film 231 of the reset transistor RST and the gate insulating film 232 of the select transistor SEL.
  • the photodiode PD and transfer transistor TG provided for each pixel 20 are provided on the first semiconductor substrate 41, and the memory unit MEM and the N-type diffusion region 66 constituting part of the floating diffusion FD are provided in the insulating layer 42 between the first semiconductor substrate 41 and the second semiconductor substrate 51.
  • the N-type diffusion region 211, reset transistor RST, switching transistor FDG, amplification transistor AMP, and selection transistor SEL constituting part of the floating diffusion FD are provided on the second semiconductor substrate 51.
  • FIG. 21 shows an example of the circuit configuration of a sharing unit of the pixel 20 according to the fifth example configuration.
  • the photodiode PD and transfer transistor TG are provided for each of the 2x2 four pixels that make up the shared unit. That is, pixel 20a has a photodiode PDa and a transfer transistor TGa, pixel 20b has a photodiode PDb and a transfer transistor TGb, pixel 20c has a photodiode PDc and a transfer transistor TGc, and pixel 20d has a photodiode PDd and a transfer transistor TGd.
  • the memory unit MEM, floating diffusion FD, reset transistor RST, amplification transistor AMP, selection transistor SEL, and switching transistor FDG are shared by pixels 20a to 20d.
  • a switching transistor FDG is added between the floating diffusion FD and the reset transistor RST.
  • the switching transistor FDG connects the additional capacitance FDL to the floating diffusion FD in response to a switching control signal supplied to the gate electrode. For example, at high illuminance where the amount of incident light is large, the switching transistor FDG is turned on to connect the floating diffusion FD and the additional capacitance FDL. This allows more charge to be stored at high illuminance. On the other hand, at low illuminance where the amount of incident light is small, the switching transistor FDG is turned off to disconnect the additional capacitance FDL from the floating diffusion FD.
  • the conversion efficiency can be increased.
  • the switching transistor FDG may be provided between the floating diffusion FD and the reset transistor RST.
  • Figure 22 shows the potentials of pixel 20a and pixel 20b.
  • the transfer transistor TGa and memory unit MEM are controlled to the on state as shown in FIG. 22B. This causes the charge stored in the photodiode PD of pixel 20a to be transferred to the memory unit MEM.
  • the transfer transistor TGa is turned off as shown in FIG. 22C.
  • the memory unit MEM is controlled to be in the off state, and the charge held in the memory unit MEM is transferred to the floating diffusion FD.
  • the selection transistor SEL of the readout row is controlled to be in the on state, and a signal indicating a level corresponding to the charge held in the floating diffusion FD is output from the amplification transistor AMP to the column processing unit 13 via the selection transistor SEL.
  • the reset transistor RST and the switching transistor FDG are controlled to be in the on state, thereby resetting the potential of the floating diffusion FD.
  • each pixel 20 operates in a rolling shutter manner in which the exposure period and readout period start in sequence on a row-by-row basis.
  • the four pixels in a shared unit use the memory unit MEM simultaneously, it is possible to operate in a global shutter manner.
  • FIG. 23 is a cross-sectional view showing a first modified example of the pixel 20 according to the fifth configuration example.
  • the first modification is a modification of the method of connecting the through-wires 221a and 221b, which supply a predetermined voltage to the gate electrode 65 of the memory unit MEM, to the gate electrode 65.
  • Figure 23 shows a cross-sectional view of the vicinity of the memory unit MEM.
  • a in FIG. 23 shows a first connection method for the through-wires 221a and 221b shown in A in FIG. 20, in which the through-wires 221a and 221b extending in the substrate stacking direction (vertical direction) to the second semiconductor substrate 51 are connected to the upper surface of the gate electrode 65.
  • FIG. 23 shows a second connection method for the through-wires 221a and 221b, in which the through-wires 221a and 221b extending in the substrate stacking direction are bent laterally on the side of the gate electrode 65 in a direction parallel to the plane of the second semiconductor substrate 51, and are connected to the side (outer peripheral surface) of the cylindrical gate electrode 65 formed on the outside of the semiconductor layer 64.
  • FIG. 23 shows a third connection method for the through-wires 221a and 221b, in which the through-wires 221a and 221b extend linearly from the lateral direction parallel to the plane of the second semiconductor substrate 51 and are connected to the side (outer peripheral surface) of the cylindrical gate electrode 65 formed on the outside of the semiconductor layer 64.
  • connection points of the through-hole wirings 221a and 221b that supply a predetermined voltage to the gate electrode 65 of the memory unit MEM with the gate electrode 65 are not limited to the top surface of the gate electrode 65, but may be the side surface or bottom surface.
  • FIG. 24 is a cross-sectional view showing a second modified example of the pixel 20 according to the fifth configuration example.
  • the second modification is a modification regarding the number of through-wires 221 that supply a predetermined voltage to the gate electrode 65 of the memory unit MEM.
  • Figure 24 shows a plan view at the same position as B in Figure 19.
  • a in FIG. 24 is an example of the through-wire 221 shown in B in FIG. 19, and shows an example in which the through-wire 221 that supplies a predetermined voltage is connected to the gate electrode 65 of the memory unit MEM by two through-wires 221 consisting of through-wires 221a and 221b.
  • FIG. 24 shows an example in which a through-wire 221 that supplies a predetermined voltage is connected to the gate electrode 65 of the memory unit MEM by a single through-wire 221 consisting of only the through-wire 221a.
  • FIG. 23 shows an example in which the through-wires 221 that supply a predetermined voltage are connected to the gate electrode 65 of the memory unit MEM by four through-wires 221a to 221d.
  • the number of through-wires 221 that are connected to the gate electrode 65 of the memory unit MEM and supply a predetermined voltage is not limited to two, but may be one, three or more.
  • FIG. 25 is a cross-sectional view showing a third modified example of the pixel 20 according to the fifth configuration example.
  • the third modified example is an example in which the transistor structure of the transfer transistors TGa to TGd is different. That is, in the fifth configuration example of FIG. 18 described above, the transfer transistors TGa to TGd are formed as vertical transistors having recessed electrodes recessed into the first semiconductor substrate 41.
  • the transfer transistors TGa to TGd are configured as planar type transistors consisting only of planar electrode portions.
  • the transfer transistors TG are not limited to vertical transistors, and may be planar transistors.
  • the transfer transistors TG may be so-called fin type transistors, in which the shape of the gate electrode portion has a three-dimensional structure that sandwiches the channel portion and resembles a fin shape.
  • the reset transistor RST, the amplification transistor AMP, the selection transistor SEL, and the switching transistor FDG may also be vertical transistors, planar transistors, or fin type transistors.
  • the example shown in FIG. 19 describes an example in which there is one through-wire 222, but the number of through-wires connected to the gate electrode of the transfer transistor TG may be multiple.
  • any number of through-wires may be connected to the gate electrodes of the reset transistor RST, the amplification transistor AMP, the selection transistor SEL, and the switching transistor FDG other than the transfer transistor TG.
  • FIG. 26 shows an example of the circuit configuration of a shared unit of the pixels 20 according to the sixth example configuration.
  • a photodiode PD and a transfer transistor TG are provided for each pixel, and the memory section MEM, floating diffusion FD, reset transistor RST, amplification transistor AMP, selection transistor SEL, and switching transistor FDG are shared by four pixels 20a to 20d that form a shared unit.
  • the sixth configuration example in FIG. 26 differs in that in addition to the photodiode PD and transfer transistor TG, a memory unit MEM is also provided for each pixel. That is, pixel 20a has a photodiode PDa, transfer transistor TGa, and memory unit MEMa, and pixel 20b has a photodiode PDb, transfer transistor TGb, and memory unit MEMb. Pixel 20c has a photodiode PDc, transfer transistor TGc, and memory unit MEMc, and pixel 20d has a photodiode PDd, transfer transistor TGd, and memory unit MEMc.
  • the floating diffusion FD, reset transistor RST, amplification transistor AMP, and selection transistor SEL are shared by the four pixels 20a to 20d that make up the shared unit.
  • the photodiode PD and transfer transistor TG of the sixth configuration example are provided on the first semiconductor substrate 41, and the memory unit MEM and the N-type diffusion region 66 constituting part of the floating diffusion FD are provided in the insulating layer 42 between the first semiconductor substrate 41 and the second semiconductor substrate 51.
  • the N-type diffusion region 211, reset transistor RST, amplification transistor AMP, and selection transistor SEL constituting part of the floating diffusion FD are provided on the second semiconductor substrate 51.
  • Figure 27 shows the potentials of pixel 20a and pixel 20b.
  • the unnecessary charges accumulated in the photodiode PD are reset by the discharge transistor OFG, etc., as shown in A of Figure 27.
  • the exposure period begins simultaneously for all pixels.
  • the transfer transistor TG and memory unit MEM are controlled to be in the on state. This causes the charge generated in the photodiode PD by photoelectric conversion to be transferred to the memory unit MEM.
  • the transfer transistor TG is turned off as shown in C of FIG. 27, and the charge generated by the photodiode PD is held in the memory unit MEM. In this state, the pixel 20 waits until its own readout period arrives.
  • the memory unit MEMa is controlled to the off state, and the charge held in the memory unit MEMa is transferred to the floating diffusion FD.
  • the selection transistor SEL of the readout row is controlled to the on state, and a signal indicating a level corresponding to the charge held in the floating diffusion FD is output from the amplification transistor AMP to the column processing unit 13 via the selection transistor SEL.
  • the reset transistor RST is controlled to the on state, thereby resetting the potential of the floating diffusion FD.
  • the readout period for pixel 20b begins, and as shown in FIG. 27F, the memory unit MEMb is controlled to be in the off state, so that the charge held in the memory unit MEMb is transferred to the floating diffusion FD.
  • the selection transistor SEL of the readout row is controlled to be in the on state, and a signal indicating a level corresponding to the charge held in the floating diffusion FD is output from the amplification transistor AMP to the column processing unit 13 via the selection transistor SEL.
  • the potential of the floating diffusion FD at E in FIG. 27 is reset, a read operation is performed to read out the charge held in the memory unit MEMc of pixel 20c, the potential of the floating diffusion FD at E in FIG. 27 is reset, and a read operation is performed to read out the charge held in the memory unit MEMd of pixel 20d, in that order.
  • the pixel 20 according to the sixth configuration example is capable of performing a global shutter type operation (image capture) in which the exposure time is set to be the same for all pixels in the pixel array section 11, the charge is temporarily stored in the memory section MEM after exposure is completed, and the charge is read out from the memory section MEM sequentially on a row-by-row basis.
  • image capture image capture
  • the sixth configuration example shown in FIG. 26 does not include a switching transistor FDG for switching the conversion efficiency according to the amount of received light, but as shown in FIG. 28, a configuration in which a switching transistor FDG is provided may be used.
  • FIG. 29 shows an example of a circuit configuration of a second modified example according to the sixth configuration example.
  • the second modified example of the sixth configuration example shown in FIG. 29 is different in that in addition to the photodiode PD, transfer transistor TG, and memory unit MEM, a discharge transistor OFG is provided for each pixel. That is, pixel 20a has a photodiode PDa, transfer transistor TGa, discharge transistor OFGa, and memory unit MEMa, pixel 20b has a photodiode PDb, transfer transistor TGb, discharge transistor OFGb, and memory unit MEMb, pixel 20c has a photodiode PDc, transfer transistor TGc, discharge transistor OFGc, and memory unit MEMc, and pixel 20d has a photodiode PDd, transfer transistor TGd, discharge transistor OFGd, and memory unit MEMc.
  • the discharge transistor OFG When the discharge transistor OFG is turned on by the discharge control signal supplied to its gate electrode, it connects the cathode terminal of the photodiode PD to a constant voltage source VDD and discharges the charge accumulated in the photodiode PD.
  • the discharge transistor OFG allows the photodiode PD to be reset at any time.
  • the photodiode PD, transfer transistor TG, and discharge transistor OFG of each pixel 20 are provided on the first semiconductor substrate 41, and the memory unit MEM and the N-type diffusion region 66 constituting part of the floating diffusion FD are provided on the insulating layer 42 between the first semiconductor substrate 41 and the second semiconductor substrate 51.
  • the N-type diffusion region 211, reset transistor RST, amplification transistor AMP, and selection transistor SEL constituting part of the floating diffusion FD are provided on the second semiconductor substrate 51.
  • the solid-state imaging device 1 is constructed by stacking two substrates, the first substrate 31 and the second substrate 32, but the solid-state imaging device 1 can also be constructed by adding another substrate to form a stacked structure of three substrates.
  • FIG. 30 shows an example of the schematic configuration of a solid-state imaging device 1 that is configured with a stacked structure of three substrates. Note that in FIG. 30, parts that correspond to the configuration described above are given the same reference numerals, and their explanation will be omitted as appropriate.
  • the solid-state imaging device 1 in FIG. 30 has a three-dimensional structure in which a first substrate 31, a second substrate 32, and a third substrate 33 are bonded together.
  • the first substrate 31, the second substrate 32, and the third substrate 33 are stacked in this order.
  • the first substrate 31 has a first semiconductor substrate 41, and a pixel region 312 is formed in the first semiconductor substrate 41, in which a plurality of sensor pixels 311 are arranged two-dimensionally in a matrix.
  • the sensor pixel 311 includes at least the above-mentioned photodiode PD and transfer transistor TG.
  • the second substrate 32 has a second semiconductor substrate 51 on which a readout circuit 321 is formed, which outputs a pixel signal based on the charge generated in the sensor pixel 311.
  • the readout circuit 321 corresponds to, for example, the reset transistor RST, the switching transistor FDG, the amplifying transistor AMP, and the selection transistor SEL described above, and when a shared pixel structure is adopted, one readout circuit 321 is arranged for multiple sensor pixels 311. Multiple pixel drive wirings 21 extending in the row direction and multiple vertical signal lines 22 extending in the column direction are also formed on the second substrate 32.
  • the third substrate 33 has a semiconductor substrate 331 made of, for example, silicon (Si), and a logic circuit 332 that processes pixel signals is formed on the semiconductor substrate 331.
  • the logic circuit 332 includes, for example, the vertical drive unit 12, column processing unit 13, horizontal drive unit 14, system control unit 15, etc. described above.
  • the semiconductor substrate 331 of the third substrate 33 will be referred to as the third semiconductor substrate 331.
  • Figure 31 is a cross-sectional view showing an example of a detailed configuration of the three substrates in Figure 30.
  • FIG. 31 the configurations of the first semiconductor substrate 41 and insulating layer 42, and the second semiconductor substrate 51 and insulating layer 52 are basically the same as those in FIG. 2, so only the parts that differ from FIG. 2 will be explained.
  • the second substrate 32 further has a wiring layer 56 on the insulating layer 52.
  • the wiring layer 56 has, for example, an insulating layer 57 and multiple layers of metal wiring 58 provided within the insulating layer 57.
  • the wiring layer 56 further has multiple bonding electrodes 59 on the bonding surface with the wiring layer 352 of the third substrate 33.
  • the bonding electrodes 59 are formed of a metal such as Cu (copper) or Al (aluminum). Each bonding electrode 59 is used for electrically connecting the second substrate 32 and the third substrate 33 and for bonding the second substrate 32 and the third substrate 33 together.
  • the third substrate 33 is bonded to the second substrate 32 with the front surface of the third semiconductor substrate 331 facing the front surface of the second semiconductor substrate 51.
  • the third substrate 33 is bonded to the second substrate 32 face-to-face, and the lower surface side of the third semiconductor substrate 331 in FIG. 31 is referred to as the upper surface of the third semiconductor substrate 331.
  • the third substrate 33 is formed, for example, by laminating an interlayer insulating film 351 on the third semiconductor substrate 331.
  • a MOS transistor 371, which is a part of the logic circuit 332, is formed on the third semiconductor substrate 331.
  • the third substrate 33 further has a wiring layer 352 on the interlayer insulating film 351.
  • the wiring layer 352 has, for example, an insulating layer 363 and multiple layers of metal wiring 364 provided in the insulating layer 363.
  • the wiring layer 352 further has multiple bonding electrodes 365 on the bonding surface with the wiring layer 56 of the second substrate 32.
  • the bonding electrodes 365 are formed of a metal such as Cu (copper) or Al (aluminum). Each bonding electrode 365 is used to electrically connect the second substrate 32 and the third substrate 33 and to bond the second substrate 32 and the third substrate 33 together.
  • the first semiconductor substrate 41 and the second semiconductor substrate 51 are electrically connected by, for example, a through via or a metallic bond such as Cu-Cu.
  • the second semiconductor substrate 51 and the third semiconductor substrate 331 of the third substrate are electrically connected by, for example, a through via or a metallic bond such as Cu-Cu.
  • the logic circuit 332 of the third substrate 33 is electrically connected to the pixel transistor of the second semiconductor substrate 51 via the metal wiring 364 and the bonding electrode 365 of the third substrate 33, the bonding electrode 59 of the second substrate 32, the metal wiring 58, the through wiring 73 in the insulating layer 52, etc.
  • the solid-state imaging device 1 includes at least a first semiconductor substrate 41 on which a photodiode PD is formed for each pixel 20, a second semiconductor substrate 51 on which an amplification transistor AMP for amplifying a signal from the pixel 20 is formed, and an insulating layer 42 disposed between the first semiconductor substrate 41 and the second semiconductor substrate 51.
  • the insulating layer 42 includes at least a second transfer gate (memory unit MEM, memory transfer transistor MTR) that transfers charges transferred from the photodiode PD by the first transfer gate (transfer transistor TG, memory unit MEM') to a floating diffusion FD.
  • the second transfer gate in the insulating layer 42 between the first semiconductor substrate 41 and the second semiconductor substrate 51, the surface area of the pixel 20 can be reduced, and a memory section that holds the charge before transferring it to the floating diffusion FD can be formed, while contributing to miniaturization of the pixel 20.
  • This enables global shutter operation (imaging), making blur-free imaging possible.
  • the transfer gate that transfers charge to the floating diffusion FD were configured with only a transfer transistor TG that transfers charge when the potential is deepened in the on state, as shown in A of Figure 32, the potential difference (difference in potential depth) PT1 between the transfer transistor TG and the floating diffusion FD in the on state would be small, making it easier for charge to be transferred back to the photodiode PD.
  • FD boost control is required to lower the potential of the floating diffusion FD, but FD boost control is not desirable because it increases the capacitance between the transfer transistor TG and the floating diffusion FD.
  • the transfer gate for transferring charge to the floating diffusion FD is configured only with the memory unit MEM' that transfers charge when the potential is shallow in the off state, as shown in B of Figure 32, FD boost control is unnecessary, but if the potential difference (difference in potential depth) PT2 between the barrier unit PA and the charge storage unit PB is increased, it becomes difficult to transfer charge from the photodiode PD to the charge storage unit PB, and if the potential difference PT2 is reduced, it becomes easier for charge to be transferred back to the photodiode PD when it is transferred to the floating diffusion FD, creating a trade-off.
  • the pixel 20 of the solid-state imaging device 1 includes a first transfer gate and a second transfer gate, and as shown in C of FIG. 32, the potentials of the first transfer gate and the second transfer gate in the on and off states are individually controlled, so that PT11 and PT12 corresponding to the above-mentioned potential differences PT1 and PT2 can be controlled (set) to desired values.
  • FD boost control is unnecessary, the capacitance between the transfer transistor TG and the floating diffusion FD can be reduced, thereby improving imaging performance, especially at low illumination levels.
  • the technology of the present disclosure is not limited to application to solid-state imaging devices. That is, the technology of the present disclosure is applicable to imaging devices such as digital still cameras and video cameras, portable terminal devices having imaging functions, copiers using solid-state imaging devices in image reading units, and other electronic devices that use solid-state imaging devices in image capture units (photoelectric conversion units).
  • the solid-state imaging device may be formed as a single chip, or may be a module having an imaging function in which the imaging unit and the signal processing unit or optical system are packaged together.
  • FIG. 33 is a block diagram showing an example of the configuration of an imaging device as an electronic device to which the technology disclosed herein is applied.
  • the imaging device 600 in FIG. 33 comprises an optical section 601 consisting of a group of lenses etc., a solid-state imaging device (imaging device) 602 employing the configuration of the solid-state imaging device 1 in FIG. 1 or FIG. 30, and a DSP (Digital Signal Processor) circuit 603 which is a camera signal processing circuit.
  • the imaging device 600 also comprises a frame memory 604, a display section 605, a recording section 606, an operation section 607, and a power supply section 608.
  • the DSP circuit 603, frame memory 604, display section 605, recording section 606, operation section 607, and power supply section 608 are interconnected via a bus line 609.
  • the optical unit 601 takes in incident light (image light) from a subject and forms an image on the imaging surface of the solid-state imaging device 602.
  • the solid-state imaging device 602 converts the amount of incident light formed on the imaging surface by the optical unit 601 into an electrical signal on a pixel-by-pixel basis and outputs it as a pixel signal.
  • the solid-state imaging device 1 of FIG. 1 or FIG. 30 can be used, that is, a solid-state imaging device configured by stacking at least two substrates, a first substrate 31 and a second substrate 32, and having a memory unit MEM formed in the insulating layer 42 between the first semiconductor substrate 41 and the second semiconductor substrate 51.
  • the display unit 605 is composed of a thin display such as an LCD (Liquid Crystal Display) or an organic EL (Electro Luminescence) display, and displays moving images or still images captured by the solid-state imaging device 602.
  • the recording unit 606 records the moving images or still images captured by the solid-state imaging device 602 on a recording medium such as a hard disk or semiconductor memory.
  • the operation unit 607 issues operation commands for the various functions of the imaging device 600 under the operation of the user.
  • the power supply unit 608 appropriately supplies various types of power to these devices as operating power sources for the DSP circuit 603, frame memory 604, display unit 605, recording unit 606, and operation unit 607.
  • the solid-state imaging device 1 As described above, by using the solid-state imaging device 1 to which the above-described embodiment is applied as the solid-state imaging device 602, it is possible to achieve both miniaturization of pixels and formation of a memory section. Therefore, even in imaging devices 600 such as video cameras, digital still cameras, and even camera modules for mobile devices such as mobile phones, it is possible to achieve miniaturization and high image quality of captured images.
  • FIG. 34 is a diagram showing an example of use of an image sensor using the above-described solid-state imaging device 1.
  • FIG. 34 is a diagram showing an example of use of an image sensor using the above-described solid-state imaging device 1.
  • the above-mentioned solid-state imaging device 1 can be used as an image sensor in various cases, for example, to sense light such as visible light, infrared light, ultraviolet light, and X-rays, as follows:
  • - Devices that take images for viewing such as digital cameras and mobile devices with camera functions
  • - Devices used for traffic purposes such as in-vehicle sensors that take images of the front and rear of a car, the surroundings, and the interior of the car for safe driving such as automatic stopping and for recognizing the driver's state, surveillance cameras that monitor moving vehicles and roads, and distance measuring sensors that measure the distance between vehicles, etc.
  • - Devices used in home appliances such as TVs, refrigerators, and air conditioners to take images of users' gestures and operate devices in accordance with those gestures
  • - Devices used for medical and healthcare purposes such as endoscopes and devices that take images of blood vessels by receiving infrared light
  • - Devices used for security purposes such as surveillance cameras for crime prevention and cameras for person authentication
  • - Devices used for beauty purposes such as skin measuring devices that take images of the skin and microscopes that take images of the scalp
  • - Devices used for sports such as action cameras and wearable cameras for sports, etc.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility device, an airplane, a drone, a ship, or a robot.
  • FIG. 35 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • Also shown as functional components of the integrated control unit 12050 are a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (interface) 12053.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 functions as a control device for a drive force generating device for generating the drive force of the vehicle, such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, a steering mechanism for adjusting the steering angle of the vehicle, and a braking device for generating a braking force for the vehicle.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, tail lamps, brake lamps, turn signals, and fog lamps.
  • radio waves or signals from various switches transmitted from a portable device that replaces a key can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts the input of these radio waves or signals and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside-vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image capturing unit 12031 is connected to the outside-vehicle information detection unit 12030.
  • the outside-vehicle information detection unit 12030 causes the image capturing unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside-vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, or characters on the road surface based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's degree of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate the control target values of the driving force generating device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output a control command to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including avoiding or mitigating vehicle collisions, following based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 can also control the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, thereby performing cooperative control aimed at automatic driving, which allows the vehicle to travel autonomously without relying on the driver's operation.
  • the microcomputer 12051 can also output control commands to the body system control unit 12020 based on information outside the vehicle acquired by the outside-vehicle information detection unit 12030. For example, the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the outside-vehicle information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching high beams to low beams.
  • the audio/image output unit 12052 transmits at least one output signal of audio and image to an output device capable of visually or audibly notifying the occupants of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 36 shows an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided at the front nose and the imaging unit 12105 provided at the top of the windshield inside the vehicle cabin mainly acquire images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided at the side mirrors mainly acquire images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided at the rear bumper or back door mainly acquires images of the rear of the vehicle 12100.
  • the images of the front acquired by the imaging units 12101 and 12105 are mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • FIG. 36 shows an example of the imaging ranges of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of the imaging unit 12104 provided on the rear bumper or back door.
  • an overhead image of the vehicle 12100 viewed from above is obtained by superimposing the image data captured by the imaging units 12101 to 12104.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera consisting of multiple imaging elements, or an imaging element having pixels for detecting phase differences.
  • the microcomputer 12051 can obtain the distance to each solid object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104, and can extract as a preceding vehicle, in particular, the closest solid object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or faster). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of automatic driving, which runs autonomously without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 classifies and extracts three-dimensional object data on three-dimensional objects, such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, based on the distance information obtained from the imaging units 12101 to 12104, and can use the data to automatically avoid obstacles.
  • the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and there is a possibility of a collision, it can provide driving assistance for collision avoidance by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by forcibly decelerating or steering to avoid a collision via the drive system control unit 12010.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104. The recognition of such a pedestrian is performed, for example, by a procedure of extracting feature points in the captured image of the imaging units 12101 to 12104 as infrared cameras, and a procedure of performing pattern matching processing on a series of feature points that indicate the contour of an object to determine whether or not it is a pedestrian.
  • the audio/image output unit 12052 controls the display unit 12062 to superimpose a rectangular contour line for emphasis on the recognized pedestrian.
  • the audio/image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031.
  • the above-described solid-state imaging device 1 can be applied as the imaging unit 12031.
  • the first conductivity type was P type and the second conductivity type was N type, and electrons were used as the signal charge
  • this disclosure can also be applied to a solid-state imaging device in which holes are used as the signal charge.
  • the first conductivity type can be N type and the second conductivity type can be P type, and each of the aforementioned semiconductor regions can be configured with a semiconductor region of the opposite conductivity type.
  • the present disclosure is not limited to application to solid-state imaging devices that detect the distribution of incident visible light and capture the image, but can also be applied to solid-state imaging devices that capture the distribution of incident infrared rays, X-rays, particles, etc. as an image, and in a broader sense, to solid-state imaging devices (physical quantity distribution detection devices) in general, such as fingerprint detection sensors that detect the distribution of other physical quantities, such as pressure and capacitance, and capture the image.
  • the technology disclosed herein is applicable not only to solid-state imaging devices, but also to semiconductor devices in general that have other semiconductor integrated circuits.
  • the technology of the present disclosure can have the following configurations. (1) a first semiconductor substrate on which a photoelectric conversion portion is formed for each pixel; a second semiconductor substrate on which an amplifying transistor for amplifying a signal of the pixel is formed; an insulating layer disposed between the first semiconductor substrate and the second semiconductor substrate; the insulating layer includes a second transfer gate that transfers the charges transferred from the photoelectric conversion unit by the first transfer gate to a charge-voltage conversion unit. (2) The solid-state imaging device according to any one of claims 1 to 4, wherein the second transfer gate is shared by a plurality of the pixels. (3) The solid-state imaging device according to (1) or (2), wherein the first transfer gate is formed in the insulating layer.
  • the solid-state imaging device according to any one of (1) to (7), wherein the insulating layer includes a semiconductor layer in which a channel of the second transfer gate is formed.
  • the second transfer gate has a structure surrounding a semiconductor layer formed in the insulating layer in a plan view.
  • the solid-state imaging device has one or more plate-shaped structures formed on a side wall of a semiconductor layer formed in the insulating layer.
  • the pixel includes the photoelectric conversion unit, the first transfer gate, and the second transfer gate; The solid-state imaging device according to any one of (1) to (15), wherein the charge-voltage converter and the amplifying transistor are shared by a plurality of pixels.
  • the pixel includes the photoelectric conversion unit and the first transfer gate, The solid-state imaging device according to any one of (1) to (15), wherein the second transfer gate, the charge-voltage conversion unit, and the amplifying transistor are shared by a plurality of pixels.
  • Second transfer gate, the charge-voltage conversion unit, and the amplifying transistor are shared by a plurality of pixels.
  • a method for manufacturing a solid-state imaging device comprising forming a second transfer gate in an insulating layer between a first semiconductor substrate on which a photoelectric conversion unit is formed for each pixel and a second semiconductor substrate on which an amplifying transistor for amplifying a signal from the pixel is formed, the second transfer gate transferring charges transferred from the photoelectric conversion unit by the first transfer gate to a charge-voltage conversion unit.
  • 1 solid-state imaging device 11 pixel array section, 20 (20a, 20b, 20c, 20d) pixel, PD photodiode, TG transfer transistor, MEM, MEM', MEM1' memory section, AMP amplifying transistor, FD floating diffusion, FDG switching transistor, FDL additional capacitance, MTR memory transfer transistor, RST reset transistor, SEL selection transistor, OFG discharge transistor, VDD constant voltage source, 31 first substrate, 32 second substrate, 33 third substrate, 41 semiconductor substrate (first semiconductor substrate), 42 insulating layer, 51 semiconductor substrate (second semiconductor substrate), 52 insulating layer, 56 wiring layer, 57 insulating layer, 58 metal wiring, 59 junction electrode, 61 semiconductor region (P-type semiconductor region), 62 semiconductor region (N type semiconductor region), 63a front surface, 63b back surface, 64 semiconductor layer, 65 gate electrode, 66 N-type diffusion region, 71 through-hole wiring, 72 metal wiring, 73 through-hole wiring, 121 contact wiring, 122 contact wiring, 123 contact wiring, 124 contact wiring,

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Abstract

本開示は、画素の微細化とメモリ部形成の両立を実現できるようにする固体撮像装置およびその製造方法、並びに電子機器に関する。 固体撮像装置は、光電変換部が画素毎に形成された第１の半導体基板と、画素の信号を増幅する増幅トランジスタが形成された第２の半導体基板と、第１の半導体基板と第２の半導体基板との間に配置された絶縁層とを備える。絶縁層は、第１転送ゲートによって光電変換部から転送された電荷を電荷電圧変換部へ転送する第２転送ゲートを備える。本開示は、例えば、グローバルシャッタ動作を行う固体撮像装置等に適用できる。

Description

固体撮像装置およびその製造方法、並びに電子機器
　本開示は、固体撮像装置およびその製造方法、並びに電子機器に関し、特に、画素の微細化とメモリ部形成の両立を実現できるようにした固体撮像装置およびその製造方法、並びに電子機器に関する。
　本出願人は、特許文献１において、フォトダイオードが画素毎に形成された第１基板と、フォトダイオードで生成された電荷に基づく画素信号を出力する読み出し回路を有する第２基板と、画素信号を処理するロジック回路を有する第３基板とを積層した撮像素子を提案している。特許文献１で提案した撮像素子では、フォトダイオードの電荷を転送する転送トランジスタとフローティングディフュージョンは第１基板に形成され、増幅トランジスタ、リセットトランジスタ、選択トランジスタ等の読み出し回路は第２基板に形成されている。
国際公開第２０１９／１３１９６５号
　グローバルシャッタ動作を実現する場合には、読み出しまでの間、電荷を保持するメモリ部がフォトダイオードとフローティングディフュージョンとの間に必要となるが、画素の微細化に応じて画素面積は小さくなるため、画素の微細化とメモリ部形成の両立が困難となる。
　本開示は、このような状況に鑑みてなされたものであり、画素の微細化とメモリ部形成の両立を実現できるようにするものである。
　本開示の第１の側面の固体撮像装置は、
　光電変換部が画素毎に形成された第１の半導体基板と、
　前記画素の信号を増幅する増幅トランジスタが形成された第２の半導体基板と、
　前記第１の半導体基板と前記第２の半導体基板との間に配置された絶縁層と
　を備え、
　前記絶縁層は、第１転送ゲートによって前記光電変換部から転送された電荷を電荷電圧変換部へ転送する第２転送ゲートを備える。
　本開示の第２の側面の固体撮像装置の製造方法は、
　光電変換部が画素毎に形成される第１の半導体基板と、前記画素の信号を増幅する増幅トランジスタが形成される第２の半導体基板との間の絶縁層に、第１転送ゲートによって前記光電変換部から転送された電荷を電荷電圧変換部へ転送する第２転送ゲートを形成する。
　本開示の第３の側面の電子機器は、
　光電変換部が画素毎に形成された第１の半導体基板と、
　前記画素の信号を増幅する増幅トランジスタが形成された第２の半導体基板と、
　前記第１の半導体基板と前記第２の半導体基板との間に配置された絶縁層と
　を備え、
　前記絶縁層は、第１転送ゲートによって前記光電変換部から転送された電荷を電荷電圧変換部へ転送する第２転送ゲートを備える
　固体撮像装置
　を備える。
　本開示の第１ないし第３の側面においては、光電変換部が画素毎に形成される第１の半導体基板と、前記画素の信号を増幅する増幅トランジスタが形成される第２の半導体基板との間の絶縁層に、第１転送ゲートによって前記光電変換部から転送された電荷を電荷電圧変換部へ転送する第２転送ゲートが形成される。
　固体撮像装置及び電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本開示の技術を適用した固体撮像装置の概略構成を示す図である。 画素の第１構成例を示す断面図である。 メモリ部の平面形状例を示す図である。 第１構成例に係る画素の等価回路を示す図である。 第１構成例に係る画素の動作を説明する図である。 第１構成例に係る画素の形成方法を説明する図である。 第１構成例に係る画素の形成方法を説明する図である。 第１構成例に係る画素の第１変形例を示す断面図である。 第１構成例に係る画素の第２変形例を示す断面図である。 画素の第２構成例を示す断面図である。 第２構成例に係る画素の動作を説明する図である。 第２構成例に係る画素の第１変形例を示す断面図である。 第２構成例に係る画素の第２変形例を示す断面図である。 画素の第３構成例を示す断面図である。 第３構成例に係る画素の第１変形例を示す断面図である。 第３構成例に係る画素の第２変形例を示す断面図である。 画素の第４構成例を示す断面図である。 画素の第５構成例を示す断面図である。 画素の第５構成例を示す平面図である。 画素の第５構成例を示す断面図である。 第５構成例に係る画素の共有単位の回路構成例を示す図である。 第５構成例に係る画素の動作を説明する図である。 第５構成例に係る画素の第１変形例を示す断面図である。 第５構成例に係る画素の第２変形例を示す断面図である。 第５構成例に係る画素の第３変形例を示す断面図である。 第６構成例に係る画素の共有単位の回路構成例を示す図である。 第６構成例に係る画素の動作を説明する図である。 第６構成例に係る画素の第１変形例の画素回路を示す図である。 第６構成例に係る画素の第２変形例の画素回路を示す図である。 固体撮像装置の３枚積層構成例を示す図である。 図３０の３つの基板の詳細構成例を示す断面図である。 本開示の固体撮像装置の効果を説明する図である。 本開示の技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。 イメージセンサの使用例を説明する図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、添付図面を参照しながら、本開示の技術を実施するための形態（以下、実施の形態という）について説明する。説明は以下の順序で行う。
１．固体撮像装置の概略構成例
２．画素の第１構成例
３．第１構成例に係る画素の回路及び動作
４．第１構成例に係る画素の形成方法
５．画素の第２構成例
６．画素の第３構成例
７．画素の第４構成例
８．画素の第５構成例
９．第５構成例に係る画素の回路及び動作
１０．第６構成例に係る画素の回路及び動作
１１．固体撮像装置の３枚積層構成例
１２．まとめ
１３．電子機器への適用例
１４．移動体への応用例
　なお、以下の説明で参照する図面において、同一又は類似の部分には同一又は類似の符号を付すことにより重複説明を適宜省略する。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれる。
＜１．固体撮像装置の概略構成例＞
　図１は、本開示の技術を適用した固体撮像装置の概略構成を示す図である。
　図１の固体撮像装置１は、例えばX-Yアドレス方式の固体撮像装置の一種であるCMOSイメージセンサの構成を示している。CMOSイメージセンサとは、CMOSプロセスを応用して、または、部分的に使用して製造されるイメージセンサである。
　固体撮像装置１は、画素アレイ部１１と周辺回路部とを備える。周辺回路部は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４、及び、システム制御部１５を備える。
　固体撮像装置１は、さらに、信号処理部１６及びデータ格納部１７を備えている。信号処理部１６及びデータ格納部１７は、画素アレイ部１１、垂直駆動部１２等と同じ基板上に搭載しても構わないし、別の基板上に配置するようにしても構わない。また、信号処理部１６及びデータ格納部１７は、例えばDSP（Digital Signal Processor）チップ等などの、固体撮像装置１とは別の半導体チップに設けられてもよい。
　画素アレイ部１１は、受光した光量に応じた電荷を生成し、かつ、蓄積する光電変換部を有する画素２０が行方向及び列方向の行列状に２次元配置された構成を有する。ここで、行方向とは、画素アレイ部１１の画素行、すなわち水平方向の配列方向を言い、列方向とは、画素アレイ部１１の画素列、すなわち垂直方向の配列方向を言う。画素２０の具体的回路構成例については、図４等を参照して後述する。
　また、画素アレイ部１１において、画素行ごとに行信号線としての画素駆動配線２１が行方向に沿って配線され、画素列ごとに列信号線としての垂直信号線２２が列方向に沿って配線されている。画素駆動配線２１は、画素２０から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動配線２１について１本の配線として示しているが、１本に限られるものではない。画素駆動配線２１の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
　垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０を全画素同時あるいは行単位等で駆動する。垂直駆動部１２は、システム制御部１５とともに、画素アレイ部１１の各画素２０の動作を制御する駆動部を構成している。垂直駆動部１２は、具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する。
　読出し走査系は、画素２０から信号を読み出すために、画素アレイ部１１の画素２０を行単位で順に選択走査する。画素２０から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりも露光時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の画素２０の光電変換部から不要な電荷が掃き出されることによって各画素２０の光電変換部がリセットされる。そして、この掃出し走査系による不要電荷を掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことを言う。
　読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、画素２０における露光期間となる。
　垂直駆動部１２によって選択走査された画素行の各画素２０から出力される信号は、画素列ごとに垂直信号線２２の各々を通してカラム処理部１３に入力される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素２０から垂直信号線２２を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS（Correlated Double Sampling；相関二重サンプリング）処理や、DDS（Double Data Sampling）処理を行う。例えば、CDS処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１３にノイズ除去処理以外に、例えば、AD（アナログ－デジタル）変換機能を持たせ、アナログの画素信号をデジタル信号に変換して出力することも可能である。
　水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において単位回路ごとに信号処理された画素信号が順番に出力される。
　システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、カラム処理部１３、及び、水平駆動部１４などの駆動制御を行う。
　信号処理部１６は、少なくとも演算処理機能を有し、カラム処理部１３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部１７は、信号処理部１６での信号処理に当たって、その処理に必要なデータを一時的に格納する。信号処理部１６において信号処理された画素信号は、所定のフォーマットに変換され、出力部１８から装置外部へ出力される。
　以上のように構成される固体撮像装置１は、少なくとも２枚の半導体基板を積層して構成され、光電変換部としてのフォトダイオードが形成された半導体基板の裏面から入射光が入射される裏面照射型のCMOSイメージセンサである。
＜２．画素の第１構成例＞
　図２は、画素２０の第１構成例を示す断面図である。
　画素２０は、第１基板３１と第２基板３２の少なくとも２枚の基板を積層して構成されている。第１基板３１は、例えばシリコン（Si）で構成された半導体基板４１と、その上に積層された絶縁層４２とを含み、第２基板３２は、例えばシリコン（Si）で構成された半導体基板５１と、その上に積層された絶縁層５２とを含む。絶縁層４２及び絶縁層５２は、例えば、SiO2膜、Low-k膜(低誘電率絶縁膜)、SiOC膜等で形成される。絶縁層４２及び絶縁層５２の各々は、異なる材料からなる複数の絶縁膜で構成されてもよい。以下では、区別を容易にするため、第１基板３１の半導体基板４１を、第１の半導体基板４１と称し、第２基板３２の半導体基板５１を、第２の半導体基板５１と称する。
　第１の半導体基板４１は、第１導電型（例えばP型）の半導体領域６１（以下、P型半導体領域６１と称する。）で形成されており、そのP型半導体領域６１内に、第１導電型と反対の第２導電型（N型）の半導体領域６２（以下、N型半導体領域６２と称する。）を画素ごとに形成することにより、フォトダイオードPDが、画素単位で形成されている。第１の半導体基板４１の表裏両面に設けられているP型半導体領域６１は、暗電流抑制のための正孔電荷蓄積領域を兼ねている。フォトダイオードPDは、図２において下面となる第１の半導体基板４１の裏面６３ｂから入射される光を光電変換し、電荷（信号電荷）を生成する。
　図２において上側となる第１の半導体基板４１のおもて面６３aには、転送トランジスタTGが形成されている。転送トランジスタTGは、第１の半導体基板４１のおもて面６３aより上部に形成された平面電極部と、おもて面６３aからフォトダイオードPDに向かう深さ方向に形成された掘り込み電極部とからなるゲート電極を有する縦型トランジスタで構成される。転送トランジスタTGは、フォトダイオードPDに蓄積された電荷を転送する第１転送ゲートとして機能する。
　第１の半導体基板４１のおもて面６３aの、転送トランジスタTGが形成された領域と異なる平面領域には、例えばシリコン（Si）で形成された半導体層６４が絶縁層４２の所定の高さまで形成されている。そして、半導体層６４の周囲には、メモリ部MEMが形成されている。メモリ部MEMは、半導体層６４の周囲に形成されたゲート電極６５と、その下（半導体層６４内部）に形成されたN型チャネル（不図示）とを含む。従って、メモリ部MEMのチャネルは、半導体層６４内に形成されている。
　図３は、図２のX-X’線における平面図であり、メモリ部MEMが取り得る平面形状例を示す図である。
　メモリ部MEMのゲート電極６５は、図３のAないしCに示されるような、平面視で円状に形成された半導体層６４の周りを囲む構造とすることができる。図３のAは、ゲート電極６５が、円状に形成された半導体層６４の周りを円状（ドーナツ状）で囲む構造であり、図３のBは、円状に形成された半導体層６４の周りを矩形状で囲む構造であり、図３のCは、円状に形成された半導体層６４の周りを八角形等の多角形状で囲む構造である。さらには、図３のDに示されるように、半導体層６４が、矩形の平面形状を有する角柱形状に形成された場合には、半導体層６４の少なくとも一つ以上の側壁面に、ゲート電極６５を形成してもよい。図３のDは、角柱形状の対向する２つの側壁面に、板状構造のゲート電極６５を形成した例を示している。メモリ部MEMは、第１転送ゲートとしての転送トランジスタTGによってフォトダイオードPDから転送された電荷を保持する。また、メモリ部MEMは、保持した電荷をフローティングディフュージョンFDへ転送する第２転送ゲートとして機能する。
　図２へ戻り、メモリ部MEMが形成された半導体層６４の上面には、フローティングディフュージョンFDが、高濃度のN型不純物領域であるN型拡散領域６６で形成されている。フローティングディフュージョンFDは、第２転送ゲートとしてのメモリ部MEMから転送された電荷を電圧に変換する電荷電圧変換部である。
　フローティングディフュージョンFDには、第２の半導体基板５１を貫通する貫通配線７１が接続されており、フローティングディフュージョンFDは、貫通配線７１と、第２基板３２の絶縁層５２に形成された金属配線７２とを介して、第２基板３２に形成された増幅トランジスタAMPのゲート電極と接続されている。金属配線７２の材料は、例えば銅（Cu）、タングステン（Ｗ）、アルミニウム（Al）、金（Ａｕ）などを用いることができる。
　第２基板３２において、図２において上側となる第２の半導体基板５１のおもて面には、増幅トランジスタAMPが形成されており、同一画素内の第２の半導体基板５１のおもて面側の不図示の領域には、図４に示すリセットトランジスタRST及び選択トランジスタSEL等が形成されている。
　以上のように、第１構成例に係る画素２０は、光電変換部としてのフォトダイオードPDと、第１転送ゲートとしての転送トランジスタTGと、第２転送ゲートとしてのメモリ部MEMと、電荷電圧変換部としてのフローティングディフュージョンFDと、増幅トランジスタAMPとを有する。なお、転送トランジスタTGのゲート絶縁膜、メモリ部MEMのゲート絶縁膜、貫通配線７１と第２の半導体基板５１との間に挿入されている絶縁膜は、図示が省略されている。
　第１構成例では、メモリ部MEMが、第１の半導体基板４１と第２の半導体基板５１との間の絶縁層４２内に、深さ方向（基板積層方向）に形成した半導体層６４に沿って縦方向に形成されている。これにより、メモリ部MEMを平面方向に形成した場合と比較して、画素２０の平面積を縮小することができ、画素２０を微細化した場合でも、画素の微細化とメモリ部形成の両立を実現することができる。
　また、第１構成例では、フローティングディフュージョンFDが、絶縁層４２内であって、メモリ部MEMに対して基板積層方向である、半導体層６４の上面に形成されている。これにより、フローティングディフュージョンFDを、メモリ部MEMと並べて平面方向に形成した場合と比較して画素２０の平面積を縮小することができ、さらに、画素２０の微細化に貢献することができる。また、フローティングディフュージョンFDを第１の半導体基板４１に形成した場合と比較して、貫通配線７１の長さを短くすることができるので、貫通配線７１の配線容量を低減することができる。
＜３．第１構成例に係る画素の回路及び動作＞
　図４は、第１構成例に係る画素２０の等価回路を示している。
　画素２０は、フォトダイオードPD、転送トランジスタTG、メモリ部MEM、フローティングディフュージョンFD、リセットトランジスタRST、増幅トランジスタAMP、及び選択トランジスタSELを有する。
　フォトダイオードPDは、受光量に応じた電荷（信号電荷）を生成する光電変換部である。フォトダイオードPDのアノード端子が接地されているとともに、カソード端子が転送トランジスタTGを介してメモリ部MEMに接続されている。なお、画素２０においては、図２９で後述する排出トランジスタOFGが、フォトダイオードPDのカソード端子にさらに接続されてもよい。
　転送トランジスタTGは、ゲートに供給される第１転送制御信号によりオンされたとき、フォトダイオードPDで生成された電荷を読み出し、メモリ部MEMに転送する。メモリ部MEMは、フローティングディフュージョンFDに電荷を転送するまでの間、一時的に電荷を保持する電荷保持部である。メモリ部MEMは、ゲートに供給される第２転送制御信号によりオンされたときポテンシャルを深くして電荷を保持することができる。電荷が保持された後にオフされることにより、メモリ部MEMに保持されていた電荷がフローティングディフュージョンFDに転送される。
　フローティングディフュージョンFDは、メモリ部MEMから読み出された電荷を信号として読み出すために保持する。フローティングディフュージョンFDは、メモリ部MEMから転送された電荷を電圧に変換する。リセットトランジスタRSTは、ゲートに供給されるリセット制御信号によりオンされたとき、フローティングディフュージョンFDに保持されている電荷が定電圧源VDDに排出されることで、フローティングディフュージョンFDの電位をリセットする。
　増幅トランジスタAMPは、フローティングディフュージョンFDの電位に応じた画素信号を出力する。すなわち、増幅トランジスタAMPは定電流源としての負荷MOS（不図示）とソースフォロワ回路を構成し、フローティングディフュージョンFDに保持されている電荷に応じたレベルを示す画素信号が、増幅トランジスタAMPから選択トランジスタSELを介してカラム処理部１３（図１）に出力される。負荷MOSは、例えば、カラム処理部１３内に設けられている。
　選択トランジスタSELは、ゲートに供給される選択制御信号により画素２０が選択されたときオンされ、画素２０の画素信号を、垂直信号線２２を介してカラム処理部１３に出力する。第１転送制御信号及び第２転送制御信号、リセット制御信号、並びに、選択制御信号は、垂直駆動部１２によって制御され、画素駆動配線２１（図１）を介して画素２０へ供給される。
　図２の断面図を用いて説明したように、フォトダイオードPDと転送トランジスタTGは、第１の半導体基板４１に設けられ、メモリ部MEMと、フローティングディフュージョンFD（の一部）を構成するN型拡散領域６６は、第１の半導体基板４１と第２の半導体基板５１との間の絶縁層４２に設けられる。リセットトランジスタRST、増幅トランジスタAMP、及び選択トランジスタSELは、第２の半導体基板５１に設けられる。
　図５のポテンシャル図を参照して、第１構成例に係る画素２０の動作について簡単に説明する。
　初めに、露光期間が開始される前に、図５のAに示されるように、フォトダイオードPDに蓄積された不要電荷が、排出トランジスタOFG等によりリセットされる。
　フォトダイオードPDの不要電荷が排出された後、全画素で同時に露光期間が開始される。露光期間中、図５のBに示されるように、転送トランジスタTG及びメモリ部MEMが、オン状態に制御され、光電変換によりフォトダイオードPDで発生した電荷は、メモリ部MEMに転送される。
　予め定められた所定の露光時間が終了すると、図５のCに示されるように転送トランジスタTGがオフされ、フォトダイオードPDで生成された電荷がメモリ部MEMで保持される。画素２０は、この状態で、自分の読み出し期間が到来するまで待機する。
　画素２０の読み出し期間となると、図５のDに示されるように、メモリ部MEMがオフ状態に制御されることで、メモリ部MEMに保持されていた電荷が、フローティングディフュージョンFDへ転送される。読み出し行の選択トランジスタSELはオン状態に制御されており、フローティングディフュージョンFDに保持されている電荷に応じたレベルを示す信号が、増幅トランジスタAMPから選択トランジスタSELを介してカラム処理部１３に出力される。
　以上のように、第１構成例に係る画素２０は、露光時間を画素アレイ部１１の全画素で同一に設定し、露光終了後は電荷をメモリ部MEMに一時的に保持しておいて、メモリ部MEMから行単位に順次電荷を読み出すグローバルシャッタ方式の動作（撮像）が可能である。
＜４．第１構成例に係る画素の形成方法＞
　次に、図６及び図７を参照して、第１構成例に係る画素２０の形成方法について説明する。図６及び図７では、第１構成例に係る画素２０のうち、転送トランジスタTG、メモリ部MEM、フローティングディフュージョンFD、及び、増幅トランジスタAMPの形成方法について説明する。
　初めに、図６のAに示されるように、第１の半導体基板４１のおもて面６３aの各画素２０の所定の位置に、転送トランジスタTGが形成されるとともに、転送トランジスタTG以外の領域には、絶縁層４２の一部となる絶縁層４２Aが形成される。転送トランジスタTGのゲート電極は、例えばポリシリコンで形成され、転送トランジスタTGのゲート絶縁膜と絶縁層４２Aは、例えば酸化シリコン（SiO2）で形成される。転送トランジスタTGは、ゲート電極が第１の半導体基板４１のおもて面６３aよりも基板内に掘り込まれた掘り込み電極部を有する縦型トランジスタで形成される。なお、図６のAの第１の半導体基板４１に図示されていないフォトダイオードPDは、転送トランジスタTGを形成する前に形成してもよいし、第２の半導体基板５１と接合された後などの別のタイミングで形成してもよい。
　次に、図６のBに示されるように、第１の半導体基板４１のおもて面６３aの各画素２０の所定の位置に、メモリ部MEMのゲート電極６５が形成された後、絶縁層４２Aの上に酸化シリコンがさらに積み増しされ、絶縁層４２Bが形成される。ゲート電極６５の平面形状は、例えば、図３のAに示した円状（ドーナツ状）とされる。
　次に、図６のCに示されるように、円状（ドーナツ状）に形成されたメモリ部MEMのゲート電極６５の内側の絶縁層４２Bがエッチングされ、開口部１０１が形成される。
　次に、図６のDに示されるように、エピタキシャル成長を用いて、開口部１０１の内部にシリコンが埋め込まれることにより半導体層６４が形成された後、リン（P）、ヒ素（As）等のN型イオンのイオン注入により、ゲート電極６５下（半導体層６４内部）のN型チャネル（不図示）と、フローティングディフュージョンFDとしてのN型拡散領域６６が形成される。N型拡散領域６６は、N型イオンを含むエピタキシャル成長により形成してもよい。
　次に、図６のEに示されるように、絶縁層４２Bの上に、酸化シリコン等からなる絶縁層４２Cがさらに積み増しされるとともに、第２の半導体基板５１との接合用膜４２Dとして、例えば窒化シリコン（SiN）が積層される。絶縁層４２Bないし４２Dの積層が、図２に示した絶縁層４２に相当する。
　次に、図７のAに示されるように、例えばプラズマ接合等により、第２の半導体基板５１が、第１基板３１の絶縁層４２の上面に接合された後、図７のBに示されるように、第２の半導体基板５１上に、増幅トランジスタAMPと絶縁層５２が形成される。増幅トランジスタAMPのゲート電極は、例えばポリシリコンで形成され、ゲート絶縁膜は、例えば酸化シリコン（SiO2）で形成される。
　次に、図７のCに示されるように、ゲート電極やフローティングディフュージョンFDに接続するコンタクト電極を形成するための開口部１１１ないし１１４が形成され、その内部に、銅（Cu）などの金属材料が埋め込まれることにより、図７のDに示されるコンタクト配線１２１ないし１２４が形成される。コンタクト配線１２１は、増幅トランジスタAMPのゲート電極に接続される配線であり、コンタクト配線１２２は、転送トランジスタTGのゲート電極に接続される配線である。コンタクト配線１２３は、メモリ部MEMのゲート電極６５に接続される配線である。コンタクト配線１２４は、フローティングディフュージョンFDに接続される配線であり、図２の貫通配線７１に相当する。
　第１構成例に係る画素２０の、転送トランジスタTG、メモリ部MEM、フローティングディフュージョンFD、及び、増幅トランジスタAMPは、以上のようにして形成することができる。第２基板３２の絶縁層５２より上層には、転送トランジスタTG、リセットトランジスタRST等を制御する垂直駆動部１２や、水平駆動部１４、システム制御部１５等を含むロジック回路が形成される。
＜第１構成例の第１変形例＞
　図８は、第１構成例に係る画素２０の第１変形例を示す断面図である。
　図８の第１変形例において、図２に示した第１構成例と対応する部分には同一の符号を付してあり、その部分の説明は適宜省略して、異なる部分に着目して説明する。図９以降の他の構成例及び変形例についても同様である。
　図２に示した第１構成例では、半導体層６４が、高さ方向（厚み方向）に関して、絶縁層４２の一部のみに形成されて、半導体層６４の上面に形成されたフローティングディフュージョンFDも、絶縁層４２の層内に形成されていた。
　これに対して、図８の第１変形例は、半導体層６４が、高さ方向に関して、第１の半導体基板４１と第２の半導体基板５１とを接続するように絶縁層４２の高さ方向全体に形成されている。フローティングディフュージョンFDは、半導体層６４の上部である点は図２の第１構成例と共通するが、第１変形例では、第２の半導体基板５１の基板内に形成されている。フローティングディフュージョンFDを構成するN型拡散領域６６は、第２の半導体基板５１の厚みと同じ深さで形成してもよいし、第２の半導体基板５１の厚みの一部の深さに形成してもよい。
　第１変形例のように、半導体層６４を、絶縁層４２の高さ方向の一部ではなく、第１の半導体基板４１と第２の半導体基板５１とを接続するように絶縁層４２の高さ方向全体に形成することで、フローティングディフュージョンFDの形成位置が高くなり、貫通配線７１の長さを短くすることができる。これにより、貫通配線７１の配線容量をさらに低減することができる。
　また、半導体層６４が第１の半導体基板４１と第２の半導体基板５１とを接続することにより、メモリ部MEMが変調したときキャリアが第２の半導体基板５１から移動できるようになるので、メモリ部MEMの変調がしやすくなる。
＜第１構成例の第２変形例＞
　図９は、第１構成例に係る画素２０の第２変形例を示す断面図である。
　図９の第２変形例は、フローティングディフュージョンFDに隣接する半導体層６４の領域に、フローティングディフュージョンFDと反対の導電型の不純物領域で形成された障壁層１４１が新たに追加されている点で、図２に示した第１構成例と異なり、その他の点で図２に示した第１構成例と共通する。図２に示した第１構成例では、フローティングディフュージョンFDは、N型拡散領域６６で形成されているので、障壁層１４１は、P型の不純物領域で形成されている。
　第２変形例のように、フローティングディフュージョンFDとメモリ部MEMとの間の半導体層６４に障壁層１４１を形成することにより、メモリ部MEMに電荷を保持している際の電荷の漏れ（溢れ）を防止することができる。
＜５．画素の第２構成例＞
　図１０は、画素２０の第２構成例を示す断面図である。
　図２に示した第１構成例では、第１転送ゲートが、転送トランジスタTGにより構成され、第２転送ゲートが、メモリ部MEMにより構成されていた。これに対して、図１０の第２構成例では、第１転送ゲートが、メモリ部MEM’により構成され、第２転送ゲートが、メモリ転送トランジスタMTRにより構成されている。言い換えれば、第１転送ゲートが、転送トランジスタTGからメモリ部MEM’に置き換えられ、第２転送ゲートが、メモリ部MEMからメモリ転送トランジスタMTRに置き換えられている。第１構成例では、転送トランジスタTGにより構成された第１転送ゲートは電荷保持機能を持たず、メモリ部MEMにより構成された第２転送ゲートが電荷保持機能を有していた。第２構成例では、メモリ部MEM’により構成された第１転送ゲートが電荷保持機能を有し、メモリ転送トランジスタMTRにより構成された第２転送ゲートは電荷保持機能を持たない構成である。
　メモリ部MEM’は、第１の半導体基板４１のおもて面６３aの上面にゲート電極１６１を有し、ゲート電極１６１下の第１の半導体基板４１内に、チャネルを形成するN型チャネル領域１６２（PB）を有している。フォトダイオードPDのN型半導体領域６２と、N型チャネル領域１６２との間には、例えば、N型チャネル領域１６２と反対の導電型（つまりP型）のP型半導体領域１６３（PA）が形成されている。メモリ部MEM’は、フォトダイオードPDで生成され、蓄積された電荷をN型チャネル領域１６２（PB）に転送し、保持する。なお、図１０の例では、メモリ部MEM’のゲート電極１６１が、第１の半導体基板４１のおもて面６３aの上面のみに形成された平面型電極構造で構成される例を示しているが、第１構成例の転送トランジスタTGのように、掘り込み電極部を有する縦型電極構造で構成してもよい。
　メモリ転送トランジスタMTRは、メモリ部MEM’に保持されている電荷を、フローティングディフュージョンFDへ転送する。メモリ転送トランジスタMTRは、半導体層６４の周囲に形成されたゲート電極１６４と、その下に形成されたゲート絶縁膜（不図示）とを含む。メモリ部MEM’のゲート電極１６１と、メモリ転送トランジスタMTRのゲート電極１６４は、例えば、ポリシリコンで形成されている。
　転送トランジスタTG及びメモリ転送トランジスタMTRと、メモリ部MEM及びメモリ部MEM’との違いは、電荷の転送機能のほかに、電荷の保持機能を有しているかどうかである。転送トランジスタTG及びメモリ転送トランジスタMTRは、電荷の転送機能のみを有し、電荷の保持機能を有していない。メモリ部MEM及びメモリ部MEM’は、電荷の転送機能と保持機能を有している。
　フォトダイオードPDで生成された電荷は、濃度勾配によって、メモリ部MEM’の下方近傍のN型半導体領域６２に集められる。メモリ部MEM’は、オン状態でフォトダイオードPDで生成された電荷をN型チャネル領域１６２に転送し、オフ状態で保持する。メモリ転送トランジスタMTRは、オンされたとき、メモリ部MEM’に保持されている電荷を、フローティングディフュージョンFDへ転送する。
　図１１のポテンシャル図を参照して、第２構成例に係る画素２０の動作について簡単に説明する。
　まず、露光期間が開始される前に、図１１のAに示されるように、フォトダイオードPDに蓄積された不要電荷が、排出トランジスタOFG等によりリセットされる。
　フォトダイオードPDの不要電荷が排出された後、全画素で同時に露光期間が開始される。露光期間中、図１１のBに示されるように、メモリ部MEM’が、オン状態に制御される。オン状態によりメモリ部MEM’のポテンシャルが深くなり、光電変換によりフォトダイオードPDで発生した電荷が、メモリ部MEM’のN型チャネル領域１６２（PB）に転送される。
　予め定められた所定の露光時間が終了すると、図１１のCに示されるように、メモリ部MEM’がオフされる。メモリ部MEM’へ転送された電荷は、メモリ部MEM’のN型チャネル領域１６２（PB）に保持される。画素２０は、この状態で、自分の読み出し期間が到来するまで待機する。メモリ部MEM’はオフ状態で電荷を保持するため、保持期間中の暗電流を低減することができる。
　画素２０の読み出し期間となると、図１１のDに示されるように、メモリ転送トランジスタMTRがオン状態に制御されることで、メモリ部MEM’に保持されていた電荷が、フローティングディフュージョンFDに転送される。そして、選択トランジスタSELがオン状態に制御されることで、フローティングディフュージョンFDに保持されている電荷に応じたレベルを示す信号が、増幅トランジスタAMPから選択トランジスタSELを介してカラム処理部１３に出力される。
　以上のように、第２構成例に係る画素２０においても、露光時間を画素アレイ部１１の全画素で同一に設定し、露光終了後は電荷をメモリ部MEMに一時的に保持しておいて、メモリ部MEMから行単位に順次電荷を読み出すグローバルシャッタ方式の動作（撮像）が可能である。
＜第２構成例の第１変形例＞
　図１２は、第２構成例に係る画素２０の第１変形例を示す断面図である。
　図１０に示した第２構成例では、フォトダイオードPDで生成された電荷が、濃度勾配によって、N型チャネル領域１６２（PB）及びP型半導体領域１６３（PA）の下方のN型半導体領域６２に集められる構成とされていた。これに対して、図１２の第１変形例では、フォトダイオードPDで生成された電荷が、濃度勾配によって、N型チャネル領域１６２（PB）及びP型半導体領域１６３（PA）の側方のN型半導体領域６２に集められる構成とされている。N型チャネル領域１６２（PB）及びP型半導体領域１６３（PA）は、図１０に示した第２構成例では、深さ方向に分けて形成されていたが、図１２の第１変形例では、平面方向に分けて形成されている。その他の点は、図１０に示した第２構成例と共通する。このように、N型チャネル領域１６２（PB）及びP型半導体領域１６３（PA）の形成位置は、図１０で示した例に限られない。
＜第２構成例の第２変形例＞
　図１３は、第２構成例に係る画素２０の第２変形例を示す断面図である。
　図１０に示した第２構成例では、第１転送ゲートであるメモリ部MEM’と、第２転送ゲートであるメモリ転送トランジスタMTRが、第１の半導体基板４１のおもて面６３a上の異なる平面領域に形成されていた。
　これに対して、図１３の第２変形例では、第１転送ゲートであるメモリ部MEM’と、第２転送ゲートであるメモリ転送トランジスタMTRが、第１の半導体基板４１のおもて面６３a上の同一の平面領域に形成されている。具体的には、メモリ部MEM’とメモリ転送トランジスタMTRが、半導体層６４に沿って深さ方向に並ぶ形で、絶縁層４２内に形成されている。N型チャネル領域１６２（PB）及びP型半導体領域１６３（PA）の図示は省略されている。
　第２変形例によれば、メモリ部MEM’とメモリ転送トランジスタMTRが、画素領域内の同一の平面領域に形成することができるため、画素２０の平面積をさらに縮小することができ、さらに、画素２０の微細化に大きく貢献することができる。言い換えれば、微細化により、平面方向に十分な面積を確保できない場合でも、メモリ部MEM’とメモリ転送トランジスタMTRを形成し、グローバルシャッタ方式の動作（撮像）を実現することができる。
＜６．画素の第３構成例＞
　図１４は、画素２０の第３構成例を示す断面図である。
　図１４に示される第３構成例は、図２に示した第１構成例の第２転送ゲートであるメモリ部MEMと、フローティングディフュージョンFDとの間に、メモリ転送トランジスタMTRが追加された点が異なり、その他の点で図２に示した第１構成例と共通する。メモリ転送トランジスタMTRは、図１０に示した第２構成例のメモリ転送トランジスタMTRと同様であり、メモリ部MEMに保持されている電荷を、フローティングディフュージョンFDへ転送する。したがって、第３構成例は、第１の半導体基板４１と第２の半導体基板５１との間の絶縁層４２内に、第２転送ゲートを複数設けた構成であるということができる。
　第３構成例によれば、メモリ転送トランジスタMTRを追加したことにより、フローティングディフュージョンFDへの電荷の転送を強化することができる。
　さらに、第１転送ゲートがメモリ部MEM’で構成される図１０の第２構成例と比較すると、第１転送ゲートが転送トランジスタTGで構成される第３構成例では、フォトダイオードPDからメモリ部MEMへの転送を改善することができる。
＜第３構成例の第１変形例＞
　図１５は、第３構成例に係る画素２０の第１変形例を示す断面図である。
　図１５に示される第１変形例は、図８に示した第１構成例の第１変形例のメモリ部MEMとフローティングディフュージョンFDとの間に、メモリ転送トランジスタMTRが追加された構成である。言い換えれば、第１変形例は、図１４に示した第３構成例のフローティングディフュージョンFDを、図８の第１構成例の第１変形例と同様に、第２の半導体基板５１の基板内に形成し、半導体層６４を、第１の半導体基板４１と第２の半導体基板５１を接続するように絶縁層４２の高さ方向全体に形成した構成である。第３構成例の他の構成は、図１４に示した第３構成例と共通する。
　この第１変形例によれば、図１４の第３構成例と同様に、メモリ転送トランジスタMTRを追加したことにより、フローティングディフュージョンFDへの電荷の転送を強化することができる。また、メモリ部MEM及びメモリ転送トランジスタMTRの少なくとも一方が変調したときキャリアが第２の半導体基板５１から移動できるようになるので、メモリ部MEM及びメモリ転送トランジスタMTRの変調がしやすくなる。
＜第３構成例の第２変形例＞
　図１６は、第３構成例に係る画素２０の第２変形例を示す断面図である。
　図１６に示される第２変形例は、図１４に示した第３構成例の第１転送ゲートである転送トランジスタTGを、図１０の第２構成例と同様のメモリ部MEM１’に変更した構成である。ただし、図１０の第２構成例のメモリ部MEM’のゲート電極１６１が平面電極構造であるのに対して、図１６の第２変形例のメモリ部MEM１’のゲート電極１７１は、掘り込み電極部を備えた縦型電極構造で構成されている。
　この第２変形例によれば、図１４の第３構成例と同様に、メモリ転送トランジスタMTRを追加したことにより、フローティングディフュージョンFDへの電荷の転送を強化することができる。
　さらに、図１３の第２構成例の第２変形例で示した、メモリ部MEM’とメモリ転送トランジスタMTRが同一の平面領域に形成された場合と比較すると、さらにもう１つのメモリ部MEM’が追加されたに等しい第３構成例の第２変形例は、フォトダイオードPDからメモリ部MEMへの転送をさらに改善することができる。
＜７．画素の第４構成例＞
　図１７は、画素２０の第４構成例を示す断面図である。
　図１７に示される第４構成例では、図２に示した第１構成例の第２転送ゲートであるメモリ部MEMのゲート電極６５が、縦型電極構造のゲート電極１８１に変更され、第２の半導体基板５１と絶縁層４２内の半導体層６４に形成されている。第４構成例のメモリ部MEMのゲート電極１８１は、第２の半導体基板５１上に形成された平面電極部１８１Pと、第２の半導体基板５１及び絶縁層４２内の半導体層６４を貫通する掘り込み電極部１８１Vとで構成されている。掘り込み電極部１８１Vは、例えば図１７のBに示されるように、平面形状が円状の半導体層６４の内部に、円形の平面形状で形成されている。メモリ部MEMのN型チャネル（不図示）は、円状の掘り込み電極部１８１Vの外周部に形成されている。フローティングディフュージョンFDとしてのN型拡散領域６６は、第２の半導体基板５１内に形成されている。第４構成例の他の構成は、図１４に示した第３構成例と共通する。
　第４構成例によれば、フローティングディフュージョンFDを第２の半導体基板５１に形成することができ、貫通配線７１の長さをさらに短くすることができるので、貫通配線７１の配線容量をさらに低減することができる。
＜８．画素の第５構成例＞
　次に、画素２０の第５構成例について説明する。第５構成例の画素２０は、リセットトランジスタRST、増幅トランジスタAMP、及び選択トランジスタSEL等を複数画素で共有する共有画素構造を有する。
　図１８は、第５構成例に係る画素２０の断面図であり、図１９は、第５構成例に係る画素２０の所定の深さ位置の平面図である。
　第５構成例に係る共有画素構造の各画素２０は、図２１を参照して後述するように、フローティングディフュージョンFD、メモリ部MEM、リセットトランジスタRST、増幅トランジスタAMP、選択トランジスタSEL、及び、切替トランジスタFDGを、４画素で共有して使用する。４画素で共有されるリセットトランジスタRST、増幅トランジスタAMP、選択トランジスタSEL、及び、切替トランジスタFDGを、共有画素トランジスタと総称する。一方、フォトダイオードPDと転送トランジスタTGについては、各画素２０が個別に有する。
　第５構成例において、共有単位を構成する４画素を区別する場合、画素２０a、２０b、２０c、及び２０dと称する。また、画素２０aないし２０dが個別に有するフォトダイオードPDと転送トランジスタTGを区別する場合も同様に、フォトダイオードPDaないしPDd、転送トランジスタTGaないしTGdと称する。
　図１８に示される断面図は、共有単位を構成する２ｘ２の配列からなる４画素のうちの２画素相当の断面図であり、図１９のAのX-X’線における断面図に相当する。図１９のAは、図１８の断面図における第２基板３２の共有画素トランジスタが形成された面の平面図を示している。図１９のBは、メモリ部MEMが形成された絶縁層４２内の平面図であり、図１９のCは、転送トランジスタTGaないしTGdが形成された第１の半導体基板４１の平面図である。
　図１８の断面図において、第１の半導体基板４１の各画素２０の画素境界には、フォトダイオードPDを画素単位に分離する画素分離部２０１が形成されている。画素分離部２０１は、例えば、シリコン酸化膜（SiO2膜）等の絶縁膜で形成されている。
　第１の半導体基板４１のおもて面６３aと絶縁層４２には、転送トランジスタTGa及びTGc、メモリ部MEM、並びに、フローティングディフュージョンFDが形成されている。より具体的には、左側の画素２０aと右側の画素２０cの第１の半導体基板４１のおもて面６３aに、それぞれ、転送トランジスタTGaと転送トランジスタTGcが形成され、共有単位を構成する２ｘ２の中央部に、４画素で共有されるメモリ部MEMとフローティングディフュージョンFDとしてのN型拡散領域６６が形成されている。転送トランジスタTGとメモリ部MEMにおいては、図２に示した第１構成例の断面図では省略されていた転送トランジスタTGa及びTGcのゲート絶縁膜２０２と、メモリ部MEMのゲート絶縁膜２０３が図示されている。
　第２の半導体基板５１であって、左側の画素２０aの上部には、増幅トランジスタAMPが形成されており、右側の画素２０cの上部には、切替トランジスタFDGが形成されている。フローティングディフュージョンFDとしてのN型拡散領域６６は、貫通配線７１と金属配線７２とを介して、切替トランジスタFDGのソースを構成するN型拡散領域２１１と接続されており、共有構造においては、フローティングディフュージョンFDがN型拡散領域６６及び２１１とを含んで構成される。切替トランジスタFDGのゲート絶縁膜２１２と、増幅トランジスタAMPのゲート絶縁膜２１３も図示されている。
　図１９のAに示されるように、共有単位を構成する２ｘ２の４画素の各画素に、増幅トランジスタAMP、リセットトランジスタRST、切替トランジスタFDG、及び、選択トランジスタSELのいずれか１つが配置されている。図１９のBに示されるように、２ｘ２の４画素の中央部に半導体層６４とメモリ部MEMが配置され、図１９のCに示されるように、メモリ部MEMの外側に各画素２０aないし２０dで個別に設けられる転送トランジスタTGaないしTGdが配置されている。
　図１９のAないしCにおいては、第２の半導体基板５１を貫通する貫通配線２２１ないし２２３が図示されている。貫通配線２２１ないし２２３は、絶縁層４２に形成されたメモリ部MEM、第１基板３１に形成された転送トランジスタTGaないしTGd、または、Pウェル層としてのP型半導体領域６１に、所定の電圧を供給する配線である。
　貫通配線２２１a及び２２１ｂは、メモリ部MEMのゲート電極６５に所定の電圧を供給する配線である。貫通配線２２２aないし２２２ｄは、転送トランジスタTGaないしTGdのゲート電極に所定の電圧を供給する配線である。貫通配線２２３aないし２２３ｄは、第１の半導体基板４１のPウェル層としてのP型半導体領域６１に所定の電圧を供給する配線である。
　図２０のAの断面図は、図１９のCのY-Y’線における断面図を示しており、図２０のBの断面図は、図１９のCのZ-Z’線における断面図を示している。図２０のBの断面図では、第２基板３２に形成されているリセットトランジスタRSTと選択トランジスタSELが示されており、リセットトランジスタRSTのゲート絶縁膜２３１と、選択トランジスタSELのゲート絶縁膜２３２も図示されている。
　画素共有構造においても、図１８ないし図２０の断面図及び平面図を用いて説明したように、画素２０単位に設けられるフォトダイオードPDと転送トランジスタTGは、第１の半導体基板４１に設けられ、メモリ部MEMと、フローティングディフュージョンFDの一部を構成するN型拡散領域６６は、第１の半導体基板４１と第２の半導体基板５１との間の絶縁層４２に設けられる。フローティングディフュージョンFDの一部を構成するN型拡散領域２１１、リセットトランジスタRST、切替トランジスタFDG、増幅トランジスタAMP、及び選択トランジスタSELは、第２の半導体基板５１に設けられる。
＜９．第５構成例に係る画素の回路及び動作＞
　図２１は、第５構成例に係る画素２０の共有単位の回路構成例を示している。
　フォトダイオードPDと転送トランジスタTGは、共有単位を構成する２ｘ２の４画素の画素毎に設けられる。すなわち、画素２０aは、フォトダイオードPDaと転送トランジスタTGaを有し、画素２０bは、フォトダイオードPDbと転送トランジスタTGbを有する。画素２０cは、フォトダイオードPDcと転送トランジスタTGcを有し、画素２０dは、フォトダイオードPDdと転送トランジスタTGdを有する。
　一方、メモリ部MEM、フローティングディフュージョンFD、リセットトランジスタRST、増幅トランジスタAMP、選択トランジスタSEL、及び、切替トランジスタFDGは、画素２０aないし２０dで共有される。
　共通構造以外に、図４で示した第１構成例の画素回路と異なる点として、フローティングディフュージョンFDと、リセットトランジスタRSTとの間に、切替トランジスタFDGが追加されている。切替トランジスタFDGは、ゲート電極に供給される切替制御信号に応じて、付加容量FDLを、フローティングディフュージョンFDに接続させる。例えば、入射光の光量が多い高照度のとき、切替トランジスタFDGをオン状態として、フローティングディフュージョンFDと付加容量FDLを接続する。これにより、高照度時に、より多くの電荷を蓄積することができる。一方、入射光の光量が少ない低照度のときには、切替トランジスタFDGをオフ状態として、付加容量FDLがフローティングディフュージョンFDから切り離される。この場合、変換効率を上げることができる。このように、切替トランジスタFDGを設けた場合、受光量に応じて変換効率を切り替えることができる。なお、共有構造ではない図４の画素回路においても、フローティングディフュージョンFDとリセットトランジスタRSTとの間に切替トランジスタFDGを設けた構成としてもよい。
　図２２のポテンシャル図を参照して、第５構成例に係る画素２０の動作について簡単に説明する。図２２は、画素２０aと画素２０bのポテンシャルを示している。
　初めに、露光期間が開始される前に、フォトダイオードPDに蓄積された不要電荷が排出された後、画素２０が露光を行う露光期間が開始される。露光期間では、図２２のAに示されるように、転送トランジスタTG及びメモリ部MEMはオフ状態に制御され、光電変換によりフォトダイオードPDで発生した電荷が、フォトダイオードPDに蓄積される。
　予め定められた所定の露光時間が終了すると、共有単位の４画素のうちの所定の１画素、例えば、画素２０aにおいて、図２２のBに示されるように、転送トランジスタTGa及びメモリ部MEMが、オン状態に制御される。これにより、画素２０aのフォトダイオードPDに蓄積されていた電荷が、メモリ部MEMに転送される。メモリ部MEMへの電荷の転送が終了すると、図２２のCに示されるように、転送トランジスタTGaがオフされる。
　次に、図２２のDに示されるように、メモリ部MEMがオフ状態に制御されることで、メモリ部MEMに保持されていた電荷が、フローティングディフュージョンFDに転送される。読み出し行の選択トランジスタSELはオン状態に制御されており、フローティングディフュージョンFDに保持されている電荷に応じたレベルを示す信号が、増幅トランジスタAMPから選択トランジスタSELを介してカラム処理部１３に出力される。
　その後、図２２のEに示されるように、リセットトランジスタRST、及び、切替トランジスタFDGがオン状態に制御されることにより、フローティングディフュージョンFDの電位がリセットされる。
　以上の図２２のBないしEの動作が、共有単位の４画素のうちの残りの３画素、すなわち画素２０bないし２０dについて繰り返し実行される。
　複数画素でメモリ部MEMを共有する画素構成では、メモリ部MEMを共有する４画素が順番にメモリ部MEMを使用する必要があるため、各画素２０は、露光期間および読み出し期間が行単位に順番に開始されるローリングシャッタ方式の動作となる。ただし、共有単位の４画素で同時にメモリ部MEMを使用する場合には、グローバルシャッタ方式の動作が可能である。
＜第５構成例の第１変形例＞
　図２３は、第５構成例に係る画素２０の第１変形例を示す断面図である。
　第１変形例は、メモリ部MEMのゲート電極６５に所定の電圧を供給する貫通配線２２１a及び２２１ｂのゲート電極６５との接続方法の変形例である。図２３は、メモリ部MEM近傍の断面図を示している。
　図２３のAは、図２０のAで示した貫通配線２２１a及び２２１ｂの第１の接続方法を示しており、第２の半導体基板５１に対して基板積層方向（鉛直方向）に伸びる貫通配線２２１a及び２２１ｂが、ゲート電極６５の上面と接続されている。
　図２３のBは、貫通配線２２１a及び２２１ｂの第２の接続方法を示しており、基板積層方向に伸びる貫通配線２２１a及び２２１ｂが、ゲート電極６５の側方で、第２の半導体基板５１に平面に平行な横方向に折れ曲がり、半導体層６４の外側に形成された円柱状のゲート電極６５の側面（外周面）と接続されている。
　図２３のCは、貫通配線２２１a及び２２１ｂの第３の接続方法を示しており、貫通配線２２１a及び２２１ｂが、第２の半導体基板５１に平面に平行な横方向から直線状に伸びて、半導体層６４の外側に形成された円柱状のゲート電極６５の側面（外周面）と接続されている。
　以上のように、メモリ部MEMのゲート電極６５に所定の電圧を供給する貫通配線２２１a及び２２１ｂのゲート電極６５との接続箇所は、ゲート電極６５の上面に限らず、側面や下面であってもよい。
＜第５構成例の第２変形例＞
　図２４は、第５構成例に係る画素２０の第２変形例を示す断面図である。
　第２変形例は、メモリ部MEMのゲート電極６５に所定の電圧を供給する貫通配線２２１の本数についての変形例である。図２４は、図１９のBと同一位置における平面図を示している。
　図２４のAは、図１９のBで示した貫通配線２２１の例であり、貫通配線２２１a及び２２１ｂからなる２本の貫通配線２２１によって、所定の電圧を供給する貫通配線２２１がメモリ部MEMのゲート電極６５に接続された例を示している。
　図２４のBは、貫通配線２２１aのみからなる１本の貫通配線２２１によって、所定の電圧を供給する貫通配線２２１がメモリ部MEMのゲート電極６５に接続された例を示している。
　図２３のCは、貫通配線２２１aないし２２１ｄからなる４本の貫通配線２２１によって、所定の電圧を供給する貫通配線２２１がメモリ部MEMのゲート電極６５に接続された例を示している。
　このように、メモリ部MEMのゲート電極６５に接続されて所定の電圧を供給する貫通配線２２１の本数は、２本に限らず、１本でも３本以上でもよい。
＜第５構成例の第３変形例＞
　図２５は、第５構成例に係る画素２０の第３変形例を示す断面図である。
　第３変形例は、転送トランジスタTGaないしTGdのトランジスタ構造が異なる例である。すなわち、上述した図１８の第５構成例では、転送トランジスタTGaないしTGdが、第１の半導体基板４１の基板内に掘り込まれた掘り込み電極部を有する縦型トランジスタで形成されていた。
　これに対して、図２５に示される第３変形例では、転送トランジスタTGaないしTGdが、平面電極部のみで構成される平面型（プレナー型）のトランジスタで構成されている。このように、転送トランジスタTGは、縦型トランジスタに限定されず、平面型トランジスタであってもよい。また転送トランジスタTGは、ゲート電極部の形状がチャネル部を挟み込む立体構造で、フィン形状に似たいわゆるフィン型トランジスタであってもよい。転送トランジスタTGに限らず、リセットトランジスタRST、増幅トランジスタAMP、選択トランジスタSEL、及び、切替トランジスタFDGについても、縦型トランジスタ、平面型トランジスタ、フィン型トランジスタのいずれを採用してもよい。
　また、転送トランジスタTGのゲート電極に所定の電圧を供給する貫通配線２２２の本数に関して、図１９に示した例では、貫通配線２２２の本数が１本の例を説明したが、転送トランジスタTGのゲート電極に接続される貫通配線の本数は複数本であってもよい。転送トランジスタTG以外の、リセットトランジスタRST、増幅トランジスタAMP、選択トランジスタSEL、及び、切替トランジスタFDGのゲート電極に接続される貫通配線の本数についても同様に、何本で接続してもよい。
＜１０．第６構成例に係る画素の回路及び動作＞
　図２６は、第６構成例に係る画素２０の共有単位の回路構成例を示している。
　図２１に示した第５構成例では、フォトダイオードPDと転送トランジスタTGが画素毎に設けられ、メモリ部MEM、フローティングディフュージョンFD、リセットトランジスタRST、増幅トランジスタAMP、選択トランジスタSEL、及び、切替トランジスタFDGは、共有単位を構成する４つの画素２０aないし２０dで共有された。
　これに対して、図２６の第６構成例は、フォトダイオードPDと転送トランジスタTGに加えて、メモリ部MEMも画素毎に設けられる点が異なる。すなわち、画素２０aは、フォトダイオードPDa、転送トランジスタTGa、及びメモリ部MEMaを有し、画素２０bは、フォトダイオードPDb、転送トランジスタTGb、及びメモリ部MEMbを有する。画素２０cは、フォトダイオードPDc、転送トランジスタTGc、及びメモリ部MEMcを有し、画素２０dは、フォトダイオードPDd、転送トランジスタTGd、及びメモリ部MEMcを有する。フローティングディフュージョンFD、リセットトランジスタRST、増幅トランジスタAMP、及び、選択トランジスタSELは、共有単位を構成する４つの画素２０aないし２０dで共有される。
　第６構成例のフォトダイオードPDと転送トランジスタTGは、第１の半導体基板４１に設けられ、メモリ部MEMとフローティングディフュージョンFDの一部を構成するN型拡散領域６６は、第１の半導体基板４１と第２の半導体基板５１との間の絶縁層４２に設けられる。フローティングディフュージョンFDの一部を構成するN型拡散領域２１１、リセットトランジスタRST、増幅トランジスタAMP、及び選択トランジスタSELは、第２の半導体基板５１に設けられる。
　図２７のポテンシャル図を参照して、第６構成例に係る画素２０の動作について簡単に説明する。図２７は、画素２０aと画素２０bのポテンシャルを示している。
　初めに、露光期間が開始される前に、図２７のAに示されるように、フォトダイオードPDに蓄積された不要電荷が、排出トランジスタOFG等によりリセットされる。
　フォトダイオードPDの不要電荷が排出された後、全画素で同時に露光期間が開始される。露光期間中、図２７のBに示されるように、転送トランジスタTG及びメモリ部MEMが、オン状態に制御される。これにより、光電変換によりフォトダイオードPDで発生した電荷が、メモリ部MEMに転送される。
　予め定められた所定の露光時間が終了すると、図２７のCに示されるように転送トランジスタTGがオフされ、フォトダイオードPDで生成された電荷がメモリ部MEMで保持される。画素２０は、この状態で、自分の読み出し期間が到来するまで待機する。
　画素２０aの読み出し期間となると、図２７のDに示されるように、メモリ部MEMaがオフ状態に制御されることで、メモリ部MEMaに保持されていた電荷が、フローティングディフュージョンFDに転送される。読み出し行の選択トランジスタSELはオン状態に制御されており、フローティングディフュージョンFDに保持されている電荷に応じたレベルを示す信号が、増幅トランジスタAMPから選択トランジスタSELを介してカラム処理部１３に出力される。
　その後、図２７のEに示されるように、リセットトランジスタRSTがオン状態に制御されることにより、フローティングディフュージョンFDの電位がリセットされる。
　次に、画素２０bの読み出し期間となり、図２７のFに示されるように、メモリ部MEMbがオフ状態に制御されることで、メモリ部MEMbに保持されていた電荷が、フローティングディフュージョンFDに転送される。読み出し行の選択トランジスタSELはオン状態に制御されており、フローティングディフュージョンFDに保持されている電荷に応じたレベルを示す信号が、増幅トランジスタAMPから選択トランジスタSELを介してカラム処理部１３に出力される。
　その後、図２７のEのフローティングディフュージョンFDの電位のリセット、画素２０cのメモリ部MEMcに保持されていた電荷を読み出す読み出し動作、図２７のEのフローティングディフュージョンFDの電位のリセット、画素２０dのメモリ部MEMdに保持されていた電荷を読み出す読み出し動作が、順番に行われる。
　以上のように、第６構成例に係る画素２０は、露光時間を画素アレイ部１１の全画素で同一に設定し、露光終了後は電荷をメモリ部MEMに一時的に保持しておいて、メモリ部MEMから行単位に順次電荷を読み出すグローバルシャッタ方式の動作（撮像）が可能である。
＜第６構成例の第１変形例＞
　図２６に示した第６構成例は、受光量に応じて変換効率を切り替える切替トランジスタFDGが設けられていないが、図２８に示されるように、切替トランジスタFDGを設けた構成としてもよい。
＜第６構成例の第２変形例＞
　図２９は、第６構成例に係る第２変形例の回路構成例を示している。
　図２９に示される第６構成例の第２変形例では、フォトダイオードPD、転送トランジスタTG、及び、メモリ部MEMに加えて、排出トランジスタOFGが画素毎に設けられる点が異なる。すなわち、画素２０aは、フォトダイオードPDa、転送トランジスタTGa、排出トランジスタOFGa、及びメモリ部MEMaを有し、画素２０bは、フォトダイオードPDb、転送トランジスタTGb、排出トランジスタOFGb、及びメモリ部MEMbを有する。画素２０cは、フォトダイオードPDc、転送トランジスタTGc、排出トランジスタOFGc、及びメモリ部MEMcを有し、画素２０dは、フォトダイオードPDd、転送トランジスタTGd、排出トランジスタOFGd、及びメモリ部MEMcを有する。
　排出トランジスタOFGは、ゲート電極に供給される排出制御信号によりオンされたとき、フォトダイオードPDのカソード端子を定電圧源VDDに接続し、フォトダイオードPDに蓄積された電荷を排出する。排出トランジスタOFGにより、フォトダイオードPDのリセットを任意のタイミングで実行することができる。
　第６構成例の第２変形例において、各画素２０のフォトダイオードPD、転送トランジスタTG、及び、排出トランジスタOFGは、第１の半導体基板４１に設けられ、メモリ部MEMとフローティングディフュージョンFDの一部を構成するN型拡散領域６６は、第１の半導体基板４１と第２の半導体基板５１との間の絶縁層４２に設けられる。フローティングディフュージョンFDの一部を構成するN型拡散領域２１１、リセットトランジスタRST、増幅トランジスタAMP、及び選択トランジスタSELは、第２の半導体基板５１に設けられる。
＜１１．固体撮像装置の３枚積層構成例＞
　上述した実施の形態では、固体撮像装置１が、第１基板３１と第２基板３２の２枚の基板を積層して構成されていたが、固体撮像装置１は、もう一つの基板を加えた３つの基板の積層構造で構成することができる。
　図３０は、３つの基板の積層構造で構成される場合の固体撮像装置１の概略構成例を示している。なお、図３０において、上述した構成と対応する部分については同一の符号を付しており、その説明は適宜省略する。
　図３０の固体撮像装置１は、第１基板３１、第２基板３２、及び、第３基板３３を貼り合わせた３次元構造となっている。第１基板３１、第２基板３２、及び、第３基板３３は、この順に積層されている。
　第１基板３１は、第１の半導体基板４１を有し、第１の半導体基板４１には、複数のセンサ画素３１１が行列状に２次元配置された画素領域３１２が形成されている。センサ画素３１１は、上述したフォトダイオードPDと、転送トランジスタTGを少なくとも含む。
　第２基板３２は、第２の半導体基板５１を有し、第２の半導体基板５１には、センサ画素３１１で生成された電荷に基づく画素信号を出力する読み出し回路３２１が形成されている。読み出し回路３２１は、例えば、上述したリセットトランジスタRST、切替トランジスタFDG、増幅トランジスタAMP、及び選択トランジスタSELなどに相当し、共有画素構造が採用される場合には、複数のセンサ画素３１１に対して１つの読み出し回路３２１が配置される。行方向に延在する複数の画素駆動配線２１と、列方向に延在する複数の垂直信号線２２も、第２基板３２に形成されている。
　第３基板３３は、例えばシリコン（Si）で構成された半導体基板３３１を有し、半導体基板３３１には、画素信号を処理するロジック回路３３２が形成されている。ロジック回路３３２には、例えば、上述した垂直駆動部１２、カラム処理部１３、水平駆動部１４、システム制御部１５等が含まれる。以下、第３基板３３の半導体基板３３１を、第３の半導体基板３３１と称する。
　図３１は、図３０の３つの基板の詳細構成例を示す断面図である。
　図３１において、第１の半導体基板４１及び絶縁層４２と、第２の半導体基板５１及び絶縁層５２の構成は、図２と基本的に同様であるので、図２と異なる部分について説明する。
　第２基板３２は、さらに、絶縁層５２上に配線層５６を有している。配線層５６は、例えば、絶縁層５７と、絶縁層５７内に設けられた複数層の金属配線５８を有している。配線層５６は、さらに、第３基板３３の配線層３５２との接合面に、複数の接合電極５９を有している。接合電極５９は、例えば、Ｃｕ（銅）、Ａｌ（アルミニウム）などの金属で形成されている。各接合電極５９は、第２基板３２と第３基板３３との電気的な接続と、第２基板３２と第３基板３３との貼り合わせに用いられる。
　第３基板３３は、第２の半導体基板５１のおもて面側に第３の半導体基板３３１のおもて面を向けて第２基板３２に貼り合わされている。つまり、第３基板３３は、第２基板３２にフェイストゥーフェイスで貼り合わされており、図３１において第３の半導体基板３３１の下面側を、第３の半導体基板３３１の上面と称する。第３基板３３は、例えば、第３の半導体基板３３１上に層間絶縁膜３５１を積層して構成されている。第３の半導体基板３３１には、ロジック回路３３２の一部であるMOSトランジスタ３７１が形成されている。第３基板３３は、さらに、層間絶縁膜３５１上に配線層３５２を有している。配線層３５２は、例えば、絶縁層３６３と、絶縁層３６３内に設けられた複数層の金属配線３６４を有している。配線層３５２は、さらに、第２基板３２の配線層５６との接合面に、複数の接合電極３６５を有している。接合電極３６５は、例えば、Ｃｕ（銅）、Ａｌ（アルミニウム）などの金属で形成されている。各接合電極３６５は、第２基板３２と第３基板３３との電気的な接続と、第２基板３２と第３基板３３との貼り合わせに用いられる。
　第１の半導体基板４１と第２の半導体基板５１は、例えば、貫通ビアやCu-Cu等の金属結合により電気的に接続される。また、第２の半導体基板５１と第３基板の第３の半導体基板３３１は、例えば、貫通ビアやCu-Cu等の金属結合により電気的に接続される。例えば、第３基板３３のロジック回路３３２は、第３基板３３の金属配線３６４及び接合電極３６５、第２基板３２の接合電極５９、金属配線５８、絶縁層５２内の貫通配線７３等を介して、第２の半導体基板５１の画素トランジスタと電気的に接続されている。
　以上のように３枚の基板を積層して構成することにより、画素数または画素回路が増大した場合でも、今までと同等のチップサイズで固体撮像装置１を形成することができる。あるいはまた、今までと同等の画素数または画素回路の場合には、チップサイズをより縮小した固体撮像装置１を提供することができる。
＜１２．まとめ＞
　固体撮像装置１は、フォトダイオードPDが画素２０毎に形成された第１の半導体基板４１と、画素２０の信号を増幅する増幅トランジスタAMPが形成された第２の半導体基板５１と、第１の半導体基板４１と第２の半導体基板５１との間に配置された絶縁層４２とを少なくとも備える。絶縁層４２は、第１転送ゲート（転送トランジスタTG、メモリ部MEM’）によってフォトダイオードPDから転送された電荷をフローティングディフュージョンFDへ転送する第２転送ゲート（メモリ部MEM、メモリ転送トランジスタMTR）を少なくとも備える。
　第２転送ゲートを、第１の半導体基板４１と第２の半導体基板５１との間の絶縁層４２に形成することにより、画素２０の平面積を縮小することができ、フローティングディフュージョンFDへ転送する前に電荷を保持するメモリ部を形成しつつ、画素２０の微細化に貢献することができる。これにより、グローバルシャッタ方式の動作（撮像）が可能となるため、ブラーレスの撮像が可能となる。
　仮に、フローティングディフュージョンFDへ電荷を転送する転送ゲートとして、図３２のAに示されるように、オン状態でポテンシャルを深くしたタイミングで電荷を転送する転送トランジスタTGのみで構成した場合、オン状態時の転送トランジスタTGとフローティングディフュージョンFDとの電位差（ポテンシャル深さの差）PT1が小さくなるため、フォトダイオードPDへの電荷の転送戻りが起きやすくなる。転送戻りを防止しようとすると、フローティングディフュージョンFDのポテンシャルを下げるFDブースト制御が必要となるが、FDブースト制御は、転送トランジスタTGとフローティングディフュージョンFD間の容量を増加させるため好ましくない。
　一方、フローティングディフュージョンFDへ電荷を転送する転送ゲートとして、図３２のBに示されるように、オフ状態でポテンシャルを浅くしたタイミングで電荷を転送するメモリ部MEM’のみで構成した場合、FDブースト制御は不要となるが、障壁部PAと電荷蓄積部PBとの電位差（ポテンシャル深さの差）PT2を大きくすると、フォトダイオードPDから電荷蓄積部PBへの電荷転送が難しくなり、電位差PT2を小さくすると、フローティングディフュージョンFDへの電荷転送時に、フォトダイオードPDへの転送戻りが起きやすくなるというトレードオフが発生する。
　これに対して、固体撮像装置１の画素２０は、第１転送ゲートと第２転送ゲートとを備えることにより、図３２のCに示されるように、第１転送ゲートと第２転送ゲートそれぞれのオン状態及びオフ状態の電位を個別に制御するため、上述した電位差PT1及びPT2に対応するPT11及びPT12を所望の値に制御（設定）することができる。これにより、FDブースト制御を不要とし、電荷の転送戻りを防止することができる。FDブースト制御が不要であるため、転送トランジスタTGとフローティングディフュージョンFD間の容量を低減することができるので、特に低照度時の撮像性能を向上させることができる。
＜１３．電子機器への適用例＞
　本開示の技術は、固体撮像装置への適用に限られるものではない。即ち、本開示の技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール形態であってもよい。
　図３３は、本開示の技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
　図３３の撮像装置６００は、レンズ群などからなる光学部６０１、図１または図３０の固体撮像装置１の構成が採用される固体撮像装置（撮像デバイス）６０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
　光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像装置６０２の撮像面上に結像する。固体撮像装置６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置６０２として、図１または図３０の固体撮像装置１、即ち、第１基板３１と第２基板３２の少なくとも２枚の基板を積層して構成され、第１の半導体基板４１と第２の半導体基板５１との間の絶縁層４２内にメモリ部MEMを形成した固体撮像装置を用いることができる。
　表示部６０５は、例えば、LCD(Liquid Crystal Display)や有機EL(Electro Luminescence)ディスプレイ等の薄型ディスプレイで構成され、固体撮像装置６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像装置６０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部６０７は、ユーザによる操作の下に、撮像装置６００が持つ様々な機能について操作指令を発する。電源部６０８は、DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上述したように、固体撮像装置６０２として、上述した実施の形態を適用した固体撮像装置１を用いることで、画素の微細化とメモリ部形成の両立を実現することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００においても、小型化と撮像画像の高画質化を図ることができる。
　＜イメージセンサの使用例＞
　図３４は、上述の固体撮像装置１を用いたイメージセンサの使用例を示す図である。
　上述の固体撮像装置１は、イメージセンサとして、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜１４．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３６は、撮像部１２０３１の設置位置の例を示す図である。
　図３６では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、撮像部１２０３１として、上述した固体撮像装置１を適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、小型化と撮像画像の高画質化を実現することができる。また、得られた撮影画像を用いて、ドライバの疲労を軽減したり、ドライバや車両の安全度を高めることが可能になる。
　上述した例では、第１導電型をP型、第２導電型をN型として、電子を信号電荷とした固体撮像装置について説明したが、本開示は正孔を信号電荷とする固体撮像装置にも適用することができる。すなわち、第１導電型をN型とし、第２導電型をP型として、前述の各半導体領域を逆の導電型の半導体領域で構成することができる。
　また、本開示は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。
　また、本開示の技術は、固体撮像装置に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
　本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の技術の要旨を逸脱しない範囲において種々の変更が可能である。例えば、上述した各構成例の全てまたは一部を適宜組み合わせた形態を採用することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
　なお、本開示の技術は、以下の構成を取ることができる。
（１）
　光電変換部が画素毎に形成された第１の半導体基板と、
　前記画素の信号を増幅する増幅トランジスタが形成された第２の半導体基板と、
　前記第１の半導体基板と前記第２の半導体基板との間に配置された絶縁層と
　を備え、
　前記絶縁層は、第１転送ゲートによって前記光電変換部から転送された電荷を電荷電圧変換部へ転送する第２転送ゲートを備える
　固体撮像装置。
（２）
　前記第２転送ゲートは、複数の前記画素で共有される
　前記（１）に記載の固体撮像装置。
（３）
　前記第１転送ゲートは、前記絶縁層内に形成されている
　前記（１）または（２）に記載の固体撮像装置。
（４）
　前記絶縁層は、複数の前記第２転送ゲートを備える
　前記（１）ないし（３）のいずれかに記載の固体撮像装置。
（５）
　前記絶縁層は、前記電荷電圧変換部と反対の導電型の障壁層を、前記第２転送ゲートと前記電荷電圧変換部との間に備える
　前記（１）ないし（４）のいずれかに記載の固体撮像装置。
（６）
　前記電荷電圧変換部は、前記絶縁層内に形成されている
　前記（１）ないし（５）のいずれかに記載の固体撮像装置。
（７）
　前記電荷電圧変換部は、前記第２の半導体基板に形成されている
　前記（１）ないし（５）のいずれかに記載の固体撮像装置。
（８）
　前記絶縁層は、前記第２転送ゲートのチャネルが形成された半導体層を備える
　前記（１）ないし（７）のいずれかに記載の固体撮像装置。
（９）
　前記第２転送ゲートは、平面視で、前記絶縁層内に形成された半導体層の周りを囲む構造を有する
　前記（１）ないし（８）のいずれかに記載の固体撮像装置。
（１０）
　前記第２転送ゲートは、前記絶縁層内に形成された半導体層の側壁に形成された１つ以上の板状構造を有する
　前記（１）ないし（８）のいずれかに記載の固体撮像装置。
（１１）
　前記第２転送ゲートは、前記第２の半導体基板に形成された平面電極部と、前記絶縁層を貫通する半導体層に形成された掘り込み電極部を有する
　前記（１）ないし（８）のいずれかに記載の固体撮像装置。
（１２）
　前記第２転送ゲートは、転送トランジスタで構成される
　前記（１）ないし（１１）のいずれかに記載の固体撮像装置。
（１３）
　前記第２転送ゲートは、メモリ部で構成される
　前記（１）ないし（１１）のいずれかに記載の固体撮像装置。
（１４）
　前記第１転送ゲートは、転送トランジスタで構成される
　前記（１）ないし（１３）のいずれかに記載の固体撮像装置。
（１５）
　前記第１転送ゲートは、メモリ部で構成される
　前記（１）ないし（１３）のいずれかに記載の固体撮像装置。
（１６）
　前記画素は、前記光電変換部と、前記第１転送ゲートと、前記第２転送ゲートとを有し、
　前記電荷電圧変換部、及び、前記増幅トランジスタは、複数画素で共有される
　前記（１）ないし（１５）のいずれかに記載の固体撮像装置。
（１７）
　前記画素は、前記光電変換部と、前記第１転送ゲートとを有し、
　前記第２転送ゲート、前記電荷電圧変換部、及び、前記増幅トランジスタは、複数画素で共有される
　前記（１）ないし（１５）のいずれかに記載の固体撮像装置。
（１８）
　第３の半導体基板をさらに備え、
　前記第１の半導体基板、前記第２の半導体基板、及び、前記第３の半導体基板の順で積層されている
　前記（１）ないし（１７）のいずれかに記載の固体撮像装置。
（１９）
　光電変換部が画素毎に形成される第１の半導体基板と、前記画素の信号を増幅する増幅トランジスタが形成される第２の半導体基板との間の絶縁層に、第１転送ゲートによって前記光電変換部から転送された電荷を電荷電圧変換部へ転送する第２転送ゲートを形成する
　固体撮像装置の製造方法。
（２０）
　光電変換部が画素毎に形成された第１の半導体基板と、
　前記画素の信号を増幅する増幅トランジスタが形成された第２の半導体基板と、
　前記第１の半導体基板と前記第２の半導体基板との間に配置された絶縁層と
　を備え、
　前記絶縁層は、第１転送ゲートによって前記光電変換部から転送された電荷を電荷電圧変換部へ転送する第２転送ゲートを備える
　固体撮像装置
　を備える電子機器。
　１　固体撮像装置，　１１　画素アレイ部，　２０(２０a,２０b,２０c,２０d)　画素，　PD　フォトダイオード，　TG　転送トランジスタ，　MEM,MEM',MEM１'　メモリ部，　AMP　増幅トランジスタ，　FD　フローティングディフュージョン，　FDG　切替トランジスタ，　FDL　付加容量，　MTR　メモリ転送トランジスタ，　RST　リセットトランジスタ，　SEL　選択トランジスタ，　OFG　排出トランジスタ，　VDD　定電圧源，　３１　第１基板，　３２　第２基板，　３３　第３基板，　４１　半導体基板(第１の半導体基板)，　４２　絶縁層，　５１　半導体基板(第２の半導体基板)，　５２　絶縁層，　５６　配線層，　５７　絶縁層，　５８　金属配線，　５９　接合電極，　６１　半導体領域(P型半導体領域)，　６２　半導体領域(N型半導体領域)，　６３a　おもて面，　６３ｂ　裏面，　６４　半導体層，　６５　ゲート電極，　６６　N型拡散領域，　７１　貫通配線，　７２　金属配線，　７３　貫通配線，　１２１　コンタクト配線，　１２２　コンタクト配線，　１２３　コンタクト配線，　１２４　コンタクト配線，　１４１　障壁層，　１６１　ゲート電極，　１６２　N型チャネル領域，　１６３　P型半導体領域，　１６４　ゲート電極，　１７１　ゲート電極，　１８１　ゲート電極，　１８１P　平面電極部，　１８１V　込み電極部，　２０１　画素分離部，　２１１　N型拡散領域，　３１１　センサ画素，　３１２　画素領域，　３２１　読み出し回路，　３３１　半導体基板(第３の半導体基板)，　３３２　ロジック回路，　３５１　層間絶縁膜，　３５２　配線層，　６００　撮像装置，　６０２　固体撮像装置

Claims (20)

  1. 　光電変換部が画素毎に形成された第１の半導体基板と、
    　前記画素の信号を増幅する増幅トランジスタが形成された第２の半導体基板と、
    　前記第１の半導体基板と前記第２の半導体基板との間に配置された絶縁層と
    　を備え、
    　前記絶縁層は、第１転送ゲートによって前記光電変換部から転送された電荷を電荷電圧変換部へ転送する第２転送ゲートを備える
    　固体撮像装置。
  2. 　前記第２転送ゲートは、複数の前記画素で共有される
    　請求項１に記載の固体撮像装置。
  3. 　前記第１転送ゲートは、前記絶縁層内に形成されている
    　請求項１に記載の固体撮像装置。
  4. 　前記絶縁層は、複数の前記第２転送ゲートを備える
    　請求項１に記載の固体撮像装置。
  5. 　前記絶縁層は、前記電荷電圧変換部と反対の導電型の障壁層を、前記第２転送ゲートと前記電荷電圧変換部との間に備える
    　請求項１に記載の固体撮像装置。
  6. 　前記電荷電圧変換部は、前記絶縁層内に形成されている
    　請求項１に記載の固体撮像装置。
  7. 　前記電荷電圧変換部は、前記第２の半導体基板に形成されている
    　請求項１に記載の固体撮像装置。
  8. 　前記絶縁層は、前記第２転送ゲートのチャネルが形成された半導体層を備える
    　請求項１に記載の固体撮像装置。
  9. 　前記第２転送ゲートは、平面視で、前記絶縁層内に形成された半導体層の周りを囲む構造を有する
    　請求項１に記載の固体撮像装置。
  10. 　前記第２転送ゲートは、前記絶縁層内に形成された半導体層の側壁に形成された１つ以上の板状構造を有する
    　請求項１に記載の固体撮像装置。
  11. 　前記第２転送ゲートは、前記第２の半導体基板に形成された平面電極部と、前記絶縁層を貫通する半導体層に形成された掘り込み電極部を有する
    　請求項１に記載の固体撮像装置。
  12. 　前記第２転送ゲートは、転送トランジスタで構成される
    　請求項１に記載の固体撮像装置。
  13. 　前記第２転送ゲートは、メモリ部で構成される
    　請求項１に記載の固体撮像装置。
  14. 　前記第１転送ゲートは、転送トランジスタで構成される
    　請求項１に記載の固体撮像装置。
  15. 　前記第１転送ゲートは、メモリ部で構成される
    　請求項１に記載の固体撮像装置。
  16. 　前記画素は、前記光電変換部と、前記第１転送ゲートと、前記第２転送ゲートとを有し、
    　前記電荷電圧変換部、及び、前記増幅トランジスタは、複数画素で共有される
    　請求項１に記載の固体撮像装置。
  17. 　前記画素は、前記光電変換部と、前記第１転送ゲートとを有し、
    　前記第２転送ゲート、前記電荷電圧変換部、及び、前記増幅トランジスタは、複数画素で共有される
    　請求項１に記載の固体撮像装置。
  18. 　第３の半導体基板をさらに備え、
    　前記第１の半導体基板、前記第２の半導体基板、及び、前記第３の半導体基板の順で積層されている
    　請求項１に記載の固体撮像装置。
  19. 　光電変換部が画素毎に形成される第１の半導体基板と、前記画素の信号を増幅する増幅トランジスタが形成される第２の半導体基板との間の絶縁層に、第１転送ゲートによって前記光電変換部から転送された電荷を電荷電圧変換部へ転送する第２転送ゲートを形成する
    　固体撮像装置の製造方法。
  20. 　光電変換部が画素毎に形成された第１の半導体基板と、
    　前記画素の信号を増幅する増幅トランジスタが形成された第２の半導体基板と、
    　前記第１の半導体基板と前記第２の半導体基板との間に配置された絶縁層と
    　を備え、
    　前記絶縁層は、第１転送ゲートによって前記光電変換部から転送された電荷を電荷電圧変換部へ転送する第２転送ゲートを備える
    　固体撮像装置
    　を備える電子機器。
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