JP2007294652A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法 Download PDF

Info

Publication number
JP2007294652A
JP2007294652A JP2006120376A JP2006120376A JP2007294652A JP 2007294652 A JP2007294652 A JP 2007294652A JP 2006120376 A JP2006120376 A JP 2006120376A JP 2006120376 A JP2006120376 A JP 2006120376A JP 2007294652 A JP2007294652 A JP 2007294652A
Authority
JP
Japan
Prior art keywords
electrode
electrodes
semiconductor
wiring
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006120376A
Other languages
English (en)
Other versions
JP2007294652A5 (ja
Inventor
Kenichi Tajika
健一 田鹿
Takehisa Kishimoto
武久 岸本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2006120376A priority Critical patent/JP2007294652A/ja
Priority to US11/730,635 priority patent/US8421200B2/en
Publication of JP2007294652A publication Critical patent/JP2007294652A/ja
Publication of JP2007294652A5 publication Critical patent/JP2007294652A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】貫通電極と半導体チップの電極との接触不良による歩留まりの低下を防止する。
【解決手段】複数の半導体チップ１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄが積層されてなる半導体集積回路装置であって、複数の半導体チップ１０１Ａ〜１０１Ｄを貫通するように形成された貫通電極１０４，１０５と、複数の半導体チップの各々を構成する各層にそれぞれ形成され、貫通電極１０４，１０５を貫通させる開口部を有する複数の電極１０２と、複数の電極１０２のうちの互いに隣り合う層にある電極間を電気的に接続する複数のビア１０３とを備え、ビア１０３は、側面が貫通電極１０４，１０５と接触するように形成されている。
【選択図】図１

Description

本発明は、半導体集積回路装置及びその製造方法、特に、貫通電極を有する半導体集積回路装置及びその半導体集積回路装置を複数積層することにより、高機能化、小型化、薄型化を図ることができる積層型の半導体集積回路装置及びその製造方法に関する。
近年、半導体集積回路装置は高機能化に伴い回路が大規模になり、半導体チップ面積が増大している。その中で、電子機器では、小型化及び薄型化が必要とされている。それらのニーズに応えるために、半導体集積回路装置のパッケージング技術では、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）技術が提案されている。このようなＳｉＰ技術を用いると、１つの半導体パッケージ上に半導体チップを２個以上積み重ねて半導体集積回路装置を実現することができるので、電子機器の小型化及び薄型化を達成することが可能である。
しかしながら、現状のＳｉＰ技術では、ワイヤーボンディング技術とＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）技術とを組み合わせて用いることにより、半導体チップと半導体パッケージとを接続することによって、半導体パッケージ上に半導体チップを積み重ねて半導体集積回路装置を実現するので、半導体チップをＺ軸方向に積み重ねるのに限界がある。
そこで、近年、半導体パッケージ上に半導体チップを積み重ねて、各半導体チップを貫通するスルーホールを空けて、スルーホール内に導電材料が埋め込まれてなる貫通電極を設けて、貫通電極により、各半導体チップの電極と半導体パッケージとを接続することによってＳｉＰ化する、ＳｉＰ技術が提案されている。
以下に、貫通電極を有する半導体集積回路装置について、図１７を参照しながら説明する（例えば、特許文献１参照）。図１７は、従来例に係る半導体集積回路装置の構造について示す概略断面図である。
図１７に示すように、半導体パッケージ９００上に、半導体チップ９０１Ａ、半導体チップ９０１Ｂ、半導体チップ９０１Ｃ、及び半導体チップ９０１Ｄが下から順に積層されている。また、各半導体チップ９０１Ａ〜９０１Ｄを構成する各層（詳細は図示せず）には、電極９０２が形成されており、各半導体チップ９０１Ａ〜９０１Ｄに含まれる複数の電極９０２は、各々が下から順に積層するように配置されている。
従来例に係る半導体集積回路装置は、半導体チップ９０１Ａ〜９０１Ｄを貫通する貫通電極９０３，９０４により、各半導体チップ９０１Ａ，９０１Ｂ，９０１Ｃ，９０１Ｄの各電極９０２と半導体パッケージ９００とを接続することによって、半導体パッケージ９００上に半導体チップ９０１Ａ〜９０１Ｄが積層されてなる半導体集積回路装置である。
このように、従来例に係る半導体集積回路装置では、貫通電極により、各半導体チップの各電極と半導体パッケージとを接続するので、Ｚ軸方向に制約を受けずに、半導体パッケージ上に半導体チップを積み重ねて半導体集積回路装置を実現することができる。
特開２００４−１５２８１１号公報
しかしながら、従来例に係る半導体集積回路装置では、以下に示す問題がある。
貫通電極により、各半導体チップの各電極と半導体パッケージとを電気的に接続するには、貫通電極が各半導体チップの各電極と電気的に接続する必要がある。しかしながら、従来例に係る半導体集積回路装置では、貫通電極が各半導体チップの各電極と電気的に接続する箇所は、各半導体チップの各電極の側面との接触部分のみである。
そのため、貫通電極（特に、貫通電極における電極と接触する部分）の形成不具合（例えば、スルーホール内への導電材料の不充分な充填、又はボイドの発生等の形成不具合）が発生すると、貫通電極と半導体チップの電極とが接触することができずに、貫通電極と半導体チップの電極との接触不良（電気的接続不良）による歩留まりの低下が発生するという第１の問題がある。
また、貫通電極が各半導体チップの各電極と電気的に接続する箇所は、各半導体チップの各電極の側面との接触部分のみであるため、貫通電極が各半導体チップの各電極と電気的に接続する部分の面積は小さく、貫通電極と各半導体チップの各電極との接触抵抗が高くなるという第２の問題がある。
前記に鑑み、本発明は、貫通電極と半導体チップの電極との接触不良による歩留まりの低下を防止することを第１の目的とし、貫通電極と半導体チップの電極との接触抵抗の低減を図ることを第２の目的とする。
前記第１及び第２の目的を達成するために、本発明の第１の半導体集積回路装置は、複数の半導体チップが積層されてなる半導体集積回路装置であって、複数の半導体チップを貫通するように形成された貫通電極と、複数の半導体チップの各々を構成する各層にそれぞれ形成され、貫通電極を貫通させる開口部を有する複数の電極と、複数の電極のうちの互いに隣り合う層にある電極間を電気的に接続する複数のビアとを備え、ビアは、側面が貫通電極と接触するように形成されていることを特徴とする。
本発明の第１の半導体集積回路装置によると、貫通電極は、電極の内側面に加えてビアの側面にも接触することができる。
このため、貫通電極が電極と電気的に接続する箇所として、電極の内側面との接触部分に加えてビアの側面との接触部分を有することにより、従来のように貫通電極が電極の内側面のみと接触する場合と比較して、貫通電極が電極と電気的に接続する部分の面積を増大させることができる。そのため、貫通電極と電極との接触不良による歩留まりの低下を防止すると共に、貫通電極と電極との接触抵抗の低減を図ることができる。
本発明の第１の半導体集積回路装置において、ビアの形状は、貫通電極の側面に沿うように形成されたリング状であることが好ましい。
このようにすると、貫通電極とビアとの接触面積を増大させることができるため、貫通電極が電極と電気的に接続する部分の面積をより一層増大させることができるので、貫通電極と電極との接触不良による歩留まりの低下をより一層防止すると共に、貫通電極と電極との接触抵抗の低減をより一層図ることができる。
前記第１及び第２の目的を達成するために、本発明の第２の半導体集積回路装置は、複数の半導体チップが積層されてなる半導体集積回路装置であって、複数の半導体チップを貫通するように形成された貫通電極と、複数の半導体チップの各々を構成する各層にそれぞれ形成され、貫通電極を貫通させる開口部を有する複数の電極と、複数の電極のうちの互いに隣り合う層にある電極間を電気的に接続する複数のビアとを備え、複数の電極の開口部のうち、上層に位置する開口部の開口径が下層に位置する開口部の開口径よりも大きくなるように形成されており、貫通電極は、複数の電極の各上面の一部のうちの少なくとも１つと接触していることを特徴とする。
本発明の第２の半導体集積回路装置によると、貫通電極は、電極の上面の一部と接触することができる。ここで、貫通電極と電極の上面の一部との接触面積は、貫通電極と電極の内側面との接触面積と比べてはるかに大きい。
このため、貫通電極が電極と電気的に接続する箇所として、電極の内側面との接触部分ではなく、電極の上面の一部との接触部分を有することにより、従来のように貫通電極が電極の内側面と接触する場合と比較して、貫通電極が電極と電気的に接続する部分の面積を増大させることができる。そのため、貫通電極と電極との接触不良による歩留まりの低下を防止すると共に、貫通電極と電極との接触抵抗の低減を図ることができる。
本発明の第２の半導体集積回路装置において、ビアは、側面が貫通電極と接触するように形成されていることが好ましい。
このようにすると、貫通電極は、電極の上面の一部に加えて、ビアの側面にも接触することができる。
このため、貫通電極が電極と電気的に接続する箇所として、電極の上面の一部との接触部分に加えて、ビアの側面との接触部分を有するため、貫通電極が電極と電気的に接続する部分の面積をより一層増大させることができるので、貫通電極と電極との接触不良による歩留まりの低下をより一層防止すると共に、貫通電極と電極との接触抵抗の低減をより一層図ることができる。
本発明の第２の半導体集積回路装置において、ビアの形状は、貫通電極の側面に沿うように形成されたリング状であることが好ましい。
このようにすると、貫通電極とビアとの接触面積を増大させることができるため、貫通電極が電極と電気的に接続する部分の面積をより一層増大させることができるので、貫通電極と電極との接触不良による歩留まりの低下をより一層防止すると共に、貫通電極と電極との接触抵抗の低減をより一層図ることができる。
前記第１の目的を達成するために、本発明の第３の半導体集積回路装置は、複数の半導体チップが積層されてなる半導体集積回路装置であって、複数の半導体チップの各々が有する半導体基板を貫通するように形成された貫通電極と、複数の半導体チップの各々を構成する各層にそれぞれ形成された複数の電極と、複数の電極のうちの互いに隣り合う層にある電極間の各々を電気的に接続する複数のビアとを備え、貫通電極と、複数のビアにおける各層のうちの最下層に形成されたビアとが電気的に接続していることを特徴とする。
本発明の第３の半導体集積回路装置によると、半導体基板のみを貫通する貫通電極が、最下層に形成されたビアと電気的に接続している。
このように、半導体基板のみを貫通する貫通電極を形成することによって、従来のように各層及び半導体基板を貫通する貫通電極を形成する場合と比較して、貫通電極材料の良好な充填を確保することができるので、貫通電極と電極との接触不良による歩留まりの低下を防止することができる。
更には、本発明の第３の半導体集積回路装置によると、各層及び半導体基板を貫通する貫通電極を形成する場合と比較して、貫通電極の形成工程の工程数を削減することができるので、半導体集積回路装置の製造コストの低減を図ることができる。
本発明の第１〜第３の半導体集積回路装置において、半導体チップに含まれる複数の電極のうちの少なくとも１つは、半導体チップの内部回路と電気的に接続していることが好ましい。
本発明の第１〜第３の半導体集積回路装置において、貫通電極の近傍に形成され、各層を貫通して半導体基板の表面に到達するシールド配線を更に備えていることが好ましい。
このようにすると、貫通電極の近傍にシールド配線を配置するので、例えば内部回路から貫通電極へのクロストーク等の電磁干渉を防止することができる。
本発明の第１〜第３の半導体集積回路装置において、貫通電極は、半導体チップの端部を貫通するように形成されており、シールド配線は、貫通電極と半導体チップの内部回路との間に介在していることが好ましく、また、貫通電極は、半導体チップの中央部を貫通するように形成されており、シールド配線は、貫通電極の周囲を囲うように形成されていることが好ましい。
このように、半導体チップにおける貫通電極の形成位置に応じて、シールド配線の形状を適宜調整することにより、半導体チップの面積が増大することを最小限に抑えながら、シールド配線を設けることができる。
本発明の第１〜第３の半導体集積回路装置において、複数の半導体チップのうち、中間層に位置する半導体チップにおいて、半導体チップを構成する各層の中央部を貫通するように形成された内部貫通電極を更に備え、貫通電極と内部貫通電極とは、各層上に形成された配線層を介して電気的に接続しており、貫通電極及び内部貫通電極は、電圧供給源に接続されていることが好ましい。
このようにすると、電圧供給源と電気的に接続する内部貫通電極によって、複数の半導体チップのうちの中間層に位置する半導体チップの中央部に電圧を供給することができる。そのため、従来のように電圧降下によって中間層に位置する半導体チップへの電圧供給を不安定にさせることなく、中間層に位置する半導体チップの中央部へ電圧を安定に供給することができる。
本発明の第１〜第３の半導体集積回路装置において、貫通電極は、複数の半導体チップを貫通するように形成された第１の貫通電極と、複数の半導体チップを貫通するように形成され且つ第１の貫通電極とは異なる第２の貫通電極とを含み、内部貫通電極は、各層の中央部を貫通するように形成された第１の内部貫通電極と、各層の中央部を貫通するように形成され且つ第１の内部貫通電極とは異なる第２の内部貫通電極とを含み、第１の貫通電極と第１の内部貫通電極とは、各層上に形成された配線層を介して電気的に接続しており、第２の貫通電極と第２の内部貫通電極とは、各層上に形成された配線層とは異なる配線層を介して電気的に接続しており、第１の貫通電極及び第１の内部貫通電極は、電圧供給源に接続されており、第２の貫通電極及び第２の内部貫通電極は、電圧供給源とは異なる電圧供給源に接続されていることが好ましい。
このようにすると、第１の貫通電極及び第２の貫通電極の各々によって、中間層に位置する半導体チップの中央部へ電圧を供給することができるので、中間層に位置する半導体チップの中央部へ電圧を効率良く供給することができる。
更には、このようにすると、例えば、第１の貫通電極を第１の電圧を供給する電圧供給源と電気的に接続させると共に、第２の貫通電極を第１の電圧とは異なる第２の電圧を供給する電圧供給源と電気的に接続させることにより、中間層に位置する半導体チップの中央部へ第１の電圧及び第２の電圧を供給することができるので、中間層に位置する半導体チップの中央部へ多電圧を供給することができる。
前記第１及び第２の目的を達成するために、本発明の第１の半導体集積回路装置の製造方法は、半導体チップを構成する各層にそれぞれ複数の電極を形成すると共に、複数の電極のうちの互いに隣り合う層にある電極間を電気的に接続する複数のビアを形成する工程（ａ）と、電極の内側面及びビアの側面を露出させるように、各層を貫通して、半導体チップが有する半導体基板内部に到達する溝部を形成する工程（ｂ）と、溝部を構成する半導体基板の側面に絶縁膜を形成する工程（ｃ）と、工程（ｃ）の後に、溝部を埋め込む導電体からなる貫通電極を形成する工程（ｄ）と、半導体基板の下面を研磨して、貫通電極の下面を露出させる工程（ｅ）と、複数の半導体チップを積層して、複数の貫通電極の各々を互いに電気的に接続する工程（ｆ）とを備えたことを特徴とする。
本発明の第１の半導体集積回路装置の製造方法によると、貫通電極は、電極の内側面に加えてビアの側面にも接触することができる。
このため、貫通電極を電極の内側面に加えてビアの側面にも接触させることにより、従来のように貫通電極を電極の内側面のみと接触させる場合と比較して、貫通電極が電極と電気的に接続する部分の面積を増大させることができるので、貫通電極と電極との接触不良による歩留まりの低下を防止すると共に、貫通電極と電極との接触抵抗の低減を図ることができる。
前記第１及び第２の目的を達成するために、本発明の第２の半導体集積回路装置の製造方法は、半導体チップを構成する各層にそれぞれ複数の電極を形成すると共に、複数の電極のうちの互いに隣り合う層にある電極間を電気的に接続する複数のビアを形成する工程（ａ）と、電極の内側面及びビアの側面を露出させるように、各層を貫通して、半導体チップが有する半導体基板内部に到達する溝部を形成する工程（ｂ）と、溝部の側面に絶縁膜を形成する工程（ｃ）と、工程（ｃ）の後に、溝部を埋め込む導電体からなる貫通電極を形成する工程（ｄ）と、半導体基板の下面を研磨して、貫通電極の下面を露出させる工程（ｅ）と、複数の半導体チップを積層して、複数の貫通電極の各々を互いに電気的に接続する工程（ｆ）とを備え、工程（ａ）における電極を形成する工程は、工程（ｂ）において電極の上面の一部が露出するように、各々が階段状にずれるように配置される電極を形成する工程であることを特徴とする。
本発明の第２の半導体集積回路装置の製造方法によると、貫通電極は、電極の上面の一部と接触することができる。ここで、貫通電極と電極の上面の一部との接触面積は、貫通電極と電極の内側面との接触面積と比べてはるかに大きい。
このため、貫通電極を電極の上面の一部と接触させることにより、従来のように貫通電極を電極の内側面と接触させる場合と比較して、貫通電極が電極と電気的に接続する部分の面積を増大させることができるので、貫通電極と電極との接触不良による歩留まりの低下を防止すると共に、貫通電極と電極との接触抵抗の低減を図ることができる。
本発明の第２の半導体集積回路装置の製造方法において、工程（ｃ）は、絶縁膜におけるビアの側面に存在する部分を除去する工程を更に含むことが好ましい。
このようにすると、貫通電極は、電極の上面の一部に加えて、ビアの側面にも接触することができる。
このため、貫通電極が電極と電気的に接続する箇所として、電極の上面の一部との接触部分に加えて、ビアの側面との接触部分を有するため、貫通電極が電極と電気的に接続する部分の面積をより一層増大させることができるので、貫通電極と電極との接触不良による歩留まりの低下をより一層防止すると共に、貫通電極と電極との接触抵抗の低減をより一層図ることができる。
前記第１の目的を達成するために、本発明の第３の半導体集積回路装置の製造方法は、半導体チップが有する半導体基板中に溝部を形成する工程（ａ）と、溝部の側面に絶縁膜を形成する工程（ｂ）と、工程（ｂ）の後に、溝部を埋め込む導電体からなる貫通電極を形成する工程（ｃ）と、半導体チップを構成する各層にそれぞれ複数の電極を形成すると共に、複数の電極のうちの互いに隣り合う層にある電極間を電気的に接続する複数のビアを形成する工程（ｄ）と、半導体基板の下面を研磨して、貫通電極の下面を露出させる工程（ｅ）とを備え、工程（ｄ）におけるビアを形成する工程は、各層のうちの最下層に形成されたビアが、貫通電極と電気的に接続するように形成する工程であることを特徴とする。
本発明の第３の半導体集積回路装置の製造方法によると、半導体基板のみを貫通する貫通電極が、最下層に形成されたビアと電気的に接続している。
このように、半導体基板のみを貫通する貫通電極を形成することによって、従来のように各層及び半導体基板を貫通する貫通電極を形成する場合と比較して、貫通電極材料の良好な充填を確保することができるので、貫通電極と電極との接触不良による歩留まりの低下を防止することができる。
更には、本発明の第３の半導体集積回路装置の製造方法によると、各層及び半導体基板を貫通する貫通電極を形成する場合と比較して、貫通電極の形成工程の工程数を削減することができるので、半導体集積回路装置の製造コストの低減を図ることができる。
本発明の第１〜第３の半導体集積回路装置の製造方法において、複数の電極を形成する工程は、複数の電極の各々に近接する複数のシールド用配線を形成する工程を含み、複数のビアを形成する工程は、半導体基板と複数のシールド用配線における各層のうちの最下層に形成されたシールド用配線とを電気的に接続するシールド用コンタクトを形成する工程と、複数のシールド用配線のうちの互いに隣り合う層にあるシールド用配線間を電気的に接続する複数のシールド用ビアを形成する工程とを含むことが好ましい。
このようにすると、貫通電極の近傍にシールド配線を配置するので、例えば内部回路から貫通電極へのクロストーク等の電磁干渉を防止することができる。
本発明に係る半導体集積回路装置及びその製造方法によると、貫通電極が電極と電気的に接続する箇所として、電極の内側面との接触部分に加えてビアの側面との接触部分を有する（又は電極の内側面との接触部分ではなく電極の上面の一部との接触部分を有する）ことにより、従来のように貫通電極が電極の内側面と接触する場合と比較して、貫通電極が電極と電気的に接続する部分の面積を増大させることができる。そのため、貫通電極と電極との接触不良による歩留まりの低下を防止すると共に、貫通電極と電極との接触抵抗の低減を図ることができる。
以下に、本発明の各実施形態について、図面を参照しながら説明する。
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体集積回路装置について、図１(a) 及び(b) を参照しながら説明する。図１(a) は、本発明の第１の実施形態に係る半導体集積回路装置の構造について示す概略断面図であり、図１(b) は、電極間接続用ビアの構造について示す拡大上面図である。
図１(a) に示すように、半導体パッケージ１００上に、半導体チップ１０１Ａ、半導体チップ１０１Ｂ、半導体チップ１０１Ｃ、及び半導体チップ１０１Ｄが下から順に積層されている。半導体チップ１０１Ａ、半導体チップ１０１Ｂ、半導体チップ１０１Ｃ、及び半導体チップ１０１Ｄの各々を構成する各層（詳細は図示せず）には、電極１０２が形成されており、各半導体チップ１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄに含まれる複数の電極１０２は、各々が下から順に積層するように配置されている。また、各層には、複数の電極１０２のうちの互いに隣り合う層にある電極間の各々を電気的に接続するリング状の電極間接続用ビア１０３が形成されている。
本実施形態に係る半導体集積回路装置は、半導体チップ１０１Ａ〜１０１Ｄを貫通する貫通電極１０４，１０５により、各半導体チップ１０１Ａ〜１０１Ｄの各電極１０２と半導体パッケージ１００とを接続することによって、半導体パッケージ１００上に、半導体チップ１０１Ａ〜１０１Ｄが積層されてなる半導体集積回路装置である。
ここで、貫通電極１０４は、図１(a) に示すように、半導体チップ１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄを貫通する貫通電極１０４ａ，１０４ｂ，１０４ｃ，１０４ｄを有し、貫通電極１０４ａ〜１０４ｄが電気的に接続されてなる貫通電極である。また、貫通電極１０５は、図１(a) に示すように、半導体チップ１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄを貫通する貫通電極１０５ａ，１０５ｂ，１０５ｃ，１０５ｄを有し、貫通電極１０５ａ〜１０５ｄが電気的に接続されてなる貫通電極である。
また、電極間接続用ビア１０３の形状は、図１(b) に示すように、電極１０２を貫通する貫通電極１０４の側面に沿うように形成されたリング状であり、電極間接続用ビア１０３の側面は、貫通電極１０４と接触するように形成されている。
ここで、各半導体チップ１０１Ａ〜１０１Ｄに含まれる複数の電極１０２のうち、各層のうちの最下層に形成された電極１０２は、各半導体チップ１０１Ａ〜１０１Ｄの内部回路と電気的に接続している。このように、本実施形態では、半導体チップに含まれる複数の電極のうち、各層のうちの最下層に形成された電極は、言い換えれば、「半導体チップの内部回路と電気的に接続している配線」であり、一方、各層のうちの最下層に形成された電極以外の電極は、電極間接続用ビアを介して、「半導体チップの内部回路と電気的に接続している配線」と電気的に接続している配線である。
本実施形態に係る半導体集積回路装置によると、
貫通電極１０４，１０５は、電極１０２の内側面に加えて、電極間接続用ビア１０３の内側面にも接触している。そのため、貫通電極１０４，１０５（特に、貫通電極１０４，１０５における電極１０２と接触する部分）の形成不具合（例えば、貫通電極材料の不充分な充填、又はボイドの発生等の形成不具合）によって、貫通電極１０４，１０５と電極１０２との接触不良が発生することがあっても、貫通電極１０４，１０５と電極間接続用ビア１０３とが接触しているので、貫通電極と電極との接触不良による歩留まりの低下を防止することができる。
また、本実施形態に係る半導体集積回路装置によると、貫通電極１０４，１０５は、電極１０２の内側面に加えて、電極間接続用ビア１０３の内側面にも接触している。そのため、貫通電極１０４，１０５が電極１０２と電気的に接続する箇所は、電極１０２の内側面との接触部分に加えて、電極間接続用ビア１０３の内側面との接触部分であるため、貫通電極１０４，１０５が電極１０２と電気的に接続する部分の面積を増大させることができるので、貫通電極と電極との接触抵抗の低減を図ることができる。
以上のように、貫通電極が各電極と電気的に接続する箇所として、従来では、各電極の内側面との接触部分のみとなるように構成するのに対し、本実施形態では、各電極の内側面との接触部分に加えて、各電極間接続用ビアの内側面との接触部分となるように構成することにより、貫通電極と電極とが電気的に接続する部分の面積を増大させることができるので、貫通電極と電極との接触不良による歩留まりの低下を防止すると共に、貫通電極と電極との接触抵抗の低減を図ることができる。
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体集積回路装置について、図２を参照しながら説明する。図２は、本発明の第２の実施形態に係る半導体集積回路装置の構造について示す概略断面図である。
図２に示すように、半導体チップ２００Ａ，２００Ｂは、半導体基板２０１Ａ，２０１Ｂ、配線・素子形成領域２０２Ａ，２０２Ｂ、及び絶縁膜２０３Ａ，２０３Ｂを有している。配線・素子形成領域２０２Ａ，２０２Ｂの各層（詳細は図示せず）には電極２０４が形成されており、各半導体チップ２００Ａ，２００Ｂに含まれる複数の電極２０４は、各々が下から順に積層するように配置されている。また、各層には、複数の電極２０４のうちの互いに隣り合う層にある電極間の各々を電気的に接続する電極間接続用ビア２０５が形成されている。
本実施形態に係る半導体集積回路装置は、半導体チップ２００Ａ，２００Ｂを貫通する貫通電極２０６により、各半導体チップ２００Ａ，２００Ｂの各電極２０４と半導体パッケージ（図示せず）とを接続することによって、半導体パッケージ上に半導体チップ２００Ａ，２００Ｂが積層されてなる半導体集積回路装置である。ここで、貫通電極２０６は、図２に示すように、半導体チップ２００Ａ，２００Ｂを貫通する貫通電極２０６Ａ，２０６Ｂを有し、貫通電極２０６Ａ，２０６Ｂが電気的に接続されてなる貫通電極である。
また、電極間接続用ビア２０５の形状は、貫通電極２０６の側面に沿うように形成されたリング状であり、電極間接続用ビア２０５の側面は、貫通電極２０６と接触するように形成されている。
ここで、各半導体チップ２００Ａ，２００Ｂに含まれる複数の電極２０４のうち、各層のうちの最下層に形成された電極は、各半導体チップ２００Ａ，２００Ｂの内部回路と電気的に接続している。一方、各層のうちの最下層に形成された電極以外の電極は、電極間接続用ビア２０５を介して、半導体チップの内部回路と電気的に接続する電極と電気的に接続している。
本実施形態と前述の第１の実施形態との相違点は、以下に示す点である。
本実施形態に係る半導体集積回路装置では、貫通電極へのクロストーク等の電磁干渉を防止することを目的に、貫通電極２０６Ａ，２０６Ｂの周囲を囲うシールド配線２０７Ａ，２０７Ｂを設ける点である。具体的には、図２に示すように、配線・素子形成領域２０２Ａ，２０２Ｂの各層を貫通し且つ半導体基板２０１Ａ，２０１Ｂの内部に到達するリング状のシールド配線２０７Ａ，２０７Ｂが、貫通電極２０６Ａ，２０６Ｂの周囲を囲うように配置されている。
本実施形態に係る半導体集積回路装置によると、シールド配線２０７Ａ，２０７Ｂが、半導体チップ２００Ａ，２００Ｂを貫通する貫通電極２０６Ａ，２０６Ｂの周囲を囲うように配置されているので、貫通電極２０６と互いに隣り合う貫通電極（図示せず）から貫通電極２０６へのクロストーク、及び配線・素子形成領域２０２Ａ，２０２Ｂに位置する配線・素子から貫通電極２０６へのクロストーク等の電磁干渉を防止することができる。
また、本実施形態に係る半導体集積回路装置によると、前述の第１の実施形態と同様に、貫通電極２０６は、電極２０４の内側面に加えて電極間接続用ビア２０５の内側面にも接触している。そのため、貫通電極２０６が電極２０４と電気的に接続する箇所として、電極２０４の内側面との接触部分に加えて電極間接続用ビア２０５の内側面との接触部分を有するため、貫通電極２０６と電極２０４とが電気的に接続する部分の面積を増大させることができるので、貫通電極２０６と電極２０４との接触不良による歩留まりの低下を防止すると共に、貫通電極２０６と電極２０４との接触抵抗の低減を図ることができる。
ここで、実際には、半導体基板２０１Ａ，２０１Ｂの厚さは、配線・素子形成領域２０２Ａ，２０２Ｂの厚さ、及び絶縁膜２０３Ａ，２０３Ｂの厚さに比べてはるかに厚いものであるが、図２では、図の簡略化のために、半導体基板２０１Ａ，２０１Ｂの厚さの縮小率が、配線・素子形成領域２０２Ａ，２０２Ｂの厚さ、及び絶縁膜２０３Ａ，２０３Ｂの厚さの縮小率に比べて大きくなるように表示している。この表示については、以降の各実施形態においても同様である。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体集積回路装置について、図３(a) 及び(b) を参照しながら説明する。図３(a) 及び(b) は、本発明の第３の実施形態に係る半導体集積回路装置の構造について示す概略上面図である。
図３(a) に示すように、半導体チップ３００Ａの端部に貫通電極３０４Ａが形成されている場合では、半導体チップの内部回路領域３０１Ａに位置する内部回路と貫通電極３０４Ａとの間に介在するように、半導体チップの内部回路と貫通電極３０４Ａとが対向する面に沿って側面型シールド配線３０５が設けられている。
一方、図３(b) に示すように、半導体チップ３００Ｂの中央部に貫通電極３０４Ｂが形成されている場合では、半導体チップの内部回路領域３０１Ｂに位置する内部回路と貫通電極３０４Ｂとの間に介在するように、貫通電極３０４Ｂの周囲を囲う全側面型シールド配線３０６が設けられている。
ここで、図３(a) 及び(b) に示すように、電極間接続用ビア３０３Ａ，３０３Ｂの形状は、前述の第１の実施形態と同様に、電極３０２Ａ，３０２Ｂを貫通する貫通電極３０４Ａ，３０４Ｂの側面に沿うように形成されたリング状であり、電極間接続用ビア３０３Ａ，３０３Ｂの側面は、貫通電極３０４Ａ，３０４Ｂと接触するように形成されている。
本実施形態に係る半導体集積回路装置によると、半導体チップにおける貫通電極３０４Ａ，３０４Ｂの形成位置に応じて、側面型シールド配線３０５又は全側面型シールド配線３０６を適宜選択して設けることにより、半導体チップの面積が増大することを最小限に抑えながら、シールド配線を設けることができる。
更に、本実施形態に係る半導体集積回路装置によると、図３(a) 及び(b) に示すように、貫通電極３０４Ａ，３０４Ｂと半導体チップの内部回路との間に介在するように、シールド配線３０５，３０６を設けるため、前述の第２の実施形態と同様に、配線・素子形成領域に位置する配線・素子から貫通電極３０４Ａ，３０４Ｂへのクロストーク、及び貫通電極３０４Ａ，３０４Ｂと互いに隣り合う貫通電極（図示せず）から貫通電極３０４Ａ，３０４Ｂへのクロストーク等の電磁干渉を防止することができる。
また、本実施形態に係る半導体集積回路装置によると、前述の第１及び第２の実施形態と同様に、貫通電極３０４Ａ，３０４Ｂは、電極３０２Ａ，３０２Ｂの内側面に加えて電極間接続用ビア３０３Ａ，３０３Ｂの内側面にも接触している。そのため、貫通電極３０４Ａ，３０４Ｂが電極３０２Ａ，３０２Ｂと電気的に接続する箇所として、電極３０２Ａ，３０２Ｂの内側面との接触部分に加えて電極間接続用ビア３０３Ａ，３０３Ｂの内側面との接触部分を有するため、貫通電極３０４Ａ，３０４Ｂが電極３０２Ａ，３０２Ｂと電気的に接続する部分の面積を増大させることができるので、貫通電極と電極との接触不良による歩留まりの低下を防止すると共に、貫通電極と電極との接触抵抗の低減を図ることができる。
（第４の実施形態）
以下に、本発明の第４の実施形態に係る半導体集積回路装置について、図４を参照しながら説明する。図４は、本発明の第４の実施形態に係る半導体集積回路装置の構造について示す概略断面図である。
図４に示すように、半導体パッケージ４００上に、半導体チップ４０１Ａ、半導体チップ４０１Ｂ、及び半導体チップ４０１Ｃが下から順に積層されている。半導体チップ４０１Ａ，４０１Ｂ，４０１Ｃが有する半導体基板４０２Ａ，４０２Ｂ，４０２Ｃ上に形成された各層（詳細は図示せず）には、電極４０３が形成されており、各半導体チップ４０１Ａ，４０１Ｂ，４０１Ｃに含まれる複数の電極４０３は、図４に示すように、各々が下から順に積層するように配置されている。また、各層には、複数の電極４０３のうちの互いに隣り合う層にある電極間の各々を電気的に接続する電極間接続用ビア４０４が形成されている。
本実施形態に係る半導体集積回路装置は、半導体チップ４０１Ａ〜４０１Ｃを貫通する貫通電極４０５，４０６，４０７，４０８により、各半導体チップ４０１Ａ〜４０１Ｃの各電極４０３と半導体パッケージ４００とを接続することによって、半導体パッケージ４００上に半導体チップ４０１Ａ〜４０１Ｃが積層されてなる半導体集積回路装置である。
ここで、貫通電極４０５は、半導体チップ４０１Ａの貫通電極４０５ａ、半導体チップ４０１Ｂの貫通電極４０５ｂ、及び半導体チップ４０１Ｃの貫通電極４０５ｃが下から順に積層されてなる貫通電極である。同様に、貫通電極４０６は、半導体チップ４０１Ａの貫通電極４０６ａ、半導体チップ４０１Ｂの貫通電極４０６ｂ、及び半導体チップ４０１Ｃの貫通電極４０６ｃが下から順に積層されてなる貫通電極である。同様に、貫通電極４０７は、半導体チップ４０１Ａの貫通電極４０７ａ、半導体チップ４０１Ｂの貫通電極４０７ｂ、及び半導体チップ４０１Ｃの貫通電極４０７ｃが下から順に積層されてなる貫通電極である。同様に、貫通電極４０８は、半導体チップ４０１Ａの貫通電極４０８ａ、半導体チップ４０１Ｂの貫通電極４０８ｂ、及び半導体チップ４０１Ｃの貫通電極４０８ｃが下から順に積層されてなる貫通電極である。
本実施形態と前述の第１〜第３の実施形態との相違点は、以下に示す点である。
本実施形態に係る半導体集積回路装置では、図４に示すように、半導体チップ４０１Ａ〜４０１Ｃのうちの中間層に位置する半導体チップ４０１Ｂに、半導体チップ４０１Ｂを構成する各層の中央部を貫通する内部貫通電極４０９，４１０を設ける点である。
図４に示すように、半導体チップ４０１Ｂの表面には、第１配線膜４１１、第１絶縁膜４１２、第２配線膜４１３及び第２絶縁膜４１４が下から順に形成されている。また、第１配線膜４１１と内部貫通電極４１０との間、第１配線膜４１１と貫通電極４０６との間、及び第１配線膜４１１と貫通電極４０７との間には、絶縁膜４１５が形成されている。一方、第２配線膜４１３と貫通電極４０５との間、及び第２配線膜４１３と貫通電極４０８との間には、絶縁膜４１５が形成されている。
内部貫通電極４１０は、図４に示すように、第２配線膜４１３、第１絶縁膜４１２、絶縁膜４１５及び各層の中央部を貫通し、下端が各層のうちの最下層に形成された電極４０３の上面と接続している。一方、内部貫通電極４０９は、第１配線膜４１１及び各層の中央部を貫通し、下端が各層のうちの最下層に形成された電極４０３の上面と接続している。
このようにして、内部貫通電極４１０は、第２配線膜４１３を介して、貫通電極４０６及び貫通電極４０７と電気的に接続している。一方、内部貫通電極４０９は、第１配線膜４１１を介して、貫通電極４０５及び貫通電極４０８と電気的に接続している。
また、図４に示すように、電極間接続用ビア４０４の形状は、貫通電極又は内部貫通電極の側面に沿うように形成されたリング状であり、電極間接続用ビア４０４の側面は、貫通電極又は内部貫通電極と接触するように形成されている。
本実施形態に係る半導体集積回路装置の電圧供給について、以下に説明する。
半導体チップ４０１Ａ、半導体チップ４０１Ｂ及び半導体チップ４０１Ｃへの電圧供給は、貫通電極４０５、貫通電極４０６、貫通電極４０７及び貫通電極４０８によって行われる。具体的には、例えば第１の電圧を供給する第１の電圧供給源（図示せず）と電気的に接続する貫通電極４０５及び貫通電極４０８によって、半導体チップ４０１Ａ〜４０１Ｃへ電圧（例えば第１の電圧）が供給される。一方、例えば第１の電圧とは異なる第２の電圧を供給する第２の電圧供給源（図示せず）と電気的に接続する貫通電極４０６及び貫通電極４０７によって、半導体チップ４０１Ａ〜４０１Ｃへ電圧（例えば第２の電圧）が供給される。
半導体チップ４０１Ｂの中央部への電圧供給は、内部貫通電極４０９，４１０によって行われる。具体的には、第２配線膜４１３を介して貫通電極４０６，４０７と電気的に接続する内部貫通電極４１０によって、半導体チップ４０１Ｂの中央部へ電圧（例えば第２の電圧）が供給される。一方、第１配線膜４１１を介して貫通電極４０５，４０８と電気的に接続する内部貫通電極４０９によって、半導体チップ４０１Ｂの中央部へ電圧（例えば第１の電圧）が供給される。
このように、本実施形態では、内部貫通電極４０９及び内部貫通電極４１０の各々によって、中間層に位置する半導体チップ４０１Ｂの中央部へ電圧が効率良く供給される。更には、第１の電圧供給源と電気的に接続する内部貫通電極４０９によって、半導体チップ４０１Ｂの中央部へ第１の電圧を供給すると共に、第２の電圧供給源と電気的に接続する内部貫通電極４１０によって、半導体チップ４０１Ｂの中央部へ第１の電圧とは異なる第２の電圧を供給することができる。
本実施形態に係る半導体集積回路装置によると、内部貫通電極４０９，４１０によって、中間層に位置する半導体チップ４０１Ｂの中央部へ電圧を供給するため、従来のように電圧降下によって中間層に位置する半導体チップの中央部への電圧供給を不安定にさせることなく、半導体チップ４０１Ｂの中央部へ電圧を安定に供給することができる。
また、本実施形態に係る半導体集積回路装置によると、電圧供給源（図示せず）が複数ある場合は、電圧供給源の数と対応する数の内部貫通電極４０９，４１０を設け、内部貫通電極４０９，４１０の数に応じて、配線膜４１１，４１３を多層化し、各内部貫通電極４０９，４１０を各電圧供給源（図示せず）と電気的に接続することによって、各電圧供給源を各内部貫通電極４０９，４１０毎に専用化することができるので、半導体チップ４０１Ｂの中央部へ電圧を効率良く供給することができる。
更には、内部貫通電極４０９を第１の電圧を供給する第１の電圧供給源と電気的に接続すると共に、内部貫通電極４１０を第１の電圧とは異なる第２の電圧を供給する第２の電圧供給源と電気的に接続することによって、半導体チップ４０１Ｂの中央部へ第１の電圧及び第２の電圧を供給することができるので、半導体チップ４０１Ｂの中央部へ多電圧を供給することができる。
また、本実施形態に係る半導体集積回路装置によると、前述の第１〜第３の実施形態と同様に、貫通電極４０５，４０６，４０７，４０８は、電極４０３の内側面に加えて電極間接続用ビア４０４の内側面にも接触している。そのため、貫通電極４０５，４０６，４０７，４０８が電極４０３と電気的に接続する箇所は、電極４０３の内側面との接触部分に加えて電極間接続用ビア４０４の内側面との接触部分であるため、貫通電極４０５，４０６，４０７，４０８が電極４０３と電気的に接続する部分の面積を増大させることができるので、貫通電極と電極との接触不良による歩留まりの低下を防止すると共に、貫通電極と電極との接触抵抗の低減を図ることができる。
（第５の実施形態）
以下に、本発明の第５の実施形態に係る半導体集積回路装置の製造方法について、図６(a) 〜(d) 及び図７(a) 〜(d) を参照しながら説明する。図６(a) 〜(d) 及び図７(a) 〜(d) は、本発明の第５の実施形態に係る半導体集積回路装置の製造方法について示す要部工程断面図である。
ここで、本実施形態の特徴点は、第１の目的（：歩留まり低下の防止）及び第２の目的（：接触抵抗の低減）を達成するために、前述の第１〜第４の実施形態と同様に、貫通電極を電極間接続用ビアの側面と接触させる点である。図５は、本発明の第５の実施形態に係る半導体集積回路装置を構成する半導体チップの構造について示す断面図である。図５に示すように、貫通電極５２８は、第２，第３電極５１５，５２１の側面に加えて電極間接続用第１，第２ビア５１２，５１９の側面と接触している。
まず、図６(a) に示すように、公知の半導体集積回路装置の製造方法を用いて、シリコン基板５００の表面に、素子分離膜５０１を形成すると共に、シリコン基板５００上における素子分離膜５０１によって囲われた活性領域に、トランジスタ５０２等の素子を形成する。続いて、シリコン基板５００上に、トランジスタ５０２を覆うように、第１の層間絶縁膜５０３を堆積する。
次に、図６(b) に示すように、リソグラフィー及びドライエッチングにより、第１の層間絶縁膜５０３に、シリコン基板５００の活性領域に到達するリング状の素子接続用コンタクトホール、及びシリコン基板５００に到達するリング状のシールド配線用コンタクトホールを開口する。続いて、素子接続用コンタクトホール及びシールド配線用コンタクトホールの各内部に導電材料を埋め込むことにより、リング状の素子接続用コンタクト５０４及びリング状のシールド配線用コンタクト５０５を形成する。次に、リソグラフィー及びドライエッチングにより、第１の層間絶縁膜５０３に、素子接続用コンタクト５０４の上端に到達するリング状の第１素子配線溝、シールド配線用コンタクト５０５の上端に到達するリング状のシールド配線用第１配線溝、及びシールド配線用第１配線溝の開口部の内側に開口部を有するリング状の第１電極用の溝を形成する。続いて、第１素子配線溝、シールド配線用第１配線溝、及び第１電極用の溝の各内部に導電材料を埋め込むことにより、下面が素子接続用コンタクト５０４の上端と接続するリング状の第１素子配線５０６、下面がシールド配線用コンタクト５０５の上端と接続するリング状のシールド配線用第１配線５０７、及びリング状の第１電極５０８を形成する。
次に、図６(c) に示すように、第１の層間絶縁膜５０３上に、第２の層間絶縁膜５０９を堆積する。次に、リソグラフィー及びドライエッチングにより、第２の層間絶縁膜５０９に、第１素子配線５０６の上面に到達するリング状の素子配線間接続用第１ビアホール、シールド配線用第１配線５０７の上面に到達するリング状のシールド配線用第１ビアホール、及び第１電極５０８の上面に到達するリング状の電極間接続用第１ビアホールを開口する。続いて、リソグラフィー及びドライエッチングにより、第２の層間絶縁膜５０９に、素子配線間接続用第１ビアホールと連通するリング状の第２素子配線溝、シールド配線用第１ビアホールと連通するリング状のシールド配線用第２配線溝、及び電極間接続用第１ビアホールと連通するリング状の第２電極用の溝を開口する。
次に、素子配線間接続用第１ビアホール及び第２素子配線溝、シールド配線用第１ビアホール及びシールド配線用第２配線溝、並びに電極間接続用第１ビアホール及び第２電極用の溝の各内部に導電材料を埋め込むことにより、下面がリング状の素子配線間接続用第１ビア５１０の上端と接続するリング状の第２素子配線５１３、下面がリング状のシールド配線用第１ビア５１１の上端と接続するリング状のシールド配線用第２配線５１４、及び下面がリング状の電極間接続用第１ビア５１２の上端と接続するリング状の第２電極５１５を形成する。
本実施形態の製造方法では、説明の簡略化のために、図６(d) に示す次工程において最上層の配線層の形成工程を行うが、実際の製造方法では、図６(c) に示す工程を繰り返し行うことにより、より多数の配線層が多層化されてなる多層配線基板を形成しても良い。
次に、図６(d) に示すように、第２の層間絶縁膜５０９上に、第３の層間絶縁膜５１６を形成する。次に、リソグラフィー及びドライエッチングにより、第３の層間絶縁膜５１６に、第２素子配線５１３の上面に到達するＣ字状の素子配線間接続用第２ビアホール、シールド配線用第２配線５１４の上面に到達するＣ字状のシールド配線用第２ビアホール、及び第２電極５１５の上面に到達するリング状の電極間接続用第２ビアホールを開口する。続いて、リソグラフィー及びドライエッチングにより、第３の層間絶縁膜５１６に、シールド配線用第２ビアホールと連通するＣ字状のシールド配線用第３配線溝、並びに素子配線間接続用第２ビアホール及び電極間接続用第２ビアホールと連通するリング状の第３電極用の溝を開口する。次に、素子配線間接続用第２ビアホール、シールド配線用第２ビアホール及びシールド配線用第３配線溝、並びに電極間接続用第２ビアホール及び第３電極用の溝の各内部に導電材料を埋め込むことにより、下面がＣ字状のシールド配線用第２ビア５１８の上端と接続するＣ字状のシールド配線用第３配線５２０、並びに下面がＣ字状の素子配線間接続用第２ビア５１７及びリング状の電極間接続用第２ビア５１９の各上端と接続するリング状の第３電極５２１を形成する。次に、第３の層間絶縁膜５１６上に、例えば、窒化膜よりなる第１の絶縁膜５２２を堆積する。
ここで、図６(d) に示すように、第３電極５２１は、下面が素子配線間接続用第２ビア５１７の上端と接続しており、第１電極５０８、第２電極５１５及び第３電極５２１のうちの最上層の第３の層間絶縁膜５１６に形成された第３電極５２１が、内部回路と電気的に接続している。
また、ここで、図６(d) に示すように、素子等の内部回路と電気的に接続する第３電極５２１が形成された第３の層間絶縁膜５１６中のシールド配線用第２ビア５１８及び第３配線５２０は、形状がリング状ではなくＣ字状となるように形成されている。このように、内部回路と電気的に接続する電極とシールド配線用ビア及び配線とが接触しないように、シールド配線用ビア及び配線の形状を調整する必要がある。
次に、図７(a) に示すように、リソグラフィー及びドライエッチングにより、第１の絶縁膜５２２に、リング状の第３電極５２１の上面の一部、及び第３の層間絶縁膜５１６における第３電極５２１のリング内に存在する部分を露出させる溝部形成用開口部５２３を形成する。続いて、第３電極５２１をマスクに用いて、ドライエッチングにより、第３の層間絶縁膜５１６、第２の層間絶縁膜５０９、及び第１の層間絶縁膜５０３におけるリング状の第３電極５２１のリング内に露出する部分を選択的に除去し、更に続いて、シリコン深堀用ドライエッチャーを用いたドライエッチングにより、シリコン基板５００における第３電極５２１のリング内に露出する部分を選択的に除去する。これにより、第３の層間絶縁膜５１６、第２の層間絶縁膜５０９及び第１の層間絶縁膜５０３を貫通し、シリコン基板５００内部に到達する貫通電極形成用溝部５２４を形成する。このとき、シリコン基板５００のエッチング深さは、例えば５０μｍ以上であり、シリコン基板５００の厚さの途中で終了させる。次に、ＣＶＤ法により、第１の絶縁膜５２２の上面、溝部形成用開口部５２３の底部及び側壁、並びに貫通電極形成用溝部５２４の底部及び側壁に、例えば、ＴＥＯＳ酸化膜よりなる側壁絶縁膜形成用絶縁膜５２５を堆積する。
次に、図７(b) に示すように、側壁絶縁膜形成用絶縁膜５２５上に、溝部形成用開口部５２３及び貫通電極形成用溝部５２４の各内部を埋め込むように、レジストを塗布する。続いて、該レジストに対する選択的な露光の後、該レジストにおける露光部分のみを選択的に除去することによって、シリコン基板５００及び第１の層間絶縁膜５０３中に、側壁絶縁膜形成用絶縁膜５２５を介して、未露光のレジスト５２６を残存させる。次に、ウェットエッチングにより、側壁絶縁膜形成用絶縁膜５２５におけるレジスト５２６が存在していない部分を選択的に除去することにより、リング状の第３電極５２１の上面、リング状の第３，第２電極５２１，５１５の内側面、及びリング状の電極間接続用第２，第１ビア５１９，５１２の内側面を露出させると共に、シリコン基板５００及び第１の層間絶縁膜５０３中の貫通電極形成用溝部５２４の側壁に、側壁絶縁膜５２５ａを形成する。このように、側壁絶縁膜の形成工程は、後工程の貫通電極（図７(d) 参照）の形成工程において、貫通電極５２８とシリコン基板５００との間に、側壁絶縁膜５２５ａが介在するように行う必要がある。
次に、図７(c) に示すように、シリコン基板５００及び第１の層間絶縁膜５０３中に側壁絶縁膜５２５ａを介して残存するレジスト５２６のみを選択的に除去する。次に、溝部形成用開口部５２３及び貫通電極形成用溝部５２４内に、シード層（図示せず）を形成した後、無電解メッキ技術により、第１の絶縁膜５２２上に、溝部形成用開口部５２３及び貫通電極形成用溝部５２４内を埋め込むように、導電体５２７を成長させる。
次に、図７(d) に示すように、ＣＭＰ技術により、導電体５２７における第１の絶縁膜５２２上に存在する部分を選択的に除去すると共に、シリコン基板５００の下面を研磨することにより、導電体５２７の下面を露出させる。このようにして、半導体チップを貫通する貫通電極５２８を形成する。
その後、図示しないが、シリコン基板５００の下面に、第２の絶縁膜（図５：５２９参照）を堆積した後、リソグラフィー及びドライエッチングにより、第２の絶縁膜における貫通電極５２８の下面に存在する部分を選択的に除去する。
以上のようにして、図５に示すように、貫通電極５２８、及び貫通電極５２８の周囲を囲うように配置されたシールド配線５３０を有する半導体チップを製造することができる。
ここで、貫通電極５２８は、第２電極５１５及び第３電極５２１の各内側面に加えて、電極接続用第１ビア５１２及び第２ビア５１９の各内側面、並びに第３電極５２１の上面の一部と接触している。
また、シールド配線５３０は、シールド配線用コンタクト５０５、シールド配線用第１配線５０７、シールド配線用第１ビア５１１、シールド配線用第２配線５１４、シールド配線用第２ビア５１８、及びシールド配線用第３配線５２０が下から順に電気的に接続されてなるシールド配線である。
以上のようにして製造された半導体チップを半導体パッケージ上に積層して、各半導体チップの各貫通電極を互いに電気的に接続する。これにより、貫通電極により、各半導体チップの各電極と半導体パッケージとが電気的に接続されてなる半導体集積回路装置を製造することができる。
本実施形態に係る半導体集積回路装置の製造方法によると、貫通電極５２８は、第２電極５１５及び第３電極５２１の各内側面に加えて、電極間接続用第１ビア５１２及び第２ビア５１９の各内側面、並びに第３電極５２１の上面の一部と接触している。
そのため、貫通電極５２８が第１，第２，第３電極５０８，５１５，５２１と電気的に接続する箇所として、第２電極５１５及び第３電極５２１の各内側面との接触部分に加えて、電極間接続用第１ビア５１２及び第２ビア５１９の各内側面との接触部分、並びに第３電極５２１の上面の一部との接触部分を有するため、貫通電極が第１，第２，第３電極５０８，５１５，５２１と電気的に接続する部分の面積を増大させることができるので、貫通電極と電極との接触不良による歩留まりの低下を防止すると共に、貫通電極と電極との接触抵抗の低減を図ることができる。
また、本実施形態に係る半導体集積回路装置の製造方法によると、貫通電極５２８と半導体チップの内部回路（例えばトランジスタ５０２等の内部回路）との間に介在するように、貫通電極５２８の周囲を囲うシールド配線５３０を配置するため、前述の第２及び第３の実施形態と同様に、内部回路から貫通電極５２８へのクロストーク等の電磁干渉を防止することができる。
（第６の実施形態）
以下に、本発明の第６の実施形態に係る半導体集積回路装置の製造方法について、図９(a) 〜(d) 及び図１０(a) 〜(d) を参照しながら説明する。図９(a) 〜(d) 及び図１０(a) 〜(d) は、本発明の第６の実施形態に係る半導体集積回路装置の製造方法について示す要部工程断面図である。
ここで、本実施形態の特徴点は、第１の目的（：歩留まり低下の防止）及び第２の目的（：接触抵抗の低減）を達成するために、貫通電極を電極の上面の一部と接触させる点であり、前述の第１〜第５の実施形態では、貫通電極を電極間接続用ビアの側面と接触させるのに対し、本実施形態では、貫通電極を電極の上面の一部と接触させる。図８は、本発明の第６の実施形態に係る半導体集積回路装置を構成する半導体チップの構造について示す断面図である。図８に示すように、貫通電極６２０は第１，第２，第３電極６０４，６０９，６１４の各上面の一部と接触している。
図９(a) に示すように、表面にトランジスタ等の素子（図示せず）を有するシリコン基板６００上に、第１の層間絶縁膜６０１を堆積する。次に、リソグラフィー及びドライエッチングにより、第１の層間絶縁膜６０１に、シリコン基板６００に到達するリング状のシールド配線用コンタクトホールを開口する。続いて、シールド配線用コンタクトホールの内部に導電材料を埋め込むことにより、リング状のシールド配線用コンタクト６０２を形成する。
次に、リソグラフィー及びドライエッチングにより、第１の層間絶縁膜６０１に、シールド配線用コンタクト６０２の上端に到達するリング状のシールド配線用第１配線溝、及びシールド配線用第１配線溝の開口部の内側に開口部を有するリング状の第１電極用の溝を開口する。続いて、シールド配線用第１配線溝及び第１電極用の溝の各内部に導電材料を埋め込むことにより、下面がシールド配線用コンタクト６０２の上端と接続するリング状のシールド配線用第１配線６０３、及びリング状の第１電極６０４を形成する。
次に、図９(b) に示すように、第１の層間絶縁膜６０１上に、第２の層間絶縁膜６０５を堆積する。次に、リソグラフィー及びドライエッチングにより、第２の層間絶縁膜６０５に、シールド配線用第１配線６０３の上面に到達するリング状のシールド配線用第１ビアホール、及び第１電極６０４の上面に到達するリング状の電極間接続用第１ビアホールを開口する。続いて、リソグラフィー及びドライエッチングにより、第２の層間絶縁膜６０５に、シールド配線用第１ビアホールと連通するリング状のシールド配線用第２配線溝、及び電極間接続用第１ビアホールと連通するリング状の第２電極用の溝を開口する。次に、シールド配線用第１ビアホール及びシールド配線用第２配線溝、並びに電極間接続用第１ビアホール及び第２電極用の溝の各内部に導電材料を埋め込むことにより、下面がリング状のシールド配線用第１ビア６０６の上端と接続するリング状のシールド配線用第２配線６０８、及び下面がリング状の電極間接続用第１ビア６０７の上端と接続するリング状の第２電極６０９を形成する。このとき、図９(b) に示すように、リング状の第２電極６０９の内径がリング状の第１電極６０４の内径よりも大きくなるように、第２電極６０９を形成する。
次に、図９(c) に示すように、第２の層間絶縁膜６０５上に、第３の層間絶縁膜６１０を堆積する。次に、リソグラフィー及びドライエッチングにより、第３の層間絶縁膜６１０に、シールド配線用第２配線６０８の上面に到達するリング状のシールド配線用第２ビアホール、及び第２電極６０９の上面に到達するリング状の電極間接続用第２ビアホールを開口する。続いて、リソグラフィー及びドライエッチングにより、第３の層間絶縁膜６１０に、シールド配線用第２ビアホールと連通するリング状のシールド配線用第３配線溝、及び電極間接続用第２ビアホールと連通するリング状の第３電極用の溝を開口する。次に、シールド配線用第２ビアホール及びシールド配線用第３配線溝、並びに電極間接続用第２ビアホール及び第３電極用の溝の各内部に導電材料を埋め込むことにより、下面がリング状のシールド配線用第２ビア６１１の上端と接続するリング状のシールド配線用第３配線６１３、及び下面がリング状の電極間接続用第２ビア６１２の上端と接続するリング状の第３電極６１４を形成する。このとき、図９(c) に示すように、リング状の第３電極６１４の内径がリング状の第２電極６０９の内径よりも大きくなるように、第３電極６１４を形成する。
ここで、後工程の貫通電極形成用溝部形成工程（図９(d) 参照）において、各電極の上面の一部が露出するように、電極形成工程（図９(a) 〜(c) 参照）において、上層に位置するリング状の電極の内径が、下層に位置するリング状の電極の内径よりも大きくなるように形成することによって、各電極が階段状にずれるように配置する。
尚、本実施形態の製造方法では、説明の簡略化のために、図９(c) に示す工程において、最上層の配線層の形成工程を行うが、実際の製造方法では、前工程の図９(b) に示す工程を繰り返し行うことにより、より多数の配線層が多層化されてなる多層配線基板を形成しても良い。
また、本実施形態では、説明の簡略化のために、トランジスタ（前述の図５：５０２参照）等の素子と電気的に接続する素子接続用コンタクト（前述の図５：５０４参照）、第１，第２素子配線（前述の図５：５０６，５１３参照）、及び素子配線間接続用第１，第２ビア（前述の図５：５１０，５１７）についての説明を省略したが、本実施形態では、前述の第５の実施形態と同様に、素子接続用コンタクト、素子配線、及び素子配線間接続用ビアを備えており、各層間絶縁膜６０１，６０５，６１０に形成された電極６０４，６０９，６１４のうちの少なくとも１つの電極が、素子と電気的に接続する電極となるように構成されている。ここで、前述の第５の実施形態と同様に、素子と電気的に接続する電極とシールド配線用ビア及び配線とが接触しないように、素子と電気的に接続する電極が形成された層間絶縁膜中のシールド配線用ビア及び配線の形状は調整されている。
次に、図９(c) に示すように、第３の層間絶縁膜６１０上に、例えば、窒化膜よりなる第１の絶縁膜６１５を堆積した後、第１の絶縁膜６１５に、リング状の第３電極６１４の上面の一部、及び第３の層間絶縁膜６１０における第３電極６１４のリング内に存在する部分を露出させる溝部形成用開口部６１６を形成する。
次に、図９(d) に示すように、ドライエッチングにより、第３電極６１４、第２電極６０９及び第１電極６０４の各々をマスクに用いて、第３の層間絶縁膜６１０におけるリング状の第３電極６１４のリング内に露出する部分、第２の層間絶縁膜６０５におけるリング状の第２電極６０９のリング内に露出する部分、並びに第１の層間絶縁膜６０１におけるリング状の第１電極６０４のリング内に露出する部分を選択的に除去し、更に続いて、シリコン深掘用ドライエッチャーを用いたドライエッチングにより、シリコン基板６００におけるリング状の第１電極６０４のリング内に露出する部分を選択的に除去する。このようにして、各層間絶縁膜６１０，６０５，６０１を貫通し、シリコン基板６００内部に到達する貫通電極形成用溝部６１７を形成する。このとき、シリコン基板６００のエッチング深さは、例えば５０μｍ以上であり、シリコン基板６００の厚さの途中で終了させる。
ここで、前述のように、前工程の電極形成工程（図９(a) 〜(c) 参照）において、上層に位置するリング状の電極の内径が、下層に位置するリング状の電極の内径よりも大きくなるように形成することによって、各電極が階段状にずれるように配置するので、図９(d) に示すように、貫通電極形成用溝部の形成工程の際に、各電極の上面の一部を露出させることができる。
次に、図１０(a) に示すように、ＣＶＤ法により、第１の絶縁膜６１５の上面、溝部形成用開口部６１６の底部及び側壁、並びに貫通電極形成用溝部６１７の底部及び側壁に、例えば、ＴＥＯＳ酸化膜よりなる側壁絶縁膜形成用絶縁膜６１８を堆積する。
次に、図１０(b) に示すように、異方性ドライエッチングにより、側壁絶縁膜形成用絶縁膜６１８における、第１の絶縁膜６１５の上面、溝部形成用開口部６１６の底部、及び貫通電極形成用溝部６１７の底部に存在する部分を選択的に除去することにより、リング状の第３電極６１４、第２電極６０９及び第１電極６０４の各上面の一部を露出させると共に、溝部形成用開口部６１６及び貫通電極形成用溝部６１７の側壁に、側壁絶縁膜６１８ａを形成する。このように、側壁絶縁膜の形成工程は、後工程の貫通電極（図１０(d) 参照）の形成工程において、貫通電極６２０とシリコン基板６００との間に、側壁絶縁膜６１８ａが介在するように行う必要がある。
次に、図１０(c) に示すように、溝部形成用開口部６１６及び貫通電極形成用溝部６１７内に、シード層（図示せず）を形成した後、無電解メッキ技術により、第１の絶縁膜６１５上に、溝部形成用開口部６１６及び貫通電極形成用溝部６１７内を埋め込むように、導電体６１９を成長させる。
次に、図１０(d) に示すように、ＣＭＰ技術により、導電体６１９における第１の絶縁膜６１５上に存在する部分を選択的に除去すると共に、半導体基板６００の下面を研磨することにより、導電体６１９の下面を露出させる。このようにして、半導体チップを貫通する貫通電極６２０を形成する。
その後、図示しないが、シリコン基板６００の下面に、第２の絶縁膜（図８：６２１参照）を堆積した後、リソグラフィー及びドライエッチングにより、第２の絶縁膜における貫通電極６２０の下面に存在する部分を選択的に除去する。
以上のようにして、図８に示すように、半導体チップを貫通する貫通電極６２０、及び貫通電極６２０の周囲を囲うように配置されたシールド配線６２２を有する半導体チップを製造する。
ここで、貫通電極６２０は、リング状の第１電極６０４、第２電極６０９、及び第３電極６１４の各上面の一部と接触している。
また、ここで、シールド配線６２２は、シールド配線用コンタクト６０２、シールド配線用第１配線６０３、シールド配線用第１ビア６０６、シールド配線用第２配線６０８、シールド配線用第２ビア６１１、及びシールド配線用第３配線６１３が下から順に電気的に接続されてなるシールド配線である。
以上のようにして製造された半導体チップを半導体パッケージ上に積層して、各半導体チップの各貫通電極を互いに電気的に接続する。これにより、貫通電極により、各半導体チップの各電極と半導体パッケージとが電気的に接続されてなる半導体集積回路装置を製造することができる。
以下に、本実施形態について、前述の第５の実施形態と比較しながら詳細に説明する。
第１に本実施形態では、図８に示すように、貫通電極６２０を第１，第２，第３電極６０４，６０９，６１４の全ての各上面の一部と接触させるのに対し、前述の第５の実施形態では、図５に示すように、貫通電極５２８を第２，第３電極５１５，５２１の各内側面に加えて電極間接続用第１，第２ビア５１２，５１９の各内側面（並びに第３電極５２１の上面の一部）と接触させる。
ここで、図示の簡略化のために、図面では、縦方向の縮小率が横方向の縮小率よりも小さくなるように図示している。そのため、実際には、貫通電極と電極の上面の一部とが接触する部分の面積は、貫通電極と電極間接続用ビアの内側面とが接触する部分の面積、及び貫通電極と電極の内側面とが接触する部分の面積に比べてはるかに大きい。
そのため、本実施形態では、貫通電極６２０を第１，第２，第３電極６０４，６０９，６１４の全ての各上面の一部と接触させることによって、前述の第５の実施形態のように、貫通電極５２８を第２，第３電極５１５，５２１の各内側面に加えて電極間接続用第１，第２ビア５１２，５１９の各内側面（並びに第３電極５２１の上面の一部）と接触させる場合と比較して、貫通電極が電極と電気的に接続する部分の面積をより一層増大させることができる。
このため、本実施形態では、貫通電極６２０と第１，第２，第３電極６０４，６０９，６１４との間、貫通電極６２０と第１，第２ビア６０６，６１１との間に側壁絶縁膜６１８ａが介在しているにも拘わらず、前述の第５の実施形態と比較して、貫通電極と電極との接触不良による歩留まりの低下をより一層防止すると共に、貫通電極と電極との接触抵抗の低減をより一層図ることができる。
第２に本実施形態では、側壁絶縁膜形成工程として、図１０(a) に示すように、側壁絶縁膜形成用絶縁膜６１８の堆積の後、図１０(b) に示すように、異方性ドライエッチングにより、第１，第２，第３電極６０４，６０９，６１４の各上面の一部を露出させながら、側壁絶縁膜６１８ａの形成（図１０(b) 参照）を行う。
これに対し、前述の第５の実施形態では、側壁絶縁膜形成工程として、図７(a) に示すように、側壁絶縁膜形成用絶縁膜５２５の堆積の後、図７(b) に示すように、レジストの塗布工程、レジストの選択的露光工程、及びレジストの選択的除去工程を順に行った後に、ウェットエッチングにより、第２，第３電極５１５，５２１及び電極間接続用第１，第２ビア５１２，５１９の各内側面を露出させながら、側壁絶縁膜の形成５２５ａを行い、更には、図７(c) に示すように、レジスト５２６の除去工程を行う。
このように、本実施形態では、貫通電極を電極の上面の一部と接触させることによって、前述の第５の実施形態のように、貫通電極を電極の内側面に加えて電極間接続用ビアの内側面と接触させる場合と比較して、側壁絶縁膜形成工程の工程数の削減を図ることができるので、半導体集積回路装置の製造コストの低減を図ることができる。
以上のように、本実施形態に係る半導体集積回路装置の製造方法によると、貫通電極６２０を第１，第２，第３電極６０４，６０９，６１４の各上面の一部と接触させる。ここで、上述のように、電極の上面の一部と貫通電極との接触面積は、電極の内側面と貫通電極との接触面積、及び電極間接続用ビアの内側面と貫通電極との接触面積と比べてはるかに大きい。
そのため、従来のように、貫通電極を電極の内側面と接触させる場合と比較して、貫通電極と電極との接触面積を増大させることができるので、貫通電極と電極との接触不良による歩留まりの低下を防止すると共に、貫通電極と電極との接触抵抗の低減を図ることができる。
更には、本実施形態に係る半導体集積回路装置の製造方法によると、上述のように、前述の第５の実施形態と比較して、貫通電極が電極と電気的に接続する部分の面積をより一層増大させることができるので、貫通電極と電極との接触不良による歩留まりの低下をより一層防止すると共に、貫通電極と電極との接触抵抗の低減をより一層図ることができる。
加えて、本実施形態に係る半導体集積回路装置の製造方法によると、上述のように、前述の第５の実施形態と比較して、側壁絶縁膜形成工程の工程数の削減を図ることができるので、半導体集積回路装置の製造コストの低減を図ることができる。
また、本実施形態に係る半導体集積回路装置の製造方法によると、貫通電極６２０と半導体チップの内部回路との間に介在するように、貫通電極６２０の周囲を囲うシールド配線６２２を配置するため、前述の第２及び第３の実施形態と同様に、内部回路（例えば、配線・素子形成領域に位置する配線・素子等の内部回路）から貫通電極６２０へのクロストーク等の電磁干渉を防止することができる。
（第７の実施形態）
以下に、本発明の第７の実施形態に係る半導体集積回路装置の製造方法について、図１２(a) 〜(d) 及び図１３(a) 〜(d) を参照しながら説明する。図１２(a) 〜(d) 及び図１３(a) 〜(d) は、本発明の第７の実施形態に係る半導体集積回路装置の製造方法について示す要部工程断面図である。
ここで、本実施形態の特徴点は、第１の目的（：歩留まり低下の防止）及び第２の目的（：接触抵抗の低減）を達成するために、前述の第６の実施形態と同様に、貫通電極を電極の上面の一部と接触させる点に加えて、前述の第１〜第５の実施形態と同様に、貫通電極を電極間接続用ビアの側面と接触させる点である。これにより、歩留まり低下の更なる防止及び接触抵抗の更なる低減を図ることを目的とする。図１１は、本発明の第７の実施形態に係る半導体集積回路装置を構成する半導体チップの構造について示す断面図である。図１１に示すように、貫通電極７２１は、第１，第２，第３電極７０４，７０９，７１４の各上面の一部と接触しているだけでなく、更には、第２，第３電極７０９，７１４の各内側面に加えて電極間接続用第１，第２ビア７０７，７１２の各内側面と接触している。
図１２(a) に示すように、表面にトランジスタ等の素子（図示せず）を有するシリコン基板７００上に、第１の層間絶縁膜７０１を堆積する。次に、リソグラフィー及びドライエッチングにより、第１の層間絶縁膜７０１に、シリコン基板７００に到達するリング状のシールド配線用コンタクトホールを開口した後、シールド配線用コンタクトホールの内部に導電材料を埋め込むことにより、リング状のシールド配線用コンタクト７０２を形成する。
次に、リソグラフィー及びドライエッチングにより、第１の層間絶縁膜７０１に、シールド配線用コンタクト７０２の上端に到達するリング状のシールド配線用第１配線溝、及びシールド配線用第１配線溝の開口部の内側に開口部を有するリング状の第１電極用の溝を開口した後、シールド配線用第１配線溝及び第１電極用の溝の各内部に導電材料を埋め込むことにより、下面がシールド配線用コンタクト７０２の上端と接続するリング状のシールド配線用第１配線７０３、及びリング状の第１電極７０４を形成する。
次に、図１２(b) に示すように、第１の層間絶縁膜７０１上に、第２の層間絶縁膜７０５を堆積する。次に、リソグラフィー及びドライエッチングにより、第２の層間絶縁膜７０５に、シールド配線用第１配線７０３の上面に到達するリング状のシールド配線用第１ビアホール、及び第１電極７０４の上面に到達するリング状の電極間接続用第１ビアホールを開口する。続いて、リソグラフィー及びドライエッチングにより、第２の層間絶縁膜７０５に、シールド配線用第１ビアホールと連通するリング状のシールド配線用第２配線溝、及び電極間接続用第１ビアホールと連通するリング状の第２電極用の溝を開口する。次に、シールド配線用第１ビアホール及びシールド配線用第２配線溝、並びに電極間接続用第１ビアホール及び第２電極用の溝の各内部に導電材料を埋め込むことにより、下面がリング状のシールド配線用第１ビア７０６の上端と接続するリング状のシールド配線用第２配線７０８、及び下面がリング状の電極間接続用第１ビア７０７の上端と接続するリング状の第２電極７０９を形成する。このとき、図１２(b) に示すように、リング状の第２電極７０９の内径がリング状の第１電極７０４の内径よりも大きくなるように、第２電極７０９を形成する。
次に、図１２(c) に示すように、第２の層間絶縁膜７０５上に、第３の層間絶縁膜７１０を堆積する。次に、リソグラフィー及びドライエッチングにより、第３の層間絶縁膜７１０に、シールド配線用第２配線７０８の上面に到達するリング状のシールド配線用第２ビアホール、及び第２電極７０９の上面に到達するリング状の電極間接続用第２ビアホールを開口する。続いて、リソグラフィー及びドライエッチングにより、第３の層間絶縁膜７１０に、シールド配線用第２ビアホールと連通するリング状のシールド配線用第３配線溝、及び電極間接続用第２ビアホールと連通するリング状の第３電極用の溝を開口する。次に、シールド配線用第２ビアホール及びシールド配線用第３配線溝、並びに電極間接続用第２ビアホール及び第３電極用の溝の各内部に導電材料を埋め込むことにより、下面がリング状のシールド配線用第２ビア７１１の上端と接続するリング状のシールド配線用第３配線７１３、及び下面がリング状の電極間接続用第２ビア７１２の上端と接続するリング状の第３電極７１４を形成する。このとき、図１２(c) に示すように、リング状の第３電極７１４の内径がリング状の第２電極７０９の内径よりも大きくなるように、第３電極７１４を形成する。
このように、後工程の貫通電極形成用溝部形成工程（図１２(d) 参照）において、各電極の上面の一部が露出するように、電極形成工程（図１２(a) 〜(c) 参照）において、上層に位置するリング状の電極の内径が、下層に位置するリング状の電極の内径よりも大きくなるように形成することによって、各電極が階段状にずれるように配置する。
尚、本実施形態の製造方法では、説明の簡略化のために、図１２(c) に示す工程において、最上層の配線層の形成工程を行うが、実際の製造方法では、前工程の図１２(c) に示す工程を繰り返し行うことにより、より多数の配線層が多層化されてなる多層配線基板を形成しても良い。
また、本実施形態では、説明の簡略化のために、トランジスタ（前述の図５：５０２参照）等の素子と電気的に接続する素子接続用コンタクト（前述の図５：５０４参照）、第１，第２素子配線（前述の図５：５０６，５１３参照）、及び素子配線間接続用第１，第２ビア（前述の図５：５１０，５１７）についての説明を省略したが、本実施形態では、前述の第５の実施形態と同様に、素子接続用コンタクト、素子配線、及び素子配線間接続用ビアを備えており、各層間絶縁膜７０１，７０５，７１０に形成された電極７０４，７０９，７１４のうちの少なくとも１つの電極が、素子と電気的に接続する電極となるように構成されている。ここで、前述の第５の実施形態と同様に、素子と電気的に接続する電極とシールド配線用ビア及び配線とが接触しないように、素子と電気的に接続する電極が形成された層間絶縁膜中のシールド配線用ビア及び配線の形状は調整されている。
次に、図１２(c) に示すように、第３の層間絶縁膜７１０上に、例えば、窒化膜よりなる第１の絶縁膜７１５を堆積した後、第１の絶縁膜７１５に、リング状の第３電極７１４の上面の一部、及び第３の層間絶縁膜７１０における第３電極７１４のリング内に存在する部分を露出させる溝部形成用開口部７１６を形成する。
次に、図１２(d) に示すように、第３電極７１４、第２電極７０９及び第１電極７０４の各々をマスクに用いて、ドライエッチングにより、第３の層間絶縁膜７１０におけるリング状の第３電極７１４のリング内に存在する部分、第２の層間絶縁膜７０５におけるリング状の第２電極７０９のリング内に存在する部分、及び第１の層間絶縁膜７０１におけるリング状の第１電極７０４のリング内に存在する部分を選択的に除去し、更に続いて、シリコン深掘用ドライエッチャーを用いたドライエッチングにより、シリコン基板７００におけるリング状の第１電極７０４のリング内に存在する部分を選択的に除去する。このようにして、第３，第２，第１の層間絶縁膜７１０，７０５，７０１を貫通し、シリコン基板７００内部に到達する貫通電極形成用溝部７１７を形成する。このとき、シリコン基板７００のエッチング深さは、例えば５０μｍ以上であり、シリコン基板７００の厚さの途中で終了させる。
次に、図１３(a) に示すように、ＣＶＤ法により、第１の絶縁膜７１５の上面、溝部形成用開口部７１６の底部及び側壁、並びに貫通電極形成用溝部７１７の底部及び側壁に、例えば、ＴＥＯＳ酸化膜よりなる側壁絶縁膜形成用絶縁膜７１８を堆積する。
次に、図１３(b) に示すように、側壁絶縁膜形成用絶縁膜７１８上に、溝部形成用開口部７１６及び貫通電極形成用溝部７１７内を埋め込むように、レジストを塗布する。続いて、該レジストに対する選択的な露光の後、該レジストにおける露光部分のみを選択的に除去することによって、シリコン基板７００及び第１の層間絶縁膜７０１中に、側壁絶縁膜形成用絶縁膜７１８を介して、未露光のレジスト７１９を残存させる。次に、ウェットエッチングにより、側壁絶縁膜形成用絶縁膜７１８におけるレジスト７１９が残存する部分以外の部分を選択的に除去することにより、第３，第２，第１電極７１４，７０９，７０４の各上面の一部、第３，第２電極７１４，７０９の各内側面、及び電極間接続用第２，第１ビア７１２，７０７の各内側面を露出させると共に、シリコン基板７００及び第１の層間絶縁膜７０１中の貫通電極形成用溝部７１７の側壁に、側壁絶縁膜７１８ａを形成する。このように、側壁絶縁膜の形成工程は、後工程の貫通電極（図１３(d) 参照）の形成工程において、貫通電極７２１とシリコン基板７００との間に、側壁絶縁膜７１８ａが介在するように行う必要がある。
次に、図１３(c) に示すように、シリコン基板７００及び第１の層間絶縁膜７０１中に側壁絶縁膜７１８ａを介して残存するレジスト７１９のみを選択的に除去する。次に、溝部形成用開口部７１６及び貫通電極形成用溝部７１７内にシード層（図示せず）を形成した後、無電解メッキ技術により、第１の絶縁膜７１５上に、溝部形成用開口部７１６及び貫通電極形成用溝部７１７内を埋め込むように導電体７２０を成長させる。
次に、図１３(d) に示すように、ＣＭＰ技術により、導電体７２０における第１の絶縁膜７１５上に存在する部分を選択的に除去すると共に、シリコン基板７００の下面を研磨することにより、導電体７２０の下面を露出させる。このようにして、半導体チップを貫通する貫通電極７２１を形成する。
その後、図示しないが、シリコン基板７００の下面に、第２の絶縁膜（図１１：７２２参照）を堆積した後、リソグラフィー及びドライエッチングにより、第２の絶縁膜における貫通電極７２１の下面に存在する部分を選択的に除去する。
以上のようにして、図１１に示すように、貫通電極７２１、及び貫通電極７２１の周囲を囲うように配置されたシールド配線７２３を有する半導体チップを製造する。
ここで、貫通電極７２１は、第１，第２，第３電極７０４，７０９，７１４の各上面の一部、第２，第３電極７０９，７１４の各内側面、及び電極間接続用第１，第２ビア７０７，７１２の各内側面と接触している。
また、ここで、シールド配線７２３は、シールド配線用コンタクト７０２、シールド配線用第１配線７０３、シールド配線用第１ビア７０６、シールド配線用第２配線７０８、シールド配線用第２ビア７１１、及びシールド配線用第３配線７１３が下から順に電気的に接続されてなるシールド配線である。
以上のようにして製造された半導体チップを半導体パッケージ上に積層して、各半導体チップの各貫通電極を互いに電気的に接続する。これにより、貫通電極により、各半導体チップの各電極と半導体パッケージとが電気的に接続されてなる半導体集積回路装置を製造することができる。
本実施形態に係る半導体集積回路装置の製造方法によると、貫通電極７２１は、前述の第６の実施形態と同様に、第１，第２，第３電極７０４，７０９，７１４の各上面の一部と接触しているだけではなく、更には、貫通電極７２１は、前述の第５の実施形態と同様に、第２，第３電極７０９，７１４の各内側面に加えて電極間接続用第１，第２ビア７０７，７１２の各内側面にも接触している。
そのため、前述の第６の実施形態と比較して、貫通電極７２１が第１，第２，第３電極７０４，７０９，７１４と電気的に接触する部分の面積をより一層増大させることができるので、貫通電極と電極との接触不良による歩留まりの低下をより一層防止すると共に、貫通電極と電極との接触抵抗の低減をより一層図ることができる。
また、本実施形態に係る半導体集積回路装置の製造方法によると、貫通電極７２１と半導体チップの内部回路との間に介在するように、貫通電極７２１の周囲を囲うシールド配線７２３を配置するので、前述の第２及び第３の実施形態と同様に、内部回路（例えば、配線・素子形成領域に位置する配線・素子等の内部回路）から貫通電極７２１へのクロストーク等の電磁干渉を防止することができる。
尚、本発明の第６及び第７の実施形態では、第２電極の内径が第１電極の内径よりも大きく、且つ第３電極の内径が第２電極の内径よりも大きくなるように形成することによって、貫通電極を第１，第２，第３電極の全ての各上面の一部に接触させる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第３電極の内径が第２電極の内径よりも大きくなるように形成する、又は第２電極の内径が第１電極の内径よりも大きくなるように形成することによって、貫通電極を第１，第２，第３電極の各上面の一部のうちの少なくとも１つに接触させる場合においても、本発明と同様の効果を得ることができる。
（第８の実施形態）
以下に、本発明の第８の実施形態に係る半導体集積回路装置の製造方法について、図１５(a) 〜(d) 及び図１６(a) 〜(d) を参照しながら説明する。図１５(a) 〜(d) 及び図１６(a) 〜(d) は、本発明の第８の実施形態に係る半導体集積回路装置の製造方法について示す要部工程断面図である。
ここで、本実施形態の特徴点は、第１の目的（：歩留まり低下の防止）を達成するために、半導体チップを貫通する貫通電極ではなく、半導体チップが有する半導体基板のみを貫通する貫通電極を用いる点であり、前述の第１〜第７の実施形態では、第１の目的及び第２の目的（：接触抵抗の低減）を達成するのに対し、本実施形態では、第１の目的のみを達成する。図１４は、本発明の第８の実施形態に係る半導体集積回路装置を構成する半導体チップの構造について示す断面図である。図１４に示すように、半導体基板８００のみを貫通する貫通電極８０５が、最下層の第１の層間絶縁膜８０８に形成された貫通電極接続用ビア８１１と電気的に接続している。
まず、図１５(a) に示すように、半導体基板８００上に、絶縁膜８０１を堆積した後、リソグラフィー及びドライエッチングにより、半導体基板８００を露出させる開口部を形成する。続いて、絶縁膜８０１をマスクに用いて、シリコン深堀用ドライエッチャーを用いたドライエッチングにより、シリコン基板８００における開口部内に露出する部分を選択的に除去することにより、シリコン基板８００中に貫通電極形成用溝部８０２を形成する。このとき、シリコン基板８００のエッチング深さは、例えば５０μｍ以上であり、シリコン基板８００の厚さの途中で終了させる。
次に、図１５(b) に示すように、ＣＶＤ法により、絶縁膜８０１の上面、並びに貫通電極形成用溝部８０２の底部及び側壁に、例えば、ＴＥＯＳ酸化膜よりなる側壁絶縁膜形成用絶縁膜８０３を堆積する。次に、貫通電極形成用溝部８０２内にシード層（図示せず）を形成した後、無電解メッキ技術により、側壁絶縁膜形成用絶縁膜８０３上に、貫通電極形成用溝部８０２内を埋め込むように、導電体８０４を成長させる。
次に、図１５(c) に示すように、ＣＭＰ技術により、導電体８０４における半導体基板８００上に存在する部分を選択的に除去すると共に、ドライエッチング又はウェットエッチング等により、絶縁膜８０１、及び側壁絶縁膜形成用絶縁膜８０３における半導体基板８００上に存在する部分を選択的に除去する。これにより、貫通電極形成用溝部８０２内に、側壁絶縁膜８０３ａを介して、導電体が埋め込まれてなる貫通電極８０５を形成する。
次に、図１５(d) に示すように、公知の半導体集積回路装置の製造方法を用いて、半導体基板８００の表面に素子分離膜８０６を形成すると共に、半導体基板８００上における素子分離膜８０６によって囲われた活性領域にトランジスタ８０７等の素子を形成する。次に、半導体基板８００上に、トランジスタ８０７を覆うように第１の層間絶縁膜８０８を堆積する。
次に、図１６(a) に示すように、リソグラフィー及びドライエッチングにより、第１の層間絶縁膜８０８に、半導体基板８００の活性領域に到達するリング状の素子接続用コンタクトホール、半導体基板８００に到達するリング状のシールド配線用コンタクトホール、及び貫通電極８０５の上面に到達するリング状の貫通電極接続用ビアホールを開口した後、素子接続用コンタクトホール、シールド配線用コンタクトホール、及び貫通電極接続用ビアホールの各内部に導電材料を埋め込むことにより、第１の層間絶縁膜８０８に、下端が半導体基板８００の活性領域と接続するリング状の素子接続用コンタクト８０９、下端が半導体基板８００と接続するリング状のシールド配線用コンタクト８１０、及び下端が貫通電極８０５の上面と接続するリング状の貫通電極接続用ビア８１１を形成する。次に、リソグラフィー及びドライエッチングにより、第１の層間絶縁膜８０８に、素子接続用コンタクト８０９の上端に到達するリング状の第１素子配線溝、シールド配線用コンタクト８１０の上端に到達するリング状のシールド配線用第１配線溝、及び貫通電極接続用ビア８１１の上端に到達する第１電極用の溝を開口した後、第１素子配線溝、シールド配線用第１配線溝、及び第１電極用の溝の各内部に導電材料を埋め込むことにより、下面が素子接続用コンタクト８０９の上端と接続するリング状の第１素子配線８１２、下面がシールド配線用コンタクト８１０の上端と接続するリング状のシールド配線用第１配線８１３、及び下面が貫通電極接続用ビア８１１の上端と接続する第１電極８１４を形成する。
次に、図１６(b) に示すように、第１の層間絶縁膜８０８上に、第２の層間絶縁膜８１５を堆積する。次に、リソグラフィー及びドライエッチングにより、第２の層間絶縁膜８１５に、第１素子配線８１２の上面に到達するリング状の素子配線間接続用第１ビアホール、シールド配線用第１配線８１３の上面に到達するリング状のシールド配線用第１ビアホール、及び第１電極８１４の上面に到達するリング状の電極間接続用第１ビアホールを開口する。続いて、リソグラフィー及びドライエッチングにより、第２の層間絶縁膜８１５に、素子配線間接続用第１ビアホールと連通するリング状の第２素子配線溝、シールド配線用第１ビアホールと連通するリング状のシールド配線用第２配線溝、及び電極間接続用第１ビアホールと連通する第２電極用の溝を開口する。
次に、素子配線間接続用第１ビアホール及び第２素子配線溝、シールド配線用第１ビアホール及びシールド配線用第２配線溝、並びに電極間接続用第１ビアホール及び第２電極用の溝の各内部に導電材料を埋め込むことにより、第２の層間絶縁膜８１５に、下面がリング状の素子配線間接続用第１ビア８１６の上端と接続するリング状の第２素子配線８１９、下面がリング状のシールド配線用第１ビア８１７の上端と接続するリング状のシールド配線用第２配線８２０、及び下面がリング状の電極間接続用第１ビア８１８の上端と接続する第２電極８２１を形成する。
本実施形態の製造方法では、説明の簡略化のために、次工程の図１６(c) に示す工程において、最上層の配線層の形成工程を行うが、実際の製造方法では、図１６(c) に示す工程を繰り返し行うことにより、より多数の配線層が多層化されてなる多層配線基板を形成しても良い。
次に、図１６(c) に示すように、第２の層間絶縁膜８１５上に、第３の層間絶縁膜８２２を堆積する。次に、リソグラフィー及びドライエッチングにより、第３の層間絶縁膜８２２に、第２素子配線８１９の上面に到達するＣ字状の素子配線間接続用第２ビアホール、シールド配線用第２配線８２０の上面に到達するＣ字状のシールド配線用第２ビアホール、及び第２電極８２１の上面に到達するリング状の電極間接続用第２ビアホールを開口する。続いて、リソグラフィー及びドライエッチングにより、第３の層間絶縁膜８２２に、シールド配線用第２ビアホールと連通するＣ字状のシールド配線用第３配線溝、並びに電極間接続用第２ビアホール及び素子配線間接続用第２ビアホールと連通する第３電極用の溝を開口する。次に、素子配線間接続用第２ビアホール、シールド配線用第２ビアホール及びシールド配線用第３配線溝、並びに電極間接続用第２ビアホール及び第３電極用の溝の各内部に導電材料を埋め込むことにより、下面がＣ字状のシールド配線用第２ビア８２４の上端と接続するＣ字状のシールド配線用第３配線８２６、並びに下面がＣ字状の素子配線間接続用第２ビア８２３及びリング状の電極間接続用第２ビア８２５の各上端と接続する第３電極８２７を形成する。
ここで、図１６(c) に示すように、第３電極８２７は、下面が素子配線間接続用第２ビア８２３の上端と接続しており、第１，第２，第３の層間絶縁膜８０８，８１５，８２２に形成された第１，第２，第３電極８１４，８２１，８２７のうちの、最上層の第３の層間絶縁膜８２２に形成された第３電極８２７が、内部回路と電気的に接続している。
また、ここで、図１６(c) に示すように、素子等の内部回路と電気的に接続する第３電極８２７が形成された第３の層間絶縁膜８２２中のシールド配線用第２ビア８２４及び第３配線８２６は、形状がリング状ではなくＣ字状となるように形成されている。このように、内部回路と電気的に接続する電極とシールド配線用ビア及び配線とが接触しないように、シールド配線用ビア及び配線の形状を調整する必要がある。
次に、図１６(c) に示すように、第３の層間絶縁膜８２２上に、例えば、窒化膜よりなる第１の絶縁膜８２８を堆積する。次に、リソグラフィー及びドライエッチングにより、第１の絶縁膜８２８に、第３電極８２７の上面の一部を露出させる開口部８２９を形成する。
次に、図１６(d) に示すように、シリコン基板８００の下面を研磨することにより、貫通電極８０５の下面を露出させる。
その後、図示しないが、シリコン基板８００の下面に、第２の絶縁膜（図１４：８３０参照）を堆積した後、リソグラフィー及びドライエッチングにより、第２の絶縁膜における貫通電極８０５の下面に存在する部分を選択的に除去する。
以上のようにして、図１４に示すように、半導体基板８００のみを貫通する貫通電極８０５、及び貫通電極８０５の周囲を囲うように配置されたシールド配線８３１を有する半導体チップを製造する。
ここで、貫通電極８０５は、最下層の第３の層間絶縁膜８２２に形成された貫通電極接続用ビア８１１と電気的に接続している。
また、ここで、シールド配線８３１は、シールド配線用コンタクト８１０、シールド配線用第１配線８１３、シールド配線用第１ビア８１７、シールド配線用第２配線８２０、シールド配線用第２ビア８２４、及びシールド配線用第３配線８２６が下から順に電気的に接続されてなるシールド配線である。
以上のようにして製造された半導体チップを半導体パッケージ上に積層して、各半導体チップの各貫通電極を互いに電気的に接続する。これにより、貫通電極により、各半導体チップの各電極と半導体パッケージとが電気的に接続されてなる半導体集積回路装置を製造することができる。
本実施形態に係る半導体集積回路装置の製造方法によると、シリコン基板８００のみを貫通する貫通電極８０５が、最下層の第１の層間絶縁膜８０８に形成された貫通電極接続用ビア８１１と電気的に接続している。
このように、シリコン基板８００のみを貫通する貫通電極８０５を形成することによって、従来例のように各層間絶縁膜及びシリコン基板を貫通する貫通電極を形成する場合と比較して、貫通電極形成用溝部内８０２への導電体の良好な充填を確保することができるので、貫通電極と電極との接触不良による歩留まりの低下を防止することができる。
更には、本実施形態に係る半導体集積回路装置の製造方法によると、前述の第５〜第７の実施形態のように、第３，第２，第１層間絶縁膜及びシリコン基板を貫通する貫通電極を形成する場合と比較して、貫通電極の形成工程の工程数を削減することができるので、半導体集積回路装置の製造コストの低減を図ることができる。
また、本実施形態に係る半導体集積回路装置の製造方法によると、貫通電極８０５の近傍にシールド配線８３１を配置する、具体的には、貫通電極８０５と電気的に接続する貫通電極接続用ビア８１１、第１，第２，第３電極８１４，８２１，８２７、及び電極間接続用第１，第２ビア８１８，８２５の周囲を囲うシールド配線８３１を配置するので、例えば、貫通電極８０５と互いに隣り合う貫通電極（図示せず）、及び配線・素子形成領域に位置する配線・素子等の内部回路から貫通電極８０５へのクロストーク等の電磁干渉を防止することができる。
尚、本発明の第８の実施形態では、貫通電極接続用ビア８１１及び電極間接続用第１，第２ビア８１８，８２５の形状がリング状である場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、貫通電極接続用ビア８１１及び電極間接続用第１，第２ビア８１８，８２５の形状は、貫通電極８０５と第１，第２，第３電極８１４，８２１，８２７とを電気的に接続することが可能な形状であれば良い。
尚、本発明の第１〜第８の実施形態では、電極間接続用ビアの形状を貫通電極の側面に沿うように形成されたリング状とすることによって、貫通電極の全側面に電極間接続用ビアの内側面を接触させる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、貫通電極の全側面のうちの一部に電極間接続用ビアの側面を接触させた場合においても、本発明の効果を得ることができる。
尚、本発明の第１〜第８の実施形態では、第１，第２，第３電極のうちの互いに隣り合う層にある各電極間の全てに電極間接続用ビアを形成する場合について説明したが、本発明はこれに限定されるものではない。
尚、第１〜第４の実施形態では、各半導体チップに含まれる複数の電極のうち、各層のうちの最下層に形成された電極が、各半導体チップの内部回路と電気的に接続している場合を具体例に挙げて説明し、一方、第５及び第８の実施形態では、各半導体チップに含まれる複数の電極のうち、各層のうちの最上層に形成された電極が、各半導体チップの内部回路と電気的に接続している場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、半導体チップの内部回路と電気的に接続する電極は、各層のうちの最下層に形成された電極、及び各層のうちの最上層に形成された電極に限定されるものではなく、半導体チップに含まれる複数の電極のうちの少なくとも１つの電極であれば良い。また、例えば、半導体チップの内部回路と電気的に接続する電極を新たに設け、該電極が複数の電極のうちの少なくとも１つの電極と電気的に接続している場合においても、本実施形態と同様の効果を得ることができる。
本発明は、貫通電極を有する半導体集積回路装置及びその製造方法に有用である。
(a) は、本発明の第１の実施形態に係る半導体集積回路装置の構造について示す概略断面図であり、(b) は、電極間接続用ビアの構造について示す拡大上面図である。 本発明の第２の実施形態に係る半導体集積回路装置の構造について示す概略断面図である。 (a) 及び(b) は、本発明の第３の実施形態に係る半導体集積回路装置の構造について示す概略上面図である。 本発明の第４の実施形態に係る半導体集積回路装置の構造について示す概略断面図である。 本発明の第５の実施形態に係る半導体集積回路装置を構成する半導体チップの構造について示す断面図である。 (a) 〜(d) は、本発明の第５の実施形態に係る半導体集積回路装置の製造方法について示す要部工程断面図である。 (a) 〜(d) は、本発明の第５の実施形態に係る半導体集積回路装置の製造方法について示す要部工程断面図である。 本発明の第６の実施形態に係る半導体集積回路装置を構成する半導体チップの構造について示す断面図である。 (a) 〜(d) は、本発明の第６の実施形態に係る半導体集積回路装置の製造方法について示す要部工程断面図である。 (a) 〜(d) は、本発明の第６の実施形態に係る半導体集積回路装置の製造方法について示す要部工程断面図である。 本発明の第７の実施形態に係る半導体集積回路装置を構成する半導体チップの構造について示す断面図である。 (a) 〜(d) は、本発明の第７の実施形態に係る半導体集積回路装置の製造方法について示す要部工程断面図である。 (a) 〜(d) は、本発明の第７の実施形態に係る半導体集積回路装置の製造方法について示す要部工程断面図である。 本発明の第８の実施形態に係る半導体集積回路装置を構成する半導体チップの構造について示す断面図である。 (a) 〜(d) は、本発明の第８の実施形態に係る半導体集積回路装置の製造方法について示す要部工程断面図である。 (a) 〜(d) は、本発明の第８の実施形態に係る半導体集積回路装置の製造方法について示す要部工程断面図である。 従来例に係る半導体集積回路装置の構造について示す概略断面図である。
符号の説明
１００ 半導体パッケージ
１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄ 半導体チップ
１０２ 電極
１０３ 電極間接続用ビア
１０４（１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ） 貫通電極
１０５（１０５ａ，１０５ｂ，１０５ｃ，１０５ｄ） 貫通電極
２００Ａ，２００Ｂ 半導体チップ
２０１Ａ，２０１Ｂ 半導体基板
２０２Ａ，２０２Ｂ 配線・素子形成領域
２０３Ａ，２０３Ｂ 絶縁膜
２０４ 電極
２０５ 電極間接続用ビア
２０６（２０６Ａ，２０６Ｂ） 貫通電極
２０７Ａ，２０７Ｂ シールド配線
３００Ａ，３００Ｂ 半導体チップ
３０１Ａ，３０１Ｂ 内部回路領域
３０２Ａ，３０２Ｂ 電極
３０３Ａ，３０３Ｂ 電極間接続用ビア
３０４Ａ，３０４Ｂ 貫通電極
３０５ 側面型シールド配線
３０６ 全側面型シールド配線
４００ 半導体パッケージ
４０１Ａ，４０１Ｂ，４０１Ｃ 半導体チップ
４０２Ａ，４０２Ｂ，４０２Ｃ 半導体基板
４０３ 電極
４０４ 電極間接続用ビア
４０５（４０５ａ，４０５ｂ，４０５ｃ） 貫通電極
４０６（４０６ａ，４０６ｂ，４０６ｃ） 貫通電極
４０７（４０７ａ，４０７ｂ，４０７ｃ） 貫通電極
４０８（４０８ａ，４０８ｂ，４０８ｃ） 貫通電極
４０９，４１０ 内部貫通電極
４１１ 第１配線膜
４１２ 第１絶縁膜
４１３ 第２配線膜
４１４ 第２絶縁膜
４１５ 絶縁膜
５００，６００，７００ シリコン基板
５０１ 素子分離膜
５０２ トランジスタ
５０３，６０１，７０１ 第１の層間絶縁膜
５０４ 素子接続用コンタクト
５０５，６０２，７０２ シールド配線用コンタクト
５０６ 第１素子配線
５０７，６０３，７０３ シールド配線用第１配線
５０８，６０４，７０４ 第１電極
５０９，６０５，７０５ 第２の層間絶縁膜
５１０ 素子配線間接続用第１ビア
５１１，６０６，７０６ シールド配線用第１ビア
５１２，６０７，７０７ 電極間接続用第１ビア
５１３ 第２素子配線
５１４，６０８，７０８ シールド配線用第２配線
５１５，６０９，７０９ 第２電極
５１６，６１０，７１０ 第３の層間絶縁膜
５１７ 素子配線間接続用第２ビア
５１８，６１１，７１１ シールド配線用第２ビア
５１９，６１２，７１２ 電極間接続用第２ビア
５２０，６１３，７１３ シールド配線用第３配線
５２１，６１４，７１４ 第３電極
５２２，６１５，７１５ 第１の絶縁膜
５２３，６１６，７１６ 溝部形成用開口部
５２４，６１７，７１７ 貫通電極形成用溝部
５２５，６１８，７１８ 側壁絶縁膜形成用絶縁膜
５２５ａ，６１８ａ，７１８ａ 側壁絶縁膜
５２６，７１９ レジスト
５２７，６１９，７２０ 導電体
５２８，６２０，７２１ 貫通電極
５２９，６２１，７２２ 第２の絶縁膜
５３０，６２２，７２３ シールド配線
８００ 半導体基板
８０１ 絶縁膜
８０２ 貫通電極形成用溝部
８０３ 側壁絶縁膜形成用絶縁膜
８０３ａ 側壁絶縁膜
８０４ 導電体
８０５ 貫通電極
８０６ 素子分離膜
８０７ トランジスタ
８０８ 第１の層間絶縁膜
８０９ 素子接続用コンタクト
８１０ シールド配線用コンタクト
８１１ 貫通電極接続用ビア
８１２ 第１素子配線
８１３ シールド配線用第１配線
８１４ 第１電極
８１５ 第２の層間絶縁膜
８１６ 素子配線間接続用第１ビア
８１７ シールド配線用第１ビア
８１８ 電極間接続用第１ビア
８１９ 第２素子配線
８２０ シールド配線用第２配線
８２１ 第２電極
８２２ 第３の層間絶縁膜
８２３ 素子配線間接続用第２ビア
８２４ シールド配線用第２ビア
８２５ 電極間接続用第２ビア
８２６ シールド配線用第３配線
８２７ 第３電極
８２８ 第１の絶縁膜
８２９ 開口部
８３０ 第２の絶縁膜
８３１ シールド配線
９００ 半導体パッケージ
９０１Ａ 半導体チップ
９０１Ｂ 半導体チップ
９０１Ｃ 半導体チップ
９０１Ｄ 半導体チップ
９０２ 電極
９０３，９０４ 貫通電極

Claims (17)

  1. 複数の半導体チップが積層されてなる半導体集積回路装置であって、
    前記複数の半導体チップを貫通するように形成された貫通電極と、
    前記複数の半導体チップの各々を構成する各層にそれぞれ形成され、前記貫通電極を貫通させる開口部を有する複数の電極と、
    前記複数の電極のうちの互いに隣り合う層にある電極間を電気的に接続する複数のビアとを備え、
    前記ビアは、側面が前記貫通電極と接触するように形成されていることを特徴とする半導体集積回路装置。
  2. 前記ビアの形状は、前記貫通電極の側面に沿うように形成されたリング状であることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 複数の半導体チップが積層されてなる半導体集積回路装置であって、
    前記複数の半導体チップを貫通するように形成された貫通電極と、
    前記複数の半導体チップの各々を構成する各層にそれぞれ形成され、前記貫通電極を貫通させる開口部を有する複数の電極と、
    前記複数の電極のうちの互いに隣り合う層にある電極間を電気的に接続する複数のビアとを備え、
    前記複数の電極の開口部のうち、上層に位置する開口部の開口径が下層に位置する開口部の開口径よりも大きくなるように形成されており、
    前記貫通電極は、前記複数の電極の各上面の一部のうちの少なくとも１つと接触していることを特徴とする半導体集積回路装置。
  4. 前記ビアは、側面が前記貫通電極と接触するように形成されていることを特徴とする請求項３に記載の半導体集積回路装置。
  5. 前記ビアの形状は、前記貫通電極の側面に沿うように形成されたリング状であることを特徴とする請求項４に記載の半導体集積回路装置。
  6. 複数の半導体チップが積層されてなる半導体集積回路装置であって、
    前記複数の半導体チップの各々が有する半導体基板を貫通するように形成された貫通電極と、
    前記複数の半導体チップの各々を構成する各層にそれぞれ形成された複数の電極と、
    前記複数の電極のうちの互いに隣り合う層にある電極間の各々を電気的に接続する複数のビアとを備え、
    前記貫通電極と、前記複数のビアにおける前記各層のうちの最下層に形成されたビアとが電気的に接続していることを特徴とする半導体集積回路装置。
  7. 前記半導体チップに含まれる前記複数の電極のうちの少なくとも１つは、前記半導体チップの内部回路と電気的に接続していることを特徴とする請求項１〜６に記載の半導体集積回路装置。
  8. 前記貫通電極の近傍に形成され、前記各層を貫通して前記半導体基板の表面に到達するシールド配線を更に備えていることを特徴とする請求項１〜７に記載の半導体集積回路装置。
  9. 前記貫通電極は、前記半導体チップの端部を貫通するように形成されており、
    前記シールド配線は、前記貫通電極と前記半導体チップの内部回路との間に介在していることを特徴とする請求項８に記載の半導体集積回路装置。
  10. 前記貫通電極は、前記半導体チップの中央部を貫通するように形成されており、
    前記シールド配線は、前記貫通電極の周囲を囲うように形成されていることを特徴とする請求項８に記載の半導体集積回路装置。
  11. 前記複数の半導体チップのうち、中間層に位置する半導体チップにおいて、
    前記半導体チップを構成する各層の中央部を貫通するように形成された内部貫通電極を更に備え、
    前記貫通電極と前記内部貫通電極とは、前記各層上に形成された配線層を介して電気的に接続しており、
    前記貫通電極及び前記内部貫通電極は、電圧供給源に接続されていることを特徴とする請求項１〜１０のうちのいずれか１項に記載の半導体集積回路装置。
  12. 前記貫通電極は、前記複数の半導体チップを貫通するように形成された第１の前記貫通電極と、前記複数の半導体チップを貫通するように形成され且つ前記第１の貫通電極とは異なる第２の前記貫通電極とを含み、
    前記内部貫通電極は、前記各層の中央部を貫通するように形成された第１の前記内部貫通電極と、前記各層の中央部を貫通するように形成され且つ前記第１の内部貫通電極とは異なる第２の前記内部貫通電極とを含み、
    前記第１の貫通電極と前記第１の内部貫通電極とは、前記各層上に形成された配線層を介して電気的に接続しており、
    前記第２の貫通電極と前記第２の内部貫通電極とは、前記各層上に形成された前記配線層とは異なる配線層を介して電気的に接続しており、
    前記第１の貫通電極及び前記第１の内部貫通電極は、電圧供給源に接続されており、
    前記第２の貫通電極及び前記第２の内部貫通電極は、前記電圧供給源とは異なる電圧供給源に接続されていることを特徴とする請求項１１に記載の半導体集積回路装置。
  13. 半導体チップを構成する各層にそれぞれ複数の電極を形成すると共に、前記複数の電極のうちの互いに隣り合う層にある電極間を電気的に接続する複数のビアを形成する工程（ａ）と、
    前記電極の内側面及び前記ビアの側面を露出させるように、前記各層を貫通して、前記半導体チップが有する半導体基板内部に到達する溝部を形成する工程（ｂ）と、
    前記溝部を構成する前記半導体基板の側面に絶縁膜を形成する工程（ｃ）と、
    前記工程（ｃ）の後に、前記溝部を埋め込む導電体からなる貫通電極を形成する工程（ｄ）と、
    前記半導体基板の下面を研磨して、前記貫通電極の下面を露出させる工程（ｅ）と、
    複数の前記半導体チップを積層して、複数の前記貫通電極の各々を互いに電気的に接続する工程（ｆ）とを備えたことを特徴とする半導体集積回路装置の製造方法。
  14. 半導体チップを構成する各層にそれぞれ複数の電極を形成すると共に、前記複数の電極のうちの互いに隣り合う層にある電極間を電気的に接続する複数のビアを形成する工程（ａ）と、
    前記電極の内側面及び前記ビアの側面を露出させるように、前記各層を貫通して、前記半導体チップが有する半導体基板内部に到達する溝部を形成する工程（ｂ）と、
    前記溝部の側面に絶縁膜を形成する工程（ｃ）と、
    前記工程（ｃ）の後に、前記溝部を埋め込む導電体からなる貫通電極を形成する工程（ｄ）と、
    前記半導体基板の下面を研磨して、前記貫通電極の下面を露出させる工程（ｅ）と、
    複数の前記半導体チップを積層して、複数の前記貫通電極の各々を互いに電気的に接続する工程（ｆ）とを備え、
    前記工程（ａ）における前記電極を形成する工程は、前記工程（ｂ）において前記電極の上面の一部が露出するように、各々が階段状にずれるように配置される前記電極を形成する工程であることを特徴とする半導体集積回路装置の製造方法。
  15. 前記工程（ｃ）は、前記絶縁膜における前記ビアの側面に存在する部分を除去する工程を更に含むことを特徴とする請求項１４に記載の半導体集積回路装置の製造方法。
  16. 半導体チップが有する半導体基板中に溝部を形成する工程（ａ）と、
    前記溝部の側面に絶縁膜を形成する工程（ｂ）と、
    前記工程（ｂ）の後に、前記溝部を埋め込む導電体からなる貫通電極を形成する工程（ｃ）と、
    前記半導体チップを構成する各層にそれぞれ複数の電極を形成すると共に、前記複数の電極のうちの互いに隣り合う層にある電極間を電気的に接続する複数のビアを形成する工程（ｄ）と、
    前記半導体基板の下面を研磨して、前記貫通電極の下面を露出させる工程（ｅ）とを備え、
    前記工程（ｄ）における前記ビアを形成する工程は、前記各層のうちの最下層に形成された前記ビアが、前記貫通電極と電気的に接続するように形成する工程であることを特徴とする半導体集積回路装置の製造方法。
  17. 前記複数の電極を形成する工程は、前記複数の電極の各々に近接する複数のシールド用配線を形成する工程を含み、
    前記複数のビアを形成する工程は、前記半導体基板と前記複数のシールド用配線における前記各層のうちの最下層に形成されたシールド用配線とを電気的に接続するシールド用コンタクトを形成する工程と、前記複数のシールド用配線のうちの互いに隣り合う層にあるシールド用配線間を電気的に接続する複数のシールド用ビアを形成する工程とを含むことを特徴とする請求項１３〜１６のうちのいずれか１項に記載の半導体集積回路装置の製造方法。
JP2006120376A 2006-04-25 2006-04-25 半導体集積回路装置及びその製造方法 Pending JP2007294652A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006120376A JP2007294652A (ja) 2006-04-25 2006-04-25 半導体集積回路装置及びその製造方法
US11/730,635 US8421200B2 (en) 2006-04-25 2007-04-03 Semiconductor integrated circuit device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006120376A JP2007294652A (ja) 2006-04-25 2006-04-25 半導体集積回路装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2007294652A true JP2007294652A (ja) 2007-11-08
JP2007294652A5 JP2007294652A5 (ja) 2009-05-28

Family

ID=38618712

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006120376A Pending JP2007294652A (ja) 2006-04-25 2006-04-25 半導体集積回路装置及びその製造方法

Country Status (2)

Country Link
US (1) US8421200B2 (ja)
JP (1) JP2007294652A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5351164B2 (ja) * 2008-07-28 2013-11-27 株式会社アドバンテスト 半導体装置、プローブウエハおよび製造方法
JP2013251511A (ja) * 2012-06-04 2013-12-12 Macronix Internatl Co Ltd ３ｄ積層マルチチップモジュールの製造方法
JP2014187183A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置
JP2016004835A (ja) * 2014-06-13 2016-01-12 株式会社ディスコ 積層デバイスの製造方法
WO2020262629A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100824635B1 (ko) * 2006-09-13 2008-04-24 동부일렉트로닉스 주식회사 시스템 인 패키지를 이용한 인덕터 제조 방법
US8309396B2 (en) * 2009-01-26 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for 3D integrated circuit stacking
JP5985136B2 (ja) 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
US20110227230A1 (en) * 2010-03-19 2011-09-22 Qualcomm Incorporated Through-silicon via fabrication with etch stop film
JP5970826B2 (ja) * 2012-01-18 2016-08-17 ソニー株式会社 半導体装置、半導体装置の製造方法、固体撮像装置および電子機器
JP2015076502A (ja) * 2013-10-09 2015-04-20 ソニー株式会社 半導体装置およびその製造方法、並びに電子機器
US10037948B2 (en) 2016-08-19 2018-07-31 Apple Inc. Invisible compartment shielding
JP7272587B2 (ja) * 2019-10-04 2023-05-12 本田技研工業株式会社 半導体装置
US11342307B2 (en) 2019-10-14 2022-05-24 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044357A (ja) * 1999-07-26 2001-02-16 Seiko Epson Corp 半導体装置およびその製造方法
JP2001177048A (ja) * 1999-12-17 2001-06-29 Seiko Epson Corp 半導体装置及びその製造方法、ならびに電子機器
JP2001326326A (ja) * 2000-05-16 2001-11-22 Seiko Epson Corp 半導体装置及びその製造方法
JP2004526321A (ja) * 2001-02-22 2004-08-26 トル−シ・テクノロジーズ・インコーポレイテッド 開口に複数の導電層が形成された半導体構造体、及びその製造方法
WO2005093834A1 (ja) * 2004-03-25 2005-10-06 Nec Corporation チップ積層型半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3585793B2 (ja) 1999-11-09 2004-11-04 富士通株式会社 両面薄膜配線基板の製造方法
KR100435813B1 (ko) * 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
JP3908147B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置及びその製造方法
JP4012496B2 (ja) * 2003-09-19 2007-11-21 カシオ計算機株式会社 半導体装置
JP4753725B2 (ja) * 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044357A (ja) * 1999-07-26 2001-02-16 Seiko Epson Corp 半導体装置およびその製造方法
JP2001177048A (ja) * 1999-12-17 2001-06-29 Seiko Epson Corp 半導体装置及びその製造方法、ならびに電子機器
JP2001326326A (ja) * 2000-05-16 2001-11-22 Seiko Epson Corp 半導体装置及びその製造方法
JP2004526321A (ja) * 2001-02-22 2004-08-26 トル−シ・テクノロジーズ・インコーポレイテッド 開口に複数の導電層が形成された半導体構造体、及びその製造方法
WO2005093834A1 (ja) * 2004-03-25 2005-10-06 Nec Corporation チップ積層型半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5351164B2 (ja) * 2008-07-28 2013-11-27 株式会社アドバンテスト 半導体装置、プローブウエハおよび製造方法
JP2013251511A (ja) * 2012-06-04 2013-12-12 Macronix Internatl Co Ltd ３ｄ積層マルチチップモジュールの製造方法
JP2014187183A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置
JP2016004835A (ja) * 2014-06-13 2016-01-12 株式会社ディスコ 積層デバイスの製造方法
WO2020262629A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置
US11901391B2 (en) 2019-06-26 2024-02-13 Sony Semiconductor Solutions Corporation Imaging device

Also Published As

Publication number Publication date
US20070246816A1 (en) 2007-10-25
US8421200B2 (en) 2013-04-16

Similar Documents

Publication Publication Date Title
JP2007294652A (ja) 半導体集積回路装置及びその製造方法
TWI718523B (zh) 用於堆疊積體電路的矽直通穿孔設計
US8421238B2 (en) Stacked semiconductor device with through via
US7671460B2 (en) Buried via technology for three dimensional integrated circuits
TWI397972B (zh) Semiconductor device manufacturing method
KR100801077B1 (ko) 웨이퍼 표면 상에 균일한 도금을 제공하기 위한 임베디드전기도금 전류 경로를 갖는 반도체 웨이퍼
KR100889553B1 (ko) 시스템 인 패키지 및 그 제조 방법
KR100907896B1 (ko) 시스템 인 패키지의 금속 전극 형성방법
JP2010045371A (ja) 導電性保護膜を有する貫通電極構造体及びその形成方法
KR20200059516A (ko) 반도체 장치, 반도체 패키지 및 이의 제조 방법
KR20170139342A (ko) 웨이퍼 대 웨이퍼 접합 구조체
US20110298097A1 (en) Semiconductor device and method for manufacturing the same
JP2008305897A (ja) 半導体装置およびその製造方法
JP2008091852A (ja) 積層パッケージおよびその製造方法
JP5998459B2 (ja) 半導体装置およびその製造方法、電子部品
KR20080041043A (ko) 관통전극을 구비한 반도체 소자 및 그 형성방법
JP2010080897A (ja) 半導体装置及びその製造方法
JP2002289623A (ja) 半導体装置及びその製造方法
JP2006287211A (ja) 半導体装置、積層半導体装置およびそれらの製造方法
US9257322B2 (en) Method for manufacturing through substrate via (TSV), structure and control method of TSV capacitance
US6803304B2 (en) Methods for producing electrode and semiconductor device
KR100777926B1 (ko) 반도체 소자 및 그 제조방법
JP2013046006A (ja) 半導体装置及びその製造方法
KR101069287B1 (ko) 반도체 패키지 및 이의 제조 방법
JP2015211100A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090409

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090409

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090730

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120410