KR101069287B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

반도체 패키지 및 이의 제조 방법이 개시되어 있다. 반도체 패키지는 제1 면 및 상기 제1 면과 대향하는 제2 면, 내부에 배치된 회로부, 상기 회로부와 전기적으로 연결된 내부 회로 배선 및 상기 내부 회로 배선과 대응하는 상기 제1 및 제2 면들을 관통하는 관통홀을 갖는 반도체 칩, 상기 관통홀에 의하여 형성된 상기 반도체 칩의 내측면 상에 배치되며, 상기 관통홀에 의하여 노출된 상기 내부 회로 배선을 노출하는 개구를 갖는 절연층 및 상기 관통홀 내에 배치되며 상기 개구에 의하여 노출된 상기 내부 회로 배선과 전기적으로 연결된 관통 전극을 포함한다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어 방대한 데이터를 저장 및 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
최근에는 반도체 패키지의 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시키기 위해서 적어도 2 개의 반도체 칩들을 적층한 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지를 구현하기 위해서는 적어도 2 개가 적층된 반도체 칩들을 전기적으로 연결하기 위한 기술을 필요로 한다. 최근에는 각 반도체 칩에 관통 전극을 형성하여 적층된 반도체 칩들을 전기적으로 연결하는 기술이 개발되고 있다.
적층 반도체 패키지를 구현하기 위해서는 반도체 칩의 표면에 형성된 배선을 이용하여 관통 전극들이 전기적으로 연결되지만, 이와 같이 반도체 칩의 표면에 형성된 배선을 이용하여 관통 전극들을 형성할 경우 반도체 칩의 면적이 증가되는 문 제점을 갖는다.
관통 전극은 반도체 칩의 표면에 배치된 본딩 패드와 같은 배선에는 전기적으로 쉽게 연결될 수 있는 반면, 관통 전극은 반도체 칩 내부에 배치된 내부 회로 패턴과는 전기적으로 직접 연결되기 어려운 구조를 갖는다.
본 발명의 하나의 목적은 부피 증가 없이 반도체 칩의 내부에 배치된 내부 회로 패턴과 전기적으로 연결된 관통 전극을 갖는 반도체 패키지를 제공한다.
본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지는 제1 면 및 상기 제1 면과 대향하는 제2 면, 내부에 배치된 회로부, 상기 회로부와 전기적으로 연결된 내부 회로 배선 및 상기 내부 회로 배선과 대응하는 상기 제1 및 제2 면들을 관통하는 관통홀을 갖는 반도체 칩, 상기 관통홀에 의하여 형성된 상기 반도체 칩의 내측면 상에 배치되며, 상기 관통홀에 의하여 노출된 상기 내부 회로 배선을 노출하는 개구를 갖는 절연층 및 상기 관통홀 내에 배치되며 상기 개구에 의하여 노출된 상기 내부 회로 배선과 전기적으로 연결된 관통 전극을 포함한다.
반도체 패키지는 상기 절연층 및 상기 관통 전극 사이에 개재 및 상기 내부 회로 배선과 전기적으로 연결되며 상기 관통 전극에 포함된 이온의 확산을 방지하는 확산 방지막을 더 포함한다.
반도체 패키지는 상기 확산 방지막 및 상기 관통 전극 사이에 개재되며 상기 확산 방지막을 덮는 씨드 금속막을 더 포함한다.
반도체 패키지는 상기 절연층 상에 배치되며 상기 내부 회로 배선을 노출하는 개구를 갖는 확산 방지막 및 상기 확산 방지막을 덮고 상기 확산 방지막의 상기 개구를 통해 노출된 상기 내부 회로 배선과 전기적으로 연결된 씨드 금속막을 더 포함한다.
반도체 패키지는 반도체 칩의 상기 제1 면 상에 배치되며 상기 회로부와 전기적으로 연결된 본딩 패드, 상기 본딩 패드와 전기적으로 연결되며 상기 제1 및 제2 면들을 관통하는 관통홀 내에 배치된 추가 관통 전극 및 상기 추가 관통 전극 및 상기 관통홀에 의하여 형성된 상기 반도체 칩의 내측면 사이에 개재된 추가 절연막을 더 포함한다.
반도체 패키지의 상기 내부 회로 배선으로는 전원 신호, 접지 신호, 데이터 신호 및 칩 선택 신호들 중 어느 하나가 제공된다.
반도체 패키지의 상기 반도체 칩은 적어도 2 개가 적층되고, 상기 관통 전극들은 상호 전기적으로 연결된다.
본 발명에 따른 반도체 패키지는 제1 면 및 상기 제1 면과 대향하는 제2 면, 내부에 배치된 회로부, 상기 회로부와 전기적으로 연결되며 서로 다른 위치 및 상기 제1 면에 대하여 서로 다른 깊이로 형성된 제1 및 제2 내부 회로 배선들 및 상기 제1 및 제2 내부 회로 배선들과 대응하는 상기 제1 및 제2 면들을 관통하는 제1 및 제2 관통홀들을 갖는 반도체 칩, 상기 제1 및 제2 관통홀들에 의하여 형성된 상기 반도체 칩의 내측면들 상에 배치되며, 상기 제1 및 제2 관통홀들에 의하여 노출된 상기 제1 및 제2 내부 회로 배선들을 노출하는 제1 및 제2 개구들을 갖는 제1 및 제2 절연층들 및 상기 제1 및 제2 관통홀들 내에 배치되며 상기 제1 및 제2 개구들에 의하여 노출된 상기 제1 및 제2 내부 회로 배선들과 전기적으로 연결된 제1 및 제2 관통 전극들을 포함한다.
반도체 패키지는 상기 제1 절연층 상에 배치되며 상기 제1 내부 회로 패턴과 전기적으로 연결된 제1 확산 방지막, 상기 제1 확산 방지막 및 상기 제1 관통 전극 사이에 개재된 제1 씨드 금속막, 상기 제2 절연층 상에 배치되며 상기 제2 내부 회로 패턴을 노출하는 개구를 갖는 제2 확산 방지막 및 상기 제2 확산 방지막을 덮고 상기 제2 내부 회로 패턴과 전기적으로 접속된 제2 씨드 금속막을 더 포함한다.
반도체 패키지의 상기 제1 내부 회로 배선 및 상기 제2 내부 회로 배선은 서로 다른 금속을 포함한다.
반도체 패키지는 상기 반도체 칩의 상기 제1 면 상에 배치되며 상기 회로부와 전기적으로 연결된 본딩 패드, 상기 본딩 패드와 전기적으로 연결되며 상기 제1 및 제2 면들을 관통하는 추가 관통홀 내에 배치된 추가 관통 전극 및 상기 추가 관통 전극 및 상기 추가 관통홀에 의하여 형성된 상기 반도체 칩의 내측면 사이에 개재된 추가 절연막을 더 포함한다.
본 발명에 따른 반도체 패키지의 제조 방법은 제1 면 및 상기 제1 면과 대향하는 제2 면, 내부에 배치된 회로부, 상기 회로부와 전기적으로 연결되며 내부에 형성된 내부 회로 배선을 갖는 반도체 칩을 제조하는 단계, 상기 내부 회로 배선과 대응하는 상기 제1 면으로부터 상기 제2 면을 향해 블라인드 비아를 형성하여 상기 내부 회로 배선을 노출하는 단계, 상기 블라인드 비아에 의하여 형성된 상기 반도체 칩의 내측면 상에 상기 내부 회로 배선을 노출하는 개구를 갖는 절연층을 형성하는 단계, 상기 관통홀 내에 채워지며 상기 개구에 의하여 노출된 상기 내부 회로 배선과 전기적으로 연결된 관통 전극을 형성하는 단계 및 상기 제2 면을 가공하여 상기 관통 전극을 노출시키는 단계를 포함한다.
상기 절연층 및 상기 관통 전극을 형성하는 단계 사이에, 상기 절연층을 덮고 상기 내부 회로 배선과 전기적으로 접속된 확산 방지막을 형성하는 단계를 더 포함한다.
상기 확산 방지막 및 상기 관통 전극을 형성하는 단계 사이에, 상기 확산 방지막을 덮는 씨드 금속막을 형성하는 단계를 더 포함한다.
상기 절연층 및 상기 확산 방지막을 형성하는 단계에서, 상기 절연층 및 상기 확산 방지막은 전기 이식 공정, 화학 이식 공정에 의하여 형성된다.
상기 절연층 및 상기 관통 전극을 형성하는 단계 사이에, 상기 절연층을 덮고 상기 내부 회로 패턴을 노출하는 개구를 갖는 확산 방지막을 형성하는 단계; 및
상기 확산 방지막을 덮고 상기 확산 방지막의 상기 개구에 의하여 노출된 상기 내부 회로 패턴과 전기적으로 연결된 씨드 금속막을 더 포함한다.
본 발명에 다른 반도체 패키지의 제조 방법은 제1 면 및 상기 제1 면과 대향하는 제2 면, 내부에 배치된 회로부, 상기 회로부와 전기적으로 연결되며 서로 다른 위치 및 상기 제1 면에 대하여 서로 다른 깊이로 형성된 제1 및 제2 내부 회로 배선들 및 상기 제1 및 제2 내부 회로 배선들과 대응하는 상기 제1 및 제2 면들을 관통하는 제1 및 제2 관통홀들을 갖는 반도체 칩을 제조하는 단계, 상기 제1 및 제2 관통홀들에 의하여 형성된 상기 반도체 칩의 내측면들 상에 배치되며, 상기 제1 및 제2 관통홀들에 의하여 노출된 상기 제1 및 제2 내부 회로 배선들을 노출하는 제1 및 제2 개구들을 갖는 제1 및 제2 절연층들을 형성하는 단계, 상기 제1 절연층 상에 상기 제1 개구를 통해 상기 제1 내부 회로 배선과 전기적으로 연결된 제1 확산 방지막 및 상기 제2 절연층 상에 상기 제2 개구와 대응하는 제3 개구를 갖는 제2 확산 방지막을 각각 형성하는 단계, 상기 제1 확산 방지막 상에 제1 씨드 금속막 및 상기 제2 확산 방지막 상에 상기 제2 내부 회로 배선과 전기적으로 연결된 제2 씨드 금속막을 형성하는 단계 및 상기 제1 및 제2 금속 씨드막 상에 제1 및 제2 관통 전극들을 형성하는 단계를 포함한다.
적어도 2 개의 반도체 칩들은 상호 적층되고 상기 각 반도체 칩들의 상기 제1 및 제2 관통 전극들은 전기적으로 연결된다.
상기 제1 및 제2 내부 회로 배선들은 상호 서로 다른 금속을 포함한다.
상기 제1 및 제2 절연층들 및 상기 제1 및 제2 확산 방지막들을 형성하는단계에서, 상기 제1 및 제2 절연층들 및 상기 제1 및 제2 확산 방지막들은 전기 이식 공정, 화학 이식 공정에 의하여 형성된다.
본 발명에 따르면, 반도체 칩의 상면에 형성된 본딩 패드 및 관통 전극을 연결할 뿐만 아니라 반도체 칩의 내부에 배치된 내부 회로 배선과 관통 전극을 전기적으로 연결하여 관통 전극에 의한 반도체 칩의 부피가 증가되는 것을 방지할 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 반도체 패키지(500)는 반도체 칩(100), 절연층(200) 및 관통전극(300)을 포함한다.
반도체 칩(100)은 회로부(10), 본딩 패드(15), 내부 회로 배선(50) 및 관통홀(70)을 갖는다.
반도체 칩(100)은, 예를 들어, 제1 면(20) 및 제1 면(20)과 대향하는 제2 면(30)을 갖는 직육면체 형상을 갖는다.
회로부(10)는 반도체 칩(100)의 내부에 배치된다. 회로부(10)는 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함한다.
본딩 패드(15)는, 예를 들어, 반도체 칩(100)의 제1 면(20) 상에 배치되며, 본딩 패드(15)는 회로부(10)와 전기적으로 연결된다. 본딩 패드(15)로 제공되는 신호들의 예로서는 전원 신호, 접지 신호, 데이터 신호 및 칩 선택 신호들 중 어느 하나를 들 수 있다.
내부 회로 배선(50)은 반도체 칩(100)의 내부에 배치되며, 내부 회로 배선(50)은 회로부(10)와 전기적으로 연결된다. 내부 회로 배선(50)으로 제공되는 신 호들의 예로서는 전원 신호, 접지 신호, 데이터 신호 및 칩 선택 신호들 중 어느 하나를 들 수 있다.
관통홀(70)은 반도체 칩(100)의 제1 면(20) 및 제2 면(30)을 관통한다. 본 실시예에서, 관통홀(70)은 내부 회로 배선(50)과 대응하는 위치를 관통한다. 관통홀(70)에 의하여 반도체 칩(100)에는 내측면이 형성되고, 내측면으로부터 내부 회로 배선(50)이 노출된다.
절연층(200)은 내부 회로 배선(50)을 관통하는 관통홀(70)에 의하여 형성된 내측면 상에 배치된다.
본 실시예에서, 절연층(200)은 유기막 또는 무기막일 수 있고, 절연층(200)은 내부 회로 배선(50)을 선택적으로 노출하는 개구(210)를 갖는다. 개구(210)는 내측면을 따라서 환형으로 형성될 수 있다.
관통 전극(300)은 내부 회로 배선(50)을 관통하는 절연층(200) 상에 배치된다. 본 실시예에서, 관통 전극(300)은 구리, 알루미늄 등을 포함할 수 있다. 본 실시예에서, 관통 전극(300)은 절연층(200)에 형성된 개구(210)를 통해 내부 회로 배선(50)과 전기적으로 연결되고, 내부 회로 배선(50)에 의하여 관통 전극(300) 및 회로부(10)는 전기적으로 연결된다.
한편, 본 실시예에 따른 반도체 패키지(500)는 추가 관통홀(75), 추가 절연막(220) 및 추가 관통 전극(310)을 포함할 수 있다.
추가 관통홀(75)은 반도체 칩(100)의 제1 면(20) 및 제2 면(30)을 관통한다. 추가 관통홀(75)은 반도체 칩(100)의 본딩 패드(15)를 관통한다.
추가 절연막(220)은 추가 관통홀(75)에 의하여 형성된 반도체 칩(100)의 내측면 상에 배치된다. 본 실시예에서, 추가 절연막(220)은 본딩 패드(15)를 노출하는 개구를 갖는다.
추가 관통 전극(310)은 추가 관통홀(75) 내에 배치되며, 추가 관통 전극(310)은 추가 절연막(220)으로부터 노출된 본딩 패드(15)와 전기적으로 연결된다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 2에 도시된 반도체 패키지는 확산 방지막을 제외하면 도 1에서 설명된 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 2를 참조하면, 반도체 패키지(500)는 반도체 칩(100), 절연층(200), 관통전극(300) 및 확산 방지막(230)을 포함한다.
확산 방지막(230)은 후술될 관통 전극(300)에 포함된 금속 이온이 절연층(200)을 통과하여 반도체 칩(100)의 회로부(10)로 확산되는 것을 방지한다. 확산 방지막(230)은, 예를 들어, 티타늄(Ti) 및/또는 질화 티타늄(TiN)과 같은 초경막을 포함한다.
확산 방지막(230)은 절연층(200)을 덮고, 절연층(200)에 형성된 개구(210)에 의하여 노출된 내부 회로 배선(50)과 전기적으로 연결된다.
한편, 본 실시예에 따른 반도체 패키지(500)는 추가 관통홀(75), 추가 절연 막(220), 추가 관통 전극(310) 및 추가 확산 방지막(240)을 포함할 수 있다.
추가 관통홀(75)은 반도체 칩(100)의 제1 면(20) 및 제2 면(30)을 관통하며, 추가 관통홀(75)은 반도체 칩(100)의 본딩 패드(15)를 관통한다.
추가 절연막(220)은 추가 관통홀(75)에 의하여 형성된 반도체 칩(100)의 내측면 상에 배치된다. 본 실시예에서, 추가 절연막(220)은 본딩 패드(15)를 노출하는 개구를 갖는다.
추가 확산 방지막(240)은 추가 절연막(220) 상에 배치되며, 추가 확산 방지막(240)은 본딩 패드(15)와 전기적으로 연결된다. 추가 확산 방지막(240)은 추가 관통 전극(310)에 포함된 금속 이온이 추가 절연층(220)을 통과하여 반도체 칩(100)의 회로부(10)로 확산되는 것을 방지한다. 확산 방지막(240)은, 예를 들어, 티타늄(Ti) 및/또는 질화 티타늄(TiN)과 같은 초경막을 포함한다.
추가 관통 전극(310)은 추가 절연막(220) 상에 배치된 추가 확산 방지막(240) 상에 배치되며, 추가 관통 전극(310)은 추가 확산 방지막(240)을 통해 본딩 패드(15)와 전기적으로 연결된다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 3에 도시된 반도체 패키지는 씨드 금속막을 제외하면 도 2에서 설명된 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 3을 참조하면, 반도체 패키지(500)는 반도체 칩(100), 절연층(200), 관통 전극(300), 확산 방지막(230) 및 씨드 금속막(250)을 포함한다.
씨드 금속막(250)은 확산 방지막(230) 상에 배치된다. 본 실시예에서, 씨드 금속막(250)은 확산 방지막(230)을 덮는다. 씨드 금속막(250)에 의하여 후술될 관통 전극(300)은 도금 공정에 의하여 형성된다.
한편, 본 실시예에 따른 반도체 패키지(500)는 추가 관통홀(75), 추가 절연막(220), 추가 관통 전극(310), 추가 확산 방지막(240) 및 추가 씨드 금속막(260)을 포함한다.
추가 씨드 금속막(260)은 추가 확산 방지막(240) 상에 배치된다.
추가 관통 전극(310)은 추가 절연막(220) 상에 배치된 추가 확산 방지막(240) 상에 배치되며, 추가 관통 전극(310)은 추가 씨드 금속막(260)에 의하여 본딩 패드(15)와 전기적으로 연결된다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 4에 도시된 반도체 패키지는 확산 방지막 및 씨드 금속막을 제외하면 도 3에서 설명된 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 4를 참조하면, 반도체 패키지(500)는 반도체 칩(100), 절연층(200), 관통전극(300), 확산 방지막(270) 및 씨드 금속막(280)을 포함한다.
확산 방지막(270)은 절연층(200) 상에 배치되며, 확산 방지막(270)은 절연층(200)의 개구(210)를 노출하는 개구(275)를 포함한다.
씨드 금속막(280)은 확산 방지막(270) 상에 배치된다. 본 실시예에서, 씨드 금속막(280)은 확산 방지막(270)을 덮고, 이로 인해 씨드 금속막(280)은 확산 방지막(270)의 개구(275)를 통해 내부 회로 배선(50)과 전기적으로 연결된다. 씨드 금속막(250)에 의하여 후술될 관통 전극(300)은 도금 공정에 의하여 형성된다.
본 실시예에 따른 반도체 패키지(500)는 추가 관통홀(75), 추가 절연막(220), 추가 관통 전극(310), 추가 확산 방지막(240) 및 추가 씨드 금속막(260)을 포함한다.
추가 씨드 금속막(260)은 추가 확산 방지막(240) 상에 배치된다.
추가 관통 전극(310)은 추가 절연막(220) 상에 배치된 추가 확산 방지막(240) 상에 배치되며, 추가 관통 전극(310)은 추가 씨드 금속막(260)을 통해 본딩 패드(15)와 전기적으로 연결된다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 5에 도시된 반도체 패키지는 반도체 칩의 개수 및 접속 부재를 제외하면 앞서 도 3에 도시된 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 구성에 대한 중복된 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 명칭 및 동일한 참조부호를 부여하기로 한다.
도 5를 참조하면, 본 실시예에 따른 반도체 패키지(500)의 반도체 칩(100)은 적어도 2 개가 적층되고, 적어도 2 개의 각 반도체 칩(100)들에 배치된 각 관통 전극(300)들은 지정된 위치에 상호 정렬되고, 이로인해 각 관통 전극(300)들은 상호 마주하게 배치된다.
한편, 반도체 패키지(500)의 각 반도체 칩(100)들 사이에는 마주하는 관통 전극(300)들을 전기적으로 연결하기 위한 접속 부재(510)가 배치되고, 접속 부재(510)에 의하여 각 관통 전극(300)들은 전기적으로 연결된다. 한편, 반도체 칩(100)들 사이의 빈 공간에는 갭-필 부재(520)가 배치될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6을 참조하면, 반도체 패키지(500)는 제1 및 제2 관통홀(72,74)들이 형성된 반도체 칩(100), 제1 및 제2 절연층(202,204)들, 제1 및 제2 관통전극(310,320;300)들, 제1 및 제2 확산 방지막(230,270)들 및 제1 및 제2 씨드 금속막(250,280)들을 포함한다.
반도체 칩(100)은 제1 면(20) 및 제1 면(20)과 대향하는 제2 면(30)을 포함하고, 반도체 칩(100)의 내부에는 데이터 저장부 및 데이터 처리부를 포함하는 회로부(10)가 배치된다. 반도체 칩(100)의 제1 면(20) 상에는 회로부(10)와 전기적으로 연결된 본딩 패드(15)가 배치된다.
반도체 칩(100)의 내부에는 내부 회로 배선(52,54)들이 배치된다. 이하, 반도체 칩(100)의 내부에 배치된 내부 회로 배선(52,54)들은 각각 제1 내부 회로 배선(52) 및 제2 내부 회로 배선(54)으로서 정의된다.
제1 내부 회로 배선(52) 및 제2 내부 회로 배선(54)들은, 평면상에서 보았을 때, 반도체 칩(100)의 서로 다른 위치에 배치된다. 또한, 제1 및 제2 내부 회로 배선(52,54)들은, 단면에서 보았을 때, 제1 면(20)에 대하여 서로 다른 깊이로 형성 된다.
예를 들어, 제1 내부 회로 배선(52)은 제1 면(20)으로부터 제1 깊이로 배치되고, 제2 내부 회로 배선(54)은 제1 면으로부터 제1 깊이보다 깊은 제2 깊이로 형성된다.
본 실시예에서, 제1 및 제2 내부 회로 배선(52,54)들은, 예를 들어, 각각 서로 다른 금속을 포함할 수 있다. 예를 들어, 제1 내부 회로 배선(52) 및 제2 내부 회로 배선(54)들 중 어느 하나는 구리를 포함하고, 제1 내부 회로 배선(52) 및 제2 내부 회로 배선(54)들 중 나머지 하나는 알루미늄을 포함할 수 있다.
반도체 칩(100)은 제1 관통홀(72) 및 제2 관통홀(74)을 포함한다.
제1 관통홀(72)은 반도체 칩(100) 및 제1 내부 회로 배선(52)을 관통하고, 이로 인해 제1 내부 회로 배선(52)의 일부는 제1 관통홀(72)에 의하여 외부에 노출된다.
제2 관통홀(74)은 반도체 칩(100) 및 제2 내부 회로 배선(54)을 관통하고, 이로 인해 제2 내부 회로 배선(54)의 일부는 제2 관통홀(74)에 의하여 외부에 노출된다.
제1 절연막(202)은 제1 관통홀(72)에 의하여 형성된 반도체 칩(100)의 내측면 상에 배치되며, 제1 절연막(202)은 제1 내부 회로 배선(52)을 노출하는 제1 개구(203)를 갖는다.
제2 절연막(204)은 제2 관통홀(74)에 의하여 형성된 반도체 칩(100)의 내측면 상에 배치되며, 제2 절연막(204)은 제2 내부 회로 배선(54)을 노출하는 제2 개 구(205)를 갖는다.
제1 확산 방지막(230)은 제1 절연막(202) 상에 배치되며, 제1 확산 방지막(230)은 제1 절연막(202)의 제1 개구(203)를 통해 제1 내부 회로 배선(52)과 전기적으로 연결된다.
제2 확산 방지막(270)은 제2 절연막(204) 상에 배치되며, 제2 확산 방지막(270)은 제2 절연막(204)의 제2 개구(205)와 동일한 위치에 동일한 형상으로 형성된 제3 개구(275)를 갖고, 이로 인해 제2 확산 방지막(270) 및 제2 내부 회로 배선(54)은 전기적으로 절연된다.
제1 씨드 금속막(250)은 제1 확산 방지막(230) 상에 배치된다.
제2 씨드 금속막(280)은 제1 확산 방지막(230) 및 제2 내부 회로 배선(54)을 덮고, 이로 인해 제2 씨드 금속막(280)은 제2 내부 회로 배선(54)과 전기적으로 연결된다.
제1 관통 전극(310)은 제1 씨드 금속막(250) 상에 배치되며 제1 관통홀(72)을 채우고, 제2 관통 전극(320)은 제2 씨드 금속막(280) 상에 배치되며 제2 관통홀(74)을 채운다.
한편, 본 실시예에 따른 반도체 패키지(500)는 추가 관통홀(75), 추가 절연막(220), 추가 관통 전극(310), 추가 확산 방지막(240) 및 추가 씨드 금속막(260)을 포함한다.
추가 씨드 금속막(260)은 추가 확산 방지막(240) 상에 배치된다.
추가 관통 전극(310)은 추가 절연막(220) 상에 배치된 추가 확산 방지 막(240) 상에 배치되며, 추가 관통 전극(310)은 추가 씨드 금속막(260)을 통해 본딩 패드(15)와 전기적으로 연결된다.
도 7 내지 도 10들은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 7을 참조하면, 반도체 패키지를 제조하기 위하여 먼저 반도체 칩(100)이 제조된다. 반도체 칩(100)의 내부에는 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부를 갖는 회로부(10)가 반도체 소자 제조 공정에 의하여 형성된다. 반도체 칩(100)의 제1 면(20)에는 회로부(10)와 전기적으로 연결된 본딩 패드(15)가 형성되고, 반도체 칩(100)의 내부에는 회로부(10)와 전기적으로 연결된 내부 회로 패턴(50)이 형성된다.
도 8을 참조하면, 반도체 칩(100)에 본딩 패드(15) 및 내부 회로 배선(50)이 형성된 후, 반도체 칩(100)의 제1 면(20)으로부터 제1 면(20)과 대향하는 제2 면(30)을 향해 블라인드 비아(101)가 형성된다. 블라인드 비아(101)는, 예를 들어, 본딩 패드(15) 및 내부 회로 배선(50)을 관통하고, 이로 인해 본딩 패드(15) 및 내부 회로 배선(50)은 블라인드 비아(101)들에 의하여 형성된 내측면들로부터 노출된다.
도 9를 참조하면, 블라인드 비아(101)들이 반도체 칩(100) 상에 형성된 후, 블라인드 비아(101)들에 의하여 형성된 반도체 칩(100)의 내측면 상에는 각각 절연층(200,220)이 형성된다.
절연층(200,220)은 전기 이식(electro grafting) 공정, 화학 이식(chemical grafting) 공정 등에 의하여 형성될 수 있다. 절연층(200,220)들은 전기 이식 공정 또는 화학 이식 공정 공정에 의하여 본딩 패드(15) 및 내부 회로 배선(50)에는 형성되지 않고 반도체 칩(100)의 내측면에만 선택적으로 형성된다.
이로 인해 절연층(200,220)에는 본딩 패드(15) 및 내부 회로 배선(50)을 반도체 칩(100)의 내측면으로부터 노출하는 링 형상의 개구(210)가 형성된다.
도 10을 참조하면, 전기 이식 공정 또는 화학 이식 공정에 의하여 본딩 패드(15) 및 내부 회로 배선(50)을 노출하는 개구를 갖는 절연층(200,220)이 형성된 후, 블라인드 비아(101)의 내부에는 각각 관통 전극(300,310)이 무전해 도금 공정 등에 의하여 형성된다.
이어서, 도 1에 도시된 바와 같이 반도체 칩(100)의 제1 면(20)과 대향 하는 제2 면(30)이 가공되어 반도체 칩(100)의 두께는 감소된다. 반도체 칩(100)의 두께가 감소됨에 따라 반도체 칩(100)의 제2 면(30)으로부터는 관통 전극(300,310)들이 노출되어 반도체 패키지(500)가 제조된다.
본 실시예에서, 반도체 칩(100)의 제2 면(30)은, 예를 들어, 화학적 기계적 연마(CMP) 공정 또는 식각 공정에 의하여 가공되어 반도체 칩(100)의 두께가 감소될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도이다. 도 11에 도시된 반도체 패키지는 확산 방지막 및 씨드 금속막을 형성하는 공정을 제외하면 앞서 도 7 내지 도 10을 통해 설명한 반도체 패키지의 제조 방법과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성에 대한 중복된 설 명은 생략하기로 하며 동일한 구성에 대해서는 동일한 참조부호 및 동일한 명칭을 부여하기로 한다.
도 11을 참조하면, 반도체 칩(100)에 형성된 블라인드 비아(101)들에 의하여 형성된 내측면 상에 본딩 패드(15) 및 내부 회로 배선(50)을 노출하는 개구들을 갖는 절연층(200,220)이 형성된 후, 절연층(200,220) 상에는 확산 방지막(230,240)이 형성된다.
확산 방지막(230,240)은 절연층(200,220)과 마찬가지로 전기 이식 공정, 화학 이식 공정에 의하여 형성될 수 있다. 확산 방지막(230)은 절연층(200,220) 상에 형성되며, 절연층(200,220)으로부터 노출된 본딩 패드(15) 및 내부 회로 배선(50)은 확산 방지막(230,240)과 전기적으로 연결된다.
이어서, 각 본딩 패드(15) 및 내부 회로 배선(50)과 전기적으로 연결된 확산 방지막(230,240) 상에는 씨드 금속막(250,260)이 형성된다. 씨드 금속막(250,260)들은 물리적 화학 기상 증착 공정, 일원자층 형성 공정 및 화학적 기상 증착 공정 등 중 어느 하나에 의하여 형성될 수 있다.
씨드 금속막(250,260)이 형성된 후, 씨드 금속막(250,260) 상에는 관통 전극(300,310)이 도금 공정에 의하여 형성되어 반도체 패키지(500)가 제조된다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도이다. 도 12에 도시된 반도체 패키지는 확산 방지막 및 씨드 금속막을 형성하는 공정을 제외하면 앞서 도 11를 통해 설명한 반도체 패키지의 제조 방법과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성에 대한 중복된 설명은 생략 하기로 하며 동일한 구성에 대해서는 동일한 참조부호 및 동일한 명칭을 부여하기로 한다.
도 12를 참조하면, 반도체 칩(100)에 형성된 블라인드 비아(101)들에 의하여 형성된 내측면 상에 본딩 패드(15) 및 내부 회로 배선(50)을 노출하는 개구들을 갖는 절연층(200,220)이 형성된 후 절연층(200,220) 상에는 확산 방지막(240,270)이 형성된다.
확산 방지막(240,270)은 전기이식 공정, 화학 이식 공정 및 화학 기상 증착 공정들 중 어느 하나에 의하여 절연층(200,220) 상에 형성될 수 있다.
이들 중 확산 방지막(270)은 절연층(200) 상에 형성되며, 절연층(200)에 형성된 개구와 대응하는 개구를 갖고, 이로 인해 확산 방지막(270)은 내부 회로 배선(50)과 전기적으로 절연된다.
이어서, 각 본딩 패드(15)와 연결된 확산 방지막(240) 및 절연층(200) 상에 형성된 확산 방지막(270) 상에는 씨드 금속막(260,280))들이 형성된다. 씨드 금속막(260,280)들은 물리적 화학 기상 증착 공정, 일원자층 형성 공정 및 화학적 기상 증착 공정 등 중 어느 하나에 의하여 형성될 수 있고, 씨드 금속막(280)은 확산 방지막(270)의 개구를 통해 내부 회로 배선(50)과 전기적으로 연결된다.
씨드 금속막(260,280)이 형성된 후, 씨드 금속막(260,280) 상에는 관통 전극(300,310)이 도금 공정에 의하여 형성되어 반도체 패키지(500)가 제조된다.
도 13 내지 도 16들은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 13을 참조하면, 반도체 패키지를 제조하기 위하여 먼저 반도체 소자 제조 공정을 이용하여 반도체 칩(100)이 제조된다.
반도체 칩(100)은 제1 면(20) 및 제1 면(20)과 대향하는 제2 면(30)을 갖고, 반도체 칩(100)의 내부에는 데이터 저장부 및 데이터 처리부를 포함하는 회로부(10)가 반도체 소자 제조 공정에 의하여 형성된다. 반도체 칩(100)의 제1 면(20) 상에는 회로부(10)와 전기적으로 연결된 본딩 패드(15)가 형성된다.
반도체 칩(100)의 내부에는 내부 회로 배선(52,54)들이 형성된다. 이하, 반도체 칩(100)의 내부에 배치된 내부 회로 배선(52,54)들은 각각 제1 내부 회로 배선(52) 및 제2 내부 회로 배선(54)으로서 정의된다.
제1 내부 회로 배선(52) 및 제2 내부 회로 배선(54)들은 반도체 칩(100)의 서로 다른 위치에 형성되며, 제1 및 제2 내부 회로 배선(52,54)들은 제1 면(20)에 대하여 서로 다른 깊이로 형성된다. 예를 들어, 제1 내부 회로 배선(52)는 제1 면(20)으로부터 제1 깊이(D1)로 형성되고, 제2 내부 회로 배선(54)은 제1 면으로부터 제1 깊이보다 깊은 제2 깊이(D2)로 형성된다.
본 실시예에서, 제1 및 제2 내부 회로 배선(52,54)들은, 예를 들어, 각각 서로 다른 금속으로 형성될 수 있다. 예를 들어, 제1 내부 회로 배선(52) 및 제2 내부 회로 배선(54)들 중 어느 하나는 구리로 형성되고, 제1 내부 회로 배선(52) 및 제2 내부 회로 배선(54)들 중 나머지 하나는 알루미늄으로 형성될 수 있다. 이와 다르게, 제1 및 제2 내부 회로 배선(52,54)들은 동일한 금속으로 형성하여도 무방하다.
반도체 칩(100)에 본딩 패드(15) 및 제1 및 제2 내부 회로 배선(52,54)들을 형성한 후, 반도체 칩(100)에 제1 면(20)으로부터 제2 면(30)을 향하는 방향으로 블라인드 비아(101)를 형성한다. 블라인드 비아(101)는 반도체 칩(100)의 본딩 패드(15) 및 제1 및 제2 내부 회로 배선(52,54)을 각각 관통하고, 이로 인해 서로 다른 높이에 형성된 제1 및 제2 내부 회로 배선(52,54)들은 블라인드 비아(101)에 의하여 반도체 칩(100)의 내측면으로부터 노출된다.
도 14를 참조하면, 본딩 패드(15), 제1 및 제2 내부 회로 배선(52,54)들을 관통하는 블라인드 비아(101)들의 내측면에는 본딩 패드(15), 제1 및 제2 내부 회로 배선(52,54)들을 노출하는 제1 절연막(202), 제2 절연막(204) 및 제3 절연막(220)들이 형성된다.
본 실시예에서, 제1 내지 제3 절연막(202,204,220)들은 무전해 도금 공정, 솔-겔 공정, 전기이식 공정, 화학 이식 공정 및 화학 기상 증착 공정 중 어느 하나의 공정에 의하여 형성된다.
도 15를 참조하면, 제1 절연막(202) 상에는 제1 확산 방지막(230)이 형성되고, 제2 절연막(204) 상에는 제2 확산 방지막(270)이 형성되고, 제3 절연막(220) 상에는 제3 확산 방지막(240)이 형성된다. 본 실시예에서, 제1 내지 제3 확산 방지막(230,270,240)들은 도전성을 갖는다.
본 실시예에서, 제1 내지 제3 확산 방지막(230,270,240)들은 전기 이식 공정, 화학 이식 공정에 의하여 형성될 수 있다.
본 실시예에서, 제1 확산 방지막(230)은 제1 절연막(202)의 개구를 통해 제1 내부 회로 배선(52)과 전기적으로 연결된다. 반면, 제2 확산 방지막(270)은 제2 절연막(270) 상에 배치되며, 제2 확산 방지막(270)은 제2 내부 회로 배선(54)을 노출하는 개구를 갖고, 제2 내부 회로 배선(54)은 제2 확산 방지막(270)에 대하여 전기적으로 절연된다. 제3 확산 방지막(240)은 제3 절연막(220) 상에 배치되며, 제3 확산 방지막(240)은 본딩 패드(15)와 전기적으로 연결된다.
도 16을 참조하면, 제1 내지 제3 확산 방지막(230,270,240)들이 형성된 후, 제1 내지 제3 확산 방지막(230,270,240)들 상에는 제1 내지 제3 씨드 금속막(250,280,260)들이 배치된다. 제2 확산 방지막(280) 상에 형성된 제2 씨드 금속막(260)은 제2 확산 방지막(280) 및 제2 절연막(204)의 개구들을 통해 제2 내부 회로 배선(54)과 전기적으로 연결된다.
이어서, 도 6에 도시된 바와 가이 제1 내지 제3 씨드 금속막(250,280,260)들을 통해 제1 내지 제3 씨드 금속막(250,280,260)상에는 제1 내지 제3 관통 전극(320,330,310)이 형성된다.
이상에서 상세하게 설명한 바에 의하면, 반도체 칩의 상면에 형성된 본딩 패드 및 관통 전극을 연결할 뿐만 아니라 반도체 칩의 내부에 배치된 내부 회로 배선과 관통 전극을 전기적으로 연결하여 관통 전극에 의한 반도체 칩의 부피가 증가되는 것을 방지할 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로 부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 7 내지 도 10들은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도이다.
도 13 내지 도 16들은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.

Claims (20)

  1. 제1 면 및 상기 제1 면과 대향하는 제2 면, 내부에 배치된 회로부, 상기 회로부와 전기적으로 연결되고 전원 신호, 접지 신호, 데이터 신호 및 칩 선택 신호들 중 어느 하나가 제공되는 내부 회로 배선 및 상기 내부 회로 배선과 대응하는 상기 제1 및 제2 면들을 관통하는 관통홀을 갖는 반도체 칩;
    상기 관통홀에 의하여 형성된 상기 반도체 칩의 내측면 상에 배치되며, 상기 관통홀에 의하여 노출된 상기 내부 회로 배선을 노출하는 개구를 갖는 절연층; 및
    상기 관통홀 내에 배치되며 상기 개구에 의하여 노출된 상기 내부 회로 배선과 전기적으로 연결된 관통 전극;
    을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 절연층 및 상기 관통 전극 사이에 개재 및 상기 내부 회로 배선과 전기적으로 연결되며 상기 관통 전극에 포함된 이온의 확산을 방지하는 확산 방지막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 확산 방지막 및 상기 관통 전극 사이에 개재되며, 상기 확산 방지막을 덮는 씨드 금속막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 절연층 상에 배치되며 상기 내부 회로 배선을 노출하는 개구를 갖는 확산 방지막; 및
    상기 확산 방지막을 덮고 상기 확산 방지막의 상기 개구를 통해 노출된 상기 내부 회로 배선과 전기적으로 연결된 씨드 금속막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 반도체 칩의 상기 제1 면 상에 배치되며 상기 회로부와 전기적으로 연결된 본딩 패드;
    상기 본딩 패드와 전기적으로 연결되며 상기 제1 및 제2 면들을 관통하는 관통홀 내에 배치된 추가 관통 전극; 및
    상기 추가 관통 전극 및 상기 관통홀에 의하여 형성된 상기 반도체 칩의 내측면 사이에 개재된 추가 절연막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 삭제
  7. 제1항에 있어서,
    상기 반도체 칩은 적어도 2 개가 적층되고, 상기 관통 전극들은 상호 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  8. 제1 면 및 상기 제1 면과 대향하는 제2 면, 내부에 배치된 회로부, 상기 회로부와 전기적으로 연결되며 서로 다른 위치 및 상기 제1 면에 대하여 서로 다른 깊이로 형성되고 서로 다른 금속을 포함하는 제1 및 제2 내부 회로 배선들, 및 상기 제1 및 제2 내부 회로 배선들과 대응하는 상기 제1 및 제2 면들을 관통하는 제1 및 제2 관통홀들을 갖는 반도체 칩;
    상기 제1 및 제2 관통홀들에 의하여 형성된 상기 반도체 칩의 내측면들 상에 배치되며, 상기 제1 및 제2 관통홀들에 의하여 노출된 상기 제1 및 제2 내부 회로 배선들을 노출하는 제1 및 제2 개구들을 갖는 제1 및 제2 절연층들; 및
    상기 제1 및 제2 관통홀들 내에 배치되며 상기 제1 및 제2 개구들에 의하여 노출된 상기 제1 및 제2 내부 회로 배선들과 전기적으로 연결된 제1 및 제2 관통 전극들;
    을 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 절연층 상에 배치되며 상기 제1 내부 회로 패턴과 전기적으로 연결된 제1 확산 방지막;
    상기 제1 확산 방지막 및 상기 제1 관통 전극 사이에 개재된 제1 씨드 금속막;
    상기 제2 절연층 상에 배치되며 상기 제2 내부 회로 패턴을 노출하는 개구를 갖는 제2 확산 방지막; 및
    상기 제2 확산 방지막을 덮고 상기 제2 내부 회로 패턴과 전기적으로 접속된 제2 씨드 금속막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 삭제
  11. 제8항에 있어서,
    상기 반도체 칩의 상기 제1 면 상에 배치되며 상기 회로부와 전기적으로 연결된 본딩 패드;
    상기 본딩 패드와 전기적으로 연결되며 상기 제1 및 제2 면들을 관통하는 추가 관통홀 내에 배치된 추가 관통 전극; 및
    상기 추가 관통 전극 및 상기 추가 관통홀에 의하여 형성된 상기 반도체 칩의 내측면 사이에 개재된 추가 절연막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제1 면 및 상기 제1 면과 대향하는 제2 면, 내부에 배치된 회로부, 상기 회로부와 전기적으로 연결되게 내부에 형성되고 전원 신호, 접지 신호, 데이터 신호 및 칩 선택 신호들 중 어느 하나가 제공되는 내부 회로 배선을 갖는 반도체 칩을 제조하는 단계;
    상기 내부 회로 배선과 대응하는 상기 제1 면으로부터 상기 제2 면을 향해 블라인드 비아를 형성하여 상기 내부 회로 배선을 노출하는 단계;
    상기 블라인드 비아에 의하여 형성된 상기 반도체 칩의 내측면 상에 상기 내부 회로 배선을 노출하는 개구를 갖는 절연층을 형성하는 단계;
    상기 블라인드 비아 내에 채워지며 상기 개구에 의하여 노출된 상기 내부 회로 배선과 전기적으로 연결된 관통 전극을 형성하는 단계; 및
    상기 제2 면을 가공하여 상기 관통 전극을 노출시키는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
  13. 제12항에 있어서,
    상기 절연층을 형성하는 단계와 상기 관통 전극을 형성하는 단계 사이에, 상기 절연층을 덮고 상기 내부 회로 배선과 전기적으로 접속된 확산 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제13항에 있어서,
    상기 확산 방지막을 형성하는 단계와 상기 관통 전극을 형성하는 단계 사이에, 상기 확산 방지막을 덮는 씨드 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제14항에 있어서,
    상기 절연층 및 상기 확산 방지막을 형성하는 단계에서, 상기 절연층 및 상기 확산 방지막은 전기 이식 공정, 화학 이식 공정에 의하여 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제12항에 있어서,
    상기 절연층을 형성하는 단계와 상기 관통 전극을 형성하는 단계 사이에, 상기 절연층을 덮고 상기 내부 회로 패턴을 노출하는 개구를 갖는 확산 방지막을 형성하는 단계; 및
    상기 확산 방지막을 덮고 상기 확산 방지막의 상기 개구에 의하여 노출된 상기 내부 회로 패턴과 전기적으로 연결된 씨드 금속막을 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제1 면 및 상기 제1 면과 대향하는 제2 면, 내부에 배치된 회로부, 상기 회로부와 전기적으로 연결되며 서로 다른 위치 및 상기 제1 면에 대하여 서로 다른 깊이로 형성되고 상호 서로 다른 금속을 포함하는 제1 및 제2 내부 회로 배선들 및 상기 제1 및 제2 내부 회로 배선들과 대응하는 상기 제1 및 제2 면들을 관통하는 제1 및 제2 관통홀들을 갖는 반도체 칩을 제조하는 단계;
    상기 제1 및 제2 관통홀들에 의하여 형성된 상기 반도체 칩의 내측면들 상에 배치되며, 상기 제1 및 제2 관통홀들에 의하여 노출된 상기 제1 및 제2 내부 회로 배선들을 노출하는 제1 및 제2 개구들을 갖는 제1 및 제2 절연층들을 형성하는 단계;
    상기 제1 절연층 상에 상기 제1 개구를 통해 상기 제1 내부 회로 배선과 전기적으로 연결된 제1 확산 방지막 및 상기 제2 절연층 상에 상기 제2 개구와 대응하는 제3 개구를 갖는 제2 확산 방지막을 각각 형성하는 단계;
    상기 제1 확산 방지막 상에 제1 씨드 금속막 및 상기 제2 확산 방지막 상에 상기 제2 내부 회로 배선과 전기적으로 연결된 제2 씨드 금속막을 형성하는 단계; 및
    상기 제1 및 제2 금속 씨드막 상에 제1 및 제2 관통 전극들을 형성하는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
  18. 제17항에 있어서,
    적어도 2 개의 반도체 칩들은 상호 적층되고 상기 각 반도체 칩들의 상기 제1 및 제2 관통 전극들은 전기적으로 연결된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 삭제
  20. 제17항에 있어서,
    상기 제1 및 제2 절연층들 및 상기 제1 및 제2 확산 방지막들을 형성하는단계에서, 상기 제1 및 제2 절연층들 및 상기 제1 및 제2 확산 방지막들은 전기 이식 공정, 화학 이식 공정에 의하여 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
KR1020090037664A 2009-04-29 2009-04-29 반도체 패키지 및 이의 제조 방법 KR101069287B1 (ko)

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