KR102194719B1 - 패키지 기판 및 이를 이용한 패키지 - Google Patents

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KR102194719B1
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Abstract

본 발명은 패키지 기판 및 이를 이용한 패키지에 관한 것이다.
본 발명의 실시 예에 따르면 패키지 기판은 절연층, 절연층의 상부에 형성된 유전체층, 절연층 상면의 전면에 형성된 하부 전극 및 유전체층의 상면의 전면에 형성된 상부 전극을 포함한다.

Description

패키지 기판 및 이를 이용한 패키지{PACKAGE BOARD AND PACKAGE USING THE SAME}
본 발명은 패키지 기판 및 이를 이용한 패키지에 관한 것이다.
최근 전자산업은 전자기기의 소형화, 박형화를 위해 부품 실장 시 고밀도화, 고집적화가 가능한 다층인쇄회로기판(Multi-Layer Printed Circuit Board)을 이용한 실장 기술을 채용하고 있다.
대부분의 고성능 스마트폰의 소형화 및 성능 향상을 위하여 어플리케이션 프로세스(Application Process)와 메모리(Memory) 소자를 하나의 패키지 형태로 구현한 POP(Package On Package)가 적용되고 있다. 점점 더 어플리케이션 프로세스와 메모리 소자가 고성능화 되면서 POP를 구성하는 기판의 전기적 특성을 향상시키기 위한 부분이 검토되고 있다.
미국 등록 특허 제 5986209호
본 발명의 일 측면은 큰 용량의 캐패시터를 갖는 패키지 기판 및 이를 이용한 패키지를 제공하는 데 있다.
또한, 본 발명의 다른 측면은 휨 발생을 감소시킬 수 있는 패키지 기판 및 이를 이용한 패키지를 제공하는 데 있다.
또한, 본 발명의 또 다른 측면에 따르면, 신호 전송의 신뢰성을 향상 시킬 수 있는 패키지 기판 및 이를 이용한 패키지를 제공하는 데 있다.
본 발명의 일 실시 예에 따르면, 절연층, 절연층의 상부에 형성된 유전체층, 절연층 상면의 전면에 형성된 하부 전극 및 유전체층의 상면의 전면에 형성된 상부 전극을 포함하는 패키지 기판이 제공된다.
절연층 내부에 형성된 내층 회로 패턴과 절연층에 형성되어 내층 회로 패턴과 하부 전극을 전기적으로 연결하는 제1 비아가 더 형성될 수 있다.
유전체층의 상면에 상부 전극과 이격되도록 형성된 제1 외층 회로 패턴과 절연층에 형성되어 내층 회로 패턴과 제1 외층 회로 패턴을 전기적으로 연결하는 제2 비아를 더 포함할 수 있다. 여기서, 제2 비아의 측면은 하부 전극과 이격되도록 형성된다.
절연층의 하면에 형성된 제2 외층 회로 패턴과 절연층의 내부에 형성되어 제2 외층 회로 패턴과 하부 전극을 전기적으로 연결하는 제3 비아를 더 포함할 수 있다.
또한, 절연층과 유전체층에 형성되어 제2 외층 회로 패턴과 상부 전극을 전기적으로 연결하는 제4 비아를 더 포함할 수 있다. 여기서, 제4 비아의 측면은 하부 전극과 이격되도록 형성된다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 제1 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 2 내지 도 12는 제1 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
도 13은 본 발명의 제2 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 14 내지 도 22는 본 발명의 제2 실시 예에 따른 패키지 기판(200)의 제조 방법을 나타낸 예시도이다.
도 23은 본 발명의 제3 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 24 내지 도 30는 제3 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
도 31은 본 발명의 제4 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 32 내지 도 37은 본 발명의 제4 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
도 38은 본 발명의 제1 실시 예에 따른 패키지 기판을 이용하여 형성된 패키지를 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
제1 실시 예
도 1은 본 발명의 제1 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 1을 참조하면, 본 발명의 제1 실시 예에 따른 패키지 기판(100)은 절연층(135), 내층 회로 패턴(150) 및 캐패시터(110)를 포함한다. 또한, 패키지 기판(100)은 제1 외층 회로 패턴(120), 제2 외층 회로 패턴(170), 제1 비아(141), 제2 비아(142), 제1 보호층(181) 및 제2 보호층(182)을 더 포함할 수 있다.
본 발명의 실시 예에 따른 절연층(135)은 제1 절연층(130) 및 제1 절연층(130)의 하부에 형성된 제2 절연층(160)으로 구분될 수 있다. 여기서 절연층(135)을 제1 절연층(130)과 제2 절연층(160)으로 구분한 것은 설명의 편의를 위한 것이므로, 각 절연층의 기능, 재질 등이 상이한 것은 아니다. 또한, 본 발명의 실시 예에서, 2층 구조의 절연층을 설명하지만, 이는 예시로, 절연층(135)의 층 수는 당업자의 선택에 따라 변경될 수 있는 사항이다.
본 발명의 실시 예에 따르면, 제1 절연층(130) 및 제2 절연층(160)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(130) 및 제2 절연층(160)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 그러나 본 발명의 실시 예에서 제1 절연층(130) 및 제2 절연층(160)을 형성하는 물질이 이에 한정되는 것은 아니다. 제1 절연층(130) 및 제2 절연층(160)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다.
또한, 본 발명의 실시 예에 따르면 제1 절연층(130)의 일부가 유전체층(112)을 관통하도록 형성된다.
본 발명의 실시 예에 따르면, 캐패시터(110)는 유전체층(112), 하부 전극(113) 및 상부 전극(111)을 포함한다. 또한, 캐패시터(110)는 상부 전극(111)과 하부 전극(113) 사이에 유전체층(112)이 개재된 구조이다.
본 발명의 실시 예에 따르면, 유전체층(112)은 제1 절연층(130)의 상부에 형성된다. 유전체층(112)은 캐패시터 분야에서 사용되는 유전체 물질 중 어느 것으로도 형성될 수 있다.
또한, 본 발명의 실시 예에 따르면, 하부 전극(113)은 제1 절연층(130) 상면의 전면에 형성되며, 제1 절연층(130)에 매립되도록 형성된다. 즉, 하부 전극(113)은 측면 및 하면은 제1 절연층(130)의 내부에 위치하며, 상면이 제1 절연층(130)의 외부로 노출되도록 형성된다.
또한, 본 발명의 실시 예에 따르면, 상부 전극(111)은 유전체층(112)의 상면의 전면에 형성되며, 유전체층(112)에 매립되도록 형성된다. 즉, 상부 전극(111)의 측면 및 하면은 유전체층(112)의 내부에 위치하며, 상면이 유전체층(112)의 외부로 노출되도록 형성된다.
본 발명의 실시 예에 따른 하부 전극(113) 및 상부 전극(111)은 전도성 물질로 형성된다. 예를 들어, 하부 전극(113) 및 상부 전극(111)은 구리(Cu)로 형성될 수 있다. 그러나, 하부 전극(113) 및 상부 전극(111)의 재질이 구리로 한정되는 것은 아니며, 캐패시터 분야에서 전극으로 사용되는 어떠한 재질로 적용될 수 있다.
이와 같이, 본 발명의 실시 예에 따르면, 캐패시터(110)가 패키지 기판(100)의 최외층에 형성됨으로써, 추후 실장될 전자 소자(미도시)와 신호 전송 거리가 감소되기 때문에 신호 전송 속도가 향상될 수 있다. 또한, 캐패시터(110)가 패키지 기판(100)의 전면에 형성되기 때문에 캐패시터(110)의 용량이 증가하게 된다. 캐패시터(110)가 큰 용량을 갖게되어 잡음 차폐 기능이 향상되고 신호 전송의 신뢰성을 향상시킬 수 있다. 또한, 캐패시터(110)가 패키지 기판(100)의 전면에 형성되어, 패키지 기판(100)의 휨 발생이 감소할 수 있다.
본 발명의 실시 예에 따르면, 내층 회로 패턴(150)은 절연층(135) 내부에 형성된다. 예를 들어, 내층 회로 패턴(150)은 제2 절연층(160) 상부에 형성되어, 제1 절연층(130)에 매립되도록 형성될 수 있다. 이와 같은 내층 회로 패턴(150)이 형성되는 위치는 본 발명의 예시 일뿐, 이에 한정되는 것은 아니다. 즉, 내층 회로 패턴(150)이 형성되는 위치는 당업자의 선택에 따라 변경될 수 있는 사항이다. 본 발명의 실시 예에 따른 내층 회로 패턴(150)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 내층 회로 패턴(150)은 구리로 형성될 수 있다.
본 발명의 실시 예에 따르면, 내층 회로 패턴(150)과 캐패시터(110)의 하부 전극(113)을 전기적으로 연결하는 제1 비아(141)가 형성될 수 있다. 예를 들어, 제1 비아(141)는 제1 절연층(130)을 관통하도록 형성되어, 하면은 내층 회로 패턴(150)과 접합되며, 상면은 캐패시터(110)의 하부 전극(113)과 접합될 수 있다. 본 발명의 실시 예에 따른 제1 비아(141)는 구리와 같은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다.
본 발명의 실시 예에 따르면, 유전체층(112)의 상면에 제1 외층 회로 패턴(120)이 형성될 수 있다. 이때, 제1 외층 회로 패턴(120)은 상부 전극(111)과 마찬가지로 유전체층(112)에 매립되도록 형성되며, 측면이 상부 전극(111)과 이격되도록 형성될 수 있다. 제1 외층 회로 패턴(120)이 형성됨에 따라, 캐패시터(110)의 상부 전극(111)은 유전체층(112)의 상면 중에서 제1 외층 회로 패턴(120)이 형성되지 않은 영역에 형성될 수 있다. 그러나 본 발명의 실시 예에서, 모든 제1 외층 회로 패턴(120)이 유전체층(112)에 형성되는 것은 아니다. 도 1에 도시된 바와 같이, 제2 비아(142)와 접속되는 제1 외층 회로 패턴(120)은 유전체층(112)을 관통하는 제1 절연층(130)의 내부에 형성될 수 있다.
또한, 본 발명의 실시 예에 따르면, 제2 절연층(160)의 하면에 제2 외층 회로 패턴(170)이 형성될 수 있다. 이때, 제2 외층 회로 패턴(170)은 제2 절연층(160)의 하면으로부터 돌출되는 구조로 형성될 수 있다. 또한, 제2 외층 회로 패턴(170)은 외부 구성부와 전기적으로 연결되는 외부 접속 패드를 포함할 수 있다.
본 발명의 실시 예에 따른 제1 외층 회로 패턴(120)과 제2 외층 회로 패턴(170)은 구리와 같은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다.
본 발명의 실시 예에 따르면, 제2 비아(142)는 제1 절연층(130)의 내부에 형성되어, 내층 회로 패턴(150)과 제1 외층 회로 패턴(120)을 전기적으로 연결할 수 있다. 예를 들어, 제2 비아(142)는 유전체층(112)을 관통하는 제1 절연층(130)에 형성되어, 상면이 제1 외층 회로 패턴(120)과 접합되며 하면이 내층 회로 패턴(150)과 접합될 수 있다. 본 발명의 실시 예에 따른 제2 비아(142)는 구리와 같은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다.
또한, 본 발명의 실시 예에서 자세히 설명하지는 않지만, 제2 절연층(160)의 내부에 형성되어 제2 외층 회로 패턴(170)과 내층 회로 패턴(150)을 전기적으로 연결하는 비아도 더 형성될 수 있다. 또한, 도시되지는 않았지만, 패키지 기판(100)에 다수층의 내층 회로 패턴이 형성될 수 있으며, 이때, 각 층을 전기적으로 연결하는 비아가 더 형성될 수 있음은 자명한 사항이다.
본 발명의 실시 예에 따르면, 제1 보호층(181)은 유전체층(112), 상부 전극(111) 및 제1 외층 회로 패턴(120)의 상부에 형성될 수 있다. 제1 보호층(181)은 상부 전극(111)과 제1 외층 회로 패턴(120)을 외부로부터 보호하기 위해 형성된다. 이때, 제1 보호층(181)은 캐패시터(110)의 상부 전극(111)의 일부를 노출하도록 형성된다. 여기서, 제1 보호층(181)에 의해 노출되는 상부 전극(111)의 일부는 추후 실장되는 전자 소자(미도시)와 같은 외부 구성부와 전기적으로 연결되는 부분이다. 또한, 도 1에서는 미도시 되었지만, 제1 보호층(181)은 제1 외층 회로 패턴(120)이 외부의 구성부와 전기적으로 연결되는 경우, 해당 부분을 노출하도록 형성될 수 있다.
또한, 본 발명의 실시 예에 따르면, 제2 보호층(182)은 제2 절연층(160) 및 제2 외층 회로 패턴(170)의 하부에 형성될 수 있다. 제2 보호층(182)은 제2 외층 회로 패턴(170)을 외부로부터 보호하기 위해 형성된다. 이때, 제2 보호층(182)은 제2 외층 회로 패턴(170) 중에서 외부의 구성부와 전기적으로 연결되는 부분을 노출하도록 형성된다. 본 발명의 실시 예에 따른 제1 보호층(181) 및 제2 보호층(182)은 솔더 레지스트로 형성될 수 있다.
도 2 내지 도 12는 제1 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
도 2를 참조하면, 캐리어 기판(500)에 상부 전극(111)이 형성된다.
본 발명의 실시 예에 따르면, 캐리어 기판(500)은 패키지 기판의 절연층, 회로층 등을 형성할 때 이를 지지하기 위한 것이다. 도 2에서는 캐리어 기판(500)이 단일층이며 단일 재질로 형성된 것으로 도시되어 있지만, 이로 한정되는 것은 아니다. 예를 들어, 캐리어 기판(500)은 절연층의 양면에 금속층이 형성된 동박 적층판 구조가 될 수도 있다. 이와 같이 캐리어 기판(500)은 회로 기판 분야에서 사용되는 지지 및 분리를 위한 기판 중 어느 것도 될 수 있다.
본 발명의 실시 예에 따르면 상부 전극(111)은 캐리어 기판(500)의 전면에 형성된다. 또한, 상부 전극(111)이 형성될 때, 필요에 따라 제1 외층 회로 패턴(120)이 동시에 형성될 수 있다.
본 발명의 실시 예에 따른 상부 전극(111)과 제1 외층 회로 패턴(120)은 캐리어 기판(500)에 금속층을 형성한 후, 금속층을 패터닝 함으로써 형성될 수 있다. 또는 캐리어 기판(500)에 도금 레지스트를 형성한 후, 도금을 수행함으로써 상부 전극(111)과 제1 외층 회로 패턴(120)이 형성될 수 있다.
캐리어 기판(500)에 상부 전극(111)과 제1 외층 회로 패턴(120)이 형성되는 경우, 상부 전극(111)은 캐리어 기판(500)의 전면에 형성되되, 제1 외층 회로 패턴(120)의 측면과 이격되도록 형성된다.
도 3은 도 2의 평면도이다.
도 3을 참고하면, 캐리어 기판(500)에 제1 외층 회로 패턴(120)이 형성된다. 그리고 본 발명의 실시 예에 따른 상부 전극(111)은 도 3에 도시된 바와 같이 캐리어 기판(500)에서 제1 외층 회로 패턴(120)이 형성되지 않은 영역에 형성되며, 제1 외층 회로 패턴(120)과 이격되도록 형성된다. 따라서, 본 발명의 실시 예에 따른 상부 전극(111)은 가능한 한 최대 면적을 갖도록 형성된다.
도 4를 참조하면, 캐리어 기판(500)에 유전체층(112)이 형성된다.
본 발명의 실시 예에 따르면, 유전체층(112)은 캐리어 기판(500)에 형성된 상부 전극(111)과 제1 외층 회로 패턴(120)을 매립하도록 형성된다.
본 발명의 실시 예에 따르면, 유전체층(112)은 캐리어 기판(500)의 상부에 유전체 물질을 액상 형태로 도포하거나 필름 형태로 적층(Lamination)하여 형성될 수 있다. 여기서, 유전체 물질은 캐패시터 분야에서 사용되는 유전체 물질 중 어느 것도 될 수 있다.
도 5를 참조하면, 유전체층(112) 상부에 하부 전극(113)이 형성된다.
본 발명의 실시 예에 따르면, 하부 전극(113)은 유전체층(112) 상면의 전면에 형성된다. 이때, 하부 전극(113)은 유전체층(112) 상면의 전면 중에서 추후 비아가 형성될 영역을 제외한 영역에 형성된다.
본 발명의 실시 예에 따르면, 하부 전극(113)은 유전체층(112)에 금속층을 형성한 후, 금속층을 패터닝하여 형성될 수 있다. 또는 하부 전극(113)은 유전체층(112)에 도금 레지스트를 형성한 후, 도금을 수행하여 형성될 수 있다.
본 발명의 실시 예에 따르면, 상부 전극(111)과 하부 전극(113)은 구리와 같은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다.
이와 같이 도 2 내지 도 5의 상부 전극(111), 유전체층(112) 및 하부 전극(113)이 형성되는 과정을 거쳐 본 발명의 실시 예에 따른 캐패시터(110)가 형성된다. 본 발명의 실시 예에 따른 캐패시터(110)는 패키지 기판의 전면에 형성되기 때문에 캐패시터(110)의 용량 증가로 잡음 차폐 기능이 향상되어 신호 전송의 신뢰성을 향상시킬 수 있다.
도 6을 참조하면, 유전체층(112)에 개구부(115)가 형성된다.
본 발명의 실시 예에 따르면, 유전체층(112)에 레이저 드릴 또는 노광 및 현상을 공법을 사용하여 개구부(115)를 형성할 수 있다. 본 발명의 실시 예에 따른 개구부(115)는 유전체층(112)을 관통하여, 제1 외층 회로 패턴(120) 중 일부를 노출하도록 형성된다. 또한, 개구부(115)는 추후 제2 비아(미도시)가 형성되는 영역에 형성된다. 이때, 본 발명의 실시 예에 따르면, 하부 전극(113)과 추후 형성될 제2 비아(미도시) 간의 절연을 위해서, 개구부(115)는 제2 비아(미도시)보다 더 큰 직경을 갖도록 형성된다.
도 7을 참조하면, 제1 절연층(130)이 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(130)은 유전체층(112)과 하부 전극(113)의 상부에 형성된다. 따라서, 제1 절연층(130)은 하부 전극(113)을 매립하도록 형성된다. 또한, 제1 절연층(130)은 유전체층(112)의 개구부(115)에 형성되어 개구부(115)에 의해 노출된 제1 외층 회로 패턴(120)을 매립한다. 따라서, 제1 절연층(130)은 유전체층(112)과 하부 전극(113)의 상부에 형성되고, 일부가 유전체층(112)을 관통하는 구조로 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(130)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(130)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 그러나 본 발명의 실시 예에서 제1 절연층(130)을 형성하는 물질이 이에 한정되는 것은 아니다. 제1 절연층(130)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다
또한, 본 발명의 실시 예에 따른 제1 절연층(130)은 유전체층(112)과 하부 전극(113)의 상부에 유전체 물질을 액상 형태로 도포하거나 필름 형태로 적층(Lamination)하여 형성될 수 있다
도 8을 참조하면, 제1 절연층(130)에 제1 비아홀(131) 및 제2 비아홀(132)이 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(130)을 관통하여, 하부 전극(113)을 노출하는 제1 비아홀(131)과 제1 외층 회로 패턴(120)을 노출하는 제2 비아홀(132)이 형성된다. 본 발명의 실시 예에 따르면, 제2 비아홀(132)은 개구부(115)의 내부에 형성된다.
예를 들어, 제1 비아홀(131)과 제2 비아홀(132)은 레이저 드릴로 형성될 수 있다. 또는 제1 비아홀(131)과 제2 비아홀(132)은 노광 및 현상 공법으로 형성될 수 있다. 제1 비아홀(131)과 제2 비아홀(132)을 형성하는 방법은 제1 절연층(130)의 재질과 당업자의 선택에 따라 변경될 수 있다.
도 9를 참조하면, 제1 비아(141), 제2 비아(142) 및 내층 회로 패턴(150)이 형성된다.
본 발명의 실시 예에 따르면, 제1 비아(141)와 제2 비아(142)는 제1 비아홀(131)과 제2 비아홀(132)에 형성된다. 또한, 내층 회로 패턴(150)은 제1 절연층(130) 상부에 형성되어, 내층 회로 패턴(150)의 일부가 제1 비아(141) 및 제2 비아(142)와 접합되도록 형성된다.
본 발명의 실시 예에 따른 제1 비아(141), 제2 비아(142) 및 내층 회로 패턴(150)은 회로 기판 분야에서 적용되는 비아와 회로 패턴 형성 공법 중에서 어느 공법으로도 형성될 수 있다. 또한, 제1 비아(141)와 제2 비아(142) 및 내층 회로 패턴(150)은 회로 기판 분야에서 적용되는 비아와 회로 패턴 형성 공법을 적용하여 동시에 형성되거나, 개별적으로 형성될 수 있다. 즉, 제1 비아(141)와 내층 회로 패턴(150)은 동시에 형성되거나, 제1 비아(141)가 형성된 이후에 내층 회로 패턴(150)이 형성될 수 있다.
본 발명의 실시 예에 따른 제1 비아(141), 제2 비아(142) 및 내층 회로 패턴(150)은 구리와 같은 회로 기판 분야에서 적용되는 전도성 물질로 형성된다.
이와 같이 형성된 제1 비아(141)는 제1 절연층(130)에 형성되어, 내층 회로 패턴(150)과 하부 전극(113)을 전기적으로 연결한다. 또한, 제2 비아(142)는 유전체층(112)을 관통하는 제1 절연층(130)에 형성되어 내층 회로 패턴(150)과 제1 외층 회로 패턴(120)을 전기적으로 연결한다.
도 10을 참조하면, 제2 절연층(160) 및 제2 외층 회로 패턴(170)이 형성된다.
본 발명의 실시 예에 따르면, 제2 절연층(160)은 제1 절연층(130)의 상부에 형성되어, 내층 회로 패턴(150)을 매립한다. 또한, 본 발명의 실시 예에 따르면, 제2 외층 회로 패턴(170)은 제2 절연층(160)의 상부에 형성된다. 여기서, 제2 외층 회로 패턴(170)은 제2 절연층(160)의 상면으로부터 돌출되는 구조를 갖도록 형성된다.
본 발명의 실시 예에 따른 제2 절연층(160) 및 제2 외층 회로 패턴(170)은 제1 절연층(130) 및 내층 회로 패턴(150)을 형성하는 방법을 적용하여 형성될 수 있으므로, 자세한 내용은 생략하도록 한다.
또한, 본 발명의 실시 예에 따르면, 제2 절연층(160)에 내층 회로 패턴(150)과 제2 외층 회로 패턴(170)을 전기적으로 연결하는 비아가 더 형성될 수 있다. 이때 형성되는 비아 역시 제1 비아(141)와 동일한 방법을 적용하여 형성될 수 있다.
도 11을 참조하면, 캐리어 기판(500)이 제거된다.
도 12를 참조하면, 제1 보호층(181) 및 제2 보호층(182)이 형성된다.
도 12에 도시된 패키지 기판(100)은 설명의 편의를 위해 도 11의 패키지 기판(100)의 상하를 반전한 것이다. 이후, 설명되는 해당 도면을 기준으로 상하 방향을 설명하도록 한다.
본 발명의 실시 예에 따르면, 제1 보호층(181)은 유전체층(112)과 상부 전극(111)의 상부에 형성된다. 또한, 제1 보호층(181)은 상부 전극(111)의 일부를 노출하도록 형성된다. 이때, 제1 보호층(181)에 의해 노출되는 상부 전극(111)은 추후 실장되는 전자 소자(미도시)와 전기적으로 연결되는 영역이다.
또한, 본 발명의 실시 예에 따르면, 제2 보호층(182)은 제2 절연층(160)의 하부에 형성되어, 제2 외층 회로 패턴(170)을 보호하도록 형성된다. 이때, 제2 보호층(182)은 제2 외층 회로 패턴(170) 중에서 외부 구성부와 전기적으로 연결되는 일부를 노출하도록 형성된다.
본 발명의 실시 예에 따르면, 제1 보호층(181)과 제2 보호층(182)은 솔더 레지스트로 형성될 수 있다.
이와 같은 도 2 내지 도 12의 방법으로 도 1의 패키지 기판(100)이 형성될 수 있다.
제2 실시 예
도 13은 본 발명의 제2 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 13을 참조하면, 본 발명의 제2 실시 예에 따른 패키지 기판(200)은 절연층(235), 내층 회로 패턴(250) 및 캐패시터(210)를 포함한다. 또한, 패키지 기판(200)은 제1 외층 회로 패턴(220), 제2 외층 회로 패턴(270), 제1 비아(241), 제2 비아(242), 제1 보호층(281) 및 제2 보호층(282)을 더 포함할 수 있다.
본 발명의 실시 예에 따른 절연층(235)은 제1 절연층(230) 및 제1 절연층(230)의 하부에 형성된 제2 절연층(260)으로 구분될 수 있다. 본 발명의 실시 예에서, 2층 구조의 절연층을 설명하지만, 이는 예시로, 절연층(235)의 층 수는 당업자의 선택에 따라 변경될 수 있는 사항이다.
본 발명의 실시 예에 따르면, 제1 절연층(230) 및 제2 절연층(260)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다.
또한, 본 발명의 실시 예에 따르면 제1 절연층(230)의 일부가 유전체층(212)을 관통하도록 형성된다.
본 발명의 실시 예에 따르면, 캐패시터(210)는 유전체층(212), 하부 전극(213) 및 상부 전극(211)을 포함한다.
본 발명의 실시 예에 따르면, 유전체층(212)은 제1 절연층(230)의 상부에 형성된다. 유전체층(212)은 캐패시터 분야에서 사용되는 유전체 물질 중 어느 것으로도 형성될 수 있다.
또한, 본 발명의 실시 예에 따르면, 하부 전극(213)은 제1 절연층(230) 상면의 전면에 형성되며, 제1 절연층(230)에 매립되도록 형성된다.
또한, 본 발명의 실시 예에 따르면, 상부 전극(211)은 유전체층(212)의 상면의 전면에 형성되며, 유전체층(212)의 상면으로부터 외부로 돌출되도록 형성된다.
본 발명의 실시 예에 따른 하부 전극(213) 및 상부 전극(211)은 캐패시터 분야에서 전극으로 사용되는 어떠한 재질로 형성될 수 있다.
본 발명의 실시 예에 따르면, 내층 회로 패턴(250)은 제2 절연층(260) 상부에 형성되어, 제1 절연층(230)에 매립되도록 형성될 수 있다. 또한, 내층 회로 패턴(250)은 구리와 같은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 본 발명의 실시 예에서, 내층 회로 패턴(250)이 제1 절연층(230)에 단층으로 형성되는 것을 예시로 설명하였지만, 내층 회로 패턴(250)이 형성되는 위치 및 층수는 당업자의 선택에 따라 변경될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아(241)는 제1 절연층(230)을 관통하여 내층 회로 패턴(250)과 캐패시터(210)의 하부 전극(213)을 전기적으로 연결한다.
또한, 본 발명의 실시 예에 따르면, 제2 비아(242)는 유전체층(212)을 관통하는 제1 절연층(230)에 형성되어 내층 회로 패턴(250)과 제1 외층 회로 패턴(220)을 전기적으로 연결할 수 있다. 본 발명의 실시 예에 따른 제1 비아(241) 및 제2 비아(242)는 회로 기판 분야에서 사용되는 전도성 물질로 형성된다.
본 발명의 실시 예에 따르면, 유전체층(212)의 상면에 제1 외층 회로 패턴(220)이 형성되며, 제2 절연층(260)의 하면에 제2 외층 회로 패턴(270)이 형성될 수 있다.
본 발명의 실시 예에 따른 제1 외층 회로 패턴(220)은 유전체층(212)의 상면으로부터 돌출되도록 형성되며, 제2 외층 회로 패턴(270)은 제2 절연층(260)의 하면으로부터 돌출되도록 형성된다. 그러나 모든 제1 외층 회로 패턴(220)이 유전체층(212)에 형성되는 것은 아니다. 도 13에 도시된 바와 같이, 제2 비아(242)와 접속되는 제1 외층 회로 패턴(220)은 유전체층(212)을 관통하는 제1 절연층(230)의 상면에 형성될 수 있다. 본 발명의 실시 예에 따른 제1 외층 회로 패턴(220) 및 제2 외층 회로 패턴(270)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다.
본 발명의 실시 예에 따르면, 제1 보호층(281)은 유전체층(212), 상부 전극(211) 및 제1 외층 회로 패턴(220)의 상부에 형성될 수 있다. 본 발명의 실시 예에 따르면, 제1 보호층(281)은 상부 전극(211) 중에서 추후 실장되는 전자 소자(미도시)와 연결되는 영역을 노출하도록 형성된다.
또한, 본 발명의 실시 예에 따르면, 제2 보호층(282)은 제2 절연층(260) 및 제2 외층 회로 패턴(270)의 하부에 형성될 수 있다. 본 발명의 실시 예에 따르면, 제2 보호층(282)은 제2 외층 회로 패턴(270) 중에서 외부의 구성부와 전기적으로 연결되는 부분을 노출하도록 형성된다. 본 발명의 실시 예에 따른 제1 보호층(281) 및 제2 보호층(282)은 솔더 레지스트로 형성될 수 있다.
상술한 바와 같이, 본 발명의 제2 실시 예에 따른 패키지 기판(200)은 제1 실시 예에 따른 패키지 기판(200)과 상부 전극(211) 및 제1 외층 회로 패턴(220)이 형성되는 위치가 상이하지만, 그 이외의 구성부는 유사하다. 따라서, 상부 전극(211)과 제1 외층 회로 패턴(220)이 형성되는 위치를 제외한 다른 자세한 설명은 도 1에 대한 설명을 참고하도록 한다.
도 14 내지 도 22는 본 발명의 제2 실시 예에 따른 패키지 기판(200)의 제조 방법을 나타낸 예시도이다.
도 14를 참조하면, 캐리어 기판(600)에 유전체층(212)이 형성된다.
본 발명의 실시 예에 따르면, 유전체층(212)은 캐리어 기판(600)의 상부에 유전체 물질을 액상 형태로 도포하거나 필름 형태로 적층(Lamination)하여 형성될 수 있다. 여기서, 유전체 물질은 캐패시터 분야에서 사용되는 유전체 물질 중 어느 것도 될 수 있다.
도 15를 참조하면, 유전체층(212)에 개구부(215)가 형성된다.
본 발명의 실시 예에 따르면, 유전체층(212)을 레이저 드릴 또는 노광 및 현상으로 개구부(215)를 형성할 수 있다. 본 발명의 실시 예에 따른 개구부(215)는 추후 제2 비아(미도시)가 형성되는 유전체층(212)을 관통하여, 캐리어 기판(600)의 일부가 노출되도록 형성된다. 이때, 본 발명의 실시 예에 따르면, 추후 형성될 하부 전극(213)과 제2 비아(미도시) 간의 절연을 위해서, 개구부(215)는 제2 비아(미도시)보다 더 큰 직경을 갖도록 형성된다.
도 16을 참조하면, 유전체층(212) 상부에 하부 전극(213)이 형성된다.
본 발명의 실시 예에 따른 하부 전극(213)이 형성되는 방법은 도 5를 참고하도록 한다.
도 17을 참조하면, 제1 절연층(230)이 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(230)은 유전체층(212)과 하부 전극(213)의 상부에 형성되어, 하부 전극(213)을 매립하도록 형성된다. 이때, 유전체층(212)의 개구부(215)는 제1 절연층(230)에 의해서 내부가 매립된다. 따라서, 제1 절연층(230)은 유전체층(212)과 하부 전극(213)의 상부에 형성되고, 일부가 유전체층(212)을 관통하는 구조로 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(230)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다.
또한, 본 발명의 실시 예에 따른 제1 절연층(230)은 유전체층(212)과 하부 전극(213)의 상부에 유전체 물질을 액상 형태로 도포하거나 필름 형태로 적층(Lamination)하여 형성될 수 있다
도 18을 참조하면, 제1 절연층(230)에 제1 비아(241) 및 내층 회로 패턴(250)이 형성된다.
본 발명의 실시 예에 따르면, 우선, 제1 절연층(230)의 내부에 제1 비아홀(231)이 형성된다. 본 발명의 실시 예에 따른 제1 비아홀(231)은 제1 절연층(230)을 관통하여, 하부 전극(213)을 노출하도록 형성된다. 예를 들어, 제1 비아홀(231)은 레이저 드릴 또는 노광 및 현상으로 형성될 수 있다. 제1 비아홀(231)을 형성하는 방법은 제1 절연층(230)의 재질과 당업자의 선택에 따라 변경될 수 있다.
또한, 본 발명의 실시 예에 따르면, 제1 비아홀(231)에 제1 비아(241)가 형성되며, 제1 절연층(230) 상부에 내층 회로 패턴(250)이 형성된다. 또한, 내층 회로 패턴(250)은 일부가 제1 비아(241)와 접합되도록 형성될 수 있다.
본 발명의 실시 예에 따른 제1 비아(241) 및 내층 회로 패턴(250)을 형성하는 자세한 사항은 도 9의 제1 비아(241)와 내층 회로 패턴(250)을 형성하는 방법을 참고한다.
도 19를 참조하면, 제2 절연층(260) 및 제2 외층 회로 패턴(270)이 형성된다.
본 발명의 실시 예에 따른 제2 절연층(260) 및 제2 외층 회로 패턴(270)을 형성하는 자세한 사항은 도 10을 참고하도록 한다.
도 20을 참조하면, 캐리어 기판(600)이 제거된다.
도 21을 참조하면, 상부 전극(211), 제2 비아(242) 및 제1 외층 회로 패턴(220)이 형성된다.
본 발명의 실시 예에 따르면, 우선, 제2 비아홀(232)이 형성된다.
본 발명의 실시 예에 따른 제2 비아홀(232)은 유전체층(212)을 관통하도록 형성된 제1 절연층(230)에 형성된다. 제2 비아홀(232)은 유전체층(212)을 관통하는 제1 절연층(230)을 관통하여 내층 회로 패턴(250)의 하면이 노출되도록 형성된다.
본 발명의 실시 예에 따른 제2 비아홀(232)은 레이저 드릴 또는 노광 및 현상으로 형성될 수 있다. 또한, 제2 비아홀(232)을 형성하는 방법은 제1 절연층(230)의 재질과 당업자의 선택에 따라 변경될 수 있다.
또한, 본 발명의 실시 예에 따르면, 제2 비아홀(232)에 제2 비아(242)가 형성되며, 유전체층(212) 하부에 상부 전극(211)과 제1 외층 회로 패턴(220)이 형성된다.
본 발명의 실시 예에 따른 상부 전극(211), 제2 비아(242) 및 제1 외층 회로 패턴(220)은 공지된 비아 및 회로 패턴 형성 방법 중에서 어떠한 방법으로도 형성될 수 있다. 또한, 상부 전극(211), 제2 비아(242) 및 제1 외층 회로 패턴(220)은 전도성 물질로 형성될 수 있다. 본 발명의 실시 예에 따르면, 상부 전극(211)이 형성되어, 상부 전극(211), 하부 전극(213) 및 유전체층(212)을 갖는 캐패시터(210)가 형성된다.
본 발명의 실시 예에 따라 유전체층(212)에 상부 전극(211)과 제1 외층 회로 패턴(220)이 형성되는 경우, 상부 전극(211)은 유전체층(212)의 전면에 형성되되, 제1 외층 회로 패턴(220)의 측면과 이격되도록 형성된다. 또한, 제1 외층 회로 패턴(220)의 일부는 제2 비아(242)와 접합될 수 있다. 즉, 제2 비아(242)는 제1 절연층(230)을 관통하여 내층 회로 패턴(250)과 제1 외층 회로 패턴(220)을 전기적으로 연결할 수 있다.
도 22를 참조하면, 제1 보호층(281) 및 제2 보호층(282)이 형성된다.
도 22에 도시된 패키지 기판(200)은 도 21의 패키지 기판(200)의 상하를 반전한 것이다.
본 발명의 실시 예에 따른 제1 보호층(281) 및 제2 보호층(282)을 형성하는 방법은 도 12를 참고하도록 한다.
이와 같은 도 14 내지 도 22의 방법으로 도 13의 패키지 기판(200)이 형성될 수 있다.
제3 실시 예
도 23은 본 발명의 제3 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 23을 참조하면, 본 발명의 제3 실시 예에 따른 패키지 기판(300)은 절연층(360), 캐패시터(310), 제3 비아(391) 및 제4 비아(392)를 포함한다. 또한, 패키지 기판(300)은 내층 회로 패턴(350), 제1 외층 회로 패턴(320), 제2 외층 회로 패턴(370), 제1 보호층(381) 및 제2 보호층(382)을 더 포함할 수 있다.
본 발명의 실시 예에 따른 절연층(360)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 절연층(360)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 그러나 본 발명의 실시 예에서 절연층(360)을 형성하는 물질이 이에 한정되는 것은 아니다. 절연층(360)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다.
본 발명의 실시 예에 따르면, 캐패시터(310)는 유전체층(312), 하부 전극(313) 및 상부 전극(311)을 포함한다. 또한, 캐패시터(310)는 상부 전극(311)과 하부 전극(313) 사이에 유전체층(312)이 개재된 구조이다.
본 발명의 실시 예에 따르면, 유전체층(312)은 절연층(360)의 상부에 형성된다. 유전체층(312)은 캐패시터 분야에서 사용되는 유전체 물질 중 어느 것으로도 형성될 수 있다.
또한, 본 발명의 실시 예에 따르면, 하부 전극(313)은 절연층(360) 상면의 전면에 형성되며, 절연층(360)에 매립되도록 형성된다. 즉, 하부 전극(313)은 측면 및 하면은 절연층(360)의 내부에 위치하며, 상면이 절연층(360)의 외부로 노출되도록 형성된다.
또한, 본 발명의 실시 예에 따르면, 상부 전극(311)은 유전체층(312)의 상면의 전면에 형성되며, 유전체층(312)에 매립되도록 형성된다. 즉, 상부 전극(311)의 측면 및 하면은 유전체층(312)의 내부에 위치하며, 상면이 유전체층(312)의 외부로 노출되도록 형성된다.
본 발명의 실시 예에 따른 하부 전극(313) 및 상부 전극(311)은 전도성 물질로 형성된다. 예를 들어, 하부 전극(313) 및 상부 전극(311)은 구리(Cu)로 형성될 수 있다. 그러나, 하부 전극(313) 및 상부 전극(311)의 재질이 구리로 한정되는 것은 아니며, 캐패시터 분야에서 전극으로 사용되는 어떠한 재질로 적용될 수 있다.
이와 같이, 본 발명의 실시 예에 따르면, 캐패시터(310)가 패키지 기판(300)의 최외층에 형성됨으로써, 추후 실장될 전자 소자(미도시)와 신호 전송 거리가 감소되기 때문에 신호 전송 속도가 향상될 수 있다. 또한, 캐패시터(310)가 패키지 기판(300)의 전면에 형성되기 때문에 캐패시터(310)의 용량 증가로 잡음 차폐 성능이 향상되어 신호 전송의 신뢰성을 향상시킬 수 있다. 또한, 캐패시터(310)가 패키지 기판(300)의 전면에 형성되어, 패키지 기판(300)의 휨 발생이 감소할 수 있다.
본 발명의 실시 예에 따르면, 절연층(360)에 내층 회로 패턴(350)이 형성될 수 있다. 본 발명의 실시 예에 따른 내층 회로 패턴(350)은 절연층(360)의 상면에 형성되어, 절연층(360)에 매립되도록 형성될 수 있다. 이와 같이 형성 된 내층 회로 패턴(350)은 하부 전극(313)과 동일한 층에 형성되며, 측면이 하부 전극(313)과 이격되도록 형성될 수 있다. 즉, 내층 회로 패턴이 형성되는 경우, 하부 전극(313)은 내층 회로 패턴(350)이 형성된 영역을 제외한 절연층(360)의 전면에 형성될 수 있다. 본 발명의 실시 예에 따른 내층 회로 패턴(350)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 내층 회로 패턴(350)은 구리로 형성될 수 있다.
본 발명의 실시 예에 따르면, 유전체층(312)의 상면에 제1 외층 회로 패턴(320)이 형성될 수 있다. 이때, 제1 외층 회로 패턴(320)은 상부 전극(311)과 마찬가지로 유전체층(312)에 매립되도록 형성되며, 측면이 상부 전극(311)과 이격되도록 형성될 수 있다. 제1 외층 회로 패턴(320)이 형성됨에 따라, 캐패시터(310)의 상부 전극(311)은 유전체층(312)의 상면 중에서 제1 외층 회로 패턴(320)이 형성되지 않은 영역에 형성될 수 있다.
또한, 본 발명의 실시 예에 따르면, 절연층(360)의 하면에 제2 외층 회로 패턴(370)이 형성될 수 있다. 이때, 제2 외층 회로 패턴(370)은 절연층(360)의 하면으로부터 돌출되는 구조로 형성될 수 있다. 또한, 제2 외층 회로 패턴(370)은 외부 구성부와 전기적으로 연결되는 외부 접속 패드를 포함할 수 있다.
본 발명의 실시 예에 따른 제1 외층 회로 패턴(320)과 제2 외층 회로 패턴(370)은 구리와 같은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다.
본 발명의 실시 예에 따르면, 제2 외층 회로 패턴(370)과 하부 전극(313)을 전기적으로 연결하는 제3 비아(391)가 형성될 수 있다. 예를 들어, 제3 비아(391)는 절연층(360)을 관통하도록 형성되어, 상부는 하부 전극(313)에 접합되며 하부는 제2 외층 회로 패턴(370)에 접합되도록 형성될 수 있다.
또한, 본 발명의 실시 예에 따르면, 제2 외층 회로 패턴(370)과 상부 전극(311)을 전기적으로 연결하는 제4 비아(392)가 형성될 수 있다. 예를 들어, 제4 비아(392)는 절연층(360)과 유전체층(312)을 관통하도록 형성되어, 상부는 상부 전극(311)에 접합 되며, 하부는 제2 외층 회로 패턴(370)에 접합되도록 형성될 수 있다. 이때, 제4 비아(392)와 하부 전극(313)의 절연을 위해, 제4 비아(392)의 측면은 하부 전극(313)과 이격되도록 형성된다.
본 발명의 실시 예에 따른 제3 비아 및 제4 비아(392)는 구리와 같은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다.
또한, 본 발명의 실시 예에서 자세히 설명하지는 않지만, 절연층(360) 또는 유전체층(312)의 내부에 형성되어 각 층간을 전기적으로 연결하는 비아도 더 형성될 수 있다. 또한, 도시되지는 않았지만, 패키지 기판(300)에 다수층의 내층 회로 패턴이 더 형성될 수 있으며, 이때, 각 층을 전기적으로 연결하는 비아가 더 형성될 수 있음은 자명한 사항이다.
본 발명의 실시 예에 따르면, 제1 보호층(381)은 유전체층(312), 상부 전극(311) 및 제1 외층 회로 패턴(320)의 상부에 형성될 수 있다. 제1 보호층(381)은 상부 전극(311)과 제1 외층 회로 패턴(320)을 외부로부터 보호하기 위해 형성된다. 이때, 제1 보호층(381)은 제1 외층 회로 패턴(320)의 일부를 노출하도록 형성된다. 여기서, 제1 보호층(381)에 의해 노출되는 제1 외층 회로 패턴(320)은 추후 실장되는 전자 소자(미도시)와 같은 외부 구성부와 전기적으로 연결되는 부분이다.
또한, 본 발명의 실시 예에 따르면, 제2 보호층(382)은 절연층(360) 및 제2 외층 회로 패턴(370)의 하부에 형성될 수 있다. 제2 보호층(382)은 제2 외층 회로 패턴(370)을 외부로부터 보호하기 위해 형성된다. 이때, 제2 보호층(382)은 제2 외층 회로 패턴(370) 중에서 외부의 구성부와 전기적으로 연결되는 부분을 노출하도록 형성된다.
본 발명의 실시 예에 따른 제1 보호층(381) 및 제2 보호층(382)은 솔더 레지스트로 형성될 수 있다.
도 24 내지 도 30은 제3 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
도 24를 참조하면, 캐리어 기판(700)에 상부 전극(311), 제1 외층 회로 패턴(320), 유전체층(312)이 형성된다. 캐리어 기판(700)에 상부 전극(311), 제1 외층 회로 패턴(320), 유전체층(312)이 형성되는 방법은 도 2 내지 도 4와 동일하므로 이를 참고하도록 한다.
도 25를 참조하면, 유전체층(312) 상부에 하부 전극(313)이 형성된다.
본 발명의 실시 예에 따르면, 하부 전극(313)은 유전체층(312) 상면의 전면에 형성된다. 이때, 하부 전극(313)은 유전체층(312) 상면의 전면 중에서 추후 제4 비아(미도시)가 형성될 영역을 제외한 영역에 형성된다.
또한, 필요에 따라 하부 전극(313)이 형성될 때, 내층 회로 패턴(350)이 동시에 형성될 수 있다.
예를 들어, 내층 회로 패턴(350)이 형성되는 경우, 하부 전극(313)은 내층 회로 패턴(350) 및 제4 비아(미도시)가 형성되지 않은 전 영역에 형성되되, 측면이 내층 회로 패턴(350) 및 제4 비아(미도시)와 이격되도록 형성된다.
본 발명의 실시 예에 따르면, 본 발명의 실시 예에 따르면, 하부 전극(313)은 유전체층(312)에 금속층을 형성한 후, 금속층을 패터닝하여 형성될 수 있다. 또는 하부 전극(313)은 유전체층(312)에 도금 레지스트를 형성한 후, 도금을 수행하여 형성될 수 있다.
본 발명의 실시 예에 따르면, 상부 전극(311)과 하부 전극(313)은 구리와 같은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다.
이와 같이 도 24 및 도 25의 상부 전극(311), 유전체층(312) 및 하부 전극(313)이 형성되는 과정을 거쳐 본 발명의 실시 예에 따른 캐패시터(310)가 형성된다. 본 발명의 실시 예에 따른 캐패시터(310)는 패키지 기판(300)의 전면에 형성되기 때문에 캐패시터(310)의 용량 증가로 잡음 차폐 기능이 향상되어 신호 전송의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 실시 예에 따르면, 하부 전극(313)과 내층 회로 패턴(350)을 형성할 때, 필요에 따라 내층 회로 패턴(350)과 제1 외층 회로 패턴(320)을 전기적으로 연결하는 비아가 더 형성될 수 있다.
도 26을 참조하면, 절연층(360)이 형성된다.
본 발명의 실시 예에 따르면, 절연층(360)은 유전체층(312)의 상부에 형성되어 하부 전극(313)과 내층 회로 패턴(350)을 매립하도록 형성된다.
본 발명의 실시 예에 따르면, 절연층(360)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 절연층(360)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 그러나 본 발명의 실시 예에서 절연층(360)을 형성하는 물질이 이에 한정되는 것은 아니다. 절연층(360)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다
또한, 본 발명의 실시 예에 따른 절연층(360)은 유전체층(312), 하부 전극(313) 및 내층 회로 패턴(350)의 상부에 유전체 물질을 액상 형태로 도포하거나 필름 형태로 적층(Lamination)하여 형성될 수 있다
도 27을 참조하면, 절연층(360)에 제3 비아홀(361) 및 제4 비아홀(362)이 형성된다.
본 발명의 실시 예에 따르면, 절연층(360)을 관통하여, 하부 전극(313)을 노출하는 제3 비아홀(361)이 형성된다. 또한, 절연층(360)과 유전체층(312)을 관통하여, 상부 전극(311)을 노출하는 제4 비아홀(362)이 형성된다.
예를 들어, 제3 비아홀(361)과 제4 비아홀(362)은 레이저 드릴로 형성될 수 있다. 또는 제3 비아홀(361)과 제4 비아홀(362)은 노광 및 현상으로 형성될 수 있다. 제3 비아홀(361)과 제4 비아홀(362)을 형성하는 방법은 절연층(360)의 재질과 당업자의 선택에 따라 변경될 수 있는 사항이다.
또한, 본 발명의 실시 예에 따르면, 필요에 따라 절연층(360)을 관통하여 내층 회로 패턴(350)을 노출하는 비아홀도 더 형성될 수 있다.
도 28을 참조하면, 제3 비아(391), 제4 비아(392) 및 제2 외층 회로 패턴(370)이 형성된다.
본 발명의 실시 예에 따르면, 제3 비아(391)와 제4 비아(392)는 제3 비아홀(361)과 제4 비아홀(362)에 형성된다. 또한, 제2 외층 회로 패턴(370)은 절연층(360) 상부에 형성되어, 제2 외층 회로 패턴(370)의 일부가 제3 비아(391) 및 제4 비아(392)와 접합되도록 형성된다.
본 발명의 실시 예에 따른 제3 비아(391), 제4 비아(392) 및 제2 외층 회로 패턴(370)은 회로 기판 분야에서 적용되는 회로 패턴 형성 공법 중에서 어느 공법으로도 형성될 수 있다. 또한, 제3 비아(391)와 제4 비아(392) 및 제2 외층 회로 패턴(370)은 어떤 공법을 적용하여 형성됨에 따라서 동시에 형성되거나, 개별적으로 형성될 수 있다. 또한, 본 발명의 실시 예에 따른 제3 비아(391), 제4 비아(392) 및 제2 외층 회로 패턴(370)은 구리와 같은 회로 기판 분야에서 적용되는 전도성 물질로 형성된다.
이와 같이 형성된 제3 비아(391)는 절연층(360)에 형성되어, 제2 외층 회로 패턴(370)과 하부 전극(313)을 전기적으로 연결한다. 또한, 제4 비아(392)는 절연층(360) 및 유전체층(312)에 형성되어 제2 외층 회로 패턴(370)과 상부 전극(311)을 전기적으로 연결한다.
도 29를 참조하면, 캐리어 기판(700)이 제거된다.
도 30을 참조하면, 제1 보호층(381) 및 제2 보호층(382)이 형성된다.
도 30에 도시된 패키지 기판(300)은 설명의 편의를 위해 도 29의 패키지 기판(300)의 상하를 반전한 것이다.
본 발명의 실시 예에 따른 제1 보호층(381) 및 제2 보호층(382)은 도 12의 제1 보호층(381) 및 제2 보호층(382)과 동일하므로, 자세한 설명은 도 12를 참고하도록 한다.
제4 실시 예
도 31은 본 발명의 제4 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 31을 참조하면, 본 발명의 제4 실시 예에 따른 패키지 기판(400)은 절연층(460), 캐패시터(410), 제3 비아(491) 및 제4 비아(492)를 포함한다. 또한, 패키지 기판(400)은 내층 회로 패턴(450), 제1 외층 회로 패턴(420), 제2 외층 회로 패턴(470), 제1 보호층(481) 및 제2 보호층(482)을 더 포함할 수 있다.
본 발명의 실시 예에 따른 절연층(460)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다.
본 발명의 실시 예에 따르면, 캐패시터(410)는 유전체층(412), 하부 전극(413) 및 상부 전극(411)을 포함한다.
본 발명의 실시 예에 따르면, 유전체층(412)은 절연층(460)의 상부에 형성된다. 유전체층(412)은 캐패시터 분야에서 사용되는 유전체 물질 중 어느 것으로도 형성될 수 있다.
또한, 본 발명의 실시 예에 따르면, 하부 전극(413)은 절연층(460) 상면의 전면에 형성되며, 절연층(460)에 매립되도록 형성된다.
또한, 본 발명의 실시 예에 따르면, 상부 전극(411)은 유전체층(412)의 상면의 전면에 형성되며, 유전체층(412)의 상면으로부터 외부로 돌출되도록 형성된다.
본 발명의 실시 예에 따른 하부 전극(413) 및 상부 전극(411)은 캐패시터 분야에서 전극으로 사용되는 어떠한 재질로 형성될 수 있다.
본 발명의 실시 예에 따르면, 내층 회로 패턴(450)은 절연층(460) 상부에 형성되어, 절연층(460)에 매립되도록 형성될 수 있다. 이와 같이 형성 된 내층 회로 패턴(450)은 하부 전극(413)과 동일한 층에 형성되며, 측면이 하부 전극(413)과 이격되도록 형성될 수 있다. 즉, 내층 회로 패턴이 형성되는 경우, 하부 전극(413)은 내층 회로 패턴(450)이 형성된 영역을 제외한 절연층(460)의 전면에 형성될 수 있다.
본 발명의 실시 예에 따르면, 유전체층(412)의 상면에 제1 외층 회로 패턴(420)이 형성되며, 절연층(460)의 하면에 제2 외층 회로 패턴(470)이 형성될 수 있다. 또한, 본 발명의 실시 예에 따른 제1 외층 회로 패턴(420)은 유전체층(412)의 상면으로부터 돌출되도록 형성되며, 제2 외층 회로 패턴(470)은 절연층(460)의 하면으로부터 돌출되도록 형성된다. 본 발명의 실시 예에 따른 내층 회로 패턴(450), 제1 외층 회로 패턴(420) 및 제2 외층 회로 패턴(470)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다.
본 발명의 실시 예에 따르면, 제3 비아(491)는 절연층(460)을 관통하여 제2 외층 회로 패턴(470)과 하부 전극(413)을 전기적으로 연결한다.
또한, 본 발명의 실시 예에 따르면, 제4 비아(492)는 절연층(460) 및 유전체층(412)을 관통하여 제2 외층 회로 패턴(470)과 상부 전극(411)을 전기적으로 연결한다. 본 발명의 실시 예에 따른 제1 비아(441) 및 제2 비아(442)는 회로 기판 분야에서 사용되는 전도성 물질로 형성된다.
본 발명의 실시 예에 따르면, 제1 보호층(481)은 유전체층(412), 상부 전극(411) 및 제1 외층 회로 패턴(420)의 상부에 형성될 수 있다. 본 발명의 실시 예에 따르면, 제1 보호층(481)은 상부 전극(411) 중에서 추후 실장되는 전자 소자(미도시)와 연결되는 영역을 노출하도록 형성된다.
또한, 본 발명의 실시 예에 따르면, 제2 보호층(482)은 절연층(460) 및 제2 외층 회로 패턴(470)의 하부에 형성될 수 있다. 본 발명의 실시 예에 따르면, 제2 보호층(482)은 제2 외층 회로 패턴(470) 중에서 외부의 구성부와 전기적으로 연결되는 부분을 노출하도록 형성된다. 본 발명의 실시 예에 따른 제1 보호층(481) 및 제2 보호층(482)은 솔더 레지스트로 형성될 수 있다.
상술한 바와 같이, 본 발명의 제2 실시 예에 따른 패키지 기판(400)은 제3 실시 예에 따른 패키지 기판(400)과 상부 전극(411) 및 제1 외층 회로 패턴(420)이 형성되는 위치가 상이하지만, 그 이외의 구성부는 유사하다. 따라서, 상부 전극(411)과 제1 외층 회로 패턴(420)이 형성되는 위치를 제외한 다른 자세한 설명은 도 23에 대한 설명을 참고하도록 한다.
도 32 내지 도 37은 본 발명의 제4 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
도 32를 참조하면, 캐리어 기판(800)에 유전체층(412)이 형성된다.
본 발명의 실시 예에 따르면, 캐리어 기판(800)은 캐리어 코어(810)에 캐리어 금속층(820)이 적층된 구조로 형성될 수 있다. 도 32에서 캐리어 금속층(820)이 캐리어 코어(810)의 일면에 형성된 것으로 도시되었지만, 캐리어 금속층(820)은 캐리어 기판(800)의 양면에 형성될 수도 있다. 캐리어 금속층(820)이 캐리어 기판(800)의 양면에 형성된 경우, 캐리어 기판(800)의 양면에 패키지 기판을 형성하기 위한 공정이 동시에 형성될 수 있다.
본 발명의 실시 예에 따르면, 유전체층(412)은 캐리어 기판(800)의 상부에 형성된다. 본 발명의 실시 예에 따르면, 유전체층(412)은 캐리어 기판(800)의 상부에 유전체 물질을 액상 형태로 도포하거나 필름 형태로 적층(Lamination)하여 형성될 수 있다. 여기서, 유전체 물질은 캐패시터 분야에서 사용되는 유전체 물질 중 어느 것도 될 수 있다.
도 33을 참조하면, 하부 전극(413)이 형성된다.
본 발명의 실시 예에 따르면, 유전체층(412)의 상부에 하부 전극(413)이 형성된다. 본 발명의 실시 예에 따른 하부 전극(413)은 유전체층(412)의 전면에 형성될 수 있다.
또한, 필요에 따라 유전체층(412)의 상부에 내층 회로 패턴(450)이 형성될 수 있다. 이때, 하부 전극(413)은 내층 회로 패턴(450)이 형성된 영역을 제외한 유전체층(412)의 상면에 형성될 수 있다. 또한, 하부 전극(413)은 내층 회로 패턴(450)과의 절연을 위해서 하부 전극(413)과 내층 회로 패턴(450)의 측면이 서로 이격되도록 형성될 수 있다.
본 발명의 실시 예에 따른 하부 전극(413) 및 내층 회로 패턴(450)은 회로 기판 분야에서 공지된 회로 패턴 형성 방법으로 형성될 수 있다. 예를 들어, 유전체층(412)의 전면에 금속층을 형성한 후, 패터닝을 수행하여 하부 전극(413) 및 내층 회로 패턴(450)이 형성될 수 있다. 또는 유전체층(412)의 상부에 도금 레지스트를 형성한 후, 도금을 수행하여 하부 전극(413) 및 내층 회로 패턴(450)이 형성될 수 있다.
본 발명의 실시 예에 따른 하부 전극(413) 및 내층 회로 패턴(450)은 전도성 물질로 형성된다.
도 34를 참조하면, 절연층(460)이 형성된다.
본 발명의 실시 예에 따르면, 절연층(460)은 유전체층(412)의 상부에 형성되어 하부 전극(413)과 내층 회로 패턴(450)을 매립하도록 형성된다.
본 발명의 실시 예에 따르면, 절연층(460)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다.
또한, 본 발명의 실시 예에 따른 절연층(460)은 유전체층(412), 하부 전극(413) 및 내층 회로 패턴(450)의 상부에 유전체 물질을 액상 형태로 도포하거나 필름 형태로 적층(Lamination)하여 형성될 수 있다.
또한, 본 발명의 실시 예에 따르면 절연층(460)의 상부에 금속층(451)이 더 형성될 수 있다. 예를 들어, 금속층(451)은 도금 방법으로 절연층(460)에 형성되거나, 별도의 금속층(451)을 절연층(460)에 적층한 후 가압하여 형성될 수 있다. 본 발명의 실시 예에 따른 금속층(451)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 본 발명의 실시 예에 따른 금속층(451)은 제2 외층 회로 패턴(미도시)이 형성될 때, 전해 도금을 위한 시드층(Seed Layer)의 역할을 수행할 수 있다. 또는 금속층(4551)은 미세 회로 패턴 형성을 위해 평탄도를 향상시키기 위해 형성될 수 있다. 그러나 금속층(451)은 필요에 따라 형성되는 것으로 반드시 형성되어야 하는 것은 아니며, 형성 단계가 생략 되거나, 이후 공정에서 제거 될 수 있다.
도 35를 참조하면, 캐리어 기판(800)이 제거된다.
도 36을 참조하면, 제1 외층 회로 패턴(420), 제2 외층 회로 패턴(470), 제3 비아(491) 및 제4 비아(492)가 형성된다.
본 발명의 실시 예에 따르면, 제1 외층 회로 패턴(420)은 유전체층(412)의 하면에 형성되며, 유전체층(412)으로부터 돌출되도록 형성된다. 또한, 제2 외층 회로 패턴(470)은 절연층(460)의 상면에 형성되며, 절연층(460)으로부터 돌출되도록 형성된다.
본 발명의 실시 예에 따른 제3 비아(491)는 절연층(460)을 관통하여, 상부가 제2 외층 회로 패턴(470)과 접합되며, 하부가 하부 전극(413)과 접합되도록 형성된다. 또한, 제4 비아(492)는 유전체층(412)과 절연층(460)을 관통하여, 상부가 제2 외층 회로 패턴(470)과 접합 되며, 하부가 상부 전극(411)과 접합되도록 형성된다.
이와 같은 본 발명의 실시 예에 따른 제1 외층 회로 패턴(420), 제2 외층 회로 패턴(470), 제3 비아(491) 및 제4 비아(492)는 회로 기판 분야에서 공지된 회로 패턴 및 비아를 형성하는 방법으로 형성될 수 있다. 또한, 본 발명의 실시 예에 따른 제1 외층 회로 패턴(420), 제2 외층 회로 패턴(470), 제3 비아(491) 및 제4 비아(492)는 구리와 같은 회로 기판 분야에서 적용되는 전도성 물질로 형성된다.
또한, 필요에 따라 제1 외층 회로 패턴(420), 제2 외층 회로 패턴(470) 및 내층 회로 패턴(450) 간에 서로 전기적 연결을 위한 비아가 더 형성될 수 있다.
도 37을 참조하면, 제1 보호층(481) 및 제2 보호층(482)이 형성된다.
도 37에 도시된 패키지 기판(400)은 설명의 편의를 위해 도 36의 패키지 기판(400)의 상하를 반전한 것이다.
본 발명의 실시 예에 따른 제1 보호층(481) 및 제2 보호층(482)은 도 11의 제1 보호층(481) 및 제2 보호층(482)과 동일하므로, 자세한 설명은 도 11을 참고하도록 한다.
본 발명의 제1 실시 예 내지 제4 실시 예에 따른 패키지 기판을 제조하는 방법에서, 패키지 기판이 캐리어 기판의 일면에 형성되는 것으로 도시하며 설명하였지만, 이에 한정되는 것은 아니다. 즉, 캐리어 기판의 종류에 따라 캐리어 기판의 양면에 패키지 기판을 제조하는 공정이 수행되며, 결국 2개의 패키지 기판이 동시에 형성될 수 있다. 또한, 캐리어 기판이 캐리어 코어에 캐리어 금속층을 적층한 구조인 경우 캐리어 기판과 패키지 기판을 분리할 때 캐리어 코어만 제거될 수 있다. 그리고 패키지 기판에 남아있는 캐리어 금속층은 제거되거나 시드층 또는 회로 패턴이 될 수 있다. 이와 같이, 본 발명의 실시 예에 따른 패키지 기판을 제조 하는 방법은 회로 기판 분야에서 공지된 방법이 적용되며, 당업자의 선택에 따라 부분적으로 변경될 수 있다.
패키지
도 38은 본 발명의 제1 실시 예에 따른 패키지 기판을 이용하여 형성된 패키지를 나타낸 예시도이다.
도 38을 참조하면, 패키지(900)는 패키지 기판(100)에 전자 소자(910)가 실장되며, 외부 접속 단자(920)가 형성될 수 있다.
본 발명의 실시 예에 따른 패키지 기판(100)은 도 1의 패키지 기판(100)이다.
본 발명의 실시 예에 따르면, 전자 소자(910)는 패키지 기판(100)의 제1 보호층(181) 상부에 배치된다. 예를 들어, 전자 소자(910)는 메모리(Memory) 소자 또는 어플리케이션 프로세스(Application Process)가 될 수 있다. 그러나 전자 소자(910)는 메모리 소자 또는 어플리케이션 프로세스로 한정되는 것은 아니며, 패키지에 적용되는 어떠한 종류의 전자 소자도 될 수 있다.
또한, 전자 소자(910)는 와이어(Wire)를 통해서 패키지 기판(100)에 형성된 캐패시터(110)의 상부 전극(111)에 전기적으로 연결될 수 있다. 도 38에서는 전자 소자(910)와 상부 전극(111)이 와이어로 연결되는 것을 도시 및 설명하였지만, 이에 한정되는 것은 아니다. 즉, 전자 소자(910)와 상부 전극(111)은 리드 프레임, 솔더와 같은 공지된 연결 구성부를 통해서도 연결 될 수 있다.
또한, 본 발명의 실시 예에 따르면, 외부 접속 단자(920)는 제2 보호층(182)에 의해서 노출된 제2 외층 회로 패턴(170)에 형성된다. 외부 접속 단자(920)는 패키지, 메인 보드, 부품 등과 같은 외부 구성부와 본 발명의 실시 예에 따른 패키지(900)를 전기적으로 연결하는 역할을 한다. 예를 들어, 외부 접속 단자(920)는 솔더 볼 또는 솔더 범프일 수 있다.
이와 같이 본 발명의 실시 예에 따른 패키지 기판(100)을 이용한 패키지(900)는 전자 소자(910)와 캐패시터(110)가 와이어로 직접 연결됨으로써, 신호 전송 거리가 단축되어, 신호 전송 속도가 향상될 수 있다. 또한, 캐패시터(110)가 패키지 기판(100)의 전면에 형성되어 휘어 지는 정도가 감소하여 전자 소자(910) 실장이 유리하고, 패키지(900)의 신뢰성을 향상시킬 수 있다. 또한, 캐패시터(110)가 패키지 기판(100)의 전면에 형성되어, 캐패시터(110)의 용량 증가로 신호 전송의 신뢰성을 향상시킬 수 있다.
본 발명의 실시 예에서는 패키지(900)가 제1 실시 예에 따른 패키지 기판(100)을 적용한 것을 예시로 설명하였다. 그러나 본 발명의 실시 예에 따른 패키지(900)는 상술한 제2 실시 예 내지 제4 실시 예에 따른 패키지 기판 중에서 어느 하나를 적용하여 형성될 수 있다.
또한, 본 발명의 실시 예에 따른 패키지(900)는 단일 패키지로 사용될 수 있지만, 이에 한정되지 않는다. 즉, 본 발명의 실시 예로 도시되지 않았지만, 본 발명의 실시 예에 따른 패키지(900)는 다른 패키지(미도시)와 적층 구조를 갖는 적층형 패키지(Package On Package; POP)에 적용될 수 있다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100, 200, 300, 400: 패키지 기판
110, 210, 310, 410: 캐패시터
111, 211, 311, 411: 상부 전극
112, 212, 312, 412: 유전체층
113, 213, 313, 413: 하부 전극
115, 215: 개구부
120, 220, 320, 420: 제1 외층 회로 패턴
130, 230: 제1 절연층
131, 231: 제1 비아홀
132, 232: 제2 비아홀
135, 235, 360, 460: 절연층
141, 241: 제1 비아
142, 242: 제2 비아
150, 250, 350, 450: 내층 회로 패턴
160, 260: 제2 절연층
170, 270, 370, 470: 제2 외층 회로 패턴
181, 281, 381, 481: 제1 보호층
182, 282, 382, 482: 제2 보호층
361, 461: 제3 비아홀
362, 462: 제4 비아홀
391, 491: 제3 비아
392, 492: 제4 비아
451: 금속층
500, 600, 700, 800: 캐리어 기판
810: 캐리어 코어
820: 캐리어 금속층(451)
900: 패키지
910: 전자 소자
920: 외부 접속 단자

Claims (24)

  1. 절연층;
    상기 절연층의 상부에 형성된 유전체층;
    상기 절연층의 상면에 형성된 하부 전극;
    상기 유전체층의 상면에 형성된 상부 전극;
    상기 절연층의 하면에 형성된 제2 외층 회로 패턴; 및
    상기 절연층 및 상기 유전체층을 관통하며, 상기 상부 전극 및 상기 제2 외층 회로 패턴을 전기적으로 연결하는 제4 비아; 를 포함하며,
    상기 제4비아의 측면은 상기 하부 전극과 이격되도록 형성된 패키지 기판.
  2. 청구항 1에 있어서,
    상기 절연층의 상면 또는 상기 절연층의 내부에 형성된 내층 회로 패턴을 더 포함하는 패키지 기판.
  3. 청구항 2에 있어서,
    상기 절연층에 형성되어 상기 내층 회로 패턴과 상기 하부 전극을 전기적으로 연결하는 제1 비아가 더 형성된 패키지 기판.
  4. 청구항 2에 있어서,
    상기 유전체층의 상면에 형성되며, 측면이 상기 상부 전극과 이격되도록 형성된 제1 외층 회로 패턴을 더 포함하는 패키지 기판.
  5. 청구항 4에 있어서,
    상기 절연층에 형성되어, 상기 내층 회로 패턴과 상기 제1 외층 회로 패턴을 전기적으로 연결하는 제2 비아를 더 포함하며, 상기 제2 비아의 측면은 상기 하부 전극과 이격되도록 형성된 패키지 기판.
  6. 절연층;
    상기 절연층의 상부에 형성된 유전체층;
    상기 절연층의 상면에 형성된 하부 전극;
    상기 유전체층의 상면에 형성된 상부 전극;
    상기 절연층의 내부에 형성된 내층 회로 패턴;
    상기 유전체층의 상면에 형성되며, 측면이 상기 상부 전극과 이격되도록 형성된 외층 회로 패턴; 및
    상기 절연층에 형성되며, 측면이 상기 하부 전극과 이격되도록 형성되며, 상기 내층 회로 패턴과 상기 외층 회로 패턴을 전기적으로 연결하는 비아; 를 포함하며,
    상기 유전체층은 상기 외층 회로 패턴의 적어도 일부를 오픈하는 개구부를 가지며,
    상기 절연층의 일부는 상기 유전체층의 개구부를 채우며,
    상기 비아는 상기 유전체층의 개구부를 채우는 절연층의 일부를 관통하도록 형성된 패키지 기판.
  7. 삭제
  8. 청구항 1에 있어서,
    상기 절연층의 내부에 형성되어 상기 제2 외층 회로 패턴과 상기 하부 전극을 전기적으로 연결하는 제3 비아를 더 포함하는 패키지 기판.
  9. 삭제
  10. 청구항 1에 있어서,
    상기 유전체층과 상부 전극의 상부에 형성되며, 상기 상부 전극의 일부를 노출하도록 형성된 보호층을 더 포함하는 패키지 기판.
  11. 청구항 4에 있어서,
    상기 유전체층, 상부 전극 및 제1 외층 회로 패턴의 상부에 형성되며, 상기 상부 제1 외층 회로 패턴의 일부를 노출하도록 형성된 보호층을 더 포함하는 패키지 기판.
  12. 절연층;
    상기 절연층 상부에 형성된 유전체층, 상기 절연층 상면에 형성된 하부 전극 및 상기 유전체층의 상면에 형성된 상부 전극을 포함하는 캐패시터;
    상기 유전체층의 상면에 매립되도록 형성되며, 측면이 상기 상부 전극과 이격되도록 형성된 제1 외층 회로 패턴;
    상기 유전체층과 상부 전극의 상부에 형성된 제1 보호층; 및
    상기 제1 보호층의 상부에 배치되는 전자 소자;
    를 포함하는 패키지.
  13. 청구항 12에 있어서,
    상기 절연층 내부에 형성된 내층 회로 패턴을 더 포함하는 패키지.
  14. 청구항 13에 있어서,
    상기 절연층에 형성되어 상기 내층 회로 패턴과 상기 하부 전극을 전기적으로 연결하는 제1 비아가 더 형성된 패키지.
  15. 삭제
  16. 청구항 13에 있어서,
    상기 절연층에 형성되어 상기 내층 회로 패턴과 상기 제1 외층 회로 패턴을 전기적으로 연결하는 제2 비아를 더 포함하며, 상기 제2 비아의 측면은 상기 하부 전극과 이격되도록 형성된 패키지.
  17. 청구항 16에 있어서,
    상기 절연층의 일부는 상기 유전체층을 관통하며, 상기 제2 비아와 연결되는 제1 외층 회로 패턴은 상기 유전체층을 관통하는 절연층에 형성된 패키지.
  18. 청구항 12에 있어서,
    상기 절연층의 하면에 형성된 제2 외층 회로 패턴을 더 포함하는 패키지.
  19. 청구항 18에 있어서,
    상기 절연층에 형성되어 상기 제2 외층 회로 패턴과 상기 하부 전극을 전기적으로 연결하는 제3 비아를 더 포함하는 패키지.
  20. 청구항 18에 있어서,
    상기 절연층과 유전체층에 형성되어 상기 제2 외층 회로 패턴과 상기 상부 전극을 전기적으로 연결하는 제4 비아를 더 포함하며, 상기 제4 비아의 측면은 상기 하부 전극과 이격되도록 형성된 패키지.
  21. 청구항 18에 있어서,
    상기 절연층의 하부에 형성되어 상기 제2 외층 회로 패턴의 일부를 노출하는 제2 보호층을 더 포함하는 패키지.
  22. 청구항 21에 있어서,
    상기 제2 보호층으로부터 노출된 상기 제2 외층 회로 패턴에 형성된 외부 접속 단자를 더 포함하는 패키지.
  23. 청구항 12에 있어서,
    상기 제1 보호층은 상기 상부 전극의 일부를 노출하도록 형성되며, 상기 전자 소자는 상기 노출된 상부 전극과 전기적으로 연결되는 패키지.
  24. 청구항 12에 있어서,
    상기 제1 보호층은 유전체층, 상부 전극 및 제1 외층 회로 패턴의 상부에 형성되어 상기 제1 외층 회로 패턴의 일부를 노출하도록 형성되며, 상기 전자 소자는 상기 노출된 제1 외층 회로 패턴과 전기적으로 연결되는 패키지.
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JP2002344145A (ja) * 2001-05-14 2002-11-29 Matsushita Electric Ind Co Ltd 多層配線基板及びその製造方法

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