KR102262907B1 - 패키지 기판, 패키지, 적층 패키지 및 패키지 기판 제조 방법 - Google Patents

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Abstract

본 발명은 패키지 기판, 패키지, 적층 패키지 및 패키지 기판 제조 방법에 관한 것이다. 본 발명의 실시 예에 따른 패키지 기판은 절연층, 절연층에 형성되는 회로층 및 하부 전극, 상부 전극 및 하부 전극과 상부 전극 사이에 형성되는 유전체층을 포함하며, 하부 전극 및 유전체층은 절연층에 매립되고, 상부 전극은 절연층 상부에 형성되는 캐패시터를 포함한다.

Description

패키지 기판, 패키지, 적층 패키지 및 패키지 기판 제조 방법{PACKAGE SUBSTRATE, PACKAGE, PACKAGE ON PACKAGE AND MAUNFACUTRING METHOD OF PACKAGE SUBSTRATE}
본 발명은 패키지 기판, 패키지, 적층 패키지 및 패키지 기판 제조 방법에 관한 것이다.
반도체 기술의 급속한 발전으로 인하여 반도체 소자가 괄목할만한 성장을 이루고 있다. 이와 함께 반도체 소자 등의 전자 소자를 인쇄회로기판에 미리 실장하여 패키지로 구성하는 SIP(System In Package), CSP(Chip Sized Package), FCP(Flip Chip Package) 등의 반도체 패키지에 대한 개발이 활발히 이루어지고 있다. 또한, 고성능의 스마트폰의 소형화 및 성능 향상을 위하여 제어 소자와 메모리 소자를 하나의 패키지 형태로 구현한 적층 패키지(Package On Package; POP)가 있다. 적층 패키지는 제어 소자와 메모리 소자를 각각 개별적으로 패키징 한 후, 이를 적층하여 연결함으로써 구현할 수 있다.
미국 등록 특허 제 5986209호
본 발명의 일 측면은 신호 잡음의 차폐 효율을 향상시킬 수 있는 패키지 기판, 패키지, 적층 패키지 및 패키지 기판 제조 방법을 제공하는 데 있다.
본 발명의 다른 측면은 두께를 감소시킬 수 있는 패키지 기판, 패키지, 적층 패키지 및 패키지 기판 제조 방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 패키지 기판은 절연층, 절연층에 형성되는 회로층 및 하부 전극, 상부 전극 및 하부 전극과 상부 전극 사이에 형성되는 유전체층을 포함하며, 하부 전극 및 유전체층은 절연층에 매립되고, 상부 전극은 절연층 상부에 형성되는 캐패시터를 포함한다.
절연층은 2층 구조로 제1 절연층 및 제2 절연층을 포함하며, 회로층은 3층 구조로 제1 회로층, 제2 회로층 및 제3 회로층을 포함한다.
본 발명의 다른 실시 예에 따른 패키지는 절연층, 절연층에 형성되는 회로층 및 하부 전극, 상부 전극 및 하부 전극과 상부 전극 사이에 형성되는 유전체층을 포함하며, 하부 전극 및 유전체층은 절연층에 매립되고, 상부 전극은 절연층 상부에 형성되는 캐패시터 및 절연층 상부에 형성되며, 회로층과 전기적으로 연결되는 소자를 포함한다.
본 발명의 또 다른 실시 예에 따른 적층 패키지는 상부 절연층, 상부 절연층에 형성되는 상부 회로층 및 하부 전극, 상부 전극 및 하부 전극과 상부 전극 사이에 형성되는 유전체층을 포함하며, 하부 전극 및 유전체층은 상부 절연층에 매립되고, 상부 전극은 상부 절연층의 상부에 형성되는 제1 캐패시터 및 상부 절연층의 상부에 형성되며, 상부 회로층과 전기적으로 연결되는 제1 소자를 포함하는 제1 패키지, 하부 절연층, 하부 절연층에 형성되는 하부 회로층 및 하부 절연층에 형성되어 하부 회로층과 전기적으로 연결되는 제2 소자를 포함하는 제2 패키지 및 제1 패키지와 제2 패키지 사이에 위치하여 상호 전기적으로 연결하는 접속 단자를 포함한다.
본 발명의 또 다른 실시 예에 따른 패키지 기판 제조 방법은 캐리어 기판을 준비하는 단계, 캐리어 기판의 일부 영역에 유전체층을 형성하는 단계, 유전체층에 하부 전극을 형성하는 단계, 캐리어 기판에 형성되며, 유전체층 및 하부 전극을 매립하는 제1 절연층을 형성하는 단계, 제1 절연층 상에 제1 회로층을 형성하는 단계, 제1 회로층에 제2 절연층을 형성하는 단계, 캐리어 기판을 제거하는 단계 및 제2 절연층, 유전체층 및 제1 절연층에 각각 제2 회로층, 상부 전극 및 제3 회로층을 형성하는 단계를 포함한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 2 내지 도 11은 본 발명의 실시 예에 따른 패키지 기판 제조 방법을 나타낸 예시도이다.
도 12는 본 발명의 실시 예에 따른 패키지를 나타낸 예시도이다.
도 13은 본 발명의 실시 예에 따른 적층 패키지를 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
패키지 기판
도 1은 본 발명의 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 패키지 기판(100)은 제1 절연층(120), 제2 절연층(140), 제1 회로층(130) 내지 제3 회로층(170), 캐패시터(110), 비아(160) 및 솔더 레지스트(180)를 포함한다.
본 발명의 실시 예에 따르면, 제1 절연층(120) 및 제2 절연층(140)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(120) 및 제2 절연층(140)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다. 그러나 본 발명의 실시 예에서 제1 절연층(120) 및 제2 절연층(140)을 형성하는 물질이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 제1 절연층(120) 및 제2 절연층(140)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다.
도 1에 도시된 바에 따르면, 제1 절연층(120)은 제2 절연층(140)의 상부에 형성된다.
본 발명의 실시 예에 따르면, 제1 회로층(130)은 제2 절연층(140)의 상부에 매립되도록 형성된다.
본 발명의 실시 예에 따르면, 제2 회로층(150)은 제2 절연층(140)의 하부에 돌출되도록 형성된다. 본 발명의 실시 예에 따른 제2 회로층(150)은 외부 접속 패드(155)를 포함한다. 외부 접속 패드(155)를 통해서 본 발명의 실시 예에 따른 패키지 기판(100)과 다른 패키지 기판(미도시)이 전기적으로 접속된다.
본 발명의 실시 예에 따르면, 제3 회로층(170)은 제1 절연층(120)의 상부에 돌출되도록 형성된다. 본 발명의 실시 예에 따른 제3 회로층(170)은 본딩 패드(175)를 포함한다. 본딩 패드(175)는 패키지 기판(100) 상부에 소자(미도시)가 실장될 때, 소자(미도시)와 전기적으로 접속되는 구성이다. 예를 들어, 본딩 패드(175)는 소자(미도시)와 와이어 본딩(Wire Bonding) 방식으로 연결될 수 있다.
본 발명의 실시 예에 따른 제1 회로층(130) 내지 제3 회로층(170)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 제1 회로층(130) 내지 제3 회로층(170)은 구리(Cu)로 형성될 수 있다.
또한, 본 발명의 실시 예에 따르면, 제1 회로층(130) 내지 제3 회로층(170) 중에서 한 층은 전원(Power)층이며, 다른 한 층은 접지(Ground)층이 될 수 있다.
본 발명의 실시 예에 따르면, 캐패시터(110)는 3층 구조의 박막 캐패시터이다. 본 발명의 실시 예에 따른 캐패시터(110)는 상부 전극(113), 하부 전극(112) 및 유전체층(111)을 포함한다. 여기서, 유전체층(111)은 상부 전극(113)과 하부 전극(112) 사이에 위치한다.
본 발명의 실시 예에 따른 캐패시터(110)의 상부 전극(113)은 제1 절연층(120) 상부에 형성된다. 즉, 캐패시터(110)의 상부 전극(113)과 제3 회로층(170)은 동일한 층에 형성된다. 또한, 본 발명의 실시 예에 따른 유전체층(111) 및 하부 전극(112)은 제1 절연층(120)에 매립되도록 형성된다.
이와 같이 형성된 캐패시터(110)의 상부 전극(113)은 미도시 되었지만 동일한 층에 형성된 제3 회로층(170)의 일부와 접합된다. 예를 들어, 캐패시터(110)와 접합되는 제3 회로층(170)의 일부는 본딩 패드(175)일 수 있다. 또한, 캐패시터(110)와 접합되는 제3 회로층(170)이 전원층인 경우, 캐패시터(110)의 상부 전극(113)도 전원층의 역할을 수행할 수 있다.
본 발명의 실시 예에 따르면, 비아(160)는 제1 회로층(130) 내지 제3 회로층(170) 및 캐패시터(110) 중 적어도 두 개를 전기적으로 서로 연결한다.
도 1을 참조하면, 본 발명의 실시 예에 따른 비아(160)는 캐패시터(110)의 하부 전극(112)과 제1 회로층(130) 및 제2 회로층(150)을 전기적으로 연결한다. 또한, 비아(160)는 제2 회로층(150)과 제3 회로층(170)을 전기적으로 연결한다. 도 1에는 미도시 되었지만, 비아(160)는 제1 회로층(130)과 제2 회로층(150) 또는 제1 회로층(130)과 제3 회로층(170)을 연결한다.
본 발명의 실시 예에 따르면, 솔더 레지스트(180)는 외부와 접속되는 영역을 제외한 제2 회로층(150), 제3 회로층(170) 및 캐패시터(110)를 둘러싸도록 형성된다. 여기서, 외부와 접속되는 영역은 본딩 패드(175) 및 외부 접속 패드(155)이다.
본 발명의 실시 예에서 패키지 기판(100)이 3층의 절연층과 2층의 회로층으로 형성됨을 예시로 설명하였지만, 이에 한정되는 것은 아니다. 즉, 패키지 기판(100)의 층수는 당업자의 선택에 따라서 다양하게 구현될 수 있다.
패키지 기판의 제조 방법
도 2 내지 도 11은 본 발명의 실시 예에 따른 패키지 기판 제조 방법을 나타낸 예시도이다.
도 2를 참조하면, 캐리어 기판(200)이 제공된다.
본 발명의 실시 예에 따르면, 캐리어 기판(200)은 캐리어 코어(210)에 캐리어 금속층(220)이 형성된 것이다.
본 발명의 실시 예에 따르면, 캐리어 코어(210)는 패키지 기판의 절연층, 회로층 등을 형성할 때 이를 지지하기 위한 것이다. 본 발명의 실시 예에 따른 캐리어 코어(210)는 추후 패키지 기판이 형성되는 중간 단계나 패키지 기판의 형성이 완료된 이후에 제거된다. 본 발명의 실시 예에 따른 캐리어 코어(210)는 절연 재질 또는 금속 재질로 형성되거나, 이들이 적층된 구조로 형성될 수 있다. 그러나 캐리어 코어(210)가 이에 한정되는 것은 아니며, 회로 기판 분야에서 지지 기판으로 사용되고 추후 제거되는 캐리어(Carrier)라면 어떠한 것도 될 수 있다.
본 발명의 실시 예에서, 캐리어 금속층(220)은 구리로 형성된다. 그러나 캐리어 금속층(220)의 재질이 구리로 한정되는 것은 아니며, 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에서, 캐리어 기판(200)이 캐리어 코어(210)와 캐리어 금속층(220)을 모두 포함하는 구조로 설명하고 있으나, 캐리어 코어(210)만으로 구성될 수 있다. 이와 같은 경우, 캐리어 코어(210)에 별도로 캐리어 금속층(220)을 형성함으로써, 본 발명의 실시 예에 따른 캐리어 기판(200)을 준비할 수 있다.
도 3을 참조하면, 캐리어 기판(200)에 유전체층(111)이 형성된다.
본 발명의 실시 예에 따른 유전체층(111)은 캐리어 기판(200)의 캐리어 금속층(220)에 형성된다. 또한, 유전체층(111)은 캐리어 금속층(220)의 일부에 형성된다. 여기서, 유전체층(111)이 형성되는 캐리어 금속층(220)의 일부는 캐패시터(미도시)가 형성될 영역이다. 본 발명의 실시 예에 따르면 유전체층(111)은 유전 재료를 증착 방법 또는 프린팅(Printing) 방법으로 캐리어 금속층(220)에 형성될 수 있다.
도 4를 참조하면, 유전체층(111)에 하부 전극(112)이 형성된다.
본 발명의 실시 예에 따른 하부 전극(112)은 무전해 도금 방법 및 전해 도금 방법을 통해서 형성될 수 있다. 또한, 하부 전극(112)은 구리로 형성된다. 그러나 하부 전극(112)의 재질이 구리로 한정되는 것은 아니며, 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.
도 5를 참조하면, 제1 절연층(120) 및 제1 금속층(131)이 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(120)은 캐리어 금속층(220)에 형성되어, 유전체층(111) 및 하부 전극(112)을 매립하도록 형성된다. 제1 절연층(120)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(120)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다. 그러나 본 발명의 실시 예에서 제1 절연층(120)을 형성하는 물질이 이에 한정되는 것은 아니며, 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다.
본 발명의 실시 예에 따르면, 제1 금속층(131)은 제1 절연층(120)에 형성된다. 본 발명의 실시 예에 따른 제1 금속층(131)은 구리로 형성된다. 그러나 제1 금속층(131)이 구리로 한정되는 것은 아니며, 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다. 제1 금속층(131)은 무전해 도금 방법 및 전해 도금 방법을 통해서 형성될 수 있다. 또는 제1 금속층(131)은 라미네이션(lamination) 방법을 통해서 형성될 수 있다. 본 발명의 실시 예에 따른 제1 금속층(131)을 형성하는 방법은 상술한 방법에 한정되지 않고 회로 기판 분야에서 절연층 상에 금속층을 형성할 수 있는 어떠한 방법으로 적용될 수 있다.
도 6을 참조하면, 제1 회로층(130)이 형성된다.
본 발명의 실시 예에서 제1 회로층(130)은 제1 금속층(도 5의 131)을 패터닝하여 형성된다. 예를 들어, 우선 제1 금속층(도 5의 131)에 에칭 레지스트(미도시)가 형성된다. 에칭 레지스트(미도시)는 제1 금속층(도 5의 131)에서 회로 패턴이 형성될 영역을 보호하고, 제거될 영역에는 개구부가 위치하도록 패터닝된 것이다. 이후, 에칭 레지스트(미도시)의 개구부에 의해 노출된 제1 금속층(도 5의 131)을 제거하고, 에칭 레지스트(미도시)를 제거하여, 제1 회로층(130)이 형성된다.
도 7을 참조하면, 제2 절연층(140) 및 제2 금속층(151)이 형성된다.
본 발명의 실시 예에 따르면, 제2 절연층(140)은 제1 절연층(120) 및 제1 회로층(130)에 형성된다. 본 발명의 실시 예에 따른 제2 절연층(140)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제2 절연층(140)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 그러나 본 발명의 실시 예에서 제2 절연층(140)을 형성하는 물질이 이에 한정되는 것은 아니며, 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다. 본 발명의 실시 예에 따른 제2 절연층(140)은 제1 절연층(120)과 동일한 재질로 형성될 수도 있으며 상이한 재질로도 형성될 수 있다.
본 발명의 실시 예에 따르면, 제2 금속층(151)은 제2 절연층(140)에 형성된다. 본 발명의 실시 예에 따른 제2 금속층(151)은 구리로 형성된다. 그러나 제2 금속층(151)이 구리로 한정되는 것은 아니며, 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다
또한, 본 발명의 실시 예에 따르면 제2 금속층(151)은 라미네이션 방법을 통해서 형성될 수 있다. 그러나 제2 금속층(151)이 형성되는 방법은 상술한 방법에 한정되지 않고 회로 기판 분야에서 절연층 상에 금속층을 형성하는 어떠한 방법도 될 수 있다.
이와 같이 형성된 제2 절연층(140)에 의해서 제1 회로층(130)은 제2 절연층(140)에 매립된다.
도 8을 참조하면, 캐리어 코어(210)가 제거된다.
본 발명의 실시 예에 따르면, 캐리어 코어(도 7의 210)와 캐리어 금속층(220)을 분리함으로써, 캐리어 코어(도 7의 210)가 제거된다.
이때, 제1 절연층(120)에는 캐리어 금속층(220)이 그대로 남아 있게 된다.
도 9를 참조하면, 비아(160)가 형성된다.
본 발명의 실시 예에 따르면 비아(160)는 하부 전극(112), 제1 회로층(130) 및 제2 금속층(151)을 동시에 연결한다. 또한, 비아(160)는 캐리어 금속층(220), 제1 회로층(130) 및 제2 금속층(151)을 동시에 연결한다.
본 발명의 실시 예에 따르면, 우선 제2 금속층(151), 제2 절연층(140), 제1 회로층(130) 및 제1 절연층(120)을 관통하는 비아홀(미도시)을 형성된다. 이때 비아홀(미도시)이 형성되는 위치에 따라 비아홀(미도시)의 바닥면이 캐리어 금속층(220)이나 하부 전극(112)이 된다.
이후, 비아홀(미도시)을 전도성 물질로 채움으로써, 비아(160)가 형성된다. 예를 들어, 비아(160)는 프린팅(Printing) 방법으로 비아홀(미도시)에 전도성 페이스트가 채워 형성될 수 있다. 또는, 비아(160)는 무전해 도금 방법 및 전해 도금 방법으로 비아홀(미도시)에 전도성 금속을 채워 형성될 수 있다.
본 발명의 실시 예에서 비아(160)는 구리로 형성된다. 그러나 비아(160)의 재질이 구리로 한정되는 것은 아니며, 회로 기판 분야에서 공지된 전도성 물질 중 어느 것도 될 수 있다.
본 발명의 실시 예에 따르면, 비아(160)가 형성될 때 캐리어 금속층(220)에 제1 도금층(171)이 형성된다. 또한, 제2 금속층(151)에 제2 도금층(152)이 형성된다. 본 발명의 실시 예에 따른 제1 도금층(171) 및 제2 도금층(152)은 비아(160)가 형성된 이후에 별도의 공정을 통해서 형성될 수 있다. 또는 본 발명의 실시 예에 따른 제1 도금층(171)은 및 제2 도금층(152)은 비아(160) 형성을 위한 무전해 도금 공정 및 전해 도금 공정을 통해서 비아(160)와 동시에 형성될 수 있다.
본 발명의 실시 예에서, 비아(160)가 제1 절연층(120) 및 제2 절연층(140)이 모두 적층된 이후에 형성됨을 설명하였지만, 이와 같은 순서에 한정되지 않는다. 즉, 본 발명의 실시 예에 따른 비아(160)는 당업자의 선택에 의해서 각 절연층에 비아가 별도로 형성되어 서로 적층된 구조인 스택(Stack) 비아 형태로 형성될 수 있다. 또는 비아(160)가 다수개가 형성되는 경우, 스택 비아의 구조와 제1 절연층(120)과 제2 절연층(140)에 한번에 형성되는 관통 비아의 구조를 모두 포함할 수 있다.
도 10을 참조하면, 제2 회로층(150), 제3 회로층(170) 및 상부 전극(113)이 형성된다.
본 발명의 실시 예에서 제2 회로층(150)은 제2 금속층(151) 및 제2 도금층(152)을 패터닝하여 형성된다. 또한, 제3 회로층(170) 및 상부 전극(113)은 캐리어 금속층(220) 및 제1 도금층(171)을 패터닝하여 형성된다. 예를 들어, 우선 제1 도금층(171) 및 제2 도금층(152)에 개구부가 형성된 에칭 레지스트(미도시)가 형성된다. 에칭 레지스트(미도시)는 제2 회로층(150) 및 제3 회로층(170)의 회로 패턴과 상부 전극(113)이 형성될 영역을 보호하고, 제거될 영역은 개구부가 위치하도록 패터닝 된 것이다. 이후, 에칭 레지스트(미도시)의 개구부에 의해 노출된 제2 금속층(151) 및 제2 도금층(152)을 제거하고, 에칭 레지스트(미도시)를 제거함으로써, 제2 회로층(150)이 형성된다. 또한, 에칭 레지스트(미도시)의 개구부에 의해 노출된 캐리어 금속층(220) 및 제1 도금층(171)을 제거하고, 에칭 레지스트(미도시)를 제거함으로써, 제3 회로층(170) 및 상부 전극(113)이 형성된다. 이와 같은 과정을 통해서 본 발명의 실시 예에 따른 캐패시터(110)가 형성된다.
본 발명의 실시 예에 따른 캐패시터(110)는 하부 전극(112), 유전체층(111) 및 상부 전극(113)을 포함한다. 여기서, 하부 전극(112) 및 유전체층(111)은 제1 절연층(120)에 매립된다. 그리고 상부 전극(113)만 제1 절연층(120)에서 돌출되어 제3 회로층(170)과 동일한 층에 형성된다.
본 발명의 실시 예에 따르면, 캐패시터(110)는 패키지 기판(100)을 형성하는 공정으로 형성되는 것으로, 패키지 기판(110)이 형성될 때, 동시에 형성된다. 따라서, 기판에 외부의 캐패시터를 내장하기 위한 캐비티를 형성하는 공정이 생략된다. 즉, 본 발명의 실시 예에 따른 패키지 기판(100)은 공정 수 및 공정 시간을 단축할 수 있다.
또한, 캐리어 기판을 사용하여 매립 패턴(제1 회로층) 구현이 가능하므로 미세 피치(Pitch)를 갖는 패턴 형성이 용이하고 패키지 기판(100)의 두께를 감소시킬 수 있다. 패키지 기판(100)의 두께를 감소시킬 수 있으므로, 적층 패키지에서 메모리 소자가 실장되는 패키지의 기판으로 적용할 수 있다.
도 11을 참조하면, 솔더 레지스트(180)가 형성된다.
본 발명의 실시 예에 따른 솔더 레지스트(180)는 외부와 연결되는 영역을 제외하고 제1 절연층(120), 제2 절연층(140), 제2 회로층(150), 제3 회로층(170) 및 캐패시터(110)를 둘러싸도록 형성된다. 솔더 레지스트(180)는 외부 환경으로부터 패키지 기판(100)을 보호하기 위해 형성된다.
본 발명의 실시 예에 따른 패키지 기판의 제조 방법에서 패키지 기판이 캐리어 기판의 일면에 형성되는 것을 예시로 하여 도시 및 설명하였지만, 이에 한정되는 것은 아니다. 즉, 본 발명의 실시 예에 따른 패키지 기판은 캐리어 기판의 양면에 동시에 형성될 수 있다. 이와 같이 패키지 기판이 캐리어 기판의 양면에 형성되는 경우 2개의 패키지 기판이 동시에 형성된다.
패키지
도 12는 본 발명의 실시 예에 따른 패키지를 나타낸 예시도이다.
도 12를 참조하면, 본 발명의 실시 예에 따른 패키지(400)는 패키지 기판(300), 소자(391) 및 몰딩부(392)를 포함한다.
본 발명의 실시 예에 따른 패키지 기판(300)은 제1 절연층(320), 제2 절연층(340), 제1 회로층(330) 내지 제3 회로층(370), 캐패시터(310), 비아(360) 및 솔더 레지스트(380)를 포함한다.
본 발명의 실시 예에 따르면, 제1 절연층(320) 및 제2 절연층(340)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(320) 및 제2 절연층(340)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 그러나 본 발명의 실시 예에서 제1 절연층(320) 및 제2 절연층(340)을 형성하는 물질이 이에 한정되는 것은 아니며, 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다.
도 12에 도시된 바에 따르면, 제1 절연층(320)은 제2 절연층(340) 상부에 형성된다.
본 발명의 실시 예에 따르면, 제1 회로층(330)은 제2 절연층(340)의 상부에 매립되도록 형성된다.
본 발명의 실시 예에 따르면, 제2 회로층(350)은 제2 절연층(340)의 하부에 돌출되도록 형성된다. 본 발명의 실시 예에서, 제2 회로층(350)은 외부 접속 패드(355)를 포함한다. 외부 접속 패드(355)를 통해서 본 발명의 실시 예에 따른 패키지 기판(300)과 다른 패키지 기판(미도시)이 전기적으로 접속된다.
본 발명의 실시 예에 따르면, 제3 회로층(370)은 제1 절연층(320)의 상부에 돌출되도록 형성된다. 본 발명의 실시 예에 따른 제3 회로층(370)은 본딩 패드(375)를 포함한다. 본딩 패드(375)는 패키지 기판(300) 상부에 소자(미도시)가 실장될 때, 소자(미도시)와 전기적으로 접속된다. 예를 들어, 본딩 패드(375)는 소자(미도시)와 와이어 본딩(Wire Bonding) 방식으로 연결될 수 있다.
본 발명의 실시 예에 따른 제1 회로층(330) 내지 제3 회로층(370)은 전도성 물질로 형성된다. 예를 들어, 제1 회로층(330) 내지 제3 회로층(370)은 구리(Cu)로 형성된다. 그러나 제1 회로층(330) 내지 제3 회로층(370)을 형성하는 물질은 구리로 한정되는 것은 아니며 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.
또한, 본 발명의 실시 예에 따르면, 제1 회로층(330) 내지 제3 회로층(370) 중에서 한 층은 전원(Power)층이 될 수 있으며, 다른 한 층은 접지(Ground)층이 될 수 있다.
본 발명의 실시 예에 따르면, 캐패시터(310)는 3층 구조의 박막 캐패시터이다. 본 발명의 실시 예에 따른 캐패시터(310)는 상부 전극(313), 하부 전극(312) 및 유전체층(311)을 포함한다. 여기서 유전체층(311)은 상부 전극(313)과 하부 전극(312) 사이에 위치한다.
본 발명의 실시 예에 따른 캐패시터(310)의 상부 전극(313)은 제1 절연층(320) 상부에 형성된다. 즉, 캐패시터(310)의 상부 전극(313)과 제3 회로층(370)은 동일한 층에 형성된다. 또한, 유전체층(311) 및 하부 전극(312)은 제1 절연층(320)에 매립된다.
본 발명의 실시 예에 따르면, 이와 같이 형성된 캐패시터(310)의 상부 전극(313)은 동일한 층에 형성된 제3 회로층(370)의 일부와 접합된다. 예를 들어, 캐패시터(310)와 접합되는 제3 회로층(370)의 일부는 본딩 패드(375)일 수 있다. 또한, 캐패시터(310)와 접합되는 제3 회로층(370)이 전원층인 경우, 캐패시터(310)의 상부 전극(313)도 전원층의 역할을 수행할 수 있다.
본 발명의 실시 예에 따르면, 비아(360)는 제1 회로층(330) 내지 제3 회로층(370) 및 캐패시터(310) 중 적어도 두 개를 전기적으로 서로 연결한다.
도 12를 참조하면, 본 발명으의 실시 예에 따른 비아(360)는 캐패시터(310)의 하부 전극(312)과 제1 회로층(330) 및 제2 회로층(350)을 전기적으로 연결한다. 또한, 비아(360)는 제2 회로층(350)과 제3 회로층(370)을 전기적으로 연결한다. 도 12에는 미도시 되었지만, 비아(360)는 제1 회로층(330)과 제2 회로층(350) 또는 제1 회로층(330)과 제3 회로층(370)을 연결할 수 있다.
본 발명의 실시 예에 따르면, 솔더 레지스트(380)는 외부와 접속되는 영역을 제외한 제2 회로층(350), 제3 회로층(370) 및 캐패시터(310)를 둘러싸도록 형성된다. 여기서, 외부와 접속되는 영역은 본딩 패드(375) 및 외부 접속 패드(355)이다.
본 발명의 실시 예에 따르면 소자(391)는 메모리(Memory) 소자이다. 그러나 소자(391)의 종류가 메모리 소자로 한정되는 것은 아니며, 패키지에 적용되는 소자의 종류 중 어느 것도 될 수 있다. 본 발명의 실시 예에 따른 소자(391)는 솔더 레지스트(380) 상부에 형성된다. 이때, 소자(391)는 캐패시터(310) 상부에 위치한다. 또한 소자(391)는 제2 회로층(350)의 본딩 패드(375)와 전기적으로 연결된다. 예를 들어, 소자(391)와 본딩 패드(375)는 와이어 본딩(Wire Bonding) 방식으로 전기적으로 접속된다.
본 발명의 실시 예에 따르면 소자(391)의 신호는 와이어를 통해서 본딩 패드(375)로 전송되고, 본딩 패드(375)에 접합된 상부 전극(313)으로 전송된다. 즉, 소자(391)와 캐패시터(310) 간의 신호 전송 거리가 단축된다. 이와 같이 소자(391)와 캐패시터(310) 간의 신호 전송 거리 단축으로 잡음(Noise) 차폐 효과가 향상될 수 있다.
본 발명의 실시 예에 따르면, 몰딩부(392)는 패키지 기판(300)과 소자(391)를 둘러싸도록 형성된다. 몰딩부(392)는 패키지 기판(300) 및 소자(391)를 외부 환경으로부터 보호하기 위해 형성된다. 예를 들어, 몰딩부(392)는 EMC(Epoxy Molding compound)로 형성될 수 있다. 그러나 몰딩부(392)의 재질이 EMC로 한정되는 것은 아니며, 패키지 분야에서 사용되는 몰딩재라면 어떠한 종류도 적용 가능하다.
본 발명의 실시 예에서 패키지(400)에 적용되는 패키지 기판(300)이 3층의 절연층과 2층의 회로층으로 형성됨을 예시로 설명하였다. 그러나 패키지(400)에 적용되는 패키지 기판(300)의 층수는 이에 한정되는 것은 아니며, 당업자의 선택에 따라서 다양하게 구현될 수 있다.
적층 패키지
도 13은 본 발명의 실시 예에 따른 적층 패키지(900)를 나타낸 예시도이다.
도 13을 참조하면, 본 발명의 실시 예에 따른 적층 패키지(900)는 제1 패키지(600), 제2 패키지(700) 및 접속 단자(800)를 포함한다. 또한, 적층 패키지(900)는 제1 패키지(600)와 제2 패키지(700)가 적층된 구조이다. 예를 들어, 제2 패키지(700) 상에 제1 패키지(600)가 적층된다.
본 발명의 실시 예에 따른 제1 패키지(600)는 제1 패키지 기판(500), 제1 소자(591) 및 제1 몰딩부(592)를 포함한다.
본 발명의 실시 예에 따른 제1 패키지 기판(500)은 제1 상부 절연층(520), 제2 상부 절연층(540), 제1 상부 회로층(530) 내지 제3 상부 회로층(570), 제1 캐패시터(510), 제1 비아(560) 및 제1 솔더 레지스트(580)를 포함한다.
본 발명의 실시 예에 따르면, 제1 상부 절연층(520) 및 제2 상부 절연층(540)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 상부 절연층(520) 및 제2 상부 절연층(540)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 그러나 본 발명의 실시 예에서 제1 상부 절연층(520) 및 제2 상부 절연층(540)을 형성하는 물질이 이에 한정되는 것은 아니며, 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다.
도 13에 도시된 바에 따르면, 제1 상부 절연층(520)은 제2 상부 절연층(540)의 상부에 형성된다.
본 발명의 실시 예에 따르면, 제1 상부 회로층(530)은 제2 상부 절연층(540)의 상부에 매립되도록 형성된다.
본 발명의 실시 예에 따르면, 제2 상부 회로층(550)은 제2 상부 절연층(540)의 하부에 돌출되도록 형성된다. 또한, 본 발명의 실시 예에서, 제2 상부 회로층(550)은 제1 외부 접속 패드(555)를 포함한다.
본 발명의 실시 예에 따르면, 제3 상부 회로층(570)은 제1 상부 절연층(520)의 상부에 돌출되도록 형성된다. 또한, 본 발명의 실시 예에서, 제3 상부 회로층(570)은 본딩 패드(575)를 포함한다. 본딩 패드(575)는 패키지 기판(100) 상부에 소자(미도시)가 실장될 때, 소자(미도시)와 전기적으로 접속되는 구성이다. 예를 들어, 본딩 패드(575)는 소자(미도시)와 와이어 본딩(Wire Bonding) 방식으로 연결될 수 있다.
본 발명의 실시 예에 따른 제1 상부 회로층(530) 내지 제3 상부 회로층(570)은 전도성 물질로 형성된다. 예를 들어, 제1 상부 회로층(530) 내지 제3 상부 회로층(570)은 구리(Cu)로 형성된다. 그러나 제1 상부 회로층(530) 내지 제3 상부 회로층(570)을 형성하는 물질은 구리로 한정되는 것은 아니며, 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.
또한, 본 발명의 실시 예에 따르면, 제1 상부 회로층(530) 내지 제3 상부 회로층(570) 중에서 한 층은 전원(Power)층이 될 수 있으며, 다른 한 층은 접지(Ground)층이 될 수 있다.
본 발명의 실시 예에 따르면, 제1 캐패시터(510)는 3층 구조의 박막 캐패시터이다. 본 발명의 실시 예에 따른 제1 캐패시터(510)는 제1 상부 전극(513), 제1 하부 전극(512) 및 제1 유전체층(511)을 포함한다. 여기서 제1 유전체층(511)은 제1 상부 전극(513)과 제1 하부 전극(512) 사이에 위치한다.
본 발명의 실시 예에 따른 제1 캐패시터(510)의 제1 상부 전극(513)은 제1 상부 절연층(520)의 상부에 형성된다. 즉, 제1 캐패시터(510)의 제1 상부 전극(513)과 제3 상부 회로층(570)은 동일한 층에 형성된다. 또한, 제1 유전체층(511) 및 제1 하부 전극(512)은 제1 상부 절연층(520)에 매립되도록 형성된다.
이와 같은 본 발명의 실시 예에 따른 제1 상부 전극(513)은 동일한 층에 형성된 제3 상부 회로층(570)의 일부와 접합된다. 예를 들어, 제1 캐패시터(510)와 접합되는 제3 상부 회로층(570)의 일부는 본딩 패드(575)일 수 있다. 또한, 제1 캐패시터(510)와 접합되는 제3 상부 회로층(570)이 전원층인 경우, 제1 캐패시터(510)의 제1 상부 전극(513)도 전원층의 역할을 수행할 수 있다.
본 발명의 실시 예에 따르면, 비아(560)는 제1 상부 회로층(530) 내지 제3 상부 회로층(570) 및 제1 캐패시터(510) 중 적어도 두 개를 상호 전기적으로 연결한다.
도 13을 참조하면, 본 발명의 실시 예에 따른 비아(560)는 제1 캐패시터(510)의 제1 하부 전극(512)과 제1 상부 회로층(530) 및 제2 상부 회로층(550)을 전기적으로 연결한다. 또한, 비아(560)는 제2 상부 회로층(550)과 제3 상부 회로층(570)을 전기적으로 연결한다. 도 13에는 미도시 되었지만, 비아(560)는 제1 상부 회로층(530)과 제2 상부 회로층(550) 또는 제1 상부 회로층(530)과 제3 상부 회로층(570)을 연결할 수 있다.
본 발명의 실시 예에 따르면, 제1 솔더 레지스트(580)는 외부와 접속되는 영역을 제외한 제2 상부 회로층(550), 제3 상부 회로층(570) 및 제1 캐패시터(510)를 둘러싸도록 형성된다. 여기서, 외부와 접속되는 영역은 본딩 패드(575) 및 제1 외부 접속 패드(555)이다.
본 발명의 실시 예에 따르면 제1 소자(591)는 메모리(Memory) 소자이다. 본 발명의 실시 예에 따른 제1 소자(591)는 제1 솔더 레지스트(580) 상부에 형성된다. 이때, 제1 소자(591)는 제1 캐패시터(510) 상부에 위치한다. 또한, 본 발명의 실시 예에 따른 제1 소자(591)는 제2 상부 회로층(550)의 본딩 패드(575)와 전기적으로 연결된다. 예를 들어, 제1 소자(591)와 본딩 패드(575)는 와이어 본딩(Wire Bonding) 방식으로 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따르면 제1 소자(591)의 신호는 와이어를 통해서 본딩 패드(575)로 전송되고, 본딩 패드(575)에 접합된 제1 상부 전극(513)으로 전송된다. 즉, 제1 소자(591)와 제1 캐패시터(510) 간의 신호 전송 거리가 단축된다. 또한, 본 발명의 실시 예에 따르면, 제1 소자(591)와 제1 캐패시터(510) 간의 신호 전송 거리 단축으로 잡음(Noise) 차폐 효과가 향상될 수 있다.
본 발명의 실시 예에 따른 몰딩부(592)는 제1 패키지 기판(500)과 제1 소자(591)를 둘러싸도록 형성된다. 몰딩부(592)는 제1 패키지 기판(500) 및 제1 소자(591)를 외부 환경으로부터 보호하기 위해 형성된다. 예를 들어, 몰딩부(592)는 EMC(Epoxy Molding compound)로 형성될 수 있다. 그러나 몰딩부(592)의 재질이 EMC로 한정되는 것은 아니며, 패키지 분야에서 사용되는 몰딩재라면 어떠한 종류도 적용 가능하다.
본 발명의 실시 예에서 패키지(400)에 적용되는 제1 패키지 기판(500)이 3층의 절연층과 2층의 회로층으로 형성됨을 예시로 설명하였다. 그러나 제1 패키지 기판(500)의 층수는 이에 한정되는 것은 아니며, 층수는 당업자의 선택에 따라서 다양하게 구현될 수 있다.
본 발명의 실시 예에 따르면, 제2 패키지(700)는 제2 패키지 기판(710), 제2 소자(720) 및 제2 몰딩부(730)를 포함한다.
본 발명의 실시 예에 따르면, 제2 패키지 기판(710)은 한 층 이상의 하부 절연층(미도시) 및 하부 회로층(미도시)을 포함한다.
본 발명의 실시 예에 따르면, 하부 절연층은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다. 또한, 본 발명의 실시 예에 따른 하부 절연층은 한 층 이상으로 형성될 수 있다.
본 발명의 실시 예에 따르면, 하부 회로층은 하부 절연층에 한층 이상으로 형성된다. 본 발명의 실시 예에 따른 하부 회로층의 재질은 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에 따른 하부 회로층은 제2 소자(720)와 전기적으로 연결된다. 이때, 하부 회로층과 제2 소자(720)는 와이어(Wire) 또는 솔더볼(Solder Ball) 등을 통해서 상호 전기적으로 연결될 수 있다. 또한, 본 발명의 실시 예에 따르면, 하부 회로층의 최외층에는 외부 접속 패드(미도시)가 형성된다. 본 발명의 실시 예에 따른 제2 패키지(700)는 제2 패키지 기판(710)의 외부 접속 패드를 통해서 제1 패키지(600)와 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따르면, 제2 소자(720)는 제어(Application Process) 소자이다. 본 발명의 실시 예에 따르면, 제2 소자(720)는 제2 패키지 기판(710)의 상부에 위치한다.
도 13에서는 미도시 되었지만, 제2 패키지 기판(710)의 내부 또는 외부에 제2 캐패시터(미도시)가 배치된다. 제2 캐패시터는 패키지 분야에서 사용되는 캐패시터의 종류 중에서 어느 것도 적용될 수 있다. 제2 캐패시터는 하부 회로층을 통해서 제2 소자(720)와 연결될 수 있다. 이와 같은 제2 캐패시터는 제2 소자(720)의 신호 전달 신뢰성을 위한 잡음(Noise)을 차폐하는 역할을 수행할 수 있다.
또한, 본 발명의 실시 예에 따르면, 외부와 접속되는 영역을 제외한 하부 절연층, 하부 회로층을 둘러싸도록 제2 솔더 레지스트(미도시)가 형성된다. 여기서, 외부와 접속되는 영역은 제2 소자(720)와 연결되는 하부 회로층의 일부 및 제1 패키지(600)와 연결되는 영역이 될 수 있다.
본 발명의 실시 예에 따르면, 제2 몰딩부(730)는 제2 패키지 기판(710) 및 제2 소자(720)를 둘러싸도록 형성된다. 제2 몰딩부(730)는 제2 패키지 기판(710) 및 제2 소자(720)를 외부 환경으로부터 보호하기 위해 형성된다. 예를 들어, 제2 몰딩부(730)는 EMC(Epoxy Molding compound)로 형성된다. 그러나 제2 몰딩부(730)의 재질이 EMC로 한정되는 것은 아니며 패키지 분야에서 사용되는 몰딩재 중에서 어떠한 종류도 적용 가능하다. 또한, 제2 캐패시터가 제2 패키지 기판(710)의 외부에 형성되는 경우, 제2 몰딩부(730)는 제2 캐패시터를 덮어 보호하도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 접속 단자(800)는 제1 패키지(600)와 제2 패키지(700)를 전기적으로 연결한다. 본 발명의 실시 예에서, 접속 단자(800)는 제1 패키지(600)와 제2 패키지(700) 사이에 위치한다. 즉, 접속 단자(800)는 제2 몰딩부(730)를 관통하도록 형성된다. 이에, 접속 단자(800)의 상부는 제1 패키지(600)의 제1 외부 접속 패드(555)와 접합되며, 하부는 제2 패키지(700)의 제2 외부 접속 패드(미도시)와 접합된다.
본 발명의 실시 예에 따른 적층 패키지(900)에서 메모리 소자가 실장되는 제1 패키지(600)에 도 1에 따른 패키지 기판(100)을 적용하였다. 도 1의 패키지 기판(100)은 도 2 내지 도 11에 따라 형성됨으로써, 얇은 두께로 형성 가능하며 동시에 박막 캐패시터를 내장한다. 따라서, 본 발명의 실시 예에 따른 적층 패키지(900)는 메모리 소자가 실장되는 제1 패키지(600)와 제어 소자가 실장되는 제2 패키지(700)에 각각 캐패시터가 실장 됨으로써, 신호 잡음을 차폐하는 효과가 향상될 수 있다.
또한, 본 발명의 실시 예에 따른 적층 패키지(900)를 설명하면서, 제1 소자(591)는 메모리 소자이며, 제2 소자(720)은 제어 소자로 구분하였다. 그러나, 제1 소자(591)과 제2 소자(720)의 종류가 이에 한정되는 것은 아니며, 패키지에 적용되는 어떠한 소자도 될 수 있다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100, 300: 패키지 기판
110, 310: 캐패시터
111, 311: 유전체층
112, 312: 하부 전극
113, 313: 상부 전극
155, 355: 외부 접속 패드
120, 320: 제1 절연층
130, 330: 제1 회로층
131: 제1 금속층
140, 340: 제2 절연층
150, 350: 제2 회로층
151: 제2 금속층
152: 제2 도금층
160, 360, 560: 비아
170, 370: 제3 회로층
171: 제1 도금층
175, 375, 575: 본딩 패드
180, 380: 솔더 레지스트
200: 캐리어 기판
210: 캐리어 코어
220: 캐리어 금속층
391: 소자
392: 몰딩부
400: 패키지
500: 제1 패키지 기판
510: 제1 캐패시터
511: 제1 유전체층
512: 제1 하부 전극
513: 제1 상부 전극
520: 제1 상부 절연층
530: 제1 상부 회로층
540: 제2 상부 절연층
550: 제2 상부 회로층
555: 제1 외부 접속 패드
570: 제3 상부 회로층
580: 제1 솔더 레지스트
591: 제1 소자
592: 제2 몰딩부
600: 제1 패키지
700: 제2 패키지
710: 제2 패키지 기판
720: 제2 소자
730: 제2 몰딩부
800: 접속 단자
900: 적층 패키지

Claims (40)

  1. 절연층;
    상기 절연층에 형성되는 회로층; 및
    하부 전극, 상부 전극 및 하부 전극과 상부 전극 사이에 형성되는 유전체층을 포함하며, 상기 하부 전극 및 유전체층은 상기 절연층 내에 매립되는 캐패시터; 를 포함하며,
    상기 절연층은 상기 유전체층의 측면을 덮고,
    상기 절연층의 두께는 상기 유전체층의 두께보다 두꺼우며,
    상기 상부 전극은 상기 절연층의 표면으로부터 돌출되는 패키지 기판.
  2. 청구항 1에 있어서,
    상기 절연층은 2층 구조로 제1 절연층 및 제2 절연층을 포함하며, 상기 회로층은 3층 구조로 제1 회로층, 제2 회로층 및 제3 회로층을 포함하는 패키지 기판.
  3. 청구항 2에 있어서,
    상기 제1 회로층 내지 제3 회로층 중 한 층은 상기 캐패시터의 상부 전극과 동일한 층에 형성되는 패키지 기판.
  4. 청구항 2에 있어서,
    상기 제1 회로층 내지 제3 회로층 중 한 층은 상기 제1 절연층의 상부에 매립되도록 형성되는 패키지 기판.
  5. 청구항 2에 있어서,
    상기 제1 회로층은 상기 제2 절연층 상부에 매립되도록 형성되고, 상기 제2 회로층은 상기 제2 절연층의 하부에 형성되며, 상기 제3 회로층은 상기 제1 절연층 상부에 형성되는 패키지 기판.
  6. 청구항 2에 있어서,
    상기 제1 회로층 내지 제3 회로층 중 한 층은 접지층(Ground layer)이며, 다른 한 층은 전원층(Power layer)인 패키지 기판.
  7. 청구항 2에 있어서,
    상기 제1 회로층 내지 제3 회로층 중 적어도 한 층과 상기 캐패시터를 전기적으로 연결하는 비아를 더 포함하는 패키지 기판.
  8. 청구항 1에 있어서,
    상기 회로층의 일부는 상기 캐패시터의 상부 전극과 접합되는 패키지 기판.
  9. 청구항 1에 있어서,
    외부와 연결되는 영역을 제외하고, 상기 절연층, 회로층 및 캐패시터를 둘러싸도록 형성되는 솔더 레지스트를 더 포함하는 패키지 기판.
  10. 절연층;
    상기 절연층에 형성되는 회로층; 및
    하부 전극, 상부 전극 및 하부 전극과 상부 전극 사이에 형성되는 유전체층을 포함하며, 상기 하부 전극 및 유전체층은 상기 절연층 내에 매립되는 캐패시터; 및
    상기 절연층 상부에 형성되며, 상기 회로층과 전기적으로 연결되는 소자; 를 포함하며,
    상기 절연층은 상기 유전체층의 측면을 덮고,
    상기 절연층의 두께는 상기 유전체층의 두께보다 두꺼우며,
    상기 상부 전극의 상면은 상기 절연층의 상면과 단차를 갖는 패키지.
  11. 청구항 10에 있어서,
    상기 절연층은 2층 구조로 제1 절연층 및 제2 절연층을 포함하며, 상기 회로층은 3층 구조로 제1 회로층, 제2 회로층 및 제3 회로층을 포함하는 패키지.
  12. 청구항 11에 있어서,
    상기 제1 회로층 내지 제3 회로층 중 한 층은 상기 캐패시터의 상부 전극과 동일한 층에 형성되는 패키지.
  13. 청구항 11에 있어서,
    상기 제1 회로층 내지 제3 회로층 중 한 층은 상기 제1 절연층의 상부에 매립되도록 형성되는 패키지.
  14. 청구항 11에 있어서,
    상기 제1 회로층은 상기 제2 절연층 상부에 매립되도록 형성되고, 상기 제2 회로층은 상기 제2 절연층의 하부에 형성되며, 상기 제3 회로층은 상기 제1 절연층 상부에 형성되는 패키지.
  15. 청구항 11에 있어서,
    상기 제1 회로층 내지 제3 회로층 중 한 층은 접지층(Ground layer)이며, 다른 한 층은 전원층(Power layer)인 패키지.
  16. 청구항 10에 있어서,
    상기 회로층과 상기 캐패시터를 전기적으로 연결하는 비아를 더 포함하는 패키지.
  17. 청구항 10에 있어서,
    상기 회로층의 일부는 상기 캐패시터의 상부 전극과 접합되는 패키지.
  18. 청구항 10에 있어서,
    외부와 연결되는 영역을 제외하고, 상기 절연층, 회로층 및 캐패시터를 둘러싸도록 형성되는 솔더 레지스트를 더 포함하는 패키지.
  19. 청구항 10에 있어서,
    상기 소자와 회로층은 와이어(Wire)로 연결되는 패키지.
  20. 청구항 10에 있어서,
    상기 절연층, 회로층, 캐패시터 및 소자를 둘러싸도록 형성되는 몰딩부를 더 포함하는 패키지.
  21. 상부 절연층, 상기 상부 절연층에 형성되는 상부 회로층 및 하부 전극, 상부 전극 및 하부 전극과 상부 전극 사이에 형성되는 유전체층을 포함하며, 상기 하부 전극 및 유전체층은 상기 상부 절연층 내에 매립되는 제1 캐패시터 및 상기 상부 절연층의 상부에 형성되며, 상기 상부 회로층과 전기적으로 연결되는 제1 소자를 포함하는 제1 패키지;
    하부 절연층, 상기 하부 절연층에 형성되는 하부 회로층 및 상기 하부 절연층에 형성되어 상기 하부 회로층과 전기적으로 연결되는 제2 소자를 포함하는 제2 패키지; 및
    상기 제1 패키지와 상기 제2 패키지 사이에 위치하여 상호 전기적으로 연결하는 접속 단자; 를 포함하며,
    상기 상부 절연층은 상기 유전체층의 측면을 덮고,
    상기 상부 절연층의 두께는 상기 유전체층의 두께보다 두꺼우며,
    상기 제1 캐패시터의 적어도 일부는 상기 상부 절연층의 상면으로부터 돌출되는 적층 패키지.
  22. 청구항 21에 있어서,
    상기 상부 절연층은 2층 구조로 제1 상부 절연층 및 제2 상부 절연층을 포함하며, 상기 상부 회로층은 3층 구조로 제1 상부 회로층, 제2 상부 회로층 및 제3 상부 회로층을 포함하는 적층 패키지.
  23. 청구항 22에 있어서,
    상기 제1 상부 회로층 내지 제3 상부 회로층 중 한 층은 상기 제1 캐패시터의 상부 전극과 동일한 층에 형성되는 적층 패키지.
  24. 청구항 22에 있어서,
    상기 제1 상부 회로층 내지 제3 상부 회로층 중 한 층은 상기 제1 상부 절연층의 상부에 매립되도록 형성되는 적층 패키지.
  25. 청구항 22에 있어서,
    상기 제1 상부 회로층은 상기 제2 상부 절연층의 상부에 매립되도록 형성되고, 상기 제2 상부 회로층은 상기 제2 상부 절연층의 하부에 형성되며, 상기 제3 상부 회로층은 상기 제1 상부 절연층의 상부에 형성되는 적층 패키지.
  26. 청구항 22에 있어서,
    상기 제1 상부 회로층 내지 제3 상부 회로층 중 한 층은 접지층(Ground layer)이며, 다른 한 층은 전원층(Power layer)인 적층 패키지.
  27. 청구항 21에 있어서,
    상기 상부 회로층과 상기 제1 캐패시터를 전기적으로 연결하는 비아를 더 포함하는 적층 패키지.
  28. 청구항 21에 있어서,
    상기 상부 회로층의 일부는 상기 제1 캐패시터의 상부 전극과 접합되는 적층 패키지.
  29. 청구항 21에 있어서,
    외부와 연결되는 영역을 제외하고, 상기 상부 절연층, 상부 회로층 및 제1 캐패시터를 둘러싸도록 형성되는 제1 솔더 레지스트를 더 포함하는 적층 패키지.
  30. 청구항 21에 있어서,
    상기 제1 소자와 상부 회로층은 와이어(Wire)로 연결되는 적층 패키지.
  31. 청구항 21에 있어서,
    상기 제1 패키지는 상기 상부 절연층, 상부 회로층, 제1 캐패시터 및 제1 소자를 둘러싸도록 형성된 제1 몰딩부를 더 포함하는 적층 패키지.
  32. 청구항 21에 있어서,
    상기 제2 패키지는 상기 하부 절연층에 형성되는 제2 캐패시터를 더 포함하는 적층 패키지.
  33. 청구항 21에 있어서,
    상기 제2 패키지는 상기 하부 절연층, 하부 회로층, 제2 캐패시터를 둘러싸도록 형성되는 제2 솔더 레지스트를 더 포함하는 적층 패키지.
  34. 청구항 21에 있어서,
    상기 제2 패키지는 상기 하부 절연층, 하부 회로층, 제2 캐패시터 및 제2 소자를 둘러싸도록 형성된 제2 몰딩부를 더 포함하는 적층 패키지.
  35. 캐리어 기판을 준비하는 단계;
    캐리어 기판의 일부 영역에 유전체층을 형성하는 단계;
    상기 유전체층에 하부 전극을 형성하는 단계;
    상기 캐리어 기판에 형성되며, 상기 유전체층 및 하부 전극을 매립하며, 상기 유전체층 및 하부 전극 각각의 측면을 덮는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 제1 회로층을 형성하는 단계;
    상기 제1 회로층에 제2 절연층을 형성하는 단계;
    상기 캐리어 기판을 제거하는 단계; 및
    상기 제2 절연층, 유전체층 및 상기 제1 절연층에 각각 제2 회로층, 상부 전극 및 제3 회로층을 형성하는 단계;
    를 포함하고,
    상기 제1 절연층의 두께는 상기 유전체층의 두께보다 두꺼우며,
    상기 상부 전극의 상면은, 상기 제1 절연층의 상면과 단차를 가지고, 상기 제1 절연층의 상면으로부터 돌출되는 패키지 기판 제조 방법.
  36. 청구항 35에 있어서,
    상기 제1 회로층을 형성하는 단계에서,
    상기 하부 전극과 제1 회로층을 전기적으로 연결하는 비아를 형성하는 단계를 더 포함하는 패키지 기판 제조 방법.
  37. 청구항 35에 있어서,
    상기 제2 회로층, 상부 전극 및 제3 회로층을 형성하는 단계에서,
    제1 회로층, 제2 회로층, 제3 회로층 및 하부 전극 중 적어도 두 개를 전기적으로 연결하는 비아를 형성하는 단계를 더 포함하는 패키지 기판 제조 방법.
  38. 청구항 35에 있어서,
    상기 제2 회로층, 상부 전극 및 제3 회로층을 형성하는 단계에서,
    상기 제3 회로층의 일부와 상기 상부 전극은 전기적으로 연결되는 패키지 기판 제조 방법.
  39. 청구항 35에 있어서,
    제1 회로층 내지 제3 회로층 중 한 층은 접지층(Ground layer)이며, 다른 한 층은 전원층(Power layer)인 패키지 기판 제조 방법.
  40. 청구항 35에 있어서,
    상기 제2 회로층, 상부 전극 및 제3 회로층을 형성하는 단계 이후에,
    외부와 연결되는 영역을 제외하고, 상기 제1 회로층 내지 제3 회로층 및 상부 전극을 둘러싸도록 형성되는 솔더 레지스트를 형성하는 단계를 더 포함하는 패키지 기판 제조 방법.
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