KR102016475B1 - 반도체 패키지, 반도체 패키지의 제조 방법 및 이를 이용한 적층형 패키지 - Google Patents

반도체 패키지, 반도체 패키지의 제조 방법 및 이를 이용한 적층형 패키지 Download PDF

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Abstract

본 발명은 반도체 패키지, 반도체 패키지의 제조 방법 및 이를 이용한 적층형 패키지에 관한 것이다. 본 발명의 실시 예에 따른 반도체 패키지는 제1 기판, 제1 기판 상부에 형성되며, 소자 실장홈이 형성된 제1 몰딩부, 소자 실장홈에 배치되는 제1 소자 및 소자 실장홈 하부에서 제1 몰딩부를 관통하도록 형성되어 제1 기판과 제1 소자를 전기적으로 연결하는 제1 몰드 비아를 포함한다.

Description

반도체 패키지, 반도체 패키지의 제조 방법 및 이를 이용한 적층형 패키지{SEMICONDUCTOR, METHOD OF MANUFACTURING THE SAME AND STACKED TYPE PACKAGE USING THEROF}
본 발명은 반도체 패키지, 반도체 패키지의 제조 방법 및 이를 이용한 적층형 패키지에 관한 것이다.
최근 전자산업은 전자기기의 소형화, 박형화를 위해 부품 실장 시 고밀도화, 고집적화가 가능한 다층인쇄회로기판(Multi-Layer Printed Circuit Board)을 이용한 실장 기술을 채용하고 있다. 이러한 다층인쇄회로기판은 고밀도, 고집적도 구현을 위해 기판 미세회로 및 범프 등의 요소 기술 발전을 통해 진행되고 있다. 최근, 전자 소자를 인쇄회로기판에 미리 실장하여 패키지로 구성하는 SIP(System In Package), CSP(Chip Sized Package), FCP(Flip Chip Package) 등의 반도체 패키지에 대한 개발이 활발히 이루어지고 있다. 또한, 고성능의 스마트폰의 소형화 및 성능 향상을 위하여 제어 소자와 메모리 소자를 하나의 패키지 형태로 구현한 적층형 패키지(Package On Package; POP)가 있다. 적층형 패키지는 제어 소자와 메모리 소자를 각각 개별적으로 패키징한 후, 이를 적층하여 연결함으로써 구현할 수 있다.
미국 등록 특허 제 5986209호
본 발명의 일 측면은 두께를 감소시킬 수 있는 반도체 패키지, 반도체 패키지의 제조 방법 및 이를 이용한 적층형 패키지를 제공하는 데 있다.
본 발명의 다른 측면은 미세 피치에 대응 가능한 반도체 패키지, 반도체 패키지의 제조 방법 및 이를 이용한 적층형 패키지를 제공하는 데 있다.
본 발명의 실시 예에 따르면, 제1 기판, 제1 기판 상부에 형성되며, 소자 실장홈이 형성된 제1 몰딩부, 소자 실장홈에 배치되는 제1 소자 및 소자 실장홈 하부에서 제1 몰딩부를 관통하도록 형성되어 제1 기판과 제1 소자를 전기적으로 연결하는 제1 몰드 비아를 포함하는 반도체 패키지가 제공된다.
제1 몰드 비아는 전도성 범프로 형성된다.
또는, 제1 몰드 비아는 금속 포스트와 금속 포스트 상부에 형성된 전도성 범프를 포함하여 형성된다.
실장홈의 양측에 형성되어 제1 몰딩부를 관통하도록 형성되는 제2 몰드 비아를 더 포함한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도 3 내지 도 10은 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법을 나타낸 예시도이다.
도 11은 본 발명의 실시 예에 따른 적층형 패키지를 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
본 발명의 일 실시 예에 따르면, 반도체 패키지(100)는 기판(110), 몰딩부(120), 소자(160), 제1 몰드 비아(140) 및 제2 몰드 비아(130)를 포함한다.
본 발명의 실시 예에 따르면, 기판(110)은 절연층(111)과 회로층(112)을 포함하는 인쇄회로기판이다. 기판(110)의 내부에는 1층 이상의 회로층(112) 및 절연층(111)이 형성된다. 여기서, 절연층(111)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지가 될 수 있다. 또는 절연층(111)은 에폭시 수지에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지가 될 수 있다. 예를 들어 프리프레그가 될 수 있다. 또는 절연층(111)은 광경화성 수지 등이 사용될 수 있다. 그러나 절연층(111)은 특별히 이에 한정되는 것은 아니다. 회로층(112)은 공지된 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용 가능하며, 일반적으로 구리로 형성될 수 있다.
또한, 기판(110)은 인쇄회로기판으로 한정되는 것은 아니며, 세라믹 기판이나 금속 기판일 수 있다.
본 발명의 실시 예에 따르면, 몰딩부(120)는 기판(110)의 상부에 형성된다. 몰딩부(120)는 기판(110)과 소자(160)를 외부 환경으로부터 보호하기 위해 형성된다. 본 발명의 실시 예에 따른 몰딩부(120)는 실리콘 겔(Silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)와 같은 공지된 몰딩재로 형성된다.
본 발명의 실시 예에 따르면, 몰딩부(120)는 소자 실장홈(121)을 포함한다. 소자 실장홈(121)은 소자(160)가 배치되는 공간이다. 소자 실장홈(121)에 의해서 몰딩부(120)는 상면에서 내부로 빈 공간이 형성된 단차 구조를 갖는다. 여기서, 소자 실장홈(121)은 몰딩부(120)를 관통하는 것이 아니므로, 소자 실장홈(121)의 하부에도 몰딩부(120)가 존재한다. 따라서, 소자 실장홈(121)의 하부에 존재하는 몰딩부(120)에 의해서 기판(110)의 회로층이 외부로부터 보호된다. 또한, 본 발명의 실시 예에 따르면, 단차 구조의 몰딩부(120)에 의해서 소자(160)가 몰딩부(120)의 내부에 배치되므로 반도체 패키지(100)의 두께가 감소된다.
본 발명의 실시 예에 따르면, 소자(160)는 소자 실장홈(121)에 배치된다. 본 발명의 실시 예에 따르면, 소자(160)는 IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode), 메모리(Memory) 소자, 제어 IC(Control Integrated Circuit)와 같이 반도체 패키지에 실장될 수 있는 어떠한 종류도 가능하다.
본 발명의 실시 예에 따르면, 제1 몰드 비아(140)는 소자 실장홈(121)의 하부에서 몰딩부(120)를 관통하도록 형성된다. 또한, 본 발명의 실시 예에 따르면, 제1 몰드 비아(140)는 전도성 물질로 형성된다. 예를 들어, 제1 몰드 비아(140)는 전도성 범프로 형성된다. 즉, 소자 실장홈(121)의 하부에 관통 구조의 제1 몰드 비아홀(141)을 형성한 후, 제1 몰드 비아홀(141)에 전도성 범프를 형성하여 제1 몰드 비아(140)가 형성된다. 이와 같이 형성된 제1 몰드 비아(140)에 의해서 소자(160)와 기판(110)의 회로층이 서로 전기적으로 연결된다. 본 발명의 실시 예에 따르면, 제1 몰드 비아(140)는 전도성 재질의 볼(Ball) 또는 페이스트(Paste)로 형성된다. 또한, 제1 몰드 비아(140)는 솔더로 형성된다. 그러나 제1 몰드 비아(140)의 재질이 솔더로 한정되는 것은 아니다.
본 발명의 실시 예에 따르면, 제1 몰드 비아(140)는 몰딩부(120)에 양측이 매립된 구조로 형성되므로, 근접한 제1 몰드 비아(140) 간의 절연이 확보된다. 또한, 제1 몰드 비아(140)는 제1 몰드 비아홀(141)을 채워 형성되므로 미세 피치(pitch) 구현이 가능하게 된다.
본 발명의 실시 예에 따르면, 제2 몰드 비아(130)는 소자 실장홈(121)의 양측에서 몰딩부(120)를 관통하도록 형성된다. 본 발명의 실시 예에서 제2 몰드 비아(130)가 소자 실장홈(121)의 양측에 형성됨을 예시로 설명하지만, 이에 한정되는 것은 아니다. 즉, 제2 몰드 비아(130)가 몰딩부(120)에 형성되는 것이라면, 형성 위치와 개수는 변경될 수 있다.
본 발명의 실시 예에 따르면, 제2 몰드 비아(130)의 하부는 기판(110)의 회로층과 접합된다. 이와 같이 형성된 제2 몰드 비아(130)에 의해서 기판(110) 또는 반도체 패키지(100)가 외부 구성부와 전기적으로 연결된다. 본 발명의 실시 예에 따르면, 제2 몰드 비아(130)는 전도성 물질로 형성된다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
본 발명의 실시 예에 따른 반도체 패키지(200)는 기판(110), 몰딩부(120), 소자(160), 제2 몰드 비아(130)를 포함하며, 이는 도 1의 반도체 패키지(100)와 동일한 구성이므로 설명은 생략하도록 한다.
본 발명의 실시 예에 따르면, 반도체 패키지(200)의 제1 몰드 비아(150)는 금속 포스트(151)와 전도성 범프(152)를 포함한다.
본 발명의 실시 예에 따르면, 제1 몰드 비아홀(141)에 금속 포스트(151)가 형성된다. 여기서, 금속 포스트(151)는 소자 실장홈(121)의 바닥보다 낮은 높이를 갖도록 형성된다. 본 발명의 실시 예에 따르면, 금속 포스트(151)는 전도성 금속으로 형성된다. 예를 들어, 금속 포스트(151)는 구리로 형성된다. 그러나 금속 포스트(151)의 재질이 구리로 한정되는 것은 아니다. 또한, 전도성 범프(152)는 금속 포스트(151)의 상부에 형성된다. 따라서, 전도성 범프(152)일 일부 또는 전체가 제1 몰드 비아홀(141)에 위치하도록 형성된다.
본 발명의 실시 예에 따르면, 전도성 범프(152)는 전도성 재질의 볼(Ball) 또는 페이스트(Paste)로 형성된다. 또한, 전도성 범프(152)는 솔더로 형성된다. 그러나 전도성 범프(152)의 재질이 솔더로 한정되는 것은 아니다.
본 발명의 실시 예에 따르면, 제1 몰드 비아(150)는 일부가 금속 포스트(151)로 구성되므로 전도성 범프(152)의 부피가 줄어들게 된다. 따라서, 전도성 범프(152)의 큰 부피로 발생하는 주변 회로 구성과의 단락(short)을 방지할 수 있다.
도 3 내지 도 10은 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법을 나타낸 예시도이다.
도 3을 참조하면, 기판(110)이 제공된다.
본 발명의 실시 예에 따르면, 기판(110)은 절연층(111)과 회로층(112)을 포함하는 인쇄회로기판이다. 기판(110)의 내부에는 1층 이상의 회로층 및 절연층이 형성된다. 여기서, 절연층은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지가 될 수 있다. 또는 절연층은 에폭시 수지에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지가 될 수 있다. 예를 들어 프리프레그가 될 수 있다. 또는 절연층은 광경화성 수지 등이 사용될 수 있다. 그러나 절연층은 특별히 이에 한정되는 것은 아니다. 회로층은 공지된 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용 가능하며, 일반적으로 구리로 형성될 수 있다.
또한, 기판(110)은 인쇄회로기판으로 한정되는 것은 아니며, 세라믹 기판이나 금속 기판일 수 있다.
도 4를 참조하면, 몰딩부(120)가 형성된다.
본 발명의 실시 예에 따르면, 기판(110)의 상부에 몰딩부(120)가 형성된다.
본 발명의 실시 예에 따르면, 몰딩부(120)에는 소자 실장홈(121)이 형성된다. 여기서, 소자 실장홈(121)은 몰딩부(120)의 상면에서 내부로 형성된 빈 공간이다. 따라서, 몰딩부(120)는 단차 구조를 갖도록 형성된다. 본 발명의 실시 예에 따르면, 소자 실장홈(121)의 하부와 기판(110)의 상면 사이에는 몰딩부(120)가 존재한다. 따라서, 몰딩부(120)에 의해서 기판(110)의 상면이 외부 환경으로부터 보호될 수 있다.
본 발명의 실시 예에 따른 몰딩부(120)는 실리콘 겔(Silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)와 같은 공지된 몰딩재로 형성된다.
도 5를 참조하면, 제2 몰드 비아홀(131)이 형성된다.
본 발명 실시 예에 따르면, 제2 몰드 비아홀(131)은 몰딩부(120)를 관통하도록 형성된다. 또한, 제2 몰드 비아홀(131)은 소자 실장홈(121)의 양측에 형성된다. 본 발명의 실시 예에서, 제2 몰드 비아홀(131)이 소자 실장홈(121)의 양측에 형성됨을 예시로 설명하지만, 이에 한정되는 것은 아니다. 즉, 제2 몰드 비아홀(131)은 몰딩부(120)를 관통하도록 형성되는 것이라면, 형성 위치와 개수는 변경될 수 있다.
본 발명의 실시 예에 따르면, 제2 몰드 비아홀(131)은 레이저 드릴로 형성된다. 그러나 제2 몰드 비아홀(131)이 반드시 레이저 드릴로 형성되는 것은 아니며, 공지된 비아홀을 가공하는 어떠한 방법으로도 형성되는 것이 가능하다.
본 발명의 실시 예에 따르면, 제2 몰드 비아홀(131)은 기판(110)의 회로층(112)이 외부로 노출되도록 형성된다.
도 6을 참조하면, 제2 몰드 비아(130)가 형성된다.
본 발명의 실시 예에 따르면, 제2 몰드 비아홀(131)에 제2 몰드 비아(130)가 형성된다. 본 발명의 실시 예에 따르면, 제2 몰드 비아(130)는 전도성 재질로 형성된다.
본 발명의 실시 예에 따르면, 제2 몰드 비아(130)는 제2 몰드 비아홀(131)에 무전해 도금 및 전해 도금을 수행하여 형성된다. 그러나 제2 몰드 비아(130)가 형성되는 방법은 도금뿐만 아니라 공지된 비아를 형성하는 어떠한 방법으로도 형성되는 것이 가능하다.
이와 같이 형성된 제2 몰드 비아(130)는 하면이 기판(110)의 회로층과 접합되어, 서로 전기적으로 연결된다.
도 7을 참조하면, 제1 몰드 비아홀(141)이 형성된다.
본 발명의 실시 예에 따르면, 제1 몰드 비아홀(141)은 소자 실장홈(121)의 하부에서 몰딩부(120)를 관통하도록 형성된다. 본 발명의 실시 예에 따르면, 제1 몰드 비아홀(141)은 기판(110)의 회로층이 외부로 노출되도록 형성된다.
본 발명의 실시 예에 따르면, 제1 몰드 비아홀(141)은 레이저 드릴로 형성된다. 그러나 제1 몰드 비아홀(141)이 반드시 레이저 드릴로 형성되는 것은 아니며, 공지된 비아홀을 가공하는 어떠한 방법으로도 형성되는 것이 가능하다.
도 8 및 도 9를 참조하면, 제1 몰드 비아(140, 150)가 형성된다.
도 8을 참조하면, 제1 몰드 비아홀(141)에 본 발명의 일 실시 예에 따른 제1 몰드 비아(140)가 형성된다.
본 발명의 일 실시 예에 따르면, 제1 몰드 비아홀(141)에 전도성 볼을 형성하거나 전도성 페이스트를 도포하여 제1 몰드 비아(140)를 형성한다. 예를 들어 제1 몰드 비아(140)는 솔더로 형성된다. 그러나 제1 몰드 비아(140)의 재질이 솔더만으로 한정되는 것은 아니며, 전도성을 갖는 어떠한 것도 가능하다.
본 발명의 일 실시 예에 따른 제1 몰드 비아(140)는 몰딩부(120) 내부에 형성되므로, 근접한 제1 몰드 비아(140) 간의 절연 확보가 가능하다. 따라서, 미세 피치 구현이 가능하다.
도 9를 참조하면, 제1 몰드 비아홀(141)에 본 발명의 다른 실시 예에 따른 제1 몰드 비아(150)가 형성된다.
본 발명의 다른 실시 예에 따르면, 제1 몰드 비아(150)는 금속 포스트(151)와 전도성 범프(152)를 포함한다.
본 발명의 실시 예에 따르면, 제1 몰드 비아홀(141)에 무전해 도금과 전해 도금 중 적어도 하나를 수행하여 금속 포스트(151)를 형성한다. 여기서, 금속 포스트(151)는 소자 실장홈(121)의 하면보다 낮은 높이를 갖도록 형성된다. 본 발명의 실시 예에 따르면, 금속 포스트(151)는 구리로 형성된다. 그러나 금속 포스트(151)의 재질이 구리로 한정되는 것은 아니며, 전도성 금속 중 어느 것도 가능하다.
또한, 본 발명의 실시 예에 따르면, 금속 포스트(151) 상부에 전도성 범프(152)가 형성된다. 이와 같이 형성된 전도성 범프(152)는 일부는 제1 몰드 비아홀(141)의 내부에 위치하고 다른 일부는 제1 몰드 비아홀(141)의 외부로 돌출되도록 형성된다.
본 발명의 실시 예에 따르면, 전도성 범프(152)는 전도성 재질의 볼(Ball) 또는 페이스트(Paste)로 형성된다. 또한, 전도성 범프(152)는 솔더로 형성된다. 그러나 전도성 범프(152)의 재질이 솔더로 한정되는 것은 아니며, 전도성을 갖는 어떠한 것도 가능하다.
이와 같이 금속 포스트(151)와 금속 포스트(151) 상부에 형성된 전도성 범프(152)를 포함하는 본 발명의 다른 실시 예에 따른 제1 몰드 비아(150)가 형성된다.
본 발명의 실시 예에 따르면, 제1 몰드 비아(150)는 일부가 금속 포스트(151)로 구성되므로 전도성 범프(152)의 부피가 줄어들게 된다. 따라서, 전도성 범프(152)의 큰 부피로 발생하는 주변 회로 구성과의 단락(short)을 방지할 수 있다.
이후, 도면은 도 9의 제1 몰드 비아(150)를 예시로 도시된다. 그러나 도 8의 제1 몰드 비아(140) 역시 이후 단계에도 동일하게 적용될 수 있음은 당업자에게 자명한 사항이다.
도 10을 참조하면, 소자(160)가 배치된다.
본 발명의 실시 예에 따르면, 소자(160)는 소자 실장홈(121)에 배치된다. 소자(160)는 소자 실장홈(121)에 배치되어 제1 몰드 비아(150)와 접합된다. 이때, 소자(160)의 전극(미도시)과 제1 몰드 비아(150)가 접합되어 기판(110)과 소자(160)가 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 소자(160)는 IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode), 메모리(Memory) 소자, 제어 IC(Control Integrated Circuit)와 같이 반도체 패키지에 실장될 수 있는 어떠한 종류도 가능하다.
본 발명의 실시 예에 따르면, 소자(160)가 소자 실장홈(121)에 배치되는 것으로 소자(160)의 적어도 일부가 몰딩부(120)의 내부에 위치하므로 반도체 패키지(200)의 두께가 감소된다.
이와 같이, 도 8의 소자 실장홈(121)에 소자(160)가 배치되면 도 1의 반도체 패키지(100)가 형성된다. 또한, 도 9의 소자 실장홈(121)에 소자(160)가 배치되면 도 2의 반도체 패키지(200)가 형성된다.
도 11은 본 발명의 실시 예에 따른 적층형 패키지를 나타낸 예시도이다.
본 발명의 실시 예에 따르면, 적층형 패키지(600)는 제1 반도체 패키지(300), 제2 반도체 패키지(400) 및 외부 접속 단자(500)를 포함한다. 또한, 적층형 패키지(600)는 제1 반도체 패키지(300) 상부에 제2 반도체 패키지(400)가 적층된 구조로 형성된다.
본 발명의 실시 예에 따르면, 제1 반도체 패키지(300)는 제1 기판(310), 제1 몰딩부(320), 제1 소자(360), 제1 몰드 비아(350) 및 제2 몰드 비아(330)를 포함한다. 여기서, 제1 반도체 패키지(300)는 도 2의 반도체 패키지(200)이다. 즉, 도 11의 제1 기판(310), 제1 몰딩부(320), 제1 소자(360), 제1 몰드 비아(350) 및 제2 몰드 비아(330)는 도 1 또는 도 2의 기판(110), 몰딩부(120), 소자(160), 제1 몰드 비아(150) 및 제2 몰드 비아(130)와 동일하다. 따라서, 제1 반도체 패키지(300)에 대해서 도 2의 반도체 패키지(200)와 중복된 설명은 생략하고, 자세한 내용은 도 2를 참고하도록 한다. 본 발명의 실시 예에서, 제1 반도체 패키지(300)가 도 2의 반도체 패키지(200)를 예시로 설명하지만 도 1의 반도체 패키지(100)가 적용되는 것도 가능하다.
본 발명의 실시 예에 따르면, 제2 반도체 패키지(400)는 제2 기판(410), 제2 소자(420) 및 제2 몰딩부(430)를 포함한다.
본 발명의 실시 예에 따르면, 제2 기판(410)은 인쇄회로기판, 세라믹 기판 및 금속 기판 중 하나이다.
본 발명의 실시 예에 따르면, 제2 소자(420)는 제2 기판(410)의 상부에 형성된다. 제2 소자(420)는 IGBT(Insulated Gate Bipolar Transistor), 다이오드(Diode), 메모리(Memory) 소자, 제어 IC(Control Integrated Circuit)와 같이 반도체 패키지에 실장될 수 있는 어떠한 종류도 가능하다.
본 발명의 실시 예에 따르면, 제2 소자(420)는 2개의 소자가 적층된 것이다. 그러나 제2 소자(420)가 2개의 소자가 적층된 것으로 한정되는 것은 아니다. 즉, 제2 소자(420)는 1개의 소자이거나 2개 보다 더 많은 소자가 적층된 것일 수 있다.
본 발명의 실시 예에 따르면, 제2 소자(420)와 제2 기판(410)은 전기적으로 연결된다. 예를 들어, 제2 소자(420)와 제2 기판(410)은 와이어(Wire)로 연결된다. 또는 미도시 되었지만, 제2 소자(420)와 제2 기판(410)은 리드 프레임으로 연결되는 것도 가능하다. 또는 제2 소자(420)의 전극(미도시)이 제2 기판(410)의 회로층과 직접 접합되는 것도 가능하다.
본 발명의 실시 예에 따르면, 제2 몰딩부(430)는 제2 기판(410)의 상부에 형성되어, 제2 기판(410)과 제2 소자(420)를 외부 환경으로부터 보호하기 위해 형성된다. 본 발명의 실시 예에 따른 제2 몰딩부(430)는 실리콘 겔(Silicone gel) 또는 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)와 같은 공지된 몰딩재로 형성된다.
본 발명의 실시 예에 따르면, 외부 접속 단자(500)는 제1 반도체 패키지(300)와 제2 반도체 패키지(400) 사이에 배치된다. 외부 접속 단자(500)의 하부는 제1 반도체 패키지(300)의 제2 몰드 비아(130)와 접합된다. 또한, 외부 접속 단자(500)의 상부는 제2 반도체 패키지(400)의 제2 기판(410)의 회로층과 접합된다. 이와 같이 형성된 외부 접속 단자(500)에 의해서 제1 반도체 패키지(300)와 제2 반도체 패키지(400)가 서로 전기적으로 연결된다. 본 발명의 실시 예에 따르면, 외부 접속 단자(500)는 전도성 재질로 형성된다. 예를 들어, 외부 접속 단자(500)는 솔더 볼로 형성된다.
본 발명의 실시 예에 따르면, 제1 소자(360)가 제1 몰딩부(320) 내부에 배치되어 적층형 패키지(600)의 두께가 감소된다. 또한, 이와 같은 구조에 의해서 제1 반도체 패키지(300)와 제2 반도체 패키지(400) 간의 간격도 좁아서 적층형 패키지(600)의 두께가 감소된다. 또한, 제1 반도체 패키지(300)와 제2 반도체 패키지(400)의 좁은 간격에 의해서 종래에 비해 작은 부피의 외부 접속 단자(500)로도 제1 반도체 패키지(300)와 제2 반도체 패키지(400) 간의 전기적 연결이 가능하게 된다. 또한, 작은 부피의 외부 접속 단자(500)의 사용으로 미세 피치 대응도 가능하게 된다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100, 200: 반도체 패키지
110: 기판
111: 절연층
112: 회로층
120: 몰딩부
121: 소자 실장홈
130: 제2 몰드 비아
131: 제2 몰드 비아홀
140, 150: 제1 몰드 비아
141: 제1 몰드 비아홀
151: 금속 포스트
152: 전도성 범프
160: 소자
300: 제1 반도체 패키지
310: 제1 기판
320: 제1 몰딩부
330: 제2 몰드 비아
350: 제1 몰드 비아
360: 제1 소자
400: 제2 반도체 패키지
410: 제1 기판
420: 제2 소자
430: 제2 몰딩부
500: 외부 접속 단자
600: 적층형 패키지

Claims (13)

  1. 제1 기판;
    상기 제1 기판 상부에 형성되며, 소자 실장홈이 형성된 제1 몰딩부;
    상기 소자 실장홈에 배치되는 제1 소자; 및
    상기 소자 실장홈 하부에서 상기 제1 몰딩부를 관통하도록 형성되어 상기 제1 기판과 제1 소자를 전기적으로 연결하는 제1 몰드 비아;
    를 포함하며,
    상기 제1 소자의 하면은 상기 소자 실장홈의 바닥면과 소정간격 이격되는,
    반도체 패키지.
  2. 청구항 1에 있어서,
    상기 제1 몰드 비아는 전도성 범프인 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 제1 몰드 비아는 금속 포스트와 상기 금속 포스트 상부에 형성된 전도성 범프를 포함하는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 실장홈의 양측에 형성되어 상기 제1 몰딩부를 관통하도록 형성되는 제2 몰드 비아를 더 포함하는 반도체 패키지.
  5. 제1 기판 상부에 소자 실장홈이 형성된 제1 몰딩부를 형성하는 단계;
    상기 소자 실장홈 하부에서 상기 제1 몰딩부를 관통하는 제1 몰드 비아홀을 형성하는 단계;
    상기 제1 몰드 비아홀에 제1 몰드 비아를 형성하는 단계; 및
    및 상기 소자 실장홈에 제1 소자를 배치하는 단계;
    를 포함하며,
    상기 제1소자의 하면은 상기 소자 실장홈의 바닥면과 소정간격 이격되는,
    반도체 패키지의 제조 방법.
  6. 청구항 5에 있어서,
    상기 제1 몰드 비아를 형성하는 단계에서,
    상기 제1 몰드 비아는 상기 제1 몰드 비아홀에 전도성 범프를 형성하여 형성되는 반도체 패키지의 제조 방법.
  7. 청구항 5에 있어서,
    상기 제1 몰드 비아를 형성하는 단계는,
    상기 제1 몰드 비아홀에 도금을 수행하여 금속 포스트를 형성하는 단계; 및
    상기 금속 포스트 상부에 전도성 범프를 형성하는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
  8. 청구항 5에 있어서,
    상기 제1 몰딩부를 형성하는 단계 이후에,
    상기 소자 실장홈의 양측에 제1 몰딩부를 관통하는 제2 몰드 비아홀을 형성하는 단계; 및
    상기 제2 몰드 비아홀에 도금을 수행하여 제2 몰드 비아를 형성하는 단계;
    를 더 포함하는 반도체 패키지의 제조 방법.
  9. 제1 기판, 상기 제1 기판 상부에 형성되며, 소자 실장홈이 형성된 제1 몰딩부, 상기 소자 실장홈에 배치되는 제1 소자 및 상기 소자 실장홈 하부에서 상기 제1 몰딩부를 관통하도록 형성되어 상기 제1 기판과 제1 소자를 전기적으로 연결하는 제1 몰드 비아를 포함하는 제1 반도체 패키지; 및
    상기 제1 반도체 패키지의 상부에 형성되며, 제2 기판 및 상기 제2 기판에 실장된 제2 소자를 포함하는 제2 반도체 패키지;
    를 포함하며,
    상기 제1 소자의 측면의 적어도 일부는 상기 소자 실장홈의 내벽과 소정간격 이격되는,
    적층형 패키지.
  10. 청구항 9에 있어서,
    상기 제1 반도체 패키지의 상기 제1 몰드 비아는 전도성 범프인 적층형 패키지.
  11. 청구항 9에 있어서,
    상기 제1 반도체 패키지의 상기 제1 몰드 비아는 금속 포스트와 전도성 범프를 포함하는 적층형 패키지.
  12. 청구항 9에 있어서,
    상기 제1 반도체 패키지는 상기 실장홈의 양측에 형성되어 상기 제1 몰딩부를 관통하도록 형성되는 제2 몰드 비아를 더 포함하는 적층형 패키지.
  13. 청구항 9에 있어서,
    상기 제1 반도체 패키지와 상기 제2 반도체 패키지를 전기적으로 연결하는 제2 접속 단자를 더 포함하는 적층형 패키지.


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