KR20120048230A - 적층 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 반도체 다이의 백사이드(back side)를 외부로 노출시킨 적층 반도체 패키지 및 그 제조 방법을 제공한다. 이를 위한 본 발명은 상면 및 하면에 본딩 패드가 형성되는 기판; 상기 기판의 상면에 페이스-업(face-up)으로 적층되는 제 1 반도체 다이; 상기 제 1 반도체 다이의 일부가 노출되도록 캐비티가 형성되고 상기 캐비티의 상부에 단차부가 형성되도록 상기 기판의 상부에 형성되는 몰딩 부재; 및 상기 단차부에 실장되며 상기 제 1 반도체 다이와 플립칩(flip-chip) 본딩되는 제 2 반도체 다이;를 포함하는 것을 특징으로 한다. 상기와 같은 구성에 의해 본 발명은 방열 수단을 사용하지 않으면서도 반도체 다이의 방열 효율을 향상시킬 수 있는 효과가 있다.

Description

적층 반도체 패키지 및 그 제조 방법{Stacked semiconductor package and method of manufacturing thereof}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 특히, 반도체 다이의 백사이드(back side)를 외부로 노출시킨 적층 반도체 패키지 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 다이에서 발생하는 열을 효율적으로 제거하기 위한 냉각 기술로서 방열 수단 또는 히트 싱크(Heat Sync) 등을 이용하는 물리적인 냉각 방법이 대부분 사용되고 있으나, 반도체 패키지의 사이즈의 경박 단소화로 인하여 패키지의 물리적 냉각 면적이 갈수록 감소되므로 방열효율에 한계가 있다.
이러한 점을 감안하여 히트 싱크 등의 물리적인 도구를 사용하지 않는 방법들이 제안되고 있다.
도 5는 종래의 방열 기능을 갖는 반도체 패키지의 단면도이다.
반도체 패키지(10)는 기판(510) 위에 반도체 다이(520)가 위치되고, 반도체 다이(520)가 금속 와이어(522)로 본딩(Bonding)하여 연결되고, 기판(510)의 상부 전체에 에폭시로 일정부분 감싸는 몰딩 부재(530)가 형성되며, 반도체 다이(520)가 노출 되도록 레이저를 이용하여 몰딩 부재(530)를 미세 가공하여 냉각 홀(532)이 형성되고, 반도체 다이(520) 표면과 냉각 홀(532)에서의 수분 흡수 및 기계적 충격에 의한 크랙을 방지하는 열전도성이 높은 페시베이션막(522)이 형성된다.
그러나, 이와 같은 종래의 반도체 패키지는 냉각 면적이 반도체 다이의 일부에 지나지 않아 냉각효율이 떨어질 뿐만 아니라 냉각 홀을 형성하기 위한 추가적인 레이저 공정에 의해 반도체 다이에 물리적인 충격이 가해질 뿐만 아니라 반도체 다이의 상면이 노출되지 않는 부분이 발생하는 등의 공정상의 제약과 그에 따라 냉각 효율이 떨어지는 문제점이 있었다.
더욱이, 패키지 내부에 반도체 다이를 적층하는 경우에는 냉각 홀이 형성되지 않은 하부 반도체 다이의 열방출을 위해서 별도의 냉각수단이 구비되어야 하는 문제점이 있다.
상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명은 방열 수단을 사용하지 않으면서도 방열 효율을 향상시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하고자 한다.
위와 같은 과제를 해결하기 위한 본 발명은 상면 및 하면에 본딩 패드가 형성되는 기판; 상기 기판의 상면에 페이스-업(face-up)으로 적층되는 제 1 반도체 다이; 상기 제 1 반도체 다이의 일부가 노출되도록 캐비티가 형성되고 상기 캐비티의 상부에 단차부가 형성되도록 상기 기판의 상부에 형성되는 몰딩 부재; 및 상기 단차부에 실장되며 상기 제 1 반도체 다이와 플립칩(flip-chip) 본딩되는 제 2 반도체 다이;를 포함하는 것을 특징으로 한다.
본 발명은 상기 캐비티에 충진되는 언더필을 추가로 포함할 수 있다.
바람직하게는 상기 제 1 반도체 다이는 상면에 재배선층이 형성되고, 다이 패드의 일부가 본딩 와이어에 의해 상기 기판에 전기적으로 연결될 수 있다.
바람직하게는 상기 제 2 반도체 다이가 상기 몰딩 부재의 외부로 노출될 수 있다.
바람직하게는 상기 단차부는 유입구 및 적어도 하나의 유출구가 형성될 수 있다.
본 발명의 다른 양태에 다른 적층 반도체 패키지 제조 방법은 상면 및 하면에 본딩 패드가 형성되는 기판, 제 1 및 제 2 반도체 다이를 준비하고 상기 제 1 반도체 다이를 상기 기판에 페이스-업으로 적층하는 준비 단계; 상기 제 1 반도체 다이의 일부가 노출되도록 상기 기판의 상부를 몰딩하되, 상기 제 2 반도체 다이가 실장되는 캐비티를 형성하고 상기 캐비티의 상부에 단차부가 형성되도록 몰딩하는 몰딩 단계; 및 상기 단차부에 상기 제 2 반도체 다이를 실장하여 상기 제 1 반도체 다이와 플립칩 본딩하는 본딩 단계;를 포함하는 것을 특징으로 한다.
바람직하게는 상기 본딩 단계는 상기 제 1 반도체 다이에 형성된 솔더 범프와 상기 제 2 반도체 다이에 형성된 솔더 범프가 일정한 간격을 갖도록 배치한 후 리플로우 공정을 수행할 수 있다.
본 발명은 상기 캐비티에 언더필을 충진하는 충진 단계를 추가로 포함할 수 있다.
본 발명에 따른 적층 반도체 패키지는 반도체 다이의 백사이드를 외부로 노출시켜 방열 수단을 사용하지 않으면서도 방열 면적을 증가시킴으로써 방열 효율을 향상시킬 수 있는 효과가 있다.
또한, 상부 반도체 다이와 하부 반도체 다이를 플립칩 본딩하여 하부 반도체 다이로부터 백사이드가 노출된 상부 반도체 다이로의 열전달 경로를 형성함으로써 패키지 내부에 적층된 반도체 다이의 방열 효율을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 적층 반도체 패키지의 단면도이고,
도 2는 도 1의 사시도(a) 및 몰딩 부재의 평면도(b)이며,
도 3은 도 1의 Y-Y'을 따라 절단한 단면도이고,
도 4는 본 발명의 일 실시예에 따른 반도체 패키지 제조 과정을 나타낸 단면도이며,
도 5는 종래의 방열 기능을 갖는 반도체 패키지의 단면도이다.
이하, 본 발명을 바람직한 실시예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되는 것은 아니다.
먼저, 도 1을 참조하여 본 발명의 한 실시예에 따른 적층 반도체 패키지를 설명한다.
도 1은 본 발명의 일 실시예에 따른 적층 반도체 패키지의 단면도이고, 도 2는 도 1의 사시도(a) 및 몰딩 부재의 평면도(b)이며, 도 3은 도 1의 Y-Y'을 따라 절단한 단면도이다.
적층 반도체 패키지(10)는 본딩 패드(112,114)가 형성되는 기판(110), 기판(110)의 상면에 적층되는 제 1 반도체 다이(120), 제 1 반도체 다이(120)에 플립칩 본딩되는 제 2 반도체 다이(130), 제 2 반도체 다이(130)가 실장되는 캐비티(144)가 형성되는 몰딩 부재(140), 및 캐비티(144)에 충진되는 언더필(150)을 포함한다.
기판(110)은 상면에 형성되는 본딩 패드(112), 솔더볼(118)을 통하여 외부와 접속하기 위한 본딩 패드(114), 본딩 패드(112)와 본딩 패드(114)를 전기적으로 연결하는 비어홀(116)을 포함한다. 여기서, 비어홀(116)은 기판(110)의 상면과 하면을 관통하는 홀로 이루어지며 홀 내부는 도전성 페이스트가 충진된다.
제 1 반도체 다이(120)는 기판(110)상에 페이스-업(face-up)으로 적층되며, 다이 패드(122)가 본딩 와이어(124)를 통하여 기판(110)의 본딩 패드(112)와 전기적으로 연결된다. 여기서, 제 1 반도체 다이(120)의 하면은 접착층(129)이 형성되는데 이러한 접착층(129)은 액상 또는 필름 형태로 이루어질 수 있다.
또한, 제 1 반도체 다이(120)는 그 상면에 재배선(126)이 형성되는데, 이러한 재배선(126)은, 후술하는 바와 같이, 플립칩 본딩에 의해 제 2 반도체 다이(130)에 연결되도록 다이 패드의 위치를 변경하고 제 1 도전성 부재(128)의 크기에 대응하여 다이 패드의 크기를 변경하기 위해 형성된다. 여기서, 재배선(126) 상에는 제 2 반도체 다이(130)에 전기적으로 연결되기 위한 제 1 도전성 부재(128)가 형성되는데, 이러한 제 1 도전성 부재(128)는 솔더 범프(Solder bump) 또는 카퍼 필러(Cu-pillar)일 수 있다.
제 2 반도체 다이(130)는 캐비티(144)의 단차부(142)에 실장되며, 제 1 반도체 다이(120)와 플립칩 본딩된다. 즉, 제 2 반도체 다이(130)는 페이스-다운(face-down)으로 단차부(142)에 실장되며, 제 2 도전성 부재(134)를 통하여 제 1 반도체 다이(120)와 전기적으로 연결된다. 여기서, 제 2 반도체 다이(130)는 제 1 반도체 다이(120)와 유사하게 다이 패드의 위치를 변경하고 제 2 도전성 부재(134)의 크기에 대응하여 다이 패드의 크기를 변경하기 위해 그 하면에 재배선(132)이 형성되며, 이러한 재배선(132) 상에는 제 2 도전성 부재(134)가 형성된다. 여기서, 제 2 도전성 부재(134)는 솔더 범프 또는 카퍼 필러일 수 있다.
도 1 및 도 2a에 도시된 바와 같이, 제 2 반도체 다이(130)는 열방출이 용이하게 되도록 그 상면이 몰딩 부재(140)의 외부로 노출되도록 실장되는데, 후술하는 바와 같은 단차부(142)의 형성 위치에 따라 그 높이가 조절된다. 여기서, 제 2 반도체 다이(130)는 외부로 노출되는 상면을 보호하도록 보호층이 도포될 수 있다. 예를 들면, 테이프 또는 에폭시(epoxy)가 도포된다.
본 실시예에서는 반도체 다이의 백사이드(back side)를 통하여 열방출이 용이하도록 제 2 반도체 다이(130)가 몰딩 부재(140)의 외부로 노출되는 것으로 설명하였으나, 이에 제한되지 않고, 단차부(142)의 형성 위치에 따라 몰딩 부재(140)의 상면과 일치되거나 상부로 돌출되도록 적층될 수 있다.
제 1 반도체 다이(120)와 제 2 반도체 다이(130)는 제 1 도전성 부재(128)와 제 2 도전성 부재(134)를 통하여 전기적으로 연결되는데, 후술하는 바와 같이, 제 1 도전성 부재(128)와 제 2 도전성 부재(134) 사이에 일정한 간격을 두고 배치한 상태에서 리플로우(reflow) 공정에 의해 도전성 부재(128,134)들이 서로 융착되어 연결된다. 여기서, 일정 간격을 2㎜이하가 바람직하다.
몰딩 부재(140)는 제 1 반도체 다이(120)의 일부가 노출되도록 기판(110)의 상부에 몰딩되며, 예를 들면, 에폭시 수지, 실리콘 수지 또는 그 등가물 중 선택된 어느 하나로 이루어진다. 즉, 몰딩 부재(140)는 제 1 반도체 다이(120)의 재배선(126)이 노출되도록 그 상부에 캐비티(144)가 형성되며, 캐비티(144)의 상단에는 제 2 반도체 다이(130)를 실장하기 위한 단차부(142)가 형성된다.
이러한 캐비티(144)는 제 1 반도체 다이(120)의 제 1 도전성 부재(128)와 제 2 반도체 다이(130)의 제 2 도전성 부재(134)가 융착 연결되기 위해 확보되는 공간으로서, 단차부(142)와 몰딩 부재(140)의 상면 사이에는 제 2 반도체 다이(130)의 실장 및 언더필(150)의 주입을 위한 공간을 확보하도록 경사면(149)을 형성하는 것이 바람직하다. 즉, 캐비티(144)는 몰딩 부재(140)의 상면에서 제 2 반도체 다이(130)의 면적보다 큰 면적으로 형성되고, 단차부(142)의 아래에서 제 2 반도체 다이(130)의 면적보다 작은 면적으로 형성되며, 단차부(142)의 위치에서 몰딩 부재(140)의 상면에서의 면적보다 경사면(149) 만큼 작은 면적으로 형성된다.
도 1 에 도시된 바와 같이, 단차부(142)는 제 2 반도체 다이(130)의 양측을 지지하도록 제 2 반도체 다이(130)의 하면에 대응하는 위치에 형성된다. 여기서, 도 1은 도 2의 X-X'선을 따라 절단한 단면도로서, 제 2 반도체 다이(130)가 단차부(142)에 의해 지지된다. 또한, 단차부(142)는, 도 4d를 참조하여 후술하는 바와 같이, 제 1 도전성 부재(128)와 제 2 도전성 부재(134)의 직경, 도전성 부재(128,134) 사이의 일정한 간격 및 제 2 반도체 다이(130)의 두께의 합에 대응하는 높이로 캐비티(144) 내에 형성된다.
도 2b는 제 2 반도체 다이(130)가 실장되지 않은 상태의 몰딩 부재(140)의 평면도이다. 여기서, 단차부(142)는 유입구(146) 및 적어도 하나의 유출구(148)가 형성되는데, 도 3에 도시된 바와 같이, 몰딩 부재(140)와 제 2 반도체 다이(130) 사이에 공간부(146,148)가 형성된다. 즉, 유입구(146)는 언더필(150)이 주입되는 통로로서 단차부(142)의 일측에 형성되고, 유출구(148)는 언더필(150)의 주입시 제 1 반도체 다이(120)와 제 2 반도체 다이(130) 사이의 공기가 배출되는 통로로서 유입구(146)의 반대측인 단차부(142)의 타측, 또는 모서리 부분에 선택적으로 형성될 수 있다.
언더필(150)은 제 1 반도체 다이(120)와 제 2 반도체 다이(130)의 플립칩 본딩을 보호하도록 캐비티(144)에 충진되는데, 예를 들면, 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 플럭싱 언더필 및 그 등가물 중 선택된 어느 하나로 형성될 수 있다. 즉, 언더필(150)은 플립칩 본딩을 보호하도록 제 1 반도체 다이(120)와 제 2 반도체 다이(130) 사이에 충진되며, 제 2 반도체 다이(130)가 보호 및 고정되도록 몰딩 부재(140)의 상면까지 충진된다.
이와 같은 구성에 의해 적층 반도체 패키지(10)는 백사이드가 노출된 제 2 반도체 다이(130) 뿐만 아니라 패키지 내부에 적층된 제 1 반도체 다이(120)의 방열효율을 방열 수단을 사용하지 않고도 향상시킬 수 있다.
이하, 도 4를 참조하여 본 발명의 제 1 실시예에 따른 반도체 패키지의 제조 방법을 설명한다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지 제조 과정을 나타낸 단면도이다.
적층 반도체 패키지(10)의 제조방법은 본딩 패드(112)가 기판(110), 제 1 반도체 다이(120), 제 2 반도체 다이(130)를 준비하고 제 1 반도체 다이(120)를 기판(110)에 적층하는 준비 단계, 제 1 반도체 다이(120)의 일부를 노출시키기 위해 캐비티(144)를 형성하도록 몰딩하는 몰딩 단계, 캐비티(144)에 제 2 반도체 다이(130)를 실장하여 제 1 반도체 다이(120)와 플립칩 본딩하는 본딩 단계, 및 캐비티(144)에 언더필(150)을 충진하는 충진 단계를 포함한다.
보다 상세하게, 도 4a에 도시된 바와 같이, 상면에 본딩 패드(112)가 형성되고, 하면에 솔더볼(118)을 통하여 외부와 접속하기 위한 본딩 패드(114)가 형성되며, 본딩 패드(112)와 본딩 패드(114)를 전기적으로 연결하는 비어홀(116)이 형성된 기판(110)과 제 1 반도체 다이(120) 및 제 2 반도체 다이(130)를 준비한다.
이때, 제 1 반도체 다이(120)의 상면에 재배선(126)을 형성하는데, 제 2 반도체 다이(130)와 플립칩 본딩에 의해 연결하도록 다이 패드의 위치를 변경하고 제 1 도전성 부재(128)의 크기에 대응하여 다이 패드의 크기를 변경하기 위해 재배선(126)을 형성한다. 이어서, 재배선(126) 상에 제 2 반도체 다이(130)와 전기적으로 연결하기 위한 제 1 도전성 부재(128)를 형성하는데, 예를 들면, 재배선(126) 상에 플럭스(flux)를 도포하거나 솔더 프린팅을 수행하여 제 1 도전성 부재로서 솔더 범프(128)를 형성한다. 그러나 제 1 도전성 부재(128)의 형성 방법은 이에 제한되지 않고 다양한 방법에 의해 제 1 도전성 부재(128)를 형성할 수 있으며, 예를 들면, 제 1 도전성 부재(128)로서 카퍼 필러를 형성할 수 있다.
또한, 제 1 반도체 다이(120)와 유사하게, 제 2 반도체 다이(130)의 하면에 재배선(132)을 형성하는데, 다이 패드의 위치를 변경하고 제 2 도전성 부재(134)의 크기에 대응하여 다이 패드의 크기를 변경하기 위해 재배선(132)을 형성한다. 이어서, 재배선(132) 상에 플럭스를 도포하거나 솔더 프린팅을 수행하여 플립칩 본딩을 위한 제 2 도전성 부재로서 솔더 범프(134)를 형성한다. 그러나 제 2 도전성 부재(134)의 형성 방법은 이에 제한되지 않고 다양한 방법에 의해 제 2 도전성 부재(134)를 형성할 수 있으며, 예를 들면, 제 2 도전성 부재(134)로서 카퍼 필러를 형성할 수 있다. 여기서, 제 2 반도체 다이(130)는, 후술하는 바와 같이, 적층시 외부로 노출되는 상면을 보호하도록 보호층을 도포할 수 있는데, 예를 들면, 테이프 또는 에폭시(epoxy)를 도포할 수 있다.
도 4b에 도시된 바와 같이, 제 1 반도체 다이(120)를 기판(110) 상에 페이스-업으로 적층하고, 다이 패드(122)를 본딩 와이어(124)를 통하여 기판(110)의 본딩 패드(112)에 전기적으로 연결되도록 와이어 본딩한다. 여기서, 제 1 반도체 다이(120)를 하면에 접착층(129)을 통하여 기판(110)에 적층하는데, 이러한 접착층(129)은 액상 또는 필름 형태로 이루어질 수 있다.
도 4c에 도시된 바와 같이, 제 2 반도체 다이(130)가 실장되는 단차부(142)를 갖는 캐비티(144)를 형성하도록 기판(110)의 상부를 몰딩하며, 예를 들면, 예를 들면, 에폭시 수지, 실리콘 수지 또는 그 등가물 중 선택된 어느 하나로 몰딩한다. 즉, 몰딩시 제 1 반도체 다이(120)의 재배선(126)을 노출시키도록 캐비티(144)를 형성하는데, 이는 제 1 반도체 다이(120)의 제 1 도전성 부재(128)와 제 2 반도체 다이(130)의 제 2 도전성 부재(134)를 융착 연결하기 위한 공간을 확보하기 위함이다. 이때, 단차부(142)와 몰딩 부재(140)의 상면 사이에 제 2 반도체 다이(130)의 실장 및 언더필(150)의 주입을 위한 공간을 확보하도록 경사면(149)을 형성하는 것이 바람직하다.
도 2b에 도시된 바와 같이, 캐비티(144)가 몰딩 부재(140)의 상면에서 제 2 반도체 다이(130)의 면적보다 큰 면적을 갖고, 단차부(142)의 아래에서 제 2 반도체 다이(130)의 면적보다 작은 면적을 가지며, 단차부(142)의 위치에서 몰딩 부재(140)의 상면에서의 면적보다 경사면(149) 만큼 작은 면적을 갖도록 몰딩을 수행한다.
여기서, 단차부(142)가 제 2 반도체 다이(130)의 양측을 지지하도록 제 2 반도체 다이(130)의 하면에 대응하는 위치에 형성하는데, 도 4d를 참조하여 후술하는 바와 같이, 제 1 도전성 부재(128)와 제 2 도전성 부재(134)의 직경, 도전성 부재(128,134) 사이의 일정한 간격(t) 및 제 2 반도체 다이(130)의 두께의 합에 대응하는 높이로 캐비티(144) 내에 형성한다. 이때, 몰딩 부재(140)와 제 2 반도체 다이(130) 사이에 언더필(150)을 충진하는 공간부를 형성하도록 단차부(142)에 유입구(146) 및 적어도 하나의 유출구(148)를 형성하는데, 유입구(142)는 단차부(142)의 일측에 형성하고, 유출구(148)는 유입구(146)의 반대측인 단차부(142)의 타측, 또는 모서리 부분에 선택적으로 형성할 수 있다.
이와 같은 유입구(146) 및 적어도 하나의 유출구(148)가 형성된 단차부(142) 및 경사면(149)이 형성된 캐비티(144)를 형성하기 위하여 예를 들면, 이와 같이 형성된 캐비티(144) 형상에 대응하는 금형에 의해 몰딩을 수행하여 몰딩과 동시에 캐비티(144)를 형성할 수 있다.
본 실시예에서는 금형을 사용하여 몰딩과 동시에 단차부(142)를 갖는 캐비티(144)를 형성하는 것으로 설명되었지만, 이에 제한되지 않고, 몰딩 후에 캐비티(144)를 형성할 수도 있다.
도 4d에 도시된 바와 같이, 단차부(142)에 제 2 반도체 다이(130)를 실장하는데, 제 1 반도체 다이(120)에 형성된 제 1 도전성 부재(128)와 제 2 반도체 다이(130)에 형성된 제 2 도전성 부재(134)를 일정한 간격(t)을 갖도록 실장한다. 여기서, 일정 간격(t)은 2㎜이하가 바람직하다.
이때, 상술한 바와 같이 제 2 반도체 다이(130)의 열방출이 용이하게 되도록 제 2 반도체 다이(130)의 상면을 몰딩 부재(140)의 외부로 노출시켜 실장하는데, 단차부(142)의 형성 위치에 따라 그 높이를 조절한다.
본 실시예에서는 반도체 다이의 백사이드를 통하여 열방출이 용이하도록 제 2 반도체 다이(130)를 몰딩 부재(140)의 외부로 노출시키는 것으로 설명하였으나, 이에 제한되지 않고, 단차부(142)의 형성 위치에 따라 몰딩 부재(140)의 상면과 일치하거나 상부로 돌출되도록 적층할 수 있다.
이와 같이 재배선(126) 및 제 1 도전성 부재(128)를 형성한 제 2 반도체 다이(130)를 페이스-다운(face-down)으로 단차부(142)에 실장하고, 리플로우 공정을 수행하여 제 2 반도체 다이(130)를 제 1 반도체 다이(120)에 플립칩 본딩한다. 즉, 제 1 도전성 부재(128)와 제 2 도전성 부재(134) 사이에 일정한 간격(t)을 두고 배치한 상태에서 리플로우(reflow) 공정에 의해 도전성 부재(128,134)들을 서로 융착 연결시켜 제 1 도전성 부재(128)와 제 2 도전성 부재(134)를 통하여 제 1 반도체 다이(120)와 제 2 반도체 다이(130)를 전기적으로 연결한다.
도 4e에 도시된 바와 같이, 제 1 반도체 다이(120)와 제 2 반도체 다이(130)의 플립칩 본딩을 보호하도록 캐비티(144)의 단차부(142)에 형성된 유입구(146)를 통하여 언더필(150)을 주입하여 충진한다. 언더필(150)로서 예를 들면, 예를 들면, 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 플럭싱 언더필 및 그 등가물 중 선택된 어느 하나를 주입한다. 여기서, 언더필(150)의 주입시 유입구(146)의 반대측 또는 모서리부에 형성된 유출구(148)를 통하여 제 1 반도체 다이(120)와 제 2 반도체 다이(130)사이의 공기가 외부로 배출되어 효과적으로 언더필(150)을 충진할 수 있다.
여기서, 플립칩 본딩을 보호하도록 제 1 반도체 다이(120)와 제 2 반도체 다이(130) 사이에 언더필(150)을 충진할 뿐만 아니라 제 2 반도체 다이(130)를 보호 및 고정하도록 몰딩 부재(140)의 상면까지 충진한다.
도 4f에 도시된 바와 같이, 기판(110)의 하면에 형성된 본딩 패드(114)에 외부와 연결하기 위한 솔더볼(118)을 형성함으로써, 적층 반도체 패키지(10)를 완성한다.
이와 같은 방법에 의해 방열 수단을 사용하지 않고도 백사이드가 노출된 제 2 반도체 다이(130) 뿐만 아니라 패키지 내부에 적층된 제 1 반도체 다이(120)의 방열효율을 향상시킨 적층 반도체 패키지(10)를 제조할 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 본 발명의 기술 사상 범위 내에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 첨부된 특허 청구 범위에 속하는 것은 당연하다.
10 : 적층 반도체 패키지 110 : 기판
112,114 : 본딩 패드 116 : 비어홀
118 : 솔더볼 120 : 제 1 반도체 다이
122 : 다이 패드 124 : 본딩 와이어
126,132 : 재배선 128,134 : 솔더 범프
129 : 접착층 130 : 제 2 반도체 다이
140 : 몰딩 부재 142 : 단차부
144 : 캐비티 146 : 유입구
148 : 유출구 149 : 경사면
150 : 언더필

Claims (8)

  1. 상면 및 하면에 본딩 패드가 형성되는 기판;
    상기 기판의 상면에 페이스-업(face-up)으로 적층되는 제 1 반도체 다이;
    상기 제 1 반도체 다이의 일부가 노출되도록 캐비티가 형성되고 상기 캐비티의 상부에 단차부가 형성되도록 상기 기판의 상부에 형성되는 몰딩 부재; 및
    상기 단차부에 실장되며 상기 제 1 반도체 다이와 플립칩(flip-chip) 본딩되는 제 2 반도체 다이;를 포함하는 적층 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 캐비티에 충진되는 언더필을 추가로 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 다이는 상면에 재배선층이 형성되고, 다이 패드의 일부가 본딩 와이어에 의해 상기 기판에 전기적으로 연결되는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 2 반도체 다이가 상기 몰딩 부재의 외부로 노출되는 것을 특징으로 하는 적층 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 단차부는 유입구 및 적어도 하나의 유출구가 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  6. 상면 및 하면에 본딩 패드가 형성되는 기판, 제 1 및 제 2 반도체 다이를 준비하고 상기 제 1 반도체 다이를 상기 기판에 페이스-업으로 적층하는 준비 단계;
    상기 제 1 반도체 다이의 일부가 노출되도록 상기 기판의 상부를 몰딩하되, 상기 제 2 반도체 다이가 실장되는 캐비티를 형성하고 상기 캐비티의 상부에 단차부가 형성되도록 몰딩하는 몰딩 단계; 및
    상기 단차부에 상기 제 2 반도체 다이를 실장하여 상기 제 1 반도체 다이와 플립칩 본딩하는 본딩 단계;를 포함하는 적층 반도체 패키지 제조 방법.
  7. 제 6 항에 있어서,
    상기 본딩 단계는 상기 제 1 반도체 다이에 형성된 제 1 도전성 부재와 상기 제 2 반도체 다이에 형성된 제 2 도전성 부재가 일정한 간격을 갖도록 배치한 후 리플로우 공정을 수행하는 특징으로 하는 적층 반도체 패키지 제조 방법.
  8. 제 6 항에 있어서,
    상기 캐비티에 언더필을 충진하는 충진 단계를 추가로 포함하는 것을 특징으로 하는 적층 반도체 패키지 제조 방법.
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