WO2014129351A1 - 半導体装置とその製造方法 - Google Patents

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任志 友廣
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ピーエスフォー ルクスコ エスエイアールエル
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    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • Patent Document 1 discloses a method of manufacturing a plurality of semiconductor devices from a single substrate (wiring mother substrate). According to this method, a plurality of semiconductor chips are arranged and fixed in a matrix on one surface of a single substrate, and the plurality of semiconductor chips fixed to the substrate are collectively sealed with a sealing resin. Thus, a plurality of semiconductor devices can be obtained by cutting the substrate and the sealing resin in accordance with each semiconductor chip.
  • the method for manufacturing a semiconductor device disclosed in Patent Document 2 it is possible to display a semiconductor chip inspection result, a company name, a product name, and the like on the semiconductor device itself.
  • the energy of the laser for example, YAG (Yttrium Aluminum Garnet) laser having a high frequency
  • the sealing resin that covers the circuit located on the surface of the semiconductor chip passes through the sealing resin and passes through the sealing resin.
  • the circuit of the semiconductor chip is disconnected by being transmitted to the circuit.
  • the semiconductor device of the present invention has a wiring substrate, a first surface that is laminated on one surface of the wiring substrate, faces the wiring substrate, and a second surface that is located on the opposite side of the first surface, A semiconductor chip having a circuit formed on at least the second surface, a non-circuit built-in chip laminated on the second surface of the semiconductor chip, and at least a wiring board and a non-circuit built-in chip; And a sealing resin disposed between the two.
  • the present invention it is possible to suppress damage to the circuit formed on the semiconductor chip at the time of laser irradiation for forming the marking. Accordingly, it is possible to form markings having an arbitrary size and shape at an arbitrary position including a position overlapping the semiconductor chip as viewed in a plan view. In addition, since it is possible to irradiate a laser having a high frequency without considering circuit damage, it is possible to improve the accuracy and precision of marking formation.
  • FIG. 1 is a plan view showing a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a sectional view taken along line AA in FIG. 1. It is the top view which abbreviate
  • FIG. 4c shows the process of following FIG. 4c.
  • FIG. 5a It is sectional drawing which shows the process of following FIG. 5b.
  • FIG. 8 is a cross-sectional view showing a step of the method for manufacturing the semiconductor device shown in FIG. 7. It is sectional drawing which shows the process of following FIG. 8a. It is sectional drawing which shows the process of following FIG. 8b. It is sectional drawing which shows the process of following FIG. 8c. It is sectional drawing which shows the process of following FIG. 8d. It is sectional drawing which shows the process of following FIG. 9a.
  • FIG. 9b is a cross-sectional view showing a step following FIG. 9b. It is sectional drawing which shows the process of following FIG. 9c. It is sectional drawing which shows the semiconductor device of the 4th Embodiment of this invention.
  • FIG. 11 is a cross-sectional view showing a modification of the semiconductor device shown in FIG. 10.
  • FIG. 1 is a plan view showing a semiconductor device 1 according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view taken along line AA
  • FIG. 3 is a plan view in which the sealing resin 2 is omitted.
  • “upper” and “lower” refer to mounting of the semiconductor chip 4 of the wiring board 1 on the basis of the wiring board 3 of the completed semiconductor device 1 as shown in FIGS.
  • the upper surface side is defined as “upper”
  • the opposite side of the surface of the wiring board 3 on which the semiconductor chip 4 is mounted is defined as “lower”.
  • the definition of “upper” and “lower” on the basis of the semiconductor chip mounting surface and the opposite surface of the wiring board 3 of the semiconductor device 1 in such a completed state is defined as a semiconductor chip 4 or a mirror chip (with no circuit built-in). Chip) 11 and the like, and are used consistently in the present specification regardless of the posture when the semiconductor device 1 is used or the temporary upside down in some processes during the manufacture of the semiconductor device 1. .
  • the sealing resin 2 is provided so as to seal the semiconductor chip 4, the mirror chip 11, the bonding wire 9, the adhesive members 6, 10, and the like arranged on one surface of the wiring substrate 3. .
  • the sealing resin 2 is solidified in a state of surrounding members (semiconductor chip 4, mirror chip 11, bonding wire 9, and adhesive members 6, 10) disposed on the wiring substrate 3.
  • markings 12 indicating the inspection results of the semiconductor chip 4, the company name, the product name, and the like are formed.
  • the marking 12 is formed by scraping the surface of the sealing resin 2 by about 5 to 30 ⁇ m by laser irradiation or the like. That is, since the concave portion generated by scraping the surface of the sealing resin 2 by about 5 to 30 ⁇ m causes irregular reflection of light, a contrast is generated between the flat surface of the sealing resin 2 and characters, images, patterns, etc. Visible.
  • the circuit of the semiconductor chip 4 is disconnected when the marking 12 is formed. Can be prevented from causing damage. That is, for example, even when the marking 12 is formed by laser irradiation, even if the energy of the laser (for example, YAG laser) passes through the sealing resin 2, the energy is reflected or blocked by the mirror chip 11 and does not reach the semiconductor chip 4. . Therefore, it is possible to suppress the occurrence of damage such as disconnection in the circuit formed in the semiconductor chip 4. Since the risk of damage to the circuit of the semiconductor chip 4 is small, it is possible to make the sealing resin 2 thin, and thus the semiconductor device 1 can be thinned.
  • the energy of the laser for example, YAG laser
  • the bonding wire 9 since a part of the bonding wire 9 that connects the electrode pad 7 of the semiconductor chip 4 and the connection pad 8 of the wiring substrate 3 is embedded in the adhesive member 10 for fixing the mirror chip 11, the bonding wire 9 Is protected by the adhesive member 10 so as not to be cut.
  • the marking 12 can be formed relatively freely in any size and shape in any position of the sealing resin 2. As a result, the visibility of the marking 12 can be improved.
  • a mother board 3A shown in FIG. 4a is prepared.
  • a wiring including the connection pad 8 is formed on one surface
  • a wiring including the land 13 is formed on the other surface
  • the wirings on both surfaces are partially connected by the vias 15.
  • the mother substrate 3A has a configuration in which a plurality of product formation regions 18 are arranged in a matrix in a plane, and when cut along a dicing line 19 set between the product formation regions 18, The wiring board 3 shown in 1 to 3 is obtained.
  • the lands 13 are arranged in a grid pattern for each product formation region 18.
  • the placement process of the adhesive member 6 for mounting the semiconductor chip 4 is performed on the mother board 3A.
  • a printing mask having a plurality of opening holes corresponding to each of the product formation regions 18 is set on one surface of the mother board 3A, and the adhesive member 6 (for example, an insulating paste) is formed on the printing mask. Or DAF) is applied.
  • the adhesive member 6 is poured into the opening hole by a squeegee (not shown)
  • the printing mask is removed, and a layer of the adhesive member 6 having a predetermined thickness is formed on each of the product forming regions 18.
  • the peripheral end portion of the adhesive member 6 is disposed at a position corresponding to between the lands 13.
  • the semiconductor chip 4 is mounted on each of the product formation regions 18 of the mother board 3 ⁇ / b> A via the adhesive member 6.
  • the semiconductor chip 4 is made of silicon, and has a circuit such as a logic circuit or a memory circuit and a plurality of electrode pads 7 forming a part of the circuit.
  • a passivation film (not shown) is formed on almost the entire surface except for the electrode pads 7.
  • the first surface (lower surface) 4 a opposite to the second surface (upper surface) 4 b of the semiconductor chip 4 is bonded and fixed on the mother substrate 3 ⁇ / b> A via the bonding member 6.
  • a FOW (Film On Wire) adhesive member is attached to one surface of a wafer made of, for example, silicon, having no circuit formed thereon, and having a light reflecting surface. Then, by cutting this wafer, a mirror chip 11 (see FIG. 4d), which is a non-circuit built-in chip having a FOW adhesive member 10 attached to one surface, is obtained.
  • the planar shape of the mirror chip 11 is larger than the planar shape of the semiconductor chip 4.
  • the mirror chip 11 to which the adhesive member 10 is attached is disposed.
  • the mirror chip 11 By directing the surface of the mirror chip 11 to which the adhesive member 10 is attached to the semiconductor chip 4 side, the mirror chip 11 is placed on the mother substrate 3A via the adhesive member 10. Specifically, the mother substrate 3A after completion of the wire bonding process is mounted and held on a bonding stage of a die bonding apparatus (not shown), and the mother substrate 3A mounted on the bonding stage by a heater provided on the bonding stage. The semiconductor chip 4 and the bonding wire 9 mounted thereon are heated to a bonding temperature (for example, 150 ° C.).
  • a bonding temperature for example, 150 ° C.
  • the other surface of the mirror chip 11 (the surface on which the adhesive member 10 is not attached) is sucked and held by a collet (not shown), and the collet is moved onto the die bonding stage and directed toward the semiconductor chip 4 on the mother substrate 3A.
  • the collet is lowered.
  • the adhesive member 10 attached to the mirror chip 11 comes into contact with the heated bonding wire 9, and the temperature of the adhesive member 10 rises to a low viscosity state.
  • the portion of the bonding wire 9 located above the semiconductor chip 4 enters the embedded adhesive member 10 having a reduced viscosity and is embedded.
  • the lower surface of the adhesive member 10 comes into contact with the upper surface (second surface 4 b) of the semiconductor chip 4, and the space between the semiconductor chip 4 and the mirror chip 11 is filled with the adhesive member 10.
  • the mirror chip 11 is stacked on the semiconductor chip 4.
  • the mirror chip 11 and the adhesive member 10 have a larger planar shape than the semiconductor chip 4 and cover the semiconductor chip 4 when viewed in plan.
  • a sealing resin (mold resin) 2 such as a thermosetting epoxy resin is provided on one surface (surface on which the semiconductor chip 4 is mounted) of the mother substrate 3A, for example, in a plurality of product formation regions. It is applied so as to cover 18 in a lump.
  • an upper mold constituting a molding die of a molding apparatus such as a transfer mold apparatus is formed with a cavity having a size that collectively covers a plurality of product forming regions 18, and a lower mold is formed on the lower mold.
  • a recess for accommodating the mother board 3A is formed.
  • the mother board 3A after the completion of the wire bonding process is set in the recess of the lower mold and the outer peripheral edge of the mother board 3A is clamped by the upper mold and the lower mold, a plurality of product formation regions 18 are formed above the mother board 3A. A cavity of a size that covers all of the above is located. Thereafter, the sealing resin 2 is filled into the cavities and cured at a predetermined temperature (for example, 180 ° C.). In this way, the semiconductor chip 4, the bonding wire 9, the mirror chip 11, and the like on the mother substrate 3 ⁇ / b> A are collectively sealed by the sealing resin 2.
  • a predetermined temperature for example, 180 ° C.
  • a marking process for the sealing resin 2 is performed. Specifically, as shown in FIG. 5 b, the sealing resin 2 formed on the mother substrate 3 ⁇ / b> A is irradiated with a laser 20 such as a YAG laser from the laser light source 16 through the condenser lens 17 to seal the sealing resin 2.
  • the marking 12 having a desired pattern is formed by scraping the surface of 5 to 30 ⁇ m. This pattern is a character, an image, a pattern, or the like that represents an inspection result of the semiconductor chip 4, a company name, a product name, or the like.
  • a mask (not shown) may be used when the laser 20 is irradiated.
  • a ball mounting process is performed on the lower surface of the mother board 3A (the surface opposite to the surface on which the semiconductor chip 4 is mounted). Specifically, as shown in FIG. 5 c, conductive solder balls 14 are joined to a plurality of lands 13 arranged in a lattice pattern corresponding to each product formation region 18.
  • this ball mounting step may be performed in a state where the upper and lower sides of the mother board 3A are inverted.
  • a ball mounter (not shown) in which a plurality of suction holes are formed in accordance with the positions of the lands 13 of the mother board 3A is used, and each solder ball 14 is held in each suction hole via a flux. Bonded to each land 13 collectively. Thereafter, the adsorption of the solder balls 14 is released and the solder balls 14 are removed from the ball mounter.
  • the dicing process of the mother board 3A is performed. Specifically, a dicing tape (not shown) is bonded to the sealing resin 2 on the mother substrate 3A. Then, the mother substrate 3A is cut vertically and horizontally along the dicing line 19 by the dicing blade of the dicing apparatus and separated into the individual product forming regions 18. Thereafter, by removing the dicing tape from the mother board 3A, the semiconductor chip 4 and the mirror chip 11 are mounted on the wiring board 3 cut out from the mother board 3A and covered with the sealing resin 2 as shown in FIG. A plurality of semiconductor devices 1 are obtained.
  • the mirror chip 11 having a larger planar shape than the semiconductor chip 4 is disposed between the semiconductor chip 4 mounted on the wiring substrate 3 and the sealing resin 2. Is covered with the mirror chip 11 in plan view. Therefore, even if the surface of the sealing resin 2 is irradiated with a laser 20 such as a high-frequency YAG laser in the marking process, the energy of the laser 20 is reflected or blocked by the mirror chip 11 and reaches the semiconductor chip 4 too much. Without affecting the circuit. That is, the occurrence of disconnection of the circuit of the semiconductor chip 4 due to the energy of the laser 20 can be suppressed, and the reliability of the semiconductor device 1 can be improved.
  • a laser 20 such as a high-frequency YAG laser in the marking process
  • the marking process can be performed using a high-frequency YAG laser, compared with the case where the marking process is performed using a low-frequency laser. Further, finer characters and designs can be finely formed, and the visibility of the marking 12 can be improved.
  • the mirror chip 11 has a larger planar shape than the semiconductor chip 4, not only the semiconductor chip 4 including the electrode pads 7 but also the connection pads 8 of the wiring substrate 3 and the electrode pads 7 of the semiconductor chip 4 are connected thereto.
  • the bonding wire 9 is also covered and protected by the mirror chip 11 in plan view. Therefore, the bonding wire 9, the electrode pad 7, and the connection pad 8 are not exposed when the surface of the sealing resin 2 is scraped off in the marking process. Thereby, the marking 12 having an arbitrary size and shape can be formed at an arbitrary position without worrying about the positions of the bonding wire 9, the electrode pad 7, and the connection pad 8. Therefore, the visibility can be improved.
  • the mirror chip 11 is a non-circuit built-in chip in which no circuit is formed, there is no problem even if it receives laser energy.
  • the sealing process is performed with at least a part of the bonding wire 9 being embedded in the adhesive member 10 such as FOW, the bonding wire is formed by entrainment or the like when the sealing resin 2 is injected in the sealing process. 9 and the occurrence of short circuit between the bonding wires 9 can be suppressed.
  • the sealing resin 2 that is the uppermost layer of the semiconductor device 1 is made thicker. Need to form.
  • at least a part of the bonding wire 9 including the top is embedded in the adhesive member 10, so that the variation in the position of the top of the bonding wire 9 is within the range of the layer thickness of the adhesive member 10.
  • the distance from the uppermost layer of the semiconductor device 1 to the top of the bonding wire 9 can be accurately accommodated within a certain range. As a result, it is not necessary to make the uppermost layer of the semiconductor device 1 thicker than necessary. This contributes to the thinning of the device 1.
  • the sealing resin 2 is formed except for a portion covering the mirror chip 11 when seen in a plan view, and the mirror chip 11 is exposed without being covered by the sealing resin 2.
  • the marking 12 is made by irradiating the mirror chip 11, not the sealing resin 2, with a laser 20 to scrape the surface of the mirror chip 11 to form a recess.
  • Other configurations and manufacturing methods are the same as those of the semiconductor device 1 of the first embodiment.
  • the same effect as that of the first embodiment can be obtained, and the heat dissipation effect of the semiconductor device 1 is improved because the mirror chip 11 is exposed. Further, since the sealing resin 2 does not exist on the mirror chip 11, the semiconductor device 1 can be thinned, and the amount of the sealing resin 2 present on the wiring substrate 3 is compared with that of the first embodiment. Therefore, it is possible to reduce warpage caused by differences in thermal expansion coefficients among the wiring substrate 3, the semiconductor chip 4, and the sealing resin 2.
  • the sealing resin 2 when the sealing resin 2 is supplied and solidified, thickness variations are likely to occur. Therefore, if only the sealing resin 2 exists above the semiconductor chip 4, the uppermost layer of the semiconductor device 1. There is a possibility that the accuracy of the distance from the semiconductor chip 4 to the semiconductor chip 4 is lowered. Furthermore, when the marking 12 is formed by irradiating the sealing resin 2 with the laser 20, it is difficult to accurately control the depth at which the sealing resin 2 is scraped off by the laser irradiation. As a result, in order to surely prevent the laser 20 from reaching the semiconductor chip 4, it is necessary to form the sealing resin 2 thickly, which makes it difficult to reduce the thickness of the semiconductor device 1. .
  • the sealing resin 2 does not exist above the semiconductor chip 4, and only the mirror chip 11 and the adhesive member 10 exist.
  • the mirror chip 11 can be easily manufactured in advance with high dimensional accuracy, and the adhesive member 10 made of FOW or the like also has high dimensional accuracy. Therefore, the accuracy of the distance from the uppermost layer of the semiconductor device 1 to the semiconductor chip 4 can be increased.
  • the depth to be scraped off can be controlled with relatively high accuracy when the laser 20 is irradiated onto the hard mirror chip 11. Therefore, it is not necessary to provide an unnecessarily thick layer above the semiconductor chip 4, which contributes to the thinning of the semiconductor device 1.
  • the total thickness of the layers positioned above the semiconductor chip 4 is expected to be (thickness of the portion occupied by the bonding wire 9) + (thickness direction variation in the position of the top portion of the bonding wire 9).
  • the total thickness of the layers positioned above the semiconductor chip 4 is (thickness of the portion occupied by the bonding wire 9) + (thickness of the mirror chip 11 and the adhesive member 10) + (mirror This is an intersection that allows for variations in the thickness of the chip 11 and the adhesive member 10). This is because the variation in the thickness direction of the position of the top portion of the bonding wire 9 is absorbed within the thickness range of the adhesive member 10.
  • the semiconductor device 1 can be made thinner than the conventional one.
  • a mother board 3A is prepared (see FIG. 8a) as in the first embodiment, and the semiconductor chip 4 is mounted on the mother board 3A via an adhesive member 6.
  • the electrode pads 7 on the second surface (upper surface) 4b of the semiconductor chip 4 and the connection pads 8 on the upper surface of the mother substrate 3A are connected by bonding wires 9 (see FIG. 8c).
  • the wafer 11 ⁇ / b> A that is the base material of the mirror chip 11 with the adhesive member 10 attached to one surface is fixed above the base substrate 3 ⁇ / b> A and the semiconductor chip 4.
  • the adhesive member 10 is fixed to the second surface (upper surface) 4 b of the semiconductor chip 4, and a part of the bonding wire 9 is embedded in the adhesive member 10.
  • the wafer 11A has not been cut yet.
  • the same effect as in the first and second embodiments can be obtained, and one outer surface of the package of the semiconductor device 1 can reduce the thickness variation compared to the sealing resin 2. Therefore, the accuracy of the external dimensions of the semiconductor device 1 can be improved.
  • a plurality of (two in the example shown in FIG. 10) semiconductor chips 4 are stacked on the wiring substrate 3, and the top of the plurality of semiconductor chips 4, that is, the wiring substrate 3.
  • the mirror chip 11 is laminated on the second surface (upper surface) 4 b of the outermost semiconductor chip 4 positioned farthest from the semiconductor chip 4 and sealed with the sealing resin 2.
  • the lower semiconductor chip 4 is fixed on the wiring substrate 3 by an adhesive member 6 such as DAF
  • the upper semiconductor chip 4 is fixed on the lower semiconductor chip 4 by an adhesive member 6 such as DAF. ing.
  • the electrode pads 7 on the upper surface of the lower semiconductor chip 4 and the electrode pads 7 on the second surface (upper surface) 4b of the upper semiconductor chip 4 are connected pads 8 on the upper surface (one surface) of the wiring board 3, respectively. Are connected by a bonding wire 9.
  • Other configurations and manufacturing methods are the same as those of the semiconductor device 1 of the first embodiment.
  • DAF and an insulating paste are used in combination as the adhesive member 6 for fixing the semiconductor chip 4, cost can be reduced and stable assembly can be ensured.
  • the semiconductor device 1 of the present invention may include two or more stacked semiconductor chips 4.
  • the connection method between the lowest semiconductor chip 4 and the wiring substrate 3 and the connection method between the lower semiconductor chip 4 and the upper semiconductor chip 4 are not particularly limited.
  • the lowermost semiconductor chip 4 is connected to the upper surface (one side) of the wiring substrate 3 by flip chip connection using the bump electrodes 21 provided on the lower surface (first surface 4a).
  • the surface may be connected to the connection pad 8.
  • the space between the lower surface of the lowest semiconductor chip 4 and the upper surface of the wiring substrate 3 is filled with the underfill material 22 and solidified.
  • the same effects as those of the first embodiment can be obtained, and a plurality of semiconductor chips 4 are provided in one semiconductor device 1, so that the semiconductor device 1 has higher functionality and larger capacity. be able to.
  • the number of built-in semiconductor chips 4 is not limited to two and may be three or more.
  • the sealing resin 2 is formed except for a portion covering the mirror chip 11 when viewed in plan, and the mirror chip 11 is sealed.
  • the markings 12 may be exposed without being covered with the resin 2, and the marking 12 may be formed on the upper surface of the mirror chip 11.

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Abstract

　半導体装置１が、配線基板３と、配線基板３の一方の面に積層され、配線基板３に向いた第１の面４ａと第１の面４ａの反対側に位置する第２の面４ｂとを有し、少なくとも第２の面４ｂに回路が形成されている、半導体チップ４と、半導体チップ４の第２の面４ｂに積層されている、回路が形成されていない回路非内蔵チップ１１と、少なくとも配線基板３と回路非内蔵チップ１１との間に配置されている封止樹脂２と、を含む。それにより、半導体チップを内蔵した半導体装置にマーキングを形成するためのレーザ照射を行う際などに与えられたエネルギーが、半導体チップに形成された回路を損傷することを抑える。

Description

半導体装置とその製造方法
　本発明は、半導体装置とその製造方法に関する。
　特許文献１には、１枚の基板（配線母基板）から複数の半導体装置を製造する方法が開示されている。この方法によると、１枚の基板の一方の面に複数の半導体チップを平面的にマトリックス状に並べて固定し、基板に固定された複数の半導体チップを封止樹脂によって一括して封止してから、各半導体チップに合わせて基板および封止樹脂を切断して、複数の半導体装置を得ることができる。
　特許文献２に記載の方法では、特許文献１と同様に１枚の基板（多数個取り基板）の一方の面に複数の半導体チップを固定し封止樹脂によって一括して封止してから、半導体チップ毎に特性検査を行ってその検査結果等を封止樹脂にマーキングした後に、基板および封止樹脂を切断している。封止樹脂へのマーキング工程では、一般に、レーザを照射することによって封止樹脂の表面を加熱して部分的に削り取って文字等を形成し、半導体チップの検査結果や社名や製品名等を表示させる。
特開２０１２－１０４７９０号公報 特開２００３－０７８０７２号公報
　特許文献２に開示されている半導体装置の製造方法によると、半導体装置自体に、半導体チップの検査結果や社名や製品名等を表示することができる。しかし、マーキング工程において、半導体チップの表面に位置する回路を覆う封止樹脂に照射したレーザ（例えば周波数の大きいＹＡＧ（Yttrium Aluminum Garnet）レーザ）のエネルギーが、封止樹脂を通過して半導体チップの回路に伝わり、半導体チップの回路を断線させる可能性がある。特に携帯型電子機器に搭載される半導体装置の小型化および薄型化のために、半導体チップを覆う封止樹脂の厚さを薄くすることが望まれており、その結果、マーキング工程におけるレーザ照射による回路の断線の問題が生じやすくなっている。また、特許文献２に示されているマーキングの用途に限られず、その他の用途で封止樹脂にレーザ等のエネルギーが加えられる場合にも、そのエネルギーが封止樹脂を通過して半導体チップの回路に損傷を生じる危険性がある。
　本発明の半導体装置は、配線基板と、配線基板の一方の面に積層され、配線基板に向いた第１の面と第１の面の反対側に位置する第２の面とを有し、少なくとも第２の面に回路が形成されている半導体チップと、半導体チップの第２の面に積層されている、回路が形成されていない回路非内蔵チップと、少なくとも配線基板と回路非内蔵チップとの間に配置されている封止樹脂と、を含む。
　この構成によると、例えば半導体装置にマーキング等を形成するためにレーザを照射する際などにエネルギーが付与されても、そのエネルギーは回路非内蔵チップによって反射または遮断され、半導体チップにはあまり到達しない。従って、半導体チップに形成されている回路の損傷が抑えられる。回路非内蔵チップには回路が形成されていないため、レーザのエネルギーを受けても問題は生じない。
　本発明によると、マーキング形成のためのレーザ照射時等に、半導体チップに形成されている回路が損傷することが抑えられる。従って、平面的に見て半導体チップに重なる位置を含めて任意の位置に任意の大きさおよび形状のマーキングを形成することが可能になる。また、回路の損傷を考慮することなく周波数の高いレーザを照射することができるため、マーキング形成の精度や精細さの向上を図ることができる。
本発明の第１の実施形態の半導体装置を示す平面図である。 図１のＡ－Ａ線断面図である。 図１に示す半導体装置の封止樹脂を省略した平面図である。 図１に示す半導体装置の製造方法の一工程を示す断面図である。 図４ａに続く工程を示す断面図である。 図４ｂに続く工程を示す断面図である。 図４ｃに続く工程を示す断面図である。 図４ｄに続く工程を示す断面図である。 図５ａに続く工程を示す断面図である。 図５ｂに続く工程を示す断面図である。 図５ｃに続く工程を示す断面図である。 本発明の第２の実施形態の半導体装置を示す断面図である。 本発明の第３の実施形態の半導体装置を示す断面図である。 図７に示す半導体装置の製造方法の一工程を示す断面図である。 図８ａに続く工程を示す断面図である。 図８ｂに続く工程を示す断面図である。 図８ｃに続く工程を示す断面図である。 図８ｄに続く工程を示す断面図である。 図９ａに続く工程を示す断面図である。 図９ｂに続く工程を示す断面図である。 図９ｃに続く工程を示す断面図である。 本発明の第４の実施形態の半導体装置を示す断面図である。 図１０に示す半導体装置の変形例を示す断面図である。
　以下、本発明の実施の形態について、図面を参照して説明する。
　［第１の実施形態］
　図１は本発明の一実施形態の半導体装置１を示す平面図、図２はそのＡ－Ａ線断面図、図３はその封止樹脂２を省略した平面図である。なお、本明細書における「上」および「下」とは、図１，２に示すような完成状態の半導体装置１の配線基板３を基準として、その配線基板１の、半導体チップ４が搭載される面側を「上」と定義し、配線基板３の、半導体チップ４が搭載される面の反対側を「下」と定義している。このような完成状態の半導体装置１の配線基板３の半導体チップ搭載面とその反対側の面とを基準とした「上」と「下」の定義は、半導体チップ４やミラーチップ（回路非内蔵チップ）１１等についても適用され、半導体装置１の使用時の姿勢や、半導体装置１の製造時の一部の工程における一時的な上下反転とは無関係に、本明細書において一貫して用いられる。
　本実施形態の半導体装置１は、ガラスエポキシ等の絶縁材からなる配線基板３の一方の面に、例えばシリコンからなり論理回路やメモリ回路等の回路（不図示）が形成された半導体チップ４が積層されている。具体的には、配線基板３の上面（一方の面）に設けられたソルダーレジスト等からなる絶縁膜５上に、接着部材６によって半導体チップ４が固定されている。接着部材６は、例えば絶縁ペーストまたはＤＡＦ（Die Attach Film）である。
　半導体チップ４は実質的に矩形の平面形状を有し、配線基板３に向いた第１の面４ａとその反対側に位置する第２の面４ｂとを有している。第２の面（上面）４ｂには、実質的に矩形の平面形状の外周の各辺に概ね沿って配列するように、複数の電極パッド７が設けられている。そして、配線基板３の上面（半導体チップ４を搭載している面）には、半導体チップ４の各電極パッド７にそれぞれ対応する複数の接続パッド８が、半導体チップ４の搭載位置の外側に設けられている。そして、各電極パッド７と、それに対応する各接続パッド８とが、ＡｕやＣｕ等からなるボンディングワイヤ（導線）９によって接続されている。
　半導体チップ４の第２の面４ｂには、接着部材１０を介してミラーチップ１１が固定されている。ミラーチップ１１は回路が形成されていない回路非内蔵チップであり、例えばシリコンからなり、光を反射する表面を有している。ミラーチップ１１は半導体チップ４よりも大きい実質的に矩形の平面形状を有しており、平面的に見るとミラーチップ１１は半導体チップ４全体を覆っている。ボンディングワイヤ９の一部（少なくとも半導体チップ４とミラーチップ１１の間に位置する部分）は、接着部材１０内に埋め込まれている。接着部材１０は、例えばＦＯＷ（Film On Wire）からなり、ボンディングワイヤ９の一部を包囲した状態で固化している。
　このように配線基板３の一方の面上に配置された半導体チップ４、ミラーチップ１１、ボンディングワイヤ９、および接着部材６，１０等を封止するように、封止樹脂２が設けられている。封止樹脂２は、配線基板３上に配置された部材（半導体チップ４、ミラーチップ１１、ボンディングワイヤ９、および接着部材６，１０等）を包囲した状態で固化している。封止樹脂２の上面（配線基板３と反対側に向いた表面）には、半導体チップ４の検査結果や社名や製品名等を表すマーキング１２が形成されている。マーキング１２は、レーザ照射等によって封止樹脂２の表面を５～３０μｍ程度削り取ることによって形成されている。すなわち、封止樹脂２の表面を５～３０μｍ程度削り取ることによって生じた凹部が光の乱反射を生じるため、封止樹脂２の平坦な表面との間にコントラストが生じ、文字や画像や模様等が視認可能になる。
　配線基板３の下面（半導体チップ４を搭載している面と反対側の面）には複数のランド１３が設けられており、各ランド１３にはんだボール１４が固定されてＢＧＡ（Ball Grid Array）構造が構成されている。ランド１３およびはんだボール１４の周囲は、ソルダーレジスト等からなる絶縁膜５で覆われている。配線基板３の上面の接続パッド８と下面のランド１３とは、配線基板３を貫通するビア１５によってそれぞれ接続されている。配線基板３の両面に形成されている配線は、開口部５ａ（図３参照）を介して露出する上面の接続パッド８および下面のランド１３を除いて、絶縁膜５によって覆われている。
　本実施形態の半導体装置１は、マーキング１２が形成された封止樹脂２と半導体チップ４との間にミラーチップ１１が介在しているため、マーキング１２の形成時に半導体チップ４の回路が断線などの損傷を起こすことが抑制できる。すなわち、例えばレーザ照射によってマーキング１２を形成する際にレーザ（例えばＹＡＧレーザ）のエネルギーが封止樹脂２を通過したとしても、そのエネルギーはミラーチップ１１に反射または遮断されて半導体チップ４まで到達しない。従って、半導体チップ４に形成された回路に断線などの損傷が生じることは抑えられる。半導体チップ４の回路の損傷の危険性が小さいため、封止樹脂２を薄くすることが可能であり、ひいては、半導体装置１の薄型化が可能になる。
　また、半導体チップ４の電極パッド７と配線基板３の接続パッド８を接続するボンディングワイヤ９の一部が、ミラーチップ１１を固定するための接着部材１０内に埋め込まれているため、ボンディングワイヤ９は切断されないように接着部材１０によって保護されている。
　この構成によると、半導体チップ４の回路およびボンディングワイヤ９の損傷が抑えられるため、封止樹脂２の任意の位置に任意の大きさおよび形状で比較的自由にマーキング１２を形成することができる。その結果、マーキング１２の視認性の向上を図ることができる。
　次に、本実施形態の半導体装置の製造方法について説明する。
　まず、図４ａに示す母基板３Ａが準備される。母基板３Ａには、一方の面に接続パッド８を含む配線が形成され、他方の面にランド１３を含む配線が形成され、両面の配線は部分的にビア１５によって接続されている。母基板３Ａは、複数の製品形成領域１８が平面的にマトリクス状に並んで配置された構成であり、製品形成領域１８同士の間に設定されるダイシングライン１９に沿って切断されると、図１～３に示す配線基板３となる。ランド１３は製品形成領域１８毎に格子状に配置されている。
　この母基板３Ａに対して、半導体チップ４を実装するための接着部材６の配設工程が行われる。例えば、図示しないが、母基板３Ａの一方の面に、製品形成領域１８のそれぞれに対応した複数の開口穴を有する印刷用マスクがセットされ、その印刷用マスク上に接着部材６（例えば絶縁ペーストまたはＤＡＦ）が塗布される。この接着部材６が図示しないスキージ等によって開口穴内に流し込まれた後、印刷用マスクが除去されて、製品形成領域１８のそれぞれの上に所定の厚さの接着部材６の層が形成される。このとき、接着部材６の周端部はランド１３同士の間に対応する位置に配置される。
　次に、半導体チップ４のダイボンディング工程が実施される。具体的には、図４ｂに示すように、母基板３Ａの製品形成領域１８のそれぞれの上に、接着部材６を介して半導体チップ４が搭載される。半導体チップ４はシリコンからなり、論理回路や記憶回路等の回路とその回路の一部をなす複数の電極パッド７を有している。半導体チップ４の第２の面４ｂには、電極パッド７を除いてほぼ全面にパッシベーション膜（不図示）が形成されている。本実施形態では、半導体チップ４の第２の面（上面）４ｂの反対側の第１の面（下面）４ａが、接着部材６を介して母基板３Ａの上に接着固定される。
　母基板３Ａの全ての製品形成領域１８に半導体チップ４を搭載し終えたら、ワイヤボンディング工程が実施され、図４ｃに示すように、半導体チップ４の第２の面４ｂの電極パッド７とそれに対応する母基板３Ａの上面の接続パッド８とが、ＡｕまたはＣｕ等からなる導電性のボンディングワイヤ（導線）９によって接続される。具体的には、図示しないワイヤボンディング装置を用いて、溶融されボールが形成されたボンディングワイヤ９の一端が、半導体チップ４の電極パッド７に超音波熱圧着された後、ボンディングワイヤ９の他端が母基板３Ａ上の対応する接続パッド８に超音波熱圧着される。こうして、電極パッド７とそれに対応する接続パッド８とをそれぞれ接続するワイヤボンディング工程が行われる。なお、ボンディングワイヤ９は、半導体チップ４の端縁の角部との干渉を避けるためにループ形状を描くように保持される。
　続いて、ミラーチップ１１および接着部材１０の配設工程が行われる。まず、図示しないが、例えばシリコンからなり、回路が形成されておらず、光を反射する表面を有しているウェハの一方の面に、ＦＯＷ（Film On Wire）の接着部材が貼り付けられる。そして、このウェハを切断することにより、一方の面にＦＯＷの接着部材１０が取り付けられた回路非内蔵チップであるミラーチップ１１（図４ｄ参照）が得られる。ミラーチップ１１の平面形状は、半導体チップ４の平面形状よりも大きい。母基板３Ａに搭載された各半導体チップ４の第２の面４ｂに、接着部材１０が取り付けられたミラーチップ１１がそれぞれ配置される。ミラーチップ１１の接着部材１０が取り付けられた面を半導体チップ４側に向けることにより、母基板３Ａ上に接着部材１０を介してミラーチップ１１が配置された状態になる。具体的には、ワイヤボンディング工程の完了した母基板３Ａが、図示しないダイボンディング装置のボンディングステージ上に搭載保持されて、ボンディングステージに設けられているヒータにより、ボンディングステージに搭載された母基板３Ａとそれに実装された半導体チップ４およびボンディングワイヤ９がボンディング温度（例えば１５０℃）に加熱される。そして、ミラーチップ１１の他方の面（接着部材１０が取り付けられていない面）が図示しないコレットによって吸着保持され、このコレットがダイボンディングステージ上に移動され、母基板３Ａ上の半導体チップ４に向けてコレットは下降させられる。コレットの下降に伴って、まず、ミラーチップ１１に取り付けられた接着部材１０が、加熱されているボンディングワイヤ９に接触して、接着部材１０の温度が上昇して低粘度状態になる。さらにコレットが下降すると、ボンディングワイヤ９の、半導体チップ４よりも上方に位置する部分が、低粘度化した接着部材１０内に入り込んで埋め込まれた状態になる。そして、接着部材１０の下面が半導体チップ４の上面（第２の面４ｂ）に接触し、半導体チップ４とミラーチップ１１の間の空間が接着部材１０で充填された状態になる。このようにして半導体チップ４の上にミラーチップ１１が積層される。ミラーチップ１１および接着部材１０は半導体チップ４よりも大きい平面形状を有しており、平面的に見て半導体チップ４を覆っている。半導体チップ４の電極パッド７と配線基板３Ａの接続パッド８とを接続する複数のボンディングワイヤ９の一部、少なくとも半導体チップ４の上面よりも上方に位置する部分は、接着部材１０に埋め込まれる。母基板３Ａがボンディングステージから移動されるか、ボンディングステージのヒータによる加熱が停止すると、接着部材１０は固化する。
　次に、封止工程が行われる。図５ａに示すように、母基板３Ａの一方の面（半導体チップ４が搭載された面）に、例えば熱硬化性のエポキシ樹脂等の封止樹脂（モールド樹脂）２が、複数の製品形成領域１８を一括して覆うように塗布される。具体的には、トランスファモールド装置などの成形装置（不図示）の成形金型を構成する上型には複数の製品形成領域１８を一括して覆う大きさのキャビティが形成され、下型には母基板３Ａを収容する凹部が形成されている。ワイヤボンディング工程が完了した母基板３Ａが下型の凹部にセットされ、上型と下型で母基板３Ａの外周縁部がクランプされると、母基板３Ａの上方に、複数の製品形成領域１８を一括して覆う大きさのキャビティが位置する。その後、封止樹脂２がキャビティの中へ充填され、所定の温度（例えば１８０℃）で硬化させられる。こうして、母基板３Ａ上の半導体チップ４、ボンディングワイヤ９、およびミラーチップ１１等が、封止樹脂２によって一括して封止される。
　次に、封止樹脂２に対するマーキング工程が行われる。具体的には、図５ｂに示すように、母基板３Ａ上に形成された封止樹脂２にレーザ光源１６から集光レンズ１７を介してＹＡＧレーザ等のレーザ２０を照射して封止樹脂２の表面を５～３０μｍ程度削り取ることにより、所望のパターンのマーキング１２が形成される。このパターンは、半導体チップ４の検査結果や社名や製品名等を表す文字、画像、または模様等である。所望のパターンのマーキング１２を形成するために、レーザ２０の照射時に不図示のマスクを用いてもよい。
　それから、母基板３Ａの下面（半導体チップ４を搭載した面と反対側の面）におけるボールマウント工程が実施される。具体的には、図５ｃに示すように、各製品形成領域１８に対応して格子状に配置された複数のランド１３に、導電性のはんだボール１４が接合される。図示しないが、このボールマウント工程は、母基板３Ａの上下を反転させた状態で行ってもよい。一例としては、母基板３Ａのランド１３の位置に合わせて複数の吸着孔が形成された不図示のボールマウンターを用い、各はんだボール１４が各吸着孔に保持された状態で、フラックスを介して各ランド１３に一括して接合される。その後に、はんだボール１４の吸着を解除してボールマウンターからはんだボール１４が取り外される。
　その後、母基板３Ａのダイシング工程が行われる。具体的には、母基板３Ａ上の封止樹脂２に図示しないダイシングテープが接着される。そして、ダイシング装置のダイシングブレードによって母基板３Ａがダイシングライン１９に沿って縦横に切断されて、個々の製品形成領域１８毎に分離される。その後、母基板３Ａからダイシングテープを剥がすことにより、図５ｄに示すように、母基板３Ａから切り出された配線基板３に半導体チップ４とミラーチップ１１が搭載されて封止樹脂２によって覆われた半導体装置１が複数得られる。
　以上説明した本実施形態によると、配線基板３に搭載された半導体チップ４と封止樹脂２との間に、半導体チップ４より平面形状が大きいミラーチップ１１が配置されているため、半導体チップ４は平面的に見てミラーチップ１１で覆われた状態になる。従って、マーキング工程において、周波数の高いＹＡＧレーザ等のレーザ２０を封止樹脂２の表面に照射しても、そのレーザ２０のエネルギーはミラーチップ１１で反射または遮断されて半導体チップ４にはあまり到達せず、回路への影響が低減する。すなわち、レーザ２０のエネルギーによる半導体チップ４の回路の断線の発生を抑制でき、半導体装置１の信頼性を向上できる。このように半導体チップ４の回路の断線を気にする必要がないため、周波数の高いＹＡＧレーザを用いてマーキング工程を行うことができ、周波数の低いレーザを用いてマーキング工程を行う場合に比べて、より微細な文字や図柄等を精細に形成可能であり、マーキング１２の視認性を向上できる。
　また、ミラーチップ１１は半導体チップ４よりも平面形状が大きいため、電極パッド７を含む半導体チップ４のみならず、配線基板３の接続パッド８や、それを半導体チップ４の電極パッド７に接続するボンディングワイヤ９も、平面的に見てミラーチップ１１に覆われて保護された状態になる。そのため、マーキング工程で封止樹脂２の表面が削り取られる際に、ボンディングワイヤ９や電極パッド７や接続パッド８が露出することはない。それにより、ボンディングワイヤ９や電極パッド７や接続パッド８の位置を気にすることなく、任意の位置に任意の大きさおよび形状のマーキング１２を形成することができるため、視認性の向上が図れる。ミラーチップ１１は回路が形成されていない回路非内蔵チップであるため、レーザのエネルギーを受けても問題は生じない。
　さらに、ボンディングワイヤ９は、少なくとも一部がＦＯＷ等の接着部材１０に埋め込まれた状態で、封止工程が行われるため、封止工程において封止樹脂２を注入する際の巻き込み等によるボンディングワイヤ９の流動やボンディングワイヤ９同士のショートの発生を抑えられる。
　従来のように封止樹脂２の注入に伴ってボンディングワイヤ９が流動すると、半導体装置１の最上層からボンディングワイヤ９の頂部までの距離にばらつきが生じる。従って、マーキング１２の形成のためにレーザ２０を照射する際にレーザ２０がボンディングワイヤ９を損傷することを確実に防止するためには、半導体装置１の最上層である封止樹脂２を厚めに形成する必要がある。しかし、本実施形態では、ボンディングワイヤ９は少なくとも頂部を含む一部が接着部材１０に埋め込まれるため、ボンディングワイヤ９の頂部の位置のばらつきは接着部材１０の層厚の範囲内に収まる。従って、半導体装置１の最上層からボンディングワイヤ９の頂部までの距離をある程度の範囲内に精度良く収めることができ、その結果、半導体装置１の最上層を必要以上に厚くする必要がなくなり、半導体装置１の薄型化に寄与する。
　［第２の実施形態］
　本発明の第２の実施形態について、図６を参照して説明する。
　本実施形態では、封止樹脂２が、平面的に見てミラーチップ１１を覆う部分を除いて形成されており、ミラーチップ１１は封止樹脂２に覆われずに露出している。そして、マーキング１２は、封止樹脂２ではなくミラーチップ１１にレーザ２０を照射して、ミラーチップ１１の表面を削り取って凹部を形成することによって作られている。その他の構成および製造方法は、第１の実施形態の半導体装置１と同様である。
　本実施形態によると、第１の実施形態と同様な効果が得られるとともに、ミラーチップ１１が露出しているため半導体装置１の放熱効果が向上する。さらに、ミラーチップ１１の上に封止樹脂２が存在しないため半導体装置１の薄型化が可能であり、また、配線基板３上に存在する封止樹脂２の量を第１の実施形態に比べて少なくできるため、配線基板３と半導体チップ４と封止樹脂２のそれぞれの熱膨張係数の差に起因した反りを低減できる。
　また、封止樹脂２を供給して固化させる場合には厚さのばらつきが生じ易いため、仮に半導体チップ４の上方に存在するのが封止樹脂２のみであると、半導体装置１の最上層から半導体チップ４までの距離の精度が低くなるおそれがある。さらに、この封止樹脂２にレーザ２０を照射してマーキング１２を形成する場合には、レーザ照射によって封止樹脂２が削り取られる深さを精度良く制御することも困難である。その結果、レーザ２０が半導体チップ４に到達するのを確実に防ぐためには、封止樹脂２を厚めに形成しておくことが必要であり、それによって、半導体装置１の薄型化が困難になる。
　しかし、本実施形態では、半導体チップ４の上方に封止樹脂２は存在せず、ミラーチップ１１および接着部材１０のみが存在する。ミラーチップ１１は予め寸法精度良く製造しておくことが容易であり、ＦＯＷ等からなる接着部材１０も寸法精度が良い。従って、半導体装置１の最上層から半導体チップ４までの距離の精度を高くできる。さらに、封止樹脂２にレーザ２０を照射する場合に比べて、堅いミラーチップ１１にレーザ２０を照射する場合には削り取られる深さを比較的精度良く制御できる。従って、半導体チップ４の上方に不必要に厚い層を設ける必要がなくなり、半導体装置１の薄型化に寄与する。
　例えば、従来の構成において半導体チップ４よりも上方に位置する層の総厚さは、（ボンディングワイヤ９が占める部分の厚さ）＋（ボンディングワイヤ９の頂部の位置の厚さ方向のばらつきを見込んだ交差）＋（ボンディングワイヤ９の頂部よりも上方において必要とされる封止樹脂２の厚さ）＋（封止樹脂２の厚さのばらつきを見込んだ交差）である。それに対し、本実施形態において半導体チップ４よりも上方に位置する層の総厚さは、（ボンディングワイヤ９が占める部分の厚さ）＋（ミラーチップ１１および接着部材１０の厚さ）＋（ミラーチップ１１および接着部材１０の厚さのばらつきを見込んだ交差）である。これは、ボンディングワイヤ９の頂部の位置の厚さ方向のばらつきが、接着部材１０の厚さの範囲内で吸収されるからである。このように、本実施形態によると、従来よりも半導体装置１の薄型化が可能である。
　［第３の実施形態］
　本発明の第３の実施形態について、図７～９ｄを参照して説明する。
　本実施形態では、第２の実施形態と同様に、封止樹脂２がミラーチップ１１の上方を除いて形成されており、ミラーチップ１１は封止樹脂２に覆われずに露出している。そして、このミラーチップ１１は配線基板３と実質的に同じ大きさおよび形状であって、半導体装置１自体の周縁部まで延びている。マーキング１２は、第２の実施形態と同様に、ミラーチップ１１にレーザ２０を照射してミラーチップ１１の表面を削り取って凹部を形成することによって作られている。
　本実施形態の半導体装置の製造方法では、第１の実施形態と同様に、母基板３Ａが用意され（図８ａ参照）、母基板３Ａの上に接着部材６を介して半導体チップ４が実装され（図８ｂ参照）、半導体チップ４の第２の面（上面）４ｂの電極パッド７と母基板３Ａの上面の接続パッド８とがボンディングワイヤ９によって接続される（図８ｃ参照）。
　それから、図８ｄに示すように、一方の面に接着部材１０が貼り付けられた、ミラーチップ１１の母材となるウェハ１１Ａが、母基板３Ａおよび半導体チップ４の上方に固定される。具体的には、半導体チップ４の第２の面（上面）４ｂに接着部材１０が固定され、ボンディングワイヤ９の一部が接着部材１０内に埋め込まれた状態になる。この時点ではウェハ１１Ａはまだ切断されていない。
　続いて、図９ａに示すように、半導体チップ４の側方であって、母基板３Ａの上面（半導体チップ４が搭載された面）と接着部材１０の下面（母基板３Ａ側の面）との間の空間に、封止樹脂２が充填されて固化される。このとき、ウェハ１１Ａの上方には封止樹脂２は供給されない。
　図９ｂに示すように、ウェハ１１ＡにＹＡＧレーザ等のレーザ２０を照射してウェハ１１Ａの表面を５～３０μｍ程度削り取ることにより、所望のパターンのマーキング１２が形成される。それから、母基板３Ａの下面（半導体チップ４を搭載した面と反対側の面）のランド１３に、はんだボール１４が接合され（図９ｃ参照）、母基板３Ａ、封止樹脂２、およびウェハ１１Ａが、ダイシングライン１９に沿って一括して切断され、個々の製品形成領域１８毎に分離される（図９ｄ参照）。個々の製品形成領域１８に対応して、母基板３Ａが切断されて配線基板３が形成され、ウェハ１１Ａが切断されてミラーチップ１１が形成され、封止樹脂２が切断されて所定の大きさになる。こうして、図７に示す半導体装置１が完成する。
　その他の構成および製造方法は、第１，２の実施形態の半導体装置１と同様である。
　本実施形態によると、第１，２の実施形態と同様な効果が得られるとともに、半導体装置１のパッケージの１つの外表面が、封止樹脂２と比べて厚さのばらつきを小さくできるミラーチップ１１のみによって構成されているため、半導体装置１の外形寸法の精度を向上できる。
　［第４の実施形態］
　本発明の第４の実施形態について、図１０～１１を参照して説明する。
　本実施形態の半導体装置１は、配線基板３上に複数の（図１０に示す例では２つの）半導体チップ４が積層されており、複数の半導体チップ４のうちの最上位、すなわち配線基板３から最も離れて位置する最外側の半導体チップ４の第２の面（上面）４ｂにミラーチップ１１が積層され、封止樹脂２によって封止されている。図１０に示す構成では、配線基板３上にＤＡＦ等の接着部材６によって下位の半導体チップ４が固定され、下位の半導体チップ４上にＤＡＦ等の接着部材６によって上位の半導体チップ４が固定されている。そして、下位の半導体チップ４の上面の電極パッド７と、上位の半導体チップ４の第２の面（上面）４ｂの電極パッド７が、それぞれ配線基板３の上面（一方の面）の接続パッド８にボンディングワイヤ９によって接続されている。その他の構成および製造方法は、第１の実施形態の半導体装置１と同様である。なお、半導体チップ４を固定する接着部材６としてＤＡＦと絶縁ペーストとを組み合わせて用いると、コストの削減が可能になるとともに、安定的な組立性を確保することができる。
　このように、本発明の半導体装置１は、積層された２つ以上の半導体チップ４を含んでいてもよい。そして、最下位の半導体チップ４と配線基板３との接続方法、および下位の半導体チップ４と上位の半導体チップ４との接続方法は、特に限定されない。例えば、図１１に示す例のように、最下位の半導体チップ４が、その下面（第１の面４ａ）に設けられたバンプ電極２１を用いたフリップチップ接続によって、配線基板３の上面（一方の面）の接続パッド８と接続されている構成であってもよい。この場合、最下位の半導体チップ４の下面と配線基板３の上面との間の空間には、アンダーフィル材２２が充填されて固化されている。ただし、本発明は、少なくとも最上位の半導体チップ４の第２の面（上面）４ｂに回路が形成され、その一部をなす電極パッド７と配線基板３の上面（一方の面）の接続パッド８とがボンディングワイヤ９によってワイヤボンディングされる構成において、特に有効である。
　本実施形態によると、第１の実施形態と同様な効果が得られるとともに、１つの半導体装置１内に複数の半導体チップ４が設けられるので、半導体装置１の高機能化や大容量化を図ることができる。内蔵される半導体チップ４の数は２つに限定されず、３つ以上であってもよい。
　なお、本実施形態の変形例として、第２，３の実施形態と同様に、封止樹脂２が、平面的に見てミラーチップ１１を覆う部分を除いて形成され、ミラーチップ１１は封止樹脂２に覆われずに露出しており、マーキング１２はミラーチップ１１の上面に形成されている構成にすることもできる。
　以上、本発明を第１～４の実施形態に基づいて説明したが、本発明はこれらの実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１　　　半導体装置
２　　　封止樹脂
３　　　配線基板
３Ａ　　母基板
４　　　半導体チップ
４ａ　　第１の面
４ｂ　　第２の面
５　　　絶縁膜
５ａ　　開口部
６　　　接着部材
７　　　電極パッド
８　　　接続パッド
９　　　ボンディングワイヤ（導線）
１０　　接着部材
１１　　ミラーチップ（回路非内蔵チップ）
１１Ａ　ウェハ
１２　　マーキング
１３　　ランド
１４　　はんだボール
１５　　ビア
１６　　レーザ光源
１７　　集光レンズ
１８　　製品形成領域
１９　　ダイシングライン
２０　　レーザ
２１　　バンプ電極
２２　　アンダーフィル材

Claims (17)

  1. 　配線基板と、
    　前記配線基板の一方の面に積層され、前記配線基板に向いた第１の面と該第１の面の反対側に位置する第２の面とを有し、少なくとも前記第２の面に回路が形成されている、半導体チップと、
    　前記半導体チップの前記第２の面に積層されている、回路が形成されていない回路非内蔵チップと、
    　少なくとも前記配線基板と前記回路非内蔵チップとの間に配置されている封止樹脂と、
    　を含む半導体装置。
  2. 　配線基板と、
    　前記配線基板の一方の面に積層され、前記配線基板に向いた第１の面と該第１の面の反対側に位置する第２の面とを有し、少なくとも前記第２の面に回路が形成されている、半導体チップと、
    　前記半導体チップの前記第２の面に積層されている、回路が形成されていない回路非内蔵チップと、
    　少なくとも前記配線基板と前記回路非内蔵チップとの間に配置されている封止樹脂と、
    　平面的に見て前記半導体チップの前記第２の面に重なる位置において前記回路非内蔵チップまたは前記封止樹脂の表面に形成されているマーキングと、
    　を含む半導体装置。
  3. 　前記配線基板の前記一方の面に複数の前記半導体チップが積層されており、前記回路非内蔵チップは、積層された前記半導体チップのうち前記配線基板から最も離れて位置する最外側の半導体チップの前記第２の面に積層されている、請求項１または２に記載の半導体装置。
  4. 　配線基板と、
    　前記配線基板の一方の面に積層され、前記配線基板に向いた第１の面と該第１の面の反対側に位置する第２の面とを有し、少なくとも前記第２の面に回路が形成されている、半導体チップと、
    　前記半導体チップの前記第２の面に積層されている、回路が形成されていない回路非内蔵チップと、
    　少なくとも前記配線基板と前記回路非内蔵チップとの間に配置されている封止樹脂と、
    　前記半導体チップに設けられている電極パッドと、前記配線基板に設けられている接続パッドとを接続する導線と、
    　を含む半導体装置。
  5. 　前記回路非内蔵チップは接着部材によって前記半導体チップの前記第２の面に固定されており、前記導線の一部が前記接着部材内に埋め込まれている、請求項４に記載の半導体装置。
  6. 　前記配線基板の前記一方の面に複数の前記半導体チップが積層されており、前記回路非内蔵チップは、積層された前記半導体チップのうち前記配線基板から最も離れて位置する最外側の半導体チップの前記第２の面に積層されており、前記導線は、少なくとも前記最外側の半導体チップの前記電極パッドと前記配線基板の前記接続パッドとを接続している、請求項４または５に記載の半導体装置。
  7. 　平面的に見て前記半導体チップに重なる位置において前記回路非内蔵チップまたは前記封止樹脂の表面に形成されているマーキングをさらに含む、請求項４から６のいずれか１項に記載の半導体装置。
  8. 　前記封止樹脂は、前記回路非内蔵チップを平面的に覆うように設けられており、前記マーキングは、前記封止樹脂の前記回路非内蔵チップを覆う部分に形成されている、請求項２または７に記載の半導体装置。
  9. 　前記封止樹脂は、前記回路非内蔵チップに平面的に重なる位置を除いて設けられており、前記マーキングは前記回路非内蔵チップに形成されている、請求項２または７に記載の半導体装置。
  10. 　前記マーキングは、前記回路非内蔵チップまたは前記封止樹脂の表面に設けられた凹部によって形成されている、請求項２，７，８，９のいずれか１項に記載の半導体装置。
  11. 　前記回路非内蔵チップは、平面的に見て前記半導体チップを覆っている、請求項１から１０のいずれか１項に記載の半導体装置。
  12. 　前記回路非内蔵チップは、光を反射する表面を有するミラーチップである、請求項１から１１のいずれか１項に記載の半導体装置。
  13. 　配線基板の一方の面に、１つまたは複数の半導体チップを積層する工程と、
    　前記配線基板の前記一方の面に積層された前記半導体チップに、回路が形成されていない回路非内蔵チップを積層する工程と、
    　少なくとも前記配線基板と前記回路非内蔵チップとの間に封止樹脂を供給して固化させる工程と、
    　を含む半導体装置の製造方法。
  14. 　前記封止樹脂を供給して固化させる工程において、前記封止樹脂は、前記回路非内蔵チップを覆う位置にも供給されて固化されており、
    　前記封止樹脂の前記回路非内蔵チップを覆う部分にマーキングを形成する工程をさらに含む、請求項１３に記載の半導体装置の製造方法。
  15. 　前記封止樹脂を供給して固化させる工程において、前記封止樹脂は、前記回路非内蔵チップを覆う位置を除いて供給されて固化されており、
    　前記回路非内蔵チップにマーキングを形成する工程をさらに含む、請求項１３に記載の半導体装置の製造方法。
  16. 　前記マーキングを形成する工程では、前記回路非内蔵チップまたは前記封止樹脂の表面にレーザを照射して該表面を部分的に削り取る、請求項１４または１５に記載の半導体装置の製造方法。
  17. 　前記回路非内蔵チップを積層する工程の前に、前記半導体チップに設けられている電極パッドと前記配線基板に設けられている接続パッドとを導線によって接続する工程をさらに含む、請求項１３から１６のいずれか１項に記載の半導体装置の製造方法。
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