JP2007042762A - 半導体装置およびその実装体 - Google Patents

半導体装置およびその実装体 Download PDF

Info

Publication number
JP2007042762A
JP2007042762A JP2005223535A JP2005223535A JP2007042762A JP 2007042762 A JP2007042762 A JP 2007042762A JP 2005223535 A JP2005223535 A JP 2005223535A JP 2005223535 A JP2005223535 A JP 2005223535A JP 2007042762 A JP2007042762 A JP 2007042762A
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor package
package
semiconductor device
electrode lands
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005223535A
Other languages
English (en)
Inventor
Toshitaka Akaboshi
年隆 赤星
Takeshi Kawabata
毅 川端
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2005223535A priority Critical patent/JP2007042762A/ja
Publication of JP2007042762A publication Critical patent/JP2007042762A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Wire Bonding (AREA)

Abstract

【課題】 積層型の半導体装置およびその実装体を、半導体装置を構成している半導体パッケージに反りが発生しても３次元実装の接続信頼性を確保できるようにする。
【解決手段】 第１の半導体パッケージ１と第２の半導体パッケージ１１とが金属ボール２１を介して接合された積層型の半導体装置を、前記第１の半導体パッケージ１と第２の半導体パッケージ１１との対向面に互いに対応する複数の電極ランド５，１９が形成され、少なくとも一方の対向面の複数の電極ランド、ここでは電極ランド５の高さが互いに異なった構造とする。電極ランド５の高さが異なることで、金属ボール２１が接合される接地面積を確保することができ、パッケージの反りが発生しても３次元実装の接続信頼性を確保することができ、それにより歩留りを向上することが可能である。
【選択図】 図１

Description

本発明は、複数のチップを用いた積層型の半導体装置およびその実装体、および、マザー基板、半導体パッケージに関する。
携帯情報機器等の小型、軽量化が進むにつれて、それに搭載する半導体装置の高密度化、小型化、薄型化が要求され、複数の半導体装置を積層した積層型半導体装置が開発されている。たとえば半導体チップをキャリア基板上に実装した半導体パッケージ（以下、単にパッケージともいう）を金属ボールを介して積層した半導体装置がある。この種の半導体装置では、半導体チップとキャリア基板との線膨張係数の相違によりパッケージに反りが発生してパッケージ同士の間隔が一様とならず、金属ボールの接合信頼性が劣化するので、たとえば特許文献１に、金属ボールを接合させるランドの接合面積を基板の中央部と外周部とで異ならせることにより、金属ボールの高さを調整し、３次元実装の接続性を向上させる積層構造が提案されている。
特開２００４−２８９００２公報
特許文献１の積層型半導体装置では、上述したようにランドの接合面積を基板の中央部と外周部とで異ならせることにより、たとえば、上に搭載するパッケージが下に凸に反る場合に、そのキャリア基板の外周部のランドの接合面積を小さく設定しておくことにより、金属ボールの高さを調整し、パッケージ同士の間隔のばらつきを吸収している。
しかし金属ボールとランドとの接合面積が小さくなると実装信頼性が低下することは容易に想像される。最も実装信頼性が弱いのはパッケージ周縁部であり、上記したようにキャリア基板の外周部での接合面積が小さい場合は、実装信頼性が著しく低下することになる。
本発明は上記問題を解決するもので、積層型の半導体装置およびその実装体を、半導体パッケージに反りが発生しても３次元実装の接続信頼性を確保できるようにすることを目的とする。
上記課題を解決するために本発明は、第１の半導体パッケージと第２の半導体パッケージとが金属ボールを介して接合された積層型の半導体装置であって、前記第１の半導体パッケージと第２の半導体パッケージとの対向面に互いに対応する複数の電極ランドが形成され、少なくとも一方の対向面の複数の電極ランドの高さが互いに異なっている半導体装置を提供する。
また、第２の半導体パッケージに対向しない第１の半導体パッケージの裏面に複数の電極ランドが形成され、前記複数の電極ランドの高さが互いに異なっている半導体装置を提供する。
高さが異なる複数の電極ランドは、パッケージ中央部からパッケージ外周部に向かって徐々に高さが変化していてよい。第１の半導体パッケージと第２の半導体パッケージとの対向面に形成された複数の電極ランドは、前記第１の半導体パッケージと第２の半導体パッケージとの間隔が広くなるにしたがって徐々に高くなっていてよい。第１の半導体パッケージの裏面に形成された複数の電極ランドは、前記第１の半導体パッケージとそれが実装される基板との間隔が広くなるにしたがって徐々に高くなっていてよい。
また本発明は、上記した半導体装置がマザー基板上に実装された半導体装置実装体を提供する。
また、半導体装置の第１の半導体パッケージに接合されるマザー基板上の複数の電極ランドの高さが互いに異なっている半導体装置実装体を提供する。
マザー基板上の複数の電極ランドは、マザー基板上の第１の半導体パッケージを搭載するエリアの中央部から外周部に向かって徐々に高さが変化していてよい。マザー基板上の複数の電極ランドは、マザー基板と第１の半導体パッケージとの間隔が広くなるにしたがって徐々に高くなっていてよい。
また本発明は、上記した半導体装置を実装するマザー基板であって、半導体装置の第１の半導体パッケージに接合される複数の電極ランドの高さが互いに異なっているマザー基板を提供する。
さらに本発明は、上記した半導体装置を構成する半導体パッケージであって、半導体基板上に半導体素子を搭載してなり、前記半導体基板は、積層対象の半導体パッケージの反りに対応して高さが異なる複数の電極ランドが形成されている半導体パッケージを提供する。半導体基板上の複数の電極ランドは、積層対象の半導体パッケージと接合するための金属ボールが溶融する温度帯における前記積層対象の半導体パッケージの反りに対応して高さが異なっていてよい。
さらに本発明は、上記した半導体装置の製造方法であって、第１の半導体基板に半導体素子を搭載するとともに、その素子搭載面に背反した裏面に形成された複数の電極ランド上にそれぞれボール電極を形成して、第１の半導体パッケージを形成する工程と、第２の半導体基板に半導体素子を搭載するとともに、その素子搭載面に背反した裏面に形成された複数の電極ランド上にそれぞれボール電極を形成して、第２の半導体パッケージを形成する工程と、前記第２の半導体パッケージのボール電極の表面にフラックスを塗布する工程と、前記第１の半導体パッケージの素子搭載面に形成された複数の電極ランドと第２の半導体パッケージの裏面の複数の電極ランドとを前記ボール電極を介して接合することにより、第１の半導体パッケージ上に第２の半導体パッケージを積層する工程とを有した半導体装置の製造方法を提供する。
本発明の半導体装置およびその実装体、および、マザー基板、半導体パッケージは、それぞれ、高さが互いに異なる電極ランドを有したもので、簡素な構造でありながら、金属ボールが接合される接地面積を確保することができ、パッケージの反りが発生しても３次元実装の接続信頼性を確保し、歩留りを向上することが可能である。
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の第１実施形態における半導体装置の断面図である。この半導体装置は、第１の半導体パッケージ１と第２の半導体パッケージ１１とが金属ボール２１を介して接合された積層型半導体装置である。
第１の半導体パッケージ１は、第１の半導体基板２上に第１の半導体チップ３がフリップチップ実装されている。
第１の半導体チップ３には、フリップチップ実装のための突起電極４が設けられている。フリップチップ実装のための工法は特に制限されず、例えば、絶縁性のフィルムを介して熱圧着する工法でもよいし、半田バンプを突起電極としてアンダーフィルを行う工法であってもよい。
第１の半導体基板２には、チップ搭載面に、第１の半導体チップ３の突起電極４を接合するための電極（図示せず）および金属ボール２１を接合するための複数の電極ランド５が形成され、チップ裏面に、チップ搭載面の電極ランド５等に導通する複数の電極ランド６が形成されるとともに、各電極ランド６上に、マザー基板（後述する）に実装するための金属ボール７が設けられている。
第２の半導体パッケージ１１は、第２の半導体基板１２上に第２の半導体チップ１３、第３の半導体チップ１４が実装されている。
第２の半導体チップ１３は、第２の半導体基板１２上に接着層１５を介してフェイスアップで搭載され、ワイヤ１６を介して接続されている。第３の半導体チップ１４は、半田ボール等の突起電極１７を有し、第２の半導体チップ１３上にフリップチップ実装されている。フリップチップ実装のための工法は特に制限されず、例えば、絶縁性のフィルムを介して熱圧着する工法でもよいし、半田バンプを突起電極としてアンダーフィルを行う工法であってもよい。
第２の半導体基板１２には、チップ搭載面に、第２の半導体チップ１３をワイヤボンド接続するための電極ランド１８が形成され、チップ裏面に、金属ボール２１を接合するための複数の電極ランド１９が、チップ搭載面の電極ランド１８等に導通するように形成されている。
第２の半導体チップ１３と第３の半導チップ１４を実装した第２の半導体基板１２のチップ搭載面全体は封止樹脂２０で覆われ、この封止樹脂２０によって第２の半導体パッケージ１１が封止されている。この封止は例えば、エポキシ樹脂などの熱硬化性樹脂を用いたモールド成形などにより行われる。
なお、金属ボール２１は、第１の半導体チップ３の搭載領域を避けるように配置されるもので、第１および第２の半導体パッケージ１，１１の電極ランド５，１９とも、前記領域を避けるように配置されている。
またここでは、金属ボール２１が溶融される温度帯で第１の半導体パッケージ１が上に凸に反るものとして示している。金属ボール２１を接合するための電極ランド５は、基板中央部から基板外周部に向かって徐々に高くなるように形成されている。このことについては後述する。
なお第１の半導体基板２および第２の半導体基板１２としては、ガラス布積層エポキシ基板（ガラエポ基板）やガラス布積層ポリイミド基板、アラミド不織布基板などが用いられる。第１の半導体チップ３および第２の半導体チップ１３としては、アナログＩＣ、ロジックＩＣ、メモリＩＣ等が用いられるが、特に限定されるものではない。金属ボール７，２１としては、Ｓｎ−Ａｇ−ＣｕやＳｎ−Ｐｂ、Ｓｎ−Ｂｉ等が用いられる。
上記した半導体装置の製造方法を図２を参照しながら説明する。
図２（ａ）に示すように、第１の半導体基板２上に第１の半導体チップ３をその突起電極４を介して実装する。この際に第１の半導体基板２や第１の半導体チップ３などの熱膨張係数の違いによる反りが生じるので、第１の半導体基板２上の電極ランド５はあらかじめ互いに高さが異なるように、つまり基板中央部から基板外周部に向かって徐々に高くなるように形成されている。
この電極ランド５を形成する工程においては、Ｃｕ、Ｗなどの導電性金属板を第１の半導体基板２の基材に位置合わせしながら貼り付け、所望のパターン形状、ランド形状となるようにエッチング等によりパターンニングし、その後に所定のランド位置に対応する開口部を設けたマスクを用いて必要量の金属ペーストをスキージングし、硬化結合等の処理を施すことで、所定のランド位置に所望高さの電極ランド５を形成することができる。種々の高さの開口部を設けたマスクを用いれば、１回のマスキング、スキージングで、互いに高さの異なる複数の電極ランド５を形成することもできる。
次に、図２（ｂ）に示すように、第１の半導体基板２の電極ランド６上に金属ボール７を形成して、第１の半導体パッケージ１を得る。
別途に、図２（ｃ）（ｄ）に示すように、第２の半導体基板１２上に第２の半導体チップ１３、第３の半導体チップ１４を実装し、封止樹脂２０で封止して、第２の半導体パッケージ１１を得る。そして第２の半導体パッケージ１１の電極ランド１９上に金属ボール２１を設け、この金属ボール２１表面にフラックス２２を塗布する。
その後に、図２（ｅ）に示すように、第１の半導体パッケージ１の電極ランド５と、第２の半導体パッケージ１１に設けた金属ボール２１とを接合させ、リフロー等の熱処理を行うことにより、第１の半導体パッケージ１上に第２の半導体パッケージ１１を積層する。このとき金属ボール２１として、上述したようにＳｎ−Ａｇ−ＣｕやＳｎ−Ｐｂ、Ｓｎ−Ｂｉ等を用いることができ、例えばＳｎ−Ａｇ−Ｃｕよりなる金属ボール２１を使用した場合には、溶融する温度帯は約２２０℃である。
以上のようにして製造される積層型半導体装置は、第１の半導体パッケージ１が反った状態であっても、その第１の半導体基板２上の電極ランド５を反りに対応してあらかじめ高さを変えているので、第１の半導体基板２上のいずれの位置の電極ランド５も同一サイズの金属ボール２１に対して同等の接合面積を持つことが可能となる。よって、第１および第２の半導体パッケージ１，１１間の間隔のばらつきによる実装不良を低減し、実装信頼性を向上させることができる。
図３は本発明の第２実施形態における半導体装置の断面図である。この半導体装置は、第１実施形態の半導体装置と同様に、第１の半導体パッケージ１と第２の半導体パッケージ１１とが金属ボール２１を介して積層された積層型半導体装置である。第１実施形態の半導体装置と相違するのは、第１の半導体パッケージ１、第２の半導体パッケージ１１とも、反っている点である。ここでは、第１の半導体パッケージ１は上に凸に反り、第２の半導体パッケージ１１は下に凸に反っている。
このため、金属ボール２１と接合するように第１の半導体パッケージ１の第１の半導体基板２に設けられた電極ランド５は、基板中央部から外周部に向かって徐々に高くなるように形成されている。同じく金属ボール２１と接合するように第２の半導体パッケージ１１の第２の半導体基板１２に設けられた電極ランド１９は、基板中央部から外周部に向かって徐々に高くなるように形成されている。
この第２実施形態の半導体装置でも、第１および第２の半導体パッケージ１，１１が反った状態であっても、第１および第２の半導体基板２，１２の対向面上の電極ランド５，１９を各半導体パッケージ１，１１の反りに対応してあらかじめ高さを変えているので、各半導体基板２，１２上のいずれの位置の電極ランド５，１９も同一サイズの金属ボール２１に対して同等の接合面積を持つことが可能となる。よって、第１および第２の半導体パッケージ１，１１間の間隔のばらつきによる実装不良を低減し、実装信頼性を向上させることができる。
さらに、金属ボール２１の両側の電極ランド５，１９とも高さを変えていることから、第１実施形態の構造に較べて、吸収できるパッケージの反り量が大きくなる。したがって、たとえば第１の半導体基板２をより薄くして反り量の増大を来たしても対応することが可能であり、結果として、半導体装置全体のより薄型化、より高密度化を実現することが可能となる。
図４は本発明の第１実施形態における半導体装置実装体の断面図である。この半導体装置実装体は、上述したのと同様の積層型の半導体装置がマザー基板２３に実装されたものである。ただし半導体装置においては、第１の半導体パッケージ１は下に凸に反っている。
このため、第１の半導体パッケージ１の第１の半導体基板２においては、第２の半導体パッケージ１１に接続する金属ボール２１と接合するために設けられた電極ランド５は、基板中央部から外周部に向かって徐々に低くなるように形成されており、マザー基板２３に接続する金属ボール７と接合するために設けられた電極ランド６は、基板中央部から外周部に向かって徐々に高くなるように形成されている。
この半導体装置実装体でも、第１の半導体パッケージ１が反った状態であっても、その両面の電極ランド５，６をパッケージの反りに対応してあらかじめ高さを変えているので、基板上のいずれの位置の電極ランド５，６も、同一サイズの金属ボール２１，７に対して同等の接合面積を持つことが可能となる。よって、第１および第２の半導体パッケージ１，１１間の間隔のばらつき、および、第１の半導体パッケージ１とマザー基板２３との間の間隔のばらつき、による実装不良を低減し、実装信頼性を向上させることができる。
さらに、第１の半導体パッケージ１の両面の電極ランド５，６とも高さを変えていることから、片面の電極ランドのみ高さを変える構造に較べて、吸収できるパッケージの反り量が大きくなる。したがって、たとえば第１の半導体基板２をより薄くして反り量の増大を来たしても対応することが可能であり、結果として、半導体装置全体、さらには半導体装置実装体のより薄型化、より高密度化を実現することが可能となる。
図５は本発明の第２実施形態における半導体装置実装体の断面図である。この半導体装置実装体は、上述したのと同様の積層型の半導体装置がマザー基板２３に実装されたものである。ただし半導体装置においては、第１の半導体パッケージ１は上に凸に反っている。
このため、第１の半導体パッケージ１の第１の半導体基板２においては、第２の半導体パッケージ１１に接続する金属ボール２１と接合するために設けられた電極ランド５は、基板中央部から外周部に向かって徐々に高くなるように形成されている。
一方で、第１の半導体基板２のチップ裏面の金属ボール７に接合するようにマザー基板２３上に設けられた電極ランド２４は、基板中央部から外周部に向かって徐々に低くなるように形成されている。
この半導体装置実装体でも、第１の半導体パッケージ１が反った状態であっても、その両側で、第１の半導体パッケージ１の第１の半導体基板２上の電極ランド５とマザー基板２３上の電極ランド２４とをパッケージの反りに対応してあらかじめ高さを変えているので、各基板上のいずれの位置の電極ランド５，２４も、同一サイズの金属ボール２１，７に対して同等の接合面積を持つことが可能となる。よって、第１および第２の半導体パッケージ１，１１間の間隔のばらつき、および、第１の半導体パッケージ１とマザー基板２３との間の間隔のばらつき、による実装不良を低減し、実装信頼性を向上させることができる。
さらに、第１の半導体基板１の両側で電極ランド５，２４の高さを変えていることから、第１の半導体基板１の片側の電極ランドのみ高さを変える構造に較べて，吸収できるパッケージの反り量が大きくなる。したがって、たとえば第１の半導体基板２をより薄くして反り量の増大を来たしても対応することが可能であり、結果として、半導体装置全体、さらには半導体装置実装体のより薄型化、より高密度化を実現することが可能となる。
なお、第１および第２の半導体パッケージ１，１１の反り方向は上述した方向に限定されるものではなく、例えば、第１の半導体パッケージ１が下に凸に反り、且つ第２の半導体パッケージ１１が上に凸に反る場合や、第１の半導体パッケージ１が下に凸に反り、且つ第２の半導体パッケージ１１が下に凸に反り、第１の半導体パッケージ１の反り量が第２の半導体パッケージ１１の反り量よりも大きい場合なども、上述したのと同様に電極ランドの高さを変えることで、反り量を吸収することが可能である。
また、第１および第２の半導体パッケージ１，１１における半導体チップの搭載方法や搭載数は上述したものに限定されるものでなく、たとえばフリップチップ実装として説明したものをワイヤボンドするようにしても構わない。
金属ボール７、２１は、現状とは反対側の電極ランド上、たとえば金属ボール７をマザー基板２３の電極ランド２４上に形成したり、金属ボール２１を第１の半導体パッケージ１の電極ランド５上に形成することも可能である。
本発明の半導体装置およびその実装体は、半導体パッケージに反りが発生しても、その積層対象の半導体パッケージあるいはマザー基板との間の間隔のばらつきを吸収できるため、高密度化、小型化、薄型化を図りながら、接続信頼性を確保することができ、携帯情報機器等への搭載に有用である。
本発明の第１実施形態における半導体装置の断面図 図１の半導体装置の製造方法を説明する工程断面図 本発明の第２実施形態における半導体装置の断面図 図１と同様の半導体装置を実装した本発明の第１実施形態における半導体装置実装体の断面図 図１と同様の半導体装置を実装した本発明の第２実施形態における半導体装置実装体の断面図
符号の説明
１： 第１の半導体パッケージ
２： 第１の半導体基板
３： 第１の半導体チップ
５，６：電極ランド
７： 金属ボール
11： 第２の半導体パッケージ
12： 第２の半導体基板
13： 第２の半導体チップ
14： 第３の半導体チップ
18，19：電極ランド
21： 金属ボール
23： マザー基板
24： 電極ランド

Claims (13)

  1. 第１の半導体パッケージと第２の半導体パッケージとが金属ボールを介して接合された積層型の半導体装置であって、
    前記第１の半導体パッケージと第２の半導体パッケージとの対向面に互いに対応する複数の電極ランドが形成され、少なくとも一方の対向面の複数の電極ランドの高さが互いに異なっている半導体装置。
  2. 第２の半導体パッケージに対向しない第１の半導体パッケージの裏面に複数の電極ランドが形成され、前記複数の電極ランドの高さが互いに異なっている請求項１記載の半導体装置。
  3. 高さが異なる複数の電極ランドは、パッケージ中央部からパッケージ外周部に向かって徐々に高さが変化している請求項１または請求項２のいずれか記載の半導体装置。
  4. 第１の半導体パッケージと第２の半導体パッケージとの対向面に形成された複数の電極ランドは、前記第１の半導体パッケージと第２の半導体パッケージとの間隔が広くなるにしたがって徐々に高くなっている請求項１から請求項３のいずれか記載の半導体装置。
  5. 第１の半導体パッケージの裏面に形成された複数の電極ランドは、前記第１の半導体パッケージとそれが実装される基板との間隔が広くなるにしたがって徐々に高くなっている請求項２または請求項３のいずれか記載の半導体装置。
  6. 請求項１または請求項２記載の半導体装置がマザー基板上に実装された半導体装置実装体。
  7. 半導体装置の第１の半導体パッケージに接合されるマザー基板上の複数の電極ランドの高さが互いに異なっている請求項６記載の半導体装置実装体。
  8. マザー基板上の複数の電極ランドは、マザー基板上の第１の半導体パッケージを搭載するエリアの中央部から外周部に向かって徐々に高さが変化している請求項７記載の半導体装置実装体。
  9. マザー基板上の複数の電極ランドは、マザー基板と第１の半導体パッケージとの間隔が広くなるにしたがって徐々に高くなっている請求項７または請求項８のいずれかに記載の半導体装置実装体。
  10. 請求項１または請求項２記載の半導体装置を実装するマザー基板であって、半導体装置の第１の半導体パッケージに接合される複数の電極ランドの高さが互いに異なっているマザー基板。
  11. 請求項１または請求項２記載の半導体装置を構成する半導体パッケージであって、半導体基板上に半導体素子を搭載してなり、前記半導体基板は、積層対象の半導体パッケージの反りに対応して高さが異なる複数の電極ランドが形成されている半導体パッケージ。
  12. 半導体基板上の複数の電極ランドは、積層対象の半導体パッケージと接合するための金属ボールが溶融する温度帯における前記積層対象の半導体パッケージの反りに対応して高さが異なっている請求項１１記載の半導体パッケージ。
  13. 請求項１または請求項２記載の半導体装置の製造方法であって、
    第１の半導体基板に半導体素子を搭載するとともに、その素子搭載面に背反した裏面に形成された複数の電極ランド上にそれぞれボール電極を形成して、第１の半導体パッケージを形成する工程と、
    第２の半導体基板に半導体素子を搭載するとともに、その素子搭載面に背反した裏面に形成された複数の電極ランド上にそれぞれボール電極を形成して、第２の半導体パッケージを形成する工程と、
    前記第２の半導体パッケージのボール電極の表面にフラックスを塗布する工程と、
    前記第１の半導体パッケージの素子搭載面に形成された複数の電極ランドと第２の半導体パッケージの裏面の複数の電極ランドとを前記ボール電極を介して接合することにより、第１の半導体パッケージ上に第２の半導体パッケージを積層する工程と
    を有した半導体装置の製造方法。
JP2005223535A 2005-08-02 2005-08-02 半導体装置およびその実装体 Withdrawn JP2007042762A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005223535A JP2007042762A (ja) 2005-08-02 2005-08-02 半導体装置およびその実装体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005223535A JP2007042762A (ja) 2005-08-02 2005-08-02 半導体装置およびその実装体

Publications (1)

Publication Number Publication Date
JP2007042762A true JP2007042762A (ja) 2007-02-15

Family

ID=37800488

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005223535A Withdrawn JP2007042762A (ja) 2005-08-02 2005-08-02 半導体装置およびその実装体

Country Status (1)

Country Link
JP (1) JP2007042762A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009054741A (ja) * 2007-08-27 2009-03-12 Powertech Technology Inc 半導体パッケージ
JP2009135233A (ja) * 2007-11-29 2009-06-18 Fuji Xerox Co Ltd 半導体パッケージ及びその実装構造
US8004074B2 (en) 2007-04-13 2011-08-23 Nec Corporation Semiconductor device and fabrication method
JP2012078248A (ja) * 2010-10-04 2012-04-19 Renesas Electronics Corp 半導体装置の検査方法
US9041180B2 (en) 2013-06-10 2015-05-26 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the semiconductor package
WO2015159338A1 (ja) * 2014-04-14 2015-10-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN110634811A (zh) * 2018-06-25 2019-12-31 株式会社村田制作所 高频模块
KR20200076704A (ko) * 2018-01-09 2020-06-29 가부시키가이샤 무라타 세이사쿠쇼 고주파 모듈
CN112530880A (zh) * 2019-09-17 2021-03-19 铠侠股份有限公司 半导体装置及半导体装置的制造方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8004074B2 (en) 2007-04-13 2011-08-23 Nec Corporation Semiconductor device and fabrication method
JP2009054741A (ja) * 2007-08-27 2009-03-12 Powertech Technology Inc 半導体パッケージ
JP2009135233A (ja) * 2007-11-29 2009-06-18 Fuji Xerox Co Ltd 半導体パッケージ及びその実装構造
JP2012078248A (ja) * 2010-10-04 2012-04-19 Renesas Electronics Corp 半導体装置の検査方法
US9041180B2 (en) 2013-06-10 2015-05-26 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the semiconductor package
US10141273B2 (en) 2014-04-14 2018-11-27 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
CN106233462A (zh) * 2014-04-14 2016-12-14 瑞萨电子株式会社 半导体器件以及半导体器件的制造方法
JPWO2015159338A1 (ja) * 2014-04-14 2017-04-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2015159338A1 (ja) * 2014-04-14 2015-10-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10312199B2 (en) 2014-04-14 2019-06-04 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
CN106233462B (zh) * 2014-04-14 2019-07-19 瑞萨电子株式会社 半导体器件以及半导体器件的制造方法
KR20200076704A (ko) * 2018-01-09 2020-06-29 가부시키가이샤 무라타 세이사쿠쇼 고주파 모듈
KR102252718B1 (ko) 2018-01-09 2021-05-17 가부시키가이샤 무라타 세이사쿠쇼 고주파 모듈
CN110634811A (zh) * 2018-06-25 2019-12-31 株式会社村田制作所 高频模块
US11183491B2 (en) 2018-06-25 2021-11-23 Murata Manufacturing Co., Ltd. High-frequency module
CN112530880A (zh) * 2019-09-17 2021-03-19 铠侠股份有限公司 半导体装置及半导体装置的制造方法
US11894358B2 (en) 2019-09-17 2024-02-06 Kioxia Corporation Semiconductor device and manufacturing method thereof
CN112530880B (zh) * 2019-09-17 2024-02-09 铠侠股份有限公司 半导体装置及半导体装置的制造方法

Similar Documents

Publication Publication Date Title
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
US10431556B2 (en) Semiconductor device including semiconductor chips mounted over both surfaces of substrate
JP4790157B2 (ja) 半導体装置
US8786102B2 (en) Semiconductor device and method of manufacturing the same
KR101131138B1 (ko) 다양한 크기의 볼 패드를 갖는 배선기판과, 그를 갖는반도체 패키지 및 그를 이용한 적층 패키지
JP5570799B2 (ja) 半導体装置及びその製造方法
WO2014181766A1 (ja) 半導体装置及び半導体装置の製造方法
JP2007042762A (ja) 半導体装置およびその実装体
KR20010104217A (ko) 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
JP2010251347A (ja) 半導体装置の製造方法
JP2012069903A (ja) 半導体装置及びその製造方法
JP2014007228A (ja) 半導体装置及びその製造方法
JP2012142536A (ja) 半導体装置及びその製造方法
JP4494249B2 (ja) 半導体装置
JP5547703B2 (ja) 半導体装置の製造方法
JP4360873B2 (ja) ウエハレベルｃｓｐの製造方法
JP2009099816A (ja) 半導体装置とその製造方法および半導体装置の実装方法
JP2007207805A (ja) 半導体装置の製造方法及び半導体装置
JP2009266972A (ja) 積層型半導体モジュール及びその製造方法
JP2007115789A (ja) 積層型半導体装置および積層型半導体装置の製造方法
JP2007142124A (ja) 半導体装置およびその製造方法
JP2012138394A (ja) 半導体装置の製造方法
JP2013157433A (ja) 半導体装置
JP3563170B2 (ja) 半導体装置の製造方法
TWI581383B (zh) 雙面植球之半導體晶片封裝構造及其製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080430

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080616

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090609