CN106233462B - 半导体器件以及半导体器件的制造方法 - Google Patents

Abstract

一个实施方式的半导体器件在第一半导体芯片的第一背面上搭载有第二半导体芯片。另外，第一半导体芯片的上述第一背面中包含：第一区域，在该第一区域形成经由突起电极而与上述第二半导体芯片电连接的多个第一背面电极；以及第二区域，该第二区域比上述第一区域更靠周缘部侧，并且在该第二区域形成第一金属图案。另外，上述第一金属图案相对于上述第一背面的突出高度比上述多个第一背面电极分别相对于上述第一背面的突出高度低。

Description

半导体器件以及半导体器件的制造方法

技术领域

本发明涉及半导体器件及其制造技术，例如涉及应用于将多个半导体芯片层叠于布线基板上的半导体器件的有效技术。

背景技术

日本特开2009-49087号公报(专利文献1)中记载了如下内容：在层叠有多个基板的结构中，在各基板的端部设置阶梯部而使基板的翘曲变形相互抵消。

另外，日本特开2004-165328号公报(专利文献2)中，作为将电子部件搭载于存在翘曲的绝缘基板的方法而记载有如下方法：与电子部件搭载部的高度相应地使焊锡凸点的体积变化。

另外，日本特开2005-340393号公报(专利文献3)中记载有如下内容：当将半导体芯片安装于存在翘曲的电路基板时，使设置于电路基板的多个柱形凸点(stud bump)变形而将半导体芯片的多个电极与多个柱形凸点电连接。

专利文献1：日本特开2009-49087号公报

专利文献2：日本特开2004-165328号公报

专利文献3：日本特开2005-340393号公报

发明内容

本申请发明人研究了提高在布线基板上层叠有多个半导体芯片的半导体器件的性能的技术。

了解到在对多个半导体芯片进行层叠的情况下，因布线基板的变形、或者对半导体芯片进行搭载时的按压力等的影响而在半导体芯片产生翘曲变形。

另外，本申请发明人发现：若在层叠的半导体芯片的一方或者双方产生翘曲变形，则根据翘曲变形的程度而使得一方的半导体芯片的构成部件与另一方的半导体芯片接触，从而在半导体器件的可靠性的方面存在课题。

其它课题和新特征通过本说明书的记述以及附图而变得明确。

一个实施方式的半导体器件在第一半导体芯片的第一背面上搭载有第二半导体芯片。另外，在第一半导体芯片的上述第一背面包括：第一区域，在该第一区域形成经由突起电极而与上述第二半导体芯片电连接的多个第一背面电极；以及第二区域，该第二区域比上述第一区域更靠周缘部侧，且在该第二区域形成第一金属图案。另外，上述第一金属图案相对于上述第一背面的突出高度，比上述多个第一背面电极分别相对于上述第一背面的突出高度低。

发明效果

根据上述一个实施方式，能够提高半导体器件的可靠性。

附图说明

图1是作为一个实施方式的半导体器件的立体图。

图2是图1所示的半导体器件的仰视图。

图3是示出在将图1所示的封固体拆除后的状态下布线基板上的半导体器件的内部构造的透视俯视图。

图4是沿着图1中的A-A线的剖视图。

图5是示意性地示出图1～图4所示的半导体器件的电路结构例的说明图。

图6是图4所示的A部的放大剖视图。

图7是示出图4所示的存储芯片的表面侧的俯视图。

图8是示出图7所示的存储芯片的背面侧的一个例子的俯视图。

图9是示出图4所示的逻辑芯片的表面侧的俯视图。

图10是示出图9所示的逻辑芯片的背面侧的一个例子的俯视图。

图11是示意性地示出在层叠的半导体芯片产生的翘曲变形的代表例的说明图。

图12是示意性地示出在层叠的半导体芯片产生的翘曲变形的与图11不同的例子的说明图。

图13是明确示出在图10所示的半导体芯片的背面，形成背面电极的区域和形成背面电极以外的金属图案的区域的划分例的俯视图。

图14是沿着图13中的A-A线的放大剖视图。

图15是示出相对于图14的变形例的放大剖视图。

图16是示出利用图1～图14而说明的半导体器件的制造工序的概况的说明图。

图17是示出在图16所示的基板准备工序中准备的布线基板的整体构造的俯视图。

图18是图17所示的1个器件区域大小的放大俯视图。

图19是沿着图18中的A-A线的放大剖视图。

图20是示出图18的相反侧的面的放大俯视图。

图21是示出在图18所示的芯片搭载区域配置有粘合材料的状态的放大俯视图。

图22是沿着图21中的A-A线的放大剖视图。

图23是示意性地示出具备图6所示的贯穿电极的半导体芯片的制造工序的概况的说明图。

图24是示意性地示出紧随图23之后的半导体芯片的制造工序的概况的说明图。

图25是示出在图24所示的背面电极形成工序中，一并形成多个背面电极和对准标记的工序的说明图。

图26是示出在图24所示的背面电极形成工序中，一并形成多个背面电极和对准标记的工序的说明图。

图27是示出相对于利用图25而说明的背面电极以及对准标记的形成方法的变形例的说明图。

图28是示出相对于利用图26而说明的背面电极以及对准标记的形成方法的变形例的说明图。

图29是示出相对于利用图25及图26而说明的背面电极以及对准标记的形成方法的另一变形例的说明图。

图30是示出相对于利用图25而说明的背面电极以及对准标记的形成方法的另一变形例的说明图。

图31是示出相对于利用图26而说明的背面电极以及对准标记的形成方法的另一变形例的说明图。

图32是示出在图21所示的布线基板的芯片搭载区域上搭载有逻辑芯片LC的状态的放大俯视图。

图33是沿着图32中的A-A线的放大剖视图。

图34是示意性地示出图16所示的第一芯片搬运工序的主要部分的说明图。

图35是示意性地示出在图34所示的第一对位工序之后，使逻辑芯片朝向布线基板移动后的状态的说明图。

图36是示出将图34所示的保持夹具拆下并使键合夹具抵接于半导体芯片的背面侧的状态的说明图。

图37是示出在图32所示的半导体芯片的背面及其周围配置有粘合材料的状态的放大俯视图。

图38是沿着图37中的A-A线的放大剖视图。

图39是示意性地示出图4所示的存储芯片的层叠体的组装工序的概况的说明图。

图40是示意性地示出紧随图39之后的存储芯片的层叠体的组装工序的概况的说明图。

图41是示出在图37所示的逻辑芯片的背面上搭载有层叠体的状态的放大俯视图。

图42是沿着图41中的A-A线的放大剖视图。

图43是示意性地示出图16所示的第二芯片搬运工序的主要部分的说明图。

图44是示意性地示出在第二对位工序之后，使芯片层叠体朝向布线基板移动后的状态的说明图。

图45是示出将图44所示的保持夹具拆下并使键合夹具抵接于半导体芯片的背面侧的状态的说明图。

图46是示出在图42所示的布线基板上形成封固体并将层叠的多个半导体芯片封固后的状态的放大剖视图。

图47是示出图46所示的封固体的整体构造的俯视图。

图48是示出在图46所示的布线基板的多个焊盘上接合有焊锡球的状态的放大剖视图。

图49是示出使得图48所示的多片的布线基板单片化后的状态的剖视图。

图50是示出作为相对于图13的变形例的逻辑芯片的背面侧的俯视图。

图51是沿着图50中的A-A线的放大剖视图。另外，图52是示出作为相对于图51的变形例的半导体器件的放大剖视图。

图52是示出作为相对于图51的变形例的半导体器件的放大剖视图。

具体实施方式

(本申请中的记载形式、基本用语、用法的说明)

在本申请中，为了便于说明，实施方式的记载根据需要为分为多个部分等进行记载，但除了特别指出并非如此的情况以外，上述多个部分并非相互独立的不同的部分，无论记载的前后关系如何，单个例子的各部分、一个方面是另一方面的一部分的详情、或者一部分或全部的变形例等。另外，原则上省略对相同的部分进行重复的说明。另外，除了特别指出并非如此的情况、理论上限定于其数量的情况以及根据上下文逻辑关系明确判明并非如此的情况以外，实施方式中的各结构要素并非必须的。

同样在实施方式等的记载中，关于材料、组成等，即使说成“由A构成的X”等，除了特别指出并非如此的情况以及根据上下文逻辑关系明确判明并非如此的情况以外，并未排除包含A以外的要素的情况。例如，说到成分，意味着“含有A作为主要成分的X”等。例如，即使说成“硅部件”等，但并不限定于纯粹的硅，可以是以SiGe(硅和锗)合金、其它硅为主要成分的多元合金，当然还包含含有其它添加物等的部件。另外，即使说成金镀层、Cu层、镍镀层等，但除了特别指出并非如此的情况以外，不仅包含纯粹的物质，还包含分别以金、Cu、镍等为主要成分的部件。

并且，当说到特定的数值、数量时，除了特别指出并非如此的情况、理论上限定于其数量的情况以及根据上下文逻辑关系明确判明并非如此的情况以外，可以是超过该特定数值的数值，也可以是少于该特定数值的数值。

另外，在实施方式的各图中，由相同或相似的符号或者参照编号表示相同或相同的部分，原则上不重复说明。

另外，在附图中，有时在变得复杂的情况或者与空隙的区别明确的情况下，即使是剖面也特意将剖面线等省略。与此相关，在根据说明等而变得明确的情况下等，即便是在平面上闭合的孔，有时也将背景的轮廓线省略。并且，即便不是剖面，为了明确表示其并非空隙、或者为了明确表示区域的边界，有时也标注剖面线、点图案。

(实施方式1)

在本实施方式中，作为层叠有多个半导体芯片的半导体器件的例子，举出在布线基板上层叠的多个半导体芯片经由突起电极而电连接的半导体器件进行说明。详细而言，在本实施方式中举例示出说明的半导体器件是如下被称为所谓SIP(System In Package：系统级封装)的半导体器件：在形成有运算处理电路的半导体芯片上层叠形成有存储电路的多个半导体芯片，在一个封装内形成系统。

图1是本实施方式的半导体器件的立体图，图2是图1所示的半导体器件的仰视图。另外，图3是示出在将图1所示的封固体拆除后的状态下布线基板上的半导体器件的内部构造的透视俯视图。另外，图4是沿着图1中的A-A线的剖视图。此外，图1～图4中，为了便于观察，减少示出端子数，但端子(键合引线2f，焊盘2g，焊锡球5)的数量并不限定于图1～图4所示的方式。另外，在图3中，为了便于观察逻辑芯片LC和存储芯片MC4的在俯视时的位置关系、平面大小的差异，利用虚线示出逻辑芯片LC的轮廓。

<半导体器件>

本实施方式的导体装置1具备布线基板2、搭载于布线基板2上的多个半导体芯片3(参照图4)以及将多个半导体芯片3封固的封固体(树脂体)4。

如图4所示，布线基板2具有搭载有多个半导体芯片3的上表面(面、芯片搭载面)2a、上表面2a的相反侧的下表面(面、安装面)2b、以及配置于上表面2a和下表面2b之间的侧面2c，如图2及图3所示，该布线基板2在俯视时形成为四边形的外形形状。在图2及图3所示的例子中，布线基板2的平面大小(在俯视时的尺寸、上表面2a以及下表面2b的尺寸、外形大小)例如形成为一条边的长度为14mm左右的正方形。另外，布线基板2的厚度(高度)、即图4所示的上表面2a至下表面2b的距离例如为0.3mm～0.5mm左右。

布线基板2是用于将搭载于上表面2a侧的半导体芯片3和未图示的安装基板电连接的中介层，具有将上表面2a侧和下表面2b侧电连接的多个布线层(图4所示的例子中为4层)。在各布线层形成有使多个布线2d与多个布线2d之间、以及相邻的布线层之间绝缘的绝缘层2e。

图4所示的布线基板2具有3个绝缘层2e，正中央的绝缘层2e例如是玻璃纤维等纤维材料中含浸有环氧树脂等树脂材料的芯层(芯材)。另外，在芯层的上表面以及下表面分别形成的绝缘层2e例如通过层积(build up)方法而形成。在此，作为相对于图4的变形例，也可以使用不具有成为芯层的绝缘层2e的所谓的无芯基板。

另外，布线2d中包含在绝缘层2e的上表面或者下表面形成的布线2d1、以及作为形成为在厚度方向上贯穿绝缘层2e的层间导电路径的连接柱布线2d2。另外，在布线基板2的上表面2a形成有作为与半导体芯片3电连接的端子的、多个键合引线(端子、芯片搭载面侧端子、电极)2f。此外，在布线基板2的上表面2a侧形成的布线2d与键合引线2f一体地形成。换言之，能够将键合引线2f认为是布线2d的一部分。另外，在区别考虑键合引线2f和布线2d的情况下，能够在布线基板2的上表面2a将从绝缘膜2h露出的部分定义为键合引线2f、且将被绝缘膜2h覆盖的部分定义为布线2d。

另一方面，在布线基板2的下表面2b形成有多个焊盘(端子、焊锡连接用焊垫)2g，该多个焊盘接合有用于与未图示的安装基板电连接的端子、即作为半导体器件1的外部连接端子的多个焊锡球5。多个键合引线2f和多个焊盘2g经由多个布线2d而分别电连接。此外，与键合引线2f、焊盘2g连接的布线2d和键合引线2f、焊盘2g一体地形成，因此，在图4中，将键合引线2f以及焊盘2g作为布线2d的一部分示出。

另外，布线基板2的上表面2a以及下表面2b被绝缘膜(阻焊剂膜)2h、2k覆盖。在布线基板2的上表面2a形成的布线2d被绝缘膜2h覆盖。在绝缘膜2h形成有开口部，在该开口部，多个键合引线2f的至少一部分(与半导体芯片3的接合部、键合区域)从绝缘膜2h露出。另外，在布线基板2的下表面2b形成的布线2d被绝缘膜2k覆盖。在绝缘膜2k形成有开口部，在该开口部，多个焊盘2g的至少一部分(与焊锡球5的接合部)从绝缘膜2k露出。

另外，如图2所示，如图4所示那样与布线基板2的下表面2b的多个焊盘2g接合的多个焊锡球(外部端子、电极、外部电极)5配置为方阵状(阵列状、矩阵状)。另外，虽然在图2中省略了图示，但与多个焊锡球5接合的多个焊盘2g(参照图4)也配置为方阵状(矩阵状)。这样，将在布线基板2的安装面侧将多个外部端子(焊锡球5、焊盘2g)配置为方阵状的半导体器件称为面阵型的半导体器件。

面阵型的半导体器件1能够将布线基板2的安装面(下表面2b)侧作为外部端子的配置空间而有效地灵活运用，因此即使外部端子数量增加也能够抑制半导体器件1的安装面积的增大，出于这方面原因而为优选。即，能够以节省空间的方式来安装外部端子数量伴随着高功能化、高集成化而增加的半导体器件1。

另外，半导体器件1具备搭载于布线基板2上的半导体芯片3。在图4所示的例子中，在布线基板2的上表面2a上层叠有多个半导体芯片3。另外，多个半导体芯片3分别具有表面(主面、上表面)3a、表面3a的相反侧的背面(主面、下表面)3b、以及位于表面3a和背面3b之间的侧面3c，如图3所示，在俯视时形成为四边形的外形形状。这样，通过使多个半导体芯片3层叠，即使在使半导体器件1实现了高功能化的情况下，也能够减小安装面积。

另外，在图3及图4所示的例子中，搭载于最下层(最靠近布线基板2的位置)的半导体芯片3是形成有运算处理电路PU(参照图5)的逻辑芯片(半导体芯片)LC。另一方面，在逻辑芯片LC的上层搭载的半导体芯片3是形成有主存储电路(存储电路)MM(参照图5)的存储芯片(半导体芯片)MC1、MC2、MC3、MC4，该主存储电路对与逻辑芯片LC之间通信的数据进行存储。此外，除了上述运算处理电路之外，在逻辑芯片LC还形成有对存储芯片MC1、MC2、MC3、MC4的主存储电路的动作进行控制的控制电路。关于半导体器件1的电路结构例，后文中进行叙述。

另外，如图4所示，在搭载于布线基板2上的逻辑芯片LC与布线基板2之间、以及逻辑芯片LC与存储芯片MC1之间，分别配置有粘合材料NCL(绝缘性粘合材料)。粘合材料NCL配置为将上层侧的半导体芯片3的表面3a与下层侧的半导体芯片3的背面3b(或者布线基板2的上表面2a)之间的空间堵塞。

详细而言，该粘合材料NCL包括在布线基板2上对逻辑芯片LC进行粘合固定的粘合材料(绝缘性粘合材料)NCL1、以及在逻辑芯片上对存储芯片MC1、MC2、MC3、MC4的层叠体MCS进行粘合固定的粘合材料(绝缘性粘合材料)NCL2。另外，粘合材料NCL1、NCL2分别由绝缘性(非导电性)的材料(例如树脂材料)构成。通过在逻辑芯片LC与布线基板2的接合部、以及逻辑芯片LC与层叠体MCS的接合部配置粘合材料NCL，能够使在各接合部设置的多个电极之间电绝缘，并且能够保护各接合部。

另外，在图4所示的例子中，在多个存储芯片MC1、MC2、MC3、MC4之间配置有与封固体4不同的封固体(芯片层叠体用封固体，芯片层叠体用树脂体)6，存储芯片MC1、MC2、MC3、MC4的层叠体MCS由封固体6封固。封固体6以与多个存储芯片MC1、MC2、MC3、MC4的表面3a以及背面3b紧贴的方式被埋入，存储芯片MC1、MC2、MC3、MC4的层叠体MCS通过各半导体芯片3之间的接合部以及封固体6而实现一体化。另外，封固体6由绝缘性(非导电性)的材料(例如树脂材料)构成，通过在存储芯片MC1、MC2、MC3、MC4的各接合部配置封固体6，能够使在各接合部设置的多个电极之间电绝缘。

其中，如图4所示，在存储芯片MC1、MC2、MC3、MC4的层叠体MCS中，搭载于最下层(最靠近逻辑芯片LC的位置)的存储芯片MC1的表面3a从封固体6露出。另外，如图3及图4所示，在存储芯片MC1、MC2、MC3、MC4的层叠体MCS中，配置于最上层的存储芯片MC4的背面3b从封固体6露出。

另外，半导体器件1具备将多个半导体芯片3封固的封固体4。封固体4具有上表面(面、表面)4a，位于上表面4a的相反侧的下表面(面、背面、安装面)4b(参照图4)、以及位于上表面4a与下表面4b之间的侧面4c，半导体器件1在俯视时形成为四边形的外形形状。在图1所示的例子中，封固体4的平面大小(从上表面4a侧在俯视时的尺寸、上表面4a的外形大小)与布线基板2的平面大小相同，封固体4的侧面4c与布线基板2的侧面2c相连。另外，在图1所示的例子中，封固体4的平面尺寸(在俯视时的尺寸)形成为例如一条边的长度为14mm左右的正方形。

封固体4是保护多个半导体芯片3的树脂体，以与多个半导体芯片3之间以及半导体芯片3和布线基板2紧贴的方式形成封固体4，由此能够抑制较薄的半导体芯片3受到损伤。另外，从提高作为保护部件的功能的观点出发，封固体4例如由如下材料构成。由于要求与多个半导体芯片3之间、半导体芯片3以及布线基板2容易紧贴、且在封固之后要求某种程度的硬度，因此优选封固体4中含有例如环氧类树脂等热硬化性树脂。另外，为了提高硬化后的封固体4的功能，优选使例如硅石(二氧化硅；SiO₂)粒子等填料粒子混合于树脂材料中。例如，从抑制因形成封固体4之后的热变形而引起的半导体芯片3受到损伤的观点出发，优选调整填料粒子的混合比例而使半导体芯片3和封固体4的线膨胀系数接近。

<半导体器件的电路结构>

接下来，对半导体器件1的电路结构例进行说明。如图5所示，除了上述运算处理电路PU以外，在逻辑芯片LC还形成有对存储芯片MC1、MC2、MC3、MC4的主存储电路MM的动作进行控制的控制电路CU。另外，在逻辑芯片LC形成有例如临时对数据进行存储的高速缓冲存储器等与上述主存储电路MM相比存储容量较小的辅助存储电路(存储电路)SM。图5中，作为一个例子，将运算处理电路PU、控制电路CU、辅助存储电路SM总称并作为核心电路(主电路)CR1而示出。其中，核心电路CR1中所包含的电路可以包含上述以外的电路。

另外，在逻辑芯片LC形成有与未图示的外部设备之间进行信号的输入输出的外部接口电路(外部输入输出电路)GIF。在外部接口电路GIF连接有信号线SG，该信号线SG在逻辑芯片LC与未图示的外部设备之间对信号进行传送。另外，外部接口电路GIF还与核心电路CR1电连接，核心电路CR1能够经由外部接口电路GIF而与外部设备对信号进行传送。

另外，在逻辑芯片LC形成有与内部设备(例如，存储芯片MC1、MC2、MC3、MC4)之间进行信号的输入输出的内部接口电路(内部输入输出电路)NIF。在内部接口电路NIF连接有对数据信号进行传送的数据线(信号线)DS、对地址信号进行传送的地址线(信号线)AS、以及对其它信号进行传送的信号线OS。这些数据线DS、地址线AS、以及信号线OS分别与存储芯片MC1、MC2、MC3、MC4的内部接口电路NIF连接。图5中，将外部接口电路GIF、内部接口电路NIF等与逻辑芯片LC以外的电子部件之间进行信号的输入输出的电路作为输入输出电路NS1而示出。

另外，在逻辑芯片LC具备供给用于对核心电路CR1、输入输出电路NS1进行驱动的电位的电源电路DR。电源电路DR中包含供给对逻辑芯片LC的输入输出电路NS1进行驱动的电压的电源电路(输入输出用电源电路)DR1、以及供给对逻辑芯片LC的核心电路CR1进行驱动的电压的电源电路(核心用电源电路)DR2。对电源电路DR供给例如不同的多个电位(第一电源电位和第二电源电位)，根据其电位差来规定对核心电路CR1、输入输出电路NS1施加的电压。

如逻辑芯片LC那样，将某个装置、系统的动作所需的电路集中形成于一个半导体芯片3的芯片称为SoC(System on a Chip：芯片上系统)。但是，只要在逻辑芯片LC形成图5所示的主存储电路MM，能够由1个逻辑芯片LC构成系统。然而，所需的主存储电路MM(参照图5)的容量根据执行动作的装置、系统而不同。因此，通过在与逻辑芯片LC不同的半导体芯片3形成主存储电路MM，能够提高逻辑芯片LC的通用性。

另外，根据所要求的主存储电路MM的存储容量而将多个存储芯片MC1、MC2、MC3、MC4连接，由此提高系统所具备的存储电路的容量在设计方面的自由度。在图5所示的例子中，在存储芯片MC1、MC2、MC3、MC4分别形成有主存储电路MM。图5中，将主存储电路MM作为存储芯片MC1、MC2、MC3、MC4的核心电路(主电路)CR2而示出。其中，核心电路CR2中所包含的电路可以包含主存储电路MM以外的电路。

另外，在存储芯片MC1、MC2、MC3、MC4分别形成有与内部设备(例如，逻辑芯片LC)之间进行信号的输入输出的内部接口电路(内部输入输出电路)NIF。图5中，将与各存储芯片MC1、MC2、MC3、MC4以外的电子部件之间进行信号的输入输出的内部接口电路NIF作为输入输出电路NS2而示出。

另外，在存储芯片MC1、MC2、MC3、MC4具备供给用于对核心电路CR2、输入输出电路NS2进行驱动的电位的电源电路(驱动电路)DR。电源电路DR中包括供给对存储芯片MC1、MC2、MC3、MC4的输入输出电路NS2进行驱动的电压的电源电路(输入输出用电源电路)DR3、以及供给对存储芯片MC1、MC2、MC3、MC4的核心电路CR2进行驱动的电压的电源电路(核心用电源电路)DR4。对电源电路DR供给例如不同的多个电位(例如第一电源电位和第二电源电位)，根据其电位差来规定对核心电路CR2、输入输出电路NS2施加的电压。

此外，图5所示的例子中，使逻辑芯片LC的电源电路DR1、和存储芯片MC1、MC2、MC3、MC4的电源电路DR3兼用。换言之，逻辑芯片LC的输入输出电路NS1和存储芯片MC1、MC2、MC3、MC4的输入输出电路NS2被施加从电源线V2供给的相同电压而被驱动。这样，使电源电路DR的一部分或者全部实现兼用化，由此能够减少对电源电路供给电位(驱动电压)的电源线V1、V2、V3的数量。另外，只要减少电源线V1、V2、V3的数量就能够减少在逻辑芯片LC所形成的电极数量。

如半导体器件1那样，将某个装置、系统的动作所需的电路集中形成于一个半导体器件1的装置称为SiP(System in Package)。此外，虽然图4示出了在一个逻辑芯片LC上层叠有四个存储芯片MC1、MC2、MC3、MC4的例子，但如上所述，半导体芯片3的层叠数量存在各种变形例。虽然省略图示，但例如作为最小限度的结构，能够应用于在一个逻辑芯片LC上搭载一个存储芯片MC1的变形例。

另外，根据提高逻辑芯片LC以及存储芯片MC1、MC2、MC3、MC4的通用性的观点，逻辑芯片LC以及存储芯片MC1、MC2、MC3、MC4的平面大小(在俯视时的尺寸、表面3a以及背面3b的尺寸、外形大小)优选在能够实现各半导体芯片3的功能的范围内实现最小化。逻辑芯片LC能够通过提高电路元件的集成度而减小平面大小。另一方面，存储芯片MC1、MC2、MC3、MC4的主存储电路MM的容量、传送速度(例如基于数据总线的宽度的数据转送量)根据平面大小而变化，因此平面大小的小型化存在极限。

因此，在图4所示的例子中，存储芯片MC4的平面大小比逻辑芯片LC的平面大小大。例如，存储芯片MC4的平面大小是一条边的长度为8mm～10mm左右的四边形，与此相对，逻辑芯片LC的平面大小是一条边的长度为5mm～6mm左右的四边形。另外，虽然将图示省略，但图4所示的存储芯片MC1、MC2、MC3的平面大小与存储芯片MC4的平面大小相同。

另外，如上所述，由于在逻辑芯片LC形成与未图示的外部设备之间进行信号的输入输出的外部接口电路GIF，因此，从缩短与外部设备的传送距离的观点出发，多个半导体芯片3的层叠顺序优选为将逻辑芯片LC搭载于最下层、即最靠近布线基板2的位置。即，如半导体器件1那样，优选在平面大小较小的半导体芯片3(逻辑芯片LC)上对平面大小较大的半导体芯片3(存储芯片MC1、MC2、MC3、MC4)进行层叠的结构。

<半导体芯片的构造例>

接下来，对图4所示的逻辑芯片LC以及存储芯片MC1、MC2、MC3、MC4的详情以及各半导体芯片3的电连接方法进行说明。图6是图4所示的A部的放大剖视图。另外，图7是示出图4所示的存储芯片的表面侧的俯视图，图8是示出图7所示的存储芯片的背面侧的一个例子的俯视图。另外，图9是示出图4所示的逻辑芯片的表面侧的俯视图，图10是示出图9所示的逻辑芯片的背面侧的一个例子的俯视图。此外，图6～图10中，为了便于观察，减少示出电极数量，但电极(表面电极3ap、背面电极3bp、贯穿电极3tsv)的数量并不限定于图6～图10所示的方式。另外，图8示出存储芯片MC1、MC2、MC3的后视图，由于未形成背面电极3bp的存储芯片MC4(参照图4)的背面的构造在图3中被示出，因此省略图示。

本申请发明人研究了使SiP型的半导体器件的性能提高的技术，作为其中一环，研究了使搭载于SiP的多个半导体芯片之间的信号传送速度提高至例如12Gbps(每秒钟12千兆字节)以上的技术。作为使搭载于SiP的多个半导体芯片之间的传送速度提高的方法，存在增大内部接口的数据总线的宽度而使得1次所传送的数据量增加的方法(以下，记作总线宽度扩大化)。另外，作为其它方法，存在增加每单位时间的传送次数的方法(以下，记作高时钟化)。另外，存在组合应用上述总线宽度扩大法和时钟数增加法的方法。利用图1～图5而说明的半导体器件1，是通过组合应用总线宽度扩大化和高时钟化而使内部接口的传送速度提高至12Gbps以上的半导体器件。

例如图4所示的存储芯片MC1、MC2、MC3、MC4分别是具有512bit(比特)的数据总线宽度的、所谓的wide I/O存储器。详细而言，存储芯片MC1、MC2、MC3、MC4分别具有4个数据总线宽度为128bit的信道，这4个信道的总线宽度合计为512bit。另外，各信道的每单位时间的传送次数实现了高时钟化，例如分别达到3Gbps以上。

这样，在组合应用高时钟化和总线宽度扩大化的情况下，需要使多个数据线在高速下执行动作，因此，从降低噪声的影响的观点出发，需要缩短数据的传送距离。于是，如图4所示，使得逻辑芯片LC与存储芯片MC1经由在逻辑芯片LC与存储芯片MC1之间配置的导电性部件而电连接。另外，使得多个存储芯片MC1、MC2、MC3、MC4分别经由在多个存储芯片MC1、MC2、MC3、MC4之间配置的导电性部件而电连接。换言之，在半导体器件1中，逻辑芯片LC与存储芯片MC1之间的传送路径中不包含布线基板2、未图示的导线(键合导线)。另外，在半导体器件1中，多个存储芯片MC1、MC2、MC3、MC4之间的传送路径中不包含布线基板2、未图示的导线(键合导线)。

本实施方式中，作为将多个半导体芯片3彼此直接连接的方法而应用下述技术：形成将半导体芯片3(详细而言为半导体芯片3的半导体基板)在厚度方向上贯穿的贯穿电极3tsv，将经由该贯穿电极3tsv而层叠的半导体芯片3彼此连接。详细而言，如图6所示，逻辑芯片LC具有形成于表面3a的多个表面电极(电极、焊垫、表面侧焊垫)3ap、以及形成于背面3b的多个背面电极(电极、焊垫、背面侧焊垫)3bp。另外，逻辑芯片LC具有多个贯穿电极3tsv，该多个贯穿电极3tsv以将半导体基板贯穿的方式形成、且将多个表面电极3ap和多个背面电极3bp电连接。

半导体芯片3所具备的各种电路(半导体元件以及与其连接的布线)形成于半导体芯片3的表面3a侧。详细而言，半导体芯片3具备例如由硅(Si)构成的半导体基板(省略图示)，在半导体基板的主面(元件形成面)形成例如晶体管等多个半导体元件(省略图示)。在半导体基板的主面上(表面3a侧)层叠布线层(省略图示)，该布线层具备使得多个布线和多个布线之间绝缘的绝缘膜。布线层的多个布线与多个半导体元件分别电连接而构成电路。在半导体芯片3的表面3a(参照图4)形成的多个表面电极3ap经由在半导体基板与表面3a之间设置的布线层而与半导体元件电连接，由此构成电路的一部分。

因此，如图6所示，形成将半导体芯片3的半导体基板在厚度方向上贯穿的贯穿电极3tsv，经由贯穿电极3tsv而将表面电极3ap和背面电极3bp电连接，由此能够将背面电极3bp和在表面3a侧形成的半导体芯片3的电路电连接。即，如图6所示，若使得存储芯片MC1的表面电极3ap和逻辑芯片LC的背面电极3bp经由外部端子(突起电极、导电性部件、凸点电极)7而电连接，则存储芯片MC1的电路和逻辑芯片LC的电路经由贯穿电极3tsv而电连接。

另外，本实施方式中，在存储芯片MC1与布线基板2之间搭载的逻辑芯片LC具有多个贯穿电极3tsv。因此，通过使得存储芯片MC1和逻辑芯片LC经由贯穿电极3tsv而电连接，能够从逻辑芯片LC与存储芯片MC1之间的传送路径将布线基板2、未图示的导线(键合导线)排除。其结果，能够降低逻辑芯片LC与存储芯片MC1之间的传送路径中的阻抗成分，能够降低由高时钟化引起的噪声的影响。换言之，即使在提高了逻辑芯片LC与存储芯片MC1之间的信号传送速度的情况下，也能够提高传送可靠性。

另外，图6所示的例子中，在逻辑芯片LC上层叠多个存储芯片MC1、MC2、MC3、MC4，但优选在该多个存储芯片MC1、MC2、MC3、MC4之间也提高信号传送速度。因此，在多个存储芯片MC1、MC2、MC3、MC4中的、上下分别配置有半导体芯片3的存储芯片MC1、MC2、MC3与逻辑芯片LC同样地具有多个贯穿电极3tsv。详细而言，存储芯片MC1、MC2、MC3分别具有在表面3a形成的多个表面电极(电极、焊垫)3ap、以及在背面3b形成的多个背面电极(电极、焊垫)3bp。另外，存储芯片MC1、MC2、MC3分别具有多个贯穿电极3tsv，该多个贯穿电极3tsv以将半导体基板贯穿的方式形成、且将多个表面电极3ap和多个背面电极3bp电连接。

因此，与上述逻辑芯片LC的情况同样地，在存储芯片MC1、MC2、MC3、MC4中，若使得上层侧的半导体芯片3的表面电极3ap和下层侧的半导体芯片3的背面电极3bp经由外部端子7等导电性部件而电连接，则层叠后的多个半导体芯片3的电路经由贯穿电极3tsv而电连接。

因此，通过经由外部端子7(图6所示的例子中，为锡焊材料7a以及突起电极7b)而将各半导体芯片3之间连接，能够从存储芯片MC1、MC2、MC3、MC4之间的传送路径中将布线基板2、未图示的导线(键合导线)排除。其结果，能够降低层叠后的多个存储芯片MC1、MC2、MC3、MC4之间的传送路径中的阻抗成分，能够降低由高时钟化引起的噪声的影响。换言之，即使在使多个存储芯片MC1、MC2、MC3、MC4之间的信号传送速度提高的情况下，也能够提高传送可靠性。

此外，图6所示的例子中，搭载于最上层的存储芯片MC4只要与存储芯片MC3连接即可，因此，虽然形成多个表面电极3ap，但未形成多个背面电极3bp以及多个贯穿电极3tsv。这样，搭载于最上层的存储芯片MC4采用不具备多个背面电极3bp以及多个贯穿电极3tsv的构造，由此能够使存储芯片MC4的制造工序简化。在此，虽然将图示省略，但作为变形例，对于存储芯片MC4也与存储芯片MC1、MC2、MC3相同，能够形成为具备多个背面电极3bp以及多个贯穿电极3tsv的构造。在该情况下，通过使层叠的多个存储芯片MC1、MC2、MC3、MC4形成为相同构造，能够提高制造效率。

另外，配置在层叠后的半导体芯片3之间、且将上层侧的半导体芯片3的表面电极3ap和下层侧的半导体芯片3的3bp电连接的外部端子7，在图6所示的例子中使用以下材料。即，将逻辑芯片LC和布线基板2电连接的外部端子7，是在形成为柱状(例如圆柱形)的、以铜(Cu)为主要成分的部件(突起电极7b)的前端处层叠有镍(Ni)膜、焊锡(例如SnAg)膜(锡焊材料7a)的金属部件。在逻辑芯片LC和布线基板2的电连接部分中，外部端子7的前端的焊锡膜与背面电极3bp、键合引线2f接合。

另外，图6所示的例子中，设置在将多个半导体芯片3彼此电连接的接合部的外部端子7，也是在形成为柱状的以铜为主要成分的部件(突起电极7b)的前端处层叠有镍(Ni)膜、焊锡(例如SnAg)膜(锡焊材料7a)的金属部件。层叠的半导体芯片3彼此因外部端子7的前端的焊锡膜与背面电极3bp接合而电连接。

在此，构成外部端子7的材料在满足电气特性方面的要求、或者接合强度方面的要求的范围内能够应用各种变形例。例如可以为下述方式：在将存储芯片MC1、MC2、MC3、MC4分别电连接的部分，不形成图6所示的突起电极7b，而是将锡焊材料(焊锡凸点、突起电极)7a与表面电极3ap和背面电极3bp接合。另外，突起电极7b的形状也存在各种变形例。例如，还能够在使导线的前端熔融而形成球部之后，将通过使该球部压接于表面电极3ap的、所谓的球键合技术而形成的柱形凸点用作突起电极7b。在该情况下，突起电极7b例如能够由以金(Au)为主要成分的金属材料形成。

另外，如图6所示的逻辑芯片LC、存储芯片MC1、MC2、MC3那样，优选将具备贯穿电极3tsv的半导体芯片3的厚度即表面3a与背面3b的分离距离减薄(减小)。若将半导体芯片3的厚度减薄，则贯穿电极3tsv的传送距离缩短，因此能够降低阻抗成分，从这一点考虑为优选。另外，在沿半导体基板的厚度方向形成开口部(包括贯穿孔以及未贯穿的孔)的情况下，孔的深度越深则加工精度越低。换言之，若将半导体芯片3的厚度减薄，则能够提高用于形成贯穿电极3tsv的开口部的加工精度。因此，能够使多个贯穿电极3tsv的直径(与半导体芯片3的厚度方向正交的方向上的长度、宽度)对齐，因此容易控制多个传送路径的阻抗成分。

图6所示的例子中，逻辑芯片LC的厚度比在逻辑芯片LC上配置的多个存储芯片MC1、MC2、MC3、MC4的层叠体MCS(参照图4)的厚度薄。另外，逻辑芯片LC的厚度比多个存储芯片MC1、MC2、MC3、MC4中的、搭载于最上层且未形成贯穿电极3tsv的存储芯片MC4的厚度薄。例如，逻辑芯片LC的厚度为50μm左右。与此相对，存储芯片MC4的厚度为80μm～100μm左右。另外，多个存储芯片MC1、MC2、MC3、MC4的层叠体MCS(参照图4)的厚度为260μm左右。

如上所述，当使半导体芯片3实现薄型化时，在使半导体芯片3露出的状态下，半导体芯片3有可能受到损伤。根据本实施方式，如图4所示，使封固体4与多个半导体芯片3紧贴而进行封固。因此，封固体4作为半导体芯片3的保护部件而发挥功能，从而能够抑制半导体芯片3的损伤。即，根据本实施方式，由树脂将多个半导体芯片3封固，从而能够提高半导体器件1的可靠性(耐久性)。

另外，在具备贯穿电极3tsv的半导体芯片3层叠而成的半导体器件1的情况下，从缩短传送距离的观点出发，优选使半导体芯片3与布线基板2之间的间隔也缩窄。例如，图6所示的例子中，逻辑芯片LC的表面3a与布线基板2的上表面2a之间的间隔例如为10μm～20μm左右。另外，存储芯片MC1的表面3a与布线基板2的上表面2a之间的间隔例如为70μm～100μm左右。这样，在具备贯穿电极3tsv的半导体芯片3层叠而成的半导体器件1中，优选通过减小半导体芯片3的厚度以及分离距离而实现传送距离的缩短。

另外，在本实施方式中，在表面电极3ap以及背面电极3bp的俯视下的布局中，应用了能够缩短存储芯片MC1、MC2、MC3、MC4与逻辑芯片LC之间的传送距离的结构。

如图7所示，存储芯片MC1、MC2、MC3、MC4所具备的多个表面电极3ap在表面3a集中配置于中央部。另外，如图8所示，存储芯片MC1、MC2、MC3所具备的多个背面电极3bp在背面3b集中配置于中央部。另外，如图6所示，存储芯片MC1、MC2、MC3、MC4的多个表面电极3ap和存储芯片MC1、MC2、MC3的多个背面电极3bp分别配置于在厚度方向上重叠的位置。

另外，如图9所示，逻辑芯片LC所具备的多个表面电极3ap中的一部分(多个表面电极3ap1)在表面3a集中配置于中央部。另外，逻辑芯片LC所具备的多个表面电极3ap中的一部分(多个表面电极3ap2)在表面3a的周缘部沿表面3a的边(侧面3c)配置。在图9所示的多个表面电极3ap中，配置于表面3a的中央部的多个表面电极3ap1经由图6所示的贯穿电极3tsv而与背面电极3bp电连接。即，多个表面电极3ap1是内部接口用的电极。另一方面，在图9所示的多个表面电极3ap中，配置于表面3a的周缘部的多个表面电极3ap2经由图4所示的布线基板2而与未图示的外部设备电连接。详细而言，表面电极3ap2经由外部端子7而与键合引线2f(参照图4)电接合。即，多个表面电极3ap2是外部接口用的电极。

从使多个半导体芯片3之间的传送距离缩短的观点出发，特别优选如图6所示那样将内部接口用的表面电极3ap和背面电极3bp配置于在厚度方向上重叠的位置并经由外部端子7进行连接的方式。

另外，如上所述，逻辑芯片LC的平面大小比存储芯片MC1、MC2、MC3、MC4的平面大小更小。另外，如图3所示，半导体器件1中配置为，在俯视时，逻辑芯片LC的背面3b的中央部(中央区域)与存储芯片MC4的中央部(中央区域)重叠。即，在俯视时，存储芯片MC4的四个侧面3c配置为比逻辑芯片LC的四个侧面3c更靠外侧。换言之，多个半导体芯片3以使得存储芯片MC4的四个侧面3c位于逻辑芯片LC的四个侧面3c与布线基板2的四个侧面2c之间的方式层叠搭载于布线基板2上。另外，图4所示的存储芯片MC1、MC2、MC3配置于在俯视时与存储芯片MC4重叠的位置(相同位置)。

因此，在俯视时，存储芯片MC1、MC2、MC3、MC4的周缘部(表面3a以及背面3b的周缘部)配置于与逻辑芯片LC的外侧的周围区域重叠的位置。换言之，在存储芯片MC1、MC2、MC3、MC4的周缘部与布线基板2之间，不存在逻辑芯片LC(例如参照图4)。

于是，为了将图6所示的各半导体芯片3的内部接口用的表面电极3ap和背面电极3bp配置于在厚度方向上重叠的位置，优选至少使内部接口用的表面电极3ap和背面电极3bp配置于在厚度方向上与逻辑芯片LC重叠的位置。另外，如图9所示，在逻辑芯片LC的周缘部配置外部接口用的多个表面电极3ap2。因此，优选在逻辑芯片LC的表面3a将内部接口用的多个表面电极3ap1集中配置于表面3a的中央部。

另外，如图7所示，在存储芯片MC1、MC2、MC3、MC4的表面3a侧(详细而言为半导体基板的主面上)形成有多个存储区域(存储电路元件排列区域)MR。在图7所示的例子中，形成有与上述4个信道对应的四个存储区域MR。在各存储区域MR，多个存储单元(存储电路元件)配置为阵列状。这里，如图7所示，若将多个表面电极3ap集中配置于表面3a的中央部，则能够以将配置有表面电极组的区域包围的方式配置与4个信道相应的存储区域MR。其结果，能够使各存储区域MR至表面电极3ap的距离实现均等化。即，由于能够使多个信道各自的传送距离实现等长化，因此能够降低每个信道的传送速度的误差，从这一点考虑为优选。

然而，在将图9所示的集中于逻辑芯片LC的表面3a的中央部的表面电极3ap1用作内部接口专用的电极的情况下，即使不使表面电极3ap1与图6所示的布线基板2电连接也能够发挥功能。但是，如图6所示，在将表面电极3ap1的一部分与布线基板2的键合引线2f电连接的情况下，能够将表面电极3ap1的一部分用作外部接口用的电极，从这一点考虑为优选。

例如，在存储芯片MC1、MC2、MC3、MC4形成有用于对图5所示的主存储电路MM进行驱动的电源电路DR，但能够考虑作为对该电源电路DR供给电源电位(第一基准电位)、基准电位(与第一基准电位不同的第二基准电位、例如接地电位)的端子而利用图9所示的表面电极3ap1的一部分。换言之，图9所示的例子中，在逻辑芯片LC的表面3a的中央部所配置的多个表面电极3ap1中，包括供给第一基准电位(例如电源电位)的第一基准电位电极、以及供给与第一基准电位不同的第二基准电位(例如接地电位)的第二基准电位电极。进一步换言之，图9所示的例子中，在逻辑芯片LC的表面3a的中央部所配置的多个表面电极3ap1中，包括供给对形成于存储芯片MC1的电路进行驱动的电压的电源线V2、V3(参照图5)。

在使信号传送速度提高的情况下，从抑制因瞬间的电压降等而引起的动作的不稳定性的观点出发，优选使电源的供给源与消耗电源电力的电路之间的传送距离缩短。因此，若将逻辑芯片LC的表面电极3ap1的一部分与布线基板2电连接而供给第一基准电位(例如电源电位)、第二基准电位(例如接地电位)，则能够缩短直至形成有消耗电源电力的电路的存储芯片MC1、MC2、MC3、MC4的驱动电路为止的距离，从这一点考虑为优选。另外，对于供给第一基准电位(例如电源电位)的第一基准电位电极、以及供给与第一基准电位不同的第二基准电位(例如接地电位)的第二基准电位电极，优选将它们配置为如图6所示那样使得表面电极3ap和背面电极3bp在厚度方向上重叠、且经由贯穿电极3tsv而将它们电连接。

<关于半导体芯片的翘曲变形>

此处，在利用图1～图10而说明的半导体器件1的例子中，针对在层叠于布线基板2上的多个半导体芯片3所产生的翘曲变形进行说明。图11及图12是示意性地示出在层叠后的半导体芯片所产生的翘曲变形的代表例的说明图。另外，图13是明确示出在图10所示的半导体芯片的背面的、形成背面电极的区域和形成背面电极以外的金属图案的区域之间的划分例的俯视图。另外，图14是沿着图13中的A-A线的放大剖视图。另外，图15是示出相对于图14的变形例的放大剖视图。

此外，图11及图12中，为了易于观察半导体芯片3的翘曲变形的形状，对半导体芯片3标注点图案，以单色示出半导体芯片3以外的部件。另外，图13中，在形成多个背面电极3bp的区域3b1与背面3b的周缘部的区域3b2的边界标注双点划线。因此，图13所示的双点划线的四边形的内侧为区域3b1，双点划线的四边形的外侧为区域3b2。另外，图14中，为了利用一幅图示出图13所示的区域3b1和区域3b2各自的半导体芯片3之间的间隙的详情，选择示出沿着图13所示的A-A线的剖面中的、区域3b1的一部分以及区域3b1的外缘的一部分。

本申请发明人在拍摄剖面照片并观察后发现，在图4所示的半导体器件1的剖面中，逻辑芯片LC与存储芯片MC1之间的间隙(逻辑芯片LC的背面3b与存储芯片MC1的表面3a的分离距离)的平面分布存在偏差。详细而言，发现在俯视时，逻辑芯片LC与存储芯片MC1之间的间隙在逻辑芯片LC的背面3b的中央部比在背面3b的周缘部更宽。图11及图12中，示意性地示出在上述半导体芯片3所产生的翘曲变形的代表例。

在利用突起电极将层叠后的多个半导体芯片3彼此电连接的情况下，如图11、图12示意性所示那样，在下层侧的半导体芯片3A以及上层侧的半导体芯片3B的双方或者任一方产生翘曲变形。作为产生这种翘曲变形的理由，能够想到如下2种原因(以下称为模式)。

首先，考虑如下的模式：如图11所示，布线基板2的上表面2a的中央部分以下沉的方式变形，下层侧的半导体芯片3A也模仿该布线基板2的变形而变形。图11所示的翘曲变形的模式是在将上层侧的半导体芯片3B搭载于下层侧的半导体芯片3A上的工序中因布线基板2发生热变形而产生的。

在对上层侧的半导体芯片3B进行搭载的工序中包括如下工序：为了经由包括突起电极7b在内的外部端子7而将上下的半导体芯片3电连接，一边经由半导体芯片3对外部端子7进行加热，一边朝向布线基板2对上层侧的半导体芯片3B进行加压。此时，当布线基板2的构成部件以及粘合材料NCL1因热而软化时，布线基板2以及粘合材料NCL1因对半导体芯片3B施加的按压力而变形。

另外，例如图7所示的存储芯片MC1的表面电极3ap以及图10所示的逻辑芯片LC的背面电极3bp那样，在层叠的半导体芯片3的多个电极在在俯视时集中配置于中央部的情况下，对半导体芯片3的中央部分进行按压的力相对于对半导体芯片3的周缘部进行按压的力更大。其结果，如图11所示，布线基板2的上表面2a的中央部分以下沉的方式变形，下层侧的半导体芯片3A模仿该布线基板2的变形而变形。

另外，作为在半导体芯片3所产生的翘曲变形的其它模式，如图12所示，能够考虑以上层侧的半导体芯片3B的周缘部朝向布线基板2侧弯曲的方式进行变形的模式。图12所示的翘曲变形的模式是在将上层侧的半导体芯片3B搭载于下层侧的半导体芯片3A上的工序中，因对上层侧的半导体芯片3B施加的按压力而产生的。

在对上层侧的半导体芯片3B进行搭载的工序中，如图12所示，利用键合夹具31对半导体芯片3B的背面3b侧进行按压。此时，从防止半导体芯片3B相对于作为搭载面的半导体芯片3A的背面3b倾斜的观点出发，优选均衡地对半导体芯片3B的背面3b整体进行按压。因此，优选将键合夹具31的按压面31a的面积设为与半导体芯片3B的背面3b的面积相同的程度、或者达到背面3b的面积以上。

另外，从使按压力均衡地分散的观点出发，优选使比键合夹具31的弹性低的部件、例如树脂薄膜32等介于键合夹具31的按压面31a与半导体芯片3B之间。另外，若使树脂薄膜32介于键合夹具31的按压面31a与半导体芯片3B之间，则能够防止粘合材料NCL2附着于键合夹具31，从这一点考虑也为优选。

然而，例如图7所示的存储芯片MC1的表面电极3ap以及图10所示的逻辑芯片LC的背面电极3bp那样，在俯视时层叠的半导体芯片3的多个电极配置为集中于中央部的情况下，就相对于从键合夹具31施加的按压力的反作用力而言，与半导体芯片3B的中央部相比，周缘部的反作用力更小。其结果，在半导体芯片3B的背面3b的周缘部，半导体芯片3B因按压力而容易变形。而且，产生图12所示的翘曲变形的模式。

此外，图11及图12中分别对翘曲变形的2种模式单独进行了说明，但有时会组合产生图11所示的模式和图12所示的模式。另外，如本实施方式那样在半导体芯片3的厚度较薄的情况下，容易产生翘曲变形。

如上所述，若在半导体芯片3产生翘曲变形，则在下层侧的半导体芯片3A的背面3b的周缘部，半导体芯片3A与上层侧的半导体芯片3B的分离距离因翘曲变形而变小。

此处，在半导体芯片3的表面3a，除了表面电极3ap以外，有时还形成金属图案。另外，在半导体芯片3的背面3b，除了背面电极3bp以外，有时也形成金属图案。

例如，图7所示的例子中，在存储芯片MC1的表面3a的四个角部分别形成有标记AM1。另外，图8所示的例子中，在存储芯片MC1的背面3b的四个角部分别形成有标记AM2。另外，图9所示的例子中，在逻辑芯片LC的表面3a的四个角部中的对角的2处位置分别形成有标记AM3。另外，图10所示的例子中，在逻辑芯片LC的背面3b的四个角部中的对角的2处位置分别形成有标记AM4。这些标记AM是作为对各半导体芯片3进行层叠时用于进行对位的对准标记而形成的标记，且是实现了图案化的金属膜。

在将标记AM用作对位用的对准标记的情况下，优选在一个面形成2个以上的标记AM。此外，若标记AM的平面形状是并非线对称或点对称的、不具有对称性的形状，则作为变形例只要针对一个面形成1个标记AM就能够进行定位。然而，根据提高对位精度的观点，优选在一个面形成2个以上的标记AM。

另外，为了提高对位精度，优选使多个标记AM的分离距离变大。因此，如图7～图10所示，若在各半导体芯片3的表面3a以及背面3b的四个角部分别配置标记AM，则能够高精度地进行对位，从这一点考虑为优选。

然而，在使多个标记AM的分离距离变大的情况下，在表面3a以及背面3b的周缘部配置标记AM。因此，在产生如图11、图12所示的翘曲变形的情况下，有时根据翘曲变形的程度，在下层侧的半导体芯片3A形成的标记AM(参照图10)与上层侧的半导体芯片3B的表面3a接触。

而且，若在下层侧的半导体芯片3A形成的标记AM(参照图10)与上层侧的半导体芯片3B的表面3a接触，则从半导体器件的可靠性的观点出发而存在如下课题。首先，对准标记AM被按压于上层侧的半导体芯片3B的表面3a，从上层侧的半导体芯片3B有可能受到损伤。特别是在上层侧的半导体芯片3B的表面3a的面积比下层侧的半导体芯片3A的背面3b的面积大的情况下，在半导体芯片3B形成的电路有可能受到损伤。例如，如图7所示，在存储芯片MC1的表面3a侧(详细而言，为半导体基板的主面上)存在多个存储区域MR，若将标记AM按压于存储区域MR，则存储电路的一部分有可能受到损伤。另外，下层侧的半导体芯片3A的背面3b的周缘部被上层侧的半导体芯片3B的表面3a按压，从而背面3b的中央部的间隙变大，经由外部端子7而电连接的部分的连接可靠性有可能降低。

于是，本申请发明人鉴于上述课题进行了研究，并发现了本实施方式的方式。即，如图13所示，在配置于下层侧的半导体芯片3A、即逻辑芯片LC的背面3b，在背面3b的中央部的区域(电极组形成区域)3b1形成了多个背面电极3bp。另外，在背面3b，在比区域3b1更靠周缘部侧的区域3b2形成作为金属图案的标记AM4。另外，如图14所示，相对于背面3b的标记AM4的突出高度HT1比多个背面电极3bp相对于背面3b的突出高度HT2低。图14所示的例子中，背面电极3bp以及标记AM4分别形成为在背面3b上突出，因此能够替换为下述方式来表述。即，标记AM4的厚度(相对于背面3b的突出高度HT1)比多个背面电极3bp的厚度(相对于背面3b的突出高度HT2)薄。即，本实施方式中，将在配置于下层侧的半导体芯片3B的背面3b的周缘部配置的金属图案即标记AM4形成为比背面电极3bp薄。

图14所示的例子中，如利用图11以及图12而说明的那样，在半导体芯片3产生翘曲变形。此外，对于在产生翘曲变形时所产生的课题，在产生了图11、图12的某一种模式的翘曲变形的情况下也同样，因此，图14中举例示出产生了图11所示的翘曲变形的模式的例子。

若在半导体芯片3产生上述翘曲变形，则区域3b2的外缘(即，背面3b的外缘)处的半导体芯片3A的背面3b与半导体芯片3B的表面3a之间的距离(分离距离)G1比区域3b1处的半导体芯片3A的背面3b与半导体芯片3B的表面3a之间的距离(分离距离)G2小。因此，若在区域3b2形成的标记AM4的厚度变厚，则标记AM4与上层侧的半导体芯片3B的表面3a接触的可能性提高。另外，在形成标记AM4的区域3b2，半导体芯片3A的背面3b与半导体芯片3B的表面3a之间的距离(分离距离)G3比突起电极7b相对于存储芯片MC1的表面3a的突出高度HTb低。换言之，距离G3比突起电极7b的厚度薄。

于是，如图14所示，以逻辑芯片LC的背面3b为基准面，若标记AM4的突出高度HT1比背面电极3bp的突出高度HT2低，则即使在距离G1比距离G2小的情况下，也能够抑制标记AM4与半导体芯片3B接触。而且，通过抑制了在下层侧的半导体芯片3A形成的标记AM与上层侧的半导体芯片3B的表面3a接触，能够解决从半导体器件的可靠性观点出发的上述课题。

换言之，根据本实施方式，通过使作为对准标记的标记AM4的突出高度HT1比多个背面电极3bp的突出高度HT2低，能够如图13所示那样在背面3b的周缘部形成标记AM4。在半导体芯片3的搭载时进行对位的情况下，通过增大多个标记AM4的分离距离，能够提高对位精度，特别是能够提高图13所示的θ方向上的对位精度。如本实施方式这样，在一并对多个背面电极3bp进行倒装芯片连接的情况下，要求高精度的对位。即，根据本实施方式，能够提高对位精度，因此能够提高多个背面电极3bp各自的电连接可靠性。其结果，能够提高半导体器件1的可靠性。

另外，从抑制标记AM4与上层侧的半导体芯片3B(参照图14)接触的观点出发，优选减少标记AM4的数量。图13所示的例子中，在半导体芯片3A的背面3b所具有的4个角部中，在角部3bc1、以及位于角部3bc1的对角的角部3bc2分别形成有标记AM4。另一方面，在配置于并非角部3bc1的对角的位置的角部3bc3、以及角部3bc4未形成有标记AM4。因此，在角部3bc3以及角部3bc4，上层侧的半导体芯片3B未与标记AM4接触。此外，背面3b的角部3bc1、3bc2、3bc3、3bc4是位于构成背面3b的外缘的各边的交点(角)附近的、背面3b的面内区域。

就标记AM4的突出高度HT1的程度而言，只要比背面电极3bp的突出高度HT2低就能够抑制图14所示的标记AM4与半导体芯片3B的接触，但特别优选突出高度HT1为背面电极3bp的突出高度HT2的一半以下。另外，作为相对于图14的变形例，还能够形成为如下构造：如图15所示那样在半导体芯片3A的半导体基板内形成标记AM4，并使其在半导体芯片3A的背面3b从半导体基板露出。在该情况下，标记AM4不从半导体芯片3A的背面突出。即，能够使标记AM4相对于背面3b的突出高度HT1降低至可视作“零”的程度(其中，无需是严格地与背面3b完全相同的高度)。在该情况下，即使形成标记AM4，也能够防止标记AM4与半导体芯片3B接触。

例如通过对形成背面电极3bp和标记AM4的工艺进行精心设计而能够控制标记AM4的突出高度HT1。关于该标记AM4的形成方法也存在各种实施方式，在说明制造方法时对各实施方式的详细内容进行说明。

<半导体器件的制造方法>

接下来，对利用图1～图14而说明的半导体器件1的制造工序进行说明。半导体器件1是按照图16所示的流程而制造的。图16是示出利用图1～图14而说明的半导体器件的制造工序的概况的说明图。以下对各工序的详情进行说明。

<基板准备工序>

首先，在图16所示的基板准备工序中，准备图17～图21所示的布线基板20。图17是示出在图16所示的基板准备工序中准备的布线基板的整体构造的俯视图。另外，图18是图17所示的1个器件区域大小的放大俯视图。另外，图19是沿着图18中的A-A线的放大剖视图。另外，图20是示出图18的相反侧的面的放大俯视图。此外，图17～图20中，为了便于观察，减少示出端子数量，但端子(键合引线2f、焊盘2g)的数量并不限定于图17～图20所示的方式。

如图17所示，在本工序中准备的布线基板20在框部(外框)20b的内侧具备多个器件区域20a。详细而言，多个(图17中为27个)器件区域20a配置为方阵状。多个器件区域20a分别相当于图1～图4所示的布线基板2。布线基板20是具有多个器件区域20a以及各器件区域20a之间的切割线(切割区域)20c的、所谓的多片基板。这样，通过使用具备多个器件区域20a的多片基板，能够提高制造效率。

另外，如图18及图19所示那样，在各器件区域20a分别形成有利用图4而说明的布线基板2的构成部件。布线基板20具有上表面2a、上表面2a的相反侧的下表面2b、以及将上表面2a侧和下表面2b侧电连接的多个布线层(图4所示的例子中为4层)。在各布线层形成有使得多个布线2d与多个布线2d之间、以及相邻的布线层之间绝缘的绝缘层2e。另外，布线2d中包括在绝缘层2e的上表面或者下表面形成的布线2d1、以及形成为在厚度方向上将绝缘层2e贯穿的作为层间导电路径的连接柱布线2d2。

另外，如图18所示，布线基板20的上表面2a包括在图16所示的第一芯片搭载工序中供图9所示的逻辑芯片LC搭载的预定区域即芯片搭载区域(芯片搭载部)2p1。芯片搭载区域2p1在上表面2a存在于器件区域20a的中央部。此外，图18中，为了示出芯片搭载区域2p1、器件区域20a、以及切割线20c的位置，利用双点划线表示芯片搭载区域2p1、器件区域20a、以及切割线20c的轮廓。其中，由于芯片搭载区域2p1是如上所述供逻辑芯片LC搭载的预定区域，因此无需存在实际上能够目视确认的边界线。另外，器件区域20a以及切割线20c也无需存在实际上能够目视确认的边界线。

另外，布线基板20的上表面2a形成有多个键合引线(端子、芯片搭载面侧端子、电极)2f。键合引线2f是在图16所示的第一芯片搭载工序中与在图9所示的逻辑芯片LC的表面3a形成的多个表面电极3ap电连接的端子。本实施方式中，以使逻辑芯片LC的表面3a侧与布线基板20的上表面2a对置的、所谓的倒装安装方式对逻辑芯片LC进行搭载，因此多个键合引线2f的接合部形成于芯片搭载区域2p1的内侧。

另外，布线基板20的上表面2a被绝缘膜(阻焊剂膜)2h覆盖。在绝缘膜2h形成有开口部2hw，在该开口部2hw，多个键合引线2f的至少一部分(与半导体芯片的接合部、键合区域)从绝缘膜2h露出。

其中，除了图18所示的方式之外，开口部2hw的形状存在各种变形例。例如，能够形成使得多个键合引线2f各自的连接部选择性露出的、开口面积小的开口部2hw。另外，例如还能够将图18所示的多个开口部2hw连结在一起而形成使得多个键合引线组一并露出的开口部2hw。

另外，如图20所示，在布线基板20的下表面2b形成有多个焊盘2g。布线基板20的下表面2b被绝缘膜(阻焊剂膜)2k覆盖。在绝缘膜2k形成有开口部2kw，在该开口部2kw，多个焊盘2g的至少一部分(与焊锡球5的接合部)从绝缘膜2k露出。

另外，如图19所示，多个键合引线2f和多个焊盘2g经由多个布线2d而分别电连接。该多个布线2d、多个键合引线2f以及多个焊盘2g等的导体图案例如由以铜(Cu)为主要成分的金属材料形成。另外，在多个键合引线2f中的配置于开口部2hw内且从绝缘膜2h露出的部分形成有焊锡膜。通过在键合引线2f的一部分(将图9所示的外部端子7连接的部分)预先形成焊锡膜，能够在图16所示的第一芯片搭载工序中容易地将外部端子7与键合引线2f连接。

图19所示的多个布线2d、多个键合引线2f以及多个焊盘2g例如能够通过电解镀法而形成。另外，在多个键合引线2f的一部分形成的焊锡膜也例如能够通过电解镀法而形成。另外，如图19所示，具有4层以上(图14中为4层)的布线层的布线基板20例如能够通过在作为芯材的绝缘层的两面依次层叠布线层的、所谓的层积方法而形成。

另外，如图17所示，在布线基板20的上表面2a形成有对准标记AMS。对准标记AMS是在图16所示的第一对位工序中成为检测对象的图案，例如由与图19所示的布线2d、键合引线2f相同的金属材料形成。图17所示的例子中，在具有多个器件区域20a的、多片的布线基板20的框部20b形成有对准标记AMS。其中，作为变形例，还能够在器件区域20a分别形成对准标记AMS。

另外，详细内容后述，在图16所示的第一对位工序中，利用相机(或摄像头)等图像传感器对对准标记AMS的位置进行检测。因此，优选使对准标记AMS从绝缘膜2h(参照图18)露出。另外，若由金属图案形成对准标记AMS，则光的反射效率得到提高，从这一点考虑为优选。其中，若能够识别对准标记AMS的轮廓形状则能够进行对位。因此，例如若绝缘膜2h为具有可见光透过性的材料，则对准标记AMS可以被绝缘膜2h覆盖。

另外，如图17所示，优选对准标记AMS形成于上表面2a的多个部位。即使在对准标记AMS为1个的情况下，也能够在沿着上表面2a的坐标面确定对准标记AMS的X坐标的位置和Y坐标的位置。然而，通过至少在2处部位以上形成对准标记AMS，能够确定器件区域20a的θ方向上的位置，因此能够提高位置检测精度。

另外，从提高对θ方向上的位置进行确定的精度的观点出发，优选使2个对准标记AMS的分离距离变大。因此，如图17所示，特别优选将一个对准标记AMS配置于布线基板20的上表面2a的一个角部，并将其它对准标记AMS配置于上表面2a的位于上述一个角部的对角的角部。换言之，优选两个对准标记AMS配置于布线基板20的上表面2a的一条对角线上。

对准标记AMS例如能够在形成多个键合引线2f以及多个布线2d时一并形成。

<第一粘合材料配置工序>

接下来，在图16所示的第一粘合材料配置工序中，如图21及图22所示，在布线基板20的上表面2a的芯片搭载区域2p1上配置粘合材料NCL1。图21是示出在图18所示的芯片搭载区域配置有粘合材料的状态的放大俯视图，图22是沿着图21中的A-A线的放大剖视图。此外，图21中，为了示出芯片搭载区域2p1、2p2、器件区域20a、以及切割线20c的位置，分别利用双点划线示出芯片搭载区域2p1、2p2、器件区域20a、以及切割线20c的轮廓。然而，芯片搭载区域2p1、2p2分别是供逻辑芯片LC以及层叠体MCS搭载的预定区域，因此无需存在实际上能够目视确认的边界线。另外，器件区域20a以及切割线20c也无需存在实际上能够目视确认的边界线。此外，以下，当在俯视图中对芯片搭载区域2p1、2p2、器件区域20a以及切割线20c进行图示时，同样无需存在实际上能够目视确认的边界线。

一般在通过倒装安装方式(倒装芯片连接方式)将半导体芯片搭载于布线基板上的情况下，采用在将半导体芯片与布线基板电连接之后利用树脂将连接部分封固的方式(后注入方式)。在该情况下，从配置于半导体芯片与布线基板之间的间隙附近的喷嘴供给树脂，利用毛细管现象而将树脂埋入于间隙。

另一方面，在本实施方式中所说明的例子中，通过如下方式(先涂敷方式)对逻辑芯片LC进行搭载：在后述的第一芯片搭载工序中将逻辑芯片LC(参照图9)搭载在布线基板20上之前，将粘合材料NCL1配置于芯片搭载区域2p1，从粘合材料NCL1上对逻辑芯片LC进行按压而使其与布线基板20电连接。

在上述后注入方式的情况下，利用毛细管现象将树脂埋入于间隙，因此针对一个器件区域20a的处理时间(将树脂注入的时间)变长。另一方面，在上述先涂敷方式的情况下，在逻辑芯片LC的前端(例如，在图6所示的突起电极7b的前端形成的锡焊材料7a)与键合引线2f的接合部接触的时刻，已经在布线基板20与逻辑芯片LC之间埋入有粘合材料NCL1。因此，与上述后注入方式相比，能够缩短针对一个器件区域20a的处理时间，从而能够提高制造效率，从这一点考虑为优选。

其中，作为相对于本实施方式的变形例，能够使图16所示的第一芯片搭载工序和第一粘合材料配置工序的顺序前后颠倒而应用后注入方式。例如，在一并形成的产品形成区域较少的情况下，处理时间的差变小，因此，即使在使用后注入方式的情况下，也能够抑制制造效率的下降。

另外，粘合材料NCL1由通过施加能量而使得坚硬度(硬度)变硬(提高)的树脂材料构成，本实施方式中，例如含有热硬化性树脂。另外，硬化前的粘合材料NCL1比图6所示的外部端子7软，通过对逻辑芯片LC进行按压而使该粘合材料NCL1变形。

另外，硬化前的粘合材料NCL1因处理方法的差异而大致分为如下两种。一种是由被称为NCP(Non-Conductive Paste：非导电膏)的膏状的树脂(绝缘材料膏)构成，存在从未图示的喷嘴向芯片搭载区域2p1进行涂敷的方式。另一种是由被称为NCF(Non-ConductiveFilm：非导电膜)的、预先成型为薄膜状的树脂(绝缘材料薄膜)构成，存在保持薄膜状态不变地将其搬运至芯片搭载区域2p1进行粘贴的方法。在使用绝缘材料膏(NCP)的情况下，不需要如绝缘材料薄膜(NCF)那样进行粘贴的工序，因此，与使用绝缘材料薄膜的情况相比，能够减小对半导体芯片等所造成的应变。另一方面，在使用绝缘材料薄膜(NCF)的情况下，与绝缘材料膏(NCP)相比，形状保持性更高，因此，容易对配置粘合材料NCL1的范围、厚度进行控制。

图21及图22所示的例子中，示出了将作为绝缘材料薄膜(NCF)的粘合材料NCL1配置于芯片搭载区域2p1上、并以与布线基板20的上表面2a紧贴的方式而粘贴的例子。其中，虽然将图示省略，但作为变形例还能够使用绝缘材料膏(NCP)。

<第一芯片准备工序>

另外，在图16所示的第一芯片准备工序中，准备图9及图10所示的逻辑芯片LC。图23是示意性地示出具备图6所示的贯穿电极的半导体芯片的制造工序的概况的说明图。另外，图24是示意性地示出紧随图23之后的半导体芯片的制造工序的概况的说明图。此外，图23及图24中，以与贯穿电极3tsv以及贯穿电极3tsv电连接的背面电极3bp的制造方法为中心进行说明，对于贯穿电极3tsv以外的各种电路的形成工序，将图示及说明省略。另外，对于图23及图24所示的半导体芯片的制造方法，除了图4所示的逻辑芯片LC以外，还能够应用于存储芯片MC1、MC2、MC3的制造方法。

首先，作为晶圆准备工序，准备图23所示的半导体基板(晶圆)WH。半导体基板WH例如是由硅(Si)构成的半导体基板，在俯视时形成为圆形。半导体基板WH具有作为半导体元件形成面的表面(主面、上表面)WHs以及表面WHs的相反侧的背面(主面、下表面)WHb。另外，半导体基板WH的厚度比图4所示的逻辑芯片LC、存储芯片MC1、MC2、MC3的厚度厚，例如为几百μm左右。

接下来，作为孔形成工序，形成用于形成图6所示的贯穿电极3tsv的孔(洞、开口部)3tsh。图23所示的例子中，将掩模25配置于半导体基板WH的表面WHs上并实施蚀刻处理，由此形成孔3tsh。此外，图4所示的逻辑芯片LC、存储芯片MC1、MC2、MC3的半导体元件例如能够在本工序之后且在接下来的布线层形成工序之前形成。

接下来，将例如铜(Cu)等金属材料埋入于孔3tsh内而形成贯穿电极3tsv。接下来，作为布线层形成工序，在半导体基板WH的表面WHs上形成布线层(芯片布线层)3d。在本工序中，形成图7、图9所示的多个表面电极3ap，将多个贯穿电极3tsv与多个表面电极3ap分别电连接。此外，由金属膜形成表面电极3ap、与表面电极3ap一体地形成的最上层的布线层3d，该金属膜例如由铝(Al)构成。

另外，本工序中，使得图4所示的逻辑芯片LC、存储芯片MC1、MC2、MC3的半导体元件与图7及图9所示的多个表面电极3ap经由布线层3d而电连接。由此，使得逻辑芯片LC、存储芯片MC1、MC2、MC3的半导体元件经由布线层3d而电连接。

另外，本工序中，形成图7所示的标记AM1、或者图9所示的标记AM3。标记AM1、AM3能够由与表面电极3ap、最上层的布线层3d相同的材料(例如铝)形成，因此能够在形成表面电极3ap时一并形成。

接下来，作为外部端子形成工序，在表面电极3ap(参照图7、图9)上形成外部端子7。本工序中，如图6所示，在逻辑芯片LC的表面电极3ap上形成突起电极7b。在突起电极7b的前端形成锡焊材料7a。或者，在存储芯片MC1的表面电极3ap上形成锡焊材料7a。该锡焊材料7a作为将图6所示的半导体芯片3搭载于布线基板2、或者下层的半导体芯片3上时的接合材料而发挥功能。

接下来，作为图24所示的背面研磨工序，对半导体基板WH的背面WHb(参照图23)侧进行研磨，使半导体基板WH的厚度变薄。由此，图6所示的半导体芯片3的背面3b露出。换言之，贯穿电极3tsv在厚度方向上将半导体基板WH贯穿。另外，多个贯穿电极3tsv在半导体基板WH的背面3b从半导体基板WH露出。在图24所示的例子中，在背面研磨工序中，在利用玻璃板等支承基材26、以及对保护表面WHs侧的外部端子7进行保护的保护层27支承半导体基板WH的状态下，利用研磨工具28进行研磨。

接下来，在背面电极形成工序中，在背面3b形成多个背面电极3bp，并使它们与多个贯穿电极3tsv电连接。

另外，本工序中，形成图8所示的标记AM2以及图10所示的标记AM4。标记AM2以及标记AM4能够由与背面电极3bp相同的材料(例如铜)形成，因此，能够在形成背面电极3bp时一并形成。

接下来，作为单片化工序，沿切割线对半导体基板WH进行分割而获得多个半导体芯片3。然后，根据需要进行检查，获得图4所示的半导体芯片3(逻辑芯片LC、存储芯片MC1、MC2、MC3)。

<标记形成方法-1>

接下来，对在图24所示的背面电极形成工序中一并形成背面电极3bp和对准标记的方法进行说明。此外，能够利用同样的方法形成图8所示的标记AM2和图10所示的标记AM4，因此，作为代表例，举出形成图10所示的标记AM4的方法进行说明。图25及图26是示出在图24所示的背面电极形成工序中一并形成多个背面电极和对准标记的工序的说明图。

首先，在图24所示的背面研磨工序中应用化学机械研磨方式(CMP方式)的情况下，如图25所示，根据针对半导体基板WH的构成材料和贯穿电极3tsv的构成材料的蚀刻比(选择比)的不同，形成为贯穿电极3tsv从半导体基板WH的背面3b略微突出的状态。

接下来，在图25所示的绝缘膜形成工序中，在以将半导体基板WH的背面覆盖的方式形成绝缘膜3bi之后，对绝缘膜3bi进行研磨，由此使背面3b平坦化、且使贯穿电极3tsv从背面3b露出。

接下来，在图25所示的晶种膜形成工序中，形成晶种膜3s，该晶种膜3s成为在图26所示的镀敷膜形成工序中用于进行电解镀的晶种层(基底导体层)。晶种膜3s例如通过溅射法而形成为将绝缘膜3bi以及贯穿电极3tsv的露出面覆盖。晶种膜3s的构成材料例如能够举例示出铜(Cu)。

接下来，在图25所示的镀敷掩模形成工序中，形成作为在图26所示的第一镀敷膜形成工序中使用的镀敷掩模的掩模MK1。掩模MK1在图26所示的第一镀敷膜形成工序中形成镀敷膜的位置形成有多个开口部MKd，掩模MK1的基底的晶种膜3s在开口部MKd露出。此处，在本实施方式中，在镀敷掩模形成工序中，除了在图26所示的形成背面电极3bp的位置以外，在形成对准标记的位置也形成开口部MKd。

接下来，在图26所示的第一镀敷膜形成工序中，通过镀敷法形成作为例如铜膜等金属膜的背面电极3bp以及标记AM4。本工序中，例如通过电解镀法实施镀敷处理，由此能够在掩模MK1的多个开口部MKd内分别选择性地形成镀敷膜。

接下来，在镀敷掩模再形成工序中，在将掩模MK1除去之后，以将背面3b覆盖的方式形成掩模MK2。掩模MK2是在图26所示的第二镀敷膜形成工序中所使用的镀敷掩模，在形成有多个背面电极3bp的位置分别形成开口部MKd。

此处，多个背面电极3bp的上表面在开口部MKd从掩模MK2露出。另一方面，在形成有标记AM4的位置未形成开口部MKd，标记AM4被掩模MK2覆盖。

接下来，在第二镀敷膜形成工序中，如图26所示，通过镀敷法形成将背面电极3bp的上表面覆盖的金属箔3mf。金属箔3mf是使得图6所示的锡焊材料7a与背面电极3bp的连接性提高的金属部件，例如形成为从下层起按顺序层叠有镍(Ni)膜、金(Au)膜的层叠膜。通过在以铜为主要成分的背面电极3bp的上表面侧形成金膜，能够防止背面电极3bp的接合面的氧化，从而能够提高与锡焊材料7a的连接性。

另外，本实施方式中，当实施第二镀敷膜形成工序时，标记AM4被掩模MK2覆盖。因此，在标记AM4的上表面未形成金属箔3mf。其结果，能够使标记AM4的厚度小于背面电极3bp的厚度。

接下来，在晶种膜除去工序中，在将掩模MK2除去之后，例如通过蚀刻法将晶种膜3s中的形成有背面电极3bp以及标记AM4的部分以外的部分除去。

通过以上工序，能够形成厚度与金属箔3mf的厚度相应地比背面电极3bp薄的标记AM4。此外，虽然还能够通过与上述标记AM4相同的方法形成图8所示的标记AM2，但由于形成标记AM2的存储芯片MC1、MC2、MC3在上层供相同的平面大小的半导体芯片3层叠，因此层叠状态相对于逻辑芯片LC不同。因此，在标记AM2与上层的半导体芯片3接触的可能性低的情况下，可以通过与背面电极3bp相同的形成方法而形成标记AM2。在该情况下，标记AM2的厚度与背面电极3bp的厚度相同。

<标记形成方法-2>

接下来，对在图24所示的背面电极形成工序中一并形成背面电极3bp和对准标记的其它方法进行说明。图27及图28是示出相对于利用图25及图26而说明的形成背面电极以及对准标记的方法的变形例的说明图。此外，本部分是相对于利用图25及图26而说明的方法的变形例，从而以与已经说明的工序的不同点为中心进行说明，原则上将重复的说明省略。

首先，由于图27所示的背面研磨工序、绝缘膜形成工序以及晶种膜形成工序与利用图25而说明的方法相同，因此将重复的说明省略。在本变形例中，通过镀敷掩模形成工序而形成的掩模MK3与图25所示的方法不同。

在图27所示的镀敷掩模形成工序中，形成作为在图28所示的第一镀敷膜形成工序中所使用的镀敷掩模的掩模MK3。掩模MK3在图28所示的第一镀敷膜形成工序中形成镀敷膜的位置形成有多个开口部MKd，掩模MK1的基底的晶种膜3s在开口部MKd露出。此处，本变形例中，在镀敷掩模形成工序中，在图27所示的形成背面电极3bp的位置形成有开口部MKd，但在形成对准标记的位置未形成开口部MKd。

接下来，在图28所示的第一镀敷膜形成工序中，通过镀敷法形成作为例如铜膜等金属膜的背面电极3bp。此时，由于形成标记AM4的位置被掩模MK3覆盖，因此未形成标记AM4。

接下来，在镀敷掩模再形成工序中，在将掩模MK1除去之后，以将背面3b覆盖的方式形成掩模MK4。掩模MK4是在图26所示的第二镀敷膜形成工序中所使用的镀敷掩模，在形成多个背面电极3bp的位置、以及形成标记AM4的位置分别形成开口部MKd。

此处，多个背面电极3bp的上表面在开口部MKd从掩模MK2露出。另外，由于在形成标记AM4的位置也形成开口部MKd，因此晶种膜3s在开口部MKd露出。

接下来，在第二镀敷膜形成工序中，如图28所示，通过镀敷法而形成金属箔3mf。此时，由于晶种膜3s在标记AM4的形成预定位置露出，因此例如通过电解镀法形成金属膜而能够形成由金属箔3mf构成的标记AM4。

而且，在图28所示的晶种膜除去工序中，同上所述，在将掩模MK4除去之后，例如通过蚀刻法而将晶种膜3s中的形成背面电极3bp以及标记AM4的部分以外的部分除去。

通过以上工序，能够形成由金属箔3mf构成的标记AM4。金属箔3mf比铜膜难氧化。因此，标记AM4的露出面的光的反射率难以变化，因此，在图16所示的第二对位工序中，当以光学方式对标记AM4的位置进行检测时，能够提高检测精度。

另外，金属箔3mf的厚度与作为背面电极3bp的主膜(构成主要成分的膜)的铜膜相比形成为更薄。因此，根据本变形例，与利用图25及图26而说明的方法相比，能够减薄标记AM4的厚度。例如，能够使通过本变形例而形成的标记AM4的厚度达到背面电极3bp的厚度的一半以下。

<标记形成方法-3>

接下来，对在图24所示的背面电极形成工序中一并形成背面电极3bp和对准标记的其它方法进行说明。图29是示出相对于利用图25及图26而说明的、形成背面电极以及对准标记的方法的其它变形例的说明图。此外，由于本部分是相对于利用图25及图26而说明的方法的变形例，因此以与已经说明的工序的不同点为中心进行说明，原则上将重复的说明省略。另外，对于本变形例而言，由于与图25所示的各工序相同，因此将图示以及说明省略，对图29所示的第一镀敷膜形成工序以后的工序进行说明。

图29所示的第一镀敷膜形成工序与图26所示的第一镀敷膜形成工序相同。图29所示的变形例在第一镀敷膜形成工序与镀敷掩模再形成工序之间包括蚀刻工序，这一点与图26所示的方法不同。

在图29所示的蚀刻工序中，在将掩模MK1除去之后，使形成有开口部MKd的掩模(蚀刻掩模)MK5形成为将半导体基板WH的背面3b覆盖，该开口部MKd使得标记AM4在形成有标记AM4的位置露出。掩模MK5形成为将多个背面电极3bp覆盖，背面电极3bp未露出。因此，若在该状态下实施蚀刻处理，则能够选择性地将标记AM4除去。

接下来，在镀敷掩模再形成工序中，在将掩模MK1除去之后，以将背面3b覆盖的方式形成掩模MK4。掩模MK4是在图26所示的第二镀敷膜形成工序中所使用的镀敷掩模，在形成多个背面电极3bp的位置、以及形成标记AM4的位置分别形成开口部MKd。

此处，多个背面电极3bp的上表面在开口部MKd从掩模MK2露出。另外，由于在形成标记AM4的位置也形成开口部MKd，因此晶种膜3s在开口部MKd露出。

以下，由于第二镀敷膜形成工序、以及晶种膜除去工序与利用图28而说明的方法相同，因此将重复的说明省略。本变形的情况下，与利用图27及图28而说明的例子相比，虽然工序数增加，但能够形成由金属箔3mf构成的标记AM4。

另外，在蚀刻工序中，若将在开口部MKd露出的晶种膜3s的一部分除去，则与图27及图28所示的例子相比能够进一步减薄标记AM4的厚度。

<标记形成方法-4>

接下来，对形成利用图15而说明的变形例的对准标记的方法进行说明。图30及图31是示出相对于利用图25及图26而说明的形成背面电极以及对准标记的方法的其它变形例的说明图。此外，由于本部分是相对于利用图25及图26而说明的方法的变形例，因此以与已经说明的工序的不同点为中心进行说明，原则上将重复的说明省略。另外，本变形例中，虽然在半导体基板的内部形成对准标记，但由于在半导体基板的内部形成对准标记的方法与利用图23及图24而说明的形成贯穿电极的方法相同，因此将图示省略并引用图23及图24进行说明。

如图30所示，在本变形例的制造工序中，在背面研磨工序中，形成已经埋入于半导体基板WH的内部的标记AM4。标记AM4通过与贯穿电极3tsv相同的方法形成。即，在图23所示的孔形成工序中，除了形成贯穿电极3tsv的位置以外，在形成标记AM4的位置也形成孔3tsh。而且，在孔3tsh内例如埋入铜(Cu)等金属材料而形成图30所示的标记AM4。此外，由于是将标记AM4用作对准标记的金属材料，因此不作为端子来利用。因此，在图23所示的布线层形成工序、外部端子形成工序中，无需将标记AM4与布线层3d、外部端子7电连接。

接下来，在图30所示的背面研磨工序中，当应用化学机械研磨方式(CMP方式)时，根据针对半导体基板WH的构成材料和贯穿电极3tsv以及标记AM4的构成材料的蚀刻比(选择比)的不同，贯穿电极3tsv以及标记AM4形成为从半导体基板WH的背面3b略微突出的状态。

接下来，在图30所示的绝缘膜形成工序中，在以将半导体基板WH的背面覆盖的方式形成绝缘膜3bi之后，通过对绝缘膜3bi进行研磨而使背面3b平坦化、且使得贯穿电极3tsv以及标记AM4从背面3b露出。

接下来，在图30所示的晶种膜形成工序中，形成用于在图31所示的镀敷膜形成工序中进行电解镀的成为晶种层(基底导体层)的晶种膜3s。晶种膜3s例如通过溅射法而形成为将绝缘膜3bi、贯穿电极3tsv以及标记AM4的露出面覆盖。晶种膜3s的构成材料例如能够举例示出铜(Cu)。

接下来，在图30所示的镀敷掩模形成工序中，形成作为在图31所示的第一镀敷膜形成工序中所使用的镀敷掩模的掩模MK3。掩模MK3在与图27所示的镀敷掩模形成工序中所使用的掩模MK3相同的位置形成有开口部MKd。即，在镀敷掩模形成工序中，在图27所示的形成背面电极3bp的位置形成有开口部MKd，但在形成有标记AM4的位置未形成开口部MKd。

接下来，在图31所示的第一镀敷膜形成工序中，通过镀敷法而形成作为例如铜膜等金属膜的背面电极3bp。此时，由于标记AM4被掩模MK3覆盖，因此在标记AM4上未形成金属膜。

另外，本变形例中，在第一镀敷膜形成工序之后，不将掩模MK3除去而接着实施第二镀敷膜形成工序。即，本变形例中，将图26、图28所示的镀敷掩模再形成工序省略。在第二镀敷膜形成工序中，通过镀敷法而形成金属箔3mf。此时，标记AM4处于被掩模MK3覆盖的状态，因此在标记AM4上未形成金属箔3mf。

而且，在图31所示的晶种膜除去工序中，在将掩模MK3除去之后，例如通过蚀刻法而将晶种膜3s中的形成有背面电极3bp的部分以外的部分(标记AM4上也包含的部分)除去。

通过以上工序，形成埋入于半导体基板WH的内部、且在背面3b露出的标记AM4。就通过本变形例而形成的标记AM4而言，由于标记AM4的露出面位于与背面3b大致相同的高度，所以从使标记AM4的突出高度降低的观点出发，是特别优选的。另外，由于与上述各变形例相比能够使制造工序最简化，所以从制造效率的观点出发也是优选的。但是，在本变形例的情况下，由于以铜为主要成分的部分在标记AM4的露出面露出，因此露出面容易氧化。因此，从使光的反射率稳定化的观点出发，利用图27及图28而说明的变形例、或者利用图29而说明的变形例是优选的。

<第一芯片搭载工序>

接下来，在图16所示的第一芯片搭载工序中，如图32、图33所示，将逻辑芯片LC搭载于布线基板2上。图32是示出在图21所示的布线基板的芯片搭载区域上搭载有逻辑芯片LC的状态的放大俯视图。另外，图33是沿着图32中的A-A线的放大剖视图。另外，图34是示意性地示出图16所示的第一芯片搬运工序的主要部分的说明图。另外，图35是示意地示出在图34所示的第一对位工序之后使逻辑芯片朝向布线基板移动的状态的说明图。另外，图36是示出将图34所示的保持夹具拆下、且使键合夹具抵接于半导体芯片的背面侧的状态的说明图。

此外，能够认为图16中所记载的第一芯片搬运工序以及第一对位工序是将逻辑芯片LC搭载于布线基板20上的工序中所包含的子工序。因此，本实施方式中，将第一芯片搬运工序以及第一对位工序作为第一芯片搭载工序中所包含的子工序而进行说明。

本工序中，如图33所示，通过所谓的倒装安装方式(倒装芯片连接方式)以使得逻辑芯片LC的表面3a与布线基板20的上表面2a相对的方式对逻辑芯片LC进行搭载。另外，通过本工序而将逻辑芯片LC与布线基板20电连接。详细而言，使得在逻辑芯片LC的表面3a形成的多个表面电极3ap与在布线基板20的上表面2a形成的多个键合引线2f经由外部端子7(图6所示的突起电极7b以及锡焊材料7a)而电连接。以下，利用图34～图36对本工序的详细流程进行说明。

首先，如图34所示，第一芯片搭载工序中包含将逻辑芯片LC(半导体芯片3)搬运至布线基板20的芯片搭载区域2p1上的第一芯片搬运工序。逻辑芯片LC在背面3b侧被保持夹具(夹具)30保持的状态下搬运至芯片搭载区域2p1上，并以位于元件形成面侧的表面3a与布线基板20的上表面2a相对的方式配置于芯片搭载区域2p1上(或者，粘合材料NCL1上)。保持夹具30具有对逻辑芯片LC的背面3b进行吸附保持的保持面30a，在由保持面30a保持的状态下对逻辑芯片LC进行搬运。

另外，在逻辑芯片LC的表面3a侧形成有突起电极7b，在突起电极7b的前端形成有锡焊材料7a。另一方面，在形成于布线基板20的上表面2a的键合引线2f的接合部，预先形成有作为用于与突起电极7b电连接的接合材料的锡焊材料7a。

另外，第一芯片搭载工序中包含对布线基板20与逻辑芯片LC的平面上的位置关系进行调整的第一对位工序。在第一对位工序中，对图34所示的布线基板20的对准标记AMS和逻辑芯片LC的标记AM3进行检测(识别)。另外，基于对准标记AMS和标记AM3的检测结果而对芯片搭载区域2p1的位置和逻辑芯片LC的位置进行计算，使保持夹具30进行动作而对位置进行调整。对准标记AMS和标记AM3的检测方法，能够利用图像传感器等光学设备以光学方式进行检测。

另外，图34所示的例子中，在布线基板20上形成有多个对准标记AMS，在逻辑芯片LC的表面3a侧形成有多个标记AM3。这样，在布线基板20和逻辑芯片LC的表面3a分别形成多个对准标记，并分别对该多个对准标记的位置进行检测，从而例如在图17所示的XY平面中的坐标数据的基础上还能够获得表示坐标轴的斜率的θ方向上的数据。另外，若获得对准标记50的坐标数据和θ方向上的数据，则能够正确地计算出多个键合引线2f(参照图18)的位置、或者多个表面电极3ap(参照图9)的位置。

另外，在第一对位工序中，沿布线基板20的上表面2a使逻辑芯片LC与布线基板20的相对位置移动，由此对多个键合引线2f的接合部和在逻辑芯片LC的表面3a形成的多个外部端子7进行对置配置。如上所述，根据本实施方式，能够分别高精度地计算出多个键合引线2f的位置、以及多个表面电极3ap的位置。因此，若基于这些计算数据而使逻辑芯片LC与布线基板20的相对位置移动，则能够高精度地进行对位。

此外，作为使逻辑芯片LC与布线基板20的相对位置移动的方法，存在使对逻辑芯片LC进行保持的保持夹具30沿布线基板20的上表面2a移动的方法。但是，由于只要能够使逻辑芯片LC与布线基板20的相对位置关系移动即可，所以能够使逻辑芯片LC、布线基板20的某一方、或者双方移动。

接下来，如图35所示，使逻辑芯片LC朝向布线基板20移动。此时，粘合材料NCL1在加热硬化前的柔软状态下配置于布线基板20上。因此，逻辑芯片LC的表面3a侧被埋入于粘合材料NCL1。另外，通过上述第一对位工序而高精度地对逻辑芯片LC与布线基板20的相对位置进行对位。因此，若使逻辑芯片LC朝向布线基板20沿直线移动，则能够维持多个键合引线2f的接合部、与在逻辑芯片LC的表面3a形成的多个外部端子7相对配置的状态。

接下来，如图36所示，使键合夹具31与逻辑芯片LC的背面3b侧抵接，并朝向布线基板20对逻辑芯片LC进行按压。如上所述，由于粘合材料NCL1处于硬化前的柔软状态，因此若利用键合夹具31将逻辑芯片LC压入，则使得逻辑芯片LC靠近布线基板20。若逻辑芯片LC靠近布线基板20，则在逻辑芯片LC的表面3a形成的多个外部端子7的前端(详细而言为锡焊材料7a)与键合引线2f的键合区域(详细而言为锡焊材料7a)接触。

另外，粘合材料NCL1的厚度至少比外部端子7的高度(突出高度)、以及键合引线2f的厚度的合计厚度厚。因此，若被键合夹具31压入，则逻辑芯片LC的表面3a侧的一部分被埋入于粘合材料NCL1。换言之，逻辑芯片LC的侧面中的至少表面3a侧的一部分被埋入于粘合材料NCL1。另外，粘合材料NCL1的一部分被向逻辑芯片LC的周围挤出。

此处，由于在逻辑芯片LC形成有标记AM4以及背面电极3bp，因此需要防止粘合材料NCL1蔓延至背面3b侧而将标记AM4、背面电极3bp覆盖。因此，如图36所示，优选使比键合夹具31以及逻辑芯片LC软的部件(低弹性部件)、例如树脂薄膜(薄膜)32介于键合夹具31与逻辑芯片LC之间，并利用树脂薄膜32将逻辑芯片LC的背面3b覆盖。若经由树脂薄膜32而对逻辑芯片LC进行按压，则树脂薄膜32与逻辑芯片LC的背面3b紧贴，即使加厚粘合材料NCL1的厚度，也能够抑制粘合材料NCL1蔓延至逻辑芯片LC的背面3b。此外，本实施方式的树脂薄膜32例如由氟树脂构成。

接下来，在如图36所示那样逻辑芯片LC被键合夹具31按压的状态下，经由键合夹具(加热工具)31而对逻辑芯片LC以及粘合材料NCL1进行加热。在逻辑芯片LC与布线基板20的接合部，使键合引线2f侧的锡焊材料7a和外部端子侧的锡焊材料7a分别熔融并使它们实现一体化，由此形成为将外部端子7与键合引线2f电连接的接合材料。即，经由键合夹具31而对逻辑芯片LC进行加热，由此使得突起电极7b和键合引线2f经由锡焊材料7a而电连接。

另外，通过对粘合材料NCL1进行加热而使得粘合材料NCL1硬化。由此，获得在逻辑芯片LC的一部分被埋入的状态下硬化的粘合材料NCL1。另外，由于逻辑芯片LC的标记AM4以及背面电极3bp被树脂薄膜32覆盖，因此从硬化后的粘合材料NCL1露出。此外，无需利用来自键合夹具31的热量使粘合材料NCL1完全硬化，能够实现如下实施方式：在使粘合材料NCL1中所含有的热硬化性树脂的一部分硬化(预硬化)至能够将逻辑芯片LC固定的程度以后，使布线基板20向未图示的加热炉移动，使剩余的热硬化性树脂硬化(正式硬化)。到粘合材料NCL1中所含有的热硬化性树脂成分的整体都硬化的正式硬化处理完毕为止需要花费时间，但通过利用加热炉进行正式硬化处理，能够提高制造效率。

<第二粘合材料配置工序>

接下来，在图16所示的第二粘合材料配置工序中，如图37所示，将粘合材料NCL2配置于逻辑芯片LC(半导体芯片3)的背面3b上。图37是示出在图32所示的半导体芯片的背面及其周围配置有粘合材料的状态的放大俯视图，图38是沿着图37中的A-A线的放大剖视图。

如图6所示，对于本实施方式的半导体器件1而言，在层叠的多个半导体芯片3中，搭载于最下层(例如第一层)的逻辑芯片LC、以及从下层数起搭载于第二层的存储芯片MC1均通过倒装安装方式(倒装芯片连接方式)而搭载。因此，如在上述第一粘合材料配置工序中说明的那样，能够缩短针对一个器件区域20a(参照图37、图38)的处理时间，从而能够提高制造效率，从这一点考虑而优选应用上述先涂敷方式。

另外，如上所述，在先涂敷方式中使用的粘合材料NCL2由绝缘性(非导电性)的材料(例如树脂材料)构成。另外，粘合材料NCL2由通过施加能量而使得坚硬度(硬度)变硬(提高)的树脂材料构成，在本实施方式中，例如含有热硬化性树脂。另外，硬化前的粘合材料NCL2比图6所示的突起电极7b软，通过对逻辑芯片LC进行按压而使其变形。

另外，硬化前的粘合材料NCL2根据处理方法的不同而大致划分为被称为NCP的膏状树脂(绝缘材料膏)、以及被称为NCF的预先成型为薄膜状的树脂(绝缘材料薄膜)。作为在本工序中所使用的粘合材料NCL2，能够使用NCP以及NCF的某一方。在图37及图38所示的例子中，将NCP从喷嘴NZ1(参照图38)排出，将粘合材料NCL2配置于逻辑芯片LC的背面3b上。

此外，关于从喷嘴NZ1排出膏状的粘合材料NCL2这一点，与在上述第一粘合材料配置工序中说明的后注入方式共通。然而，在本实施方式中，在对图4所示的存储芯片MC1进行搭载之前，预先对粘合材料NCL2进行搭载。因此，与利用毛细管现象将树脂注入的后注入方式相比，能够大幅提高粘合材料NCL2的涂敷速度。

另外，如图37所示，在逻辑芯片LC的背面形成的多个标记AM4是图16所示的第二标记检测工序中的检测对象物，因此优选将粘合材料NCL2配置为使得标记AM4露出。若由针对可见光透明或者半透明的材料形成粘合材料NCL2，则即使在标记AM4被粘合材料NCL2覆盖的情况下也能够对标记AM4的位置进行检测。然而，从提高材料选择的自由度的观点出发，优选将粘合材料NCL2配置为如图37所示那样使得标记AM4露出。另外，绝缘材料膏(NCP)与绝缘材料薄膜(NCF)相比能够减小粘合材料的配置区域，因此容易使标记AM4露出。

粘合材料NCL2具有在图16所示的第二芯片搭载工序中对存储芯片MC1(参照图4)和逻辑芯片LC(参照图4)进行粘合固定的固定材料的功能。另外，粘合材料NCL2具有通过将存储芯片MC1与逻辑芯片LC的接合部封固而对它们进行保护的封固材料功能。此外，上述封固功能中包含通过使传递至存储芯片MC1与逻辑芯片LC的接合部的应力分散、缓和而对接合部进行保护的应力缓和功能。

从满足上述封固件功能的观点出发，只要以将存储芯片MC1与逻辑芯片LC的接合部的周围包围的方式对粘合材料NCL2进行配置即可，因此，只要至少在对存储芯片MC1进行搭载时利用粘合材料NCL2将图6所示的多个外部端子7封固即可。

<第二芯片准备工序>

另外，在图16所示的第二芯片准备工序中，准备图40所示的存储芯片MC1、MC2、MC3、MC4的层叠体MCS。作为相对于本实施方式的变形例，能够在逻辑芯片LC上按顺序依次对存储芯片MC1、MC2、MC3、MC4进行层叠。然而，在本实施方式中，对预先使存储芯片MC1、MC2、MC3、MC4层叠而形成图40所示的层叠体(存储芯片层叠体、半导体芯片层叠体)MCS的实施方式进行说明。

如以下说明，在形成存储芯片MC1、MC2、MC3、MC4的层叠体MCS的情况下，例如，能够在与图16所示的第二芯片准备工序以外的工序不同的场所独立于其它工序地进行。例如，还能够用购买的部件来准备层叠体MCS。因此，能够使图16所示的组装工序简化，从而能够提高整体的制造效率，从这一点考虑较为有利。

图39是示意性地示出图4所示的存储芯片的层叠体的组装工序的概况的说明图。另外，图40是示意性地示出紧随图39之后的存储芯片的层叠体的组装工序的概况的说明图。此外，图39及图40所示的多个存储芯片MC1、MC2、MC3、MC4的各自的制造方法，能够应用利用图23～图31而说明的半导体芯片的制造方法进行制造，因此将说明省略。

首先，作为组装基材准备工序，准备用于对图40所示的层叠体MCS进行组装的基材(组装基材)ST。基材ST具有供多个存储芯片MC1、MC2、MC3、MC4层叠的组装面STa，在组装面STa设置有粘合层35。

接下来，作为芯片层叠工序，将存储芯片MC1、MC2、MC3、MC4层叠于基材ST的组装面STa上。在图39所示的例子中，以使得层叠的各半导体芯片3的背面3b与基材ST的组装面STa相对的方式按照存储芯片MC4、MC3、MC2、MC1的顺序依次对它们进行层叠。上层侧的半导体芯片3的背面电极3bp与下层侧的半导体芯片3的表面电极3ap例如通过外部端子7(图6所示的突起电极7b和锡焊材料7a)而接合。

此时，如图7所示，在存储芯片MC1、MC2、MC3、MC4的表面3a，在俯视时在形成有多个表面电极3ap的区域的周围、且在不与存储区域MR重叠的位置形成有多个虚设图案(金属图案)DPa。该多个虚设图案DPa是由与图39所示的接合于多个表面电极3ap的突起电极7b相同的金属构成的金属图案。另外，多个虚设图案DPa除了与形成于存储芯片MC1、MC2、MC3、MC4的电路电分离这一点以外，形成为与接合于多个表面电极3ap的突起电极7b相同的构造。

另外，如图8所示，在存储芯片MC1、MC2、MC3的背面3b，在俯视时在与形成于表面3a(参照图7)的多个虚设图案DPa重叠的位置形成有多个虚设图案(金属图案、虚设焊垫、金属焊垫)DPb。该背面3b侧的虚设图案DPb是由与多个背面电极3bp相同的金属材料形成的金属图案。另外，背面3b侧的多个虚设图案DPb除了与形成于存储芯片MC1、MC2、MC3、MC4的电路电分离这一点以外，形成为与多个背面电极3bp相同的构造。

另外，图7及图8所示的例子中，多个表面电极3ap(参照图7)排列而成的表面电极组、以及多个背面电极3bp(参照图8)排列而成的背面电极组分别沿Y方向延伸。另一方面，表面3a侧的多个虚设图案DPa以及背面3b侧的多个虚设图案DPb分别沿与Y方向正交的X方向排列。

在图39所示的芯片层叠工序中，当经由锡焊材料7a而将突起电极7b与多个背面电极3bp连接时，经由锡焊材料7a而将表面3a侧的虚设图案DPa与背面3b侧的虚设图案DPb连接。由此，当对存储芯片MC1、MC2、MC3、MC4进行层叠时，能够抑制各半导体芯片3倾斜。

接下来，在图40所示的层叠体封固工序中，将树脂(底部填充树脂)供给至层叠后的多个半导体芯片3之间而形成封固体(芯片层叠体用封固体、芯片层叠体用树脂体)6。该封固体6通过在上述第一粘合材料配置工序中说明的后注入方式而形成。即，在预先使多个半导体芯片3层叠之后，从喷嘴NZ2供给底部填充树脂6a并将其埋入于层叠的多个半导体芯片3之间。底部填充树脂6a与图16所示的封固工序中使用的封固用的树脂相比粘度更低，能够利用毛细管现象而将其埋入于多个半导体芯片3之间。然后，使埋入于半导体芯片3之间的底部填充树脂6a硬化而获得封固体6。

通过该后注入方式而形成封固体6的方法与所谓的传递模塑方式相比间隙的埋入特性更优异，因此应用于层叠后的半导体芯片3之间的间隙狭窄的情况是有效的。另外，在如图40所示那样供底部填充树脂6a埋入的间隙形成为多层的情况下，能够针对多个间隙一并将底部填充树脂6a埋入。因此，能够缩短整体的处理时间。

接下来，在组装基材除去工序中，使基材ST以及粘合层BDL从存储芯片MC4的背面3b剥离而将它们除去。作为将基材ST和粘合层BDL除去的方法，例如能够应用使粘合层BDL中所含有的树脂成分(例如紫外线硬化树脂)硬化的方法。通过以上工序，获得使得多个存储芯片MC1、MC2、MC3、MC4层叠，并利用封固体6将各存储芯片MC1、MC2、MC3、MC4的连接部封固后的层叠体MCS。该层叠体MCS能够视为具有供多个表面电极3ap形成的表面3a(存储芯片MC1的表面3a)、以及位于表面3a的相反侧的背面3b(存储芯片MC4的背面3b)的一个存储芯片。

<第二芯片搭载工序>

接下来，在图16所示的第二芯片搭载工序中，如图41及图42所示，将层叠体MCS搭载于逻辑芯片LC的背面3b上。此外，能够考虑将图16中所记载的第二芯片搬运工序以及第二对位工序作为将层叠体MCS搭载于逻辑芯片LC上的工序中所包含的子工序。因此，在本实施方式中，将第二芯片搬运工序以及第二对位工序作为第二芯片搭载工序中所包含的子工序而进行说明。

图41是示出将层叠体搭载于图37所示的逻辑芯片的背面上的状态的放大俯视图。另外，图42是沿着图41中的A-A线的放大剖视图。另外，图43是示意性地示出图16所示的第二芯片搬运工序的主要部分的说明图。另外，图44是示意性地示出在第二对位工序之后使芯片层叠体朝向布线基板移动的状态的说明图。另外，图45是示出将图44所示的保持夹具拆下、且使键合夹具抵接于半导体芯片的背面侧的状态的说明图。

在本工序中，如图42所示，通过所谓的倒装安装方式(倒装芯片连接方式)以使得层叠体MCS的表面3a(存储芯片MC1的表面3a)与逻辑芯片LC的背面3b相对的方式对层叠体MCS进行搭载。另外，通过本工序而将多个存储芯片MC1、MC2、MC3、MC4与逻辑芯片LC电连接。详细而言，如图6所示，使得在层叠体MCS(存储芯片MC1)的表面3a形成的多个表面电极3ap与在逻辑芯片LC的背面3b形成的多个背面电极3bp经由外部端子7(图6所示的锡焊材料7a以及突起电极7b)而电连接。以下，利用图43～图45对本工序的详细流程进行说明。

首先，如图43所示，第二芯片搭载工序中包含将层叠体MCS(半导体芯片3)配置于布线基板20的芯片搭载区域2p2上的第二芯片搬运工序。层叠体MCS在背面3b侧被保持夹具(夹具)30保持的状态下被搬运至芯片搭载区域2p2上，并以位于元件形成面侧的表面3a与布线基板20的上表面2a相对的方式配置于芯片搭载区域2p2上(或者，粘合材料NCL2上)。保持夹具30具有对层叠体MCS的背面3b进行吸附保持的保持面30a，在由保持面30a保持的状态下对层叠体MCS进行搬运。芯片搭载区域2p2是在本工序中供层叠体MCS搭载的预定区域，与在第一芯片搭载工序中说明的芯片搭载区域2p1相同，无需存在实际上能够目视确认的边界线。

另外，在层叠体MCS的表面3a侧形成有外部端子7。图43所示的例子中，作为外部端子7而示出在多个表面电极3ap分别接合有多个突起电极7b以及多个锡焊材料7a的例子。

另外，图43所示的例子中，在形成于逻辑芯片LC的背面3b的背面电极3bp的上表面未形成锡焊材料等接合材料。然而，如利用图27～图29而说明那样，在背面电极3bp的露出面形成有由金(Au)等与铜(Cu)相比难氧化的金属材料构成的金属箔3mf(参照图28)的情况下，能够提高锡焊材料7a的接合特性。

另外，第二芯片搭载工序中包含对逻辑芯片LC和层叠体MCS的平面上的位置关系进行调整的第二对位工序。在第二对位工序中，对图43所示的逻辑芯片LC的背面3b的标记AM4和层叠体MCS的标记AM1进行检测(识别)。另外，基于标记AM4和标记AM1的检测结果而计算出逻辑芯片LC的位置和层叠体MCS的位置，使保持夹具30进行动作而对位置进行调整。标记AM4和标记AM1的检测方法能够利用图像传感器等光学设备通过光学方式进行检测。

此处，如图43所示，在布线基板20形成有对准标记AMS，因此能够想到如下方法：不在逻辑芯片LC的背面3b形成标记AM4，而是利用布线基板20的对准标记AMS进行定位。

然而，在上述第一芯片搭载工序中，即使进行了高精度的定位，在多个背面电极3bp的位置(图32所示的XY平面的坐标位置)、角度(图32所示的θ方向的角度)也产生偏差。例如，还能够想到如下可能性：在第一对位工序之后，在使逻辑芯片LC朝向布线基板20移动的工序时、或者从图35所示的保持夹具30切换为图36所示的键合夹具31时等产生偏差。

因此，若在本工序中利用布线基板20的对准标记AMS进行层叠体MCS的对位，则层叠体MCS的外部端子7与逻辑芯片LC的背面电极3bp的位置偏差量变为布线基板20与逻辑芯片LC的位置偏差量、和布线基板20与层叠体MCS的位置偏差量之和。即，有时层叠体MCS的外部端子7与逻辑芯片LC的背面电极3bp的位置偏差量比半导体芯片3的各自的位置偏差量大。

因此，在本实施方式中，如上所述，在逻辑芯片LC的背面3b形成标记AM4，利用标记AM4进行层叠体MCS与逻辑芯片LC的对位。由此，层叠体MCS的外部端子7与逻辑芯片LC的背面电极3bp的位置偏差量收敛于层叠体MCS与逻辑芯片LC之间的位置偏差量的范围内。

另外，图43所示的例子中，在逻辑芯片LC上形成有多个标记AM4，在层叠体MCS的表面3a侧形成有多个标记AM1。这样，在逻辑芯片LC的背面3b和层叠体MCS的表面3a分别形成多个对准标记，通过分别对该多个对准标记的位置进行检测，例如除了图41所示的XY平面上的坐标数据以外，还能够获得表示坐标轴的斜率的θ方向上的数据。另外，若获得对准标记的坐标数据和θ方向上的数据，则能够正确地计算出逻辑芯片LC的多个背面电极3bp(参照图10)的位置、或者层叠体MCS的多个表面电极3ap(参照图7)的位置。

另外，如图10所示，多个标记AM4在俯视时以配置于构成四边形的背面3b的一条对角线上的方式配置于相对的角部。另外，如图7所示，多个标记AM1在俯视时以配置于构成四边形的表面3a的一条对角线上的方式配置于相对的角部。这样，将标记AM配置于相互位于对角的位置的角部，由此能够提高上述θ方向上的数据的精度。其结果，能够提高对多个背面电极3bp(参照图10)的位置、或者多个表面电极3ap(参照图7)的位置进行计算的精度。

另外，在第二对位工序中，沿布线基板20的上表面2a使层叠体MCS与逻辑芯片LC(换言之为布线基板20)的相对位置移动，对逻辑芯片LC的多个背面电极3bp和在层叠体MCS的表面3a形成的多个外部端子7进行相对配置。

如上所述，根据本实施方式，能够分别高精度地计算出逻辑芯片LC的多个背面电极3bp的位置、以及层叠体MCS的多个表面电极3ap的位置。因此，若基于这些计算数据而使层叠体MCS与逻辑芯片LC的相对位置移动，则能够高精度地进行对位。

此外，作为使层叠体MCS与逻辑芯片LC的相对位置移动的方法，存在使对层叠体MCS进行保持的保持夹具30沿布线基板20的上表面2a移动的方法。但是，由于只要能够使层叠体MCS与逻辑芯片LC的相对位置关系移动即可，因此能够使层叠体MCS、逻辑芯片LC的某一方或双方移动。

接下来，如图44所示，使层叠体MCS朝向逻辑芯片LC移动。通过上述第二对位工序而高精度地对层叠体MCS与逻辑芯片LC的相对位置进行对位。因此，若使层叠体MCS朝向逻辑芯片LC沿直线移动，则能够维持逻辑芯片LC的多个背面电极3bp与在层叠体MCS的表面3a形成的多个外部端子7相对配置的状态。

接下来，如图45所示，将键合夹具31压接于层叠体MCS的背面3b侧，朝向逻辑芯片LC对层叠体MCS进行按压。此时，由于粘合材料NCL2处于硬化前的柔软状态，因此若利用键合夹具31将层叠体MCS压入，则层叠体MCS接近逻辑芯片LC。若层叠体MCS接近逻辑芯片LC，则在层叠体MCS的表面3a形成的多个外部端子7的前端(详细而言为锡焊材料7a)与背面电极3bp的键合区域(详细而言为锡焊材料7a)接触。

另外，涂敷于层叠体MCS与逻辑芯片LC之间的粘合材料NCL2沿逻辑芯片LC的背面3b扩散。在图45所示的例子中，粘合材料NCL2扩散至逻辑芯片LC的周缘部，将逻辑芯片LC的侧面以及粘合材料NCL1的侧面覆盖。在该情况下，由于粘合材料NCL2与半导体芯片3的紧贴面积增大，所以能够提高粘合材料NCL2与半导体芯片3(层叠体MCS以及逻辑芯片LC)的粘合强度。

接下来，在如图45所示那样将层叠体MCS按压于键合夹具31的状态下，经由键合夹具(加热夹具)31而对层叠体MCS以及粘合材料NCL2进行加热。在层叠体MCS与逻辑芯片LC的接合部，使外部端子侧的锡焊材料7a分别熔融而与逻辑芯片LC的背面电极3bp接合。即，经由键合夹具(加热夹具)31对层叠体MCS进行加热，由此经由多个锡焊材料7a而分别将层叠体MCS的多个表面电极3ap与逻辑芯片LC的多个背面电极3bp电连接。

另外，通过对粘合材料NCL2进行加热而使得粘合材料NCL2硬化。如在上述第一芯片搭载工序中说明的那样，无需利用来自键合夹具(加热夹具)31的热量使粘合材料NCL1完全硬化。能够实现如下实施方式：在使粘合材料NCL1中所含有的热硬化性树脂的一部分硬化(预硬化)至能够将层叠体MCS固定的程度之后，使逻辑芯片LC移动至未图示的加热炉，并使剩余的热硬化性树脂硬化(正式硬化)。到粘合材料NCL1中所含有的热硬化性树脂成分的整体硬化的正式硬化处理完毕为止需要花费时间，但通过利用加热炉进行正式硬化处理能够提高制造效率。

此处，利用图11及图12而说明的在半导体芯片3产生的翘曲变形在本工序(如图45所示，对层叠体MCS朝向逻辑芯片LC按压的工序，或者在按压的状态下加热的工序)中产生。然而，根据本实施方式，如上所述，标记AM4相对于逻辑芯片LC的背面3b的突出高度比背面电极3bp相对于逻辑芯片LC的背面3b的突出高度低。因此，即使在如图11所示的模式那样在逻辑芯片LC产生翘曲变形的情况下、或者如图12所示的模式那样在层叠体MCS产生翘曲变形的情况下、或者组合产生上述模式的双方的情况下，也能够抑制标记AM4与层叠体MCS接触。

<封固工序>

接下来，在图16所示的封固工序中，如图46所示，利用树脂将布线基板20的上表面2a、逻辑芯片LC、以及多个存储芯片MC1、MC2、MC3、MC4的层叠体MCS封固而形成封固体4。图46是示出在图42所示的布线基板上形成封固体并将层叠的多个半导体芯片封固后的状态的放大剖视图。另外，图47是示出图46所示的封固体的整体构造的俯视图。

在本实施方式中，如图47所示，形成将多个器件区域20a一并封固的封固体4。这种封固体4的形成方法被称为一并封固(Block Molding：块模塑)方式，将通过该一并封固方式而制造的半导体封装称为MAP(Multi Array Package：多阵列封装)式的半导体器件。由于通过一并封固方式能够减小各器件区域20a的间隔，所以1个布线基板20的有效面积增大。即，利用1个布线基板20能够获得的产品个数增加。这样，通过增大1个布线基板20的有效面积，能够使制造工序实现高效化。

另外，在本实施方式中，通过在将加热软化的树脂压入于未图示的成型模具内进行成型之后使树脂热硬化的、所谓的传递模塑方式而形成。通过传递模塑方式形成的封固体4例如与如图46所示的将层叠体MCS封固的封固体6那样使液体状的树脂硬化的结构相比耐久性更高，因此作为保护部件是优选的。另外，例如通过使硅石(二氧化硅；SiO₂)粒子等填料粒子与热硬化性树脂混合，能够提高封固体4的功能(例如，针对翘曲变形的耐性)。

此外，在本实施方式中，层叠的多个半导体芯片3的接合部(电连接部)由粘合材料NCL1、NCL2以及封固体6封固。因此，作为变形例，能够应用于不形成封固体4的实施方式。在该情况下，本封固体工序能够省略。

<焊锡球安装工序>

接下来，在图16所示的焊锡球安装工序中，如图48所示，使成为外部端子的多个焊锡球5与在布线基板20的下表面2b形成的多个焊盘2g接合。图48是示出使得焊锡球接合于图46所示的布线基板的多个焊盘上的状态的放大剖视图。

在本工序中，在如图48所示那样使布线基板20上下翻转之后，在将焊锡球5分别配置于在布线基板20的下表面2b露出的多个焊盘2g上之后，通过加热而将多个焊锡球5与焊盘2g接合。通过本工序，使得多个焊锡球5经由布线基板20而与多个半导体芯片3(逻辑芯片LC以及存储芯片MC1、MC2、MC3、MC4)电连接。但是，本实施方式中说明的技术并不局限于在将焊锡球5接合为阵列状的所谓的BGA(Ball Grid Array：球栅阵列)式的半导体器件中应用。例如，作为相对于本实施方式的变形例，能够在以不形成焊锡球5而使焊盘2g露出的状态、或者比焊锡球5薄地将焊锡膏涂敷于焊盘2g的状态而出厂的、所谓的LGA(Land GridArray：格栅阵列)式的半导体器件中应用。在LGA型的半导体器件的情况下，能够省略焊锡球安装工序。

<单片化工序>

接下来，在图16所示的单片化工序中，如图49所示，针对每个器件区域20a而对布线基板20进行分割。图49是示出使图48所示的多片的布线基板实现单片化后的状态的剖视图。在本工序中，如图49所示，沿切割线(切割区域)20c将布线基板20以及封固体4切断而获得实现了单片化的多个半导体器件1(参照图4)。切断方法并未被特别限定，在图49所示的例子中，示出了利用切割刀片(旋转刀具)40对粘合固定于带状部件(切割带)41的布线基板20以及封固体4从布线基板20的下表面2b侧进行切削加工而将其切断的实施方式。但是，本实施方式中说明的技术并不限定于在使用具备多个器件区域20a的、作为多片基板的布线基板20的情况下应用。例如，能够应用于在与1个半导体器件相当的布线基板2(参照图4)上层叠有多个半导体芯片3的半导体器件。在该情况下，单片化工序能够省略。

通过以上各工序，获得利用图1～图15而说明的半导体器件1。然后，进行外观检查、电气试验等所需的检查、试验而出厂、或者安装于未图示的安装基板。

(实施方式2)

在上述实施方式中，对如下技术进行了说明：使在搭载于下层侧的半导体芯片3A的背面3b的周缘部形成的金属图案的突出高度比多个背面电极3bp的突出高度低，从而即使在产生翘曲变形的情况下也抑制金属图案与上层侧的半导体芯片3B接触。另外，在上述实施方式中，作为在半导体芯片3A的背面3b的周缘部侧形成的金属图案的例子而举出对准标记进行了说明。

然而，在形成有多个背面电极3bp的区域(电极组形成区域)3b1(参照图13)的周围形成的金属图案并不仅仅限定于对准标记。例如，如图7所示的虚设图案DPa、图8所示的虚设图案DPb那样，有时形成与半导体芯片3的电路电分离的金属图案(虚设图案)。另外，就虚设图案的用途而言，如上述实施方式的第二芯片准备工序中说明的那样，除了抑制对半导体芯片3进行层叠时的倾斜的用途以外，还能想到各种用途。在本实施方式中，对在半导体芯片3B的背面3b形成有多个虚设图案的情况下的实施方式进行说明。

图50是示出作为相对于图13的变形例的逻辑芯片的背面侧的俯视图。另外，图51是沿着图50中的A-A线的放大剖视图。另外，图52是示出作为相对于图51的变形例的半导体器件的放大剖视图。此外，在图50中，为了容易观察区域3b1、区域3b2以及区域3b3的边界，虽然是俯视图但对各区域标注各不相同的剖面线而示出，对各区域的边界标注双点划线。另外，在图51中，为了明确示出标记AM4与虚设图案DPc的突出高度的不同，与沿着图50中的A-A线的放大剖面相邻地示出以相同倍率放大的标记AM4的剖面。

本实施方式的半导体器件1A(参照图51)的逻辑芯片LC的背面3b的构造与上述实施方式1不同。由于其它方面与上述实施方式1中说明的半导体器件1相同，因此将重复的说明省略。

如图50所示，在本实施方式的逻辑芯片LC(换言之，为搭载于下层侧的半导体芯片3A)的背面3b的中央部的区域(电极组形成区域)3b1形成多个背面电极3bp。另外，在背面3b、且在比区域3b1靠周缘部侧的区域3b2形成有作为对准标记的标记AM4，但未形成背面电极3bp。另外，在背面3b，在区域3b1与区域3b2之间的区域3b3形成有多个虚设图案(金属图案、虚设焊垫、金属焊垫)DPc。虚设图案DPc是由与多个背面电极3bp相同的金属材料形成的金属图案。另外，背面3b侧的多个虚设图案DPc除了与在逻辑芯片LC形成的电路电气分离这一点以外，形成为与多个背面电极3bp相同的构造。

形成有多个虚设图案DPc的区域3b3配置为将区域3b1的周围包围，多个虚设图案DPc在区域3b3内规则地(图50所示的例子中为方阵状)配置。如图50所示，若与背面电极3bp相同的构造的虚设图案DPc在多个背面电极3bp的周围规则地排列，则在形成背面电极3bp的工序中，能够提高构成背面电极3bp的金属膜的膜质。

如在上述实施方式1的第一芯片准备工序中所说明的那样，背面电极3bp通过例如利用电解镀法使金属析出而形成。此时，在利用电解镀法而一并形成多个背面电极3bp的情况下，能够通过使多个电极形成位置各自的电流密度的分布均匀化而提高金属膜的膜质。因此，如本实施方式那样在与背面电极3bp相同的构造的虚设图案DPc在多个背面电极3bp的周围规则地排列的结构的情况下，能够使区域3b1中的电流密度均匀化。其结果，背面电极3bp的膜质得到提高，对于半导体器件的电气特性的可靠性得到提高。

这样，根据提高多个背面电极3bp的膜质的观点，优选对虚设图案DPc规则地进行排列，但若在宽范围内形成虚设图案DPc，则产生虚设图案DPc会与在逻辑芯片LC的上方搭载的半导体芯片3(例如图4所示的层叠体MCS)接触的课题。

当形成在上述实施方式1中利用图25～图31而说明的多个背面电极3bp时，虚设图案DPc通过与背面电极3bp相同的形成方法而与背面电极3bp一并形成。因此，如图51所示，背面电极3bp相对于背面3b的突出高度(厚度)HT2与虚设图案DPc相对于背面3b的突出高度(厚度)HT3相同。换言之，背面电极3bp的突出高度HT2和虚设图案DPc的突出高度HT3比标记AM4相对于背面3b的突出高度(厚度)HT1高。

因此，在本实施方式中，如图50所示，将形成多个虚设图案DPc的范围限定于区域3b3内，在与区域3b3相比更靠近周缘部侧的区域3b2未形成虚设图案DPc。详细而言，在逻辑芯片LC的背面3b，以将在中央部配置的区域3b1的周围包围的方式形成区域3b3，以进一步将区域3b3的周围包围的方式配置区域3b2。而且，与逻辑芯片LC所具有的电路电连接的多个背面电极3bp形成于区域3b1而未形成于区域3b3、3b2。另外，相对于背面3b的突出高度HT3(参照图51)与多个背面电极3bp的突出高度HT2(参照图51)相同的多个虚设图案DPc形成于区域3b3而未形成于区域3b2。

另外，在包括背面3b的外缘、且未形成虚设图案DPc的区域3b2中，半导体芯片3A的背面3b和半导体芯片3B的表面3a之间的距离(分离距离)G3比突起电极7b相对于存储芯片MC1的表面3a的突出高度HTb低。换言之，距离G3比突起电极7b的厚度薄。因此，若在区域3b2形成厚度与背面电极3bp相同的金属图案，则该金属图案有可能会与半导体芯片3B接触。然而，在本实施方式中，由于在距离G3比突起电极7b的突出高度HTb低的区域未形成虚设图案DPc，因此能够抑制半导体芯片3B因与虚设图案DPc接触而受到损伤。

此外，作为相对于图50的变形例，还能够想到在区域3b1形成虚设图案DPc的实施方式。然而，从确保供多个背面电极3bp配置的空间的观点出发，优选不将虚设图案DPc形成于区域3b1。

另外，上述的“在区域3b2内未形成虚设图案DPc”意味着未形成相对于背面3b的突出高度HT3达到背面电极3bp的突出高度HT2以上的金属图案。因此，并非将在区域3b2形成突出高度比虚设图案DPc低的金属图案的实施方式排除在外。例如，图50所示的例子中，在区域3b2形成突出高度HT1比背面电极3bp的突出高度HT2低的标记AM4。

其中，从抑制搭载于上层的半导体芯片3与金属图案的接触的观点出发，也包括图50所示的标记AM4在内，优选在区域3b2不形成金属图案。在该情况下，对准标记形成于区域3b3内。或者，在上述实施方式中所说明的第二芯片搭载工序中，利用在布线基板形成的对准标记来实施对位。或者，如在上述实施方式中利用图15而说明的那样，在标记AM4形成为埋入于半导体基板的情况下，能够使标记AM4相对于背面3b的突出高度降低至可视作“零”的程度，因此，在该情况下，优选在区域3b2形成标记AM4。

另外，如本实施方式这样在配置有由多个背面电极3bp构成的电极组的区域3b1沿一个方向而延伸的情况下，区域3b1的延伸方向(图50的例子中为Y方向)上的延长线上的翘曲程度比与区域3b1的延伸方向正交的方向(图50的例子中为X方向)上的延长线上的翘曲程度小。即，图50所示的例子中，沿X方向产生相对较大的翘曲变形。

因此，如图50所示，未形成虚设图案DPc的区域3b2的形状优选为以下结构。即，使得区域3b2中的与电极组的延伸方向正交的X方向上的宽度WD1比沿着电极组的延伸方向的Y方向上的宽度WD2大。由此，由于在翘曲变形量相对较大的位置未形成有虚设图案DPc，因此能够抑制虚设图案DPc与其它半导体芯片3接触。另外，能够在电极组的延伸方向上的延长线上形成虚设图案DPc，因此能够提高在电极组的延伸方向上的端部形成的背面电极3bp的膜质。

此外，图50及图51所示的多个虚设图案DPc，能够利用在上述实施方式1中说明的形成背面电极3bp的多种方法中的某一种方法而形成。因此，将重复的说明省略。

如上所述，根据本实施方式，通过在逻辑芯片LC的多个背面电极3bp的周围形成与背面电极3bp相同的由金属膜构成的虚设图案DPc，能够提高构成背面电极3bp的金属膜的膜质。

另外，根据本实施方式，虚设图案DPc相对于背面3b的突出高度HT3与背面电极3bp的突出高度HT2相同，但在包含背面3b的外缘在内的区域3b2未形成虚设图案DPc。即，当在半导体芯片3产生翘曲变形时，在特别容易与上层侧的半导体芯片3接触的区域未形成有虚设图案DPc。由此，能够抑制虚设图案DPc与存储芯片MC1的接触。

然而，如上述实施方式1中所说明的图7所示，在存储芯片MC1、MC2、MC3、MC4的表面3a，在俯视时在形成有多个表面电极3ap的区域的周围、且不与存储区域MR重叠的位置形成有多个虚设图案DPa。该多个虚设图案DPa是由与图39所示的多个表面电极3ap接合的突起电极7b相同的金属构成的金属图案。

从抑制该虚设图案DPa与图4所示的逻辑芯片LC的背面3b接触的观点出发，优选在以与逻辑芯片LC相对的方式搭载的存储芯片MC1的表面3a不形成虚设图案DPa的实施方式。然而，通过使存储芯片MC1、MC2、MC3形成为相同构造，能够提高存储芯片MC1、MC2、MC3的制造效率。因此，从制造效率的观点出发，优选在存储芯片MC1的表面3a也形成多个虚设图案DPa。

因此，如作为图51所示的半导体器件1A的变形例的图52所示的半导体器件1B那样，能够想到下述实施方式：对在存储芯片MC1的表面3a侧形成的虚设图案DPa与在逻辑芯片LC的背面3b形成的虚设图案DPc进行相对配置、且经由锡焊材料7a而将它们连接。

半导体器件1B与图50所示的例子相同，多个虚设图案DPc在逻辑芯片LC的背面3b的区域3b3规则地排列。而且，多个虚设图案DPc中的一部分在与图51所示的存储芯片MC1的表面3a的虚设图案DPa相对的位置形成。而且，相互相对配置的虚设图案DPa和虚设图案DPc经由锡焊材料7a而机械地连接。

根据半导体器件1B的结构，由于将虚设图案DPa和虚设图案DPc机械地连接，因此，即使当在存储芯片MC1形成有虚设图案DPa时，也能够抑制虚设图案DPa与逻辑芯片LC接触。

另外，根据半导体器件1B的结构，在上述实施方式1中所说明的第二芯片搭载工序中，当将存储芯片MC1的多个突起电极7b和逻辑芯片LC的多个背面电极3bp经由锡焊材料7a而连接时，使表面3a侧的虚设图案DPa和逻辑芯片LC的背面3b侧的虚设图案DPc经由锡焊材料7a而连接。由此，在使层叠体MCS层叠于逻辑芯片LC上时，虚设图案DPa、DPc发挥抑制倾斜的作用，因此能够抑制层叠体MCS在逻辑芯片LC上倾斜。

另外，根据半导体器件1B的结构，将虚设图案DPa和虚设图案DPc机械地连接，因此能够降低在虚设图案DPa、DPc的周边在半导体芯片3产生的翘曲变形的程度。因此，在对相互相对配置的多个虚设图案DPa、DPc进行排列的情况下，不将多个虚设图案DPa、DPc全部连接，只要将多个虚设图案DPa、DPc中的一部分经由锡焊材料7a而连接即可。然而，从稳定地抑制翘曲变形的观点出发，在形成有多个虚设图案DPa的情况下，优选在全部虚设图案DPa的分别相对的位置形成虚设图案DPc并经由锡焊材料7a而将它们连接。

(变形例)

以上，基于实施方式而对由本发明者完成的发明进行了具体说明，但本发明并不限定于上述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。

<变形例1>

例如，在上述实施方式中，对如下技术进行了说明：在半导体芯片3产生了翘曲变形的状态下，使标记AM2的高度降低或者设置未形成虚设图案DPc的区域，由此抑制与上层侧的半导体芯片3接触。然而，上述技术并不限定于在产生了翘曲变形的情况下应用，还是在有可能产生翘曲变形的情况下应用的有效技术。因此，作为相对于图14、图15或者图51中举例示出的半导体器件的变形例，在半导体芯片3之间的距离G1与距离G2相同的情况下也能够应用。

<变形例2>

另外，例如在上述实施方式中，举出在上层侧搭载的导体芯片3B的面积比在下层侧搭载的半导体芯片3A的面积大的情况下的实施方式进行了说明。然而，作为变形例，在半导体芯片3B的背面3b的面积为半导体芯片3A的表面3a的面积以下的情况下也能够应用。但是，当在半导体芯片3产生了翘曲变形时，金属图案与上层侧的半导体芯片3B的电路区域上接触而导致电路损伤的课题，如上述实施方式中说明的那样在半导体芯片3B的面积比半导体芯片3A的面积大的情况下产生。

<变形例3>

另外，例如在上述实施方式中，作为在下层侧的半导体芯片3A的背面3b的周缘部配置的金属图案，对与半导体芯片3A的电路电分离的金属图案即标记AM4进行了说明。然而，作为变形例，在使得与半导体芯片3A的电路电连接的金属图案形成于背面3b的周缘部的情况下也能够应用。另外，除了作为对准标记的标记AM4以外，还能够应用于以各种目的而形成的金属图案。

另外，在未脱离上述实施方式中所说明的技术思想的主旨的范围内，能够对变形例彼此进行组合来应用。

附图标记说明

1、1A、1B 半导体器件

2、20 布线基板

2a 上表面(面、芯片搭载面)

2b 相反侧的下表面(面、安装面)

2c 侧面

2d、2d1 布线

2d2 连接柱布线

2e 绝缘层

2f 键合引线(端子、芯片搭载面侧端子、电极)

2g 焊盘(端子、焊锡连接用焊垫)

2h、2k 绝缘膜(阻焊剂膜)

2hw、2kw 开口部

2p1、2p2 芯片搭载区域(芯片搭载部)

3、3A、3B 半导体芯片

3a 表面(主面、上表面)

3ap、3ap1、3ap2 表面电极(电极、焊垫、表面侧焊垫)

3b 背面(主面、下表面)

3b1 区域(电极组形成区域)

3b2 区域(周缘部区域)

3b3 区域(虚设图案形成区域)

3bc1、3bc2、3bc3、3bc4 角部

3bi 绝缘膜

3bp 多个背面电极(电极、焊垫、背面侧焊垫)

3c 侧面

3mf 金属箔

3s 晶种膜(导体膜)

3tsh 孔(洞、开口部)

3tsv 贯穿电极

4 封固体(树脂体)

4a 上表面(面、表面)

4b 下表面(面、背面、安装面)

4c 侧面

5 多个焊锡球(外部端子、电极、外部电极)

6 封固体(芯片层叠体用封固体、芯片层叠体用树脂体)

6a 底部填充树脂

7 外部端子(突起电极、导电性部件、凸点电极)

7a 锡焊材料(焊锡凸点、突起电极)

7b 突起电极

20a 器件区域

20b 框部(外框)

20c 切割线(切割区域)

25 掩模

26 支承基材

27 保护层

28 研磨夹具

30 保持夹具(collet)

30a 保持面

31 键合夹具(加热夹具)

31a 按压面

32 树脂薄膜(薄膜)

35 粘合层

40 切割刀片(旋转刀具)

41 带状部件(切割带)

AM、AM1、AM2、AM3、AM4 标记(金属图案、金属焊垫、对准标记)

AMS 对准标记

AS 地址线(信号线)

BDL 粘合层

CR1、CR2 核心电路(主电路)

CU 控制电路

DPa、DPb、DPc 虚设图案(金属图案、虚设焊垫、金属焊垫)

DR 电源电路(驱动电路)

DR1 电源电路(输入输出用电源电路)

DR2 电源电路(核心用电源电路)

DR3 电源电路(输入输出用电源电路)

DR4 电源电路(核心用电源电路)

DS 数据线(信号线)

G1、G2、G3 距离(分离距离)

GIF 外部接口电路(外部输入输出电路)

HT1、HT2、HT3、HTb 突出高度(厚度)

LC 逻辑芯片(半导体芯片)

MC1、MC2、MC3、MC4 存储芯片(半导体芯片)

MCS 层叠体(存储芯片层叠体、半导体芯片层叠体)

MK1、MK2、MK3、MK4 掩模

MK5 掩模(蚀刻掩模)

MKd 开口部

MM 主存储电路(存储电路)

MR 存储区域(存储电路元件排列区域)

NCL、NCL1、NCL2 粘合材料(绝缘性粘合材料)

NIF 内部接口电路(内部输入输出电路)

NS1、NS2 输入输出电路

NZ1、NZ2 喷嘴

OS 信号线

PU 运算处理电路

SG 信号线

SM 辅助存储电路(存储电路)

ST 基材(组装基材)

STa 组装面

V1、V2、V3 电源线

WD1、WD2 宽度

WH 半导体基板(晶圆)

WHb 相反侧的背面(主面、下表面)

WHs 表面(主面、上表面)

Claims (20)

1.一种半导体器件，其中，

所述半导体器件包括：

布线基板，其具有第一面、在所述第一面形成的多个第一端子、以及所述第一面的相反侧的第二面；

第一半导体芯片，其具有第一表面、在所述第一表面形成的多个第一表面电极、所述第一表面的相反侧的第一背面、在第一背面形成的多个第一背面电极、以及将所述多个第一表面电极与所述多个第一背面电极分别电连接的多个贯穿电极，所述第一半导体芯片以使所述第一表面与所述布线基板的所述第一面相对的方式搭载于所述布线基板上；以及

第二半导体芯片，其具有第二表面、在所述第二表面形成的多个第二表面电极、以及所述第二表面的相反侧的第二背面，所述第二半导体芯片以使所述第二表面与所述第一半导体芯片的所述第一背面相对的方式搭载于所述第一半导体芯片上，

所述布线基板的所述多个第一端子与所述第一半导体芯片的所述多个第一表面电极经由多个第一突起电极而分别电连接，

所述第一半导体芯片的所述多个第一背面电极与所述第二半导体芯片的所述多个第二表面电极经由多个第二突起电极而分别电连接，

所述多个第一背面电极形成在所述第一半导体芯片的所述第一背面的第一区域，

在比所述第一区域更靠所述第一背面的周缘部侧的第二区域形成第一金属图案，

所述第一金属图案相对于所述第一背面的突出高度，比所述多个第一背面电极分别相对于所述第一背面的突出高度低。

2.根据权利要求1所述的半导体器件，其中，

所述第二区域的外缘处的所述第一半导体芯片的所述第一背面与所述第二半导体芯片的所述第二表面之间的第一分离距离，

比所述第一区域中的所述第一半导体芯片的所述第一背面与所述第二半导体芯片的所述第二表面之间的第二分离距离小。

3.根据权利要求2所述的半导体器件，其中，

所述第二半导体芯片的所述第二表面的面积比所述第一半导体芯片的所述第一背面的面积大，

所述第一背面的整体由所述第二表面覆盖。

4.根据权利要求1所述的半导体器件，其中，

所述第一金属图案与在所述第一半导体芯片形成的电路电分离。

5.根据权利要求1所述的半导体器件，其中，

所述第二区域包含所述第一背面的外缘，

所述第一金属图案形成在俯视时成为四边形的所述第一背面的四个角部中的、第一角部和位于所述第一角部的对角的第二角部。

6.根据权利要求1所述的半导体器件，其中，

所述第一金属图案相对于所述第一背面的突出高度，为所述多个第一背面电极分别相对于所述第一背面的突出高度的一半以下。

7.根据权利要求6所述的半导体器件，其中，

所述第一金属图案埋入于所述第一半导体芯片所具有的半导体基板，并且所述第一金属图案的一部分在所述第一半导体芯片的所述第一背面露出。

8.根据权利要求1所述的半导体器件，其中，

所述第二区域包含所述第一半导体芯片的所述第一背面的外缘，

在所述第一背面，在所述第一区域与所述第二区域之间的第三区域形成多个第二金属图案，

所述多个第二金属图案分别相对于所述第一背面的突出高度，与所述多个第一背面电极分别相对于所述第一背面的突出高度相同，

在所述第二区域未形成所述多个第二金属图案。

9.根据权利要求8所述的半导体器件，其中，

所述多个第二金属图案在所述第三区域规则地形成。

10.根据权利要求8所述的半导体器件，其中，

所述多个第二金属图案与在所述第一半导体芯片形成的电路电分离。

11.根据权利要求8所述的半导体器件，其中，

在所述第三区域中，所述第一半导体芯片的所述第一背面与所述第二半导体芯片的所述第二表面之间的分离距离比所述多个第二突起电极相对于所述第二表面的突出高度小。

12.根据权利要求8所述的半导体器件，其中，

由在所述第一区域形成的所述多个第一背面电极构成的电极组在俯视时沿第一方向延伸，

所述第二区域中的、与所述第一方向正交的第二方向上的第一宽度比所述第一方向上的第二宽度大。

13.根据权利要求8所述的半导体器件，其中，

在所述第二半导体芯片的所述第二表面形成多个第三电极图案，所述多个第三电极图案与在所述第二半导体芯片形成的电路电分离、且形成为相对于所述第二表面突出，

在所述第三区域形成的所述多个第二金属图案中的一部分形成在与所述多个第三电极图案分别相对的位置，并经由锡焊材料与所述多个第三电极图案分别连接。

14.一种半导体器件，其中，

所述半导体器件包括：

布线基板，其具有第一面、在所述第一面形成的多个第一端子、以及所述第一面的相反侧的第二面；

第一半导体芯片，其具有第一表面、在所述第一表面形成的多个第一表面电极、所述第一表面的相反侧的第一背面、在第一背面形成的多个第一背面电极、以及将所述多个第一表面电极与所述多个第一背面电极分别电连接的多个贯穿电极，所述第一半导体芯片以使所述第一表面与所述布线基板的所述第一面相对的方式搭载于所述布线基板上；以及

第二半导体芯片，其具有第二表面、在所述第二表面形成的多个第二表面电极、以及所述第二表面的相反侧的第二背面，所述第二半导体芯片以使所述第二表面与所述第一半导体芯片的所述第一背面相对的方式搭载于所述第一半导体芯片上，

所述布线基板的所述多个第一端子与所述第一半导体芯片的所述多个第一表面电极经由多个第一突起电极而分别电连接，

所述第一半导体芯片的所述多个第一背面电极与所述第二半导体芯片的所述多个第二表面电极经由多个第二突起电极而分别电连接，

所述第一半导体芯片的所述第一背面包含形成有所述多个第一背面电极的第一区域、比所述第一区域更靠周缘部侧并且包含所述第一背面的外缘的第二区域、以及所述第一区域与所述第二区域之间的第三区域，

在所述第二区域形成多个第一金属图案，

所述多个第一金属图案分别相对于所述第一背面的突出高度，与所述多个第一背面电极分别相对于所述第一背面的突出高度相同，

在所述第二区域未形成所述多个第一金属图案。

15.一种半导体器件的制造方法，其中，

所述半导体器件的制造方法包含：

(a)准备布线基板的工序，该布线基板具有第一面、在所述第一面形成的多个第一端子、以及所述第一面的相反侧的第二面；

(b)在所述布线基板的所述第一面配置第一粘合材料的工序；

(c)在所述(b)工序之后，针对具有第一表面、在所述第一表面形成的多个第一表面电极、所述第一表面的相反侧的第一背面、在第一背面形成的多个第一背面电极、以及将所述多个第一表面电极与所述多个第一背面电极分别电连接的多个贯穿电极的第一半导体芯片，以使所述第一半导体芯片的所述第一表面与所述布线基板的所述第一面相对的方式经由所述第一粘合材料将所述第一半导体芯片搭载于所述布线基板的所述第一面，并将所述多个第一端子与所述多个第一表面电极经由多个第一突起电极而电连接的工序；

(d)在所述(c)工序之后，在所述第一半导体芯片的所述第一背面上以及从所述第一半导体芯片露出的所述第一粘合材料的表面上配置第二粘合材料的工序；以及

(e)在所述(d)工序之后，对于具有第二表面、在所述第二表面形成的多个第二表面电极、以及所述第二表面的相反侧的第二背面的第二半导体芯片，以使所述第二半导体芯片的所述第二表面与所述第一半导体芯片的所述第一背面相对的方式经由所述第二粘合材料将所述第二半导体芯片搭载于所述第一半导体芯片上，并将所述多个第一背面电极与所述多个第二表面电极经由多个第二突起电极而电连接的工序，

在所述第一半导体芯片的所述第一背面，

在所述第一背面的第一区域形成所述多个第一背面电极，

在比所述第一区域更靠周缘部侧的第二区域形成第一金属图案，

所述第一金属图案相对于所述第一背面的突出高度比所述多个第一背面电极分别相对于所述第一背面的突出高度低。

16.根据权利要求15所述的半导体器件的制造方法，其中，

所述(e)工序中包含如下工序：对所述第一金属图案的位置进行检测，基于检测结果而进行所述第一半导体芯片与所述第二半导体芯片的对位。

17.根据权利要求15所述的半导体器件的制造方法，其中，

在所述(e)工序中，在所述第一半导体芯片以及所述第二半导体芯片的一方或者双方产生翘曲变形，

使得所述第二区域的外缘处的所述第一半导体芯片的所述第一背面与所述第二半导体芯片的所述第二表面之间的第一分离距离，变得比所述第一区域中的所述第一半导体芯片的所述第一背面与所述第二半导体芯片的所述第二表面之间的第二分离距离小。

18.根据权利要求15所述的半导体器件的制造方法，其中，

所述第二半导体芯片的所述第二表面的面积比所述第一半导体芯片的所述第一背面的面积大，

在所述(e)工序中，以将所述第一背面的整体覆盖的方式搭载所述第二半导体芯片。

19.根据权利要求15所述的半导体器件的制造方法，其中，

所述第二区域包含所述第一半导体芯片的所述第一背面的外缘，

在所述第一背面中，在所述第一区域与所述第二区域之间的第三区域形成多个第二金属图案，

所述多个第二金属图案分别相对于所述第一背面的突出高度与所述多个第一背面电极分别相对于所述第一背面的突出高度相同，

在所述第二区域未形成所述多个第二金属图案。

20.根据权利要求19所述的半导体器件的制造方法，其中，

所述多个第一背面电极以及所述多个第二金属图案通过电解镀法一并形成。