JP2008300817A - 電子部品パッケージの製造方法、電子部品パッケージ用ウェハの製造方法ならびに電子部品パッケージ用基礎構造物の製造方法 - Google Patents

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Abstract

【課題】電子部品パッケージを低コストで短時間に大量生産する。
【解決手段】電子部品パッケージの製造方法では、まず、基板１０の上面上に、めっき法によって、複数の電子部品パッケージに対応した複数組の外部接続端子１１を形成することによってウェハ１を作製する。ウェハ１は、それぞれ後に互いに分離されることによって、電子部品パッケージの基体となる複数の基体予定部２を含んでいる。次に、ウェハ１における各基体予定部２にそれぞれ少なくとも１つの電子部品チップ３を接合する。次に、電子部品チップ３の電極と外部接続端子１１とを接続する。次に、電子部品チップ３を封止する。次に、各基体予定部２が互いに分離されて複数の基体が形成されるように、ウェハ１を切断する。
【選択図】図２

Description

本発明は、１以上のチップと複数の外部接続端子とを含む電子部品パッケージの製造方法、電子部品パッケージの製造に用いられるウェハの製造方法および電子部品パッケージの製造に用いられる基礎構造物（substructure）の製造方法に関する。
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。
高集積化された電子部品としては、システムＬＳＩ（大規模集積回路）と、マルチチップモジュールが知られている。システムＬＳＩは、多様な電子回路の機能が組み込まれた１つのＩＣ（集積回路）である。一方、マルチチップモジュールは、複数のチップを、配線基板等を用いて一体化してなるモジュールである。
システムＬＳＩは、集積密度を高くできると共に、配線を極力少なくできるという利点を有している。一方、マルチチップモジュールは、互いに異なる機能を有する複数のチップを一体化することによって、所望の機能を有する１つのモジュールを容易に実現できるという利点を有している。
以下、システムＬＳＩやマルチチップモジュール等の、１以上のチップと複数の外部接続端子とを含む電子部品パッケージの従来の製造方法について説明する。電子部品パッケージの従来の一般的な製造方法では、１個の電子部品パッケージのために用意された配線基板等の基体の上に１以上のチップが実装され、チップの端子と外部接続端子とが接続され、このチップの端子と外部接続端子との接続部分が封止される。チップの端子と外部接続端子との接続は、例えばワイヤーボンディングやフリップチップ法を用いて行われる。フリップチップ法を用いる場合には、チップの端子と外部接続端子とは、配線基板内の配線を介して接続される。また、マルチチップモジュールにおけるチップ間の配線も、例えばワイヤーボンディングやフリップチップ法を用いて行われる。
特許文献１には、チップに接続されたボンディングパッドと外部接続端子であるリードとをワイヤーボンディングによって接続したマルチチップモジュールが記載されている。また、特許文献１には、チップ間配線とボンディングパッドを、配線形成プロセスを用いて形成する技術が記載されている。特許文献１において、配線形成プロセスは、例えば、成膜工程、リソグラフィ工程およびエッチング工程を有している。
特許文献２には、マルチチップモジュールにおいて、チップ間の配線と外部接続用のパッドをウェハプロセスによって形成する技術が記載されている。特許文献２において、ウェハプロセスは、絶縁層形成、ビアホール形成、プラグ金属の埋め込み、平坦化、スパッタ法による成膜、フォトリソグラフィ技術による配線パターンの形成という一連の工程を含んでいる。
また、特許文献３には、以下のようなチップサイズ半導体パッケージの製造方法が記載されている。この製造方法では、まず、各々が表面に複数のパッドを有し、分離線によって区画形成された複数の半導体チップが形成されたウェハの上面にリードフレームを接着する。次に、リードフレームのリードと半導体チップのパッドとをワイヤーボンディングによって接続する。次に、リードの基端側上面を露出させて、ウェハの上下面をモールディングする。次に、露出された各リードの基端側上面に電導性金属をめっきする。次に、ウェハおよびリードフレームを切断して、半導体パッケージを完成させる。
特開２００１−３５９９３号公報 特開２００１−２４４４０３号公報 特開平１０−５０９２０号公報
電子部品パッケージの従来の一般的な製造方法では、基体上への１以上のチップの実装、チップの端子と外部接続端子との接続、チップの端子と外部接続端子との接続部分の封止といった一連の工程が、電子部品パッケージ毎に行われていた。この一般的な製造方法では、電子部品パッケージを、低コストで短時間に大量生産することが難しいという問題点があった。
特許文献３に記載されたチップサイズ半導体パッケージの製造方法では、チップサイズ半導体パッケージを低コストで大量生産することが可能になる。しかしながら、この製造方法では、半導体チップの仕様を変更する際には、複数の半導体チップを含むウェハの設計から始めなければならない。そのため、この製造方法では、仕様の変更に対して柔軟且つ迅速に対応することが難しいという問題点がある。また、この製造方法では、マルチチップモジュールを製造することはできないという問題点がある。
本発明はかかる問題点に鑑みてなされたもので、その目的は、電子部品パッケージを低コストで短時間に大量生産することを可能にすると共に、仕様の変更に対して柔軟且つ迅速に対応することが可能な電子部品パッケージの製造方法、電子部品パッケージの製造に用いられるウェハの製造方法および電子部品パッケージの製造に用いられる基礎構造物の製造方法を提供することにある。
本発明の電子部品パッケージの製造方法によって製造される電子部品パッケージは、複数の外部接続端子を有する基体と、基体に接合され且つ複数の外部接続端子の少なくとも１つに電気的に接続された少なくとも１つの電子部品チップとを備えている。
本発明の電子部品パッケージの製造方法は、上面を有する基板と、基板の上面上に設けられた、複数の電子部品パッケージに対応した複数組の外部接続端子とを有し、それぞれ後に互いに分離されることによって基体となる複数の基体予定部を含むウェハを作製する工程と、ウェハにおける各基体予定部にそれぞれ少なくとも１つの電子部品チップを接合する工程と、基体予定部に電子部品チップを接合する工程の後で、各基体予定部が互いに分離されて複数の基体が形成されるように、ウェハを切断する工程とを備えている。ウェハを作製する工程は、基板の上面上に、めっき法を用いて複数組の外部接続端子を形成する工程を含んでいる。
本発明の電子部品パッケージの製造方法において、ウェハは、更に、基板の上面上に設けられ、各々に少なくとも１つの電子部品チップが接合される複数のチップ接合用導体層を有していてもよい。
また、本発明の電子部品パッケージの製造方法において、複数組の外部接続端子を形成する工程は、めっき法によって、それぞれ外部接続端子の一部となる複数の第１のめっき層を形成する工程と、めっき法によって、それぞれ複数の第１のめっき層の上に配置されるように複数の第２のめっき層を形成する工程とを含み、複数の第１のめっき層を形成する工程は、同時に、複数のチップ接合用導体層を構成する複数のチップ接合用めっき層を形成してもよい。
また、本発明の電子部品パッケージの製造方法において、基板の上面は、複数のチップ接合用導体層が配置される複数の凹部を有し、複数組の外部接続端子を形成する工程は、同時に、複数の凹部内に配置されるように複数のチップ接合用導体層を形成してもよい。
また、本発明の電子部品パッケージの製造方法において、電子部品チップは複数の電極を有し、電子部品パッケージは、それぞれ少なくとも１つの電極と少なくとも１つの外部接続端子とを電気的に接続する複数の端子用接続部を備えていてもよい。この場合、電子部品パッケージの製造方法は、更に、基体予定部に電子部品チップを接合する工程とウェハを切断する工程との間において端子用接続部を形成する工程を備える。
端子用接続部を形成する工程は、ウェハおよび電子部品チップを覆い、平坦化された上面を有する絶縁層を形成する工程と、この絶縁層に、外部接続端子および電極を露出させるための複数の開口部を形成する工程と、その一部が開口部に挿入されるように、めっき法によって端子用接続部を形成する工程とを含んでいてもよい。
また、電子部品パッケージは、複数の電子部品チップを備え、更に、複数の電子部品チップの電極同士を電気的に接続する少なくとも１つのチップ間接続部を備え、チップ間接続部は、端子用接続部が形成される際に同時に形成されてもよい。
また、本発明の電子部品パッケージの製造方法は、更に、基体予定部に電子部品チップを接合する工程とウェハを切断する工程との間において、電子部品チップを封止する封止部材を形成する工程を備えていてもよい。
また、本発明の電子部品パッケージの製造方法において、基体は側面を有し、この側面において複数の外部接続端子の端面が露出してもよい。
また、電子部品パッケージは、更に、基体の側面に配置され、それぞれ外部接続端子の端面に接続された複数の端子用めっき膜を備えていてもよい。この場合、電子部品パッケージの製造方法は、更に、ウェハを切断する工程の後で、複数の端子用めっき膜を形成する工程を備える。
また、電子部品パッケージは、更に、それぞれ外部接続端子に接続された複数の端子用ピンを備えていてもよい。この場合、電子部品パッケージの製造方法は、更に、ウェハを切断する工程の後で、外部接続端子の端面に端子用ピンを接続する工程を備える。
本発明の電子部品パッケージ用ウェハの製造方法によって製造される電子部品パッケージ用ウェハは、それぞれ、複数の外部接続端子を有する基体と、基体に接合され且つ複数の外部接続端子の少なくとも１つに電気的に接続された少なくとも１つの電子部品チップとを備えた複数の電子部品パッケージを製造するために用いられるものである。この電子部品パッケージ用ウェハは、上面を有する基板と、基板の上面上に設けられた、複数の電子部品パッケージに対応した複数組の外部接続端子とを有し、それぞれ後に少なくとも１つの電子部品チップが接合されると共に互いに分離されることによって基体となる複数の基体予定部を含んでいる。
本発明の電子部品パッケージ用ウェハの製造方法は、基板を作製する工程と、基板の上面上に、めっき法を用いて複数組の外部接続端子を形成する工程とを備えている。
電子部品パッケージ用ウェハは、更に、基板の上面上に設けられ、各々に少なくとも１つの電子部品チップが接合される複数のチップ接合用導体層を有していてもよい。
また、本発明の電子部品パッケージ用ウェハの製造方法において、複数組の外部接続端子を形成する工程は、めっき法によって、それぞれ外部接続端子の一部となる複数の第１のめっき層を形成する工程と、めっき法によって、それぞれ複数の第１のめっき層の上に配置されるように複数の第２のめっき層を形成する工程とを含み、複数の第１のめっき層を形成する工程は、同時に、複数のチップ接合用導体層を構成する複数のチップ接合用めっき層を形成してもよい。
また、本発明の電子部品パッケージ用ウェハの製造方法において、基板の上面は、複数のチップ接合用導体層が配置される複数の凹部を有し、複数組の外部接続端子を形成する工程は、同時に、複数の凹部内に配置されるように複数のチップ接合用導体層を形成してもよい。
本発明の電子部品パッケージ用基礎構造物の製造方法によって製造される電子部品パッケージ用基礎構造物は、それぞれ、複数の外部接続端子を有する基体と、基体に接合され且つ複数の外部接続端子の少なくとも１つに電気的に接続された少なくとも１つの電子部品チップとを備えた複数の電子部品パッケージを製造するために用いられるものである。電子部品パッケージ用基礎構造物は、上面を有する基板と、基板の上面上に設けられた、複数の電子部品パッケージに対応した複数組の外部接続端子とを有し、それぞれ後に互いに分離されることによって基体となる複数の基体予定部を含むウェハを備えている。電子部品パッケージ用基礎構造物は、更に、ウェハにおける複数の基体予定部に接合された複数の電子部品チップを備えている。
本発明の電子部品パッケージ用基礎構造物の製造方法は、ウェハを作製する工程と、ウェハにおける各基体予定部にそれぞれ少なくとも１つの電子部品チップを接合する工程とを備えている。ウェハを作製する工程は、基板の上面上に、めっき法を用いて複数組の外部接続端子を形成する工程を含んでいる。
本発明の電子部品パッケージ用基礎構造物の製造方法において、ウェハは、更に、基板の上面上に設けられ、各々に少なくとも１つの電子部品チップが接合される複数のチップ接合用導体層を有していてもよい。
また、本発明の電子部品パッケージ用基礎構造物の製造方法において、複数組の外部接続端子を形成する工程は、めっき法によって、それぞれ外部接続端子の一部となる複数の第１のめっき層を形成する工程と、めっき法によって、それぞれ複数の第１のめっき層の上に配置されるように複数の第２のめっき層を形成する工程とを含み、複数の第１のめっき層を形成する工程は、同時に、複数のチップ接合用導体層を構成する複数のチップ接合用めっき層を形成してもよい。
また、本発明の電子部品パッケージ用基礎構造物の製造方法において、基板の上面は、複数のチップ接合用導体層が配置される複数の凹部を有し、複数組の外部接続端子を形成する工程は、同時に、複数の凹部内に配置されるように複数のチップ接合用導体層を形成してもよい。
また、本発明の電子部品パッケージ用基礎構造物の製造方法において、電子部品チップは複数の電極を有し、電子部品パッケージは、それぞれ少なくとも１つの電極と少なくとも１つの外部接続端子とを電気的に接続する複数の端子用接続部を備えていてもよい。この場合、電子部品パッケージ用基礎構造物の製造方法は、更に、基体予定部に電子部品チップを接合する工程の後で端子用接続部を形成する工程を備える。
端子用接続部を形成する工程は、ウェハおよび電子部品チップを覆い、平坦化された上面を有する絶縁層を形成する工程と、この絶縁層に、外部接続端子および電極を露出させるための複数の開口部を形成する工程と、その一部が開口部に挿入されるように、めっき法によって端子用接続部を形成する工程とを含んでいてもよい。
また、電子部品パッケージは、複数の電子部品チップを備え、更に、複数の電子部品チップの電極同士を電気的に接続する少なくとも１つのチップ間接続部を備え、チップ間接続部は、端子用接続部が形成される際に同時に形成されてもよい。
また、本発明の電子部品パッケージ用基礎構造物の製造方法は、更に、基体予定部に電子部品チップを接合する工程の後で電子部品チップを封止する封止部材を形成する工程を備えていてもよい。
本発明の電子部品パッケージの製造方法では、上面を有する基板と、基板の上面上に設けられた、複数の電子部品パッケージに対応した複数組の外部接続端子とを有し、それぞれ後に互いに分離されることによって基体となる複数の基体予定部を含むウェハを作製し、このウェハにおける各基体予定部にそれぞれ少なくとも１つの電子部品チップを接合し、その後、各基体予定部が互いに分離されて複数の基体が形成されるように、ウェハを切断する。ウェハを作製する工程は、基板の上面上に、めっき法を用いて複数組の外部接続端子を形成する工程を含んでいる。本発明の電子部品パッケージの製造方法によれば、電子部品パッケージを低コストで短時間に大量生産することが可能になると共に、仕様の変更に対して柔軟且つ迅速に対応することが可能になるという効果を奏する。同様に、本発明の電子部品パッケージ用ウェハの製造方法または電子部品パッケージ用基礎構造物の製造方法によれば、電子部品パッケージを低コストで短時間に大量生産することが可能になると共に、仕様の変更に対して柔軟且つ迅速に対応することが可能になるという効果を奏する。
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１ないし図４を参照して、本発明の第１の実施の形態に係る電子部品パッケージの製造方法の概略について説明する。
本実施の形態に係る電子部品パッケージの製造方法は、複数の外部接続端子を有する基体と、この基体に接合され且つ複数の外部接続端子の少なくとも１つに電気的に接続された少なくとも１つの電子部品チップとを備えた電子部品パッケージを製造する方法である。
図１は、本実施の形態に係る電子部品パッケージの製造方法における最初の工程を示している。この工程では、本実施の形態に係る電子部品パッケージ用ウェハ（以下、単にウェハと記す。）１を作製する。このウェハ１は、上面を有する基板１０と、この基板１０の上面上に設けられた、複数の電子部品パッケージに対応した複数組の外部接続端子１１とを有している。なお、ウェハ１は回路素子を含んでいない。また、ウェハ１は、それぞれ後に互いに分離されることによって、電子部品パッケージの基体となる複数の基体予定部２を含んでいる。複数の基体予定部２は、例えば、縦方向と横方向にそれぞれ複数個並ぶように配置されている。なお、図１に示した例では、各基体予定部２において、横方向の両側にそれぞれ複数の外部接続端子１１が配置されている。また、図１に示した例では、横方向に隣り合う２つの基体予定部２の境界において、隣り合う２つの基体予定部２の複数の外部接続端子１１のうち、前記境界に近いもの同士が連結されている。なお、図１には、ウェハ１が円板形状である例を示している。しかし、ウェハ１の形状は、任意であり、例えば下面および上面が矩形の板状であってもよい。
図１に示したウェハ１は、更に、基板１０の上面上に設けられ、各々に少なくとも１つの電子部品チップが接合される複数のチップ接合用導体層１２を有している。図１に示した例では、１つの基体予定部２に１つのチップ接合用導体層１２が配置されている。そして、このチップ接合用導体層１２の横方向における両側にそれぞれ複数の外部接続端子１１が配置されている。なお、ウェハ１は、チップ接合用導体層１２を有していなくてもよい。
後で詳しく説明するが、本実施の形態では、複数組の外部接続端子１１と複数のチップ接合用導体層１２は、基板１０の上面上に、めっき法を用いて形成される。
図２は次の工程を示す。この工程では、ウェハ１における各基体予定部２にそれぞれ少なくとも１つの電子部品チップ（以下、単にチップと記す。）３を接合する。図２には、各基体予定部２にそれぞれ９つのチップ３を接合した例を示している。しかし、各基体予定部２に接合されるチップ３の数は任意である。また、図２には示していないが、各チップ３は、複数の電極を有している。チップ３は、例えば、半導体集積回路素子でもよいし、他の回路素子でもよいし、例えばＭＥＭＳ（微小電気機械システム）によって構成されたセンサやアクチェエータであってもよい。
図３は次の工程を示す。この工程では、まず、図示しないが、基体予定部２毎に、それぞれ少なくとも１つの電極と少なくとも１つの外部接続端子１１とを電気的に接続する複数の端子用接続部を形成する。なお、端子用接続部を介してチップ３の電極と外部接続端子１１とを接続する代わりに、例えばフリップチップ法を用いて、チップ３の電極と外部接続端子１１とを直接接続してもよい。
また、１つの基体予定部２に対して複数のチップ３が配置される場合には、必要に応じて、基体予定部２毎に、複数のチップ３の電極同士を電気的に接続する少なくとも１つのチップ間接続部を形成してもよい。このチップ間接続部は、例えば、端子用接続部と同時に形成される。
次に、チップ３を封止する封止部材２５を形成する。図３には、基体予定部２毎に別個の封止部材２５を形成した例を示している。しかし、全ての基体予定部２における全てのチップ３を封止する１つの封止部材２５を形成してもよい。また、電子部品パッケージが、チップ３の封止を必要としない場合には、封止部材２５を形成しなくともよい。
図１ないし図３に示した工程によって作製された積層体が、本実施の形態における電子部品パッケージ用基礎構造物（以下、単に基礎構造物と記す。）３０である。この基礎構造物３０は、少なくともウェハ１と複数のチップ３とを備えている。基礎構造物３０は、更に、端子用接続部、チップ間接続部および封止部材２５を備えていてもよい。
図４は、次の工程を示す。この工程では、各基体予定部２が互いに分離されて複数の基体が形成されるように、ウェハ１を含む基礎構造物３０を切断する。これにより、それぞれ基体と少なくとも１つの電子部品チップ３とを備えた複数の電子部品パッケージ４０が形成される。
次に、図５ないし図１８を参照して、本実施の形態に係る電子部品パッケージの製造方法について詳しく説明する。なお、図１１ないし図１８の断面図では、各部を明確に示すために、各部を、図５ないし図１０の平面図における対応する各部とは異なる寸法で描いている。
本実施の形態に係る電子部品パッケージの製造方法では、まず、ウェハ１を作製する。このウェハ１を作製する工程は、本実施の形態に係る電子部品パッケージ用ウェハの製造方法に相当する。このウェハ１を作製する工程について、図５、図６、図１１および図１２を参照して説明する。
図５および図１１は、ウェハ１を作製する過程における一工程を示している。図５は、この工程で作製される積層体の一部を示す平面図である。図１１は、この工程で作製される積層体の一部を示す断面図である。この工程では、まず、基板１０を作製する。図１１に示したように、基板１０は、平坦な上面１０ａを有する板状をなしている。基板１０のうち、少なくとも、上面１０ａを含む部分は、絶縁材料または高抵抗材料によって構成される。基板１０は、例えば、樹脂、セラミックまたはガラスによって構成することができる。また、基板１０は、ガラス繊維を樹脂で固めたもので構成してもよい。また、基板１０は、シリコン等の半導体材料よりなる板の一方の面上に絶縁膜を形成したもので構成してもよい。
次に、基板１０の上面１０ａの全体を覆うように、例えばスパッタ法によって、めっき用のシード層５を形成する。シード層５の厚みは例えば５０〜２００ｎｍの範囲内である。シード層５の材料としては、例えばＣｕ、Ｎｉ、Ｃｒ、ＦｅまたはＡｕを用いることができる。
次に、めっき法、例えばフレームめっき法によって、シード層５の上に、それぞれ外部接続端子１１の一部となる複数の第１のめっき層１１Ａと、複数のチップ接合用導体層１２を構成する複数のチップ接合用めっき層１２Ａとを形成する。第１のめっき層１１Ａとチップ接合用めっき層１２Ａの厚みは、例えば５〜１０μｍの範囲内である。
図６および図１２は、次の工程を示す。図６は、この工程で作製される積層体の一部を示す平面図である。図１２は、この工程で作製される積層体の一部を示す断面図である。この工程では、まず、めっき法、例えばフレームめっき法によって、それぞれ複数の第１のめっき層１１Ａの上に配置されるように複数の第２のめっき層１１Ｂを形成する。第２のめっき層１１Ｂの厚みは、例えば３０〜５００μｍの範囲内である。めっき層１１Ａ，１１Ｂ，１２Ａの材料としては、例えば、Ｃｕ、Ｎｉ、Ｆｅ、Ｒｕ、Ｃｒまたはこれらを含む合金や、ＮｉＦｅ、ＣｏＮｉＦｅを用いることができる。
次に、めっき層１１Ａ，１１Ｂの積層膜とチップ接合用めっき層１２Ａをそれぞれマスクとして、シード層５のうち、めっき層１１Ａ，１２Ａの下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層１１Ａ，１１Ｂ、およびめっき層１１Ａの下に残ったシード層５によって外部接続端子１１が形成され、チップ接合用めっき層１２Ａおよびその下に残ったシード層５によってチップ接合用導体層１２が形成される。このようにして、ウェハ１が作製される。
外部接続端子１１の厚みは、第２のめっき層１１Ｂの厚みの分だけ、チップ接合用導体層１２の厚みよりも大きい。外部接続端子１１の上面とチップ接合用導体層１２の上面との間には、外部接続端子１１の上面の方が上方に配置されるように段差が形成されている。この段差は、後にチップ接合用導体層１２の上に配置されるチップ３の厚みと等しいか、ほぼ等しいことが好ましい。チップ３が、例えば直径２００ｍｍの半導体ウェハや直径３００ｍｍの半導体ウェハを用いて作製される場合には、チップ３の厚みはそれら半導体ウェハの厚みとほぼ等しくてもよい。また、チップ３が半導体ウェハによって作製される場合において、半導体ウェハを研磨して薄くすることにより、チップ３の厚みを小さくしてもよい。チップ３が半導体ウェハによって作製される場合には、チップ３の厚みは、例えば３０〜８００μｍの範囲内であるが、８００μｍよりも大きくてもよい。チップ３の厚みは、３０〜２５０μｍの範囲内であることが好ましい。
なお、チップ接合用導体層１２は必ずしも設ける必要はないが、以下の理由から設けることが好ましい。まず、チップ接合用導体層１２を設けない場合には、チップ３は、例えば樹脂やセラミックよりなる基板１０に直接接合される。この場合には、チップ３を基板１０に半田を用いて接合することができない。これに対し、チップ接合用導体層１２を設けた場合には、半田を用いてチップ３をチップ接合用導体層１２に容易に接合することができる。また、チップ接合用導体層１２を設けた場合には、このチップ接合用導体層１２をグランドとして用いることにより、チップ３をグランドに接続することができる。これにより、例えばチップ３において発生するノイズを低減することが可能になる等の効果が得られる。
図７および図１３は、次の工程を示す。図７は、この工程で作製される積層体の一部を示す平面図である。図１３は、この工程で作製される積層体の一部を示す断面図である。この工程では、各基体予定部２におけるチップ接合用導体層１２の上にそれぞれ少なくとも１つのチップ３を接合する。図７および図１３には、１つのチップ接合用導体層１２に９つのチップ３を接合した例を示している。各チップ３は、上面と、下面と、上面に配置された複数の電極３ａとを有している。各チップ３は、下面がチップ接合用導体層１２に接合されるように配置される。電極３ａの上面は、外部接続端子１１の上面と同じ高さまたはほぼ同じ高さに配置される。
次に、端子用接続部とチップ間接続部とを形成する工程が実施される。この工程について、図８および図１４ないし図１６を参照して説明する。図８は、この工程で作製される積層体の一部を示す平面図である。図１４は、図１３に示した工程に続く工程における積層体の一部を示す断面図である。図１５は、図１４に示した工程に続く工程における積層体の一部を示す断面図である。図１６は、図１５に示した工程に続く工程における積層体の一部を示す断面図である。
この工程では、まず、図１４に示したように、図１３に示した積層体における凹部を埋めるように絶縁層１３を形成する。この絶縁層１３は、例えば、硬化前のポリイミド樹脂を図１３に示した積層体における凹部に充填し、その上面を平坦化した後、２００℃以下の温度でポリイミド樹脂を硬化させることによって形成される。これにより、積層体の上面は平坦化される。次に、平坦化された積層体の上面上に絶縁層１４を形成する。この絶縁層１４は、例えば、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成される。この絶縁層１４の上面も平坦化される。
次に、図１５に示したように、絶縁層１４に、外部接続端子１１および電極３ａを露出させるための複数の開口部（ビアホール）１４ａを形成する。絶縁層１４が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって絶縁層１４に開口部１４ａを形成することができる。絶縁層１４が感光性を有しない材料によって形成されている場合には、絶縁層１４を選択的にエッチングすることによって、絶縁層１４に開口部１４ａを形成することができる。
次に、図８および図１６に示したように、めっき法、例えばフレームめっき法によって、複数の端子用接続部２１と複数のチップ間接続部２２とを同時に形成する。端子用接続部２１は、少なくとも１つの電極３ａと少なくとも１つの外部接続端子１１とを電気的に接続する。チップ間接続部２２は、１つの基体予定部２に配置された複数のチップ３の電極３ａ同士を電気的に接続する。端子用接続部２１およびチップ間接続部２２の材料としては、例えばＣｕ、Ｎｉ、Ｃｒ、ＦｅまたはＡｕを用いることができる。このうち、特に、導電性に優れたＣｕまたはＡｕが好ましい。なお、図８は、絶縁層１３，１４を省略して描いている。端子用接続部２１とチップ間接続部２２を形成する際には、同時に、１つのチップ３における異なる電極同士を接続する接続部や、異なる外部接続端子１１同士を接続する接続部を形成してもよい。
次に、封止部材２５を形成する工程が実施される。この工程について、図９および図１７を参照して説明する。図９は、この工程で作製される積層体の一部を示す平面図である。図１７は、この工程で作製される積層体の一部を示す断面図である。なお、図９は、絶縁層１４を省略して描いている。この工程では、まず、図１７に示したように、端子用接続部２１およびチップ間接続部２２を覆うように第１の封止層２５Ａを形成する。次に、第１の封止層２５Ａを覆うように第２の封止層２５Ｂを形成する。なお、第１の封止層２５Ａを形成する前に、必要に応じて、端子用接続部２１およびチップ間接続部２２を覆うようにパッシベーション膜を形成してもよい。第２の封止層２５Ｂの材料としては、一般的なモールド樹脂やセラミックを用いることができる。第１の封止層２５Ａは、第２の封止層２５Ｂによって発生する応力によりチップ３や端子用接続部２１やチップ間接続部２２が損傷を受けることを防止するために設けられる。第１の封止層２５Ａの材料としては、例えばシリコーン樹脂が用いられる。第１の封止層２５Ａおよび第２の封止層２５Ｂによって、チップ３を封止する封止部材２５が構成される。図９および図１７には、基体予定部２毎に別個の封止部材２５を形成した例を示している。しかし、全ての基体予定部２における全てのチップ３を封止する１つの封止部材２５を形成してもよい。
このようにして基礎構造物３０が作製される。ここまでの一連の工程は、本実施の形態に係る電子部品パッケージ用基礎構造物の製造方法に相当する。基礎構造物３０は、ウェハ１、複数のチップ３、複数の端子用接続部２１、複数のチップ間接続部２２および複数の封止部材２５を備えている。
図１０および図１８は、次の工程を示す。図１０は、この工程で作製される電子部品パッケージを示す平面図である。図１８は、この工程で作製される電子部品パッケージを示す断面図である。この工程では、各基体予定部２が互いに分離されて複数の基体４１が形成されるように、ウェハ１を含む基礎構造物３０を切断する。これにより、それぞれ基体４１と少なくとも１つのチップ３とを備えた複数の電子部品パッケージ４０が形成される。基体４１は、複数の外部接続端子１１と、１つのチップ接合用導体層１２と、これらを保持する保持部３１とを有している。保持部３１は、基板１０が切断されて形成されたものである。電子部品パッケージ４０は、更に、複数の端子用接続部２１と、封止部材２５とを備えている。電子部品パッケージ４０は、複数のチップ３を備えている場合には、更に、少なくとも１つのチップ間接続部２２を備えていてもよい。
図１９は、電子部品パッケージ４０の外観を示す斜視図である。図１９に示したように、電子部品パッケージ４０は、例えば直方体形状をなしている。この場合、基体４１は４つの側面４１ａを有している。１つ以上、例えば２つの側面４１ａにおいて、それぞれ、複数の外部接続端子１１の端面１１ａが露出している。
図２０は、電子部品パッケージ４０の一部を拡大して示している。図２０に示したように、電子部品パッケージ４０は、更に、基体４１の側面４１ａに配置され、それぞれ外部接続端子１１の端面１１ａに接続された複数の端子用めっき膜４２を備えていてもよい。この場合、電子部品パッケージ４０の製造方法は、更に、ウェハ１を含む基礎構造物３０を切断する工程の後で、複数の端子用めっき膜４２を形成する工程を備えている。この場合には端子用めっき膜４２を形成する前に、端子用めっき膜４２が配置される側面４１ａを研磨しておくことが好ましい。端子用めっき膜４２の材料としては、例えばＡｕが用いられる。
図２１は、電子部品パッケージ４０の他の形態を示す斜視図である。電子部品パッケージ４０は、図１９に示した形態や図２０に示した形態であってもよいが、図２１に示したように、更に、それぞれ各外部接続端子１１に接続された複数の端子用ピン４３を備えていてもよい。この場合には、電子部品パッケージ４０の製造方法は、更に、ウェハ１を含む基礎構造物３０を切断する工程の後で、外部接続端子１１の端面１１ａに端子用ピン４３を接続する工程を備えている。
図２２は、電子部品パッケージ４０の更に他の形態を示す斜視図である。図２２に示した電子部品パッケージ４０は、図２１に示した形態に加えて、更に、外部接続端子１１と端子用ピン４３との接続部分を覆う保護層４４を備えている。保護層４４は、例えば樹脂によって形成される。保護層４４は、外部接続端子１１と端子用ピン４３との接続部分を補強する。
以上説明したように、本実施の形態に係る電子部品パッケージの製造方法では、まずウェハ１を作製する。ウェハ１は、上面１０ａを有する基板１０と、基板１０の上面１０ａ上に設けられた、複数の電子部品パッケージ４０に対応した複数組の外部接続端子１１とを有している。また、ウェハ１は、それぞれ後に互いに分離されることによって電子部品パッケージ４０における基体４１となる複数の基体予定部２を含んでいる。本実施の形態では、次に、ウェハ１における各基体予定部２にそれぞれ少なくとも１つの電子部品チップ３を接合して、基礎構造物３０を作製する。次に、各基体予定部２が互いに分離されて複数の基体４１が形成されるようにウェハ１を含む基礎構造物３０を切断して、複数の電子部品パッケージ４０を製造する。これにより、本実施の形態によれば、電子部品パッケージ４０を低コストで短時間に大量生産することが可能になる。
また、本実施の形態では、ウェハ１を作製する工程において、基板１０の上面１０ａ上に、めっき法を用いて複数組の外部接続端子１１を形成する。そのため、本実施の形態によれば、複数組の外部接続端子１１を微細に且つ精度よく形成することが可能になる。
また、本実施の形態に係るウェハ１は、回路素子を含んでいない。従って、電子部品パッケージ４０の仕様の変更が生じても、ウェハ１については、全く変更が必要ないか、外部接続端子１１の数や配置に変更が必要であっても、これらを容易に変更することができる。特に本実施の形態では、めっき法を用いて複数組の外部接続端子１１を形成するため、外部接続端子１１の数や配置を容易に変更することができる。また、本実施の形態によれば、ウェハ１における各基体予定部２に配置するチップ３を変えることで、電子部品パッケージ４０の仕様を容易に変えることができる。これらのことから、本実施の形態によれば、電子部品パッケージ４０の仕様の変更に対して柔軟且つ迅速に対応することが可能である。
また、本実施の形態では、ウェハ１における各基体予定部２に複数のチップ３を配置し、これらをチップ間接続部２２によって接続することにより、マルチチップモジュールとしての電子部品パッケージ４０を、低コストで短時間に大量生産することが可能になる。
なお、本実施の形態において、各基体予定部２に複数のチップ３を配置し、これらを接続する場合における複数のチップ３の組み合わせは任意である。各基体予定部２に配置する複数のチップ３の組み合わせとしては、例えば、Ｃ−ＭＯＳ集積回路素子、高速Ｃ−ＭＯＳ集積回路素子、高耐圧Ｃ−ＭＯＳ集積回路素子、バイポーラ集積回路素子、高速バイポーラ集積回路素子、高耐圧バイポーラ集積回路素子のうちの同じ種類または異なる種類の２つ以上の回路素子の組み合わせがある。また、各基体予定部２に、複数のチップ３として、フラッシュメモリ、ＳＲＡＭ、ＤＲＡＭ、ＰＲＯＭ等のメモリ素子を複数個配置してもよい。これにより、記憶容量の大きなメモリ素子として機能する電子部品パッケージ４０を製造することができる。また、各基体予定部２に、ＭＥＭＳによって構成されたセンサまたはアクチェエータと、これを駆動するドライバ回路素子とを配置してもよい。
なお、本実施の形態において、めっき法によって形成される端子用接続部２１とチップ間接続部２２の少なくとも一方の代わりに、ボンディングワイヤーや、ウェハ１の基板１０上に形成した導体層を用いて配線を行ってもよい。しかし、ボンディングワイヤーや基板１０上に形成した導体層を用いて配線を行う場合よりも、めっき法によって形成される端子用接続部２１とチップ間接続部２２を用いて配線を行う方が高密度の配線が可能になり、電子部品パッケージ４０の小型化が容易になる。
また、端子用接続部２１およびチップ間接続部２２を、めっき法によって形成する代わりに、半田を用いて形成してもよい。この場合には、例えば、ステンレス等よりなる薄い金属板を打ち抜いて、端子用接続部２１およびチップ間接続部２２を形成すべき位置に開口部が形成されたマスクを作製し、このマスクを、開口部１４ａが形成された絶縁層１４の上に配置し、その上から、開口部１４ａおよびマスクの開口部内に溶融した半田を流し込むことによって、端子用接続部２１およびチップ間接続部２２を形成することができる。この方法によれば、簡単に端子用接続部２１およびチップ間接続部２２を形成することができる。
また、本実施の形態では、外部接続端子１１の上面は、チップ３の電極３ａの上面と同じ高さまたはほぼ同じ高さに配置される。従って、本実施の形態によれば、チップ３と外部接続端子１１とを、端子用接続部２１を介して容易に接続することが可能になると共に、端子用接続部２１を精度よく形成することが可能になる。
また、本実施の形態では、外部接続端子１１は、積層された第１のめっき層１１Ａと第２のめっき層１１Ｂとを含んでいる。そのため、本実施の形態では、外部接続端子１１の厚みを比較的大きくすることができる。これにより、基体４１の側面４１ａにおいて露出する外部接続端子１１の端面１１ａの面積を大きくすることができる。その結果、本実施の形態によれば、外部接続端子１１と外部回路との電気的接続の信頼性を高めることができる。
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。本実施の形態に係る電子部品パッケージの製造方法の概略は、図１ないし図４を参照して説明した第１の実施の形態に係る電子部品パッケージの製造方法の概略と同様である。本実施の形態では、特にウェハ１を作製する工程が第１の実施の形態とは異なっている。以下、図２３ないし図３０を参照して、本実施の形態に係る電子部品パッケージの製造方法について詳しく説明する。図２３は、本実施の形態における基板の一部を示す断面図である。図２４ないし図２９は、本実施の形態に係る電子部品パッケージの製造方法における各工程で作製される積層体の一部を示す断面図である。図３０は、図２９に示した工程に続く工程において作製される電子部品パッケージを示す断面図である。
本実施の形態に係る電子部品パッケージの製造方法では、始めに、図２３に示した基板５０を作製する。基板５０は、上面５０ａを有する板状をなしている。上面５０ａは、後に複数のチップ接合用導体層１２が配置される複数の凹部５０ｂを有している。この凹部５０ｂは、例えば、当初は平坦な基板５０の上面を部分的にエッチングすることによって形成することができる。例えば、基板５０の材料がシリコンの場合には、エッチング液としてＫＯＨを用いたウェットエッチングによって凹部５０ｂを形成することができる。凹部５０ｂの深さは、例えば３０〜３００μｍの範囲内である。
図２４は、次の工程を示す。この工程では、まず、基板５０の上面５０ａの全体を覆うように、例えばスパッタ法によって、めっき用のシード層５を形成する。シード層５の厚みおよび材料は、第１の実施の形態と同様である。
次に、めっき法、例えばフレームめっき法によって、シード層５の上に、複数の外部接続端子１１を構成する複数の端子用めっき層１１Ｃと、複数のチップ接合用導体層１２を構成する複数のチップ接合用めっき層１２Ａとを形成する。端子用めっき層１１Ｃは、基板５０の上面５０ａのうち、凹部５０ｂ以外の部分における上方に配置される。チップ接合用めっき層１２Ａは、凹部５０ｂ内に配置される。めっき層１１Ｃ，１２Ａの厚みは、例えば３０〜５００μｍの範囲内である。めっき層１１Ｃ，１２Ａの材料としては、例えば、Ｃｕ、Ｎｉ、Ｆｅ、Ｒｕ、Ｃｒまたはこれらを含む合金や、ＮｉＦｅ、ＣｏＮｉＦｅを用いることができる。
次に、めっき層１１Ｃ，１２Ａをマスクとして、シード層５のうち、めっき層１１Ｃ，１２Ａの下に存在する部分以外の部分をエッチングによって除去する。これにより、端子用めっき層１１Ｃおよびその下に残ったシード層５によって外部接続端子１１が形成され、チップ接合用めっき層１２Ａおよびその下に残ったシード層５によってチップ接合用導体層１２が形成される。このようにして、ウェハ１が作製される。
外部接続端子１１の上面とチップ接合用導体層１２の上面との間には、外部接続端子１１の上面の方が上方に配置されるように段差が形成されている。この段差は、後にチップ接合用導体層１２の上に配置されるチップ３の厚みと等しいか、ほぼ等しいことが好ましい。
図２５は、次の工程を示す。この工程では、各基体予定部２におけるチップ接合用導体層１２の上にそれぞれ少なくとも１つのチップ３を接合する。各チップ３は、上面と、下面と、上面に配置された複数の電極３ａとを有している。各チップ３は、下面がチップ接合用導体層１２に接合されるように配置される。電極３ａの上面は、外部接続端子１１の上面と同じ高さまたはほぼ同じ高さに配置される。
図２６は、次の工程を示す。この工程では、第１の実施の形態と同様に、絶縁層１３，１４を形成する。絶縁層１４の上面は平坦化される。
図２７は、次の工程を示す。この工程では、第１の実施の形態と同様に、絶縁層１４に、外部接続端子１１および電極３ａを露出させるための複数の開口部（ビアホール）１４ａを形成する。
図２８は、次の工程を示す。この工程では、第１の実施の形態と同様に、めっき法、例えばフレームめっき法によって、複数の端子用接続部２１と複数のチップ間接続部２２とを同時に形成する。端子用接続部２１とチップ間接続部２２を形成する際には、同時に、１つのチップ３における異なる電極同士を接続する接続部や、異なる外部接続端子１１同士を接続する接続部を形成してもよい。
図２９は、次の工程を示す。この工程では、第１の実施の形態と同様に、端子用接続部２１およびチップ間接続部２２を覆うように第１の封止層２５Ａを形成し、次に、第１の封止層２５Ａを覆うように第２の封止層２５Ｂを形成する。第１の封止層２５Ａおよび第２の封止層２５Ｂによって、チップ３を封止する封止部材２５が構成される。図２９には、基体予定部２毎に別個の封止部材２５を形成した例を示している。しかし、全ての基体予定部２における全てのチップ３を封止する１つの封止部材２５を形成してもよい。
このようにして基礎構造物３０が作製される。ここまでの一連の工程は、本実施の形態に係る電子部品パッケージ用基礎構造物の製造方法に相当する。基礎構造物３０は、ウェハ１、複数のチップ３、複数の端子用接続部２１、複数のチップ間接続部２２および複数の封止部材２５を備えている。
図３０は、次の工程を示す。この工程では、各基体予定部２が互いに分離されて複数の基体４１が形成されるように、ウェハ１を含む基礎構造物３０を切断する。これにより、それぞれ基体４１と少なくとも１つのチップ３とを備えた複数の電子部品パッケージ４０が形成される。基体４１は、複数の外部接続端子１１と、１つのチップ接合用導体層１２と、これらを保持する保持部５１とを有している。保持部５１は、基板５０が切断されて形成されたものである。電子部品パッケージ４０は、更に、複数の端子用接続部２１と、封止部材２５とを備えている。電子部品パッケージ４０は、複数のチップ３を備えている場合には、更に、少なくとも１つのチップ間接続部２２を備えていてもよい。
本実施の形態における電子部品パッケージ４０の形態は、第１の実施の形態と同様に、図１９ないし図２２に示した形態のいずれでもよい。
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、端子用接続部２１は、チップ３における複数の電極３ａと１つ以上の外部接続端子１１とを接続するものであってもよいし、チップ３における１つ以上の電極３ａと複数の外部接続端子１１とを接続するものであってもよい。また、チップ間接続部２２は、複数のチップ３における３つ以上の電極３ａを接続するものであってもよい。
また、各実施の形態では、基体４１の４つの側面４１ａのうちの２つにおいてそれぞれ複数の外部接続端子１１の端面１１ａが露出するように複数の外部接続端子１１が配置された例を示している。しかし、本発明では、基体４１の４つの側面４１ａのうちの１つ、３つまたは４つにおいて、それぞれ複数の外部接続端子１１の端面１１ａが露出するように複数の外部接続端子１１が配置されてもよい。
本発明の第１の実施の形態における電子部品パッケージ用ウェハを示す説明図である。 本発明の第１の実施の形態に係る電子部品パッケージの製造方法を説明するための説明図である。 本発明の第１の実施の形態における電子部品パッケージ用基礎構造物を示す説明図である。 本発明の第１の実施の形態に係る電子部品パッケージの製造方法を説明するための説明図である。 本発明の第１の実施の形態に係る電子部品パッケージの製造方法における一工程で作製される積層体の一部を示す平面図である。 図５に示した工程に続く工程における積層体の一部を示す平面図である。 図６に示した工程に続く工程における積層体の一部を示す平面図である。 図７に示した工程に続く工程における積層体の一部を示す平面図である。 図８に示した工程に続く工程における積層体の一部を示す平面図である。 図９に示した工程に続く工程において作製される電子部品パッケージを示す平面図である。 本発明の第１の実施の形態に係る電子部品パッケージの製造方法における一工程で作製される積層体の一部を示す断面図である。 図１１に示した工程に続く工程における積層体の一部を示す断面図である。 図１２に示した工程に続く工程における積層体の一部を示す断面図である。 図１３に示した工程に続く工程における積層体の一部を示す断面図である。 図１４に示した工程に続く工程における積層体の一部を示す断面図である。 図１５に示した工程に続く工程における積層体の一部を示す断面図である。 図１６に示した工程に続く工程における積層体の一部を示す断面図である。 図１７に示した工程に続く工程において作製される電子部品パッケージを示す断面図である。 本発明の第１の実施の形態における電子部品パッケージを示す斜視図である。 本発明の第１の実施の形態における電子部品パッケージの一部を示す斜視図である。 本発明の第１の実施の形態における電子部品パッケージの他の形態を示す斜視図である。 本発明の第１の実施の形態における電子部品パッケージの更に他の形態を示す斜視図である。 本発明の第２の実施の形態における基板の一部を示す断面図である。 本発明の第２の実施の形態に係る電子部品パッケージの製造方法における一工程で作製される積層体の一部を示す断面図である。 図２４に示した工程に続く工程における積層体の一部を示す断面図である。 図２５に示した工程に続く工程における積層体の一部を示す断面図である。 図２６に示した工程に続く工程における積層体の一部を示す断面図である。 図２７に示した工程に続く工程における積層体の一部を示す断面図である。 図２８に示した工程に続く工程における積層体の一部を示す断面図である。 図２９に示した工程に続く工程において作製される電子部品パッケージを示す断面図である。
符号の説明
１…電子部品パッケージ用ウェハ、２…基体予定部、３…電子部品チップ、１０…基板、１１…外部接続端子、１２…チップ接合用導体層、２１…端子用接続部、２２…チップ間接続部、２５…封止部材、３０…電子部品パッケージ用基礎構造物、４０…電子部品パッケージ。

Claims (23)

  1. 複数の外部接続端子を有する基体と、前記基体に接合され且つ前記複数の外部接続端子の少なくとも１つに電気的に接続された少なくとも１つの電子部品チップとを備えた電子部品パッケージを製造する方法であって、
    上面を有する基板と、前記基板の上面上に設けられた、複数の電子部品パッケージに対応した複数組の外部接続端子とを有し、それぞれ後に互いに分離されることによって基体となる複数の基体予定部を含むウェハを作製する工程と、
    前記ウェハにおける各基体予定部にそれぞれ少なくとも１つの電子部品チップを接合する工程と、
    前記基体予定部に電子部品チップを接合する工程の後で、各基体予定部が互いに分離されて複数の基体が形成されるように、前記ウェハを切断する工程とを備え、
    前記ウェハを作製する工程は、前記基板の上面上に、めっき法を用いて前記複数組の外部接続端子を形成する工程を含むことを特徴とする電子部品パッケージの製造方法。
  2. 前記ウェハは、更に、前記基板の上面上に設けられ、各々に前記少なくとも１つの電子部品チップが接合される複数のチップ接合用導体層を有することを特徴とする請求項１記載の電子部品パッケージの製造方法。
  3. 前記複数組の外部接続端子を形成する工程は、めっき法によって、それぞれ外部接続端子の一部となる複数の第１のめっき層を形成する工程と、めっき法によって、それぞれ前記複数の第１のめっき層の上に配置されるように前記複数の第２のめっき層を形成する工程とを含み、
    前記複数の第１のめっき層を形成する工程は、同時に、前記複数のチップ接合用導体層を構成する複数のチップ接合用めっき層を形成することを特徴とする請求項２記載の電子部品パッケージの製造方法。
  4. 前記基板の上面は、前記複数のチップ接合用導体層が配置される複数の凹部を有し、
    前記複数組の外部接続端子を形成する工程は、同時に、前記複数の凹部内に配置されるように前記複数のチップ接合用導体層を形成することを特徴とする請求項２記載の電子部品パッケージの製造方法。
  5. 前記電子部品チップは複数の電極を有し、前記電子部品パッケージは、それぞれ少なくとも１つの前記電極と少なくとも１つの前記外部接続端子とを電気的に接続する複数の端子用接続部を備え、
    電子部品パッケージの製造方法は、更に、前記基体予定部に電子部品チップを接合する工程と前記ウェハを切断する工程との間において前記端子用接続部を形成する工程を備えたことを特徴とする請求項１記載の電子部品パッケージの製造方法。
  6. 前記端子用接続部を形成する工程は、前記ウェハおよび電子部品チップを覆い、平坦化された上面を有する絶縁層を形成する工程と、前記絶縁層に、前記外部接続端子および電極を露出させるための複数の開口部を形成する工程と、その一部が前記開口部に挿入されるように、めっき法によって前記端子用接続部を形成する工程とを含むことを特徴とする請求項５記載の電子部品パッケージの製造方法。
  7. 前記電子部品パッケージは、複数の前記電子部品チップを備え、更に、前記複数の電子部品チップの電極同士を電気的に接続する少なくとも１つのチップ間接続部を備え、
    前記チップ間接続部は、前記端子用接続部が形成される際に同時に形成されることを特徴とする請求項５記載の電子部品パッケージの製造方法。
  8. 更に、前記基体予定部に電子部品チップを接合する工程と前記ウェハを切断する工程との間において、前記電子部品チップを封止する封止部材を形成する工程を備えたことを特徴とする請求項１記載の電子部品パッケージの製造方法。
  9. 前記基体は側面を有し、前記側面において前記複数の外部接続端子の端面が露出していることを特徴とする請求項１記載の電子部品パッケージの製造方法。
  10. 電子部品パッケージは、更に、前記基体の側面に配置され、それぞれ外部接続端子の端面に接続された複数の端子用めっき膜を備え、
    電子部品パッケージの製造方法は、更に、前記ウェハを切断する工程の後で、前記複数の端子用めっき膜を形成する工程を備えたことを特徴とする請求項９記載の電子部品パッケージの製造方法。
  11. 電子部品パッケージは、更に、それぞれ外部接続端子に接続された複数の端子用ピンを備え、
    電子部品パッケージの製造方法は、更に、前記ウェハを切断する工程の後で、前記外部接続端子の端面に前記端子用ピンを接続する工程を備えたことを特徴とする請求項９記載の電子部品パッケージの製造方法。
  12. それぞれ、複数の外部接続端子を有する基体と、前記基体に接合され且つ前記複数の外部接続端子の少なくとも１つに電気的に接続された少なくとも１つの電子部品チップとを備えた複数の電子部品パッケージを製造するために用いられ、上面を有する基板と、前記基板の上面上に設けられた、複数の電子部品パッケージに対応した複数組の外部接続端子とを有し、それぞれ後に少なくとも１つの電子部品チップが接合されると共に互いに分離されることによって前記基体となる複数の基体予定部を含む電子部品パッケージ用ウェハを製造する方法であって、
    前記基板を作製する工程と、
    前記基板の上面上に、めっき法を用いて前記複数組の外部接続端子を形成する工程と
    を備えたことを特徴とする電子部品パッケージ用ウェハの製造方法。
  13. 前記電子部品パッケージ用ウェハは、更に、前記基板の上面上に設けられ、各々に前記少なくとも１つの電子部品チップが接合される複数のチップ接合用導体層を有することを特徴とする請求項１２記載の電子部品パッケージ用ウェハの製造方法。
  14. 前記複数組の外部接続端子を形成する工程は、めっき法によって、それぞれ外部接続端子の一部となる複数の第１のめっき層を形成する工程と、めっき法によって、それぞれ前記複数の第１のめっき層の上に配置されるように前記複数の第２のめっき層を形成する工程とを含み、
    前記複数の第１のめっき層を形成する工程は、同時に、前記複数のチップ接合用導体層を構成する複数のチップ接合用めっき層を形成することを特徴とする請求項１３記載の電子部品パッケージ用ウェハの製造方法。
  15. 前記基板の上面は、前記複数のチップ接合用導体層が配置される複数の凹部を有し、
    前記複数組の外部接続端子を形成する工程は、同時に、前記複数の凹部内に配置されるように前記複数のチップ接合用導体層を形成することを特徴とする請求項１３記載の電子部品パッケージ用ウェハの製造方法。
  16. それぞれ、複数の外部接続端子を有する基体と、前記基体に接合され且つ前記複数の外部接続端子の少なくとも１つに電気的に接続された少なくとも１つの電子部品チップとを備えた複数の電子部品パッケージを製造するために用いられる電子部品パッケージ用基礎構造物の製造方法であって、
    前記電子部品パッケージ用基礎構造物は、上面を有する基板と、基板の上面上に設けられた、複数の電子部品パッケージに対応した複数組の外部接続端子とを有し、それぞれ後に互いに分離されることによって基体となる複数の基体予定部を含むウェハと、前記ウェハにおける前記複数の基体予定部に接合された複数の電子部品チップとを備え、
    電子部品パッケージ用基礎構造物の製造方法は、
    前記ウェハを作製する工程と、
    前記ウェハにおける各基体予定部にそれぞれ少なくとも１つの電子部品チップを接合する工程とを備え、
    前記ウェハを作製する工程は、前記基板の上面上に、めっき法を用いて前記複数組の外部接続端子を形成する工程を含むことを特徴とする電子部品パッケージ用基礎構造物の製造方法。
  17. 前記ウェハは、更に、前記基板の上面上に設けられ、各々に前記少なくとも１つの電子部品チップが接合される複数のチップ接合用導体層を有することを特徴とする請求項１６記載の電子部品パッケージ用基礎構造物の製造方法。
  18. 前記複数組の外部接続端子を形成する工程は、めっき法によって、それぞれ外部接続端子の一部となる複数の第１のめっき層を形成する工程と、めっき法によって、それぞれ前記複数の第１のめっき層の上に配置されるように前記複数の第２のめっき層を形成する工程とを含み、
    前記複数の第１のめっき層を形成する工程は、同時に、前記複数のチップ接合用導体層を構成する複数のチップ接合用めっき層を形成することを特徴とする請求項１７記載の電子部品パッケージ用基礎構造物の製造方法。
  19. 前記基板の上面は、前記複数のチップ接合用導体層が配置される複数の凹部を有し、
    前記複数組の外部接続端子を形成する工程は、同時に、前記複数の凹部内に配置されるように前記複数のチップ接合用導体層を形成することを特徴とする請求項１７記載の電子部品パッケージ用基礎構造物の製造方法。
  20. 前記電子部品チップは複数の電極を有し、前記電子部品パッケージは、それぞれ少なくとも１つの前記電極と少なくとも１つの前記外部接続端子とを電気的に接続する複数の端子用接続部を備え、
    電子部品パッケージ用基礎構造物の製造方法は、更に、前記基体予定部に電子部品チップを接合する工程の後で前記端子用接続部を形成する工程を備えたことを特徴とする請求項１６記載の電子部品パッケージ用基礎構造物の製造方法。
  21. 前記端子用接続部を形成する工程は、前記ウェハおよび電子部品チップを覆い、平坦化された上面を有する絶縁層を形成する工程と、前記絶縁層に、前記外部接続端子および電極を露出させるための複数の開口部を形成する工程と、その一部が前記開口部に挿入されるように、めっき法によって前記端子用接続部を形成する工程とを含むことを特徴とする請求項２０記載の電子部品パッケージ用基礎構造物の製造方法。
  22. 前記電子部品パッケージは、複数の前記電子部品チップを備え、更に、前記複数の電子部品チップの電極同士を電気的に接続する少なくとも１つのチップ間接続部を備え、
    前記チップ間接続部は、前記端子用接続部が形成される際に同時に形成されることを特徴とする請求項２０記載の電子部品パッケージ用基礎構造物の製造方法。
  23. 更に、前記基体予定部に電子部品チップを接合する工程の後で前記電子部品チップを封止する封止部材を形成する工程を備えたことを特徴とする請求項１６記載の電子部品パッケージ用基礎構造物の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9504162B2 (en) * 2011-05-20 2016-11-22 Pepex Biomedical, Inc. Manufacturing electrochemical sensor modules
US8552534B2 (en) 2011-11-01 2013-10-08 Headway Technologies, Inc. Laminated semiconductor substrate, semiconductor substrate, laminated chip package and method of manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094006A (ja) * 1999-09-22 2001-04-06 Hitachi Cable Ltd 半導体素子搭載用基板及び半導体装置
JP2001110829A (ja) * 1999-10-14 2001-04-20 Rohm Co Ltd 半導体装置およびその製造方法
JP2001257310A (ja) * 2000-03-09 2001-09-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法およびその試験方法
JP2006245226A (ja) * 2005-03-02 2006-09-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006339595A (ja) * 2005-06-06 2006-12-14 Rohm Co Ltd 半導体装置
JP2008218926A (ja) * 2007-03-07 2008-09-18 Spansion Llc 半導体装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3489952A (en) * 1967-05-15 1970-01-13 Singer Co Encapsulated microelectronic devices
WO1995026047A1 (en) * 1994-03-18 1995-09-28 Hitachi Chemical Company, Ltd. Semiconductor package manufacturing method and semiconductor package
KR0179920B1 (ko) * 1996-05-17 1999-03-20 문정환 칩 사이즈 패키지의 제조방법
US5899705A (en) * 1997-11-20 1999-05-04 Akram; Salman Stacked leads-over chip multi-chip module
JP2001035993A (ja) 1999-07-19 2001-02-09 Sony Corp マルチチップモジュールおよびその製造方法
JP2001244403A (ja) 2000-02-29 2001-09-07 Seiko Epson Corp 半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094006A (ja) * 1999-09-22 2001-04-06 Hitachi Cable Ltd 半導体素子搭載用基板及び半導体装置
JP2001110829A (ja) * 1999-10-14 2001-04-20 Rohm Co Ltd 半導体装置およびその製造方法
JP2001257310A (ja) * 2000-03-09 2001-09-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法およびその試験方法
JP2006245226A (ja) * 2005-03-02 2006-09-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006339595A (ja) * 2005-06-06 2006-12-14 Rohm Co Ltd 半導体装置
JP2008218926A (ja) * 2007-03-07 2008-09-18 Spansion Llc 半導体装置及びその製造方法

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