JP5389752B2 - 電子部品パッケージの製造方法 - Google Patents

電子部品パッケージの製造方法 Download PDF

Info

Publication number
JP5389752B2
JP5389752B2 JP2010164827A JP2010164827A JP5389752B2 JP 5389752 B2 JP5389752 B2 JP 5389752B2 JP 2010164827 A JP2010164827 A JP 2010164827A JP 2010164827 A JP2010164827 A JP 2010164827A JP 5389752 B2 JP5389752 B2 JP 5389752B2
Authority
JP
Japan
Prior art keywords
electronic component
chip
wafer
base
external connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010164827A
Other languages
English (en)
Other versions
JP2010232705A (ja
Inventor
芳高 佐々木
達司 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SAE Magnetics HK Ltd
Original Assignee
SAE Magnetics HK Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SAE Magnetics HK Ltd filed Critical SAE Magnetics HK Ltd
Publication of JP2010232705A publication Critical patent/JP2010232705A/ja
Application granted granted Critical
Publication of JP5389752B2 publication Critical patent/JP5389752B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、１以上のチップと複数の外部接続端子とを含む電子部品パッケージの製造方法、ならびに電子部品パッケージの製造に用いられるウェハおよび基礎構造物（substructure）に関する。
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。
高集積化された電子部品としては、システムＬＳＩ（大規模集積回路）と、マルチチップモジュールが知られている。システムＬＳＩは、多様な電子回路の機能が組み込まれた１つのＩＣ（集積回路）である。一方、マルチチップモジュールは、複数のチップを、配線基板等を用いて一体化してなるモジュールである。
システムＬＳＩは、集積密度を高くできると共に、配線を極力少なくできるという利点を有している。一方、マルチチップモジュールは、互いに異なる機能を有する複数のチップを一体化することによって、所望の機能を有する１つのモジュールを容易に実現できるという利点を有している。
以下、システムＬＳＩやマルチチップモジュール等の、１以上のチップと複数の外部接続端子とを含む電子部品パッケージの従来の製造方法について説明する。電子部品パッケージの従来の一般的な製造方法では、１個の電子部品パッケージのために用意された配線基板等の基体の上に１以上のチップが実装され、チップの端子と外部接続端子とが接続され、このチップの端子と外部接続端子との接続部分が封止される。チップの端子と外部接続端子との接続は、例えばワイヤーボンディングやフリップチップ法を用いて行われる。フリップチップ法を用いる場合には、チップの端子と外部接続端子とは、配線基板内の配線を介して接続される。また、マルチチップモジュールにおけるチップ間の配線も、例えばワイヤーボンディングやフリップチップ法を用いて行われる。
特許文献１には、チップに接続されたボンディングパッドと外部接続端子であるリードとをワイヤーボンディングによって接続したマルチチップモジュールが記載されている。また、特許文献１には、チップ間配線とボンディングパッドを、配線形成プロセスを用いて形成する技術が記載されている。特許文献１において、配線形成プロセスは、例えば、成膜工程、リソグラフィ工程およびエッチング工程を有している。
特許文献２には、マルチチップモジュールにおいて、チップ間の配線と外部接続用のバッドをウェハプロセスによって形成する技術が記載されている。特許文献２において、ウェハプロセスは、絶縁層形成、ビアホール形成、プラグ金属の埋め込み、平坦化、スパッタ法による成膜、フォトリソグラフィ技術による配線パターンの形成という一連の工程を含んでいる。
また、特許文献３には、以下のようなチップサイズ半導体パッケージの製造方法が記載されている。この製造方法では、まず、各々が表面に複数のパッドを有し、分離線によって区画形成された複数の半導体チップが形成されたウェハの上面にリードフレームを接着する。次に、リードフレームのリードと半導体チップのパッドとをワイヤーボンディングによって接続する。次に、リードの基端側上面を露出させて、ウェハの上下面をモールディングする。次に、露出された各リードの基端側上面に電導性金属をめっきする。次に、ウェハおよびリードフレームを切断して、半導体パッケージを完成させる。
特開２００１−３５９９３号公報 特開２００１−２４４４０３号公報 特開平１０−５０９２０号公報
電子部品パッケージの従来の一般的な製造方法では、基体上への１以上のチップの実装、チップの端子と外部接続端子との接続、チップの端子と外部接続端子との接続部分の封止といった一連の工程が、電子部品パッケージ毎に行われていた。この一般的な製造方法では、電子部品パッケージを、低コストで短時間に大量生産することが難しいという問題点があった。
特許文献３に記載されたチップサイズ半導体パッケージの製造方法では、チップサイズ半導体パッケージを低コストで大量生産することが可能になる。しかしながら、この製造方法では、半導体チップの仕様を変更する際には、複数の半導体チップを含むウェハの設計から始めなければならない。そのため、この製造方法では、仕様の変更に対して柔軟且つ迅速に対応することが難しいという問題点がある。また、この製造方法では、マルチチップモジュールを製造することはできないという問題点がある。
本発明はかかる問題点に鑑みてなされたもので、その目的は、電子部品パッケージを低コストで短時間に大量生産することが可能であると共に、仕様の変更に対して柔軟且つ迅速に対応することが可能な電子部品パッケージの製造方法を提供することにある。
本発明の電子部品パッケージの製造方法によって製造される電子部品パッケージは、複数の外部接続端子を有する基体と、基体に接合され且つ複数の外部接続端子の少なくとも１つに電気的に接続された少なくとも１つの電子部品チップとを備えている。
本発明の電子部品パッケージの製造方法は、複数の電子部品パッケージに対応した複数組の外部接続端子と、複数組の外部接続端子を保持する保持部とを有し、それぞれ後に互いに分離されることによって基体となる複数の基体予定部を含むウェハを作製する工程と、ウェハにおける各基体予定部にそれぞれ少なくとも１つの電子部品チップを接合する工程と、基体予定部に電子部品チップを接合する工程の後で、各基体予定部が互いに分離されて複数の基体が形成されるように、ウェハを切断する工程とを備えている。ウェハは、上面と下面を有し、基体は、ウェハの上面および下面に対応する上面および下面と、この上面と下面を連結する側面とを有し、この側面において複数の外部接続端子が露出している。
本発明の電子部品パッケージの製造方法において、ウェハは、更に、複数の基体予定部にそれぞれ配置され、各々に少なくとも１つの電子部品チップが接合される複数のチップ接合用導体層を有していてもよい。
また、本発明の電子部品パッケージの製造方法において、ウェハは、更に、複数組の外部接続端子に接続され且つ少なくとも１つの電子部品チップが電気的に接続される複数組の端子用導体層を有していてもよい。
また、本発明の電子部品パッケージの製造方法において、ウェハは、更に、複数組の外部接続端子に接続され且つ少なくとも１つの電子部品チップが電気的に接続される複数組の端子用導体層と、複数の基体予定部にそれぞれ配置され、各々に少なくとも１つの電子部品チップが接合される複数のチップ接合用導体層とを有していてもよい。
また、本発明の電子部品パッケージの製造方法において、電子部品チップは複数の電極を有し、電子部品パッケージは、それぞれ少なくとも１つの電極と少なくとも１つの外部接続端子とを接続する複数の端子用接続部を備えていてもよい。この場合、電子部品パッケージの製造方法は、更に、基体予定部に電子部品チップを接合する工程とウェハを切断する工程との間において端子用接続部を形成する工程を備える。
また、各基体予定部は上面を有し、この上面は、少なくとも１つの電子部品チップが接合されるチップ接合面と、端子用接続部が接続される外部接続端子における接続面とを含み、接続面はチップ接合面よりも上方に配置されていてもよい。
また、端子用接続部を形成する工程は、ウェハおよび電子部品チップを覆い、平坦化された上面を有する絶縁層を形成する工程と、絶縁層に、外部接続端子および電極を露出させるための複数の開口部を形成する工程と、その一部が開口部に挿入されるように、めっき法によって端子用接続部を形成する工程とを含んでいてもよい。
また、電子部品パッケージは、複数の電子部品チップを備え、更に、複数の電子部品チップの電極同士を電気的に接続する少なくとも１つのチップ間接続部を備え、チップ間接続部は、端子用接続部が形成される際に同時に形成されてもよい。
また、本発明の電子部品パッケージの製造方法は、更に、基体予定部に電子部品チップを接合する工程とウェハを切断する工程との間において、電子部品チップを封止する封止部材を形成する工程を備えていてもよい。
また、本発明の電子部品パッケージの製造方法において、基体の側面において複数の外部接続端子の端面が露出していてもよい。この場合、電子部品パッケージは、更に、それぞれ各外部接続端子に接続された複数の端子用ピンを備え、電子部品パッケージの製造方法は、更に、ウェハを切断する工程の後で、外部接続端子の端面に端子用ピンを接続する工程を備えていてもよい。
また、本発明の電子部品パッケージの製造方法は、更に、複数の外部接続端子の各々における一部が基体の側面から突出するように、基体の側面を形成する工程を備えていてもよい。
また、本発明の電子部品パッケージの製造方法において、保持部は、基体予定部に配置された基体構成部と、基体構成部を構成する材料とは異なる材料によって構成され、基体予定部の周囲に配置された除去予定部とを有し、各外部接続端子は、基体構成部と除去予定部とにまたがって配置されていてもよい。この場合、基体の側面を形成する工程は、除去予定部を除去する工程を含んでいてもよい。
本発明の電子部品パッケージの製造方法では、複数組の外部接続端子と、複数組の外部接続端子を保持する保持部とを有し、それぞれ後に互いに分離されることによって電子部品パッケージの基体となる複数の基体予定部を含むウェハを作製し、このウェハにおける各基体予定部にそれぞれ少なくとも１つの電子部品チップを接合し、その後、各基体予定部が互いに分離されて複数の基体が形成されるように、ウェハを切断する。本発明の電子部品パッケージの製造方法によれば、電子部品パッケージを低コストで短時間に大量生産することが可能になると共に、仕様の変更に対して柔軟且つ迅速に対応することが可能になるという効果を奏する。
また、本発明の電子部品パッケージの製造方法において、ウェハは、更に、複数組の外部接続端子に接続され且つ少なくとも１つの電子部品チップが電気的に接続される複数組の端子用導体層を有していてもよい。この場合には、外部接続端子と電子部品チップとの電気的な接続を精度よく行うことが可能になるという効果を奏する。
また、本発明の電子部品パッケージの製造方法において、各基体予定部は上面を有し、この上面は、少なくとも１つの電子部品チップが接合されるチップ接合面と、端子用接続部が接続される外部接続端子における接続面とを含み、接続面はチップ接合面よりも上方に配置されていてもよい。この場合には、チップ接合面に接合された電子部品チップと外部接続端子とを、端子用接続部を介して容易に接続することが可能になるという効果を奏する。
また、本発明の電子部品パッケージの製造方法において、保持部は、基体予定部に配置された基体構成部と、基体構成部を構成する材料とは異なる材料によって構成され、基体予定部の周囲に配置された除去予定部とを有し、各外部接続端子は、基体構成部と除去予定部とにまたがって配置され、基体の側面を形成する工程は、除去予定部を除去する工程を含んでいてもよい。この場合には、複数の外部接続端子の各々における一部が基体の側面から突出した構造の電子部品パッケージを容易に製造することが可能になるという効果を奏する。
本発明の第１の実施の形態に係る電子部品パッケージ用ウェハを示す説明図である。 本発明の第１の実施の形態に係る電子部品パッケージの製造方法を説明するための説明図である。 本発明の第１の実施の形態に係る電子部品パッケージ用基礎構造物を示す説明図である。 本発明の第１の実施の形態に係る電子部品パッケージの製造方法を説明するための説明図である。 本発明の第１の実施の形態において用いられるリードフレームの一部を示す平面図である。 本発明の第１の実施の形態に係る電子部品パッケージ用ウェハの一部を示す平面図である。 図６に示した電子部品パッケージ用ウェハの一部を示す断面図である。 本発明の第１の実施の形態における電子部品パッケージの製造過程で作製される積層体の一部を示す平面図である。 図８に示した積層体の一部を示す断面図である。 図９に示した工程に続く工程における積層体の一部を示す断面図である。 図１０に示した工程に続く工程における積層体の一部を示す断面図である。 図１１に示した工程に続く工程における積層体の一部を示す断面図である。 図１２に示した工程に続く工程における積層体の一部を示す断面図である。 図１３に示した積層体の一部を示す平面図である。 図１３に示した工程に続く工程における積層体の一部を示す断面図である。 図１５に示した積層体の一部を示す平面図である。 図１５に示した工程に続く工程における積層体の一部を示す断面図である。 本発明の第１の実施の形態における電子部品パッケージを示す斜視図である。 本発明の第１の実施の形態における電子部品パッケージの他の形態を示す斜視図である。 本発明の第１の実施の形態における電子部品パッケージの更に他の形態を示す斜視図である。 本発明の第１の実施の形態における端子用接続部の近傍を示す斜視図である。 本発明の第１の実施の形態における端子用接続部の近傍を示す斜視図である。 本発明の第１の実施の形態に係る基礎構造物の断面図である。 本発明の第１の実施の形態における端子用接続部の近傍を示す斜視図である。 本発明の第１の実施の形態に係る基礎構造物の断面図である。 本発明の第１の実施の形態においてウェハに対してチップを正確に位置決めするための一方法を説明するための説明図である。 本発明の第１の実施の形態に係る電子部品パッケージ用ウェハの作製方法の一例について説明するための断面図である。 本発明の第１の実施の形態に係る電子部品パッケージ用ウェハの作製方法の一例について説明するための断面図である。 本発明の第１の実施の形態に係る電子部品パッケージ用ウェハの作製方法の他の例について説明するための断面図である。 本発明の第１の実施の形態に係る電子部品パッケージ用ウェハの作製方法の他の例について説明するための断面図である。 本発明の第２の実施の形態における基礎構造物を切断する工程を示す平面図である。 図３１に示した工程に続く工程における積層体を示す平面図である。 本発明の第２の実施の形態における電子部品パッケージを示す斜視図である。 本発明の第３の実施の形態において用いられるリードフレームの一部を示す平面図である。 本発明の第３の実施の形態における電子部品パッケージの製造過程で作製される積層体の一部を示す平面図である。 図３５に示した積層体の一部を示す断面図である。 本発明の第３の実施の形態に係る電子部品パッケージ用ウェハの一部を示す平面図である。 図３７に示した電子部品パッケージ用ウェハの一部を示す断面図である。 本発明の第３の実施の形態における電子部品パッケージの製造過程で作製される積層体の一部を示す平面図である。 図３９に示した積層体の一部を示す断面図である。 本発明の第４の実施の形態において用いられるリードフレームの一部を示す平面図である。 本発明の第４の実施の形態における電子部品パッケージの製造過程で作製される積層体の一部を示す平面図である。 図４２に示した積層体の一部を示す断面図である。 図４２に示した工程に続く工程における積層体の一部を示す平面図である。 図４４に示した積層体の一部を示す断面図である。 図４４に示した工程に続く工程における積層体の一部を示す平面図である。 図４６に示した積層体の一部を示す断面図である。 図４６に示した工程に続く工程における積層体の一部を示す平面図である。 図４８に示した積層体の一部を示す断面図である。 本発明の第４の実施の形態における端子用接続部の近傍を示す斜視図である。 図４８に示した工程に続く工程における積層体の一部を示す平面図である。 図５１に示した積層体の一部を示す断面図である。 図５１に示した工程に続く工程における積層体の一部を示す平面図である。 図５３に示した積層体の一部を示す断面図である。 図５３に示した工程に続く工程における積層体を示す平面図である。 本発明の第４の実施の形態における電子部品パッケージの平面図である。 本発明の第４の実施の形態における電子部品パッケージの外部接続端子の近傍を示す斜視図である。
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１ないし図４を参照して、本発明の第１の実施の形態に係る電子部品パッケージの製造方法、電子部品パッケージ用ウェハおよび電子部品パッケージ用基礎構造物の概略について説明する。
本実施の形態に係る電子部品パッケージの製造方法は、複数の外部接続端子を有する基体と、この基体に接合され且つ複数の外部接続端子の少なくとも１つに電気的に接続された少なくとも１つの電子部品チップとを備えた電子部品パッケージを製造する方法である。
図１は、本実施の形態に係る電子部品パッケージの製造方法における最初の工程を示している。この工程では、本実施の形態に係る電子部品パッケージ用ウェハ（以下、単にウェハと記す。）１を作製する。このウェハ１は、複数の電子部品パッケージに対応した複数組の外部接続端子１１と、この複数組の外部接続端子１１を保持する保持部１５とを有している。なお、ウェハ１は回路素子を含んでいない。また、ウェハ１は、それぞれ後に互いに分離されることによって、電子部品パッケージの基体となる複数の基体予定部２を含んでいる。図１に示したように、複数の基体予定部２は、例えば、縦方向と横方向にそれぞれ複数個並ぶように配置されている。図１において、基体予定部２を表す矩形の内側に記載された複数本の短い直線は全て外部接続端子１１を表している。なお、図１には、ウェハ１が円板形状である例を示している。しかし、ウェハ１の形状は、任意であり、例えば下面および上面が矩形の板状であってもよい。
図１に示したウェハ１は、更に、複数の基体予定部２にそれぞれ配置され、各々に少なくとも１つの電子部品チップが接合される複数のチップ接合用導体層１２を有している。なお、ウェハ１は、チップ接合用導体層１２を有していなくてもよい。
図２は次の工程を示す。この工程では、ウェハ１における各基体予定部２にそれぞれ少なくとも１つの電子部品チップ（以下、単にチップと記す。）３を接合する。図２には、各基体予定部２にそれぞれ４つのチップ３を接合した例を示している。しかし、各基体予定部２に接合されるチップ３の数は任意である。また、図２には示していないが、各チップ３は、複数の電極を有している。チップ３は、例えば、半導体集積回路素子でもよいし、他の回路素子でもよいし、例えばＭＥＭＳ（微小電気機械システム）によって構成されたセンサやアクチェエータであってもよい。
図３は次の工程を示す。この工程では、まず、図示しないが、基体予定部２毎に、それぞれ少なくとも１つの電極と少なくとも１つの外部接続端子１１とを電気的に接続する複数の端子用接続部を形成する。なお、端子用接続部を介してチップ３の電極と外部接続端子１１とを接続する代わりに、例えばフリップチップ法を用いて、チップ３の電極と外部接続端子１１とを直接接続してもよい。
また、１つの基体予定部２に対して複数のチップ３が配置される場合には、必要に応じて、基体予定部２毎に、複数のチップ３の電極同士を電気的に接続する少なくとも１つのチップ間接続部を形成してもよい。このチップ間接続部は、例えば、端子用接続部と同時に形成される。
次に、チップ３を封止する封止部材２５を形成する。図３には、基体予定部２毎に別個の封止部材２５を形成した例を示している。しかし、全ての基体予定部２における全てのチップ３を封止する１つの封止部材２５を形成してもよい。また、電子部品パッケージが、チップ３の封止を必要としない場合には、封止部材２５を形成しなくともよい。
図１ないし図３に示した工程によって作製された積層体が、本実施の形態に係る電子部品パッケージ用基礎構造物（以下、単に基礎構造物と記す。）３０である。この基礎構造物３０は、少なくともウェハ１と複数のチップ３とを備えている。基礎構造物３０は、更に、端子用接続部、チップ間接続部および封止部材２５を備えていてもよい。
図４は、次の工程を示す。この工程では、各基体予定部２が互いに分離されて複数の基体が形成されるように、ウェハ１を含む基礎構造物３０を切断する。これにより、それぞれ基体と少なくとも１つの電子部品チップ３とを備えた複数の電子部品パッケージ４０が形成される。
次に、図５ないし図２０を参照して、本実施の形態に係る電子部品パッケージの製造方法について詳しく説明する。前述のように、本実施の形態に係る電子部品パッケージの製造方法では、まず、ウェハ１を作製する。このウェハ１を作製する工程について、図５ないし図７を参照して説明する。ここでは、リードフレームを用いてウェハ１を作製する例について説明する。図５は、リードフレーム１０の一部を示す平面図である。ウェハ１を作製する工程では、まず、リードフレーム１０を作製する。このリードフレーム１０は、複数の電子部品パッケージに対応した複数組の外部接続端子１１と、複数の電子部品パッケージに対応した複数のチップ接合用導体層１２と、これら外部接続端子１１およびチップ接合用導体層１２を連結する連結部１３とを含んでいる。リードフレーム１０は、一般的な作製方法によって作製される。例えば、リードフレーム１０は、金型を用いて板金を打ち抜いて作製してもよいし、板金をエッチングによってパターニングして作製してもよい。
各外部接続端子１１の一端は、連結部１３に接続されている。各外部接続端子１１の他端は、チップ接合用導体層１２の外周部に対して所定の間隙を開けて対向している。各外部接続端子１１の他端の近傍の部分には、後に形成される端子用接続部が接続される接続面１１ａが形成されている。また、チップ接合用導体層１２の上面は、少なくとも１つの電子部品チップ３が接合されるチップ接合面１２ａになっている。
図６および図７は、次の工程を示す。図６はウェハ１の一部を示す平面図、図７はウェハ１の一部を示す断面図である。この工程では、リードフレーム１０と保持部１５とを一体化して、ウェハ１を作製する。保持部１５は、絶縁材料または高抵抗材料によって構成される。保持部１５の材料としては、例えば樹脂やセラミックが用いられる。リードフレーム１０と保持部１５とを一体化する方法としては、種々の方法を用いることができる。例えば、後に保持部１５となる硬化前の樹脂よりなるシートにリードフレーム１０を埋め込んだ後、樹脂を硬化させて、樹脂よりなる保持部１５とリードフレーム１０とを一体化してもよい。あるいは、後に保持部１５となる焼成前のセラミック材料とリードフレーム１０を一体的に成型した後、セラミック材料を焼成して、セラミックよりなる保持部１５とリードフレーム１０とを一体化してもよい。あるいは、既に板状に形成された保持部１５にリードフレーム１０を貼り付けて、保持部１５とリードフレーム１０とを一体化してもよい。この場合、板状に形成された保持部１５は、樹脂またはセラミックによって構成してもよいし、シリコン等の半導体材料よりなる基板上に絶縁膜を形成したものによって構成してもよい。
ウェハ１は、複数の基体予定部２を含んでいる。各基体予定部２は上面を有し、この上面は、チップ接合面１２ａと、外部接続端子１１における接続面１１ａとを含んでいる。図７に示した例では、外部接続端子１１のうち、チップ接合用導体層１２の外周部に対向する部分が上方に屈曲している。そして、この上方に屈曲する部分の上面が接続面１１ａとなっている。そのため、接続面１１ａは、チップ接合面１２ａよりも上方に配置されている。チップ３が、例えば直径２００ｍｍの半導体ウェハや直径３００ｍｍの半導体ウェハを用いて作製される場合には、チップ３の厚みはそれら半導体ウェハの厚みとほぼ等しくてもよい。また、チップ３が半導体ウェハによって作製される場合において、半導体ウェハを研磨して薄くすることにより、チップ３の厚みを小さくしてもよい。チップ３が半導体ウェハによって作製される場合には、チップ３の厚みは、例えば３０〜８００μｍの範囲内であるが、８００μｍよりも大きくてもよい。チップ３の厚みは、３０〜２５０μｍの範囲内であることが好ましい。接続面１１ａとチップ接合面１２ａとの段差は、チップ３の厚みと等しいか、ほぼ等しいことが好ましい。ただし、例えばチップ３の厚みが大きい場合には、上記段差はチップ３の厚みよりも小さくてもよい。
なお、チップ接合用導体層１２は必ずしも設ける必要はないが、以下の理由から設けることが好ましい。まず、チップ接合用導体層１２を設けない場合には、チップ３は、例えば樹脂やセラミックよりなる保持部１５に直接接合される。この場合には、チップ３を保持部１５に半田を用いて接合することができない。これに対し、チップ接合用導体層１２を設けた場合には、半田を用いてチップ３をチップ接合用導体層１２に容易に接合することができる。また、チップ接合用導体層１２を設けた場合には、このチップ接合用導体層１２をグランドとして用いることにより、チップ３をグランドに接続することができる。これにより、例えばチップ３において発生するノイズを低減することが可能になる等の効果が得られる。
図８および図９は、次の工程を示す。図８は、電子部品パッケージの製造過程で作製される積層体の一部を示す平面図、図９は積層体の一部を示す断面図である。この工程では、各基体予定部２におけるチップ接合面１２ａにそれぞれ少なくとも１つのチップ３を接合する。図８および図９には、１つのチップ接合面１２ａに４つのチップ３を接合した例を示している。各チップ３は、上面と、下面と、上面に配置された複数の電極３ａとを有している。各チップ３は、下面がチップ接合面１２ａに接合されるように配置される。電極３ａの上面は、接続面１１ａと同じ高さまたはほぼ同じ高さに配置される。
次に、端子用接続部とチップ間接続部とを形成する工程が実施される。この工程について、図１０ないし図１４を参照して説明する。図１０ないし図１３は、それぞれ積層体の一部を示す断面図である。図１４は積層体の一部を示す平面図である。この工程では、まず、図１０に示したように、図９に示した積層体の上面全体を覆うように絶縁層１６を形成する。この絶縁層１６は、ウェハ１およびチップ３を覆い、平坦化された上面を有する。絶縁層１６の材料としては、例えば樹脂が用いられる。具体的には、絶縁層１６の材料としては、例えばポリイミド樹脂やフォトレジストを用いることができる。
次に、図１１に示したように、絶縁層１６のうち、接続面１１ａの上方に配置された部分および電極３ａの上方に配置された部分に、接続面１１ａおよび電極３ａを露出させるための開口部（ビアホール）１６ａを形成する。絶縁層１６が、フォトレジストや、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されている場合には、フォトリソグラフィによって絶縁層１６に開口部１６ａを形成することができる。絶縁層１６が感光性を有しない材料によって形成されている場合には、絶縁層１６を選択的にエッチングすることによって、絶縁層１６に開口部１６ａを形成することができる。
次に、図１２に示したように、積層体の上面全体を覆うように、例えばスパッタ法によって、めっき用のシード層１７を形成する。シード層１７の厚みは例えば５０〜１２０ｎｍの範囲内である。シード層１７の材料としては、例えばＣｕ、Ｎｉ、Ｃｒ、ＦｅまたはＡｕを用いることができる。次に、シード層１７の上に、フォトリソグラフィを用いて、めっき用のフレーム１８を形成する。このフレーム１８には、端子用接続部およびチップ間接続部を形成すべき位置に開口部が形成されている。次に、フレームめっき法によって、フレーム１８の開口部内にめっき層１９を形成する。めっき層１９の材料としては、めっき可能な材料、例えばＣｕ、Ｎｉ、Ｃｒ、ＦｅまたはＡｕを用いることができる。このうち、めっき層１９の材料としては、特に、導電性に優れたＣｕまたはＡｕが好ましい。
次に、図１３および図１４に示したように、フレーム１８を除去した後、めっき層１９をマスクとして、シード層１７のうち、めっき層１９の下に存在する部分以外の部分をエッチングによって除去する。これにより、残ったシード層１７およびめっき層１９によって、その一部が開口部１６ａに挿入されるように、端子用接続部２１とチップ間接続部２２とが同時に形成される。なお、図１４は、絶縁層１６を省略して描いている。端子用接続部２１とチップ間接続部２２を形成する際には、同時に、１つのチップ３における異なる電極同士を接続する接続部や、異なる外部接続端子１１同士を接続する接続部を形成してもよい。
次に、封止部材２５を形成する工程が実施される。この工程について、図１５および図１６を参照して説明する。図１５は積層体の一部を示す断面図である。図１６は積層体の一部を示す平面図である。なお、図１６は、絶縁層１６を省略して描いている。この工程では、まず、端子用接続部２１およびチップ間接続部２２を覆うように第１の樹脂層２５Ａを形成する。次に、第１の樹脂層２５Ａを覆うように第２の樹脂層２５Ｂを形成する。なお、第１の樹脂層２５Ａを形成する前に、必要に応じて、端子用接続部２１およびチップ間接続部２２を覆うようにパッシベーション膜を形成してもよい。第２の樹脂層２５Ｂの材料としては、一般的なモールド樹脂を用いることができる。第１の樹脂層２５Ａは、第２の樹脂層２５Ｂによって発生する応力によりチップ３や端子用接続部２１やチップ間接続部２２が損傷を受けることを防止するために設けられる。第１の樹脂層２５Ａの材料としては、例えばシリコーン樹脂が用いられる。第１の樹脂層２５Ａおよび第２の樹脂層２５Ｂによって、チップ３を封止する封止部材２５が構成される。図１５および図１６には、基体予定部２毎に別個の封止部材２５を形成した例を示している。しかし、全ての基体予定部２における全てのチップ３を封止する１つの封止部材２５を形成してもよい。
図５ないし図１６に示した一連の工程により、基礎構造物３０が作製される。この基礎構造物３０は、ウェハ１、複数のチップ３、複数の端子用接続部２１、複数のチップ間接続部２２および複数の封止部材２５を備えている。
図１７は、次の工程を示す断面図である。この工程では、各基体予定部２が互いに分離されて複数の基体４１が形成されるように、ウェハ１を含む基礎構造物３０を切断する。これにより、それぞれ基体と少なくとも１つのチップ３とを備えた複数の電子部品パッケージ４０が形成される。ウェハ１は、リードフレーム１０における連結部１３が除去されるように切断される。基体４１は、複数の外部接続端子１１と、１つのチップ接合用導体層１２と、これらを保持する保持部４５とを有している。保持部４５は、ウェハ１の保持部１５が切断されて形成されたものである。電子部品パッケージ４０は、更に、複数の端子用接続部２１と、封止部材２５とを備えている。電子部品パッケージ４０は、複数のチップ３を備えている場合には、更に、少なくとも１つのチップ間接続部２２を備えていてもよい。
図１８は、電子部品パッケージ４０の外観を示す斜視図である。図１８に示したように、電子部品パッケージ４０は、例えば直方体形状をなしている。この場合、基体４１は、ウェハ１の上面および下面に対応する上面および下面と、この上面と下面を連結する４つの側面４１ａを有している。各側面４１ａにおいて、複数の外部接続端子１１の端面１１ｂが露出している。
図１９は、電子部品パッケージ４０の他の形態を示す斜視図である。電子部品パッケージ４０は、図１８に示した形態であってもよいが、図１９に示したように、更に、それぞれ各外部接続端子１１に接続された複数の端子用ピン４６を備えていてもよい。この場合には、電子部品パッケージ４０の製造方法は、更に、ウェハ１を含む基礎構造物３０を切断する工程の後で、外部接続端子１１の端面１１ｂに端子用ピン４６を接続する工程を備えている。
図２０は、電子部品パッケージ４０の更に他の形態を示す斜視図である。図２０に示した電子部品パッケージ４０は、図１９に示した形態に加えて、更に、外部接続端子１１と端子用ピン４６との接続部分を覆う保護層４７を備えている。保護層４７は、例えば樹脂によって形成される。保護層４７は、外部接続端子１１と端子用ピン４６との接続部分を補強する。
以下、図２１ないし図２５を参照して、外部接続端子１１における接続面とチップ接合面との間に段差を形成するための第１ないし第３の方法について説明する。
まず、図２１を参照して、第１の方法について説明する。図２１は、端子用接続部２１の近傍を示す斜視図である。第１の方法では、既に説明したように、外部接続端子１１のうち、チップ接合用導体層１２の外周部に対向する部分を上方に屈曲させ、この上方に屈曲する部分の上面を接続面１１ａとしている。これにより、接続面１１ａとチップ接合面１２ａとの間に段差が形成されている。チップ３における電極３ａの上面は、接続面１１ａと同じ高さまたはほぼ同じ高さに配置される。
次に、図２２および図２３を参照して、第２の方法について説明する。図２２は、端子用接続部２１の近傍を示す斜視図である。図２３は、基礎構造物３０の断面図である。第２の方法では、ウェハ１がチップ接合用導体層１２を有しておらず、チップ３は保持部１５の上面に接合されている。従って、第２の方法では、保持部１５の上面のうち、複数の外部接続端子１１によって囲まれた部分がチップ接合面となっている。また、第２の方法では、外部接続端子１１のうち、チップ接合面に近い端部近傍の部分を上方に屈曲させていない。従って、第２の方法では、外部接続端子１１の上面のうち、チップ接合面に近い端部近傍の部分が接続面１１ａとなっている。第２の方法では、外部接続端子１１の上面と、保持部１５の上面の一部であるチップ接合面との間に、外部接続端子１１の上面の方が上に配置されるように段差が形成されている。この段差は、例えば、保持部１５の材料として、外部接続端子１１を構成する金属よりも柔らかい材料、例えば樹脂を用い、外部接続端子１１の上面と保持部１５の上面とを含むウェハ１の面を研磨することによって形成することができる。すなわち、この場合、研磨において、外部接続端子１１よりも保持部１５が多く削られて、上記の段差が形成される。あるいは、ドライエッチングよって保持部１５の上面を選択的にエッチングして、上記の段差を形成してもよい。第２の方法によっても、チップ３における電極３ａの上面を、接続面１１ａと同じ高さまたはほぼ同じ高さに配置することができる。
次に、図２４および図２５を参照して、第３の方法について説明する。図２４は、端子用接続部２１の近傍を示す斜視図である。図２５は、基礎構造物３０の断面図である。第３の方法では、外部接続端子１１のうち、チップ接合用導体層１２の外周部に対向する部分を上方に屈曲させていない。従って、第３の方法では、外部接続端子１１の上面のうち、チップ接合用導体層１２の外周部の近傍に配置された部分が接続面１１ａとなっている。また、第３の方法では、保持部１５の上面において、チップ接合用導体層１２が配置される部分に凹部１５ａを形成している。保持部１５は、例えばセラミックによって構成されている。凹部１５ａの深さは、チップ３の厚みと等しいか、ほぼ等しいことが好ましい。第３の方法では、凹部１５ａ内にチップ接合用導体層１２が配置され、このチップ接合用導体層１２の上面がチップ接合面１２ａとなっている。第３の方法によっても、チップ３における電極３ａの上面を、接続面１１ａと同じ高さまたはほぼ同じ高さに配置することができる。
次に、図２６を参照して、ウェハ１に対してチップ３を正確に位置決めするための一方法について説明する。図２６は、保持部１５とチップ３との接合部分を示す説明図である。図２６において、（ａ）は保持部１５およびチップ３の断面を示し、（ｂ）は保持部１５およびチップ３の上面を示している。この方法では、保持部１５の上面に、チップ３を収容するための凹部１５ｂが形成されている。凹部１５ｂは、例えばフォトリソグラフィを利用して正確に形成することができる。チップ３は直方体形状を有している。凹部１５ｂの形状は、保持部１５の上面に配置された開口部が底面よりも大きい四角錐台形状になっている。この凹部１５ｂにおいて、開口部はチップ３の上面よりも大きく、底面はチップ３の上面よりも小さい。なお、開口部の形状と底面の形状は、いずれもチップ３の上面の形状と相似である。図２６に示した保持部１５にチップ３を接合する際には、まず、凹部１５ｂ内に接着剤２０を充填する。次に、凹部１５ｂ内にチップ３を配置する。チップ３は、その上面が保持部１５の上面のうち凹部１５ｂ以外の部分と平行になるように配置される。図２６に示したように、チップ３は、凹部１５ｂの４つ斜面に当接して位置決めされる。その後、接着剤２０を硬化させることにより、チップ３は保持部１５に対して接合される。この方法によれば、チップ３の４つの側面を正確に形成することにより、ウェハ１の保持部１５に対してチップ３を簡単且つ正確に位置決めすることができる。
次に、リードフレームを用いないウェハ１の作製方法の第１および第２の例について説明する。まず、図２７および図２８を参照して、リードフレームを用いないウェハ１の作製方法の第１の例について説明する。図２７および図２８は、第１の例を説明するための断面図である。この第１の例では、まず、図２７に示したように、板状の保持部１５上に導体層５１を形成する。導体層５１は、例えば、銅、銀、金、アルミニウム等の金属よりなる箔を保持部１５の上面に貼り付けることによって形成される。あるいは、めっき法によって保持部１５の上面全体の上にめっき膜を形成することによって、導体層５１を形成してもよい。
第１の例では、次に、図２８に示したように、導体層５１をパターニングして、残った導体層５１によって複数組の外部接続端子１１を形成する。なお、残った導体層５１によって複数組の外部接続端子１１と複数のチップ接合用導体層１２とが形成されるように、導体層５１をパターニングしてもよい。導体層５１のパターニングは、例えば、フォトリソグラフィを用いて導体層５１の上にマスクを形成した後、ウェットエッチングによって導体層５１の一部を除去することによって行われる。あるいは、鋭利な金型を用いて導体層５１を打ち抜くことによって、導体層５１をパターニングしてもよい。この第１の例によれば、リードフレーム１０において必要であった連結部１３は不要になる。
次に、図２９および図３０を参照して、リードフレームを用いないウェハ１の作製方法の第２の例について説明する。図２９および図３０は、第２の例を説明するための断面図である。この第２の例では、まず、図２９に示したように、複数組の外部接続端子１１を収容するための溝部１５ｃを有するように、保持部１５を形成する。溝部１５ｃは、例えば、保持部１５となるセラミックよりなる板を加工することによって形成することができる。
第２の例では、次に、図３０に示したように、溝部１５ｃ内に、複数組の外部接続端子１１となる導電材料を充填して、複数組の外部接続端子１１を形成する。溝部１５ｃ内に導電材料を充填する方法としては、金属を溶かして溝１５ｃ内に流し込む方法、すなわち鋳造を用いることができる。この場合、金属としては、低温で溶解するものが好ましい。
リードフレームを用いないウェハ１の作製方法の他の例としては、板状の保持部１５上に、フレームめっき法によって、パターニングされた外部接続端子１１を形成する方法がある。
以上説明したように、本実施の形態に係る電子部品パッケージの製造方法では、まず、複数の電子部品パッケージ４０に対応した複数組の外部接続端子１１と、複数組の外部接続端子１１を保持する保持部１５とを有し、それぞれ後に互いに分離されることによって電子部品パッケージ４０における基体４１となる複数の基体予定部２を含むウェハ１を作製する。そして、本実施の形態では、ウェハ１における各基体予定部２にそれぞれ少なくとも１つの電子部品チップ３を接合し、各基体予定部２が互いに分離されて複数の基体４１が形成されるようにウェハ１を含む基礎構造物３０を切断して、複数の電子部品パッケージ４０を製造する。これにより、本実施の形態によれば、電子部品パッケージ４０を低コストで短時間に大量生産することが可能になる。
また、本実施の形態に係るウェハ１は、回路素子を含んでいない。従って、電子部品パッケージ４０の仕様の変更が生じても、ウェハ１については、全く変更が必要ないか、外部接続端子１１の数や配置に変更が必要であっても、これらを容易に変更することができる。また、本実施の形態によれば、ウェハ１における各基体予定部２に配置するチップ３を変えることで、電子部品パッケージ４０の仕様を容易に変えることができる。これらのことから、本実施の形態によれば、電子部品パッケージ４０の仕様の変更に対して柔軟且つ迅速に対応することが可能である。
また、本実施の形態では、ウェハ１における各基体予定部２に複数のチップ３を配置し、これらをチップ間接続部２２によって接続することにより、マルチチップモジュールとしての電子部品パッケージ４０を、低コストで短時間に大量生産することが可能になる。
なお、本実施の形態において、各基体予定部２に複数のチップ３を配置し、これらを接続する場合における複数のチップ３の組み合わせは任意である。各基体予定部２に配置する複数のチップ３の組み合わせとしては、例えば、Ｃ−ＭＯＳ集積回路素子、高速Ｃ−ＭＯＳ集積回路素子、高耐圧Ｃ−ＭＯＳ集積回路素子、バイポーラ集積回路素子、高速バイポーラ集積回路素子、高耐圧バイポーラ集積回路素子のうちの同じ種類または異なる種類の２つ以上の回路素子の組み合わせがある。また、各基体予定部２に、複数のチップ３として、フラッシュメモリ、ＳＲＡＭ、ＤＲＡＭ、ＰＲＯＭ等のメモリ素子を複数個配置してもよい。これにより、記憶容量の大きなメモリ素子として機能する電子部品パッケージ４０を製造することができる。また、各基体予定部２に、ＭＥＭＳによって構成されたセンサまたはアクチェエータと、これを駆動するドライバ回路素子とを配置してもよい。
なお、本実施の形態において、めっき法によって形成される端子用接続部２１とチップ間接続部２２の少なくとも一方の代わりに、ボンディングワイヤーや、ウェハ１の保持部１５上に形成した導体層を用いて配線を行ってもよい。しかし、ボンディングワイヤーや保持部１５上に形成した導体層を用いて配線を行う場合よりも、めっき法によって形成される端子用接続部２１とチップ間接続部２２を用いて配線を行う方が高密度の配線が可能になり、電子部品パッケージ４０の小型化が容易になる。
また、端子用接続部２１およびチップ間接続部２２を、めっき法によって形成する代わりに、半田を用いて形成してもよい。この場合には、例えば、ステンレス等よりなる薄い金属板を打ち抜いて、端子用接続部２１およびチップ間接続部２２を形成すべき位置に開口部が形成されたマスクを作製し、このマスクを、開口部１６ａが形成された絶縁層１６の上に配置し、その上から、開口部１６ａおよびマスクの開口部内に溶融した半田を流し込むことによって、端子用接続部２１およびチップ間接続部２２を形成することができる。この方法によれば、簡単に端子用接続部２１およびチップ間接続部２２を形成することができる。
また、本実施の形態では、外部接続端子１１の接続面１１ａがチップ接合面１２ａよりも上方に配置されている。これにより、チップ接合面１２ａに接合されたチップ３の電極３ａの上面と接続面１１ａの高さを近づけることができる。その結果、チップ３と外部接続端子１１とを、端子用接続部２１を介して容易に接続することが可能になる。特に、接続面１１ａとチップ接合面１２ａとの段差が、チップ３の厚みと等しいか、ほぼ等しい場合には、電極３ａの上面と接続面１１ａとを同じ高さまたはほぼ同じ高さに配置することができ、これにより、端子用接続部２１を容易に精度よく形成することが可能になる。
［第２の実施の形態］
次に、図３１ないし図３３を参照して、本発明の第２の実施の形態について説明する。本実施の形態に係る電子部品パッケージの製造方法は、図１５および図１６に示したように封止部材２５を形成する工程までは第１の実施の形態と同様である。
図３１は、本実施の形態におけるウェハ１を含む基礎構造物３０を切断する工程を示す平面図である。なお、図３１は、絶縁層１６を省略して描いている。図３１に示したように、本実施の形態では、外部接続端子１１のうち封止部材２５の外周部よりも外側に配置された部分が残るように、ウェハ１を含む基礎構造物３０を切断する。
本実施の形態では、次に、図３２に示したように、基礎構造物３０を切断することによって形成された複数の積層体の各々において、保持部１５および絶縁層１６のうち封止部材２５の外周部よりも外側に配置された部分を除去する。これにより、外部接続端子１１のうち封止部材２５の外周部よりも外側に配置された部分が露出する。これにより、本実施の形態における電子部品パッケージ４０が形成される。
本実施の形態では、次に、必要に応じて、図３３に示したように、外部接続端子１１のうち封止部材２５の外周部よりも外側に配置された部分を下方に折り曲げてもよい。
本実施の形態における電子部品パッケージ４０では、保持部１５の側面が基体４１の側面４１ａとなる。本実施の形態では、複数の外部接続端子１１の各々における一部が側面４１ａから突出するように、側面４１ａが形成される。
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。まず、本実施の形態におけるウェハ１を作製する工程について、図３４ないし図３８を参照して説明する。本実施の形態に係る電子部品パッケージの製造方法では、まず、リードフレーム６０を作製する。図３４は、リードフレーム６０の一部を示す平面図である。このリードフレーム６０は、複数の電子部品パッケージに対応した複数組の外部接続端子１１と、この複数組の外部接続端子１１を連結する連結部１３とを含んでいる。リードフレーム６０は、チップ接合用導体層１２を含んでいない。リードフレーム６０の作製方法は、第１の実施の形態におけるリードフレーム１０と同様である。
図３５および図３６は、次の工程を示す。図３５は、電子部品パッケージの製造過程で作製される積層体の一部を示す平面図、図３６は積層体の一部を示す断面図である。この工程では、リードフレーム６０と保持部１５とを一体化する。リードフレーム６０と保持部１５とを一体化する方法は、第１の実施の形態と同様である。本実施の形態では、図３６に示したように、外部接続端子１１の上面と、保持部１５の上面のうち、複数の外部接続端子１１によって囲まれた部分との間に、外部接続端子１１の上面の方が上に配置されるように段差を形成する。この段差は、第１の実施の形態において図２２および図２３を参照して説明した方法と同様に、研磨によって、あるいはドライエッチングによって形成することができる。
図３７および図３８は、次の工程を示す。図３７はウェハ１の一部を示す平面図、図３８はウェハ１の一部を示す断面図である。この工程では、例えばめっき法によって、各外部接続端子１１の上面のうち、基体予定部２の中心に近い端部近傍の部分の上に、それぞれ端子用導体層６１を形成すると共に、保持部１５の上面のうち、複数の外部接続端子１１によって囲まれた部分の上に、チップ接合用導体層６２を形成する。このチップ接合用導体層６２の上面がチップ接合面６２ａとなる。このようにして、本実施の形態に係るウェハ１が形成される。
本実施の形態に係るウェハ１は、複数組の外部接続端子１１に接続され、且つ少なくとも１つのチップ３が電気的に接続される複数組の端子用導体層６１を備えている。本実施の形態では、端子用導体層６１の上面とチップ接合面６２ａとの間に、端子用導体層６１の上面の方が上に配置されるように段差が形成されている。この段差は、チップ３の厚みと等しいか、ほぼ等しいことが好ましい。
図３９および図４０は、次の工程を示す。図３９は積層体の一部を示す平面図、図４０は積層体の一部を示す断面図である。この工程では、ウェハ１の各基体予定部２におけるチップ接合面６２ａにそれぞれ少なくとも１つのチップ３を接合する。図３９および図４０には、１つのチップ接合面６２ａに６つのチップ３を接合した例を示している。各チップ３は、上面と、下面と、上面に配置された複数の電極３ａとを有している。各チップ３は、下面がチップ接合面６２ａに接合されるように配置される。電極３ａの上面は、端子用導体層６１の上面と同じ高さまたはほぼ同じ高さに配置される。
なお、端子用導体層６１およびチップ接合用導体層６２を、半田を用いて形成してもよい。この場合には、チップ接合用導体層６２にチップ３を接合する際に、半田よりなるチップ接合用導体層６２の温度を上げてチップ接合用導体層６２を溶融させることにより、新たな半田やフラックスを用いることなく、簡単にチップ接合用導体層６２にチップ３を接合することができる。
本実施の形態に係る電子部品パッケージの製造方法におけるその後の工程は、第１または第２の実施の形態におけるチップ３の接合後の工程と同様である。
本実施の形態では、外部接続端子１１に接続され、且つ端子用接続部２１を介してチップ３の電極３ａに電気的に接続される端子用導体層６１を、めっき法によって精度よく形成することができる。そのため、本実施の形態によれば、リードフレームによって形成された外部接続端子１１と電極３ａとを位置合わせする場合に比べて、端子用導体層６１と電極３ａとを精度よく位置合わせすることができる。これにより、本実施の形態によれば、外部接続端子１１とチップ３との電気的な接続を精度よく行うことができる。
本実施の形態におけるその他の構成、作用および効果は、第１または第２の実施の形態と同様である。
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。まず、本実施の形態におけるウェハ１を作製する工程について、図４１ないし図４７を参照して説明する。ウェハ１を作製する工程では、まず、リードフレーム１０を作製する。図４１は、リードフレーム１０の一部を示す平面図である。このリードフレーム１０は、複数の電子部品パッケージに対応した複数組の外部接続端子１１と、複数の電子部品パッケージに対応した複数のチップ接合用導体層１２と、これら外部接続端子１１およびチップ接合用導体層１２を連結する連結部１３とを含んでいる。なお、本実施の形態におけるリードフレーム１０では、各外部接続端子１１の一端は連結部１３に接続され、各外部接続端子１１の他端はチップ接合用導体層１２に接続されている。リードフレーム１０の作製方法は、第１の実施の形態と同様である。
図４２および図４３は、次の工程を示す。図４２は、電子部品パッケージの製造過程で作製される積層体の一部を示す平面図、図４３は積層体の一部を示す断面図である。この工程では、リードフレーム１０のうち基体予定部の周囲に配置される部分を保持するように除去予定部７１を形成する。この除去予定部７１は、後に保持部の一部となる。除去予定部７１は、例えば樹脂によって形成される。
図４４および図４５は、次の工程を示す。図４４は積層体の一部を示す平面図、図４５は積層体の一部を示す断面図である。この工程では、例えば金型を用いて、一部の外部接続端子１１を除く複数の外部接続端子１１とチップ接合用導体層１２とを切り離すと共に、これによって形成された外部接続端子１１の端部の近傍の部分を上方に屈曲させる。この上方に屈曲する部分の上面が接続面１１ａとなる。また、チップ接合用導体層１２の上面がチップ接合面１２ａとなる。
図４６および図４７は、次の工程を示す。図４６は積層体の一部を示す平面図、図４７は積層体の一部を示す断面図である。この工程では、リードフレーム１０のうち基体予定部に配置される部分を保持するように基体構成部７２を形成する。基体構成部７２は、例えば樹脂によって形成される。基体構成部７２と除去予定部７１とによって保持部が構成される。このようにして、本実施の形態に係るウェハ１が形成される。このウェハ１において、各外部接続端子１１は、基体構成部７２と除去予定部７１とにまたがって配置されている。また、接続面１１ａとチップ接合面１２ａとの間には、接続面１１ａの方が上に配置されるように段差が形成されている。この段差は、チップ３の厚みと等しいか、ほぼ等しいことが好ましい。
除去予定部７１と基体構成部７２は、互いに異なる材料によって構成されている。除去予定部７１を構成する材料は、例えばロックウェル硬さまたはショア硬さで比較して、基体構成部７２を構成する材料よりも柔らかい材料であることが好ましい。
図４８ないし図５０は、次の工程を示す。図４８は積層体の一部を示す平面図、図４９は積層体の一部を示す断面図、図５０は端子用接続部２１の近傍を示す斜視図である。この工程では、まず、ウェハ１の各基体予定部におけるチップ接合面１２ａにそれぞれ少なくとも１つのチップ３を接合する。図４８および図４９には、１つのチップ接合面１２ａに１つのチップ３を接合した例を示しているが、１つのチップ接合面１２ａに複数のチップ３を接合してもよい。チップ３は、上面と、下面と、上面に配置された複数の電極３ａとを有している。チップ３は、下面がチップ接合面１２ａに接合されるように配置される。電極３ａの上面は、接続面１１ａと同じ高さまたはほぼ同じ高さに配置される。次に、端子用接続部２１を形成する。端子用接続部２１の形成方法は、第１の実施の形態と同様である。なお、１つのチップ接合面１２ａに複数のチップ３を接合した場合には、端子用接続部２１を形成する際に同時に、チップ間接続部を形成してもよい。
図５１および図５２は、次の工程を示す。図５１は積層体の一部を示す平面図、図５２は積層体の一部を示す断面図である。なお、図５１は、絶縁層１６を省略して描いている。この工程では、封止部材２５を形成する。この封止部材２５の形成方法は、第１の実施の形態と同様である。なお、本実施の形態では、封止部材２５の外周部が、除去予定部７１と基体構成部７２との境界位置に対応する位置に配置されるように、封止部材２５を形成する。このようにして、本実施の形態に係る基礎構造物が作製される。
図５３および図５４は、次の工程を示す。図５３は積層体の一部を示す平面図、図５４は積層体の一部を示す断面図である。なお、図５３は、絶縁層１６を省略して描いている。この工程では、まず、例えばナイフやブレードを用いて、保持部における除去予定部７１と基体構成部７２との境界位置と、絶縁層１６における封止部材２５の外周部に対応する位置とに溝７３を形成する。除去予定部７１と基体構成部７２は互いに異なる材料によって構成されていることから、除去予定部７１と基体構成部７２との境界位置に容易に溝７３を形成することができる。特に、除去予定部７１を構成する材料として、基体構成部７２を構成する材料よりも柔らかい材料を用いた場合には、保持部における除去予定部７１と基体構成部７２との境界位置に、より容易に溝７３を形成することができる。次に、図５３に示したように、リードフレーム１０における連結部１３の位置で、ウェハ１を含む基礎構造物を切断する。
図５５ないし図５７は、次の工程を示す。図５５は、基礎構造物３０を切断することによって形成された積層体を示す平面図、図５６は電子部品パッケージ４０を示す平面図、図５６は電子部品パッケージ４０における外部接続端子１１の近傍を示す斜視図である。なお、図５５は、絶縁層１６を省略して描いている。この工程では、図５５に示したように、基礎構造物３０を切断することによって形成された積層体から、除去予定部７１と、絶縁層１６のうち溝７３よりも外側に配置された部分を除去する。前述のように、保持部と絶縁層１６には溝７３が形成されているので、除去予定部７１と、絶縁層１６のうち溝７３よりも外側に配置された部分の除去は容易に行うことができる。このようにして、電子部品パッケージ４０が形成される。本実施の形態に係る電子部品パッケージ４０では、基体構成部７２の側面が基体の側面となる。本実施の形態では、複数の外部接続端子１１の各々における一部が基体の側面から突出するように、基体の側面が形成される。
本実施の形態では、次に、必要に応じて、図５７に示したように、外部接続端子１１のうち基体構成部７２の側面よりも外側に配置された部分を下方に折り曲げてもよい。
本実施の形態によれば、複数の外部接続端子１１の各々における一部が基体の側面から突出した構造の電子部品パッケージ４０を容易に製造することができる。
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、端子用接続部２１は、チップ３における複数の電極３ａと１つ以上の外部接続端子１１とを接続するものであってもよいし、チップ３における１つ以上の電極３ａと複数の外部接続端子１１とを接続するものであってもよい。また、チップ間接続部２２は、複数のチップ３における３つ以上の電極３ａを接続するものであってもよい。
１…電子部品パッケージ用ウェハ、２…基体予定部、３…電子部品チップ、１０…リードフレーム、１１…外部接続端子、１２…チップ接合用導体層、１５…保持部、２１…端子用接続部、２２…チップ間接続部、２５…封止部材、３０…電子部品パッケージ用基礎構造物、４０…電子部品パッケージ。

Claims (7)

  1. 複数の外部接続端子を有する基体と、前記基体に接合され且つ前記複数の外部接続端子の少なくとも１つに電気的に接続された少なくとも１つの電子部品チップとを備えた電子部品パッケージを製造する方法であって、
    複数の電子部品パッケージに対応した複数組の外部接続端子と、前記複数組の外部接続端子を保持する保持部とを有し、それぞれ後に互いに分離されることによって前記基体となる複数の基体予定部を含むウェハを作製する工程と、
    前記ウェハにおける各基体予定部にそれぞれ少なくとも１つの電子部品チップを接合する工程と、
    前記基体予定部に電子部品チップを接合する工程の後で、各基体予定部を互いに分離して、複数の基体を形成する工程とを備え、
    前記ウェハは、上面と下面を有し、
    前記基体は、前記ウェハの上面および下面に対応する上面および下面と、この上面と下面を連結する側面とを有し、
    前記保持部は、前記基体予定部に配置された基体構成部と、前記基体構成部を構成する材料とは異なる材料によって構成され、前記基体予定部の周囲に配置された除去予定部とを有し、前記各外部接続端子は、前記基体構成部と除去予定部とにまたがって配置され、
    前記複数の基体を形成する工程は、各基体予定部が互いに分離されるように、前記除去予定部の位置で前記ウェハを切断する工程と、前記ウェハを切断する工程の後で、前記除去予定部を除去することによって、前記複数の外部接続端子の各々における一部が前記基体の側面から突出するように、前記基体の側面を形成する工程とを含むことを特徴とする電子部品パッケージの製造方法。
  2. 前記ウェハは、更に、前記複数の基体予定部にそれぞれ配置され、各々に前記少なくとも１つの電子部品チップが接合される複数のチップ接合用導体層を有することを特徴とする請求項１記載の電子部品パッケージの製造方法。
  3. 前記電子部品チップは複数の電極を有し、前記電子部品パッケージは、それぞれ少なくとも１つの前記電極と少なくとも１つの前記外部接続端子とを接続する複数の端子用接続部を備え、
    電子部品パッケージの製造方法は、更に、前記基体予定部に電子部品チップを接合する工程と前記ウェハを切断する工程との間において前記端子用接続部を形成する工程を備えたことを特徴とする請求項１または２記載の電子部品パッケージの製造方法。
  4. 前記各基体予定部は上面を有し、前記上面は、前記少なくとも１つの電子部品チップが接合されるチップ接合面と、前記端子用接続部が接続される前記外部接続端子における接続面とを含み、前記接続面は前記チップ接合面よりも上方に配置されていることを特徴とする請求項３記載の電子部品パッケージの製造方法。
  5. 前記端子用接続部を形成する工程は、前記ウェハおよび電子部品チップを覆い、平坦化された上面を有する絶縁層を形成する工程と、前記絶縁層に、前記外部接続端子および電極を露出させるための複数の開口部を形成する工程と、その一部が前記開口部に挿入されるように、めっき法によって前記端子用接続部を形成する工程とを含むことを特徴とする請求項３または４記載の電子部品パッケージの製造方法。
  6. 前記電子部品パッケージは、複数の前記電子部品チップを備え、更に、前記複数の電子部品チップの電極同士を電気的に接続する少なくとも１つのチップ間接続部を備え、
    前記チップ間接続部は、前記端子用接続部が形成される際に同時に形成されることを特徴とする請求項３ないし５のいずれかに記載の電子部品パッケージの製造方法。
  7. 更に、前記基体予定部に電子部品チップを接合する工程と前記ウェハを切断する工程との間において、前記電子部品チップを封止する封止部材を形成する工程を備えたことを特徴とする請求項１ないし６のいずれかに記載の電子部品パッケージの製造方法。
JP2010164827A 2007-02-15 2010-07-22 電子部品パッケージの製造方法 Expired - Fee Related JP5389752B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/706,367 2007-02-15
US11/706,367 US7927920B2 (en) 2007-02-15 2007-02-15 Method of manufacturing electronic component package, and wafer and substructure used for manufacturing electronic component package

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2007216732A Division JP4577788B2 (ja) 2007-02-15 2007-08-23 電子部品パッケージの製造方法ならびに電子部品パッケージの製造に用いられるウェハおよび基礎構造物

Publications (2)

Publication Number Publication Date
JP2010232705A JP2010232705A (ja) 2010-10-14
JP5389752B2 true JP5389752B2 (ja) 2014-01-15

Family

ID=39705937

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2007216732A Expired - Fee Related JP4577788B2 (ja) 2007-02-15 2007-08-23 電子部品パッケージの製造方法ならびに電子部品パッケージの製造に用いられるウェハおよび基礎構造物
JP2010164827A Expired - Fee Related JP5389752B2 (ja) 2007-02-15 2010-07-22 電子部品パッケージの製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2007216732A Expired - Fee Related JP4577788B2 (ja) 2007-02-15 2007-08-23 電子部品パッケージの製造方法ならびに電子部品パッケージの製造に用いられるウェハおよび基礎構造物

Country Status (2)

Country Link
US (2) US7927920B2 (ja)
JP (2) JP4577788B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100149773A1 (en) * 2008-12-17 2010-06-17 Mohd Hanafi Mohd Said Integrated circuit packages having shared die-to-die contacts and methods to manufacture the same
US9016552B2 (en) * 2013-03-15 2015-04-28 Sanmina Corporation Method for forming interposers and stacked memory devices
US20160064299A1 (en) * 2014-08-29 2016-03-03 Nishant Lakhera Structure and method to minimize warpage of packaged semiconductor devices
WO2016073414A1 (en) * 2014-11-06 2016-05-12 Robert Bosch Gmbh Lead frame-based chip carrier used in the fabrication oe mems transducer packages
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3489952A (en) * 1967-05-15 1970-01-13 Singer Co Encapsulated microelectronic devices
JPH02130843A (ja) * 1988-11-10 1990-05-18 Seiko Epson Corp 半導体装置の製造方法
EP1213754A3 (en) * 1994-03-18 2005-05-25 Hitachi Chemical Co., Ltd. Fabrication process of semiconductor package and semiconductor package
KR0179920B1 (ko) * 1996-05-17 1999-03-20 문정환 칩 사이즈 패키지의 제조방법
JPH1084012A (ja) * 1996-09-06 1998-03-31 Hitachi Ltd 半導体装置
JP2001035993A (ja) 1999-07-19 2001-02-09 Sony Corp マルチチップモジュールおよびその製造方法
JP4158008B2 (ja) * 1999-11-16 2008-10-01 セイコーエプソン株式会社 半導体チップの製造方法
JP3778773B2 (ja) * 2000-05-09 2006-05-24 三洋電機株式会社 板状体および半導体装置の製造方法
JP2001244403A (ja) 2000-02-29 2001-09-07 Seiko Epson Corp 半導体装置及びその製造方法
JP2002124705A (ja) * 2000-10-17 2002-04-26 Citizen Electronics Co Ltd 発光ダイオードとその製造方法
JP2003163324A (ja) * 2001-11-27 2003-06-06 Nec Corp ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置
US6838751B2 (en) * 2002-03-06 2005-01-04 Freescale Semiconductor Inc. Multi-row leadframe
JP2007521643A (ja) * 2003-02-21 2007-08-02 アドバンスド インターコネクト テクノロジーズ リミテッド 受動デバイスを有するリードフレーム
JP2004343123A (ja) * 2004-05-14 2004-12-02 Oki Electric Ind Co Ltd 半導体装置
JP4265997B2 (ja) * 2004-07-14 2009-05-20 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20110115079A1 (en) 2011-05-19
US8415793B2 (en) 2013-04-09
JP2010232705A (ja) 2010-10-14
US20080197484A1 (en) 2008-08-21
JP2008198972A (ja) 2008-08-28
JP4577788B2 (ja) 2010-11-10
US7927920B2 (en) 2011-04-19

Similar Documents

Publication Publication Date Title
JP4994274B2 (ja) 電子部品パッケージの製造方法
KR101734882B1 (ko) 영역 어레이 유닛 컨넥터를 갖는 적층 가능한 몰딩된 마이크로전자 패키지
CN104253115B (zh) 用于半导体封装中减小的管芯到管芯间隔的底部填充材料流控制
JP4143345B2 (ja) チップ積層型パッケージ素子及びその製造方法
JP5004311B2 (ja) 積層チップパッケージおよびその製造方法
JP4208840B2 (ja) 半導体装置
CN105702648B (zh) 芯片封装结构及其制造方法
EP3104410B1 (en) Multi-chip module, on-board computer, sensor interface substrate, and multi-chip module manufacturing method
JP5389752B2 (ja) 電子部品パッケージの製造方法
JP3972183B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP5154253B2 (ja) 電子部品パッケージ
KR101123805B1 (ko) 스택 패키지 및 그 제조방법
JP3972182B2 (ja) 半導体装置の製造方法
JP5241219B2 (ja) 電子部品パッケージの製造方法、電子部品パッケージ用ウェハの製造方法ならびに電子部品パッケージ用基礎構造物の製造方法
JP2010021194A (ja) 積層型半導体装置、及び積層型半導体装置の製造方法
JP2003273311A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2008073818A (ja) 電子部品および複合電子部品
JP2006128501A (ja) 回路装置およびその製造方法
JP2004071900A (ja) 回路装置
JP2006156881A (ja) 半導体装置及びその製造方法
KR20090084185A (ko) 적층 웨이퍼 레벨 반도체 패키지

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20100722

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100722

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131001

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131009

R150 Certificate of patent or registration of utility model

Ref document number: 5389752

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees