JP5154253B2 - 電子部品パッケージ - Google Patents

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Description

本発明は、複数のチップと複数の外部接続端子とを含む電子部品パッケージおよびその製造方法、ならびに電子部品パッケージの製造に用いられる電子部品パッケージ用基礎構造物（substructure）に関する。
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。
高集積化された電子部品としては、システムＬＳＩ（大規模集積回路）と、マルチチップモジュールが知られている。システムＬＳＩは、多様な電子回路の機能が組み込まれた１つのＩＣ（集積回路）である。一方、マルチチップモジュールは、複数のチップを、配線基板等を用いて一体化してなるモジュールである。
システムＬＳＩは、集積密度を高くできると共に、配線を極力少なくできるという利点を有している。一方、マルチチップモジュールは、互いに異なる機能を有する複数のチップを一体化することによって、所望の機能を有する１つのモジュールを容易に実現できるという利点を有している。
以下、システムＬＳＩやマルチチップモジュール等の、１以上のチップと複数の外部接続端子とを含む電子部品パッケージの従来の製造方法について説明する。電子部品パッケージの従来の一般的な製造方法では、１個の電子部品パッケージのために用意された配線基板等の基体の上に１以上のチップが実装され、チップの端子と外部接続端子とが接続され、このチップの端子と外部接続端子との接続部分が封止される。チップの端子と外部接続端子との接続は、例えばワイヤーボンディングやフリップチップ法を用いて行われる。フリップチップ法を用いる場合には、チップの端子と外部接続端子とは、配線基板内の配線を介して接続される。また、マルチチップモジュールにおけるチップ間の配線も、例えばワイヤーボンディングやフリップチップ法を用いて行われる。
特許文献１には、チップに接続されたボンディングパッドと外部接続端子であるリードとをワイヤーボンディングによって接続したマルチチップモジュールが記載されている。また、特許文献１には、チップ間配線とボンディングパッドを、配線形成プロセスを用いて形成する技術が記載されている。特許文献１において、配線形成プロセスは、例えば、成膜工程、リソグラフィ工程およびエッチング工程を有している。
特許文献２には、マルチチップモジュールにおいて、チップ間の配線と外部接続用のバッドをウェハプロセスによって形成する技術が記載されている。特許文献２において、ウェハプロセスは、絶縁層形成、ビアホール形成、プラグ金属の埋め込み、平坦化、スパッタ法による成膜、フォトリソグラフィ技術による配線パターンの形成という一連の工程を含んでいる。
また、特許文献３には、以下のようなチップサイズ半導体パッケージの製造方法が記載されている。この製造方法では、まず、各々が表面に複数のパッドを有し、分離線によって区画形成された複数の半導体チップが形成されたウェハの上面にリードフレームを接着する。次に、リードフレームのリードと半導体チップのパッドとをワイヤーボンディングによって接続する。次に、リードの基端側上面を露出させて、ウェハの上下面をモールディングする。次に、露出された各リードの基端側上面に電導性金属をめっきする。次に、ウェハおよびリードフレームを切断して、半導体パッケージを完成させる。
また、特許文献４には、以下のような３次元積層型半導体装置の製造方法が記載されている。この製造方法では、まず、仮基板上に複数の３次元積層型半導体装置を形成する。次に、３次元積層型半導体装置の集合体から仮基板を除去する。次に、３次元積層型半導体装置の集合体をダイシングして、複数の３次元積層型半導体装置を互いに分離する。また、この製造方法では、外部電極は、３次元積層型半導体装置の上面と下面の少なくとも一方に形成される。
特開２００１−３５９９３号公報 特開２００１−２４４４０３号公報 特開平１０−５０９２０号公報 特開２００３−１６３３２４号公報
電子部品パッケージの従来の一般的な製造方法では、基体上への１以上のチップの実装、チップの端子と外部接続端子との接続、チップの端子と外部接続端子との接続部分の封止といった一連の工程が、電子部品パッケージ毎に行われていた。この一般的な製造方法では、電子部品パッケージを、低コストで短時間に大量生産することが難しいという問題点があった。
特許文献３に記載されたチップサイズ半導体パッケージの製造方法では、チップサイズ半導体パッケージを低コストで大量生産することが可能になる。しかしながら、この製造方法では、半導体チップの仕様を変更する際には、複数の半導体チップを含むウェハの設計から始めなければならない。そのため、この製造方法では、仕様の変更に対して柔軟且つ迅速に対応することが難しいという問題点がある。また、この製造方法では、マルチチップモジュールを製造することはできないという問題点がある。
特許文献４に記載された３次元積層型半導体装置の製造方法では、高集積化の可能な３次元積層型半導体装置を大量生産することが可能になる。しかしながら、この製造方法では、仮基板を除去する工程や、外部電極を形成する工程が必要であり、そのため、工程数が多いという問題点がある。
本発明はかかる問題点に鑑みてなされたもので、その目的は、高集積化の可能な電子部品パッケージを低コストで短時間に大量生産することを可能にすると共に、仕様の変更に対して柔軟且つ迅速に対応することが可能な電子部品パッケージおよびその製造方法、ならびに電子部品パッケージの製造に用いられる電子部品パッケージ用基礎構造物を提供することにある。
本発明の電子部品パッケージは、上面と側面とを有する基体と、それぞれ少なくとも１つの電子部品チップを含み、基体の上面上に積み重ねられた複数の階層部分とを備えている。基体は、複数の外部接続端子と、複数の外部接続端子を保持する保持部とを含んでいる。各外部接続端子は、基体の側面に配置された端面を有している。複数の階層部分に含まれる複数の電子部品チップのうちの少なくとも１つは、少なくとも１つの外部接続端子に電気的に接続されている。
本発明の電子部品パッケージにおいて、基体は、更に、基体に最も近い階層部分に含まれる少なくとも１つの電子部品チップが接合されるチップ接合用導体層を含んでいてもよい。
また、本発明の電子部品パッケージにおいて、各電子部品チップは複数の電極を有し、基体に最も近い階層部分は、更に、そこに含まれる電子部品チップの少なくとも１つの電極と少なくとも１つの外部接続端子とを電気的に接続する少なくとも１つの端子用接続部を含んでいてもよい。
また、本発明の電子部品パッケージにおいて、各電子部品チップは複数の電極を有し、電子部品パッケージは、複数の階層部分のうちの、基体に最も近い階層部分以外の階層部分に含まれる電子部品チップの少なくとも１つの電極と少なくとも１つの外部接続端子とを電気的に接続する少なくとも１つの端子用接続路を含んでいてもよい。少なくとも１つの端子用接続路は、少なくとも１つの階層部分を貫通する柱状導体を含んでいてもよい。
また、本発明の電子部品パッケージにおいて、各電子部品チップは複数の電極を有し、少なくとも１つの階層部分は、複数の電子部品チップと、この複数の電子部品チップの電極同士を電気的に接続する少なくとも１つのチップ間接続部とを含んでいてもよい。
複数の電子部品チップを含む少なくとも１つの階層部分は、更に、複数の電子部品チップを覆い、平坦化された上面を有する絶縁層を含んでいてもよい。この場合、絶縁層は、少なくとも１つのチップ間接続部によって接続される複数の電極を露出させるための開口部を有し、少なくとも１つのチップ間接続部は、絶縁層の上に配置された部分と開口部に挿入された部分とを含んでいてもよい。また、絶縁層は、複数の電子部品チップを覆う樹脂絶縁膜と、樹脂絶縁膜を覆い、平坦化された上面を有する無機絶縁膜とを含んでいてもよい。
また、本発明の電子部品パッケージにおいて、各電子部品チップは複数の電極を有し、電子部品パッケージは、異なる階層部分に含まれる２つの電子部品チップの電極同士を接続する少なくとも１つのチップ間接続路を含んでいてもよい。この少なくとも１つのチップ間接続路は、少なくとも１つの階層部分を貫通する柱状導体を含んでいてもよい。
また、本発明の電子部品パッケージにおいて、複数の階層部分のうちの、基体から最も遠い階層部分以外の階層部分は、平坦化され、その上に配置された階層部分に接する上面を有する平坦化層を含んでいてもよい。平坦化層は、樹脂絶縁膜と、樹脂絶縁膜を覆い、平坦化された上面を有する無機絶縁膜とを含んでいてもよい。
また、本発明の電子部品パッケージにおいて、基体から最も遠い階層部分は、更に、そこに含まれる少なくとも１つの電子部品チップを覆う保護層を含んでいてもよい。
また、本発明の電子部品パッケージは、更に、基体の側面に配置され、それぞれ外部接続端子の端面に接続された複数の端子用導体膜を備えていてもよい。
また、本発明の電子部品パッケージは、更に、それぞれ外部接続端子の端面に接続された複数の端子用ピンを備えていてもよい。
本発明の電子部品パッケージの製造方法は、
複数の電子部品パッケージに対応した複数組の外部接続端子と、複数組の外部接続端子を保持するウェハ本体とを有し、それぞれ後に互いに分離されることによって基体となる複数の基体予定部を含むウェハを作製する工程と、
ウェハにおける各基体予定部の上にそれぞれ複数の階層部分が配置されるように、ウェハの上に複数組の階層部分を形成して、ウェハと複数組の階層部分を含む電子部品パッケージ用基礎構造物を作製する工程と、
各基体予定部とその上に配置された複数の階層部分とを含む部分が互いに分離されて複数の電子部品パッケージが形成されるように、電子部品パッケージ用基礎構造物を切断する工程とを備えている。
本発明の電子部品パッケージの製造方法において、ウェハは、更に、各々に基体に最も近い階層部分に含まれる少なくとも１つの電子部品チップが接合される複数のチップ接合用導体層を有していてもよい。
また、本発明の電子部品パッケージの製造方法において、各電子部品チップは複数の電極を有し、基体に最も近い階層部分は、更に、そこに含まれる電子部品チップの少なくとも１つの電極と少なくとも１つの外部接続端子とを電気的に接続する少なくとも１つの端子用接続部を含んでいてもよい。この場合、電子部品パッケージ用基礎構造物を作製する工程は、複数の電子部品パッケージに対応した複数の端子用接続部を形成する工程を含む。
また、本発明の電子部品パッケージの製造方法において、各電子部品チップは複数の電極を有し、電子部品パッケージは、複数の階層部分のうちの、基体に最も近い階層部分以外の階層部分に含まれる電子部品チップの少なくとも１つの電極と少なくとも１つの外部接続端子とを電気的に接続する少なくとも１つの端子用接続路を含んでいてもよい。この場合、電子部品パッケージ用基礎構造物を作製する工程は、複数の電子部品パッケージに対応した複数の端子用接続路を形成する工程を含む。
各端子用接続路は、少なくとも１つの階層部分を貫通する柱状導体を含んでいてもよい。この場合、複数の端子用接続路を形成する工程は、複数の電子部品パッケージに対応した複数の柱状導体を形成する工程と、複数の柱状導体を覆うように絶縁層を形成する工程と、複数の柱状導体が露出するように絶縁層を研磨する工程とを含んでいてもよい。
また、本発明の電子部品パッケージの製造方法において、各電子部品チップは複数の電極を有し、少なくとも１つの階層部分は、複数の電子部品チップと、この複数の電子部品チップの電極同士を電気的に接続する少なくとも１つのチップ間接続部とを含んでいてもよい。この場合、電子部品パッケージ用基礎構造物を作製する工程は、複数の電子部品パッケージに対応した複数のチップ間接続部を形成する工程を含む。
複数の電子部品チップを含む少なくとも１つの階層部分は、更に、複数の電子部品チップを覆い、平坦化された上面を有する絶縁層を含んでいてもよい。この場合、絶縁層は、少なくとも１つのチップ間接続部によって接続される複数の電極を露出させるための開口部を有し、少なくとも１つのチップ間接続部は、絶縁層の上に配置された部分と開口部に挿入された部分とを含んでいてもよい。また、この場合、電子部品パッケージ用基礎構造物を作製する工程は、複数のチップ間接続部を形成する前に絶縁層を形成する工程を含む。
また、絶縁層は、複数の電子部品チップを覆う樹脂絶縁膜と、樹脂絶縁膜を覆い、平坦化された上面を有する無機絶縁膜とを含んでいてもよい。この場合、絶縁層を形成する工程は、樹脂絶縁膜を形成する工程と、樹脂絶縁膜を覆うように無機絶縁膜を形成する工程と、無機絶縁膜の上面を平坦化する工程と、樹脂絶縁膜および無機絶縁膜に開口部を形成する工程とを含んでいてもよい。
また、本発明の電子部品パッケージの製造方法において、各電子部品チップは複数の電極を有し、電子部品パッケージは、異なる階層部分に含まれる２つの電子部品チップの電極同士を接続する少なくとも１つのチップ間接続路を含んでいてもよい。この場合、電子部品パッケージ用基礎構造物を作製する工程は、複数の電子部品パッケージに対応した複数のチップ間接続路を形成する工程を含む。
各チップ間接続路は、少なくとも１つの階層部分を貫通する柱状導体を含んでいてもよい。この場合、複数のチップ間接続路を形成する工程は、複数の電子部品パッケージに対応した複数の柱状導体を形成する工程と、複数の柱状導体を覆うように絶縁層を形成する工程と、複数の柱状導体が露出するように絶縁層を研磨する工程とを含んでいてもよい。
また、本発明の電子部品パッケージの製造方法において、複数の階層部分のうちの、基体から最も遠い階層部分以外の階層部分は、平坦化され、その上に配置された階層部分に接する上面を有する平坦化層を含んでいてもよい。この場合、電子部品パッケージ用基礎構造物を作製する工程は、平坦化層を形成する工程を含む。
平坦化層は、樹脂絶縁膜と、樹脂絶縁膜を覆い、平坦化された上面を有する無機絶縁膜とを含んでいてもよい。この場合、平坦化層を形成する工程は、樹脂絶縁膜を形成する工程と、樹脂絶縁膜を覆うように無機絶縁膜を形成する工程と、無機絶縁膜の上面を平坦化する工程とを含んでいてもよい。
また、本発明の電子部品パッケージの製造方法において、基体から最も遠い階層部分は、更に、そこに含まれる少なくとも１つの電子部品チップを覆う保護層を含んでいてもよい。この場合、電子部品パッケージ用基礎構造物を作製する工程は、保護層を形成する工程を含む。
また、本発明の電子部品パッケージの製造方法において、電子部品パッケージは、更に、基体の側面に配置され、それぞれ外部接続端子の端面に接続された複数の端子用導電膜を備えていてもよい。この場合、電子部品パッケージの製造方法は、更に、電子部品パッケージ用基礎構造物を切断する工程の後で、複数の端子用導体膜を形成する工程を備える。
また、本発明の電子部品パッケージの製造方法において、電子部品パッケージは、更に、それぞれ外部接続端子の端面に接続された複数の端子用ピンを備えていてもよい。この場合、電子部品パッケージの製造方法は、更に、電子部品パッケージ用基礎構造物を切断する工程の後で、外部接続端子の端面に端子用ピンを接続する工程を備える。
本発明の電子部品パッケージ用基礎構造物は、本発明の電子部品パッケージを製造するために用いられるものである。本発明の電子部品パッケージ用基礎構造物は、複数の電子部品パッケージに対応した複数組の外部接続端子と、複数組の外部接続端子を保持するウェハ本体とを有し、それぞれ後に互いに分離されることによって基体となる複数の基体予定部を含むウェハと、ウェハにおける各基体予定部の上にそれぞれ複数の階層部分が配置されるように、ウェハの上に配置された複数組の階層部分とを備えている。
本発明の電子部品パッケージ用基礎構造物において、ウェハは、更に、各々に基体に最も近い階層部分に含まれる少なくとも１つの電子部品チップが接合される複数のチップ接合用導体層を有していてもよい。
また、本発明において、各電子部品チップは複数の電極を有し、基体に最も近い階層部分は、更に、そこに含まれる電子部品チップの少なくとも１つの電極と少なくとも１つの外部接続端子とを電気的に接続する少なくとも１つの端子用接続部を含んでいてもよい。この場合、電子部品パッケージ用基礎構造物における複数組の階層部分は、複数の電子部品パッケージに対応した複数の端子用接続部を含む。
また、本発明において、各電子部品チップは複数の電極を有し、電子部品パッケージは、複数の階層部分のうちの、基体に最も近い階層部分以外の階層部分に含まれる電子部品チップの少なくとも１つの電極と少なくとも１つの外部接続端子とを電気的に接続する少なくとも１つの端子用接続路を含んでいてもよい。この場合、電子部品パッケージ用基礎構造物における複数組の階層部分は、複数の電子部品パッケージに対応した複数の端子用接続路を含む。各端子用接続路は、少なくとも１つの階層部分を貫通する柱状導体を含んでいてもよい。
また、本発明において、各電子部品チップは複数の電極を有し、少なくとも１つの階層部分は、複数の電子部品チップと、この複数の電子部品チップの電極同士を電気的に接続する少なくとも１つのチップ間接続部とを含んでいてもよい。この場合、電子部品パッケージ用基礎構造物における複数組の階層部分は、複数の電子部品パッケージに対応した複数のチップ間接続部を含む。
複数の電子部品チップを含む少なくとも１つの階層部分は、更に、複数の電子部品チップを覆い、平坦化された上面を有する絶縁層を含んでいてもよい。この絶縁層は、少なくとも１つのチップ間接続部によって接続される複数の電極を露出させるための開口部を有し、少なくとも１つのチップ間接続部は、絶縁層の上に配置された部分と開口部に挿入された部分とを含んでいてもよい。また、絶縁層は、複数の電子部品チップを覆う樹脂絶縁膜と、樹脂絶縁膜を覆い、平坦化された上面を有する無機絶縁膜とを含んでいてもよい。
また、本発明において、各電子部品チップは複数の電極を有し、電子部品パッケージは、異なる階層部分に含まれる２つの電子部品チップの電極同士を接続する少なくとも１つのチップ間接続路を含んでいてもよい。この場合、電子部品パッケージ用基礎構造物における複数組の階層部分は、複数の電子部品パッケージに対応した複数のチップ間接続路を含む。各チップ間接続路は、少なくとも１つの階層部分を貫通する柱状導体を含んでいてもよい。
また、本発明の電子部品パッケージ用基礎構造物において、複数の階層部分のうちの、基体から最も遠い階層部分以外の階層部分は、平坦化され、その上に配置された階層部分に接する上面を有する平坦化層を含んでいてもよい。平坦化層は、樹脂絶縁膜と、樹脂絶縁膜を覆い、平坦化された上面を有する無機絶縁膜とを含んでいてもよい。
また、本発明の電子部品パッケージ用基礎構造物において、基体から最も遠い階層部分は、更に、そこに含まれる少なくとも１つの電子部品チップを覆う保護層を含んでいてもよい。
本発明の電子部品パッケージまたはその製造方法、もしくは電子部品パッケージ用基礎構造物によれば、高集積化の可能な電子部品パッケージを低コストで短時間に大量生産することが可能になると共に、仕様の変更に対して柔軟且つ迅速に対応することが可能になるという効果を奏する。
以下、本発明の一実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本実施の形態に係る電子部品パッケージの構成について説明する。図１は、本実施の形態に係る電子部品パッケージの断面図である。図１に示したように、本実施の形態に係る電子部品パッケージ１は、基体１０と、この基体１０の上に積み重ねられた複数の階層部分とを備えている。図１には、電子部品パッケージ１が３つの階層部分２０，３０，４０を備えた例を示している。この例では、基体１０の上に階層部分２０，３０，４０の順に積み重ねられている。なお、電子部品パッケージ１が備える階層部分は２つでもよいし、４つ以上であってもよい。電子部品パッケージ１は、例えば直方体形状をなしている。この場合、基体１０は、上面１０ａと、下面１０ｂと、４つの側面１０ｃとを有している。
基体１０は、複数の外部接続端子１１と、この複数の外部接続端子１１を保持する保持部１２とを含んでいる。保持部１２のうち、少なくとも、外部接続端子１１に接する面を含む部分は、絶縁材料または高抵抗材料によって構成される。保持部１２は、例えば、樹脂、セラミックまたはガラスによって構成することができる。また、保持部１２は、ガラス繊維を樹脂で固めたもので構成してもよい。また、保持部１２は、シリコン等の半導体材料よりなる板の一方の面上に絶縁膜を形成したもので構成してもよい。
図１に示した例では、保持部１２は、第１層１２Ａと、この第１層１２Ａの上に配置された第２層１２Ｂとを有している。第１層１２Ａは、例えば、樹脂、セラミック、ガラス、ガラス繊維を樹脂で固めたもの、または半導体材料によって構成されている。第２層１２Ｂは、Ａｌ２Ｏ３、ＳｉＯ２等の無機絶縁材料によって構成されている。第２層１２Ｂの厚みは、例えば０．１〜０．５μｍの範囲内である。
また、図１に示した例では、保持部１２は、上面１２ａと、下面１２ｂと、４つの側面１２ｃとを有している。複数の外部接続端子１１は、保持部１２の上面１２ａの上に配置されている。また、各外部接続端子１１は、基体１０の側面１０ｃに配置された端面１１ａを有している。
各階層部分２０，３０，４０は、それぞれ少なくとも１つの電子部品チップ（以下、単にチップと記す。）３を含んでいる。複数の階層部分２０，３０，４０に含まれる複数のチップ３のうちの少なくとも１つは、少なくとも１つの外部接続端子１１に電気的に接続されている。チップ３は、例えば、半導体集積回路素子でもよいし、他の回路素子でもよいし、例えばＭＥＭＳ（微小電気機械システム）によって構成されたセンサやアクチェエータであってもよい。
基体１０は、基体１０に最も近い階層部分２０に含まれる少なくとも１つのチップ３が接合されるチップ接合用導体層１３を含んでいてもよい。この場合、基体１０の上面１０ａは、保持部１２の上面１２ａのうちの外部接続端子１１およびチップ接合用導体層１３によって覆われていない部分と、外部接続端子１１の上面と、チップ接合用導体層１３の上面とによって構成される。
各チップ３は、複数の電極３ａを有している。基体１０に最も近い階層部分２０は、そこに含まれるチップ３の少なくとも１つの電極３ａと少なくとも１つの外部接続端子１１とを電気的に接続する少なくとも１つの端子用接続部２１を含んでいてもよい。
電子部品パッケージ１は、複数の階層部分２０，３０，４０のうちの、基体１０に最も近い階層部分２０以外の階層部分に含まれるチップ３の少なくとも１つの電極３ａと少なくとも１つの外部接続端子１１とを電気的に接続する少なくとも１つの端子用接続路を含んでいてもよい。この少なくとも１つの端子用接続路は、少なくとも１つの階層部分を貫通する柱状導体５１を含んでいてもよい。
階層部分２０，３０，４０のうちの少なくとも１つは、複数のチップ３と、この複数のチップ３の電極３ａ同士を電気的に接続する少なくとも１つのチップ間接続部５３とを含んでいてもよい。図１に示した例では、階層部分２０，３０，４０が、いずれも、複数のチップ３と、少なくとも１つのチップ間接続部５３とを含んでいる。
また、複数のチップ３を含む階層部分は、更に、複数のチップ３を覆い、平坦化された上面を有する絶縁層５２を含んでいてもよい。この場合、絶縁層５２は、チップ間接続部５３によって接続される複数の電極３ａを露出させるための開口部を有し、チップ間接続部５３は、絶縁層５２の上に配置された部分と開口部に挿入された部分とを含む。また、絶縁層５２は、複数のチップ３を覆う樹脂絶縁膜５２Ａと、樹脂絶縁膜５２Ａを覆い、平坦化された上面を有する無機絶縁膜５２Ｂとを含んでいてもよい。樹脂絶縁膜５２Ａは、ポリイミド樹脂等の樹脂によって構成される。無機絶縁膜５２Ｂは、Ａｌ２Ｏ３、ＳｉＯ２等の無機絶縁材料によって構成される。
電子部品パッケージ１は、異なる階層部分に含まれる２つのチップ３の電極３ａ同士を接続する少なくとも１つのチップ間接続路を含んでいてもよい。この少なくとも１つのチップ間接続路は、少なくとも１つの階層部分を貫通する柱状導体５４を含んでいてもよい。
複数の階層部分２０，３０，４０のうちの、基体１０から最も遠い階層部分４０以外の階層部分２０，３０は、平坦化され、その上に配置された階層部分に接する上面を有する平坦化層５５を含んでいてもよい。平坦化層５５は、樹脂絶縁膜５５Ａと、樹脂絶縁膜５５Ａを覆い、平坦化された上面を有する無機絶縁膜５５Ｂとを含んでいてもよい。樹脂絶縁膜５５Ａは、ポリイミド樹脂等の樹脂によって構成される。無機絶縁膜５５Ｂは、Ａｌ２Ｏ３、ＳｉＯ２等の無機絶縁材料によって構成される。
階層部分３０は、そこに含まれる少なくとも１つのチップ３が接合されるチップ接合用導体層３３を含んでいてもよい。この場合、チップ接合用導体層３３は、階層部分２０の平坦化層５５の上面上に配置される。同様に、階層部分４０は、そこに含まれる少なくとも１つのチップ３が接合されるチップ接合用導体層４３を含んでいてもよい。この場合、チップ接合用導体層４３は、階層部分３０の平坦化層５５の上面上に配置される。
基体１０から最も遠い階層部分４０は、更に、そこに含まれる少なくとも１つのチップ３を覆う保護層５６を含んでいてもよい。
端子用接続部２１、端子用接続路、チップ間接続部５３およびチップ間接続路の材料としては、例えばＣｕ、Ｎｉ、Ｃｒ、ＦｅまたはＡｕを用いることができる。このうち、特に、導電性に優れたＣｕまたはＡｕが好ましい。
図２０は、本実施の形態に係る電子部品パッケージ１における要部を示している。
次に、図２ないし図４を参照して、本実施の形態に係る電子部品パッケージ１の製造方法の概略について説明する。図２は、本実施の形態に係る電子部品パッケージの製造方法における最初の工程を示している。この工程では、電子部品パッケージ用ウェハ（以下、単にウェハと記す。）１０１を作製する。このウェハ１０１は、複数の電子部品パッケージ１に対応した複数組の外部接続端子１１と、複数組の外部接続端子１１を保持するウェハ本体１１２とを有している。なお、ウェハ１０１は回路素子を含んでいない。また、ウェハ１０１は、それぞれ後に互いに分離されることによって、電子部品パッケージ１の基体１０となる複数の基体予定部１１０を含んでいる。なお、ウェハ本体１１２は、複数の基体予定部１１０が互いに分離される際に切断され、複数の保持部１２となる。
複数の基体予定部１１０は、例えば、縦方向と横方向にそれぞれ複数個並ぶように配置されている。なお、図２に示した例では、各基体予定部１１０において、横方向の両側にそれぞれ複数の外部接続端子１１が配置されている。また、図２に示した例では、横方向に隣り合う２つの基体予定部１１０の境界において、隣り合う２つの基体予定部１１０の複数の外部接続端子１１のうち、前記境界に近いもの同士が連結されている。なお、図２には、ウェハ１０１が円板形状である例を示している。しかし、ウェハ１０１の形状は、任意であり、例えば下面および上面が矩形の板状であってもよい。
図２に示したウェハ１０１は、更に、各々に基体１０に最も近い階層部分２０に含まれる少なくとも１つのチップ３が接合される複数のチップ接合用導体層１３を有している。図２に示した例では、１つの基体予定部１１０に１つのチップ接合用導体層１３が配置されている。そして、このチップ接合用導体層１３の横方向における両側にそれぞれ複数の外部接続端子１１が配置されている。なお、ウェハ１０１は、チップ接合用導体層１３を有していなくてもよい。
図３は次の工程を示す。この工程では、ウェハ１０１における各基体予定部１１０の上にそれぞれ複数の階層部分２０，３０，４０が配置されるように、ウェハ１０１の上に複数組の階層部分２０，３０，４０を形成して、ウェハ１０１と複数組の階層部分２０，３０，４０を含む電子部品パッケージ用基礎構造物（以下、単に基礎構造物と記す。）を作製する。図３は、ウェハ１０１の各チップ接合用導体層１３の上に、階層部分２０に含まれる少なくとも１つのチップ３を接合した状態を示している。図３には、１つの階層部分２０に含まれるチップ３の数が９つである例を示している。しかし、１つの階層部分２０に含まれるチップ３の数は任意である。図３に示した積層体に対して、チップ３以外の階層部分２０の構成要素を形成した後、積層部分３０，４０を順に形成して、基礎構造物が完成する。
図４は次の工程を示す。この工程では、各基体予定部１１０とその上に配置された複数の階層部分とを含む部分が互いに分離されて複数の電子部品パッケージ１が形成されるように、基礎構造物を切断する。
次に、図５ないし図１９を参照して、本実施の形態に係る電子部品パッケージ１の製造方法について詳しく説明する。なお、図５ないし図１６の断面図では、各部を明確に示すために、各部を、図１７ないし図１９の平面図における対応する各部とは異なる寸法で描いている。
本実施の形態に係る電子部品パッケージ１の製造方法では、まず、ウェハ１０１を作製する。このウェハ１０１を作製する工程の一例について、図５、図６および図１７を参照して説明する。図５は、本実施の形態に係る電子部品パッケージ１の製造方法における一工程で作製される積層体の一部を示す断面図である。図６は、図５に示した工程に続く工程で作製される積層体の一部を示す断面図である。図１７は、本実施の形態に係る電子部品パッケージ１の製造方法における一工程で作製される積層体の一部を示す平面図である。
この工程では、まず、図５に示したウェハ本体１１２を作製する。ウェハ本体１１２は、平坦な上面１１２ａを有する板状をなしている。ウェハ本体１１２のうち、少なくとも、上面１１２ａを含む部分は、絶縁材料または高抵抗材料によって構成される。図５に示した例では、ウェハ本体１１２は、第１層１１２Ａと、この第１層１１２Ａの上に配置された第２層１１２Ｂとを有している。第１層１１２Ａは、例えば、樹脂、セラミック、ガラス、ガラス繊維を樹脂で固めたもの、または半導体材料によって構成されている。第２層１１２Ｂは、Ａｌ２Ｏ３、ＳｉＯ２等の無機絶縁材料によって構成されている。第２層１１２Ｂの厚みは、例えば０．１〜０．５μｍの範囲内である。
次に、ウェハ本体１１２の上面１１２ａの上に、後に一部がエッチングされることによって複数組の外部接続端子１１となる導体層１１１を形成する。導体層１１１の厚みは、例えば３０〜８００μｍの範囲内である。
導体層１１１は、例えば、圧延金属箔をウェハ本体１１２の上面１１２ａに貼り付けて形成することができる。この場合、導体層１１１の材料としては、例えばＡｌ、Ｃｕ、Ａｕ、ＮｉまたはＡｇを用いることができる。
また、導体層１１１は、例えば、スパッタ法によってウェハ本体１１２の上面１１２ａ上にめっき用のシード層を形成した後、めっき法によってシード層の上にめっき層を形成することによって形成してもよい。シード層の材料としては、例えばＣｕ、Ｎｉ、Ｃｒ、ＦｅまたはＡｕを用いることができる。めっき層の材料としては、例えばＣｕ、Ｎｉ、Ｆｅ、Ｒｕ、Ｃｒまたはこれらを含む合金や、ＮｉＦｅ、ＣｏＮｉＦｅを用いることができる。
次に、導体層１１１の上に、図示しないエッチングマスクを形成する。このエッチングマスクは、導体層１１１のうち外部接続端子１１となる部分を覆う。エッチングマスクは、例えば、フォトリソグラフィを用いてフォトレジスト層をパターニングして形成される。フォトレジスト層の厚みは、例えば５０〜１００μｍの範囲内である。フォトレジスト層は、例えばフォトレジストフィルムによって形成される。次に、例えばウェットエッチングによって、導体層１１１の一部をエッチングする。このエッチング後に残った導体層１１１によって、図６に示したように、複数組の外部接続端子１１が形成される。
次に、図６および図１７に示したように、例えばめっき法によって、ウェハ本体１１２の上面１１２ａの上に複数のチップ接合用導体層１３を形成する。チップ接合用導体層１３の材料としては、例えばＣｕを用いることができる。また、チップ接合用導体層１３の厚みは、例えば１〜１０μｍの範囲内である。このようにして、ウェハ本体１１２と複数組の外部接続端子１１と複数のチップ接合用導体層１３とを有するウェハ１０１が作製される。
外部接続端子１１の厚みは、チップ接合用導体層１３の厚みよりも大きい。外部接続端子１１の上面とチップ接合用導体層１３の上面との間には、外部接続端子１１の上面の方が上方に配置されるように段差が形成されている。この段差は、後にチップ接合用導体層１３の上に配置されるチップ３の厚みと等しいか、ほぼ等しいことが好ましい。チップ３が、例えば直径２００ｍｍの半導体ウェハや直径３００ｍｍの半導体ウェハを用いて作製される場合には、チップ３の厚みはそれら半導体ウェハの厚みとほぼ等しくてもよい。また、チップ３が半導体ウェハによって作製される場合において、半導体ウェハを研磨して薄くすることにより、チップ３の厚みを小さくしてもよい。チップ３が半導体ウェハによって作製される場合には、チップ３の厚みは、例えば３０〜８００μｍの範囲内であるが、８００μｍよりも大きくてもよい。チップ３の厚みは、３０〜２５０μｍの範囲内であることが好ましい。
なお、ウェハ１０１の作製方法は、上記の方法に限らない。例えば、ウェハ１０１は、以下の方法によって作製してもよい。この方法では、まず、スパッタ法によってウェハ本体１１２の上面１１２ａ上にめっき用のシード層を形成する。次に、例えばフレームめっき法によって、シード層の上に、それぞれ外部接続端子１１の一部となる複数の第１のめっき層と、複数のチップ接合用導体層１３を構成する複数のチップ接合用めっき層とを形成する。次に、例えばフレームめっき法によって、複数の第１のめっき層の上に複数の第２のめっき層を形成する。次に、第１および第２のめっき層の積層膜とチップ接合用めっき層をそれぞれマスクとして、シード層のうち、第１のめっき層およびチップ接合用めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、第１および第２のめっき層、および第１のめっき層の下に残ったシード層によって外部接続端子１１が形成され、チップ接合用めっき層およびその下に残ったシード層によってチップ接合用導体層１３が形成される。
また、ウェハ１０１は、複数組の外部接続端子１１と複数のチップ接合用導体層１３とを含むリードフレームをウェハ本体１１２の上面１１２ａ上に貼り付けることによって作製してもよい。この場合、リードフレームは、一般的な作製方法によって作製される。例えば、リードフレームは、金型を用いて板金を打ち抜いて作製してもよいし、板金をエッチングによってパターニングして作製してもよい。
また、ウェハ１０１は、スパッタ法によって、ウェハ本体１１２の上面１１２ａ上に複数組の外部接続端子１１と複数のチップ接合用導体層１３とを形成することによって作製してもよい。この場合、外部接続端子１１およびチップ接合用導体層１３の材料としては、例えばＭｏ、Ｃｒ、Ｗ、Ｐｔ、Ｐａ、Ｒｕまたはこれらを含む合金を用いることができる。
また、ウェハ１０１は、以下の方法によって作製してもよい。この方法では、まず、例えばセラミックよりなる板を加工して、複数組の外部接続端子１１と複数のチップ接合用導体層１３とを収容する溝部を有するウェハ本体１１２を作製する。次に、このウェハ本体１１２の溝部内に導電材料を充填して、複数組の外部接続端子１１と複数のチップ接合用導体層１３とを形成する。溝部内に導電材料を充填する方法としては、金属を溶かして溝部内に流し込む方法、すなわち鋳造を用いることができる。この場合、金属としては、低温で溶解するものが好ましい。
なお、チップ接合用導体層１３は必ずしも設ける必要はないが、以下の理由から設けることが好ましい。まず、チップ接合用導体層１３を設けない場合には、チップ３は、例えば樹脂やセラミックよりなるウェハ本体１１２に直接接合される。この場合には、チップ３をウェハ本体１１２に半田を用いて接合することができない。これに対し、チップ接合用導体層１３を設けた場合には、半田を用いてチップ３をチップ接合用導体層１３に容易に接合することができる。また、チップ接合用導体層１３を設けた場合には、このチップ接合用導体層１３をグランドとして用いることにより、チップ３をグランドに接続することができる。これにより、例えばチップ３において発生するノイズを低減することが可能になる等の効果が得られる。
図７および図１８は、次の工程を示す。図７は、この工程で作製される積層体の一部を示す断面図である。図１８は、この工程で作製される積層体の一部を示す平面図である。この工程では、各基体予定部１１０におけるチップ接合用導体層１３の上にそれぞれ少なくとも１つのチップ３を接合する。図７および図１８には、１つのチップ接合用導体層１３に９つのチップ３を接合した例を示している。図７に示したように、各チップ３は、上面と、下面と、上面に配置された複数の電極３ａとを有している。各チップ３は、下面がチップ接合用導体層１３に接合されるように配置される。電極３ａの上面は、外部接続端子１１の上面と同じ高さまたはほぼ同じ高さに配置される。なお、図８ないし図１９では、電極３ａの図示を省略する。
図８および図１９は、次の工程を示す。図８は、この工程で作製される積層体の一部を示す断面図である。図１９は、この工程で作製される積層体の一部を示す平面図である。この工程では、まず、図７に示した複数のチップ３を覆い、平坦化された上面を有する絶縁層５２を形成する。絶縁層５２は、複数のチップ３を覆う樹脂絶縁膜５２Ａと、樹脂絶縁膜５２Ａを覆い、平坦化された上面を有する無機絶縁膜５２Ｂとを含んでいてもよい。この場合には、まず、複数のチップ３を覆う樹脂絶縁膜５２Ａを形成し、次に、樹脂絶縁膜５２Ａを覆うように無機絶縁膜５２Ｂを形成する。樹脂絶縁膜５２Ａの上面は平坦化される。樹脂絶縁膜５２Ａは、例えば、図７に示した積層体の上にポリイミド樹脂を塗布し、その上面を平坦化した後、ポリイミド樹脂を硬化させることによって形成される。無機絶縁膜５２Ｂは、例えば、スパッタ法によって樹脂絶縁膜５２Ａの上にＡｌ２Ｏ３またはＳｉＯ２の膜を、例えば２〜１０μｍの厚みに形成し、次に、この膜を、例えば化学機械研磨（以下、ＣＭＰと記す。）によって研磨して、その上面を平坦化することによって形成される。研磨後に残る無機絶縁膜５２Ｂの厚みは、例えば０．５〜１μｍの範囲内である。次に、絶縁層５２を選択的にエッチングすることによって、絶縁層５２に、外部接続端子１１の上面の一部および電極３ａの上面を露出させるための複数の開口部を形成する。
次に、複数の電子部品パッケージ１に対応した複数の端子用接続部２１と複数のチップ間接続部５３とを同時に形成する。端子用接続部２１とチップ間接続部５３は、いずれも、絶縁層５２の上に配置された部分と絶縁層５２の開口部に挿入された部分とを含む。端子用接続部２１とチップ間接続部５３は、例えばフレームめっき法によって形成される。この場合には、まず、絶縁層５２の上面上および開口部内に、めっき用のシード層を形成する。次に、シード層の上に、フォトリソグラフィを用いて、めっき用のフレームを形成する。このフレームには、端子用接続部２１およびチップ間接続部５３を形成すべき位置に開口部が形成されている。次に、フレームの開口部内にめっき層を形成する。次に、フレームを除去する。次に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。シード層のエッチングは、例えばイオンビームエッチングまたはウェットエッチングを用いて行われる。イオンビームエッチングを用いてシード層をエッチングする場合には、絶縁層５２は、樹脂絶縁膜５２Ａと無機絶縁膜５２Ｂとを含むものであることが好ましい。すなわち、樹脂絶縁膜５２Ａの上に無機絶縁膜５２Ｂが存在することにより、イオンビームエッチングを用いてシード層をエッチングする際に、樹脂絶縁膜５２Ａがエッチングされることを防止することができる。ウェットエッチングを用いてシード層をエッチングする場合には、絶縁層５２は、樹脂絶縁膜５２Ａのみからなるものであってもよい。また、ウェットエッチングを用いてシード層をエッチングする場合には、イオンビームエッチングを用いてシード層をエッチングする場合に比べて、チップ３が受けるダメージを小さくすることができる。
端子用接続部２１とチップ間接続部５３を形成する際には、同時に、１つのチップ３における異なる電極同士を接続する接続部や、異なる外部接続端子１１同士を接続する接続部を形成してもよい。
図９は、次の工程を示す。この工程では、図８に示した積層体の上面全体を覆うように、階層部分２０における平坦化層５５を形成する。この平坦化層５５は、樹脂絶縁膜５５Ａと、樹脂絶縁膜５５Ａを覆い、平坦化された上面を有する無機絶縁膜５５Ｂとを含んでいてもよい。この場合には、まず、図８に示した積層体の上面全体を覆う樹脂絶縁膜５５Ａを形成し、次に、樹脂絶縁膜５５Ａを覆うように無機絶縁膜５５Ｂを形成する。樹脂絶縁膜５５Ａの上面は平坦化される。樹脂絶縁膜５５Ａは、例えば、図８に示した積層体の上にポリイミド樹脂を塗布し、その上面を平坦化した後、ポリイミド樹脂を硬化させることによって形成される。無機絶縁膜５５Ｂは、例えば、スパッタ法によって樹脂絶縁膜５５Ａの上にＡｌ２Ｏ３またはＳｉＯ２の膜を、例えば２〜１０μｍの厚みに形成し、次に、この膜を、例えばＣＭＰによって研磨して、その上面を平坦化することによって形成される。研磨後に残る無機絶縁膜５５Ｂの厚みは、例えば０．５〜１μｍの範囲内である。
平坦化層５５の上面は、後に、その上に配置される階層部分３０に接する。階層部分３０における複数のチップ３を精度よく配置するためには、平坦化層５５の上面の平坦性は高い方がよい。平坦化層５５の上面の平坦性を高めるためには、平坦化層５５は、樹脂絶縁膜５５Ａと無機絶縁膜５５Ｂとを含むものであることが好ましい。
また、階層部分３０がチップ接合用導体層３３を含む場合にも、平坦化層５５は樹脂絶縁膜５５Ａと無機絶縁膜５５Ｂとを含むものであることが好ましい。すなわち、無機絶縁膜５５Ｂは、樹脂絶縁膜５５Ａに比べて、金属層に対する接着力が大きい。そのため、樹脂絶縁膜５５Ａの上に無機絶縁膜５５Ｂが存在することにより、無機絶縁膜５５Ｂがない場合に比べて、平坦化層５５の上面とチップ接合用導体層３３との間の接着力を大きくすることができる。
なお、平坦化層５５は、無機絶縁膜５５Ｂのみからなるものであってもよい。ここまでの工程により、ウェハ１０１の上に、複数の電子部品パッケージ１に対応した複数の階層部分２０が形成される。
図１０は、次の工程を示す。この工程では、まず、階層部分２０の平坦化層５５の上面上に、複数の電子部品パッケージ１に対応した複数のチップ接合用導体層３３を形成する。チップ接合用導体層３３の材料、厚みおよび形成方法は、チップ接合用導体層１３と同様である。次に、各チップ接合用導体層３３の上に、それぞれ少なくとも１つのチップ３を接合する。
次に、平坦化層５５を選択的にエッチングすることによって、平坦化層５５に、後に柱状導体５１，５４が挿入される複数の開口部を形成する。次に、例えばフレームめっき法によって、複数の電子部品パッケージ１に対応した複数の柱状導体５１，５４を同時に形成する。柱状導体５１，５４は、平坦化層５５の開口部に挿入される。柱状導体５１の下端部は、階層部分２０において外部端子１１に接続された導体層、例えば端子用接続部２１に接続される。柱状導体５４の下端部は、階層部分２０においてチップ３の電極３ａに接続された導体層、例えばチップ間接続部５３に接続される。
柱状導体５１，５４の上面は、階層部分３０に含まれるチップ３の電極３ａの上面よりも高い位置に配置されるようにする。柱状導体５１，５４を形成する際には、同時に、平坦化層５５の上に、階層部分３０内における配線のための導体層５７を形成してもよい。
図１１は、次の工程を示す。この工程では、階層部分３０における絶縁層５２を形成する。この絶縁層５２は、階層部分３０に含まれる複数のチップ３を覆い、平坦化された上面を有する。絶縁層５２は、複数のチップ３を覆う樹脂絶縁膜５２Ａと、樹脂絶縁膜５２Ａを覆い、平坦化された上面を有する無機絶縁膜５２Ｂとを含んでいてもよい。階層部分３０における樹脂絶縁膜５２Ａおよび無機絶縁膜５２Ｂの材料、厚みおよび形成方法は、階層部分２０における樹脂絶縁膜５２Ａおよび無機絶縁膜５２Ｂと同様である。なお、この工程では、例えばＣＭＰによって無機絶縁膜５２Ｂを研磨して無機絶縁膜５２Ｂの上面を平坦化する際に、柱状導体５１，５４の上面が露出し、柱状導体５１，５４の上面と無機絶縁膜５２Ｂの上面とが平坦化されるようにする。階層部分２０における絶縁層５２と同様に、階層部分３０における絶縁層５２も、樹脂絶縁膜５２Ａのみからなるものであってもよい。
図１２は、次の工程を示す。この工程では、まず、階層部分３０における絶縁層５２を選択的にエッチングすることによって、絶縁層５２に、階層部分３０に含まれる複数のチップ３の電極３ａの上面を露出させるための複数の開口部を形成する。
次に、複数の電子部品パッケージ１に対応した複数のチップ間接続部５３を形成する。このチップ間接続部５３の形成方法は、階層部分２０におけるチップ間接続部５３と同様である。チップ間接続部５３を形成する際には、同時に、柱状導体５１の上面に接続される導体層５８や、導体層５７の上面に接続される導体層５９を形成してもよい。導体層５８，５９は、階層部分３０に含まれるチップ３の電極３ａに接続されていてもよい。階層部分３０に含まれるチップ３の電極３ａと外部接続端子１１とを電気的に接続する端子用接続路は、例えば、階層部分３０における導体層５８および柱状導体５１と、階層部分２０における端子用接続部２１とによって構成される。なお、この工程では、複数の電子部品パッケージ１に対応した複数の端子用接続路が形成される。
また、柱状導体５４の上面には、階層部分３０においてチップ３の電極３ａに接続された導体層、例えばチップ間接続部５３が接続される。階層部分３０に含まれるチップ３の電極３ａと階層部分２０に含まれるチップ３の電極３ａとを接続するチップ間接続路は、例えば、階層部分３０におけるチップ間接続部５３および柱状導体５４と、階層部分２０におけるチップ間接続部５３とによって構成される。なお、この工程では、複数の電子部品パッケージ１に対応した複数のチップ間接続路が形成される。
図１３は、次の工程を示す。この工程では、図１２に示した積層体の上面全体を覆うように、階層部分３０における平坦化層５５を形成する。この平坦化層５５は、樹脂絶縁膜５５Ａと、樹脂絶縁膜５５Ａを覆い、平坦化された上面を有する無機絶縁膜５５Ｂとを含んでいてもよい。階層部分３０における樹脂絶縁膜５５Ａおよび無機絶縁膜５５Ｂの材料、厚みおよび形成方法は、階層部分２０における樹脂絶縁膜５５Ａおよび無機絶縁膜５５Ｂと同様である。
なお、平坦化層５５は、無機絶縁膜５５Ｂのみからなるものであってもよい。ここまでの工程により、複数の電子部品パッケージ１に対応した複数の階層部分２０の上に、複数の電子部品パッケージ１に対応した複数の階層部分３０が形成される。
図１４は、次の工程を示す。この工程では、まず、階層部分３０の平坦化層５５の上面上に、複数の電子部品パッケージ１に対応した複数のチップ接合用導体層４３を形成する。チップ接合用導体層４３の材料、厚みおよび形成方法は、チップ接合用導体層１３と同様である。次に、各チップ接合用導体層４３の上に、それぞれ少なくとも１つのチップ３を接合する。
次に、階層部分３０の平坦化層５５を選択的にエッチングすることによって、平坦化層５５に、後に柱状導体５１，５４が挿入される複数の開口部を形成する。次に、例えばフレームめっき法によって、複数の電子部品パッケージ１に対応した複数の柱状導体５１，５４を同時に形成する。柱状導体５１，５４は、平坦化層５５の開口部に挿入される。柱状導体５１の下端部は、例えば、階層部分３０における柱状導体５１に接続される。柱状導体５４の下端部は、階層部分３０においてチップ３の電極３ａに接続された導体層、例えばチップ間接続部５３に接続される。
柱状導体５１，５４の上面は、階層部分４０に含まれるチップ３の電極３ａの上面よりも高い位置に配置されるようにする。柱状導体５１，５４を形成する際には、同時に、平坦化層５５の上に、階層部分４０内における配線のための導体層５７を形成してもよい。
次に、階層部分４０における絶縁層５２を形成する。この絶縁層５２は、階層部分４０に含まれる複数のチップ３を覆い、平坦化された上面を有する。絶縁層５２は、複数のチップ３を覆う樹脂絶縁膜５２Ａと、樹脂絶縁膜５２Ａを覆い、平坦化された上面を有する無機絶縁膜５２Ｂとを含んでいてもよい。階層部分４０における樹脂絶縁膜５２Ａおよび無機絶縁膜５２Ｂの材料、厚みおよび形成方法は、階層部分２０における樹脂絶縁膜５２Ａおよび無機絶縁膜５２Ｂと同様である。なお、この工程では、例えばＣＭＰによって無機絶縁膜５２Ｂを研磨して無機絶縁膜５２Ｂの上面を平坦化する際に、柱状導体５１，５４の上面が露出し、柱状導体５１，５４の上面と無機絶縁膜５２Ｂの上面とが平坦化されるようにする。階層部分２０における絶縁層５２と同様に、階層部分４０における絶縁層５２も、樹脂絶縁膜５２Ａのみからなるものであってもよい。
図１５は、次の工程を示す。この工程では、まず、階層部分４０における絶縁層５２を選択的にエッチングすることによって、絶縁層５２に、階層部分４０に含まれる複数のチップ３の電極３ａの上面を露出させるための複数の開口部を形成する。
次に、複数の電子部品パッケージ１に対応した複数のチップ間接続部５３を形成する。このチップ間接続部５３の形成方法は、階層部分２０におけるチップ間接続部５３と同様である。チップ間接続部５３を形成する際には、同時に、柱状導体５１の上面に接続される導体層５８や、導体層５７の上面に接続される導体層５９を形成してもよい。導体層５８，５９は、階層部分４０に含まれるチップ３の電極３ａに接続されていてもよい。階層部分４０に含まれるチップ３の電極３ａと外部接続端子１１とを電気的に接続する端子用接続路は、例えば、階層部分４０における導体層５８および柱状導体５１と、階層部分３０における導体層５８および柱状導体５１と、階層部分２０における端子用接続部２１とによって構成される。なお、この工程では、複数の電子部品パッケージ１に対応した複数の端子用接続路が形成される。
また、柱状導体５４の上面には、階層部分４０においてチップ３の電極３ａに接続された導体層、例えばチップ間接続部５３が接続される。階層部分４０に含まれるチップ３の電極３ａと階層部分３０に含まれるチップ３の電極３ａとを接続するチップ間接続路は、例えば、階層部分４０におけるチップ間接続部５３および柱状導体５４と、階層部分３０におけるチップ間接続部５３とによって構成される。また、階層部分４０に含まれるチップ３の電極３ａと階層部分２０に含まれるチップ３の電極３ａとを接続するチップ間接続路は、例えば、階層部分４０におけるチップ間接続部５３および柱状導体５４と、階層部分３０におけるチップ間接続部５３および柱状導体５４と、階層部分２０におけるチップ間接続部５３とによって構成される。なお、この工程では、複数の電子部品パッケージ１に対応した複数のチップ間接続路が形成される。
図１５は、次の工程を示す。この工程では、図１４に示した積層体の上面全体を覆うように、保護層５６を形成する。保護層５６の材料としては、例えば、ＰＳＧ（リンシリケートガラス）、ＳｉＯ２、ポリイミド樹脂またはＡｌ２Ｏ３が用いられる。保護層５６の厚みは、例えば１〜５μｍの範囲内である。ここまでの工程により、複数の電子部品パッケージ１に対応した複数の階層部分３０の上に、複数の電子部品パッケージ１に対応した複数の階層部分４０が形成され、本実施の形態に係る基礎構造物６０が完成する。
基礎構造物６０は、複数の基体予定部１１０（図２および図３参照）を含むウェハ１０１と、このウェハ１０１における各基体予定部１１０の上にそれぞれ複数の階層部分２０，３０，４０が配置されるように、ウェハ１０１の上に配置された複数組の階層部分２０，３０，４０とを備えている。
図１６は、次の工程を示す。この工程では、各基体予定部１１０とその上に配置された複数の階層部分２０，３０，４０とを含む部分が互いに分離されて複数の電子部品パッケージ１が形成されるように、基礎構造物６０を切断する。このようにして、複数の電子部品パッケージ１が同時に製造される。
図２１は、電子部品パッケージ１の外観を示す斜視図である。図２１に示したように、電子部品パッケージ１は、例えば直方体形状をなしている。この場合、基体１０は４つの側面１０ｃを有している。１つ以上、例えば２つの側面１０ｃにおいて、それぞれ、複数の外部接続端子１１の端面１１ａが露出している。
図２２は、電子部品パッケージ１の一部を拡大して示している。図２２に示したように、電子部品パッケージ１は、更に、基体１０の側面１０ｃに配置され、それぞれ外部接続端子１１の端面１１ａに接続された複数の端子用導体膜６１を備えていてもよい。この場合、電子部品パッケージ１の製造方法は、更に、基礎構造物６０を切断する工程の後で、複数の端子用導体膜６１を形成する工程を備える。この場合には端子用導体膜６１を形成する前に、端子用導体膜６１が配置される面を研磨しておくことが好ましい。端子用導体膜６１の材料としては、例えばＡｕが用いられる。端子用導体膜６１は、例えばめっき法によって形成される。
図２３は、電子部品パッケージ１の他の形態を示す斜視図である。電子部品パッケージ１は、図２１に示した形態や図２２に示した形態であってもよいが、図２３に示したように、更に、それぞれ各外部接続端子１１の端面１１ａに接続された複数の端子用ピン６２を備えていてもよい。この場合には、電子部品パッケージ１の製造方法は、更に、基礎構造物６０を切断する工程の後で、外部接続端子１１の端面１１ａに端子用ピン６２を接続する工程を備える。
図２４は、電子部品パッケージ１の更に他の形態を示す斜視図である。図２４に示した電子部品パッケージ１は、図２３に示した形態に加えて、更に、外部接続端子１１と端子用ピン６２との接続部分を覆う保護層６３を備えている。保護層６３は、例えば樹脂によって形成される。保護層６３は、外部接続端子１１と端子用ピン６２との接続部分を補強する。
以上説明したように、本実施の形態に係る電子部品パッケージ１の製造方法では、まずウェハ１０１を作製する。ウェハ１０１は、複数の電子部品パッケージ１に対応した複数組の外部接続端子１１と、複数組の外部接続端子１１を保持するウェハ本体１１２とを有している。また、ウェハ１０１は、それぞれ後に互いに分離されることによって電子部品パッケージ１における基体１０となる複数の基体予定部１１０を含んでいる。本実施の形態では、次に、ウェハ１０１における各基体予定部１１０の上にそれぞれ複数の階層部分２０，３０，４０が配置されるように、ウェハ１０１の上に複数組の階層部分２０，３０，４０を形成して、ウェハ１０１と複数組の階層部分２０，３０，４０を含む基礎構造物６０を作製する。各階層部分２０，３０，４０は、それぞれ少なくとも１つのチップ３を含んでいる。次に、各基体予定部１１０とその上に配置された複数の階層部分２０，３０，４０とを含む部分が互いに分離されて複数の電子部品パッケージ１が形成されるように、基礎構造物６０を切断する。これにより、本実施の形態によれば、複数の階層２０，３０，４０を有することによって高集積化の可能な電子部品パッケージ１を、低コストで短時間に大量生産することが可能になる。
また、本実施の形態におけるウェハ１０１は、回路素子を含んでいない。従って、電子部品パッケージ１の仕様の変更が生じても、ウェハ１０１については、全く変更が必要ないか、外部接続端子１１の数や配置に変更が必要であっても、これらを容易に変更することができる。また、本実施の形態によれば、ウェハ１０１における各基体予定部１１０に配置するチップ３を変えることで、電子部品パッケージ１の仕様を容易に変えることができる。これらのことから、本実施の形態によれば、電子部品パッケージ１の仕様の変更に対して柔軟且つ迅速に対応することが可能である。
また、本実施の形態では、複数のチップ３をチップ間接続部５３やチップ間接続路によって接続することにより、マルチチップモジュールとしての電子部品パッケージ１を、低コストで短時間に大量生産することが可能になる。
また、本実施の形態では、予めウェハ１０１に複数の電子部品パッケージ１に対応した複数組の外部接続端子１１が設けられている。従って、本実施の形態によれば、例えばウェハの切断後に外部接続端子を形成するといった工程が不要であり、電子部品パッケージ１を製造するための工程数を少なくすることができる。
なお、本実施の形態において、電子部品パッケージ１に含まれる複数のチップ３の組み合わせは任意である。複数のチップ３の組み合わせとしては、例えば、Ｃ−ＭＯＳ集積回路素子、高速Ｃ−ＭＯＳ集積回路素子、高耐圧Ｃ−ＭＯＳ集積回路素子、バイポーラ集積回路素子、高速バイポーラ集積回路素子、高耐圧バイポーラ集積回路素子のうちの同じ種類または異なる種類の２つ以上の回路素子の組み合わせがある。また、複数のチップ３として、フラッシュメモリ、ＳＲＡＭ、ＤＲＡＭ、ＰＲＯＭ等のメモリ素子を複数個配置してもよい。これにより、記憶容量の大きなメモリ素子として機能する電子部品パッケージ１を製造することができる。また、電子部品パッケージ１内に、ＭＥＭＳによって構成されたセンサまたはアクチェエータと、これを駆動するドライバ回路素子とを配置してもよい。
また、本実施の形態では、階層部分２０において、外部接続端子１１の上面は、チップ３の電極３ａの上面と同じ高さまたはほぼ同じ高さに配置される。従って、本実施の形態によれば、チップ３と外部接続端子１１とを、端子用接続部２１を介して容易に接続することが可能になると共に、端子用接続部２１を精度よく形成することが可能になる。
なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、端子用接続部２１および端子用接続路は、チップ３における複数の電極３ａと１つ以上の外部接続端子１１とを接続するものであってもよいし、チップ３における１つ以上の電極３ａと複数の外部接続端子１１とを接続するものであってもよい。また、チップ間接続部５３およびチップ間接続路は、複数のチップ３における３つ以上の電極３ａを接続するものであってもよい。
また、実施の形態では、基体１０の４つの側面１０ｃのうちの２つにおいてそれぞれ複数の外部接続端子１１の端面１１ａが露出するように複数の外部接続端子１１が配置された例を示している。しかし、本発明では、基体１０の４つの側面１０ｃａのうちの１つ、３つまたは４つにおいて、それぞれ複数の外部接続端子１１の端面１１ａが露出するように複数の外部接続端子１１が配置されてもよい。
本発明の一実施の形態に係る電子部品パッケージの断面図である。 本発明の一実施の形態における電子部品パッケージ用ウェハを示す説明図である。 本発明の一実施の形態に係る電子部品パッケージの製造方法を説明するための説明図である。 本発明の一実施の形態に係る電子部品パッケージの製造方法を説明するための説明図である。 本発明の一実施の形態に係る電子部品パッケージの製造方法における一工程で作製される積層体の一部を示す断面図である。 図５に示した工程に続く工程における積層体の一部を示す断面図である。 図６に示した工程に続く工程における積層体の一部を示す断面図である。 図７に示した工程に続く工程における積層体の一部を示す断面図である。 図８に示した工程に続く工程における積層体の一部を示す断面図である。 図９に示した工程に続く工程における積層体の一部を示す断面図である。 図１０に示した工程に続く工程における積層体の一部を示す断面図である。 図１１に示した工程に続く工程における積層体の一部を示す断面図である。 図１２に示した工程に続く工程における積層体の一部を示す断面図である。 図１３に示した工程に続く工程における積層体の一部を示す断面図である。 図１４に示した工程に続く工程における積層体の一部を示す断面図である。 図１５に示した工程に続く工程において作製される電子部品パッケージを示す断面図である。 本発明の一実施の形態に係る電子部品パッケージの製造方法における一工程で作製される積層体の一部を示す平面図である。 図１７に示した工程に続く工程における積層体の一部を示す平面図である。 図１８に示した工程に続く工程における積層体の一部を示す平面図である。 本発明の一実施の形態に係る電子部品パッケージの要部を示す斜視図である。 本発明の一実施の形態における電子部品パッケージを示す斜視図である。 本発明の一実施の形態における電子部品パッケージの一部を示す斜視図である。 本発明の一実施の形態における電子部品パッケージの他の形態を示す斜視図である。 本発明の一実施の形態における電子部品パッケージの更に他の形態を示す斜視図である。
符号の説明
１…電子部品パッケージ、３…電子部品チップ、１０…基体、１１…外部接続端子、１２…保持部、２０，３０，４０…階層部分。

Claims (13)

  1. 上面と側面とを有する基体と、それぞれ少なくとも１つの電子部品チップを含み、前記基体の上面上に積み重ねられた複数の階層部分とを備えた電子部品パッケージであって、
    前記基体は、複数の外部接続端子と、前記複数の外部接続端子を保持する保持部と、前記基体に最も近い階層部分に含まれる少なくとも１つの電子部品チップが接合されるチップ接合用導体層とを含み、
    各階層部分は、更に、前記電子部品チップを覆う絶縁層と、前記電子部品チップに電気的に接続された階層部分内導体層とを含み、
    各外部接続端子は、前記基体の側面に配置された端面を有し、
    前記複数の階層部分に含まれる複数の電子部品チップのうちの少なくとも１つは、少なくとも１つの外部接続端子に電気的に接続され、
    各電子部品チップは複数の電極を有し、
    少なくとも１つの階層部分は、複数の電子部品チップを含むと共に、前記階層部分内導体層として、前記複数の電子部品チップの電極同士を電気的に接続する少なくとも１つのチップ間接続部を含むことを特徴とする電子部品パッケージ。
  2. 前記基体に最も近い階層部分は、前記階層部分内導体層として、そこに含まれる電子部品チップの少なくとも１つの電極と少なくとも１つの外部接続端子とを電気的に接続する少なくとも１つの端子用接続部を含むことを特徴とする請求項１記載の電子部品パッケージ。
  3. 前記電子部品パッケージは、前記複数の階層部分のうちの、前記基体に最も近い階層部分以外の階層部分に含まれる電子部品チップの少なくとも１つの電極と少なくとも１つの外部接続端子とを電気的に接続する少なくとも１つの端子用接続路を含むことを特徴とする請求項１記載の電子部品パッケージ。
  4. 前記少なくとも１つの端子用接続路は、少なくとも１つの階層部分を貫通する柱状導体を含むことを特徴とする請求項３記載の電子部品パッケージ。
  5. 前記複数の電子部品チップを含む前記少なくとも１つの階層部分における前記絶縁層は、前記複数の電子部品チップを覆い、平坦化された上面を有し、
    前記複数の電子部品チップを覆う絶縁層は、前記少なくとも１つのチップ間接続部によって接続される複数の電極を露出させるための開口部を有し、
    前記少なくとも１つのチップ間接続部は、前記複数の電子部品チップを覆う絶縁層の上に配置された部分と前記開口部に挿入された部分とを含むことを特徴とする請求項１記載の電子部品パッケージ。
  6. 前記複数の電子部品チップを覆う絶縁層は、前記複数の電子部品チップを覆う樹脂絶縁膜と、前記樹脂絶縁膜を覆い、平坦化された上面を有する無機絶縁膜とを含むことを特徴とする請求項５記載の電子部品パッケージ。
  7. 前記電子部品パッケージは、異なる階層部分に含まれる２つの電子部品チップの電極同士を接続する少なくとも１つのチップ間接続路を含むことを特徴とする請求項１記載の電子部品パッケージ。
  8. 前記少なくとも１つのチップ間接続路は、少なくとも１つの階層部分を貫通する柱状導体を含むことを特徴とする請求項７記載の電子部品パッケージ。
  9. 前記複数の階層部分のうちの、前記基体から最も遠い階層部分以外の階層部分は、平坦化され、その上に配置された階層部分に接する上面を有する平坦化層を含むことを特徴とする請求項１記載の電子部品パッケージ。
  10. 前記平坦化層は、樹脂絶縁膜と、前記樹脂絶縁膜を覆い、平坦化された上面を有する無機絶縁膜とを含むことを特徴とする請求項９記載の電子部品パッケージ。
  11. 前記基体から最も遠い階層部分は、更に、そこに含まれる少なくとも１つの電子部品チップを覆う保護層を含むことを特徴とする請求項１記載の電子部品パッケージ。
  12. 電子部品パッケージは、更に、前記基体の側面に配置され、それぞれ前記外部接続端子の端面に接続された複数の端子用導体膜を備えたことを特徴とする請求項１記載の電子部品パッケージ。
  13. 電子部品パッケージは、更に、それぞれ前記外部接続端子の端面に接続された複数の端子用ピンを備えたことを特徴とする請求項１記載の電子部品パッケージ。
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