JP5769293B2 - 積層チップパッケージの製造方法 - Google Patents

Description

本発明は、積層された複数の半導体チップを含む積層チップパッケージおよびその製造方法、ならびに積層チップパッケージの製造に用いられる基礎構造物に関する。

近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、デジタルカメラや映像記録装置等の画像・映像関連機器の発達に伴い、半導体メモリの大容量化、高集積化が求められている。

近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数の半導体チップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数の半導体チップ（以下、単にチップとも記す。）を含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。

積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。

特許文献１には、貫通電極方式を用いて構成された積層メモリが記載されている。

特許文献２には、積層された複数のチップ間の配線を、貫通電極に類似した配線プラグを用いて行うようにした３次元積層型半導体装置が記載されている。この３次元積層型半導体装置は、積層された複数のユニット半導体装置を含んでいる。１つのユニット半導体装置は、チップ電極を有する半導体チップと、配線パターンと、モールドレジンと、配線プラグとを備えている。配線パターンの一方の面には、チップ電極がマウントされている。モールドレジンは、半導体チップおよび配線パターンを覆っている。配線プラグは、モールドレジンを半導体チップの外側で貫通している。配線プラグの一端は配線パターンの一方の面に接触し、配線プラグの他端はモールドレジンから露出している。配線パターンの他方の面は、モールドレジンの表面に露出している。この３次元積層型半導体装置では、下段のユニット半導体装置の配線プラグを上段のユニット半導体装置の配線パターンの露出面に接触させることによって、複数の半導体チップ間の配線を行っている。

特開２００８−１８７０６１号公報 特開２００３−１６３３２４号公報

ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。

貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。しかし、従来の貫通電極方式では、チップに貫通電極を形成するために多くの工程が必要であることから、積層チップパッケージのコストが高くなるという問題点がある。すなわち、従来の貫通電極方式では、チップに貫通電極を形成するために、後に切断されることによって複数のチップとなるウェハに、複数の貫通電極用の複数の穴を形成し、次に、この複数の穴内およびウェハの上面上に絶縁層とシード層を形成し、次に、めっき法によって複数の穴内にＣｕ等の金属を充填して複数の貫通電極を形成し、次に、余分なシード層を除去するという一連の工程が必要である。

特許文献２に記載されている３次元積層型半導体装置では、従来の貫通電極方式における上記の問題点と同様に、配線プラグを形成するために多くの工程が必要であり、その結果、コストが高くなるという問題点がある。

本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数の半導体チップを含む積層チップパッケージを、低コストで短時間に大量生産できるようにした積層チップパッケージおよびその製造方法、ならびに積層チップパッケージの製造に用いられる基礎構造物を提供することにある。

本発明の積層チップパッケージは、本体と複数の貫通電極とを備えている。本体は、積層された複数の階層部分と、それぞれ複数の階層部分の全てを貫通する複数の貫通孔とを含んでいる。複数の貫通電極は、本体における複数の貫通孔内に設けられて複数の階層部分の全てを貫通している。複数の階層部分の各々は半導体チップを含んでいる。複数の階層部分のうちの少なくとも１つは、半導体チップと複数の貫通電極とを電気的に接続する配線を含んでいる。

本発明の積層チップパッケージにおいて、配線は、複数の貫通電極にそれぞれ電気的に接続された複数の導体を含み、複数の導体は、それぞれ、複数の貫通孔の壁面に現れて貫通電極の外面に接触する端面を有していてもよい。この場合、複数の導体は、それぞれ、複数の貫通電極が通過する電極通過孔を有し、電極通過孔の壁面が上記端面を構成していてもよい。

また、本発明の積層チップパッケージにおいて、複数の階層部分の各々は、半導体チップを貫通するように形成された複数の絶縁材充填孔と、複数の絶縁材充填孔内に充填された絶縁材よりなる絶縁層とを含み、複数の貫通孔は、複数の階層部分の絶縁層を貫通していてもよい。この場合、絶縁材は、主成分として樹脂を含んでいてもよい。絶縁材は、更に、樹脂に混合された絶縁性の粒状物を含んでいてもよい。

また、本発明の積層チップパッケージにおいて、複数の階層部分は、１つ以上の第１の種類の階層部分と、１つ以上の第２の種類の階層部分とを含んでいてもよい。第１の種類の階層部分における半導体チップは正常に動作するものであり、第２の種類の階層部分における半導体チップは正常に動作しないものである。また、第１の種類の階層部分は配線を含むが、第２の種類の階層部分は配線を含まない。

また、本発明の積層チップパッケージにおいて、複数の階層部分の各々は、半導体チップの周囲に形成された絶縁層を含み、複数の貫通孔は、複数の階層部分の絶縁層を貫通していてもよい。

本発明の積層チップパッケージの製造方法は、
本体となる部分である本体形成部分を少なくとも１つ備え、本体形成部分は、複数の階層部分と、複数の貫通電極が設けられていない状態の複数の貫通孔とを含む基礎構造物を作製する工程と、
基礎構造物の本体形成部分における複数の貫通孔内に複数の貫通電極を形成する工程とを備えている。

本発明の積層チップパッケージの製造方法において、基礎構造物は、少なくとも１つの本体形成部分として、複数の階層部分が積層された方向に直交する方向に配列された複数の本体形成部分を備えていてもよい。この場合、積層チップパッケージの製造方法は、更に、複数の貫通電極を形成する工程の後で、複数の本体形成部分を互いに分離して複数の本体を形成する工程を備えていてもよい。

また、本発明の積層チップパッケージの製造方法において、複数の貫通電極は、めっき法によって形成されてもよい。

また、本発明の積層チップパッケージの製造方法において、配線は、複数の貫通電極にそれぞれ電気的に接続された複数の導体を含み、複数の導体は、それぞれ、複数の貫通孔の壁面に現れて貫通電極の外面に接触する端面を有していてもよい。この場合、複数の導体は、それぞれ、複数の貫通電極が通過する電極通過孔を有し、電極通過孔の壁面が上記端面を構成していてもよい。

また、本発明の積層チップパッケージの製造方法において、基礎構造物を作製する工程は、後に複数の貫通孔が形成されることによって基礎構造物となる初期基礎構造物を作製する工程と、初期基礎構造物に複数の貫通孔を形成して、基礎構造物を形成する工程とを含んでいてもよい。

初期基礎構造物は、複数の貫通孔が形成される前の複数の階層部分である複数の初期階層部分を含んでいる。複数の初期階層部分の各々は、半導体チップを貫通するように形成された複数の絶縁材充填孔と、複数の絶縁材充填孔内に充填された絶縁材よりなる絶縁層とを含んでいてもよい。この場合、基礎構造物を形成する工程において、複数の貫通孔は、複数の初期階層部分の絶縁層を貫通するように形成されてもよい。絶縁材は、主成分として樹脂を含んでいてもよい。絶縁材は、更に、樹脂に混合された絶縁性の粒状物を含んでいてもよい。

複数の初期階層部分の各々が、上記の複数の絶縁材充填孔と絶縁層とを含んでいる場合において、基礎構造物は、少なくとも１つの本体形成部分として、複数の階層部分が積層された方向に直交する方向に配列された複数の本体形成部分を備えていてもよい。この場合、初期基礎構造物を作製する工程は、それぞれ、各々が本体に含まれる半導体チップのいずれかとなる予定の、配列された複数の半導体チップ予定部を含む複数のチップアレイを作製する工程と、複数のチップアレイを積層して初期基礎構造物を形成する工程とを含んでいてもよい。この場合、積層チップパッケージの製造方法は、更に、複数の貫通電極を形成する工程の後で、複数の本体形成部分を互いに分離して複数の本体を形成する工程を備えていてもよい。

複数のチップアレイを作製する工程は、１つのチップアレイを作製するための一連の工程として、
互いに反対側を向いた第１および第２の面を有すると共に、配列された複数の半導体チップ予定部を含むアレイ前ウェハを作製する工程と、
アレイ前ウェハに対して、第１の面において開口し、後に複数の絶縁材充填孔となる複数の溝を形成する工程と、
複数の溝内に絶縁材を充填して、アレイ前ウェハの第１および第２の面に対応する第１および第２の面を有する研磨前アレイを形成する工程と、
複数の溝が複数の絶縁材充填孔となるように、研磨前アレイに対して、複数の溝が露出するまで、研磨前アレイの第２の面から研磨を行う工程とを含んでいてもよい。

また、基礎構造物が複数の本体形成部分を備えている場合、複数の本体形成部分のうちの少なくとも１つにおける複数の階層部分は、１つ以上の第１の種類の階層部分と、１つ以上の第２の種類の階層部分とを含んでいてもよい。第１の種類の階層部分における半導体チップは正常に動作するものであり、第２の種類の階層部分における半導体チップは正常に動作しないものである。また、第１の種類の階層部分は配線を含むが、第２の種類の階層部分は配線を含まない。この場合、複数のチップアレイを作製する工程は、複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、正常に動作しない半導体チップ予定部では配線を形成することなく、正常に動作する半導体チップ予定部では配線を形成する工程とを含んでいてもよい。

また、本発明の積層チップパッケージの製造方法において、初期基礎構造物は、複数の貫通孔が形成される前の複数の階層部分である複数の初期階層部分を含み、複数の初期階層部分の各々は、半導体チップの周囲に形成された絶縁層を含んでいてもよい。この場合、基礎構造物を形成する工程において、複数の貫通孔は、複数の初期階層部分の絶縁層を貫通するように形成されてもよい。

本発明の基礎構造物は、積層チップパッケージを製造するために用いられるものである。この基礎構造物は、本体となる部分である本体形成部分を少なくとも１つ備えている。本体形成部分は、複数の階層部分と、複数の貫通電極が設けられていない状態の複数の貫通孔とを含んでいる。本発明の基礎構造物は、後に本体形成部分における複数の貫通孔内に複数の貫通電極が形成されるものである。

本発明の基礎構造物は、少なくとも１つの本体形成部分として、複数の階層部分が積層された方向に直交する方向に配列された複数の本体形成部分を備えていてもよい。この場合、複数の本体形成部分は、複数の貫通電極が形成された後に、互いに分離されて複数の本体となる。複数の本体形成部分のうちの少なくとも１つにおける複数の階層部分は、１つ以上の第１の種類の階層部分と、１つ以上の第２の種類の階層部分とを含んでいてもよい。第１の種類の階層部分における半導体チップは正常に動作するものであり、第２の種類の階層部分における半導体チップは正常に動作しないものである。また、第１の種類の階層部分は配線を含むが、第２の種類の階層部分は配線を含まない。

また、本発明の基礎構造物において、配線は、複数の貫通電極が形成されたときに複数の貫通電極にそれぞれ電気的に接続される複数の導体を含み、複数の導体は、それぞれ、複数の貫通孔の壁面に現れて貫通電極の外面に接触する端面を有していてもよい。この場合、複数の導体は、それぞれ、複数の貫通電極が形成されたときに複数の貫通電極が通過する電極通過孔を有し、電極通過孔の壁面が上記端面を構成していてもよい。

また、本発明の基礎構造物において、基礎構造物に含まれる複数の階層部分の各々は、半導体チップを貫通するように形成された複数の絶縁材充填孔と、複数の絶縁材充填孔内に充填された絶縁材よりなる絶縁層とを含み、複数の貫通孔は、複数の階層部分の絶縁層を貫通していてもよい。この場合、絶縁材は、主成分として樹脂を含んでいてもよい。絶縁材は、更に、樹脂に混合された絶縁性の粒状物を含んでいてもよい。

また、本発明の基礎構造物において、基礎構造物に含まれる複数の階層部分の各々は、半導体チップの周囲に形成された絶縁層を含み、複数の貫通孔は、複数の階層部分の絶縁層を貫通していてもよい。

本発明の積層チップパッケージまたはその製造方法、あるいは基礎構造物によれば、複数の階層部分の全てを貫通する複数の貫通孔内に、複数の階層部分の全てを貫通する複数の貫通電極を形成することによって、少ない工程数で、複数の貫通電極を備えた積層チップパッケージを製造することが可能になる。従って、本発明によれば、積層チップパッケージを、低コストで短時間に大量生産することが可能になるという効果を奏する。

本発明の第１の実施の形態に係る積層チップパッケージの斜視図である。 下面側から見た図１の積層チップパッケージを示す斜視図である。 図１における１つの階層部分を示す斜視図である。 図１に示した積層チップパッケージの断面図である。 半導体チップに含まれるデバイスの一部を示す断面図である。 本発明の第１の実施の形態に係る積層チップパッケージの製造方法における一工程で作製されるアレイ前ウェハを示す平面図である。 図６に示したアレイ前ウェハの一部を示す断面図である。 図６に示した工程に続く工程を示す断面図である。 図８に示した工程に続く工程を示す断面図である。 図９に示した工程に続く工程を示す断面図である。 図１０に示した工程に続く工程を示す断面図である。 図１１に示した工程に続く工程を示す断面図である。 図１２に示した工程に続く工程を示す断面図である。 図１３に示した工程で作製される初期基礎構造物を示す斜視図である。 図１３に示した工程に続く工程で作製される基礎構造物の一部を示す断面図である。 図１５に示した基礎構造物における配線の一部を示す斜視図である。 図１５に示した工程に続く工程を示す断面図である。 図１７に示した工程で形成される貫通電極を示す斜視図である。 図１７に示した工程の変形例を示す斜視図である。 本発明の第１の実施の形態における、複数の本体形成部分を分離して複数の本体を形成する工程を示す説明図である。 本発明の第２の実施の形態に係る積層チップパッケージの斜視図である。 本発明の第２の実施の形態における配線および貫通電極の一部を示す斜視図である。 本発明の第３の実施の形態に係る積層チップパッケージの斜視図である。 図２３における１つの階層部分を示す斜視図である。 図２３に示した積層チップパッケージの断面図である。 本発明の第３の実施の形態に係る積層チップパッケージの製造方法における一工程を示す断面図である。 図２６に示した工程に続く工程を示す断面図である。 図２７に示した工程に続く工程を示す断面図である。 図２８に示した工程に続く工程を示す断面図である。 図２９に示した工程に続く工程を示す断面図である。 図３０に示した工程に続く工程を示す断面図である。 図３１に示した工程に続く工程を示す断面図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１ないし図４を参照して、本発明の第１の実施の形態に係る積層チップパッケージの構成について説明する。図１は、本実施の形態に係る積層チップパッケージの斜視図である。図２は、下面側から見た図１の積層チップパッケージを示す斜視図である。図３は、図１における１つの階層部分を示す斜視図である。図４は、図１に示した積層チップパッケージの断面図である。

図１、図２および図４に示したように、本実施の形態に係る積層チップパッケージ１は、ほぼ直方体形状の本体２を備えている。本体２は、上面２ａ、下面２ｂおよび４つの側面２ｃ，２ｄ，２ｅ，２ｆを有している。本体２は、積層された複数の階層部分１０を含んでいる。図１および図２には、一例として、本体２が、８つの階層部分１０を含んでいる例を示している。しかし、本体２に含まれる階層部分１０の数は８つに限らず、複数であればよい。上下に隣接する２つの階層部分１０は、絶縁性の樹脂よりなる接着剤によって接合されている。

積層チップパッケージ１は、更に、本体２の上面２ａに配置された複数の端子４と、本体２の下面２ｂに配置された複数の端子５とを備えている。なお、積層チップパッケージ１は、複数の端子４と複数の端子５の一方のみを備えていてもよい。

図４に示したように、本体２は、更に、本体２に含まれる複数の階層部分１０の全てを貫通する複数の貫通孔２０を含んでいる。積層チップパッケージ１は、更に、本体２における複数の貫通孔２０内に設けられて複数の階層部分１０の全てを貫通する複数の貫通電極２１を備えている。貫通電極２１は、例えばＣｕ、Ａｕ、Ｎｉ、ＣｒまたはＺｎによって形成されている。

図３および図４に示したように、複数の階層部分１０の各々は半導体チップ３０を含んでいる。半導体チップ３０は、上面、下面および４つの側面を有している。半導体チップ３０の４つの側面は、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆにおいて露出している。

図３および図４には示していないが、複数の階層部分１０の各々は、半導体チップ３０を貫通するように形成された複数の絶縁材充填孔と、この複数の絶縁材充填孔内に充填された絶縁材よりなる絶縁層とを含んでいる。そして、複数の貫通孔２０は、複数の階層部分１０の絶縁層を貫通している。複数の絶縁材充填孔と絶縁層については、後で詳しく説明する。

本体２に含まれる複数の階層部分１０のうちの少なくとも１つは、半導体チップ３０と複数の貫通電極２１とを電気的に接続する配線３１を含んでいる。配線３１は、複数の貫通電極２１にそれぞれ電気的に接続された複数の導体３２を含んでいる。複数の導体３２は、それぞれ、複数の貫通孔２０の壁面に現れて貫通電極２１の外面に接触する端面を有している。導体３２は、例えばＣｕによって形成されている。

本体２に含まれる複数の階層部分１０のうちの他の少なくとも１つは、配線３１を含まないものであってもよい。以下、配線３１を含む階層部分１０を第１の種類の階層部分と呼び、符号１０Ａを付して表す。また、配線３１を含まない階層部分１０を第２の種類の階層部分と呼び、符号１０Ｂを付して表す。第１の種類の階層部分１０Ａにおける半導体チップ３０は正常に動作するものであり、第２の種類の階層部分１０Ｂにおける半導体チップ３０は正常に動作しないものである。以下、正常に動作する半導体チップ３０を良品の半導体チップ３０と言い、正常に動作しない半導体チップ３０を不良の半導体チップ３０と言う。図４には、本体２に含まれる複数の階層部分１０のうち、上から３番目の階層部分１０が第２の種類の階層部分１０Ｂであり、他の７つの階層部分１０が第１の種類の階層部分１０Ａである例を示している。

１つの本体２において最も上に配置された階層部分１０が第１の種類の階層部分１０Ａである場合には、複数の端子４は、その階層部分１０における複数の導体３２のそれぞれの一部によって構成されていてもよいし、複数の導体３２に電気的に接続された他の複数の導体によって構成されていてもよい。１つの本体２において最も上に配置された階層部分１０が第２の種類の階層部分１０Ｂである場合には、複数の端子４は、本体２の上面２ａに位置する複数の貫通電極２１の上端部に電気的に接続された複数の導体によって構成される。複数の端子５は、本体２の下面２ｂに位置する複数の貫通電極２１の下端部に電気的に接続された複数の導体によって構成されている。

図３では、複数の導体３２のうち、複数の端子４となる部分を破線で示している。複数の端子４が、最も上に配置された階層部分１０における複数の導体３２の一部によって構成されている場合、他の階層部分１０における複数の導体３２は、図３において破線で示した部分を含んでいてもよいし含んでいなくてもよい。

半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合には、複数の半導体チップ３０を含む積層チップパッケージ１によって、大容量のメモリを実現することができる。また、本実施の形態に係る積層チップパッケージ１によれば、積層チップパッケージ１に含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリを容易に実現することができる。

半導体チップ３０が複数のメモリセルを有する場合、半導体チップ３０が１つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ３０は、良品の半導体チップである。

半導体チップ３０は、メモリチップに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。本実施の形態に係る積層チップパッケージ１は、特にＳｉＰを実現するのに適している。

次に、図５を参照して、半導体チップ３０に含まれるデバイスの一例について説明する。ここでは、一例として、半導体チップ３０に含まれるデバイスが、メモリを構成する複数のメモリセルを含む回路である場合について説明する。図５は、複数のメモリセルのうちの１つを示している。このメモリセル４０は、Ｐ型シリコン基板４１の表面の近傍に形成されたソース４２およびドレイン４３を備えている。ソース４２およびドレイン４３は、共にＮ型の領域である。ソース４２とドレイン４３は、これらの間にＰ型シリコン基板４１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース４２とドレイン４３の間において基板４１の表面上に順に積層された絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を備えている。メモリセル４０は、更に、ソース４２、ドレイン４３、絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を覆う絶縁層４８を備えている。この絶縁層４８には、ソース４２、ドレイン４３、制御ゲート４７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース４２、ドレイン４３、制御ゲート４７の上方の位置で絶縁層４８上に形成されたソース電極５２、ドレイン電極５３、制御ゲート電極５７を備えている。ソース電極５２、ドレイン電極５３、制御ゲート電極５７は、それぞれ、対応するコンタクトホールを通して、ソース４２、ドレイン４３、制御ゲート４７に接続されている。

次に、本実施の形態に係る積層チップパッケージ１の製造方法について説明する。積層チップパッケージ１の製造方法は、基礎構造物を作製する工程を備えている。後で詳しく説明するが、基礎構造物は、本体２となる部分である本体形成部分を少なくとも１つ備えている。本体形成部分は、複数の階層部分１０と、複数の貫通電極２１が設けられていない状態の複数の貫通孔２０とを含んでいる。積層チップパッケージ１の製造方法は、更に、基礎構造物の本体形成部分における複数の貫通孔２０内に複数の貫通電極２１を形成する工程を備えている。

基礎構造物を作製する工程は、後に複数の貫通孔２０が形成されることによって基礎構造物となる初期基礎構造物を作製する工程と、初期基礎構造物に複数の貫通孔２０を形成して、基礎構造物を形成する工程とを含んでいる。

基礎構造物は、上記の少なくとも１つの本体形成部分として、複数の階層部分１０が積層された方向に直交する方向に配列された複数の本体形成部分を備えていてもよい。この場合、積層チップパッケージの製造方法は、更に、複数の貫通電極２１を形成する工程の後で、複数の本体形成部分を互いに分離して複数の本体を形成する工程を備える。

以下、基礎構造物が、複数の階層部分１０が積層された方向に直交する方向に配列された複数の本体形成部分を備える場合を例にとって、積層チップパッケージ１の製造方法について詳しく説明する。まず、図６ないし図１４を参照して、初期基礎構造物を作製する工程について詳しく説明する。

初期基礎構造物を作製する工程では、まず、各々が本体２に含まれる半導体チップ３０となる予定の、配列された複数の半導体チップ予定部３０Ｐを含むアレイ前ウェハ１０１を作製する。図６は、アレイ前ウェハ１０１を示す平面図である。図７は、図６に示したアレイ前ウェハ１０１の一部を示す断面図である。

アレイ前ウェハ１０１を作製する工程では、具体的には、互いに反対側を向いた２つの面を有する１つの半導体ウェハ１００における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部３０Ｐが配列されたアレイ前ウェハ１０１を作製する。アレイ前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、アレイ前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。なお、図６は、理解を容易にするために、半導体ウェハ１００に比べて半導体チップ予定部３０Ｐを大きく描いている。例えば、半導体ウェハ１００が１２インチウェハで、半導体チップ予定部３０Ｐの上面の一辺の長さが８〜１０ｍｍとすると、１枚の半導体ウェハ１００を用いて、７００〜９００個の半導体チップ予定部３０Ｐを形成することが可能である。

図７は、アレイ前ウェハ１０１における１つの半導体チップ予定部３０Ｐの一部を示している。図７に示したように、半導体チップ予定部３０Ｐは、半導体ウェハ１００の一方の面の近傍に形成されたデバイス形成領域３３を含んでいる。デバイス形成領域３３は、半導体ウェハ１００における一方の面に処理を施すことによってデバイスが形成された領域である。図示しないが、半導体チップ予定部３０Ｐは、更に、デバイス形成領域３３の上に配置された複数の電極パッドを含んでいる。複数の電極パッドは、デバイス形成領域３３に形成されたデバイスに電気的に接続されている。

半導体チップ予定部３０Ｐは、更に、デバイス形成領域３３および電極パッドを覆う絶縁材料よりなるパッシベーション膜３５を含んでいる。パッシベーション膜３５は、複数の電極パッドの上面を露出させる複数の開口部３５ａを有している。以下、アレイ前ウェハ１０１において、パッシベーション膜３５により近い面を第１の面１０１ａと呼び、その反対側の面を第２の面１０１ｂと呼ぶ。

初期基礎構造物を作製する工程では、次に、ウェハソートテストによって、アレイ前ウェハ１０１に含まれる複数の半導体チップ予定部３０Ｐについて、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程が行われる。この工程では、各半導体チップ予定部３０Ｐの複数の電極パッドに試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部３０Ｐが正常に動作するか否かをテストする。図６において、記号“ＮＧ”を付した半導体チップ予定部３０Ｐは、正常に動作しない半導体チップ予定部３０Ｐであり、他の半導体チップ予定部３０Ｐは、正常に動作する半導体チップ予定部３０Ｐである。この工程によって、アレイ前ウェハ１０１毎に、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報が得られる。この位置情報は、後で説明する配線３１を形成する工程において利用される。

図８は、図６に示した工程に続く工程を示す断面図である。この工程では、アレイ前ウェハ１０１に対して、第１の面１０１ａにおいて開口し、後に複数の絶縁材充填孔となる複数の溝１０４Ｐを形成する。溝１０４Ｐは、その底部がアレイ前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４Ｐの深さは、例えば５０〜７０μｍの範囲内である。後に形成される貫通孔２０は溝１０４Ｐの中を通る。従って、アレイ前ウェハ１０１の第１の面１０１ａに平行な断面において、溝１０４Ｐの大きさは貫通孔２０よりも大きい。溝１０４Ｐは、その中を複数の貫通孔２０が通るものであってもよい。図８において、左側の溝１０４Ｐは、後に１つの貫通孔２０が通るものであり、右側の溝１０４Ｐは、後に複数、例えば４つの貫通孔２０が通るものである。上記断面における溝１０４Ｐの径は、例えば１．０〜９０．０μｍの範囲内である。図８には、上記断面における溝１０４Ｐの形状が矩形である例を示している。しかし、上記断面における溝１０４Ｐの形状は、矩形に限らず、円形、楕円形等でもよい。溝１０４Ｐは、例えば、エッチング液としてＫＯＨを用いたウェットエッチングや、Ｃｌ_２系のエッチングガスを用いた反応性イオンエッチングによって形成される。このようにして、複数の溝１０４Ｐが形成された後のアレイ前ウェハ１０１よりなる研磨前アレイ本体１０５が作製される。

図９は、図８に示した工程に続く工程を示している。この工程では、研磨前アレイ本体１０５の複数の溝１０４Ｐ内に絶縁材を充填して、この絶縁材よりなる絶縁層１０６を形成すると共に、パッシベーション膜３５の上面と絶縁層１０６の上面を平坦化する。このようにして、研磨前アレイ本体１０５と絶縁層１０６とを含む研磨前アレイ１０９が作製される。研磨前アレイ１０９は、アレイ前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、アレイ前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。

絶縁層１０６に用いられる絶縁材は、主成分として、ポリイミド樹脂等の樹脂を含んでいることが好ましい。ここで、主成分とは、５０重量％以上の成分をいう。絶縁材は、更に、樹脂に加えて、樹脂に混合された絶縁性の粒状物を含んでいてもよい。絶縁性の粒状物は、例えばＳｉＯ_２やＡｌ_２Ｏ_３によって形成される。絶縁性の粒状物は、絶縁層１０６に発生する応力を緩和すると共に、絶縁層１０６の強度を増加させる役割を有する。

絶縁層１０６の形成は、例えば以下の方法によって行われる。この方法では、まず、硬化前の樹脂を含む流動性の絶縁材を、複数の溝１０４Ｐ内に埋め込む。次に、例えば１５０〜２５０℃の範囲内の温度で絶縁材を熱処理（キュア）することによって、絶縁材を硬化させて絶縁層１０６とすると共に絶縁層１０６の上面を平坦化する。この方法において、流動性の絶縁材は、硬化前の樹脂に加えて、樹脂に混合された絶縁性の粒状物を含んでいてもよい。この場合、絶縁層１０６は、硬化後の樹脂と、この樹脂に混合された絶縁性の粒状物とを含むことになる。

絶縁層１０６の形成は、上記の方法の代りに、例えば以下の方法によって行ってもよい。この方法では、硬化前の樹脂にスピンオングラス膜の原材料液を混合してなる流動性の絶縁材を、図８に示した研磨前アレイ本体１０５の上面上に塗布して、複数の溝１０４Ｐ内へ絶縁材を充填すると共に、パッシベーション膜３５の上面と絶縁材の表面を平坦化する。次に、熱処理によって絶縁材を硬化させて絶縁層１０６とする。この場合、スピンオングラス膜の原材料液中のガラス成分が、絶縁層１０６において、樹脂に混合された絶縁性の粒状物になる。

図１０は、図９に示した工程に続く工程を示している。この工程では、前述の正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報に基づいて、正常に動作しない半導体チップ予定部３０Ｐでは配線３１（複数の導体３２）を形成することなく、正常に動作する半導体チップ予定部３０Ｐでは配線３１（複数の導体３２）を形成する。この工程は、例えば、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、複数の開口部を有するフレームを形成する工程と、このフレームの複数の開口部に収容されるように、例えばめっき法によって複数の導体３２を形成する工程とを含んでいる。複数の導体３２は、パッシベーション膜３５の複数の開口部３５ａを通って、デバイス形成領域３３の上に配置された複数の電極パッドに電気的に接続される。絶縁層１０６の形成の際に、パッシベーション膜３５の複数の開口部３５ａにも絶縁材が充填された場合には、複数の導体３２を形成する前に、パッシベーション膜３５の複数の開口部３５ａに充填された絶縁材を除去する。

複数の導体３２は、それぞれ、後に複数の貫通電極２１が形成されたときに複数の貫通電極２１が通過する電極通過孔３２ａを有している。電極通過孔３２ａの壁面は、貫通孔２０の壁面に現れて、後に貫通電極２１の外面に接触する。従って、電極通過孔３２ａの壁面は、貫通電極２１の外面に接触する導体３２の端面を構成する。

電極通過孔３２ａは、絶縁層１０６の上面上に位置する。電極通過孔３２ａの径は、溝１０４Ｐの径よりも小さい。複数の貫通電極２１が形成されたときに、電極通過孔３２ａの壁面が、その電極通過孔３２ａを通過する貫通電極２１の外面に接触する。図１０における左側の絶縁層１０６の上面上には、１つの導体３２の１つの電極通過孔３２ａのみが位置している。図１０における右側の絶縁層１０６の上面上には、４つの導体３２の４つの電極通過孔３２ａが位置している。

図１１は、図１０に示した工程に続く工程を示している。この工程では、まず、研磨前アレイ１０９の第１の面１０９ａが、図１１に示した板状の治具１１２の一方の面に対向するように、絶縁性の樹脂よりなる接着剤によって、研磨前アレイ１０９を治具１１２に張り付ける。以下、この治具１１２に貼り付けられた研磨前アレイ１０９を、第１の研磨前アレイ１０９と呼ぶ。図１１において、符号１１３は、接着剤によって形成された絶縁層を示している。

次に、第１の研磨前アレイ１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４Ｐが露出するまで行う。この研磨により、複数の溝１０４Ｐは、複数の絶縁材充填孔１０４となる。また、第１の研磨前アレイ１０９における第２の面１０９ｂを研磨することにより、第１の研磨前アレイ１０９が薄くされて、治具１１２に張り付けられた状態のチップアレイ１１０が形成される。このチップアレイ１１０の厚みは、例えば２０〜６０μｍの範囲内である。チップアレイ１１０は、配列された複数の半導体チップ予定部３０Ｐを含んでいる。以下、治具１１２に張り付けられたチップアレイ１１０を、第１のチップアレイ１１０と呼ぶ。第１のチップアレイ１１０は、第１の研磨前アレイ１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。

図１２は、図１１に示した工程に続く工程を示している。この工程では、まず、治具１１２に張り付けられた第１のチップアレイ１１０に、絶縁性の樹脂よりなる接着剤によって、研磨前アレイ１０９を張り付ける。この研磨前アレイ１０９は、第１の面１０９ａが、第１のチップアレイ１１０の研磨された面すなわち第２の面１１０ｂに対向するように、第１のチップアレイ１１０に張り付けられる。以下、第１のチップアレイ１１０に張り付けられる研磨前アレイ１０９を、第２の研磨前アレイ１０９と呼ぶ。第１のチップアレイ１１０と第２の研磨前アレイ１０９とを接着する接着剤は絶縁層１１３となる。

次に、図示しないが、第２の研磨前アレイ１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４Ｐが露出するまで行う。この研磨により、複数の溝１０４Ｐは、複数の絶縁材充填孔１０４となる。第２の研磨前アレイ１０９における第２の面１０９ｂを研磨することにより、第２の研磨前アレイ１０９が薄くされて、第１のチップアレイ１１０に張り付けられた状態の第２のチップアレイ１１０が形成される。第２のチップアレイ１１０の厚みは、第１のチップアレイ１１０と同様に、例えば２０〜６０μｍの範囲内である。

図１３は、図１２に示した工程に続く工程を示している。この工程では、まず、図１２に示した工程と同様の工程を繰り返し行って、所定の数のチップアレイ１１０の積層体を形成する。図１３には、８つのチップアレイ１１０の積層体を形成した例を示している。次に、チップアレイ１１０の積層体を治具１１２から分離する。次に、チップアレイ１１０の積層体において最も上に配置されたチップアレイ１１０において、エッチングまたは研磨によって絶縁層１１３の一部を除去して、複数の導体３２を露出させる。この露出した複数の導体３２のそれぞれの一部は、複数の端子４を構成する。このようにして、積層された複数のチップアレイ１１０を含む初期基礎構造物１１５が形成される。図１４は、初期基礎構造物１１５を示す斜視図である。

各チップアレイ１１０は、配列された複数の半導体チップ予定部３０Ｐを含んでいる。初期基礎構造物１１５は、複数の階層部分１０が積層された方向に直交する方向に配列された複数の初期本体部分２Ｐを含んでいる。初期本体部分２Ｐは、後に複数の貫通孔２０が形成されることによって本体形成部分となる部分である。

図１３は、初期基礎構造物１１５に含まれる複数の初期本体部分２Ｐのうちの１つにおける一部を示している。図１３に示したように、初期本体部分２Ｐは、複数の貫通孔２０が形成される前の積層された複数の階層部分１０である積層された複数の初期階層部分１０Ｐを含んでいる。複数の初期階層部分１０Ｐの各々は、半導体チップ予定部３０Ｐを含んでいる。以下の説明では、初期基礎構造物１１５の形成後における半導体チップ予定部３０Ｐを半導体チップ３０とする。複数の初期階層部分１０Ｐの各々は、半導体チップ３０を貫通するように形成された複数の絶縁材充填孔１０４と、この複数の絶縁材充填孔１０４内に充填された絶縁材よりなる絶縁層１０６とを含んでいる。なお、絶縁層１１３は、その下に位置する初期階層部分１０Ｐの構成要素とする。

初期基礎構造物１１５に含まれる複数の初期本体部分２Ｐの全てが、正常に動作しない半導体チップ３０を含まないものであってもよい。あるいは、複数の初期本体部分２Ｐのうちの少なくとも１つは、正常に動作する半導体チップ３０と正常に動作しない半導体チップ３０とを、それぞれ１つ以上含むものであってもよい。

次に、図１５および図１６を参照して、初期基礎構造物１１５を用いて基礎構造物を形成する工程について説明する。図１５は、図１３に示した工程に続く工程で作製される基礎構造物の一部を示す断面図である。図１６は、図１５に示した基礎構造物における配線の一部を示す斜視図である。この工程では、初期基礎構造物１１５の複数の初期本体部分２Ｐのそれぞれに対して複数の貫通孔２０を形成する。これにより、初期本体部分２Ｐは本体形成部分２Ｑとなり、初期基礎構造物１１５は基礎構造物１２０となる。基礎構造物１２０は、複数の階層部分１０が積層された方向に直交する方向に配列された複数の本体形成部分２Ｑを備えている。図１５は、基礎構造物１２０に含まれる複数の本体形成部分２Ｑのうちの１つにおける一部を示している。

基礎構造物１２０に含まれる複数の本体形成部分２Ｑの全てが、正常に動作しない半導体チップ３０を含まないものであってもよい。あるいは、複数の本体形成部分２Ｑのうちの少なくとも１つは、正常に動作する半導体チップ３０と正常に動作しない半導体チップ３０とを、それぞれ１つ以上含むものであってもよい。

図１５に示したように、複数の貫通孔２０は、複数のチップアレイ１１０（初期階層部分１０Ｐ）が積層された方向に並ぶ複数の絶縁層１０６を貫通するように形成される。図１５における左側の絶縁層１０６では１つの貫通孔２０が貫通し、図１５における右側の絶縁層１０６では４つの貫通孔２０が貫通している。前述のように、複数の導体３２の各々は、後に複数の貫通電極２１が形成されたときに複数の貫通電極２１のいずれかが通過する電極通過孔３２ａを有している。図１５および図１６に示したように、１つの貫通孔２０は、複数のチップアレイ１１０（初期階層部分１０Ｐ）が積層された方向に並ぶ複数の導体３２の電極通過孔３２ａを通り、基礎構造物１２０（本体形成部分２Ｑ）を貫通するように形成される。貫通孔２０の径は、電極通過孔３２ａの径と等しく、絶縁材充填孔１０４の径よりも小さい。そのため、図１５に示したように、貫通孔２０を形成した後には、絶縁材充填孔１０４内において、貫通孔２０の周囲に、当初の絶縁層１０６のうちの一部が残る。

複数の貫通孔２０の形成は、例えばレーザ加工を用いて行うことができる。絶縁層１０６が、主成分として樹脂を含む絶縁材によって形成されている場合には、レーザ加工によって、容易に且つ短時間で複数の貫通孔２０を形成することができる。

次に、図１７ないし図１９を参照して、基礎構造物１２０の本体形成部分２Ｑにおける複数の貫通孔２０内に複数の貫通電極２１を形成する工程について説明する。図１７は、図１５に示した工程に続く工程を示す断面図である。図１８は、図１７に示した工程で形成される貫通電極２１を示す斜視図である。図１９は、図１７に示した工程の変形例を示す斜視図である。

この工程では、例えばめっき法によって、複数の貫通孔２０内に複数の貫通電極２１を形成する。この工程では、まず、図１７に示したように、基礎構造物１２０における最も下のチップアレイ１１０の下面に、めっき用のシード層１４１を接合する。シード層１４１は、Ｃｕ等の金属によって構成されている。シード層１４１は、樹脂等よりなる板１４２によって保持された金属膜であってもよい。あるいは、シード層１４１は、金属板であってもよい。この場合には、シード層１４１を保持する板１４２は不要である。

次に、電気めっき法によって、基礎構造物１２０の複数の貫通孔２０内に、それぞれ、めっき膜よりなる複数の貫通電極２１を形成する。このとき、シード層１４１は通電され、めっき膜は、シード層１４１の表面から成長して、貫通孔２０を埋める。

図１８は、複数のチップアレイ１１０が積層された方向に並ぶ複数の導体３２と１つの貫通電極２１を示している。前述のように、複数の導体３２の各々は、複数の貫通電極２１のいずれかが通過する電極通過孔３２ａを有している。複数の貫通電極２１が形成されたときに、電極通過孔３２ａの壁面は、その電極通過孔３２ａを通過する貫通電極２１の外面に接触する。これにより、導体３２は貫通電極２１に電気的に接続され、複数の導体３２を含む配線３１によって、半導体チップ３０と複数の貫通電極２１とが電気的に接続される。

ここで、図１９を参照して、図１７に示した工程の変形例について説明する。この変形例では、電気めっき法によって複数の貫通電極２１を形成する前に、無電解めっき法によって、基礎構造物１２０の複数の貫通孔２０のそれぞれの壁面に金属膜よりなるシード層１５１を形成する。その後、電気めっき法によって、基礎構造物１２０の複数の貫通孔２０内に、それぞれめっき膜を形成する。このとき、シード層１５１は通電され、めっき膜は、シード層１５１の表面から成長して、貫通孔２０を埋める。この変形例では、シード層１５１とめっき膜とによって貫通電極２１が構成される。この変形例の代わりに、無電解めっき法のみを用いて、複数の貫通電極２１を形成してもよい。

本体２の下面２ｂに配置された複数の端子５を備えた積層チップパッケージ１を製造する場合には、複数の貫通電極２１を形成した後に、基礎構造物１２０の複数の本体形成部分２Ｑの下面に、例えばめっき法によって、複数の端子５を形成する。

次に、図２０を参照して、複数の貫通電極２１を形成する工程の後で、基礎構造物１２０の複数の本体形成部分２Ｑを分離して複数の本体２を形成する工程について説明する。図２０において、（ａ）は、１つの基礎構造物１２０を示している。この基礎構造物１２０は、複数の階層部分１０が積層された方向に直交する方向に配列された複数の本体形成部分２Ｑを備えている。この工程では、基礎構造物１２０の複数の本体形成部分２Ｑが互いに分離されて複数の本体２が形成されるように、基礎構造物１２０を切断する。図２０における（ｂ）は、このようにして形成された複数の本体２のうちの１つを示している。上記のように基礎構造物１２０を切断することにより、複数の貫通孔２０と複数の貫通電極２１が形成された後の初期階層部分１０Ｐは階層部分１０となる。本体２は、積層された複数の階層部分１０を含み、複数の階層部分１０の各々は半導体チップ３０を含んでいる。

以上、図６ないし図２０を参照して説明した一連の工程により、積層チップパッケージ１が複数個作製される。ここまでは、図１３に示したように８つのチップアレイ１１０を含む初期基礎構造物１１５を用いて、８つの階層部分１０を含む積層チップパッケージ１を複数個作製する例について説明してきた。しかし、本実施の形態では、初期基礎構造物１１５に含まれるチップアレイ１１０の数を変えることによって、階層部分１０の数の異なる複数種類の積層チップパッケージ１を作製することができる。

以上説明したように、本実施の形態に係る積層チップパッケージ１およびその製造方法、ならびに基礎構造物１２０によれば、積層された複数の階層部分１０の全てを貫通する複数の貫通孔２０内に、複数の階層部分１０の全てを貫通する複数の貫通電極２１を形成することによって、少ない工程数で、複数の貫通電極を備えた積層チップパッケージを製造することが可能になる。従って、本実施の形態によれば、積層チップパッケージ１を、低コストで短時間に大量生産することが可能になる。

ところで、従来の貫通電極方式を用いた積層チップパッケージでは、積層された複数の階層部分の各々に複数の貫通電極が形成され、下側の階層部分における複数の貫通電極と上側の階層部分における複数の貫通電極とが電気的に接続される。この場合、下側の階層部分における複数の貫通電極と上側の階層部分における複数の貫通電極との間における位置ずれや抵抗の増加により、複数の半導体チップ間の電気的接続の信頼性が低下するおそれがある。

これに対し、本実施の形態では、積層チップパッケージ１が複数の階層部分１０の全てを貫通する複数の貫通電極２１を備えるため、上述のような問題は生じない。そのため、本実施の形態によれば、複数の半導体チップ３０間の電気的接続の信頼性を向上させることができる。

また、本実施の形態において、図１８に示したように、配線３１の複数の導体３２の各々が電極通過孔３２ａを有し、電極通過孔３２ａの壁面が、その電極通過孔３２ａを通過する貫通電極２１の外面に接触する場合には、導体３２と貫通電極２１との接触面積を大きくすることができる。これにより、導体３２と貫通電極２１との電気的接続の信頼性を向上させることができる。

ところで、もし、不良の半導体チップ３０を含む第２の種類の階層部分１０Ｂにおいても、配線３１を介して半導体チップ３０と複数の貫通電極２１とが電気的に接続されていると、階層部分１０Ｂにおける配線３１は、メモリデバイス等、積層チップパッケージ１によって実現するデバイスにとって不要なキャパシタンスや不要なインダクタンスを発生させたり、良品の半導体チップ３０に接続された配線３１との間に浮遊容量を発生させたりする。このことは、メモリデバイス等のデバイスの動作の高速化の妨げとなる。

これに対し、本実施の形態では、不良の半導体チップ３０を含む第２の種類の階層部分１０Ｂでは、半導体チップ３０と複数の貫通電極２１とを電気的に接続する配線３１は設けられない。そのため、積層チップパッケージ１において、不良の半導体チップ３０を含む第２の種類の階層部分１０Ｂは、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ３０に接続された配線に起因する問題を低減しながら、不良の半導体チップ３０を使用不能にすることができる。

［第２の実施の形態］
次に、図２１および図２２を参照して、本発明の第２の実施の形態について説明する。図２１は、本実施の形態に係る積層チップパッケージの斜視図である。図２２は、本実施の形態における配線および貫通電極の一部を示す斜視図である。

図２１および図２２に示したように、本実施の形態では、配線３１の複数の導体３２の各々は、第１の実施の形態における電極通過孔３２ａを有しておらず、代わりに、貫通電極２１の外面に接触する端面３２ｂを有している。本実施の形態では、複数の貫通電極２１を形成する前の基礎構造物１２０において、導体３２の端面３２ｂは、貫通孔２０の壁面に現れている。そして、複数の貫通電極２１が形成されたときに、導体３２の端面３２ｂは１つの貫通電極２１の外面に接触する。これにより、導体３２は貫通電極２１に電気的に接続される。

本実施の形態におけるその他の構成は、第１の実施の形態と同様である。また、本実施の形態における作用および効果は、電極通過孔３２ａに起因する事項以外は、第１の実施の形態と同様である。

［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。始めに、図２３ないし図２５を参照して、本実施の形態に係る積層チップパッケージの構成について説明する。図２３は、本実施の形態に係る積層チップパッケージの斜視図である。図２４は、図２３における１つの階層部分を示す斜視図である。図２５は、図２３に示した積層チップパッケージの断面図である。

本実施の形態に係る積層チップパッケージ３０１は、第１の実施の形態と同様に、ほぼ直方体形状の本体２を備えている。本体２は、上面２ａ、下面２ｂおよび４つの側面２ｃ，２ｄ，２ｅ，２ｆを有している。本実施の形態における本体２は、絶縁性の基体３１１と、この基体３１１の上に積層された複数の階層部分１０を含んでいる。基体３１１は、例えば樹脂によって形成されている。図２３および図２５には、一例として、本体２が、８つの階層部分１０を含んでいる例を示している。しかし、本体２に含まれる階層部分１０の数は８つに限らず、複数であればよい。上下に隣接する２つの階層部分１０は、絶縁性の樹脂よりなる接着剤によって接合されている。

積層チップパッケージ３０１は、更に、本体２の上面２ａに配置された複数の端子４と、本体２の下面２ｂに配置された複数の端子５とを備えている。なお、積層チップパッケージ３０１は、複数の端子４と複数の端子５の一方のみを備えていてもよい。

図２４および図２５に示したように、本実施の形態における階層部分１０は、半導体チップ３０と、その周囲に配置された絶縁層３１２とを含んでいる。絶縁層３１２は、例えば樹脂によって形成されている。

図２５に示したように、本体２は、更に、本体２に含まれる複数の階層部分１０の全てと基体３１１とを貫通する複数の貫通孔２０を含んでいる。本実施の形態では、複数の貫通孔２０は、複数の階層部分１０の絶縁層３１２を貫通している。積層チップパッケージ３０１は、更に、本体２における複数の貫通孔２０内に設けられて複数の階層部分１０の全てと基体３１１とを貫通する複数の貫通電極２１を備えている。貫通電極２１は、例えばＣｕ、Ａｕ、Ｎｉ、ＣｒまたはＺｎによって形成されている。

本体２に含まれる複数の階層部分１０のうちの少なくとも１つは、半導体チップ３０と複数の貫通電極２１とを電気的に接続する配線３１を含んでいる。配線３１は、複数の貫通電極２１にそれぞれ電気的に接続された複数の導体３２を含んでいる。複数の導体３２は、それぞれ、複数の貫通孔２０の壁面に現れて貫通電極２１の外面に接触する端面を有している。導体３２は、例えばＣｕによって形成されている。本体２に含まれる複数の階層部分１０のうちの他の少なくとも１つは、配線３１を含まないものであってもよい。

図２３に示した例では、複数の端子４は、最も上に配置された階層部分１０における複数の導体３２のそれぞれの一部によって構成されている。しかし、複数の端子４は、複数の導体３２に電気的に接続された他の複数の導体によって構成されていてもよい。複数の端子５は、本体２の下面２ｂに位置する複数の貫通電極２１の下端部に電気的に接続されている。

図２４では、複数の導体３２のうち、複数の端子４となる部分を破線で示している。複数の端子４が、最も上に配置された階層部分１０における複数の導体３２の一部によって構成されている場合、他の階層部分１０における複数の導体３２は、図２４において破線で示した部分を含んでいてもよいし含んでいなくてもよい。

次に、図２６ないし図３２を参照して、本実施の形態に係る積層チップパッケージ３０１の製造方法について説明する。第１の実施の形態と同様に、積層チップパッケージ３０１の製造方法は、基礎構造物を作製する工程を備えている。基礎構造物は、本体２となる部分である本体形成部分を少なくとも１つ備えている。本体形成部分は、基体３１１と、複数の階層部分１０と、複数の貫通電極２１が設けられていない状態の複数の貫通孔２０とを含んでいる。積層チップパッケージ３０１の製造方法は、更に、基礎構造物の本体形成部分における複数の貫通孔２０内に複数の貫通電極２１を形成する工程を備えている。

基礎構造物を作製する工程は、後に複数の貫通孔２０が形成されることによって基礎構造物となる初期基礎構造物を作製する工程と、初期基礎構造物に複数の貫通孔２０を形成して、基礎構造物を形成する工程とを含んでいる。

以下、基礎構造物が、複数の階層部分１０が積層された方向に直交する方向に配列された複数の本体形成部分を備える場合を例にとって、積層チップパッケージ３０１の製造方法について詳しく説明する。

図２６は、積層チップパッケージ３０１の製造方法における一工程を示す断面図である。積層チップパッケージ３０１の製造方法では、まず、基体３１１となる基体予定部を複数含む基板を用意し、この基板における複数の基体予定部の上にそれぞれ半導体チップ３０を搭載する。図２６は、基板のうちの１つの基体予定部３１１Ｐと、その上に搭載された半導体チップ３０を示している。以下、１つの基体予定部３１１Ｐに注目して、積層チップパッケージ３０１の製造方法について説明する。基体予定部３１１Ｐの上に半導体チップ３０を搭載する際には、基体予定部３１１Ｐの上に金属層を形成した後、その金属層の上に半導体チップ３０を接合してもよい。基体予定部３１１Ｐの上に搭載された半導体チップ３０は、本体２において最も下の階層部分１０における半導体チップ３０となる。

半導体チップ３０は、デバイス形成領域３３と、デバイス形成領域３３の上に配置された複数の電極パッド（図示せず）と、デバイス形成領域３３および電極パッドを覆う絶縁材料よりなるパッシベーション膜３５とを含んでいる。パッシベーション膜３５は、複数の電極パッドの上面を露出させる複数の開口部３５ａを有している。

図２７は、図２６に示した工程に続く工程を示す断面図である。この工程では、半導体チップ３０の周囲における基体予定部３１１Ｐの上に絶縁層３１２を形成し、パッシベーション膜３５の上面と絶縁層３１２の上面を平坦化する。

図２８は、図２７に示した工程に続く工程を示す断面図である。この工程では、パッシベーション膜３５および絶縁層３１２の上に、配線３１を構成する複数の導体３２を形成する。複数の導体３２は、パッシベーション膜３５の複数の開口部３５ａを通って、デバイス形成領域３３の上に配置された複数の電極パッドに電気的に接続される。ここでは、第１の実施の形態と同様に、複数の導体３２の各々が、後に複数の貫通電極２１が形成されたときに複数の貫通電極２１のいずれかが通過する電極通過孔３２ａを有している例を挙げる。ただし、複数の導体３２の各々は、第２の実施の形態と同様に、電極通過孔３２ａを有さず、代りに端面３２ｂを有するものであってもよい。

図２９は、図２８に示した工程に続く工程を示す断面図である。この工程では、配線３１（複数の導体３２）の覆うように絶縁層３１３を形成し、この絶縁層３１３の上面を平坦化する。絶縁層３１３は、例えば樹脂によって形成される。図２６ないし図２９に示した一連の工程によって、初期基礎構造物のうち、本体２において最も下の階層部分１０に対応する部分が形成される。

図３０は、図２９に示した工程に続く工程を示す断面図である。この工程では、まず、絶縁層３１３の上に、半導体チップ３０を搭載する。この半導体チップ３０は、本体２において下から２番目の階層部分１０における半導体チップ３０となる。絶縁層３１３の上に半導体チップ３０を搭載する際には、絶縁層３１３の上に金属層を形成した後、その金属層の上に半導体チップ３０を接合してもよい。次に、図２７ないし図２９に示した一連の工程と同様にして、絶縁層３１２、配線３１（複数の導体３２）および絶縁層３１３を形成する。このようにして、初期基礎構造物のうち、本体２において下２番目の階層部分１０に対応する部分が形成される。以下、同様の工程を繰り返し行って、初期基礎構造物１１５を形成する。初期基礎構造物１１５は、複数の階層部分１０が積層された方向に直交する方向に配列された複数の初期本体部分２Ｐを含んでいる。初期本体部分２Ｐは、後に複数の貫通孔２０が形成されることによって本体形成部分となる部分である。

図３０は、１つの初期本体部分２Ｐを示している。初期本体部分２Ｐは、複数の貫通孔２０が形成される前の積層された複数の階層部分１０である積層された複数の初期階層部分１０Ｐを含んでいる。複数の初期階層部分１０Ｐの各々は、半導体チップ３０と、その周囲に配置された絶縁層３１２とを含んでいる。なお、絶縁層３１３は、その下に位置する初期階層部分１０Ｐの構成要素とする。

図３１は、図３０に示した工程に続く工程を示す断面図である。この工程では、初期基礎構造物１１５の複数の初期本体部分２Ｐのそれぞれに対して複数の貫通孔２０を形成する。これにより、初期本体部分２Ｐは本体形成部分２Ｑとなり、初期基礎構造物１１５は基礎構造物１２０となる。基礎構造物１２０は、複数の階層部分１０が積層された方向に直交する方向に配列された複数の本体形成部分２Ｑを備えている。図３１は、１つの本体形成部分２Ｑを示している。

本実施の形態では、複数の貫通孔２０は、複数の初期階層部分１０Ｐの絶縁層３１２を貫通するように形成される。また、１つの貫通孔２０は、複数の初期階層部分１０Ｐが積層された方向に並ぶ複数の導体３２の電極通過孔３２ａを通り、基礎構造物１２０（本体形成部分２Ｑ）を貫通するように形成される。複数の貫通孔２０の形成方法は、第１の実施の形態と同様である。

図３２は、図３１に示した工程に続く工程を示す断面図である。この工程では、複数の貫通孔２０内に複数の貫通電極２１を形成する。複数の貫通電極２１の形成方法は、第１の実施の形態と同様である。複数の貫通電極２１が形成されたときに、電極通過孔３２ａの壁面は、その電極通過孔３２ａを通過する貫通電極２１の外面に接触する。これにより、導体３２は貫通電極２１に電気的に接続され、複数の導体３２を含む配線３１によって、半導体チップ３０と複数の貫通電極２１とが電気的に接続される。

本体２の下面２ｂに配置された複数の端子５を備えた積層チップパッケージ３０１を製造する場合には、複数の貫通電極２１を形成した後に、基礎構造物１２０の複数の本体形成部分２Ｑの下面に、例えばめっき法によって、複数の端子５を形成する。

本実施の形態では、次に、第１の実施の形態と同様に、基礎構造物１２０を切断することによって、基礎構造物１２０の複数の本体形成部分２Ｑを分離して複数の本体２を形成する。このとき、基体予定部３１１Ｐは基体３１１となる。

本実施の形態におけるその他の構成、作用および効果は、第１または第２の実施の形態と同様である。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、初期基礎構造物の作製方法は、実施の形態に示した方法に限らない。例えば、２つの研磨前アレイ１０９（図１０参照）を、それらの第１の面１０９ａ同士が対向するように、絶縁性の樹脂よりなる接着剤によって張り合わせた後、２つの研磨前アレイ１０９の第２の面１０９ｂをそれぞれ研磨して、２つのチップアレイ１１０の積層体を作製し、この２つのチップアレイ１１０の積層体を複数個張り合わせて初期基礎構造物を作製してもよい。

また、本発明において、貫通電極を形成する方法は、めっき法に限らず、他の方法であってもよい。例えば、貫通孔に、銀や銅等の金属粉とバインダーとを含む導電ペーストを充填した後、導電ペーストを加熱して、バインターを分解させると共に金属を焼結させて貫通電極を形成してもよい。あるいは、貫通孔に、銀や銅等の金属粉を圧入した後、金属粉を加熱して金属を焼結させて貫通電極を形成してもよい。

１…積層チップパッケージ、２…本体、１０…階層部分、２０…貫通孔、２１…貫通電極、３０…半導体チップ、３１…配線、３２…導体。

Claims (9)

1. 積層された複数の階層部分と、それぞれ前記複数の階層部分の全てを貫通する複数の貫通孔とを含む本体と、
   前記本体における前記複数の貫通孔内に設けられて前記複数の階層部分の全てを貫通する複数の貫通電極とを備え、
   前記複数の階層部分の各々は半導体チップを含み、
   前記複数の階層部分のうちの少なくとも１つは、前記半導体チップと前記複数の貫通電極とを電気的に接続する配線を含み、
   前記配線は、前記複数の貫通電極にそれぞれ電気的に接続された複数の導体を含み、
   前記複数の導体は、それぞれ、前記複数の貫通孔の壁面に現れて前記貫通電極の外面に接触する端面を有する積層チップパッケージを製造する方法であって、
   前記本体となる部分である本体形成部分を少なくとも１つ備え、前記本体形成部分は、前記複数の階層部分と、前記複数の貫通電極が設けられていない状態の前記複数の貫通孔とを含む基礎構造物を作製する工程と、
   前記基礎構造物の前記本体形成部分における前記複数の貫通孔内に前記複数の貫通電極を形成する工程とを備え、
   前記基礎構造物を作製する工程は、
   後に前記複数の貫通孔が形成されることによって前記基礎構造物となる初期基礎構造物を作製する工程と、
   前記初期基礎構造物に前記複数の貫通孔を形成して、前記基礎構造物を形成する工程とを含み、
   前記初期基礎構造物は、前記複数の貫通孔が形成される前の前記複数の階層部分である複数の初期階層部分を含み、
   前記複数の初期階層部分の各々は、前記半導体チップを貫通するように形成された複数の絶縁材充填孔と、前記複数の絶縁材充填孔内に充填された絶縁材よりなる絶縁層とを含み、
   前記複数の初期階層部分のうちの少なくとも１つは、前記配線を含み、
   前記複数の初期階層部分のうちの少なくとも１つにおいて、前記配線が含む前記複数の導体は、それぞれ、一部が前記絶縁層の上に位置するように配置され、
   前記基礎構造物を形成する工程において、前記複数の貫通孔は、前記複数の初期階層部分の前記絶縁層を貫通するように形成されることを特徴とする積層チップパッケージの製造方法。
2. 前記基礎構造物は、前記少なくとも１つの本体形成部分として、前記複数の階層部分が積層された方向に直交する方向に配列された複数の本体形成部分を備え、
   前記積層チップパッケージの製造方法は、更に、前記複数の貫通電極を形成する工程の後で、前記複数の本体形成部分を互いに分離して複数の本体を形成する工程を備えたことを特徴とする請求項１記載の積層チップパッケージの製造方法。
3. 前記複数の貫通電極は、めっき法によって形成されることを特徴とする請求項１記載の積層チップパッケージの製造方法。
4. 前記複数の導体は、それぞれ、前記複数の貫通電極が通過する電極通過孔を有し、前記電極通過孔の壁面が前記端面を構成することを特徴とする請求項１記載の積層チップパッケージの製造方法。
5. 前記絶縁材は、主成分として樹脂を含むことを特徴とする請求項１記載の積層チップパッケージの製造方法。
6. 前記絶縁材は、更に、前記樹脂に混合された絶縁性の粒状物を含むことを特徴とする請求項５記載の積層チップパッケージの製造方法。
7. 前記基礎構造物は、前記少なくとも１つの本体形成部分として、前記複数の階層部分が積層された方向に直交する方向に配列された複数の本体形成部分を備え、
   前記初期基礎構造物を作製する工程は、
   それぞれ、各々が前記本体に含まれる半導体チップのいずれかとなる予定の、配列された複数の半導体チップ予定部を含む複数のチップアレイを作製する工程と、
   前記複数のチップアレイを積層して前記初期基礎構造物を形成する工程とを含み、
   前記積層チップパッケージの製造方法は、更に、前記複数の貫通電極を形成する工程の後で、前記複数の本体形成部分を互いに分離して複数の本体を形成する工程を備えたことを特徴とする請求項１記載の積層チップパッケージの製造方法。
8. 前記複数のチップアレイを作製する工程は、１つのチップアレイを作製するための一連の工程として、
   互いに反対側を向いた第１および第２の面を有すると共に、前記配列された複数の半導体チップ予定部を含むアレイ前ウェハを作製する工程と、
   前記アレイ前ウェハに対して、前記第１の面において開口し、後に前記複数の絶縁材充填孔となる複数の溝を形成する工程と、
   前記複数の溝内に前記絶縁材を充填して、前記アレイ前ウェハの第１および第２の面に対応する第１および第２の面を有する研磨前アレイを形成する工程と、
   前記複数の溝が前記複数の絶縁材充填孔となるように、前記研磨前アレイに対して、前記複数の溝が露出するまで、前記研磨前アレイの第２の面から研磨を行う工程とを含むことを特徴とする請求項７記載の積層チップパッケージの製造方法。
9. 前記複数の本体形成部分のうちの少なくとも１つにおける前記複数の階層部分は、１つ以上の第１の種類の階層部分と、１つ以上の第２の種類の階層部分とを含み、
   前記第１の種類の階層部分における半導体チップは正常に動作するものであり、
   前記第２の種類の階層部分における半導体チップは正常に動作しないものであり、
   前記第１の種類の階層部分は前記配線を含むが、前記第２の種類の階層部分は前記配線を含まず、
   前記複数のチップアレイを作製する工程は、
   前記複数の半導体チップ予定部について、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程と、
   前記正常に動作しない半導体チップ予定部では前記配線を形成することなく、前記正常に動作する半導体チップ予定部では前記配線を形成する工程とを含むことを特徴とする請求項７記載の積層チップパッケージの製造方法。

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