JP3750444B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置を製造する方法に係り、特に１つのパッケージ内に複数の半導体チップを積層したスタックドマルチチップパッケージ（スタックドＭＣＰ）の製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の高性能化、小型化に伴って１つのパッケージ内に複数の半導体チップを配置してマルチチップパッケージ（ＭＣＰ）とすることにより、半導体装置の高機能化と小型化とが図られている。そして、マルチチップパッケージには、複数の半導体チップを平面的に並べた平面型ＭＣＰと、複数の半導体チップを厚み方向に積層した積層型（スタックド）ＭＣＰとがある。半導体チップを平面的に並べた平面型マルチチップパッケージは、広い実装面積を必要とするため、電子機器の小型化への寄与が小さい。このため、半導体チップを積層したスタックドＭＣＰの開発が盛んに行われている。
【０００３】
【発明が解決しようとする課題】
従来、スタックドＭＣＰを形成する場合、素子を作り込んだ半導体ウエハを小さな半導体チップに分割したのち、半導体チップを積層するようにしている。しかし、半導体チップを積層する場合、上下の半導体チップ間の相対位置を定めることが難しく、位置ずれを生じやすい。特に、サイズが同じ半導体チップを積層する場合、下側の半導体チップの位置を目視や映像によって確認することが困難であるため、位置ずれを生じやすい。このため、例えば、上下の半導体チップ同士を半導体チップに設けた小さな電極部を介して電気的に相互に接続する場合、電極部が位置ずれして接続不良が生じやすい。
【０００４】
本発明は、前記従来技術の欠点を解消するためになされたもので、上下の半導体チップを精度良く積層できるようにすることを目的としている。
【０００５】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体ウエハにパターン形成用アライメントマークを設ける工程と、前記アライメントマークを基準にして前記半導体ウエハの各チップ形成領域の複数の所定位置に積層用貫通孔を形成する工程と、前記貫通孔を形成した前記半導体ウエハに回路を形成する工程と、回路を形成した前記半導体ウエハを複数の半導体チップに分割する工程と、分割された複数の前記半導体チップを、それぞれに設けられた前記積層用貫通孔を合せて積層する工程と、を有し、前記積層用貫通孔は、前記半導体ウエハの能動面側と非能動面側とを電気的に接続する位置に形成し、前記半導体チップを積層する工程を、前記積層用貫通孔の下方に光源を配置して行うことを特徴としている。また、本発明に係る半導体装置の製造方法は、半導体ウエハにパターン形成用アライメントマークを設ける工程と、前記アライメントマークを基準にして前記半導体ウエハの各チップ形成領域の複数の所定位置に積層用貫通孔を形成する工程と、前記貫通孔を形成した前記半導体ウエハに回路を形成する工程と、回路を形成した前記半導体ウエハを複数の半導体チップに分割する工程と、分割された複数の前記半導体チップを、それぞれに設けられた前記積層用貫通孔を合せて積層する工程と、を有し、前記積層用貫通孔は、前記回路の電極部を設ける位置に形成し、前記半導体チップを積層する工程を行う際に、前記積層用貫通孔の下方に光源を配置し、光を照射することを特徴とする。
【０００６】
周知のように、半導体ウエハには、素子や配線（回路）を形成するために、拡大マスク（レチクル）を用いて多数回にわたり各種のパターンが転写される。そして、半導体ウエハには、一般に半導体ウエハの全体を熱酸化して酸化膜を形成したのち、転写するパターン間に位置ずれが生じないように、パターン形成用のアライメントマークをエッチングなどによって設けている。そこで、このパターン形成用アライメントマークを基準にしてして半導体ウエハの所定位置、すなわち各半導体チップを形成する領域の複数の所定位置に、例えば半導体チップの対角位置に一対の積層用貫通孔を形成する。その後、半導体ウエハに回路を形成して半導体チップに分割し、この半導体チップを積層するときに、前記の貫通孔を合せて積層を行えば、半導体チップを精度良く積層することができる。したがって、積層した半導体チップを半導体チップに設けた電極部を介して相互に電気的に接続する場合であっても、電極部の位置ずれを防止でき、接続不良などが生ずるおそれがない。なお、半導体チップを積層するときに、半導体チップの下方から光を照射するいわゆるバックライト方式を用いれば、積層用貫通孔を明確に識別することができ、貫通孔の位置合わせが容易となる。
【０００９】
上記第１の発明においては、積層用貫通孔は、半導体ウエハに形成する回路の電極部を設ける位置に形成することができる。このように電極位置に貫通孔を設けると、貫通孔に無電解メッキやスパッタリングなどによって銅やアルミニウムなどの金属を配置したり、導電性接着剤を充填することにより、積層した半導体チップ相互を電気的に容易に接続することができ、工程の簡素化が図れる。しかも、貫通孔の壁面が素子の形成段階において酸化され、貫通孔の特別な絶縁処理を必要としない。
【００１０】
また、積層用貫通孔は、半導体ウエハの能動面側と非能動面側とを電気的に接続する位置に形成することができる。すなわち、グラウンドなどのように、半導体チップの表面側（能動面側）と裏面側（非能動面側）とを電気的に接続する場合があり、このような場合、表面側と裏面側とを電気的に接続する位置に積層用貫通孔を形成し、この貫通孔を合せて積層したのちに貫通孔に導電材を配置することにより、半導体チップの積層を高精度で行えるとともに、半導体チップの表裏面の導通を容易に取ることができる。
【００１２】
【発明の実施の形態】
本発明に係る半導体装置の製造方法の好ましい実施の形態を、添付図面に従って詳細に説明する。
【００１３】
図１、図２は、本発明の第１実施の形態に係る半導体装置の製造方法の説明図である。まず、通常の半導体チップを製造する場合と同様に、シリコンからなる半導体ウエハを用意し、図１（ａ）に示したように、半導体ウエハ１０を熱酸化して半導体ウエハ１０の表面に二酸化シリコン（ＳｉＯ2 ）からなるシリコン酸化膜１２を形成する。その後、半導体ウエハ１０（シリコン酸化膜１２）の所定位置、例えば図１（ｂ）に示したように、半導体ウエハ１０の各チップ形成領域１４の左下隅に、回路パターンを転写するためのパター形成用アライメントマーク１６を従来と同様にエッチングなどによって形成する。
【００１４】
次に、同図（ｃ）に示したように、任意のアライメントマーク１６を基準にして半導体ウエハ１０の所定位置に複数の積層用貫通孔１８を形成する。この実施形態の場合、積層用貫通孔１８は、各チップ形成領域１４の対角線上、すなわち対向する２隅のそれぞれに１つずつ形成してある。また、貫通孔１８は、エッチングによって形成してもよいし、レーザ光によって穿設してもよい。
【００１５】
その後、従来と同様にして半導体チップ１０に回路を構成するトランジスタや抵抗などの素子と、各素子を接続する配線（いずれも図示せず）とを形成するとともに、同図（ｄ）に示したように、外部接続用の電極部２０を形成する。さらに、電極部２０を覆って半導体ウエハ１０の上部全体に、リンガラス（ＰＳＧ）などの絶縁材からなるパッシベーション膜２２を設ける。
【００１６】
その後、半導体ウエハ１０を各チップ形成領域１４ごとに切断して複数の半導体チップに分割する。そして、図２（ａ）に示したように、分割した各半導体チップ２４の電極部２０上のパッシベーション膜２２をエッチングにより除去し、電極部２０を露出させる。さらに、図２（ｂ）に示したように、半導体チップ２４の貫通穴１８を合せ、所望数の半導体チップ２４（実施形態の場合、３つの半導体チップ２４ａ〜２４ｃ）を積層し、図示しない接着剤などによって相互に接合して積層ユニット２６にする。このように、実施形態においては、貫通孔１８を合せて半導体チップ２４を積層するようにしているため、積層する各半導体チップ２４の位置決めを容易に行えるとともに、積層精度を高めることができる。なお、積層の際には、貫通孔１８の下方に図示しない光源を配置して積層すれば、貫通孔１８の位置合せた容易となる。
【００１７】
この実施形態の場合、積層した各半導体チップ２４は、図２（ｃ）に示したように、電極部２０が対応するように積層される。そして、積層ユニット２６の各半導体チップ２４は、積層された状態でレーザ光などにより、電極部２０とシリコンからなる基板部２８とを貫通した接続孔３０があけられる。その後、積層ユニット２６を酸化雰囲気中において熱酸化処理、または濃硝酸中に浸漬して酸化処理を施し、同図（ｄ）に示したように、各半導体チップ２４の接続孔３０の壁面を形成している基板部２８に酸化シリコンからなる絶縁膜３２が形成する。さらに、積層ユニット２６は、アルカリ水溶液などによって電極部２０に形成された酸化膜の除去が行われたのち、接続孔３０に導電性接着剤３４が注入され、各半導体チップ２４の電極部２０が電気的に相互に接続される。このように各半導体チップ２４を電気的に接続した積層ユニット２６は、図示しないパッケージ基板に実装され、樹脂封止されて半導体装置であるスタックドＭＣＰにされる。
【００１８】
なお、前記実施形態においては、半導体ウエハ１０を複数の半導体チップ２４に分割したのち、半導体チップ２４を積層する場合について説明したが、半導体ウエハ１０の状態で電極部２０のパッシベーション膜２２を除去し、半導体ウエハ１０の状態で積層したのち、半導体ウエハ１０の積層体を半導体チップの大きさに分割してもよい。この場合、積層用貫通孔１８は、各チップ形成領域１４ごとに設ける必要がなく、半導体ウエハ１０の全体で２ないし３つ設ければよい。そして、接続孔３０は、積層した状態の半導体ウエハ１０に形成してもよいし、半導体チップの大きさに切断してから形成してもよい。また、半導体チップ２４に電極部２０の電気的接続は、接続孔３０内に無電解メッキなどによって銅などの導電性金属を設けて行ってもよい。さらに、前記実施形態においては、貫通孔１８をチップ形成領域１４の対角線上に設けた場合について説明したが、対角線上である必要もないし、貫通孔１８は３つ以上であってもよい。
【００１９】
図３は、第２実施形態の説明図である。半導体ウエハ１０は、前記の実施形態と同様に、シリコン酸化膜が形成されたのち、図３（ａ）に示したように、チップ形成領域１４にパターン形成用アライメントマーク１６が形成される。さらに、アライメントマーク１６を基準にして各チップ形成領域１４のそれぞれの所定位置に複数の積層用貫通孔４０が形成される。この貫通孔４０は、半導体ウエハ１０から分割した半導体チップの外部接続用電極部の位置に相当している。
【００２０】
貫通孔４０を形成した半導体ウエハ１０は、その後、通常の半導体チップを形成する工程と同様にしてトランジスタやコンデンサ、抵抗などの素子と配線パターンとが形成される。そして、半導体ウエハ１０の貫通孔４０の壁面を構成している部分は、素子分離領域（図示せず）を形成する際の熱酸化処理によって酸化され、図３（ｂ）に示したように酸化シリコンからなる絶縁膜３２となる。
【００２１】
素子と配線が形成された半導体チップ１０は、配線パターンの上に図示しない絶縁層が形成され、さらにその上に電極部を形成するためのアルミニウムなどからなる金属膜４２が堆積される。その後、金属膜４２の上にフォトレジストを塗布してパターニングし、図３（ｃ）に示したように、電極部を形成する位置にフォトレジストを残存させたレジスト膜４４を形成する。なお、レジスト膜４４は、粘度の高いフォトレジストを塗布することにより、貫通孔４０を塞いだ状態で形成される。
【００２２】
次に、レジスト膜４４をマスクにして金属膜４２のエッチングを行い、同図（ｄ）に示したように、孔のあいた電極部２０を形成し、レジスト膜４４を除去する。電極部２０を形成している金属膜は、図に示したように一部が貫通孔４０の壁面を覆っている。そこで、電極部２０を形成してレジスト膜４４を除去したのち、レーザ光によって図３（ｅ）に示したように、貫通孔４内の金属膜を除去する。その後、前記実施形態と同様に、半導体ウエハ１０の上部にパッシベーション膜２２を形成し、さらにこれをエッチングして電極部２０を露出させる。
【００２３】
次に、電極部２０を露出させた半導体ウエハ１０を、図４に示したように電極部２０を貫通している貫通孔４０を合せて所望数積層する。その後、積層用貫通孔４０内に導電性接着剤３４を注入して硬化させ、各半導体ウエハ１０（１０ａ〜１０ｃ）の電極部２０を電気的に接続するとともに、積層した半導体ウエハ１０を相互に接合する。その後、半導体ウエハ１０を積層した状態において半導体チップの大きさに分割し、パッケージングする。
【００２４】
このように第２の実施形態においては、半導体ウエハ１０の電極部２０を形成する位置に積層用貫通孔４０を形成しているため、半導体チップの積層精度を向上できるとともに、半導体ウエハ１０に素子を設ける工程において貫通孔４０の壁面に絶縁膜３２を形成することができ、工程の簡素化を図ることができる。
【００２５】
なお、第２実施形態においては、貫通孔４０を設けたのちに素子や電極部２０を形成する場合について説明したが、貫通孔４０を形成する前に素子や配線、電極部２０、パッシベーション膜２２を形成し、電極部２０上のパッシベーション膜２２を除去したのちに貫通孔４０をレーザ光などによって設け、半導体ウエハ１０を積層するようにしてもよい。
【００２６】
図５は、第３実施形態の説明図である。この第３実施形態においては、積層用貫通孔５０が、例えばグランド配線などの半導体ウエハ１０の能動面（表面）５２と非能動面（背面）５４との電気的接続（導通）を図る位置に形成してある。この貫通孔５０は、前記の実施形態と同様に、パターン形成用アライメントマークを形成したのち、アライメントマークを基準にしてチップ形成領域の所定位置に形成される。その後、前記と同様にして半導体ウエハ１０に素子と配線とを形成したのち、能動面５２の貫通孔５０を設けた位置に例えばグランド用の共通電極部５６を形成し、非能動面５４に共通電極部５６に対応させて接続電極部５８を形成する。この接続電極部５８は、非能動面５４に設けた図示しない例えばグランド用の配線とともに形成される。そして、非能動面５４には、配線と接続電極部５８とを覆って絶縁膜６０が形成される。この絶縁膜６０は、接続電極部５８の部分が除去される。複数の半導体ウエハ１０は、貫通孔５０を合せて積層されるとともに、貫通孔５０の内部に導電性接着剤３４が注入され、各半導体ウエハ１０の共通電極部５６と接続電極部５８とが電気的に接続され、また各半導体ウエハ１０間の共通電極部５６、接続電極部５８が導電性接着剤３４を介して相互に電気的に接続されている。したがって、半導体ウエハ１０の能動面５２と非能動面５４との導通をワイヤなどを用いずに容易、確実にとることができる。
【００２７】
【発明の効果】
以上に説明したように、本発明によれば、半導体ウエハに設けたパターン形成用アライメントマークを基準にして半導体ウエハの所定位置、すなわち各半導体チップを形成する領域の複数の所定位置に積層用貫通孔を形成し、半導体ウエハに回路を形成して半導体チップに分割したのち、この半導体チップを積層するときに、前記の貫通孔を合せて積層を行えば、半導体チップを精度良く積層することができ、積層した半導体チップを半導体チップに設けられて電極部を介して相互に電気的に接続する場合であっても、電極部の位置ずれを防止でき、接続不良などが生ずるおそれがない。
【００２８】
また、本発明は、半導体ウエハに設けた積層用貫通孔を合せて複数の半導体ウエハを積層し、積層した状態で半導体ウエハを半導体チップの大きさに分割することにより、半導体ウエハに設ける貫通孔の数を少なくすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に係る半導体装置の製造方法を説明する工程の一部を示す図である。
【図２】第１実施形態の図１に続く工程の説明図である。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を説明する工程の一部を示す図である。
【図４】第２実施形態の図３に続く工程の説明図である。
【図５】本発明の第３実施形態の説明図である。
【符号の説明】
１０ 半導体ウエハ
１４ チップ形成領域
１６ パターン形成用アライメントマーク
１８、４０、５０ 積層用貫通孔
２０ 電極部
２４ａ〜２４ｃ 半導体チップ
２６ 積層ユニット
３２ 絶縁膜
３４ 導電性接着剤
５２ 能動面
５４ 非能動面
５６ 共通電極部
５８ 接続電極部
【発明の属する技術分野】
本発明は、半導体装置を製造する方法に係り、特に１つのパッケージ内に複数の半導体チップを積層したスタックドマルチチップパッケージ（スタックドＭＣＰ）の製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の高性能化、小型化に伴って１つのパッケージ内に複数の半導体チップを配置してマルチチップパッケージ（ＭＣＰ）とすることにより、半導体装置の高機能化と小型化とが図られている。そして、マルチチップパッケージには、複数の半導体チップを平面的に並べた平面型ＭＣＰと、複数の半導体チップを厚み方向に積層した積層型（スタックド）ＭＣＰとがある。半導体チップを平面的に並べた平面型マルチチップパッケージは、広い実装面積を必要とするため、電子機器の小型化への寄与が小さい。このため、半導体チップを積層したスタックドＭＣＰの開発が盛んに行われている。
【０００３】
【発明が解決しようとする課題】
従来、スタックドＭＣＰを形成する場合、素子を作り込んだ半導体ウエハを小さな半導体チップに分割したのち、半導体チップを積層するようにしている。しかし、半導体チップを積層する場合、上下の半導体チップ間の相対位置を定めることが難しく、位置ずれを生じやすい。特に、サイズが同じ半導体チップを積層する場合、下側の半導体チップの位置を目視や映像によって確認することが困難であるため、位置ずれを生じやすい。このため、例えば、上下の半導体チップ同士を半導体チップに設けた小さな電極部を介して電気的に相互に接続する場合、電極部が位置ずれして接続不良が生じやすい。
【０００４】
本発明は、前記従来技術の欠点を解消するためになされたもので、上下の半導体チップを精度良く積層できるようにすることを目的としている。
【０００５】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体ウエハにパターン形成用アライメントマークを設ける工程と、前記アライメントマークを基準にして前記半導体ウエハの各チップ形成領域の複数の所定位置に積層用貫通孔を形成する工程と、前記貫通孔を形成した前記半導体ウエハに回路を形成する工程と、回路を形成した前記半導体ウエハを複数の半導体チップに分割する工程と、分割された複数の前記半導体チップを、それぞれに設けられた前記積層用貫通孔を合せて積層する工程と、を有し、前記積層用貫通孔は、前記半導体ウエハの能動面側と非能動面側とを電気的に接続する位置に形成し、前記半導体チップを積層する工程を、前記積層用貫通孔の下方に光源を配置して行うことを特徴としている。また、本発明に係る半導体装置の製造方法は、半導体ウエハにパターン形成用アライメントマークを設ける工程と、前記アライメントマークを基準にして前記半導体ウエハの各チップ形成領域の複数の所定位置に積層用貫通孔を形成する工程と、前記貫通孔を形成した前記半導体ウエハに回路を形成する工程と、回路を形成した前記半導体ウエハを複数の半導体チップに分割する工程と、分割された複数の前記半導体チップを、それぞれに設けられた前記積層用貫通孔を合せて積層する工程と、を有し、前記積層用貫通孔は、前記回路の電極部を設ける位置に形成し、前記半導体チップを積層する工程を行う際に、前記積層用貫通孔の下方に光源を配置し、光を照射することを特徴とする。
【０００６】
周知のように、半導体ウエハには、素子や配線（回路）を形成するために、拡大マスク（レチクル）を用いて多数回にわたり各種のパターンが転写される。そして、半導体ウエハには、一般に半導体ウエハの全体を熱酸化して酸化膜を形成したのち、転写するパターン間に位置ずれが生じないように、パターン形成用のアライメントマークをエッチングなどによって設けている。そこで、このパターン形成用アライメントマークを基準にしてして半導体ウエハの所定位置、すなわち各半導体チップを形成する領域の複数の所定位置に、例えば半導体チップの対角位置に一対の積層用貫通孔を形成する。その後、半導体ウエハに回路を形成して半導体チップに分割し、この半導体チップを積層するときに、前記の貫通孔を合せて積層を行えば、半導体チップを精度良く積層することができる。したがって、積層した半導体チップを半導体チップに設けた電極部を介して相互に電気的に接続する場合であっても、電極部の位置ずれを防止でき、接続不良などが生ずるおそれがない。なお、半導体チップを積層するときに、半導体チップの下方から光を照射するいわゆるバックライト方式を用いれば、積層用貫通孔を明確に識別することができ、貫通孔の位置合わせが容易となる。
【０００９】
上記第１の発明においては、積層用貫通孔は、半導体ウエハに形成する回路の電極部を設ける位置に形成することができる。このように電極位置に貫通孔を設けると、貫通孔に無電解メッキやスパッタリングなどによって銅やアルミニウムなどの金属を配置したり、導電性接着剤を充填することにより、積層した半導体チップ相互を電気的に容易に接続することができ、工程の簡素化が図れる。しかも、貫通孔の壁面が素子の形成段階において酸化され、貫通孔の特別な絶縁処理を必要としない。
【００１０】
また、積層用貫通孔は、半導体ウエハの能動面側と非能動面側とを電気的に接続する位置に形成することができる。すなわち、グラウンドなどのように、半導体チップの表面側（能動面側）と裏面側（非能動面側）とを電気的に接続する場合があり、このような場合、表面側と裏面側とを電気的に接続する位置に積層用貫通孔を形成し、この貫通孔を合せて積層したのちに貫通孔に導電材を配置することにより、半導体チップの積層を高精度で行えるとともに、半導体チップの表裏面の導通を容易に取ることができる。
【００１２】
【発明の実施の形態】
本発明に係る半導体装置の製造方法の好ましい実施の形態を、添付図面に従って詳細に説明する。
【００１３】
図１、図２は、本発明の第１実施の形態に係る半導体装置の製造方法の説明図である。まず、通常の半導体チップを製造する場合と同様に、シリコンからなる半導体ウエハを用意し、図１（ａ）に示したように、半導体ウエハ１０を熱酸化して半導体ウエハ１０の表面に二酸化シリコン（ＳｉＯ2 ）からなるシリコン酸化膜１２を形成する。その後、半導体ウエハ１０（シリコン酸化膜１２）の所定位置、例えば図１（ｂ）に示したように、半導体ウエハ１０の各チップ形成領域１４の左下隅に、回路パターンを転写するためのパター形成用アライメントマーク１６を従来と同様にエッチングなどによって形成する。
【００１４】
次に、同図（ｃ）に示したように、任意のアライメントマーク１６を基準にして半導体ウエハ１０の所定位置に複数の積層用貫通孔１８を形成する。この実施形態の場合、積層用貫通孔１８は、各チップ形成領域１４の対角線上、すなわち対向する２隅のそれぞれに１つずつ形成してある。また、貫通孔１８は、エッチングによって形成してもよいし、レーザ光によって穿設してもよい。
【００１５】
その後、従来と同様にして半導体チップ１０に回路を構成するトランジスタや抵抗などの素子と、各素子を接続する配線（いずれも図示せず）とを形成するとともに、同図（ｄ）に示したように、外部接続用の電極部２０を形成する。さらに、電極部２０を覆って半導体ウエハ１０の上部全体に、リンガラス（ＰＳＧ）などの絶縁材からなるパッシベーション膜２２を設ける。
【００１６】
その後、半導体ウエハ１０を各チップ形成領域１４ごとに切断して複数の半導体チップに分割する。そして、図２（ａ）に示したように、分割した各半導体チップ２４の電極部２０上のパッシベーション膜２２をエッチングにより除去し、電極部２０を露出させる。さらに、図２（ｂ）に示したように、半導体チップ２４の貫通穴１８を合せ、所望数の半導体チップ２４（実施形態の場合、３つの半導体チップ２４ａ〜２４ｃ）を積層し、図示しない接着剤などによって相互に接合して積層ユニット２６にする。このように、実施形態においては、貫通孔１８を合せて半導体チップ２４を積層するようにしているため、積層する各半導体チップ２４の位置決めを容易に行えるとともに、積層精度を高めることができる。なお、積層の際には、貫通孔１８の下方に図示しない光源を配置して積層すれば、貫通孔１８の位置合せた容易となる。
【００１７】
この実施形態の場合、積層した各半導体チップ２４は、図２（ｃ）に示したように、電極部２０が対応するように積層される。そして、積層ユニット２６の各半導体チップ２４は、積層された状態でレーザ光などにより、電極部２０とシリコンからなる基板部２８とを貫通した接続孔３０があけられる。その後、積層ユニット２６を酸化雰囲気中において熱酸化処理、または濃硝酸中に浸漬して酸化処理を施し、同図（ｄ）に示したように、各半導体チップ２４の接続孔３０の壁面を形成している基板部２８に酸化シリコンからなる絶縁膜３２が形成する。さらに、積層ユニット２６は、アルカリ水溶液などによって電極部２０に形成された酸化膜の除去が行われたのち、接続孔３０に導電性接着剤３４が注入され、各半導体チップ２４の電極部２０が電気的に相互に接続される。このように各半導体チップ２４を電気的に接続した積層ユニット２６は、図示しないパッケージ基板に実装され、樹脂封止されて半導体装置であるスタックドＭＣＰにされる。
【００１８】
なお、前記実施形態においては、半導体ウエハ１０を複数の半導体チップ２４に分割したのち、半導体チップ２４を積層する場合について説明したが、半導体ウエハ１０の状態で電極部２０のパッシベーション膜２２を除去し、半導体ウエハ１０の状態で積層したのち、半導体ウエハ１０の積層体を半導体チップの大きさに分割してもよい。この場合、積層用貫通孔１８は、各チップ形成領域１４ごとに設ける必要がなく、半導体ウエハ１０の全体で２ないし３つ設ければよい。そして、接続孔３０は、積層した状態の半導体ウエハ１０に形成してもよいし、半導体チップの大きさに切断してから形成してもよい。また、半導体チップ２４に電極部２０の電気的接続は、接続孔３０内に無電解メッキなどによって銅などの導電性金属を設けて行ってもよい。さらに、前記実施形態においては、貫通孔１８をチップ形成領域１４の対角線上に設けた場合について説明したが、対角線上である必要もないし、貫通孔１８は３つ以上であってもよい。
【００１９】
図３は、第２実施形態の説明図である。半導体ウエハ１０は、前記の実施形態と同様に、シリコン酸化膜が形成されたのち、図３（ａ）に示したように、チップ形成領域１４にパターン形成用アライメントマーク１６が形成される。さらに、アライメントマーク１６を基準にして各チップ形成領域１４のそれぞれの所定位置に複数の積層用貫通孔４０が形成される。この貫通孔４０は、半導体ウエハ１０から分割した半導体チップの外部接続用電極部の位置に相当している。
【００２０】
貫通孔４０を形成した半導体ウエハ１０は、その後、通常の半導体チップを形成する工程と同様にしてトランジスタやコンデンサ、抵抗などの素子と配線パターンとが形成される。そして、半導体ウエハ１０の貫通孔４０の壁面を構成している部分は、素子分離領域（図示せず）を形成する際の熱酸化処理によって酸化され、図３（ｂ）に示したように酸化シリコンからなる絶縁膜３２となる。
【００２１】
素子と配線が形成された半導体チップ１０は、配線パターンの上に図示しない絶縁層が形成され、さらにその上に電極部を形成するためのアルミニウムなどからなる金属膜４２が堆積される。その後、金属膜４２の上にフォトレジストを塗布してパターニングし、図３（ｃ）に示したように、電極部を形成する位置にフォトレジストを残存させたレジスト膜４４を形成する。なお、レジスト膜４４は、粘度の高いフォトレジストを塗布することにより、貫通孔４０を塞いだ状態で形成される。
【００２２】
次に、レジスト膜４４をマスクにして金属膜４２のエッチングを行い、同図（ｄ）に示したように、孔のあいた電極部２０を形成し、レジスト膜４４を除去する。電極部２０を形成している金属膜は、図に示したように一部が貫通孔４０の壁面を覆っている。そこで、電極部２０を形成してレジスト膜４４を除去したのち、レーザ光によって図３（ｅ）に示したように、貫通孔４内の金属膜を除去する。その後、前記実施形態と同様に、半導体ウエハ１０の上部にパッシベーション膜２２を形成し、さらにこれをエッチングして電極部２０を露出させる。
【００２３】
次に、電極部２０を露出させた半導体ウエハ１０を、図４に示したように電極部２０を貫通している貫通孔４０を合せて所望数積層する。その後、積層用貫通孔４０内に導電性接着剤３４を注入して硬化させ、各半導体ウエハ１０（１０ａ〜１０ｃ）の電極部２０を電気的に接続するとともに、積層した半導体ウエハ１０を相互に接合する。その後、半導体ウエハ１０を積層した状態において半導体チップの大きさに分割し、パッケージングする。
【００２４】
このように第２の実施形態においては、半導体ウエハ１０の電極部２０を形成する位置に積層用貫通孔４０を形成しているため、半導体チップの積層精度を向上できるとともに、半導体ウエハ１０に素子を設ける工程において貫通孔４０の壁面に絶縁膜３２を形成することができ、工程の簡素化を図ることができる。
【００２５】
なお、第２実施形態においては、貫通孔４０を設けたのちに素子や電極部２０を形成する場合について説明したが、貫通孔４０を形成する前に素子や配線、電極部２０、パッシベーション膜２２を形成し、電極部２０上のパッシベーション膜２２を除去したのちに貫通孔４０をレーザ光などによって設け、半導体ウエハ１０を積層するようにしてもよい。
【００２６】
図５は、第３実施形態の説明図である。この第３実施形態においては、積層用貫通孔５０が、例えばグランド配線などの半導体ウエハ１０の能動面（表面）５２と非能動面（背面）５４との電気的接続（導通）を図る位置に形成してある。この貫通孔５０は、前記の実施形態と同様に、パターン形成用アライメントマークを形成したのち、アライメントマークを基準にしてチップ形成領域の所定位置に形成される。その後、前記と同様にして半導体ウエハ１０に素子と配線とを形成したのち、能動面５２の貫通孔５０を設けた位置に例えばグランド用の共通電極部５６を形成し、非能動面５４に共通電極部５６に対応させて接続電極部５８を形成する。この接続電極部５８は、非能動面５４に設けた図示しない例えばグランド用の配線とともに形成される。そして、非能動面５４には、配線と接続電極部５８とを覆って絶縁膜６０が形成される。この絶縁膜６０は、接続電極部５８の部分が除去される。複数の半導体ウエハ１０は、貫通孔５０を合せて積層されるとともに、貫通孔５０の内部に導電性接着剤３４が注入され、各半導体ウエハ１０の共通電極部５６と接続電極部５８とが電気的に接続され、また各半導体ウエハ１０間の共通電極部５６、接続電極部５８が導電性接着剤３４を介して相互に電気的に接続されている。したがって、半導体ウエハ１０の能動面５２と非能動面５４との導通をワイヤなどを用いずに容易、確実にとることができる。
【００２７】
【発明の効果】
以上に説明したように、本発明によれば、半導体ウエハに設けたパターン形成用アライメントマークを基準にして半導体ウエハの所定位置、すなわち各半導体チップを形成する領域の複数の所定位置に積層用貫通孔を形成し、半導体ウエハに回路を形成して半導体チップに分割したのち、この半導体チップを積層するときに、前記の貫通孔を合せて積層を行えば、半導体チップを精度良く積層することができ、積層した半導体チップを半導体チップに設けられて電極部を介して相互に電気的に接続する場合であっても、電極部の位置ずれを防止でき、接続不良などが生ずるおそれがない。
【００２８】
また、本発明は、半導体ウエハに設けた積層用貫通孔を合せて複数の半導体ウエハを積層し、積層した状態で半導体ウエハを半導体チップの大きさに分割することにより、半導体ウエハに設ける貫通孔の数を少なくすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に係る半導体装置の製造方法を説明する工程の一部を示す図である。
【図２】第１実施形態の図１に続く工程の説明図である。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を説明する工程の一部を示す図である。
【図４】第２実施形態の図３に続く工程の説明図である。
【図５】本発明の第３実施形態の説明図である。
【符号の説明】
１０ 半導体ウエハ
１４ チップ形成領域
１６ パターン形成用アライメントマーク
１８、４０、５０ 積層用貫通孔
２０ 電極部
２４ａ〜２４ｃ 半導体チップ
２６ 積層ユニット
３２ 絶縁膜
３４ 導電性接着剤
５２ 能動面
５４ 非能動面
５６ 共通電極部
５８ 接続電極部
Claims (2)
- 半導体ウエハにパターン形成用アライメントマークを設ける工程と、
前記アライメントマークを基準にして前記半導体ウエハの各チップ形成領域の複数の所定位置に積層用貫通孔を形成する工程と、
前記貫通孔を形成した前記半導体ウエハに回路を形成する工程と、
回路を形成した前記半導体ウエハを複数の半導体チップに分割する工程と、
分割された複数の前記半導体チップを、それぞれに設けられた前記積層用貫通孔を合せて積層する工程と、
を有し、
前記積層用貫通孔は、前記半導体ウエハの能動面側と非能動面側とを電気的に接続する位置に形成し、
前記半導体チップを積層する工程を行う際に、前記積層用貫通孔の下方に光源を配置し、光を照射することを特徴とする半導体装置の製造方法。 - 半導体ウエハにパターン形成用アライメントマークを設ける工程と、
前記アライメントマークを基準にして前記半導体ウエハの各チップ形成領域の複数の所定位置に積層用貫通孔を形成する工程と、
前記貫通孔を形成した前記半導体ウエハに回路を形成する工程と、
回路を形成した前記半導体ウエハを複数の半導体チップに分割する工程と、
分割された複数の前記半導体チップを、それぞれに設けられた前記積層用貫通孔を合せて積層する工程と、
を有し、
前記積層用貫通孔は、前記回路の電極部を設ける位置に形成し、
前記半導体チップを積層する工程を行う際に、前記積層用貫通孔の下方に光源を配置し、光を照射することを特徴とする半導体装置の製造方法。
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