JP3972813B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、半導体装置、回路基板及び電子機器に関するものである。
【０００２】
【従来の技術】
現在、主として携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）などの携帯性を有する電子機器は、小型化及び軽量化のために、内部に設けられている半導体チップなどの各種の電子部品の小型化が図られており、さらにその電子部品を実装するスペースも極めて制限されている。このため、例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Chip Scale Package）といわれる超小型のパッケージングが案出されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度でよいため、高密度実装を図ることができる。
【０００３】
また、上記電子機器は、今後益々小型化及び多機能化が求められることが予想されており、半導体チップの実装密度をさらに高める必要がある。かかる背景の下、三次元的に半導体チップを積層する技術が案出されてきた。この三次元チップ積層技術は、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することで、半導体チップの高密度実装を図る技術である（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００２−１７０９１９号公報
【０００５】
【発明が解決しようとする課題】
ところで、上記の三次元実装技術においては、各半導体チップ間を配線接続する技術が極めて重要になる。なぜならば、複数の半導体チップからなる半導体装置が所期の機能を発揮するには設計通り配線がなされていることが必要条件であることはもちろんのこと、半導体チップ間の接続を強固にして半導体装置の堅牢性・信頼性を確保する必要があるからである。
【０００６】
三次元チップ積層技術に用いられる半導体チップは、例えばその表面と裏面とに形成された電極と、半導体チップの表面と裏面とを貫通する四角柱又は円柱形状の貫通穴とを有し、この貫通穴に導電部材を充填し、この導電部材を介して表面と裏面の電極同士を電気的に接続した電極構造を有する。そして、このような電極構造を有する半導体チップを積層すると、ある半導体チップの裏面に形成された電極が他の半導体チップの表面に形成された電極と接続され、これにより各半導体チップ間で配線接続される。
【０００７】
しかしながら、上記の三次元チップ積層技術における各半導体チップ間を配線接続する技術には、次に述べるような問題点がある。第１に、各半導体チップを積層したときに、各半導体チップの電極同士の位置を正確に合わせることが困難であり、歩留まりの低下及び製造コストの上昇を招いていたという問題点があった。第２に、上記の配線接続する技術では導電部材と電極とをハンダ（蝋剤）を介して接続するが、そのハンダが導電部材と電極の間からはみ出し、端子間などを短絡するという不具合の原因となっていた。第３に、電極同士の位置合わせが困難であり、また、表面と裏面の端子間を接続する導電部材とその端子と接合構造が分離し易い構造であったので、かかる導電部材と端子との接続信頼性が低いという問題点があった。
【０００８】
本発明は、上記事情に鑑みてなされたもので、半導体チップの積層時において位置合わせを容易にすることができ、端子間での短絡を回避することができ、各半導体チップの電極間における接続信頼性を向上させることができる半導体装置の製造方法、半導体装置、回路基板及び電子機器の提供を目的とする。
【０００９】
【課題を解決するための手段】
上記した目的を達成するために本発明の半導体装置の製造方法は、第１半導体チップに開口穴を設け、該開口穴に導電部材を充填して第１端子を設ける工程を有し、前記第１端子の上面は凹形状部を有し、前記第１端子の底端部は、前記第１半導体チップから突出し該第１半導体チップを積層したときに前記凹形状部に入る凸形状を有し、前記導電部材の充填は、前記開口穴についてメッキ処理を施すことで行い、前記凹形状の形成は、前記メッキ処理の処理時間又は処理強度を制御することで行うことを特徴とする。
本発明によれば、複数の第１半導体チップ同士を積層したときに、半導体チップ間の配線接続をする部材の一つとして、開口穴に設けた導電部材からなる第１端子を用いることができる。そして、例えば、一方の第１半導体チップにおける第１端子の上面の凹形状部に、他方の第１半導体チップ端子における第１端子の凸部が入るように、その半導体チップ同士を重ね合わせることで、半導体チップ同士を配線接続して三次元実装をすることができる。したがって、本発明によれば、複数の半導体チップ同士を積層して半導体チップ間で配線接続するときにおける位置合わせ精度条件を緩和することができるとともに、その配線接続の信頼性を向上させることができる。
【００１０】
また、本発明の半導体装置の製造方法は、前記導電部材の充填を、前記開口穴についてメッキ処理を施すことで行うことが好ましい。
本発明によれば、開口穴についてメッキ処理を施すと、その開口穴の底面部及び内周部からすり鉢状に導電部材（第１端子）が形成されていくので、半導体チップ間の接続端子となる導電部材の凹形状を容易に形成することができ、またボイドが形成されることもなく、製造コストの低減化及び製造時間の短縮化を実現することができる。
【００１１】
また、本発明の半導体装置の製造方法は、前記導電部材の充填を、前記開口穴についてメッキ処理を施すことで行い、前記凹形状の形成は、前記メッキ処理の処理時間又は処理強度を制御することで行うことが好ましい。
本発明によれば、開口穴についてメッキ処理を施しながら、その開口穴にすり鉢状に導電部材を成長させていき、そのメッキ処理の処理時間又は処理強度（電流密度など）を制御することで、第１端子をなす導電部材の凹形状の深さ及び体積など容易に制御することができ、さらなる製造コストの低減化及び製造時間の短縮化を実現することができる。
【００１２】
また、本発明の半導体装置の製造方法は、前記メッキ処理を、印加する電流の電流密度を低電流密度から段階的に上昇させて行なうことが好ましい。
本発明によれば、電流密度を低電流密度からスタートし段階的に電流密度を上昇させることにより、開口穴に充填された導電部材の形状をコントロールし易くするとともに、開口穴に充填された導電部材がボイドを含まないように形成することができる。
【００１３】
また、本発明の半導体装置の製造方法は、前記メッキ処理を、印加する電流の電流密度を、０．２〜０．５Ａ／ｄｍ２、０．５〜１Ａ／ｄｍ２、１〜２Ａ／ｄｍ２、２〜３Ａ／ｄｍ２の四段階で上昇させて行なうことが好ましい。
本発明によれば、印加する電流の電流密度を、０．２〜０．５Ａ／ｄｍ２、０．５〜１Ａ／ｄｍ２、１〜２Ａ／ｄｍ２、２〜３Ａ／ｄｍ２の四段階で上昇させて行なうことにより、面内の埋め込み均一性を向上させることができる。
【００１４】
また、本発明の半導体装置の製造方法は、第１半導体チップに開口穴を設け、該開口穴に導電部材を充填して第１端子を設ける工程を有し、前記第１端子の上面は凹形状部を有し、前記第１端子の底端部は、前記第１半導体チップから突出し該第１半導体チップを積層したときに前記凹形状部に入る凸形状を有し、前記導電部材の充填は、前記開口穴についてメッキ処理を施すことで行い、前記メッキ処理を、メッキ処理中にメッキ液中に添加剤を一定量ずつ添加して行うことを特徴とする。
本発明によれば、添加剤が一度に添加されるのではなく、一定量ずつ添加されていくことにより、メッキによる成膜速度が開口穴の底部で大きくなりやすいため、開口部の内部でメッキにより成膜される金属がすり鉢形状を保ちながら成長することができる。
【００１５】
また、本発明の半導体装置の製造方法は、前記第１半導体チップの一方面を削ることで、前記第１端子の底端部を該削られた面側に露出し、前記第１半導体チップと同じ構造の第２端子を有してなる第２半導体チップを設け、該第２半導体チップにおける第２端子の上面の凹形状部位に前記第１半導体チップの底端部が接触するように、該第２半導体チップと前記第１半導体チップとを重ね合わせることが好ましい。
本発明によれば、第１半導体チップを貫通した第１端子の底端部が第２半導体チップを貫通した第２端子の上面の凹形状部位に接触するように、第２半導体チップと第１半導体チップとが重ね合わせられるので、半導体チップの積層時における配線接続のための位置合わせを容易に行うことができるとともに、その配線接続の信頼性を向上させることができる。
また、本発明によれば、配線接続のための位置合わせが容易になるので、端子の配置及び配線における狭ピッチ化を向上させることができる。
【００１６】
また、本発明の半導体装置の製造方法は、前記第１端子及び前記第２端子の少なくとも一方が、断面がＴ字形状であって該Ｔ字形状の上面の略中央に前記凹形状をなす凹みが設けられていることが好ましい。
本発明によれば、第１端子又は第２端子の断面をＴ字形状とすることで、第１端子又は第２端子上面の凹形状の底面面積をその端子の底端部の面積よりも容易に大きくすることができるので、さらに、半導体チップ間で配線接続するときにおける位置合わせ精度条件を緩和することができるとともに、その配線接続の信頼性を向上させることができる。
【００１７】
また、本発明の半導体装置の製造方法は、前記第１端子及び前記第２端子の少なくとも一方は、端子上面及び端子の底端部の軸方向に垂直な面における断面形状が円形であることが好ましい。
本発明によれば、端子の軸方向に垂直な面における断面形状が円形であるので、凹形状部位の表面形状をコントロールし易くすることができる。
【００１８】
また、本発明の半導体装置の製造方法は、前記第１端子及び前記第２端子の少なくとも一方は、端子上面の直径が、端子の底端部の直径の２倍以上５倍以下であることが好ましい。
本発明によれば、端子上面の直径が、端子の底端部の直径の２倍以上５倍以下であるので、凹形状部位の表面形状をコントロールし易くすることができる。
【００１９】
また、本発明の半導体装置の製造方法は、前記開口穴が、前記第１半導体チップ及び前記第２半導体チップの少なくとも一方に設けられた導電性パッドを貫通するように、設けられていることが好ましい。
本発明によれば、半導体チップにおいて配線などに用いられるアルミニウムなどからなる導電性パッドを、第１端子又は第２端子が貫通して、その導電性パッドと第１端子又は第２端子とが接続されるので、複数の半導体チップ間の配線接続を容易に実行することができる。
【００２０】
また、本発明の半導体装置の製造方法は、前記開口穴における底端部の形状を凸形状に形成し、前記第１端子及び前記第２端子の少なくとも一方の底端部の形状を凸形状に形成することが好ましい。
本発明によれば、第１半導体チップの第１端子の底端部を第２半導体チップの第２端子の凹形状部位に挿入することがさらに容易となるので、半導体チップの積層時の配線接続における位置合わせ精度条件をさらに緩和することができ、その配線接続の信頼性をさらに向上させることができる。
【００２１】
また、本発明の半導体装置の製造方法は、前記開口穴の底端部の形状を２段の内周を有する凸形状に設け、前記第１端子及び前記第２端子の少なくとも一方の底端部の形状を２段の外周を有する凸形状にすることが好ましい。
本発明によれば、第１端子又は第２端子の底端部の形状を２段階で凸形状に細めるので、第１端子又は第２端子の底端部を第１端子又は第２端子の凹形状部位に挿入することをさらに容易にすることができる。
【００２２】
また、本発明の半導体装置の製造方法は、前記開口穴の底端部の形状を複数段の内周を有する凸形状に設け、前記第１端子及び前記第２端子の少なくとも一方の底端部の形状を複数段の外周を有する凸形状にすることが好ましい。
本発明によれば、第１端子又は第２端子の底端部を第１端子又は第２端子の凹形状部位に挿入することをさらに容易にすることができる。
【００２３】
また、本発明の半導体装置の製造方法は、前記第１端子及び第２端子の少なくとも一方において、上面及び底端部の少なくとも一方に蝋剤を形成した後に、前記第２半導体チップと前記第１半導体チップを蝋材を介して接合することが好ましい。
本発明によれば、第１端子と第２端子とを蝋剤（ハンダ）を介して強固に接続することができるとともに、その端子上面の凹形状部において蝋剤が保持されるので、蝋剤のはみ出しによる端子間の短絡を回避することができ、配線接続についての信頼性をさらに向上させることができる。なお、蝋材の形成方法としては、メッキが好ましいが、メッキに限定されるものではなく印刷や塗布により形成してもよい。
【００２４】
また、本発明の半導体装置の製造方法は、前記第１端子及び第２端子の少なくとも一方の上面における縁以外の領域に蝋剤を形成した後に、前記第２半導体チップと前記第１半導体チップを蝋材を介して接合することが好ましい。
本発明によれば、第１端子又は第２端子の上面の縁には蝋剤を形成していないので、第１端子と第２端子の接続時にその端子上面から蝋剤がはみ出すことを回避することができ、配線接続についての信頼性をさらに向上させることができる。
【００２５】
また、本発明の半導体装置の製造方法は、前記第１端子及び第２端子の少なくとも一方の凹形状部に蝋剤を形成した後に、前記第２半導体チップと前記第１半導体チップとの重ね合わせをすることが好ましい。
本発明によれば、第１端子又は第２端子の上面の凹形状部にのみ蝋剤を形成するので、第１端子と第２端子の接続時にその端子上面から蝋剤がはみ出すことを回避することができ、配線接続についての信頼性をさらに向上させることができる。
【００２６】
また、本発明の半導体装置の製造方法は、前記蝋剤が、Ｓｕ、Ａｕ、Ａｇ、Ｉｎ、ＳｎＡｇ、ＳｎＢｉ、ＳｎＣｕ、ＳｎＰｂ、ＳｎＡｕ、ＳｎＩｎのうちの少なくとも１つを含んでなることが好ましい。
本発明によれば、第１端子と第２端子とを強固に接続することができるとともに、その配線接続についての信頼性をさらに向上させることができる。
【００２７】
また、本発明の半導体装置は、開口穴に導電部材を充填して第１端子が設けられた第１半導体チップを有する半導体装置であって、前記第１端子の上面は凹形状部を有し、前記第１端子の底端部は、前記第１半導体チップから突出し該第１半導体チップを積層したときに前記凹形状部に入る凸形状を有することを特徴とする。
本発明によれば、複数の半導体チップを積層し、各半導体チップ間を配線接続して三次元実装した半導体装置を形成したときに、その積層時における各半導体チップの位置合わせが容易となり、蝋剤のはみ出しによる端子間の短絡不良の発生が少なく、接続信頼性が高く、狭ピッチ化に対応できる半導体装置を提供することができる。
【００２８】
また、本発明の回路基板は、前記半導体装置を実装することを特徴とする。
本発明によれば、実装密度が高く、端子間での短絡の発生率が低く、不具合の発生率が低い回路基板を提供することができる。
【００２９】
また、本発明の電子機器は、前記半導体装置を有することを特徴とする。
本発明によれば、コンパクト化することができ、素子の高密度化により動作速度が速く、不具合の発生率が低い電子機器を提供することができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照して説明する。
図１は本発明の実施形態に係る半導体装置の構成要素となる端子を示す断面図である。図１に示す端子（第１端子、第２端子）は、本発明の実施形態にかかる半導体装置の製造方法において製造されるものである。また、図１においては（ａ）〜（ｅ）まで５種類の端子を示している。かかる端子の製造方法の概要について、次に説明する。
【００３１】
先ず、半導体チップ（第１半導体チップ、第２半導体チップ）１に開口穴を設け、その開口穴に導電部材を充填していって断面がＴ字形状の端子としたものである。次いで、半導体チップ１の底面を削っていき、かかる端子の底端部を露出させることで、図１（ａ）〜（ｅ）に示すような半導体チップ１を貫通する端子を形成する。
【００３２】
そして、各端子は、半導体チップ１の上面側に出ている部分であるポスト１１，１２，１３，１４，１５と、半導体チップ１に挿入されている部分及び半導体チップ１の下面側に出ている部分からなるプラグ２１，２２，２３，２４，２５とで構成されている。
【００３３】
また、図１（ａ）〜（ｅ）に示すような端子を備えた半導体チップ１を複数製造する。次いで、図２に示すように、各半導体チップ１を重ね合わせる。図２は、図１（ａ），（ｃ），（ｄ）に示す端子を備えた半導体チップ１同士を重ね合わせた状態を示す断面図である。各端子は、複数の半導体チップ１にそれぞれ設けられる。そして、各半導体チップ１同士を積層したときに、一方の半導体チップ１（第１半導体チップ）に設けられた端子のプラグ２１，２２，２３，２４，２５の底端部と他方の半導体チップ１（第２半導体チップ）に設けられた端子のポスト１１，１２，１３，１４，１５の上面とが接触するように、各端子は配置されている。
【００３４】
したがって、図１（ａ）〜（ｅ）及び図２（ａ）〜（ｃ）に示すように、断面がＴ字形状の端子を用いることにより、複数の半導体チップ１を積層して配線接続するときの位置合わせの許容度を大きくすることができる。
【００３５】
また、図１（ｂ）から（ｅ）に示す端子は、ポスト１２，１３，１４，１５の上面における略中央部位に凹形状部３１，３２，３３，３４が設けられている。
これにより、半導体チップ１同士を積層したときに、一方の半導体チップ１（第１半導体チップ）に設けられた端子のプラグ２２，２３，２４，２５の底端部が、他方の半導体チップ１（第２半導体チップ）に設けられた端子のポスト１２，１３，１４，１５上面の凹形状部３１，３２，３３，３４に入り易くなるとともに、その端子同士の接合状態が強固となり、接続信頼性を向上させることができる。
【００３６】
また、図１（ｃ）〜（ｅ）に示す端子は、プラグ２３，２４，２５の底端部が凸形状に尖るように形成されている。図１（ｃ）、（ｅ）に示す端子のプラグ２３，２５は、ポスト側から底端側にいくにつれて徐々に細くなる形状となっている。図１（ｄ）に示す端子のプラグ２４は、その太さが２段階で細くなる形状となっている。なお、プラグ２４の太さを３段階以上の複数段で細くする形状としてもよい。また、図１（ｄ）においては、最も細い部分のみが底端側から露出しているが、最も細い部分のみならず、これより太い部分が露出していてもよい。
【００３７】
これらのように、プラグ２３，２４，２５の底端部を凸形状に尖らせることにより、一方の半導体チップ１に設けられた端子のプラグ２３，２４，２５を、他方の半導体チップ１に設けられた端子のポスト１３，１４，１５の凹形状部３２，３３，３４に、さらに容易に挿入することができる。また、一方の端子におけるポスト１３，１４，１５の凹形状部３２，３３，３４の略中央に、他方の端子におけるプラグ２３，２４，２５が位置するようになるので、積層時の位置合わせ精度を自動的に高めることができる。
なお、図１（ｂ）に示す端子は、プラグ２２の底端部が凸形状に尖っていないので、その凹形状部３１が他の端子の凹形状部３２，３３，３４と比べて大きくしている。
【００３８】
また、図２に示すように各半導体チップ１同士を重ね合わせる前の工程で、ポスト１１，１２，１３，１４，１５の上面にハンダ（蝋剤）を形成しておくことが好ましい。図３は、図１（ｅ）に示す端子のポスト１５の上面にハンダ４０を形成してその端子同士を接合した状態を示す断面図である。図１（ｅ）及び図３に示す端子のポスト１５における上面の縁は上方に向いた突起３５が設けられている。すなわちポスト１５の上面は、２段階の深さをもつ凹形状となっている。そして、最深部の凹形状部３４に他の端子のプラグ２５の底端部が挿入される。
【００３９】
このような構成とすることで、端子同士を接合したときになどにおいて、ポスト１５の上面からハンダが溢れ出ることを抑制することができる。したがって、端子間の間隔を狭くしてもその端子間における短絡を回避することができる。
なお、ポスト１５の上面にハンダ４０を塗布する代わりに、プラグ２５の底端部にハンダを形成しておいてもよい。また、ポスト１５の上面にハンダ４０を形成するとともに、プラグ２５の底端部にもハンダを形成することとしてもよい。
【００４０】
図１（ａ）に示すようなポスト１１の上面が平坦な端子の場合は、そのポスト１１の上面における縁以外の領域にハンダを形成することにより、その端子同士を接合したときになどにおいて、ポスト１１の上面からハンダが溢れ出ることを抑制することができる。
また、図１（ｂ）〜（ｅ）に示す端子の場合、ポスト１２，１３，１４，１５の凹形状部３１，３２，３３，３４にのみハンダを形成することにより、その端子同士を接合したときなどにおいて、ポスト１２，１３，１４，１５の上面からハンダが溢れ出ることを抑制することができる。
【００４１】
端子同士を接続するハンダとしては、Ｓｕ（錫）、Ａｕ（金）、Ａｇ（銀）、Ｉｎ（インジウム）ＳｎＡｇ（錫−銀の合金）、ＳｎＢｉ（錫−ビスマスの合金）、ＳｎＣｕ（錫−銅の合金）、ＳｎＰｂ（錫−鉛の合金）、ＳｎＡｕ（錫−金の合金）、ＳｎＩｎ（錫−インジウムの合金）のうちの少なくとも１つを含んでなるものが好ましい。これにより、各半導体チップ１に設けた端子同士を強固に接続することができるとともに、配線などを高密度化しながらその配線接続についての信頼性をさらに向上させることができる。
【００４２】
次に、上記の端子を備えた半導体装置の製造方法について、さらに詳細に説明する。図４は、半導体チップ１に設けた開口穴を示す断面図である。図５は、図４に示す開口穴を設けるために半導体チップ１の上面に形成するマスクを示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【００４３】
先ず、図４に示すように、半導体チップ１の一方面に開口穴を設ける。なお、図４に示す開口穴は図１（ｄ）に示す端子を形成するための開口穴であるが、図１（ａ），（ｂ），（ｃ），（ｅ）に示す端子を形成するための開口穴も以下に述べる方法で形成することができる。開口穴は、例えば四角柱形状とする。なお、円柱形状の開口穴を設けてもよい。
【００４４】
そして、開口穴の開口断面の幅は、例えば１０μｍ〜５０μｍとする。一例として、図４に示す開口穴は、底面付近の狭い部位の開口断面の幅を１０μｍ、表面付近の広い部位の開口断面の幅を３０μｍとする。さらに、例えば開口穴の深さを約８０μｍとする。また、例えば図４における底面付近の狭い部位の長さｄｋを２０μｍ、表面付近の広い部位の長さｄｉを６０μｍとする。
【００４５】
上記のような開口穴を設けるために、図５に示すマスク５０を半導体チップ１の上面に形成してエッチング処理を行う。ここで、半導体チップ１は例えばシリコンチップとする。そして、開口穴を開ける部位は、例えば半導体チップ１の表面に設けられたアルミパッドなどの略中央が好ましい。このアルミパッドと上記端子とが導通接続して半導体装置における配線部材の一部をなす。
【００４６】
なお、開口穴を設ける処理をするときの半導体チップ１の状態は、多数の半導体素子、アルミパッド及び配線などが形成されていてもよく、半導体素子、アルミパッド又は配線などが形成される前の状態であってもよい。また、半導体チップ１は、チップ形状となる前のシリコンウェハ状態であってもよい。
【００４７】
マスク５０の形状は、図５に示すように、内周が２段となっている四角い中空を持つリング形状をしている。そして、マスク５０は、マスク５０中央の貫通穴部Ａと、貫通穴部Ａの外周に設けられた彫り込み部Ｂと、彫り込み部Ｂの外周に設けられ外周部Ｃとで構成されている。貫通穴部Ａの断面幅ｄａを約１０μｍ、彫り込み部Ｂの断面幅ｄｂを約３０μｍとする。そして、貫通穴部Ａの高さｄｌを約０．５μｍ、外周部Ｃにおけるマスク５０の膜厚ｄｈを約２μｍとする。なお、貫通穴部Ａと彫り込み部Ｂは断面形状を図５（ｂ）としながら平面形状を円形とするものであってもよい。
【００４８】
上記形状のマスク５０の製造方法としては、例えば、先ず半導体チップ１の上面にＳｉＯ２を２μｍの厚さに設ける。次いで、かかるＳｉＯ２の薄膜についてエッチングして図５に示す貫通穴部Ａ及び彫り込み部Ｂを順次設ける。ここで順序は彫り込み部Ｂをハーフエッチングで形成した後、貫通穴部Ａを形成してもよく、方法は問わない。なお、ＳｉＯ２の代わりにレジストを形成してもよい。そして、エッチングとしては、ウエットエッチング又はドライエッチングを適用する。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）を適用してもよい。
【００４９】
上記のようにして図５に示すマスク５０を半導体チップ１上に設けた後、その半導体チップ１をなすシリコンについてドライエッチングする。このドライエッチングでも反応性イオンエッチング（ＲＩＥ）を適用してもよい。また、ドライエッチングの代わりにウエットエッチングを適用してもよい。このエッチング処理においては、半導体チップ１をなすシリコンがエッチングされるが、マスク５０をなすＳｉＯ２も比較的（シリコンに比べて）わずかずつエッチングされる。
【００５０】
そして、マスク５０の貫通穴部Ａの下に位置する半導体チップ１のシリコンが数十μｍエッチングされている間に、マスク５０の彫り込み部ＢのＳｉＯ２もエッチングされて除去される。
例えば、エッチングにおいて、シリコンとＳｉＯ２の選択比が４５、シリコンのエッチングレートが３０［μｍ／ｍｉｎ］とする。また、彫り込み部Ｂにおけるマスクの厚さを０．４４μｍとする。すると、エッチング開始から約４０ｓｅｃ後に、貫通穴部Ａの下のシリコンが２０μｍ掘られ、彫り込み部ＢのＳｉＯ２が無くなる。
その後もエッチング処理を続け、彫り込み部Ｂがあった所の下部のシリコンもエッチングされる。そして、かかる彫り込み部Ｂがあった所の下部のシリコンがエッチングされ始めてから約２分後に、その彫り込み部Ｂがあった所の下部のシリコンが６０μｍ掘られ、図４に示す開口穴が完成する。
【００５１】
また、マスク５０の膜厚ｄｈ及び彫り込み部Ｂの深さ（又は貫通穴部Ａの高さｄｉ）を制御することで、開口穴における底面付近の狭い部位の長さｄｋ及び表面付近の広い部位の長さｄｉを制御することができる。ここで、開口穴における底面付近の狭い部位の長さｄｋは、表面付近の広い部位の長さｄｉよりも短いことが好ましい。
【００５２】
また、マスク５０の断面形状を順テーパー形状（リングの内周面が斜面になっている形状）とすることで、図１（ｃ），（ｅ）に示す端子が設けられる開口穴を半導体チップ１に設けることができる。また、図１（ｃ），（ｅ）に示す端子を設けるための開口穴、すなわち、穴の底部に行くほどその穴が狭くなる開口穴の形成方法としては、マスクは垂直面の内周をもつリング形状として、そのマスクの内周部に供給するドライエッチングのガスの流れを制御する方法を用いてもよい。
【００５３】
上記のようにして図４に示すような開口穴を形成した後、図４に示すような開口穴の内部及び上記電極パッド上に下地膜（図示せず）を形成する。この下地膜は、開口穴の内部及び上記電極パッド上にメッキ処理を施すことで、図１に示す端子を形成するためのものである。そして、下地膜は、例えば、バリア層及びシード層からなり、先ずバリア層を形成した後で、バリア層上にシード層を形成することで成膜する。バリア層は、例えばＴｉＷまたはＴｉＮから形成され、シード層はＣｕから形成される。これらは、例えばスパッタリング法、ＩＭＰ（イオンメタルプラズマ）法、真空蒸着、イオンプレーティングなどのＰＶＤ（Physical Vapor Deposition）法、ＣＶＤ法、または無電解メッキ法などを用いて形成する。なお、バリア層及びシード層は、一旦ウェハ全面に形成し、製造工程の最後に不要部をエッチングで除去する。また、下地膜を構成するバリア層の膜厚は、例えば１００ｎｍ程度であり、シード層の膜厚は、例えば数百ｎｍから１０００ｎｍ程度である。
【００５４】
このようにして開口穴の内面及び電極パッド上に下地膜を形成した後に、その開口穴の内面及び電極パッドにメッキ処理を施すことで、図１に示す端子を形成する。このメッキ処理の具体例について次に説明する。先ず、端子を形成する領域を露出させ、その領域以外に例えばレジストが形成されるように、半導体チップ１上でパターニングをする。レジスト材料としては、液体レジストでもドライフィルムでもよい。次いで、例えば電気化学プレーティング（ＥＣＰ）法を用いて、開口穴の底面及び内面並びに電極パッド上の銅を徐々に付着させていく。
【００５５】
このメッキ処理方法として、例えば市販のダマシン用硫酸銅メッキ液添加剤やＰＷＢ用ビアフィリングメッキ液添加剤など、ボトムアップフィリングを起こす添加剤を選択し、メッキ中に、一定間隔（例えば１０分間隔）で一定量ずつ添加剤を添加するのが望ましい。さらに、その際、電流密度は極めて低い電流密度からスタートし、段階的に徐々に電流密度を上げていくステップメッキを用いることが望ましい。例えば、０．２Ａ／ｄｍ２（以下ＡＳＤという）×２０分、０．５ＡＳＤ×２０分、１．５ＡＳＤ×２０分、３ＡＳＤ×２０分のように電流を印加する。このようなメッキ処理方法を採用することにより、開口穴の内部では、メッキされた銅がすり鉢形状を保ちながら成長していき、その開口部の深さが徐々に浅くなっていく。そして、メッキされた銅がなすすり鉢形状の凹部の深さが図１などに示す凹形状部３１，３２，３３，３４の深さと同じになった時点で、そのメッキ処理を終了する。これにより、図１（ｂ）から（ｅ）に示す端子、すなわちポスト１２，１３，１４，１５の上面における略中央部位に凹形状部３１，３２，３３，３４が設けられている端子が形成される。
したがって、端子の凹形状部の形は、上記メッキ処理の処理時間、又はメッキ処理における電流密度などの処理強度を制御することで、容易に調整することができる。特に、電流の印加スタート時を、低電流密度、例えば１ＡＳＤ以下、望ましくは０．５ＡＳＤ未満とすることにより、面内の埋め込み均一性を向上することができる。
【００５６】
なお、前述のように、平面形状が円形の貫通穴部Ａと彫り込み部Ｂを持つマスクを用いた場合には、マスクの貫通穴部Ａの形状に追随してエッチングされていくため、半導体チップの開口穴はその内部にわたって円形に近い形状となる。更に、この開口穴に対してメッキ処理を施すと、開口穴内に軸方向に垂直な面における断面形状が円形の端子が形成され、ポストの上面における略中央部位が円柱形状となり表面形状がコントロールしやすくなる。
【００５７】
また、ポスト上面の直径が、プラグの直径の２倍以上５倍以下であるとポストの表面形状がコントロールしやすくなる。
【００５８】
ただし、上記メッキ処理を終了した段階では、端子の底端部が半導体チップ１の中に埋没したままの状態である。そこで、次に上記メッキ処理によって形成した端子の底端部が、図１に示すように半導体チップ１の底面側から突出するように、半導体チップ１（ウェハ）の底面側を研磨する。この研磨は、例えば図４の仮想平面Ｆのところまで行う。この際、端子の底端部側の端子の頭が出るところまでバックサイドグラインドを行ない、その後ドライエッチング（ＲＩＥなど）あるいはウェットエッチングにより、端子をエッチングせずに周りのＳｉのみをエッチングすることで端子を露出させることができる。
【００５９】
これらにより、図１（ｂ）から（ｅ）に示す端子が半導体チップ１において完成する。そして、このような端子が形成された半導体チップ１を複数製造し、その半導体チップ１同士を図２に示すように積層することで、高密度実装が可能な三次元実装型（スタックド型）の半導体装置が製造される。
【００６０】
本実施形態の半導体装置の製造方法を用いて三次元実装した半導体装置を製造することにより、半導体チップ１の積層時における各半導体チップ１の位置合わせが容易にとなり、ハンダのはみ出しによる端子間の短絡不良の発生が少なく、接続信頼性が高く、狭ピッチ化への対応が容易となる半導体装置を提供することができる。
また、上記半導体装置を実装した回路基板を製造することで、実装密度が高く端子間での短絡の発生率が低く、不具合の発生率が低い回路基板を提供することができる。
【００６１】
次に、図１に示す端子の他の実施形態について図６を参照して説明する。図６は、本発明の実施形態に係る半導体装置の構成要素となる端子を示す斜視図である。図６に示す端子は、図１（ａ），（ｂ），（ｃ），（ｄ），（ｅ）に示す端子に相当するものである。図６に示す端子は、ポストが円柱形状であり、プラグも円柱形状となっており、そのポストの直径がプラグの直径の２倍以上５倍以下となっている。
【００６２】
（電子機器）
上記実施形態の製造方法を用いて製造された半導体装置を備えた電子機器の例について説明する。
図７は、携帯電話の一例を示した斜視図である。図７において、符号１０００は上記の半導体装置を用いた携帯電話本体を示し、符号１００１は上記の半導体装置を用いた表示部を示している。
【００６３】
図８は、腕時計型電子機器の一例を示した斜視図である。図８において、符号１１００は上記の半導体装置を用いた時計本体を示し、符号１１０１は上記の半導体装置を用いた表示部を示している。
【００６４】
図９は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図９において、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は上記の半導体装置を用いた情報処理装置本体、符号１２０６は上記の半導体装置を用いた表示部を示している。
【００６５】
図７から図９に示す電子機器は、上記実施形態の半導体装置を備えているので容易に、コンパクト化することができ、素子の高密度化により従来と同一サイズで動作性能を向上させることができ、不具合の発生率を低減することができる。
【００６６】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であり、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。
【００６７】
【発明の効果】
以上の説明で明らかなように、本発明によれば、半導体チップに開口穴に設けた導電部材の上面を凹形状にするので、半導体チップの積層時において位置合わせを容易にすることができ、端子間での短絡を回避することができ、各半導体チップの電極間における接続信頼性を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る端子を示す断面図である。
【図２】 同上の端子を備えた半導体チップ同士を重ね合わせた状態を示す断面図である。
【図３】 同上の端子の上面にハンダを形成して該端子同士を接合した状態を示す断面図である。
【図４】 半導体チップに設けた開口穴を示す断面図である。
【図５】 同上の開口穴を設けるために用いるマスクを示す図である。
【図６】 本発明の実施形態に係る端子を示す斜視図である。
【図７】 本実施形態の光学素子を備えた電子機器の一例を示す図である。
【図８】 本実施形態の光学素子を備えた電子機器の一例を示す図である。
【図９】 本実施形態の光学素子を備えた電子機器の一例を示す図である。
【符号の説明】
１ 半導体チップ
１１，１２，１３，１４，１５ ポスト
２１，２２，２３，２４，２５ プラグ
３１，３２，３３，３４ 凹形状部
３５ 突起
４０ ハンダ
５０ マスク

Claims (16)

  1. 第１半導体チップに開口穴を設け、該開口穴に導電部材を充填して第１端子を設ける工程を有し、
    前記第１端子の上面は凹形状部を有し、
    前記第１端子の底端部は、前記第１半導体チップから突出し該第１半導体チップを積層したときに前記凹形状部に入る凸形状を有し、
    前記導電部材の充填は、前記開口穴についてメッキ処理を施すことで行い、
    前記凹形状の形成は、前記メッキ処理の処理時間又は処理強度を制御することで行うことを特徴とする半導体装置の製造方法。
  2. 第１半導体チップに開口穴を設け、該開口穴に導電部材を充填して第１端子を設ける工程を有し、
    前記第１端子の上面は凹形状部を有し、
    前記第１端子の底端部は、前記第１半導体チップから突出し該第１半導体チップを積層したときに前記凹形状部に入る凸形状を有し、
    前記導電部材の充填は、前記開口穴についてメッキ処理を施すことで行い、
    前記メッキ処理を、メッキ処理中にメッキ液中に添加剤を一定量ずつ添加して行うことを特徴とする半導体装置の製造方法。
  3. 前記メッキ処理を、印加する電流の電流密度を低電流密度から段階的に上昇させて行なうことを特徴とする請求項１または２記載の半導体装置の製造方法。
  4. 前記メッキ処理を、印加する電流の電流密度を、０．２〜０．５Ａ／ｄｍ２、０．５〜１Ａ／ｄｍ２、１〜２Ａ／ｄｍ２、２〜３Ａ／ｄｍ２の四段階で上昇させて行なうことを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記第１半導体チップの一方面を削ることで、前記第１端子の底端部を該削られた面側に露出し、
    前記第１半導体チップと同じ構造の第２端子を有してなる第２半導体チップを設け、
    該第２半導体チップにおける第２端子の上面の凹形状部位に前記第１端子の底端部が接触するように、該第２半導体チップと前記第１半導体チップとを重ね合わせることを特徴とする請求項１乃至４のいずれか一項記載の半導体装置の製造方法。
  6. 前記第１端子及び前記第２端子の少なくとも一方は、断面がＴ字形状であって該Ｔ字形状の上面の略中央に前記凹形状をなす凹みが設けられていることを特徴とする請求項５記載の半導体装置の製造方法。
  7. 前記第１端子及び前記第２端子の少なくとも一方は、端子上面及び端子の底端部の軸方向に垂直な面における断面形状が円形であることを特徴とする請求項５または６記載の半導体装置の製造方法。
  8. 前記第１端子及び前記第２端子の少なくとも一方は、端子上面の直径が、端子の底端部の直径の２倍以上５倍以下であることを特徴とする請求項７記載の半導体装置の製造方法。
  9. 前記開口穴は、前記第１半導体チップ及び前記第２半導体チップの少なくとも一方に設けられた導電性パッドを貫通するように、設けられていることを特徴とする請求項５乃至８のいずれか一項記載の半導体装置の製造方法。
  10. 前記開口穴における底端部の形状を凸形状に形成し、前記第１端子及び前記第２端子の少なくとも一方の底端部の形状を凸形状に形成することを特徴とする請求項５乃至９のいずれか一項記載の半導体装置の製造方法。
  11. 前記開口穴の底端部の形状を２段の内周を有する凸形状に設け、前記第１端子及び前記第２端子の少なくとも一方の底端部の形状を２段の外周を有する凸形状にすることを特徴とする請求項５乃至９のいずれか一項記載の半導体装置の製造方法。
  12. 前記開口穴の底端部の形状を複数段の内周を有する凸形状に設け、前記第１端子及び前記第２端子の少なくとも一方の底端部の形状を複数段の外周を有する凸形状にすることを特徴とする請求項５乃至９のいずれか一項記載の半導体装置の製造方法。
  13. 前記第１端子及び第２端子の少なくとも一方において、上面及び底端部の少なくとも一方に蝋剤を形成した後に、前記第２半導体チップと前記第１半導体チップを蝋材を介して接合することを特徴とする請求項５乃至１２のいずれか一項記載の半導体装置の製造方法。
  14. 前記第１端子及び第２端子の少なくとも一方の上面における縁以外の領域に蝋剤を形成した後に、前記第２半導体チップと前記第１半導体チップを蝋材を介して接合することを特徴とする請求項５乃至１２のいずれか一項記載の半導体装置の製造方法。
  15. 前記第１端子及び第２端子の少なくとも一方の凹形状部に蝋剤を形成した後に、前記第２半導体チップと前記第１半導体チップとを蝋材を介して接合することを特徴とする請求項５乃至１２のいずれか一項記載の半導体装置の製造方法。
  16. 前記蝋剤は、Ｓｕ、Ａｕ、Ａｇ、Ｉｎ、ＳｎＡｇ、ＳｎＢｉ、ＳｎＣｕ、ＳｎＰｂ、ＳｎＡｕ、ＳｎＩｎのうちの少なくとも１つを含んでなることを特徴とする請求項１３乃至１５のいずれか一項記載の半導体装置の製造方法。
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