JP6970346B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
電子機器の小型化、軽量化に伴って、それに使用される半導体装置の更なる小型化が常に求められている。半導体装置には、通常実装などの目的で、特開２００５−６４４７３号公報に開示されたポスト電極４０７のような電極を設ける必要がある。このような電極は、通常開口を有するフォトレジストを半導体ウェハの上面に形成して、めっき法によってその開口に形成する。
特開２００５−６４４７３号公報
但し、フォトレジストの開口のサイズが小さい場合、めっき層を形成するときに使用するめっき液が開口の内部に十分に入り込まず、めっき成長にばらつきが生じる。それによって、所望の形状の電極が形成できず、めっき層の上面に凹みが発生する等により平坦性が確保できない。よって、めっき層を用いて実装する際に安定した実装が実現できないなどの問題が生じる。
本発明は、フォトレジストの開口のサイズが小さい場合でも、所望の形状の電極が安定的に形成できる半導体装置の製造方法を提供する。
前記した課題を解決するために、本発明の実施形態にかかる半導体装置の製造方法は、開口を有するフォトレジストを半導体ウェハの上面に形成するフォトレジスト形成工程と、めっき法によって前記開口に電極を形成する電極形成工程と、を含む。前記電極形成工程は、第１電流密度で第１膜厚である第１めっき層を形成する工程と、前記第１電流密度より電流密度が高い第２電流密度で、前記第１めっき層の上面に前記第１膜厚より膜厚が厚い第２膜厚である第２めっき層を形成する工程と、を含む。
本発明の実施形態にかかる製造方法によれば、フォトレジストの開口のサイズが小さい場合でも、所望の形状の電極を安定的に形成することができる。
半導体装置の製造方法の一実施形態に用いる半導体ウェハを概略的に示す断面図である。 図１に示した半導体ウェハの局部拡大図である。 開口を有するフォトレジストを半導体ウェハに形成した状態を概略的に示す断面図である。 第１めっき層を形成した状態を概略的に示す断面図である。 第２めっき層を形成した状態を概略的に示す断面図である。 サンプル２における一つの電極（めっき層）の上面の顕微鏡写真である。 サンプル３における一つの電極（めっき層）の上面の顕微鏡写真である。
以下、図面に基づき発明の実施形態を説明する。
図１は半導体装置の製造方法の一実施形態に用いる半導体ウェハを概略的に示す断面図である。図２は図１に示した半導体ウェハの局部拡大図である。半導体ウェハ１００は、基板１０２と、複数の半導体素子１０３と、絶縁層１０４と、導電層１０６と、を含む。基板１０２の表面１０２ａには、図１に示すように複数の半導体素子１０３が形成されている。これらの半導体素子１０３の上部には、開口１０４ａを有する絶縁層１０４が形成されている。開口１０４ａには、導電層１０６が形成され、基板１０２の表面１０２ａに形成された半導体素子１０３と電気的に接続されている。半導体素子１０３としては、例えば、複数の窒化物半導体層が積層された半導体構造を有するものを使用することができる。
本実施形態の製造方法は、フォトレジスト形成工程と電極形成工程を含む。
図３は開口を有するフォトレジストを半導体ウェハに形成した状態を概略的に示す断面図である。図３に示したように、フォトレジスト形成工程においては、半導体ウェハ１００の上面に開口１１２ａを有するフォトレジスト１１２を形成する。フォトレジスト１１２は、開口１１２ａが導電層１０６の上部に形成されるように、フォトリソグラフィ法によって形成する。半導体装置をより小型化するためにフォトレジスト１１２の厚さＴは、例えば５０〜７０μｍとすることができる。また開口１１２ａの平面視における最大幅Ｗｍは、例えば１００μｍ以下である。開口１１２ａが平面視において円形である場合、最大幅Ｗｍはその円形の直径になる。
フォトレジスト１１２の厚さＴ及び開口１１２ａの最大幅Ｗｍは、形成したい電極１２０の形状によって適宜変更することができる。フォトレジスト１１２の厚さＴを５０〜７０μｍ、かつ開口１１２ａの最大幅Ｗｍを１００μｍ以下として電極１２０をめっき法により形成する場合、電極１２０の上面の平坦性が悪化する傾向にある。本実施形態の製造方法によれば、このようなフォトレジスト１１２の膜厚が厚く、かつ開口１１２ａのサイズが比較的小さい場合であっても、平坦性に優れた上面を有する電極１２０を形成することができる。
電極形成工程は、めっき法によって開口１１２ａに電極を形成する。電極形成工程は、更に、第１めっき層を形成する工程と第２めっき層を形成する工程に分けられる。形成される第１めっき層１２２及び第２めっき層１２４は、同じ金属材料からなることが好ましい。これにより、工程を簡略化することができる。第１めっき層１２２及び第２めっき層１２４は、例えば銅からなる。電極１２０は、半導体装置を実装基板などに実装するための外部接続用の電極として用いることができる。
図４は第１めっき層を形成した状態を概略的に示す断面図である。第１めっき層を形成する工程においては、第１電流密度で第１膜厚ｔ1である第１めっき層１２２を形成する。第１電流密度は、０．１〜０．７ｍＡ／ｍｍ2が好ましく、０．１〜０．３ｍＡ／ｍｍ2がより好ましく、０．１〜０．２ｍＡ／ｍｍ2がもっと好ましい。第１電流密度を０．７ｍＡ／ｍｍ2以下にすることで、第１めっき層の上面における平坦性の悪化を低減することができる。但し、電流密度が低すぎると、めっき層成長の速度が遅くなり、生産性が悪化する。第１電流密度を０．１ｍＡ／ｍｍ2以上にすることで、生産性を悪化させることなくより平坦性に優れた上面を有する第１めっき層を形成することができる。
図５は第２めっき層を形成した状態を概略的に示す断面図である。第２めっき層を形成する工程においては、第２電流密度で、第１めっき層１２２の上面に第１膜厚ｔ1より膜厚が厚い第２膜厚ｔ2である第２めっき層１２４を形成する。この処理によって電極１２０が形成される。第２電流密度は第１電流密度より高い。第２電流密度は、０．８〜２．０ｍＡ／ｍｍ2が好ましく、０．８〜１．２ｍＡ／ｍｍ2がより好ましく、０．８〜１．０ｍＡ／ｍｍ2がもっと好ましい。第２電流密度を２．０ｍＡ／ｍｍ2以下にすることで、第２めっき層の上面における平坦性の悪化を低減することができる。第２電流密度を０．８ｍＡ／ｍｍ2以上にすることで、第１電流密度より成長速度を速くし、所望の電極１２０を形成するための処理時間を短縮することができる。
第２膜厚ｔ2が第１膜厚ｔ1の３〜５倍であることが好ましい。例えば、膜厚が５０μｍの電極１２０を形成する場合、第１膜厚ｔ1を１０μｍ程度とし、第２膜厚ｔ2を４０μｍ程度とする。第２膜厚ｔ2を第１膜厚ｔ1の３倍より厚くすることで、所望の電極１２０を形成するための処理時間を短縮することができる。第２膜厚ｔ2を第１膜厚ｔ1の５倍より薄くすることで、所望の電極１２０を形成するための処理時間をより短縮することができるとともに、第２めっき層の上面における平坦性の悪化を低減することができる。電極形成工程の後、半導体ウェハ１００の上面に形成されたフォトレジスト１１２は除去される。
発明者の研究結果によれば、第１電流密度のように、比較的低い電流密度としめっき層の成長速度を遅くすることによって、半導体装置を小型化するために開口のサイズが小さい開口１１２ａとする場合であっても開口１１２ａ内に上面の平坦性が優れためっき層を形成することができる。一方で、めっき処理の電流密度が高ければ高いほどめっき層の成長速度を速くできるが、めっき層上面の平坦性が悪くなる。第２電流密度のように、比較的高い電流密度でめっき層を形成すると、めっき層の上面に凹みが形成され平坦性が悪化する。これは、成長速度を速くしたことで、めっき成長に使用するめっき液が開口１１２ａ内に十分に供給されていない状態で成長が進み、開口１１２ａ内に初期段階で形成されるめっき層の成長にばらつきが生じるためだと考えられる。そのめっき層の成長のばらつきを保ったまま、めっき層の成長が進む結果、形成されためっき層の上面の平坦性が悪化すると考えられる。
しかし、発明者の研究によって、電流密度が比較的低い第１電流密度で第１めっき層１２２を形成した後、その上に、電流密度が比較的高い第２電流密度で第２めっき層１２４を形成することで、第２めっき層１２４の上面の平坦性が悪化しないことが明らかになった。これは、第１めっき層を形成する工程によって、上面の平坦性が優れた第１めっき層１２２が形成され、それを下地として第２めっき層１２４が成長されることで、たとえ電流密度が比較的高い第２電流密度であっても、めっき層の成長にばらつきが生じることなく上面の平坦性が優れた第２めっき層１２４が形成できると考えられる。
本実施形態の製造方法では、第１電流密度で第１膜厚ｔ1の第１めっき層を形成した後、第１電流密度より高く成長速度が速い第２電流密度で第１膜厚ｔ1より膜厚が厚い第２膜厚ｔ2で第２めっき層を形成する。これにより、比較的開口のサイズが小さい開口１１２ａである場合であっても、めっき処理に要する時間を短縮しつつ、上面の平坦性に優れた電極を形成することができる。
＜実施例＞
各半導体ウェハに等間隔で複数の開口が配列されたフォトレジストパターンを形成して、それぞれの半導体ウェハについて異なるめっき条件で電極を形成した。そして、各半導体ウェハにおける複数の開口に形成された電極のうち、上面に凹みが発生した電極の割合を凹み発生率として、その凹み発生率をもって電極形成条件を比較した。フォトレジストの厚さは６５μｍである。フォトレジストの開口の平面視の形状は円形であり、その直径が約８０μｍである。電極をめっき法により形成する。この電極は、平面視の形状が直径約８０μｍの円形であり、また膜厚が５５μｍである。電極は銅を用いて形成する。
表１は異なるめっき条件で形成された電極の凹み発生率を対比した結果である。サンプル３は、上記で説明した条件により作成した一実施例である。一方、サンプル１とサンプル２は、サンプル３と比較するための比較例である。
Figure 0006970346
サンプル１は、終始同じ電流密度で電極となるめっき層を形成したサンプルであり、便宜上ここでこのような成膜プロセスを「１段成膜」という。使用した電流密度は０．２ｍＡ／ｍｍ2である。この電流密度で形成しためっき層の上面の平坦性が良く、凹みの発生率は０．０％である。但し、めっき層の成長速度が遅く、膜厚が５５μｍのめっき層を形成するための処理時間は１２３ｍ４５ｓであった。
サンプル２は、サンプル１と同様に終始同じ電流密度で電極となるめっき層を１段成膜により形成したサンプルであるが、使用した電流密度が０．８ｍＡ／ｍｍ2であり、サンプル１を作成する電流密度より高い電流密度である。この電流密度でめっき層を形成した場合、めっき層の成長速度が速くなり、膜厚が５５μｍのめっき層を形成するための処理時間は３０ｍ５６ｓまで短縮できる。但し、めっき層の上面の平坦性が悪く、凹みの発生率は８１．０％であった。
図６はサンプル２における一つの電極（めっき層）の上面の顕微鏡写真である。破線で囲んだ部分に凹みが発生して、顕微鏡の焦点が合わず画像がぼやけている。サンプル２のようなめっき条件で電極を形成すると、電極の上面に凹みが発生しやすく、実装時に安定した実装が実現できない。
サンプル３は、めっき処理を２段階に分けて実行して電極となるめっき層を形成したサンプルであり、ここでこのような成膜プロセスを「２段成膜」という。第１段階では、０．２ｍＡ／ｍｍ2である第１電流密度で、膜厚が１０μｍの第１膜厚の第１めっき層を形成した。第１めっき層の成膜にかかった時間は２２ｍ３０ｓである。第２段階では、０．８ｍＡ／ｍｍ2である第２電流密度で、第１めっき層の上に膜厚が４５μｍの第２膜厚の第２めっき層を形成した。第２めっき層の成膜にかかった時間は２５ｍ１９ｓである。サンプル３の電極の合計膜厚は５５μｍであり、電極の成膜にかかった合計時間は４７ｍ４９ｓである。
図７はサンプル３における一つの電極（めっき層）の上面の顕微鏡写真である。この電極の上面には、図６に示したサンプル２のようなぼやけた部分はなく凹みが発生していない。サンプル３は、電極となるめっき層の上面の平坦性が良く、凹みの発生率がサンプル１と同じ０．０％であり、電極形成にかかった処理時間もサンプル１の半分以下である。
この実施例の結果よれば、比較的低い電流密度でめっき層を形成する場合、幅（径）が小さいフォトレジストの開口にも上面の平坦性が優れた電極を形成することができるが、
めっき処理にかかる時間が長くなることが分かる。本発明にかかる製造方法のように、めっき処理を２段階に分けて、まず比較的低い電流密度の第１電流密度で比較的薄い第１膜厚の第１めっき層を形成した後、その上面に比較的高い電流密度の第２電流密度で第１膜厚より厚い第２膜厚の第２めっき層を形成する場合、めっき処理に要する時間を大幅に短縮しながら、上面の平坦性が優れた電極を得られることが確認できる。
本明細書において、前記した「上面」の「上」のように、構成要素の方位、位置等を表すときに使う「上」、「下」などの表現は、基本的に断面図における構成要素間の相対的な方位、位置等を表すものであり、特に断らない限り絶対的な位置を示すことを意図したものではない。
以上、本発明の実施形態を説明したが、本発明の技術的範囲は上記実施形態の記載の範囲に限定されるものではない。上記実施の形態に、多様な変更または改良を加えることができることは当業者にとって明らかである。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることは、特許請求の範囲の記載から明らかである。例えば、上記実施形態は本発明を分かりやすく説明するために詳細に説明したものであるが、本発明は必ずしも説明した全ての構成を備えるものに限定されるものではない。なお、各実施形態の構成の一部について、他の構成によって置換することも可能であり、それを削除することも可能である。
１００ 半導体ウェハ
１０２ 基板
１０２ａ 表面
１０３ 半導体素子
１０４ 絶縁層
１０４ａ 開口
１０６ 導電層
１１２ フォトレジスト
１１２ａ 開口
１２０ 電極
１２２ 第１めっき層
１２４ 第２めっき層

Claims (3)

  1. 基板と、前記基板の表面に形成された半導体素子と、前記基板の表面に形成され前記半導体素子の上部に第１開口を有する絶縁層と、前記第１開口の内側の領域と前記第１開口の内側の領域から連続する前記第１開口の外側の領域とに形成された導電層と、を含む半導体ウェハを準備する工程と、
    前記第１開口の上部に設けられ、平面視における最大幅が前記第１開口よりも大きく、平面視における最大幅が１００μｍ以下である第２開口を有し、厚さが５０〜７０μｍであるフォトレジストを前記半導体ウェハの上面に形成するフォトレジスト形成工程と、
    めっき法によって前記第１開口及び前記第２開口に銅からなる電極を形成する電極形成工程と、を含む半導体装置の製造方法であって、
    前記導電層は、平面視において前記第２開口と重なる前記半導体素子の上面のうち前記絶縁層から露出する前記半導体素子の第１上面から平面視において前記第２開口と重なる前記絶縁層の上面までの領域を連続して少なくとも被覆し、
    前記電極形成工程は、
    第１電流密度で第１膜厚である第１めっき層を形成する工程と、
    前記第１電流密度より電流密度が高い第２電流密度で、前記第１めっき層の上面に前記第１膜厚より膜厚が厚い第２膜厚である第２めっき層を形成する工程と、を含み、
    前記第１めっき層を形成する工程において、断面視で前記第１開口の上部に位置する前記第１めっき層の前記上面と前記半導体素子の前記第１上面との間の距離と、断面視で前記第１開口の外側に位置する前記第１めっき層の前記上面と前記半導体素子の上面のうち前記絶縁層で被覆される第２上面との間の距離とが、略同じとなるように前記第１めっき層を形成することを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法であって、
    前記第１電流密度が０．１〜０．７ｍＡ／ｍｍ２で、前記第２電流密度が０．８〜２．０ｍＡ／ｍｍ２である
    ことを特徴とする半導体装置の製造方法。
  3. 請求項１または２に記載の半導体装置の製造方法であって、
    前記第２膜厚が前記第１膜厚の３〜５倍である
    ことを特徴とする半導体装置の製造方法。
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