KR20200127511A - 세라믹 기판 및 그의 제조방법 - Google Patents

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KR20200127511A
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Abstract

본원발명은 세라믹 기재의 상하부 금속층이 차지하는 부피의 차이에 의해 발생되는 휨(warpage) 현상을 억제하고, 특히 세라믹 기재 상의 상하부 금속층의 두께가 같은 경우에 상하부 금속층의 면적을 제어하여 세라믹 기판의 불량률을 줄일 수 있게 하는 세라믹 기판 및 그의 제조방법을 제공한다.

Description

세라믹 기판 및 그의 제조방법{CERAMIC SUBSTRATE AND MANUFACTURING METHOD FOR THE SAME}
본원발명은 세라믹 기판 및 그의 제조하는 방법에 관한 것으로서, 특히 상하부 금속층의 체적 및 면적의 비율을 제어함으로써 세라믹 기판이 휘어지는 것을 방지하기 위한 세라믹 기판 및 그의 제조하는 방법에 관한 것이다.
세라믹 기판은 세라믹 기재에 동박과 같은 금속박을 일체로 부착하여 구성된다. 세라믹 기판은 AMB(Active Metal Brazing), DBC(Direct Bond Copper) 등의 제조 공정을 통해 생성되며, 제조 공정상의 차이에 따라 세라믹 AMB 기판, 세라믹 DBC 기판 등으로 구분될 수도 있다.
세라믹 DBC 기판은 세라믹 기재에 산화 가능한 금속을 직접 접합시키는 공정에 의해 제조되고, 세라믹 AMB 기판은 세라믹 기재에 active metal을 brazing하여 층을 형성하고, brazing layer에 금속이 brazing되어 제조되는 차이가 있다.
그리고, 일반적으로 양 공정 모두 금속층을 형성시킨 후 포토리소그래피(photolithography) 공정을 거친 후 식각(etching)에 의해 패턴층을 형성시키게 된다.
그런데, 세라믹 기재의 양 면에 금속층을 형성시킴에 있어서, 양 면의 패턴 배열에 따라 금속층의 면적 내지 두께의 차이가 발생할 수 있는데, 그 차이가 일정 비율을 초과하게 되면 고온 환경에서 세라믹 기판이 휘어지는 현상(warpage)이 발생하게 된다.
그 결과, 휘어지는 정도가 0.4%를 초과하게 되면 불량으로 폐기될 수밖에 없는 수준이 되는데, 이의 발생 비율은 전체 생산량에서 비교적 큰 비중을 차지하게 되어 지속적인 생산 손실의 문제를 야기시키고 있다.
경험적 데이터에 의하면, 양 금속층의 부피 비율이 75% ~ 85% 범위에 달하면 휘어지는 정도가 0.4%를 초과하게 됨을 알 수 있었다.
도 1의 예시와 같이, 세라믹 기판(10)은 세라믹 기재(1)의 상면에 형성된 금속층(2)과 세라믹 기재(1)의 하면에 형성된 금속층(3)의 부피비가 적정 범위를 벗어나는 경우, 고온 환경에서 기판이 휘어지는 현상이 발생되고, 이때 금속층(3)의 부피가 더 큰 경우가 negative warpage라 하고, negative warpage의 경우가 이와 반대의 경우인 positive warpage의 경우보다 많이 발생하게 된다.
그렇다하여, 세라믹 기재(1)의 두께를 늘리는 것은 경제적이지 못하여 한계가 있고, 상하부 금속층(2,3)을 설계상 동일한 두께비로 유지하기 어려운 경우도 많다.
한국등록특허공보 제10-0731604호 한국등록특허공보 제10-1053141호
본원발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본원발명은 세라믹 기재의 상하부 금속층이 차지하는 부피의 차이에 의해 발생되는 휨(warpage) 현상을 억제하고, 특히 세라믹 기재 상의 상하부 금속층의 두께가 같은 경우에 상하부 금속층의 면적을 제어하여 세라믹 기판의 불량률을 줄일 수 있게 하는 세라믹 기판 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본원발명의 세라믹 기판은 세라믹 기재; 상기 세라믹 기재의 상부에 형성된 제1 전극층; 및
상기 세라믹 기재의 하부에 형성된 제2 전극층;을 포함하며, 하기 식(1)을 만족한다.
Figure pat00001
(여기서, V1은 제1 전극층의 부피, V2는 제2 전극층의 부피를 나타낸다)
또한, 세라믹 기판은 상기 제1 전극층 및 상기 제2 전극층의 두께가 동일하고, 하기 식(2)을 만족한다.
Figure pat00002
(여기서, S1은 제1 전극층의 면적, S2는 제2 전극층의 면적을 나타낸다)
여기서, 상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘은 복수의 서브 전극층을 구비한다.
한편, 상기 서브 전극층은 전극층이 슬릿에 의하여 분리된다.
또한, 상기 슬릿은 전극층을 상하로 분리하는 제1 슬릿 및 전극층을 좌우로 분리하는 제2 슬릿을 어느 하나 또는 둘 이상을 포함한다.
또한, 세라믹 기판은 하기 식(3)으로 정의되는 캠버비율(chamber ratio) R은 0.4%이하이다.
Figure pat00003
(여기서, T는 세라믹 기판을 평면 위에 놓았을 때, 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이, t는 세라믹 기판의 두께, L은 세라믹 기판의 길이를 나타낸다)
여기서, 상기 세라믹 기재과 제1 전극층 사이 및 상기 세라믹 기재와 제2 전극층 사이의 어느 한쪽 또는 양쪽에 접합층을 포함한다.
또한, 상기 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이 T와 세라믹 기판 두께 t0의 차이인 (T-t0)와 세라믹 기판의 길이(L0)의 관계는 하기 식(4)를 만족한다.
Figure pat00004
여기서, 상기 세라믹 기재는 알루미나, 알루미늄나이트라이드, 실리콘나이트라이드 및 ZTA에서 선택된다.
또한, 세라믹 기판은 자동차 엔진, 풍력 터빈 및 고전압 DC 전송 장치의 어느 하나에 사용된다.
본원발명의 세라믹 기판의 제조방법은 세라믹 기재를 준비하는 단계; 상기 세라믹 기재의 상부에 제1 전극층을 형성하는 단계; 및 상기 세라믹 기재의 하부에 제2 전극층을 형성하는 단계;를 포함하며, 하기 식(1)을 만족한다.
Figure pat00005
(여기서, V1은 제1 전극층의 부피, V2는 제2 전극층의 부피를 나타낸다)
또한, 상기 제1 전극층 및 상기 제2 전극층의 두께가 동일하고, 하기 식(2)을 만족한다.
Figure pat00006
(여기서, S1은 제1 전극층의 면적, S2는 제2 전극층의 면적을 나타낸다)
여기서, 상기 세라믹 기판은 AMB(Active Metal Brazing) 또는 DBC(Direct Bond Copper)의 어느 하나의 공정에 의하여 제조된다.
한편, 상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘은 복수의 서브 전극층으로 이루어진다.
또한, 상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘을 슬릿으로 분리하여 형성한다.
또한, 상기 제1 전극층 및 상기 제2 전극층을 세라믹 기재에 형성하기 전에 상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘을 서브 전극층으로 분리한 후, 상시 서브 전극층을 세라믹 기재에 형성하는 단계를 더욱 포함한다.
또한, 상기 제1 전극층 및 상기 제2 전극층을 세라믹 기재에 형성한 후, 상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘을 서브 전극층으로 분리하는 단계를 더욱 포함한다.
여기서, 상기 서브 전극층으로 분리하는 단계는 상기 제1 전극층 및 상기 제2 전극층을 커팅, 에칭 및 금형의 어느 하나의 방법을 사용한다.
또한, 상기 서브 전극층으로 분리하는 단계로서 전극층을 에칭액으로 식각하는 경우, 상기 에칭액은 염화제2철 및 염화구리에서 선택되는 어느 하나 또는 둘을 포함한다.
또한, 하기 식(3)으로 정의되는 캠버비율(chamber ratio) R은 0.4이하로 조정되도록 상기 제1 전극층 및 상기 제2 전극층을 세라믹 기재에 형성한다.
Figure pat00007
(여기서, T는 세라믹 기판을 평면 위에 놓았을 때, 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이, t는 세라믹 기판의 두께, L은 세라믹 기판의 길이를 나타낸다)
본원발명의 세라믹 기판 및 그의 제조방법에 의하면, 세라믹 기재의 상하부에 형성되는 금속층의 부피 차이를 특정 범위 내에 제어하거나, 또는 세라믹 기재 상의 상하부의 금속층의 두께가 같은 경우에는 상하부 금속층의 면적을 제어함으로써, 세라믹 기판의 캠버의 수치를 낮출 수 있는 효과가 있다.
이에 따라, 세라믹 기판을 고온 환경하에서도 휘어지지 않게 제조할 수 있고, 나아가 세라믹 기판의 불량률을 개선하여 공정성 및 생산성을 향상시킬 수 있는 효과가 있다.
도 1은 휨이 발생한 세라믹 기판을 나타내는 단면도.
도 2는 본원발명의 세라믹 기판을 나타내는 단면도.
도 3은 세라믹 기재에 전극층이 형성된 세라믹 기판의 상부 및 하부 도면.
도 4 및 5는 세라믹 기재에 전극층이 형성된 세라믹 기판의 하부 도면.
도 6은 캠버비를 측정하기 위한 파라미터를 설명하기 위한 세라믹 기판의 단면도.
도 7은 본원발명의 캠버비를 만족하는 영역을 나타내기 위한 그래프.
도 8은 본원발명의 세라믹 기판의 제조방법을 설명하기 위한 플로우 차트.
도 9는 본원발명의 실시예 및 비교예를 나타내는 세라믹 기판의 사진.
세라믹 기판
도 2에 나타난 바와 같이, 본원발명에 의한 세라믹 기판(20)은 세라믹 기재(100); 상기 세라믹 기재(100)의 상부에 형성된 제1 전극층(200); 및 상기 세라믹 기재(100)의 하부에 형성된 제2 전극층(300);을 포함할 수 있다. 여기서, 제1 전극층(200) 및 제2 전극층(300)의 부피는 일정 범위에 있어야 세라믹 기판(20)의 휨을 억제할 있다.
예를 들어, 제1 전극층(200)의 부피를 V1이라 하고, 제2 전극층(300)의 부피를 V2라 정의하는 경우, 하기 식(1)을 만족하는 할 때, 세라믹 기판(20)의 휨을 현저하게 줄일 수 있다.
Figure pat00008
또한, 세라믹 기판(20)의 설계 상, 동일한 두께의 제1 전극층(200)과 제2 전극층(300)를 사용할 필요가 있다. 이때, 제1 전극층(200)과 제2 전극층(300)의 패턴 형상에 따라 각각의 면적의 차이가 발생할 수 있고, 세라믹 기판(20)의 휨을 방지할 필요성이 커지게 된다.
예를 들어, 제1 전극층(200)의 면적을 S1이라 하고, 제2 전극층(300)의 면적을 S2라 정의하는 경우, 하기 식(2)를 만족하는 할 때, 세라믹 기판(20)의 휨을 현저하게 줄일 수 있다.
Figure pat00009
즉, S2에 대한 S1의 비율이 85%미만이면 negative warpage가 발생하기 쉽고, 휨의 발생 정도를 나타내는 캠버비가 0.4%를 초과하게 된다. 또한, S2에 대한 S1의 비율이 115%를 초과하면 positive warpage가 발생하기 쉽다. 다만, 세라믹 기판(20)의 설계상 제1 전극층(200)에 비하여 제2 전극층(300)의 면적이 유사하거나 적은 경우가 많으므로 S2에 대한 S1의 비율이 105%이하이면 positive warpage의 발생 없이 세라믹 기판(20)을 제조할 수 있다.
한편, 세라믹 기판(20)은, 세라믹 기재(100)과 제1 전극층(200) 사이 또는 상기 세라믹 기재(100)와 제2 전극층(300) 사이에 접합층(미도시)을 포함할 수 있다. 예를 들어, 세라믹 기재(100)과 제1 전극층(200) 사이 및 세라믹 기재(100)와 제2 전극층(300) 사이의 양쪽에 접합층을 형성할 수도 있고, 세라믹 기재(100)과 제1 전극층(200) 사이 및 세라믹 기재(100)와 제2 전극층(300) 사이의 어느 한쪽에 접합층을 포함할 수도 있다.
세라믹 기재(100)는 알루미나, 알루미늄나이트라이드, 실리콘나이트라이드 및 ZTA에서 선택되는 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
제1 전극층(200) 및 제2 전극층(300)은 은(Ag), 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 니켈(Ni) 중 선택된 1종 또는 이들의 합금을 포함할 수 있다. 바람직하게 구리(Cu) 또는 이의 합금을 사용할 수 있다.
제1 전극층은 전자소자의 연결전극으로서 세라믹 기판에 그 형태나 두께, 길이 등이 고정되어 설계되는 경우가 많다. 여기서, 제2 전극층의 슬릿을 조절함으로써 제1 전극층과 제2 전극층의 부피 비율 또는 면적 비율을 제어할 수 있다. 즉, 제2 전극층에 슬릿을 많이 사용하여 서브 전극층을 많이 형성하게 되면 제2 전극층의 부피 및 면적이 감소하게 되어 제1 전극층에 대한 제2 전극층의 부피 비율 및 면적 비율은 감소하게 되는 것이다. 이와 같이 세라믹 기판을 설계하기 위하여, 제2 전극층은 다양한 형태를 가질 수 있다.
도 3 (a)에 나타난 바와 같이, 세라믹 기재(100A)의 상부에 형성된 제1 전극층은 복수의 서브 전극층(200s1,200s2,200s3,200s4,200s5)을 형성하고, 세라믹 기재(100B)의 하부에 형성된 제2 전극층은 단일 전극층(300S)을 형성할 수 있다. 또는, 도 3 (b)에 나타난 바와 같이, 세라믹 기재(100A)의 상부에 형성된 제1 전극층은 복수의 서브 전극층(200s1,200s2,200s3)을 형성하고, 세라믹 기재(100B)의 하부에 형성된 제2 전극층은 복수의 서브 전극층(300s1,300s2,300s3,300s4)을 형성할 수 있다.
또한, 도 4에 나타난 바와 같이, 서브 전극층의 영역을 분리하는 슬릿은 다양한 형태를 가질 수 있다. 예를 들어, 도4 (a)에 나타난 바와 같이, 단일 전극층을 상하로 분리하는 슬릿(slit1)에 의하여 서브 전극층(300s1) 및 서브 전극층(300s2)으로 분리될 수 있고, 도 4 (b)에 나타난 바와 같이, 단일 전극층을 좌우로 분리하는 슬릿(slit2)에 의하여 서브 전극층(300s3) 및 서브 전극층(300s4)으로 분리될 수 있다.
또한, 도 4 (c)에 나타난 바와 같이, 단일 전극층을 좌우로 분리하는 슬릿(slit3) 및 단일 전극층을 상하로 분리하는 슬릿(slit4)에 의하여 서브 전극층(300s5,300s6,300s7)으로 분리할 수 있다.
즉, 제2 전극층을 슬릿으로 분리하여 제2 전극층의 부피비율 및 면적비율을 조절함으로써, 제1 전극층과 제2 전극층의 부피비율 및 면적비율을 제어할 수 있는 것이다.
다음으로, 제2 전극층의 부피비율 및 면적비율을 조절하기 위한 다른 예로서, 서브 전극층의 형태를 유지하면서도 슬릿의 간격을 조절하여 제1 전극층과 제2 전극층의 부피 비율 및 면적 비율을 제어할 수 있다.
즉, 제2 전극층의 슬릿 간격을 넓게 배치하면 제2 전극층의 부피 및 면적이 감소하게 되어 제1 전극층에 대한 제2 전극층의 부피 및 면적은 감소하게 되는 것이다.
도5 (a)에 나타난 바와 같이, 단일 전극층을 좌우로 분리하는 슬릿(slit3a) 및 단일 전극층을 상하로 분리하는 슬릿(slit4a)은 동일한 슬릿 간격으로 서브 전극층(300sa5,300sa6,300sa7)을 분리할 수 있고, 도5 (b)에 나타난 바와 같이, 제2 전극층의 부피 및 면적을 보다 줄이기 위해서 도5 (a)에 기재된 슬릿(slit3a) 및 슬릿(slit4a)보다 더욱 넓은 간격을 갖는 슬릿(slit3b) 및 슬릿(slit4b)으로 서브 전극층(300sb5,300sb6,300sb7)을 분리할 수 있다.
한편, 도5 (c)에 나타난 바와 같이, 다양한 간격의 슬릿(slit3a,slit4b)을 사용하여 서브 전극층(300sc5,300sc6,300sc7)을 분리할 수 있다.
도 4 및 도 5에는 전극층을 서브 전극층으로 분리하기 위하여 전극층을 상하 또는 좌우로 분리하는 슬릿을 예시하였은나, 슬릿은 경사진 형태를 가질 수 있고, 곡선의 형상을 가질 수 있다.
세라믹 기판의 휨과 관련된 측정 파라미터로서 하기 식(3)으로 정의되는 캠버비(camber ratio)를 사용할 수 있다.
Figure pat00010
즉, 도 6에서 나타난 바와 같이, 세라믹 기판을 평면 위에 놓았을 때 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이인 T, 세라믹 기판의 두께인 t0, 세라믹 기판의 길이인 L0을 측정하여 상기 식(3)에 대입함으로써 캠버비를 측정할 수 있다. 여기서, 캠버비는 보다 정확한 값을 얻기 위하여 다수의 포인트를 측정하여 그 평균값을 사용할 수 있다.
본원발명의 캠버비 R은 바람직하게 0.4%이하를 사용할 수 있고, 더욱 바람직하게는 0.2%이하를 사용할 수 있고, 가장 바람직하게는 0.1%이하를 사용할 수 있다. 상술한 식(1) 및 식(2)를 만족함으로써 본원발명의 캠버비 R를 만족할 수 있다.
세라믹 기판의 휨 발생에 대한 파라미터인 켐버비는 세라믹 기판의 길이와 두께와의 관계에 따라 달라지게 된다. 즉, 세라믹 기판에 휨이 발생하였을 때, 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이와 세라믹 기판 두께의 차이(T-t0)와 세라믹 기판의 길이(L0)의 관계는 하기 식(4)를 만족하는 경우에 세라믹 기판의 휨 발생이 적어 불량률이 낮아지게 되는 것이다.
Figure pat00011
본원발명의 세라믹 기판은, 세라믹 기판의 두께와 휨이 발생하였을 때 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이와 세라믹 기판 두께의 차이인 (T-t0)의 값은 0.004L0이하를 바람직하게 사용할 수 있고, 0.002L0이하를 더욱 바람직하게 사용할 수 있고, 0.001L0이하를 가장 바람직하게 사용할 수 있다.
한편, 캠버비 R과 관련되어 (T-t0) 및 L0의 관계를 그래프화 한 것이 도 7이다.
도 7에서 나타난 바와 같이, 세라믹 기판의 두께와 휨이 발생하였을 때 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이와 세라믹 기판 두께의 차이인 (T-t0)의 값은 0.004L0이하를 사용하는 영역 (I)이 바람직하고, 0.004L0를 초과하는 영역 (II)에는 휨 발생에 의한 불량이 문제가 된다.
세라믹 기판의 제조방법
하기에는 세라믹 기판의 제조방법에 대하여 설명한다.
도 8 (a)에 나타난 바와 같이, 본원발명의 세라믹 기판의 제조방법은 세라믹 기재를 준비하는 단계(S10); 하기 식(1)을 만족하는 제1 전극층 및 제2 전극층을 준비하는 단계(S20); 및 상기 세라믹 기재의 상부에 제1 전극층을 형성하는 단계 및 상기 세라믹 기재의 하부에 제2 전극층을 형성하는 단계(S30);를 포함할 수 있다.
Figure pat00012
(여기서, V1은 제1 전극층의 부피, V2는 제2 전극층의 부피를 나타낸다)
한편, 제1 전극층 및 제2 전극층의 두께가 동일한 경우, 도 8 (b)에 나타난 바와 같이, 본원발명의 세라믹 기판의 제조방법은 세라믹 기재를 준비하는 단계(S10); 하기 식(2)를 만족하는 제1 전극층 및 제2 전극층을 준비하는 단계(S25); 및 상기 세라믹 기재의 상부에 제1 전극층을 형성하는 단계 및 상기 세라믹 기재의 하부에 제2 전극층을 형성하는 단계(S30);를 포함할 수 있다.
Figure pat00013
(여기서, S1은 제1 전극층의 면적, S2는 제2 전극층의 면적을 나타낸다)
여기서, 제1 전극층 및 제2 전극층을 세라믹 기재에 형성하기 전에 제1 전극층 및 제2 전극층의 어느 하나 또는 둘을 서브 전극층으로 분리한 후, 서브 전극층을 세라믹 기재에 형성하는 단계를 포함할 수 있다.
서브 전극층으로 분리하는 단계는 제1 전극층 및 제2 전극층을 커팅, 에칭 및 금형의 어느 하나의 방법을 사용할 수 있으나, 생산성의 관점에서 금형을 사용하면 공정 효율이 높아지는 장점이 있다. 한편, 미세한 패턴의 금속층을 제조하는 경우에는 전극층을 에칭액으로 식각할 수 있다. 에칭액으로서 염화제2철 (ferric chloride) 및 염화구리(copper chloride)에서 선택되는 어느 하나 또는 둘을 포함할 수 있다. 염화구리는 CuCl (Ⅰ또는 CuCl2 (Ⅱ을 사용할 수 있다.
한편, 서브 전극층을 세라믹 기재에 형성하는 단계는, 제1 전극층 및 제2 전극층을 세라믹 기재에 형성하기 전에 서브 전극층을 형성할 수도 있으나, 제1 전극층 및 제2 전극층을 세라믹 기재에 형성한 후에 제1 전극층 및 제2 전극층의 어느 하나 또는 둘을 커팅, 에칭 및 금형의 어느 하나의 방법을 사용을 사용하여 서브 전극층을 형성할 수도 있다.
(실험예)
실시예 1 내지 4에서는 세라믹 기재의 상하부에 구리 금속층을 적층하여 두께가 대략 2mm인 세라믹 기판을 제조하였다. 세라믹 기재의 상부 구리 금속층과 하부 구리 금속층은 동일한 두께를 사용하였다. 상부 구리 금속층은 복수의 구리 서브 전극층으로 이루어져 있고, 복수의 구리 서브 전극층의 면적은 596.0242mm2였다. 하부 구리 금속층도 복수의 구리 서브 전극층으로 이루어져 있고, 복수의 구리 서브 전극층의 면적은 669.3893mm2였다. 하부 구리 금속층에 대한 상부 구리 금속층의 면적 비율은 89.04%였다.
하기 [표 1]에 나타난 바와 같이, 실시예 1 내지 4에서는 캠버비가 0.4%이하의 값을 나타내어 세라믹 기판의 휨 발생이 억제됨을 알 수 있었다. 이는 도 9 (a)의 세라믹 기판의 사진에 나타난 바와 같이, 실시예 1 내지 4의 세라믹 기판에서는 휨 발생이 거의 없거나 매우 적은 것을 확인할 수 있었다.
실시예 1 실시예 2 실시예 3 실시예 4
T(mm) 2.132 2.158 2.172 2.095
t0(mm) 1.982 2.015 2.034 2.001
T-t0(mm) 0.15 0.143 0.138 0.094
L0(mm) 37.5 36.7 51.1 36.2
R(%) 0.40 0.39 0.27 0.26
한편, 비교예 1 내지 4에서는 세라믹 기재의 상하부에 구리 금속층을 적층하여 두께가 대략 2mm인 세라믹 기판을 제조하였다. 세라믹 기재의 상부 구리 금속층과 하부 구리 금속층은 동일한 두께를 사용하였다. 상부 구리 금속층은 복수의 구리 서브 전극층으로 이루어져 있고, 복수의 구리 서브 전극층의 면적은 596.0242mm2였다. 하부 구리 금속층은 단일 구리 전극층으로 이루어져 있고, 단일 구리 전극층의 면적은 759.1348mm2였다. 하부 구리 금속층에 대한 상부 구리 금속층의 면적 비율은 78.5%였다.
하기 [표 2]에서 나타난 바와 같이, 비교예 1 내지 4에서는 캠버비가 0.61%보다 큰 값을 나타내어, 세라믹 기판의 휨 발생이 커짐을 알 수 있었다. 이는 도 9 (b)의 세라믹 기판의 사진에 나타난 바와 같이, 비교예 1 내지 4의 세라믹 기판에서는 휨 발생이 생겨 불량이 발생한 것을 확인할 수 있었다.
비교예 1 비교예 2 비교예 3 비교예 4
T(mm) 2.291 2.258 2.335 2.31
t0(mm) 2.035 2.047 2.047 2.037
T- t0(mm) 0.256 0.211 0.288 0.273
L0(mm) 35.6 34.6 34.7 34.6
R 0.72 0.61 0.83 0.79
세라믹 기재 : 1, 100
제1 전극층 : 2, 200
서브 전극층 : 200s1, 200s2, 200s3, 200s4, 200s5, 200s6, 200s7
제2 금속층 : 3, 300
슬릿 : slit1, slit2, slit3, slit4

Claims (20)

  1. 세라믹 기재;
    상기 세라믹 기재의 상부에 형성된 제1 전극층; 및
    상기 세라믹 기재의 하부에 형성된 제2 전극층;을 포함하며,
    하기 식(1)을 만족하는 것을 특징으로 하는 세라믹 기판.
    Figure pat00014

    (여기서, V1은 제1 전극층의 부피, V2는 제2 전극층의 부피를 나타낸다)
  2. 청구항 1에 있어서,
    상기 제1 전극층 및 상기 제2 전극층의 두께가 동일하고,
    하기 식(2)을 만족하는 것을 특징으로 하는 세라믹 기판.
    Figure pat00015

    (여기서, S1은 제1 전극층의 면적, S2는 제2 전극층의 면적을 나타낸다)
  3. 청구항 1 또는 2에 있어서,
    상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘은 복수의 서브 전극층을 구비하는 것을 특징으로 하는 세라믹 기판.
  4. 청구항 3에 있어서,
    상기 서브 전극층은 전극층이 슬릿에 의하여 분리되는 것을 특징으로 하는 세라믹 기판.
  5. 청구항 4에 있어서,
    상기 슬릿은 전극층을 상하로 분리하는 제1 슬릿 및 전극층을 좌우로 분리하는 제2 슬릿을 어느 하나 또는 둘 이상을 포함하는 것을 특징으로 하는 세라믹 기판.
  6. 청구항 1 또는 2에 있어서,
    하기 식(3)으로 정의되는 캠버비율(chamber ratio) R은 0.4%이하인 것을 특징으로 하는 세라믹 기판.
    Figure pat00016

    (여기서, T는 세라믹 기판을 평면 위에 놓았을 때, 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이, t는 세라믹 기판의 두께, L은 세라믹 기판의 길이를 나타낸다)
  7. 청구항 1 또는 2에 있어서,
    상기 세라믹 기재과 제1 전극층 사이 및 상기 세라믹 기재와 제2 전극층 사이의 어느 한쪽 또는 양쪽에 접합층을 포함하는 것을 특징으로 하는 세라믹 기판.
  8. 청구항 1 또는 2에 있어서,
    상기 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이 T와 세라믹 기판 두께 t0의 차이인 (T-t0)와 세라믹 기판의 길이(L0)의 관계는 하기 식(4)를 만족하는 것을 특징으로 하는 세라믹 기판.
    Figure pat00017
  9. 청구항 1 또는 2에 있어서,
    상기 세라믹 기재는 알루미나, 알루미늄나이트라이드, 실리콘나이트라이드 및 ZTA에서 선택되는 어느 하나인 것을 특징으로 하는 세라믹 기판.
  10. 청구항 1 또는 2에 있어서,
    자동차 엔진, 풍력 터빈 및 고전압 DC 전송 장치의 어느 하나에 사용되는 세라믹 기판.
  11. 세라믹 기재를 준비하는 단계;
    상기 세라믹 기재의 상부에 제1 전극층을 형성하는 단계; 및
    상기 세라믹 기재의 하부에 제2 전극층을 형성하는 단계;를 포함하며,
    하기 식(1)을 만족하는 것을 특징으로 하는 세라믹 기판의 제조방법.
    Figure pat00018

    (여기서, V1은 제1 전극층의 부피, V2는 제2 전극층의 부피를 나타낸다)
  12. 청구항 11에 있어서,
    상기 제1 전극층 및 상기 제2 전극층의 두께가 동일하고,
    하기 식(2)을 만족하는 것을 특징으로 하는 세라믹 기판의 제조방법.
    Figure pat00019

    (여기서, S1은 제1 전극층의 면적, S2는 제2 전극층의 면적을 나타낸다)
  13. 청구항 11 또는 12에 있어서,
    상기 세라믹 기판은 AMB(Active Metal Brazing) 또는 DBC(Direct Bond Copper)의 어느 하나의 공정에 의하여 제조되는 것을 특징으로 하는 세라믹 기판의 제조방법.
  14. 청구항 11 또는 12에 있어서,
    상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘은 복수의 서브 전극층으로 이루어진 것을 특징으로 하는 세라믹 기판의 제조방법.
  15. 청구항 14에 있어서,
    상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘을 슬릿으로 분리하여 형성하는 것을 특징으로 하는 세라믹 기판의 제조방법.
  16. 청구항 11 또는 12에 있어서,
    상기 제1 전극층 및 상기 제2 전극층을 세라믹 기재에 형성하기 전에 상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘을 서브 전극층으로 분리한 후, 상시 서브 전극층을 세라믹 기재에 형성하는 단계를 더욱 포함하는 것을 특징으로 하는 세라믹 기판의 제조방법.
  17. 청구항 11 또는 12에 있어서,
    상기 제1 전극층 및 상기 제2 전극층을 세라믹 기재에 형성한 후, 상기 제1 전극층 및 상기 제2 전극층의 어느 하나 또는 둘을 서브 전극층으로 분리하는 단계를 더욱 포함하는 것을 특징으로 하는 세라믹 기판의 제조방법.
  18. 청구항 17에 있어서,
    상기 서브 전극층으로 분리하는 단계는 상기 제1 전극층 및 상기 제2 전극층을 커팅, 에칭 및 금형의 어느 하나의 방법을 사용하는 것을 특징으로 하는 세라믹 기판의 제조방법.
  19. 청구항 18에 있어서,
    상기 서브 전극층으로 분리하는 단계로서 전극층을 에칭액으로 식각하는 경우, 상기 에칭액은 염화제2철 및 염화구리에서 선택되는 어느 하나 또는 둘을 포함하는 것을 특징으로 하는 세라믹 기판의 제조방법.
  20. 청구항 11 또는 12에 있어서,
    하기 식(3)으로 정의되는 캠버비율(chamber ratio) R은 0.4이하로 조정되도록 상기 제1 전극층 및 상기 제2 전극층을 세라믹 기재에 형성하는 것을 특징으로 하는 세라믹 기판의 제조방법.
    Figure pat00020

    (여기서, T는 세라믹 기판을 평면 위에 놓았을 때, 세라믹 기판의 가장 높은 위치로부터 평면까지의 최단 길이, t는 세라믹 기판의 두께, L은 세라믹 기판의 길이를 나타낸다)
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