JP2017011142A - セラミック電子部品 - Google Patents

Abstract

【課題】本発明の課題は、電子機器の高性能化、小型化に求められる小型電子部品の高密度実装性を確保するための積層セラミック電子部品を提供することである。【解決手段】本発明は、セラミックチップ素体の端面に端子電極が形成されたセラミック電子部品に関するもので、小型電子部品の高密度実装性を提供することで、前記小型電子部品が搭載される電子機器の実装スペース設計自由度向上や省スペース化を可能とし、前記小型電子部品が搭載される電子機器の高性能化、小型化を提供できるという効果を奏するものであり、特に、内部電極を内設したセラミック素体の両端部に下地電極層を、該下地電極層上に第一のメッキ層及び第二のメッキ層を順に重層して端子電極を形成するセラミック電子部品であって、前記セラミック素体の両主面を覆う前記端子電極の表面は、変曲点を有さない形状であることを特徴とする、セラミック電子部品に関するものである。【選択図】図１

Description

本発明は、セラミックコンデンサを代表とするセラミック電子部品に関するもので、特に、セラミックチップ素体の端面に端子電極が形成されたセラミック電子部品に関するものである。

電子機器の高性能化を背景に、電子部品は小型化しながらも、その容量を一層大きくすることが要請され、誘電体層の薄層化、誘電材料の比誘電率向上、内部電極層の薄層化が進められている。セラミックチップ素体の端面に端子電極が形成されたセラミック電子部品においては、端子電極の厚さを極力薄くし、誘電体層、電極層を含む有効素体体積を大きくすることで高容量化には有効である。

また電子機器の小型化を図り、電子部品を含む電気機器の小型化を図りつつ、高密度容量化が求められている。それにより、設計自由度の向上や省スペース化等の実現の要求が高まっている。そのため、電子機器の実装スペースを有効に活用するためには、小型電子部品を高密度に実装することが必要とされる。

積層セラミック電子部品のようなチップ状の電子部品は、実装基板上に表面実装された状態で用いられる。その場合、電子部品の実装工程において、吸着ノズルによって保持された電子部品が実装基板上の所定の位置にマウントされた後、吸着ノズルが戻るとき、これに付着して電子部品が不所望にも持ち帰られるエラーを引き起こす場合がある。

そのため、特許文献１には、エラーの原因となる電子部品本体の側面でのめっき膜厚みを薄くしながらも、端面でのめっき膜厚を十分に得られる電子部品の製造方法に関する技術が開示されている。前記製造方法の特徴は、振動めっき工程において、めっき漕内の電子部品本体の導電性の下地層の総比表面積に対して、メディアの総比表面積が１．５〜３．５倍になるようにし、かつ、下地層側の単位面積あたりのめっき膜重量をＡ、メディア側の単位面積あたりのめっき膜重量をＢとしたとき、｛Ａ／（Ａ＋Ｂ）｝×１００［％］ で表される分配率が３０〜５０％となるようにすることにより、端面のめっき膜厚を十分確保している。これにより、吸着ノズルによって保持された電子部品が実装基板上の所定の位置にマウントされた後、吸着ノズルが戻ろうとするとき、これに付着して電子部品が不所望にも持ち帰られるエラーを回避できることが記載されている。

また、電子部品の装着ヘッドへの吸着、脱離は真空吸着と気体吹き出しによって行っている。そのため、電子部品と装着ヘッドの間に、真空吸着漏れ、あるいは空気等の気体吹き出し時の気流乱れがあると、装着精度が低下してしまう。電子部品の装着ヘッドへの吸着、脱離においては、装着ヘッドは端子電極部分にも接触するため、電子部品の主面と端子電極の高低差が大きいと真空吸着漏れが発生してしまう。そのため、素体の長さが短いほど、端子電極間の距離が小さくなるため、吸着面の段差の影響が大きくなり、真空吸着漏れが発生しやすく、実装精度が低下するという課題があった。

この課題に対しては、セラミック電子部品の両主面を覆う端子電極の厚みを所望の厚みに制御することが重要である。このため、特許文献２では、セラミック素体に特別な加工を施さなくても、所望の膜厚分布を有する薄層の外部電極が得られる積層セラミック電子部品の外部電極構造として、端面部分及び回り込み部分に、凹部が形成された積層セラミック電子部品に関する技術が開示されている。

特開２００５−３３３０４３号公報 特開２０１３−１２５６１号公報

しかしながら、吸着ノズルによって保持された電子部品が実装基板上の所定の位置にマウントされた後、吸着ノズルが戻ろうとするとき、吸着ノズルに付着して電子部品が持ち帰られるエラーを回避するためには、特許文献１の記載のような端面のめっき膜厚のコントロールだけでは不十分であり、下地層の厚みとめっき膜の厚み比率をコントロールすることが必要である。

また、吸着ノズルによって保持された電子部品が実装基板上の所定の位置にマウントされた後、吸着ノズルが戻ろうとするとき、これに付着して電子部品が不所望にも持ち帰られるエラーを回避するためには、凹部が形成されていないことが好ましい。また精度よく実装するためには、凹部が形成されていないことが好ましい。

そこで、本発明の目的は、上記に鑑みてなされたものであって、電子部品の高性能化、小型化に求められるセラミック電子部品の実装性を向上できるセラミック電子部品を提供することである。

上述した目的を達成するために、本発明のセラミック電子部品は、内部電極を内設したセラミック素体の両端部に下地電極層を、該下地電極層上にメッキ層を形成して端子電極を形成するセラミック電子部品であって、前記セラミック素体の両主面を覆う前記端子電極の表面は、変曲点を有さない形状であり、前記セラミック素体の両主面を覆う前記下地電極厚みをＨｓｕｂとし、前記セラミック素体の両主面を覆う前記端子電極厚みをＨとしたとき、０．２≦Ｈｓｕｂ／Ｈ≦０．５の関係を満たすことを特徴としている。

前記変曲点とは、セラミック電子部品の主面に対して垂直な長さ方向の断面を観察した際、セラミック電子部品の主面を覆う端子電極の輪郭を曲率半径１０μｍ以下の輪郭をカットした２次元の関数で近似した場合に、前記関数の２次導関数の符号が変化する点である。

セラミック電子部品の実装時に使用される表面実装機において、セラミック電子部品と接する装着ヘッドは、セラミックチップ素体の両主面を覆う前記端子電極の表面部に接触する。そのため、変曲点が無ければ、吸着ノズルの真空圧力や吸着ノズルとの接触圧力、あるいは、基板実装時の接触圧力が接触面に均等に加わるため、前記セラミック電子部品の端子電極に吸着ノズルが食い込むことがなく、吸着ノズルによって保持された電子部品が実装基板上の所定の位置にマウントされた後、吸着ノズルが戻ろうとするとき、これに付着して電子部品が不所望にも持ち帰られるエラーの発生を抑制することが出来る。

また、前記セラミック素体の両主面を覆う前記下地電極厚みをＨｓｕｂとし、前記前記セラミック素体の両主面を覆う前記端子電極厚みをＨとしたとき、０．２≦Ｈｓｕｂ／Ｈ≦０．５の関係を満たすことにより、電子部品が実装基板上の所定の位置にマウントされたときに比較的硬い材質の吸着ノズルと下地電極層に挟まれる比較的軟らかい材質のめっき膜を押しつぶすことが無いため、前記セラミック電子部品の端子電極に吸着ノズルが食い込むことがなく、吸着ノズルによって保持された電子部品が実装基板上の所定の位置にマウントされた後、吸着ノズルが戻ろうとするとき、これに付着して電子部品が不所望にも持ち帰られるエラーの発生を抑制することが出来る。

本発明のセラミック電子部品は、内部電極を内設したセラミック素体の両端部に下地電極層を、該下地電極層上にメッキ層を順に重層して端子電極を形成するセラミック電子部品であって、前記セラミック素体の両主面を覆う前記端子電極の表面は、変曲点を有さない形状であり、前記端子電極を含む素体長手方向の長さをＬ、前記セラミック素体の両主面を覆う前記端子電極厚みをＨとしたとき、０．０１５≦Ｈ／Ｌ≦０．０３５の関係を満たすことを特徴としている。なお、ここでいう変曲点とは、前述と同様である。

セラミック電子部品の実装時に使用される表面実装機の装着ノズルは、セラミック電子部品の端子電極に接触するため、特に真空吸着、真空吸着破壊、空気等の吹き出しによって、前記セラミック電子部品を着脱して実装する場合には、前記セラミック電子部品におけるセラミック素体の両主面を覆う前記端子電極の表面に、変曲点が無ければ真空吸着が確保され、空気等の気体吹き出し時の気流乱れが無く、高い装着精度が得られる。

前記セラミック電子部品におけるセラミック素体の前記端子電極を含む素体長手方向の長さをＬに対して、前記セラミック素体の両主面を覆う前記端子電極の厚みＨの比率が、０．０１５≦Ｈ／Ｌ≦０．０３５の関係を満たすことにより真空吸着漏れ、あるいは空気等の気体吹き出し時の気流乱れが無く、高い装着精度が得られる。

本発明では、電子部品の高性能化、小型化に求められる電子部品の実装性を向上することのできる積層セラミック電子部品を提供することができる。

図１は積層セラミック電子部品の代表例として、積層セラミックチップコンデンサの斜視図である。 図２は積層セラミック電子部品の代表例として、積層セラミックチップコンデンサの断面拡大断面図である。 図３は積層セラミック電子部品の代表例として、積層セラミックチップコンデンサの端部拡大断面図である。 図４は積層セラミック電子部品の代表例として、積層セラミックチップコンデンサの両主面を覆う端子電極において変曲点を有さない形状の一例 図５は積層セラミック電子部品の代表例として、積層セラミックチップコンデンサの両主面を覆う端子電極において変曲点を有する形状の一例 図６は積層セラミック電子部品の代表例として、積層セラミックチップコンデンサの両主面を覆う端子電極において変曲点を有する形状の一例

以下、本発明に係わる電子部品の好適な実施形態について、図面を参照して詳細に説明する。
図１は、本発明に係わる電子部品の一実施形態を示す斜視図である。同図において、本実施形態の積層セラミック電子部品１は積層型セラミックチップコンデンサであり、実装基板２に実装される。なお、以下の実施形態に記載した内容により本発明が積層型セラミックチップコンデンサに限定されるものではなく、セラミック回路基板、圧電セラミック部品等のセラミック電子部品に適用することができる。電子部品１は、略直方体状のセラミック素体３と、このセラミック素体３の長手方向の両端部に設けられた１対の端子電極４Ａ、４Ｂとを備えている。

セラミック素体３は、端面（３ａ、３ｂ）、主面（３ｃ、３ｄ）、側面（３ｅ、３ｆ）とを有している。ここでは、セラミック素体３の主面３ｄを実装基板２に対する実装面としている。セラミック素体３の各角部５は丸みを有している。

セラミック素体３は、図２に示すように、複数の誘電体層６と複数の内部電極７Ａと複数の内部電極７Ｂとが積層されてなる構造を有している。内部電極７Ａと内部電極７Ｂとは、誘電体層６を介して交互に積層されている。内部電極７Ａはセラミック素体３の端面３ａに露出し、内部電極層７Ｂはセラミック素体３の端面３ｂに露出している。誘電体セラミック層６は、例えばＢａＴｉＯ_３系セラミックやＣａＺｒＯ_３系セラミック等で形成されている。内部電極層７Ａ、７Ｂは、例えばＰｄ、Ａｇ／Ｐｄ合金、Ｎｉ、Ｎｉ合金等で形成されている。

端子電極４Ａは、各内部電極層７Ａと電気的に接合され、端子電極４Ｂ層は、各内部電極７Ｂと電気的に接合されている。端子電極４Ａは、セラミック素体３の端面３ａを覆うと共に当該端面３ａから４つの角部５を介して主面（３ｃ、３ｄ）、側面（３ｅ、３ｆ）に回り込むように形成された下地電極層８Ａを有している。焼付電極層８Ａの表面にはＮｉめっき層９Ａが形成され、このＮｉめっき層９Ａ上にはＳｎめっき層１０Ａが形成されている。端子電極４Ｂは、セラミック素体３の端面３ｂを覆うと共に当該端面３ｂから４つの角部５を介して主面（３ｃ、３ｄ）、側面（３ｅ、３ｆ）に回り込むように形成された下地電極層８Ｂを有している。下地電極層８Ｂの表面にはＮｉめっき層９Ｂが形成され、このＮｉめっき層９Ｂ上にはＳｎめっき層１０Ｂが形成されている。

下地電極層８Ａ、８Ｂは、例えば銅ペーストや銀ペースト等の導電ペーストを塗布し、焼き付けることにより形成される。Ｎｉめっき層９Ａ、９Ｂは半田により電子部品１を実装基板２に実装する際に、下地電極層８Ａ、８Ｂの半田喰われを防ぐための層である。Ｓｎめっき層１０Ａ、１０Ｂは、半田により電子部品１を実装基板２に実装する際に、実装基板２上の電極バッド２ａに端子電極４Ａ、４Ｂが付きやすくするための層である。

このようなセラミック電子部品１において、図３に示すように、セラミック素体３の両主面を覆う下地電極層の厚みをＨｓｕｂとし、セラミック素体３の両主面を覆う端子電極４Ａ、４Ｂの厚みをＨとしたときに、０．２≦Ｈｓｕｂ／Ｈ≦０．５の関係を満たすことが好ましい。より好ましくは０．２５≦Ｈｓｕｂ／Ｈ≦０．５である。それにより、セラミック電子部品１が実装基板２上の所定の位置にマウントされたときに比較的硬い材質の吸着ノズルと下地電極層８Ａ、８Ｂに挟まれる比較的軟らかい材質のめっき膜９Ａ、９Ｂ、１０Ａ、１０Ｂを押しつぶすことが無いため、前記セラミック電子部品１の端子電極４Ａ、４Ｂに吸着ノズルが食い込むことがなく、吸着ノズルによって保持されたセラミック電子部品１が実装基板上の所定の位置にマウントされた後、吸着ノズルが戻ろうとするとき、これに付着してセラミック電子部品１が不所望にも持ち帰られるエラーを抑制することが出来る。

また、セラミック電子部品１におけるセラミック素体３の前記端子電極４Ａ、４Ｂを含むセラミック電子部品１の長手方向の長さをＬとしたときに、前記セラミック素体３の両主面を覆う前記端子電極４Ａ、４Ｂの厚みＨの比率が、０．０１５≦Ｈ／Ｌ≦０．０３５の関係を満たすことにより真空吸着漏れ、あるいは空気等の気体吹き出し時の気流乱れが無く、装着精度が安定的に行う事が可能となる。より好ましくは．０．０１５≦Ｈ／Ｌ≦０．０３０である。それにより、セラミック電子部品１において、図３に示すように、セラミック素体３の前記端子電極４Ａ、４Ｂの素体長手方向の長さをＢとしたときに、長さＢの５０％未満の装着精度を満足する事ができる。

また、上記範囲のセラミック素体３の前記端子電極４Ａ、４Ｂを含むセラミック電子部品１の長手方向の長さＬに対する下地電極層８Ａ、８Ｂ厚みをＨｓｕｂとしたときに、０．００４０≦Ｈｓｕｂ／Ｌ≦０．０１５の関係を満たすこと好ましい。比較的硬い材質の下地焼き付け層の比率が０．００４０≦Ｈｓｕｂ／Ｌ≦０．０１５の関係を満たすことにより、セラミック電子部品１が実装基板２上の所定の位置にマウントされる際に、吸着ノズルによる応力に対してセラミック電子部品１の保形性が確保できるため、前記記載の持ち帰りエラーおよび装着精度を一層高めることが可能である。

また、図２に示すＮｉめっき層９Ａ、９Ｂの厚みは、１μｍ〜５μｍであり、Ｓｎめっき層１０Ａ、１０Ｂの厚みは、１μｍ〜５μｍであることが好ましい。

次に、積層セラミック電子部品１を製造する手段について説明する。まず、例えばシート積層方法によって、誘電体セラミック層６および内部電極７Ａ、７Ｂを有するグリーン状態の素体を作製する。

続いて、グリーン状態の素体を純水と共にバレル機へ導入し、当該素体のバレル研磨を所定時間行うことにより、グリーン状態の素体の各角部を丸める。素体の各角部の曲率半径は、バレル研磨を行う時間（バレル時間）によって調整され、バレル時間が長くなるほど曲率半径が大きくなる。このとき、焼成後の各角部の曲率半径で１０μｍ〜３０μｍとなるようにバレル研磨を行うことが好ましい。なお、バレル研磨を行わなくても本発明は実施することが可能である。次に、バレル研磨後の素体を所定温度で所定時間だけ焼成する。これにより、セラミック素体３が得られる。

本発明のセラミック電子部品１の所望の形状を設けるためには、前記セラミック素体３の表面張力をコントロールする処理を行うことや、下地電極層８Ａ、８Ｂの厚みをコントロールすることが重要である。例えば、セラミック素体の表面張力のコントールするためには、グリスあるいはワックス等の鉱物油を炭化水素系有機溶剤や希釈した溶液に前記セラミック素体２を浸して乾燥する手法がある。また、前記セラミック素体３に空気、Ｏ_３、ＣＦ_４、Ｃ_２Ｆ_６、Ｃ_４Ｆ_８等プロセスガスを作用させプラズマ状態において生成するラジカルなどの活性種を作用させて行なう手法もある。他にも各種有機あるは無機あるいは有機無機混合撥水処理剤を含有させた液中に浸漬処理し、乾燥等の手法や前記セラミック素体３は熱処理を行って、セラミック素体の表面性をコントロールしてもよい。それらの手法を施すことにより、変曲点を生じさせない下地層を設ける事が可能となる。

続いて、セラミック素体３の両端部に端子電極４Ａ，４Ｂを形成する。具体的には、例えばペースト浸漬法によって、セラミック素体３の端面（３ａ，３ｂ）及び主面（３ｃ、３ｄ）、側面（３ｅ、３ｆ）の両端部分に導電ペーストを塗布する。そして、例えばブロット法により過剰の導電ペーストを除去する。そして、導電ペーストを所定時間乾燥させた後、導電ペーストを焼き付けることにより、下地電極層８Ａ，８Ｂを形成する。続いて、例えば電気めっきによって、焼付電極層８Ａ，８Ｂ上にＮｉめっき層９Ａ，９Ｂ及びＳｎめっき層１０Ａ，１０Ｂを順次形成する。以上により、上記の積層セラミックチップコンデンサ１が完成する。
実施形態１

本発明に係るセラミック電子部品の実施例について具体的に説明する。
（実施例１）
まず、図１に示すようなセラミック素体３を準備する。セラミック素体は外部端子電極４Ａ、４Ｂを形成した後の外形寸法が０．６ｍｍ×０．３ｍｍ×０．３ｍｍとなるものを用いた。次に鉱物油を主成分とするグリースを炭化水素系有機溶剤で溶かした溶液にセラミック素体３を投入し、乾燥させることでセラミック素体３表面の撥水処理を行う。

他方、端子電極４Ａ、４Ｂを形成するために用いる下地電極層８Ａ、８Ｂのための導電性ペーストを準備する。導電性ペーストは金属粉末、樹脂および溶剤を含み、好ましくはガラス成分を含む。金属粉末としては、金属単体として含まれていてもよく、合金として含まれていてもよい。金属としては、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ等を用いることが出来る。樹脂としては、アクリル、ブチラール、ポリビニルアルコール、エチルセルロース等を用いることが出来る。溶剤としては、エタノール、キシレン、ブチルカルビトール、ターピネオール等を用いることが出来る。ガラスは軟化温度が好ましくは７００℃以下であることが好ましい。軟化温度の低いガラス粉末を用いることによって、下地電極層８Ａ、８Ｂを形成する際の焼成温度を低くすることが可能となり、金属の酸化やセラミック素体３の性能低下を十分に抑制することが出来る。

次に、セラミック素体３の端面を電極ペーストの中に深さ６０μｍになるように浸漬し、引き上げ電極ペーストを乾燥させる。

次に、積層セラミック電子部品１の下地電極層８Ａ、８Ｂを形成するため、電極ペーストが塗布されたセラミック素体３を８００℃程度の温度で熱処理する。熱処理の雰囲気は必要に応じて例えば窒素ガスやアルゴンガス等の不活性ガス雰囲気とし、熱処理温度は、ペーストに含まれているガラス粉末の軟化点温度以上とする。具体的には熱処理温度は５００℃〜８５０℃、より好ましくは５５０℃〜８５０℃とする。焼成時間は、好ましくは０．１時間〜１０時間、より好ましくは０．５〜５時間とする。このような熱処理条件で熱処理することによって。熱や元素拡散によるセラミック素体３の性能低下を抑制しつつ、緻密な下地電極層８Ａ、８Ｂを形成することが出来る。

次に、積層セラミック電子部品１の第１の金属めっき層９Ａ、９Ｂ、第２の金属めっき層１０Ａ、１０Ｂを形成する。第１の金属めっき層９Ａ、９Ｂにははんだ食われを防止するためにＮｉを用い、第２の金属めっき層１０Ａ、１０Ｂにははんだ付け性をよくするためにＳｎを用いる。

外部端子電極４Ａ、４Ｂとして、下地電極層８Ａ、８Ｂ、第１の金属めっき層９Ａ、９Ｂ、第２の金属めっき層１０Ａ、１０Ｂを備えた積層セラミック電子部品１の外形寸法を測定しところ、０．６ｍｍ×０．３ｍｍ×０．３ｍｍであった。次にこの積層セラミック電子部品１の断面を研磨によって出し、積層セラミック電子部品１の両主面を覆う下地電極層８Ａ、８Ｂの厚みＨｓｕｂ、セラミック電子部品１の両主面を覆う端子電極８Ａ、８Ｂの厚みＨ、およびセラミック電子部品１の両主面を覆う端子電極８Ａ、８Ｂの長さＢをＳＥＭ観察によって測定したところ、変曲点を有さない形状であり、Ｈｓｕｂ＝２．４μｍ、Ｈ＝１０．４μｍ、Ｂ＝１５０μｍであった。

次に、積層セラミック電子部品１を表面実装装置いわゆるマウンタで基板への実装を行った。基板実装後にマイクロスコープで基板上の積層セラミック電子部品１を観察し、狙い位置からのずれ量である実装精度を計測したところ、実装精度は６９μｍであり、両主面を覆う端子電極４Ａ、４Ｂの長さＢの９２％だった。実装精度に関しては、両主面を覆う端子電極４Ａ、４Ｂの長さＢの５０％以下の実装精度であれば、実装基板の実装密度を損なうことが無い。

以下に、各項目の測定法を記述する。
［持ち帰りエラー率測定法］
基板に積層セラミック電子部品１００００個の実装を行い、持ち帰りエラーが発生した個数を数え、持ち帰りエラー率とした。
［実装精度測定法］
基板に積層セラミック電子部品１００個の実装を行い、実装基板にはんだ付けを行ったはんだ位置から、実装基板上に実装された積層セラミック電子部品の位置ずれ寸法を計測した平均値を実装精度とした。

表１は外形寸法が０．６ｍｍ×０．３ｍｍ×０．３ｍｍの積層セラミック電子部品を１００００個ずつ用意し、セラミック電子部品の両主面を覆う端子電極の厚みＨを１０μｍ程度になるように金属めっき厚みを調整した積層セラミック電子部品の両主面を覆う下地電極層の厚みＨｓｕｂが異なるサンプルの厚み測定結果、実装時の持ち帰りエラー率である。

表２は外形寸法が０．４ｍｍ×０．２ｍｍ×０．２ｍｍの積層セラミック電子部品を１００００個準備し、表１、表２と同様の測定、評価を行ったものである。この際、セラミック電子部品の両主面を覆う端子電極の長さＢを１００μｍになるようにした。

表３は外形寸法が０．２ｍｍ×０．１ｍｍ×０．１ｍｍの積層セラミック電子部品を１００００個準備し、表１、表２と同様の測定、評価を行ったものである。この際、セラミック電子部品の両主面を覆う端子電極４Ａ、４Ｂの長さＢを５０μｍになるようにした。

表１、表２および表３よりセラミック素体の端面に外部端子電極が形成されたセラミック電子部品において、セラミック素体の両主面を覆う前記端子電極の表面は、図４のように変曲点を有さない形状であり、積層セラミック電子部品の両主面を覆う端子電極の厚みＨに対するセラミック素体の両主面を覆う下地電極層の厚みをＨｓｕｂとしたとき
０．２≦Ｈｓｕｂ／Ｈ≦０．５
の関係を満たせば、積層セラミック電子部品が実装基板上の所定の位置にマウントされたときに比較的硬い材質の吸着ノズルと下地電極層に挟まれる比較的軟らかい材質のめっき膜を押しつぶすことが無いため、前記セラミック電子部品の端子電極に吸着ノズルが食い込むことがなく、吸着ノズルによって保持されたセラミック電子部品が実装基板上の所定の位置にマウントされた後、吸着ノズルが戻ろうとするとき、これに付着してセラミック電子部品が不所望にも持ち帰られるエラーを抑制することが出来る。図５、図６は変曲点を有する形状の例である。

表４は外形寸法が０．６ｍｍ×０．３ｍｍ×０．３ｍｍの積層セラミック電子部品を１００個ずつ用意し、セラミック電子部品の両主面を覆う下地電極層の厚みＨｓｕｂおよびセラミック電子部品の両主面を覆う端子電極の厚みＨが異なる積層セラミック電子部品の厚み測定結果、および表面実装装置いわゆるマウンタで実装基板への実装を行った実装精度である。

表５は外形寸法が０．４×０．２×０．２ｍｍの積層セラミック電子部品を１００個ずつ用意し、セラミック電子部品の両主面を覆う下地電極層の厚みＨｓｕｂおよびセラミック電子部品の両主面を覆う端子電極の厚みＨが異なる積層セラミック電子部品の厚み測定結果、および表面実装装置いわゆるマウンタで基板への実装を行った実装精度である。

表６は外形寸法が０．２ｍｍ×０．１ｍｍ×０．１ｍｍの積層セラミック電子部品を１００個ずつ用意し、セラミック電子部品の両主面を覆う下地電極層８Ａ、８Ｂの厚みＨｓｕｂおよびセラミック電子部品の両主面を覆う端子電極の厚みＨが異なる積層セラミック電子部品の厚み測定結果、および表面実装装置いわゆるマウンタで実装基板への実装を行った実装精度である。

表４、表５および表６よりセラミックチップ素体の端面に端子電極が形成されたセラミック電子部品において、セラミック素体の両主面を覆う前記端子電極の表面は、図４のように変曲点を有さない形状であり、端子電極を含むセラミック電子部品の長手方向の長さＬに対する、セラミック電子部品の両主面を覆う端子電極の厚みをＨとしたとき、
０．０１５≦Ｈ／Ｌ≦０．０３５
の関係を満たせば実装精度の高い表面実装を行うことが出来る。図５、図６は変曲点を有する形状の例である。

表１、表２、表３、表４、表５、表６よりセラミックチップ素体の端面に端子電極が形成されたセラミック電子部品において、セラミック素体の前記端子電極を含むセラミック電子部品１の長手方向の長さＬに対する下地電極層の厚みをＨｓｕｂとしたときに、
０．００４０≦Ｈｓｕｂ／Ｌ≦０．０１５
の関係を満たすこと好ましい。比較的硬い材質の下地焼き付け層の比率が０．００４０≦Ｈｓｕｂ／Ｌ≦０．０１５の関係を満たすことにより、セラミック電子部品１が実装基板２上の所定の位置にマウントされる際に、吸着ノズルによる応力に対してセラミック電子部品１の保形性が確保できるため、前記記載の持ち帰りエラーおよび装着精度を一層高めることが可能である。

以上のように、本発明に係る積層型セラミック電子部品の製造方法は、小型大容量品の製造において特に有用である。

１：積層セラミック電子部品
２：実装基板
３：セラミック素体
３ａ，３ｂ：端面
３ｃ，３ｄ：主面
３ｅ，３ｆ：側面
４Ａ，４Ｂ：端子電極
５：角部
６：誘電体セラミック層
７Ａ，７Ｂ：内部電極層
８Ａ，８Ｂ：下地電極層
９Ａ，９Ｂ：第一の金属めっき層
１０Ａ，１０Ｂ：第二の金属めっき層
Ｌ：セラミック電子部品の端子電極４Ａ，４Ｂを含む素体長手方向の長さ
Ｗ：セラミック電子部品の端子電極４Ａ，４Ｂを含む素体幅手方向の長さ
Ｔ：セラミック電子部品の端子電極４Ａ，４Ｂを含む素体高さ
Ｈ：セラミック電子部品の両主面を覆う端子電極４Ａ，４Ｂの厚み
Ｈｓｕｂ：セラミック電子部品の両主面を覆う下地電極層８Ａ，８Ｂの厚み
Ｂ：セラミック電子部品の両主面を覆う端子電極４Ａ，４Ｂの素体長手方向の長さ

Claims (3)

1. 内部電極を内設したセラミック素体の両端部に下地電極層を、該下地電極層上にメッキ層を形成して端子電極を形成するセラミック電子部品であって、前記セラミック素体の両主面を覆う前記端子電極の表面は、変曲点を有さない形状であり、前記セラミック素体の両主面を覆う前記下地電極厚みをＨｓｕｂとし、前記セラミック素体の両主面を覆う前記端子電極厚みをＨとしたとき、
   ０．２≦Ｈｓｕｂ／Ｈ≦０．５
   であることを特徴とする、セラミック電子部品。
2. 内部電極を内設したセラミック素体の両端部に下地電極層を、該下地電極層上にメッキ層を形成して端子電極を形成するセラミック電子部品であって、前記セラミック素体の両主面を覆う前記端子電極の表面は、変曲点を有さない形状であり、前記端子電極を含む素体長手方向の長さをＬ、前記セラミック素体の両主面を覆う前記端子電極厚みをＨとしたとき、
   ０．０１５≦Ｈ／Ｌ≦０．０３５
   の関係を満たすことを特徴とする、セラミック電子部品。
3. 前記端子電極を含む素体長手方向の長さをＬ、前記セラミック素体の両主面を覆う前記下地電極厚みをＨｓｕｂとしたとき、
   ０．００４０≦Ｈｓｕｂ／Ｌ≦０．０１５
   の関係を満たすことを特徴とする、請求項１又は請求項２記載のセラミック電子部品。

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