JP2014212295A - 積層セラミック電子部品及びその実装基板 - Google Patents

Abstract

【課題】高容量を具現しながらも、基板に実装する際の倒れ不良及びチッピング不良を防ぎ、信頼性を改善させることができる積層セラミック電子部品及びその実装基板を提供する。
【解決手段】誘電体層１１を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体１０、及び上記セラミック本体１０内で上記誘電体層を介して対向するように積層される第１及び第２内部電極２１，２２を含む、積層セラミック電子部品を提供する。
【選択図】図１

Description

本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタの回路基板への実装構造に関する。

最近、電子製品の小型化の傾向により、積層セラミック電子部品も小型化及び大容量化が要求されている。

これにより、誘電体と内部電極の薄膜化、多層化が多様な方法で試されており、近来では、誘電体層の厚さは薄くなりながら積層数が増加する積層セラミック電子部品が製造されている。

上記積層セラミック電子部品の小型化、且つ誘電体と内部電極の薄膜化が可能でありながら、高容量化を具現するために積層数を増加させることができるようになった。

上記のように、積層セラミック電子部品の小型化が可能で、積層数が増加することにより、積層セラミック電子部品は幅よりも厚さがさらに増加した形態に製作することができ、高容量は具現できるが、基板に実装する際にチップが倒れて不良が頻繁に発生するという問題がある。

一方、積層セラミック電子部品の製造工程でセラミック本体が互いにぶつかって割れるチッピング不良が発生することがあり、それを防止するために、セラミック本体の角部と頂点部分を研磨する方法が用いられてきた。

しかし、セラミック本体の角部と頂点部分を研磨する場合、過度に研磨されたり、研磨が足りないと、積層セラミック電子部品の信頼性に影響を及ぼす。

従って、高容量を具現しながらも、基板に実装する際の倒れ不良及びチッピング不良を防ぎ、信頼性を改善させることができる積層セラミック電子部品の研究が依然として必要である。

特開２００５−１２９８０２号公報

本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタの回路基板への実装構造に関する。

本発明の一形態は、誘電体層を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体と、上記セラミック本体内で上記誘電体層を介して対向するように積層される第１及び第２内部電極と、を含む積層セラミック電子部品を提供する。

上記セラミック本体の長さ、幅及び厚さ方向の少なくとも一つ以上の角がラウンド（ｒｏｕｎｄ）状であり、上記角の曲率半径をａとすると、０．０１≦ａ／Ｔ≦０．０７を満たすことができる。

上記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たすことができる。

上記第１及び第２内部電極の厚さは０．６μｍ以下であってもよい。

上記誘電体層の積層数は５００層以上であってもよい。

上記第１及び第２内部電極は、上記セラミック本体の厚さ方向に積層されてもよい。

本発明の他の形態によると、上記第１及び第２内部電極は上記セラミック本体の幅方向に積層されてもよい。

本発明の他の形態は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた積層セラミック電子部品と、を含み、上記積層セラミック電子部品は、誘電体層を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体、及び上記セラミック本体内で上記誘電体層を介して対向するように積層される第１及び第２内部電極を含む、積層セラミック電子部品の実装基板を提供する。

上記セラミック本体の長さ、幅及び厚さ方向の少なくとも一つ以上の角がラウンド（ｒｏｕｎｄ）状であり、上記角の曲率半径をａとすると、０．０１≦ａ／Ｔ≦０．０７を満たすことができる。

上記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たすことができる。

上記第１及び第２内部電極の厚さは０．６μｍ以下であってもよい。

上記誘電体層の積層数は５００層以上であることを特徴とすることができる。

本発明の他の形態によると、上記第１及び第２内部電極は上記セラミック本体の厚さ方向に積層されてもよい。

本発明の他の形態によると、上記第１及び第２内部電極は上記セラミック本体の幅方向に積層されてもよい。

本発明によると、静電容量の大容量化を具現しながら信頼性に優れた大容量積層セラミック電子部品を具現することができる。

具体的には、本発明は、セラミック本体同士または他の部品との衝突によりセラミック本体が損傷するチッピング不良を防止することができ、大容量化が具現された積層セラミック電子部品を基板に実装する際の倒れ不良を防止することができる。

これにより、信頼性に優れた高容量積層セラミック電子部品を具現することができる。

本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。 図１の積層セラミックキャパシタを幅方向に切断して示した断面図である。 本発明の他の実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。 図３の積層セラミックキャパシタを幅方向に切断して示した断面図である。 図１の積層セラミックキャパシタが印刷回路基板に実装された様子を示した斜視図である。 図３の積層セラミックキャパシタが印刷回路基板に実装された様子を示した斜視図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

積層セラミックキャパシタ
図１は本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図２は図１の積層セラミックキャパシタを幅方向に切断して示した断面図である。

図１及び図２を参照すると、本発明の一実施形態による積層セラミック電子部品は、誘電体層１１を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体１０と、上記セラミック本体１０内で上記誘電体層１１を介して対向するように積層される第１及び第２内部電極２１、２２と、を含んでもよい。

以下では、本発明の実施形態による積層セラミック電子部品を、特に積層セラミックキャパシタで説明するが、これに制限されない。

上記セラミック本体１０は特に制限されず、例えば、六面体であってもよい。

一方、本実施形態の積層セラミックキャパシタでは、図１を参照して、「長さ方向」は「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で使用することができる。

上記第１及び第２内部電極２１、２２は特に制限されず、例えば、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金などの貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを使用して形成してもよい。

上記誘電体層１１は高い誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末を含んでもよいが、本発明はこれに限定されない。

一方、上記第１及び第２内部電極２１、２２は異なる極性を有する一対の電極であって、誘電体層１１上に導電性金属を含む導電性ペーストを所定の厚さで印刷して形成してもよい。

上記第１及び第２内部電極２１、２２の焼成後の平均厚さは、静電容量を形成することができるのであれば、特に制限されず、例えば、０．６μｍ以下であってもよい。

上記第１及び第２内部電極２１、２２の平均厚さは、図２のようにセラミック本体１０の幅方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージをスキャンして測定することができる。

例えば、図２のようにセラミック本体１０の長さＬ方向の中央部で切断した幅及び厚さ方向（Ｗ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の内部電極に対して、幅方向に等間隔である３０個の地点でその厚さを測定して平均値を測定することができる。

上記等間隔である３０個の地点は、第１及び第２内部電極２１、２２が重なる領域を意味する容量形成部で測定されることができる。

また、このような平均値を１０個以上の内部電極に拡張して測定すると、内部電極の平均厚さをさらに一般化することができる。

また、上記第１及び第２内部電極２１、２２は誘電体層１１の積層方向に沿って両端面を通じて交互に露出するように形成され、中間に配置された誘電体層１１により互いに電気的に絶縁されることができる。

即ち、第１及び第２内部電極２１、２２は、セラミック本体１０の両端面を通じて交互に露出する部分により第１及び第２外部電極３１、３２とそれぞれ電気的に連結されることができる。

従って、第１及び第２外部電極３１、３２に電圧を印加すると、対向する第１及び第２内部電極２１、２２の間に電荷が蓄積され、このとき、積層セラミックキャパシタ１の静電容量は第１及び第２内部電極２１、２２の互いに重なる領域の面積に比例する。

静電容量を形成するために第１及び第２外部電極３１、３２が上記セラミック本体１０の外側に形成され、上記第１及び第２内部電極２１、２２と電気的に連結されることができる。

上記第１及び第２外部電極３１、３２は内部電極と同じ材質の導電性物質で形成されてもよいが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などで形成されてもよい。

上記第１及び第２外部電極３１、３２は、上記金属粉末にガラスフリットを添加して用意した導電性ペーストを塗布した後、焼成することで形成されることができる。

上記セラミック本体１０は、複数の誘電体層１１を積層した後焼成して形成したもので、このようなセラミック本体１０の形状、寸法及び誘電体層１１の積層数は、本実施形態に示されたものに限定されない。

また、上記セラミック本体１０を形成する複数の誘電体層１１は焼結された状態であり、隣接する誘電体層１１同士の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いずには確認できない程に一体化されていてもよい。

本発明の一実施形態によると、上記誘電体層１１の平均厚さｔｄは、積層セラミックキャパシタ１の容量設計に合わせて任意に変更することができるが、焼成後０．１〜０．６μｍであってもよい。

上記誘電体層１１の平均厚さｔｄは、図２のようにセラミック本体１０の幅方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージをスキャンして測定することができる。

例えば、図２のように、セラミック本体１０の長さＬ方向の中央部で切断した幅及び厚さ方向（Ｗ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の誘電体層に対して、幅方向に等間隔である３０個の地点でその厚さを測定して平均値を測定することができる。

上記等間隔である３０個の地点は第１及び第２内部電極２１、２２が重なる領域を意味する容量形成部で測定されることができる。

また、このような平均値を１０個以上の誘電体層に拡張して測定すると、誘電体層の平均厚さをさらに一般化することができる。

上記誘電体層１１の積層数は特に制限されないが、例えば、５００層以上であることを特徴とすることができる。

上記のように誘電体層１１の積層数を５００層以上にすることで、上記セラミック本体の厚さＴが幅Ｗより大きい高容量積層セラミックキャパシタを具現することができる。

一方、上記セラミック本体１０の長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすことができる。

本発明の一実施形態による積層セラミックキャパシタ１は、高容量を具現するために積層数を増加させた形態であり、上記セラミック本体１０の幅Ｗより厚さＴが大きい形態であることを特徴とする。

一般的な積層セラミックキャパシタは、幅と厚さが略同じ大きさに製作されてきた。

しかし、本発明の一実施形態による積層セラミックキャパシタは小型化することができ、基板に実装する際、十分な空間を確保することができるため、高容量積層セラミックキャパシタを具現するために積層数を増加させることができる。

上記セラミック本体において、積層方向が厚さ方向であるため、上記のように積層数が増加することにより、上記セラミック本体の厚さＴと幅Ｗの関係がＴ／Ｗ＞１．０を満たすことができる。

本発明の一実施形態によると、上記セラミック本体の厚さＴと幅Ｗの関係がＴ／Ｗ＞１．０を満たすように積層セラミックキャパシタを製作することで、静電容量の大容量化を具現することができる。

一方、上記セラミック本体の厚さＴと幅Ｗの関係がＴ／Ｗ＞１．０を満たすように製作することにより、上記積層セラミックキャパシタを基板に実装する際の倒れによるショート発生などの信頼性不良の問題が生じる恐れがある。

しかし、本発明の一実施形態によると、上記セラミック本体１０の長さ、幅及び厚さ方向の少なくとも一つ以上の角がラウンド（ｒｏｕｎｄ）状であり、上記角の曲率半径をａとすると、０．０１≦ａ／Ｔ≦０．０７を満たすことで、上記基板への実装時の倒れによるショート不良を防ぐことができる。

即ち、上記のように積層セラミックキャパシタ１を製作することで、上記セラミック本体１０の厚さＴと幅Ｗの関係がＴ／Ｗ＞１．０を満たしても、基板に実装する際に倒れず、信頼性に優れる。

一方、積層セラミックキャパシタの製造工程において、セラミック本体が互いにぶつかって割れるチッピング不良が発生する恐れがあるが、本発明の一実施形態によると、上記セラミック本体１０の長さ、幅及び厚さ方向の少なくとも一つ以上の角がラウンド（ｒｏｕｎｄ）状であり、上記角の曲率半径をａとすると、０．０１≦ａ／Ｔ≦０．０７を満たすことで、上記チッピング不良を防ぐことができる。

これにより、信頼性にさらに優れた積層セラミックキャパシタを具現することができる。

上記セラミック本体１０の厚さＴに対する上記角の曲率半径ａの比率（ａ／Ｔ）が０．０１未満では、上記セラミック本体１０の角と頂点部分の研磨が十分でないため、チッピング不良が発生することがあり、信頼性に優れた高容量積層セラミックキャパシタを具現することができない。

一方、上記セラミック本体１０の厚さＴに対する上記角の曲率半径ａの比率（ａ／Ｔ）が０．０７を超えると、上記セラミック本体１０の角と頂点部分の研磨が過度に行われ、基板に実装する際に倒れ不良が発生する恐れがある。

本発明の一実施形態によると、上記セラミック本体１０の長さ、幅及び厚さ方向の少なくとも一つ以上の角がラウンド（ｒｏｕｎｄ）状であり、上記角の曲率半径をａとすると、０．０１≦ａ／Ｔ≦０．０７を満たすように上記セラミック本体１０の角及び頂点を研磨することができる。

上記研磨は研磨装置を利用して行ってもよく、上記研磨装置は特に制限されず、一般的なセラミック本体の研磨時に使用される装置を用いてもよい。

上記のように、セラミック本体を焼成前に研磨することで、焼成後に脆性を有するセラミック本体１０が積層セラミックキャパシタの製造工程のために搬送される過程で発生し得る、互いにぶつかって割れるチッピング不良を防ぐことができる。

また、上記のように、セラミック本体を焼成前に研磨することで、セラミック本体の角、特に上記セラミック本体の長さ方向の角がラウンド状となり、焼成後積層セラミックキャパシタを基板に実装する際の倒れによるショート不良を防止することができる。

図３は本発明の他の実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図４は図３の積層セラミックキャパシタを幅方向に切断して示した断面図である。

図３及び図４を参照すると、本発明の他の実施形態による積層セラミックキャパシタ１００では、図３を参照して、「長さ方向」は「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義することができる。ここで、「幅方向」は誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で使用することができる。

即ち、図３及び図４のように、本発明の他の実施形態による積層セラミックキャパシタ１００は、上述した本発明の一実施形態による積層セラミックキャパシタとは異なって、積層方向が上記セラミック本体１１０の幅方向であることを特徴とする。

上記本発明の他の実施形態による積層セラミックキャパシタ１００は、後述するように、基板に実装したとき、内部電極が基板に垂直した形態に配置される垂直実装形態であってもよい。

その他、上記本発明の他の実施形態による積層セラミックキャパシタの特徴は、上述した本発明の一実施形態による積層セラミックキャパシタの特徴と同様であるため、ここではその説明を省略する。

以下では、実施例を挙げて本発明をさらに詳しく説明するが、本発明はこれに制限されない。

本実験例は、０．６μｍ以下の平均厚さを有する誘電体層１を適用した積層セラミックキャパシタにおいて、セラミック本体の厚さＴに対する上記セラミック本体の曲率半径ａの比率によるチッピング不良の発生頻度及び基板への実装時の倒れ頻度を試すために行われた。

本実施例による積層セラミックキャパシタは下記のような段階で製作された。

まず、平均粒径が０．１μｍであるチタン酸バリウム（ＢａＴｉＯ_３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥し、１．０５μｍ及び０．９５μｍの厚さに製造された複数個のセラミックグリーンシートを用意する。これにより誘電体層を形成する。

次に、ニッケル粒子の平均大きさが０．１〜０．２μｍで、４０〜５０重量部のニッケル粉末を含む内部電極用導電性ペーストを用意した。

上記セラミックグリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法により塗布して内部電極を形成した後、５００層以上積層して積層体を製作した。

その後、圧着及び切断して０６０３（長さ×幅）規格で、厚さ／幅が１．０を超えるチップを製作し、上記チップをＨ_２０．１％以下の還元雰囲気の温度１０５０〜１２００℃で焼成した。

上記チップの各角及び頂点は、焼成前に研磨装置によって研磨工程が施された。

上記研磨工程は、上記チップの角がラウンド（ｒｏｕｎｄ）状で、一定数値範囲の曲率半径を有するように行われる。

次に、外部電極の形成及びメッキ層の形成などの工程を経て積層セラミックキャパシタに製作した。

比較例は、上記セラミック本体の厚さＴに対する上記セラミック本体の角の曲率半径ａの比率が本発明の数値範囲と異なるように製作したことを除き、上記実施例による方法と同様に製作した。

下表１はセラミック本体の厚さＴに対する上記セラミック本体の角の曲率半径ａの比率によるチッピング不良の発生頻度及び基板への実装時の倒れ頻度を比較したものである。

上記チッピング不良及び倒れ不良の発生は、サンプルのうち一つでも発生した場合を不良と判断した。

＊：比較例

上記［表１］を参照すると、比較例であるサンプル１及び２は、セラミック本体の厚さＴに対する上記セラミック本体の角の曲率半径ａの比率が０．０１未満であり、チッピング不良が発生して信頼性に問題があることが分かる。

また、比較例であるサンプル１０は、セラミック本体の厚さＴに対する上記セラミック本体の角の曲率半径ａの比率が０．０７を超える場合であり、基板への実装時にチップの倒れ不良が発生して信頼性に問題があることが分かる。

一方、実施例であるサンプル３〜９は、本発明の数値範囲を満たす場合であり、チッピング不良及び基板への実装時のチップ倒れ不良が発生せず、信頼性に優れた高容量積層セラミックキャパシタが具現できることが分かる。

積層セラミックキャパシタの実装基板
図５は図１の積層セラミックキャパシタが印刷回路基板に実装された様子を示した斜視図であり、図６は図３の積層セラミックキャパシタが印刷回路基板に実装された様子を示した斜視図である。

図５を参照すると、本発明の一実施形態による積層セラミックキャパシタ１０の実装基板２００は、積層セラミックキャパシタ１０が水平に実装される印刷回路基板２１０と、印刷回路基板２１０の上面に相互離隔されて形成された第１及び第２電極パッド２２１、２２２を含む。

このとき、積層セラミックキャパシタ１の第１及び第２外部電極３１、３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態で、半田付け２３０により印刷回路基板２１０と電気的に連結されることができる。

また、図６を参照すると、本発明の他の実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が垂直に実装される印刷回路基板２１０と、印刷回路基板２１０の上面に相互離隔されて形成された第１及び第２電極パッド２２１、２２２を含む。

上記のように、本発明の他の実施形態による積層セラミック電子部品の実装基板は、誘電体層を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体を含む積層セラミック電子部品が実装された形態であって、高容量積層セラミックキャパシタを含むことができる。

また、上記のように、本発明の他の実施形態による積層セラミック電子部品の実装基板は、上記積層セラミックキャパシタを基板上に水平または垂直実装しても、上述したようにセラミック本体の角がラウンド状であり、角の曲率半径をａとするとき、０．０１≦ａ／Ｔ≦０．０７を満たすため、積層セラミック電子部品の倒れ不良が発生しない。

これにより、信頼性に優れた高容量積層セラミックキャパシタを含む積層セラミック電子部品の実装基板を具現することができる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１、１００ 積層セラミックキャパシタ
１０、１１０ セラミック本体
１１、１１１ 誘電体層
２１、２２、１２１、１２２ 第１及び第２内部電極
３１、３２、１３１、１３２ 外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ 半田付け
Ａ 角の曲率半径
Ｔ セラミック本体の厚さ

Claims (14)

1. 誘電体層を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体と、
   前記セラミック本体内で前記誘電体層を介して対向するように積層される第１及び第２内部電極と、
   を含む積層セラミック電子部品。
2. 前記セラミック本体の長さ、幅及び厚さ方向の少なくとも一つ以上の角がラウンド状であり、前記角の曲率半径をａとすると、０．０１≦ａ／Ｔ≦０．０７を満たす、請求項１に記載の積層セラミック電子部品。
3. 前記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たす、請求項１に記載の積層セラミック電子部品。
4. 前記第１及び第２内部電極の厚さは０．６μｍ以下である、請求項１に記載の積層セラミック電子部品。
5. 前記誘電体層の積層数は５００層以上であることを特徴とする、請求項１に記載の積層セラミック電子部品。
6. 前記第１及び第２内部電極は前記セラミック本体の厚さ方向に積層される、請求項１に記載の積層セラミック電子部品。
7. 前記第１及び第２内部電極は前記セラミック本体の幅方向に積層される、請求項１に記載の積層セラミック電子部品。
8. 上部に第１及び第２電極パッドを有する印刷回路基板と、
   前記印刷回路基板上に設けられた積層セラミック電子部品と、を含み、
   前記積層セラミック電子部品は、誘電体層を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体、及び前記セラミック本体内で前記誘電体層を介して対向するように積層される第１及び第２内部電極を含む、積層セラミック電子部品の実装基板。
9. 前記セラミック本体の長さ、幅及び厚さ方向の少なくとも一つ以上の角がラウンド状であり、前記角の曲率半径をａとすると、０．０１≦ａ／Ｔ≦０．０７を満たす、請求項８に記載の積層セラミック電子部品の実装基板。
10. 前記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たす、請求項８に記載の積層セラミック電子部品の実装基板。
11. 前記第１及び第２内部電極の厚さは０．６μｍ以下である、請求項８に記載の積層セラミック電子部品の実装基板。
12. 前記誘電体層の積層数は５００層以上であることを特徴とする、請求項８に記載の積層セラミック電子部品の実装基板。
13. 前記第１及び第２内部電極は前記セラミック本体の厚さ方向に積層される、請求項８に記載の積層セラミック電子部品の実装基板。
14. 前記第１及び第２内部電極は前記セラミック本体の幅方向に積層される、請求項８に記載の積層セラミック電子部品の実装基板。

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