KR20190116150A - 적층형 커패시터 및 그 실장 기판 - Google Patents
적층형 커패시터 및 그 실장 기판Info
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Abstract
본 발명은, 유전체층 및 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 내부 전극이 상기 제3, 제5 및 제6 면을 통해 노출되고, 상기 제2 내부 전극이 상기 제4, 제5 및 제6 면을 통해 노출되는 커패시터 바디; 상기 커패시터 바디의 제5 및 제6 면에 각각 배치되는 제1 및 제2 사이드부; 및 상기 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하고, 상기 제1 및 제2 사이드부가 Al과 Si를 포함하는 글라스(Glass), Mn 및 P를 포함하는 침상의 이차상(Second phase)를 포함하고, 상기 이차상의 부피가 상기 제1 및 제2 사이드부 전체에 대해 30% 이상인 적층형 커패시터 및 그 실장 기판을 제공한다.
Description
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
적층형 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA 및 휴대폰 등의 IT 부품으로 널리 사용되고 있고, 고신뢰성 및 고강도 특성을 가져서 전장 부품으로도 널리 사용되고 있다.
최근 전자 기기의 소형화 및 다기능화에 따라 적층형 커패시터도 크기가 작고 용량이 큰 제품이 요구되고 있고, 이를 위해 내부 전극이 커패시터 바디의 폭 방향으로 노출되도록 하여 내부 전극의 폭 방향 면적을 극대화 한 구조의 적층형 커패시터가 제조되고 있다.
이러한 구조의 적층형 커패시터는, 커패시터 바디를 제작한 후 소성 전 단계에서 커패시터 바디의 폭 방향의 양면에 사이드부를 별도로 부착하여, 사이드부가 내부 전극의 노출된 부분을 커버한다.
그러나, 위와 같이 내부 전극이 커패시터 바디의 폭 방향으로 노출된 후 사이드부를 부착하는 구조의 적층형 커패시터는, 소성 후 수축에 따라 사이드부의 내습 신뢰성 및 인성이 열화되는 문제가 발생할 수 있다.
본 발명의 목적은, 용량을 증가시키고, 내습 신뢰성 및 인성을 향상시킬 수 있도록 한 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 유전체층 및 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 내부 전극이 상기 제3, 제5 및 제6 면을 통해 노출되고, 상기 제2 내부 전극이 상기 제4, 제5 및 제6 면을 통해 노출되는 커패시터 바디; 상기 커패시터 바디의 제5 및 제6 면에 각각 배치되는 제1 및 제2 사이드부; 및 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하고, 상기 제1 및 제2 사이드부가 Al과 Si를 포함하는 글라스(Glass), Mn 및 P를 포함하는 침상의 이차상(Second phase)를 포함하고, 상기 이차상의 부피가 상기 제1 및 제2 사이드부 전체에 대해 30% 이상인 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 사이드부는 Al과 Si의 함량이 상기 커패시터 바디 대비 2배 이상일 수 있다.
본 발명의 일 실시 예에서, 상기 유전체층의 평균 두께가 0.4㎛ 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극의 평균 두께가 0.41㎛ 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극의 총 적층 수가 400층 이상일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 사이드부의 평균 두께가 각각 10 내지 20㎛일 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는 제1 및 제2 내부 전극이 오버랩 되는 액티브 영역과, 상기 액티브 영역의 상하 면에 각각 배치되는 상부 및 하부 커버 영역을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 상부 및 하부 커버 영역의 두께가 각각 20㎛ 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극의 평균 두께가 각각 10㎛ 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부; 및 상기 제1 및 제2 접속부에서 상기 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 밴드부; 를 각각 포함할 수 있다.
본 발명의 다른 측면은, 일면에 제1 및 제2 전극 패드를 가지는 기판; 및 상기 제1 및 제2 전극 패드 상에 제1 및 제2 외부 전극이 각각 접속되도록 실장되는 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 예에 따르면, 내부 전극이 커패시터 바디의 폭 방향으로 노출되도록 하여 적층형 커패시터의 용량을 증가시킬 수 있고, 사이드부에 Al과 Si를 포함하는 글라스(Glass), Mn 및 P를 포함하는 침상의 이차상(Second phase)이 사이드부의 전체에 대해 30% 이상 포함되도록 하여 사이드부의 이차상의 물리적 가교 작용과 화학적 저온 소결 작용에 따라 적층형 커패시터의 내습 신뢰성 및 인성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 나타내는 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3(a) 및 도 3(b)는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극의 적층 구조를 나타낸 평면도이다.
도 4는 도 1의 II-II'선 단면도이다.
도 5는 도 1의 III-III'선 단면도이다.
도 6은 도 1의 적층형 커패시터가 실장된 기판을 개략적으로 나타낸 단면도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3(a) 및 도 3(b)는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극의 적층 구조를 나타낸 평면도이다.
도 4는 도 1의 II-II'선 단면도이다.
도 5는 도 1의 III-III'선 단면도이다.
도 6은 도 1의 적층형 커패시터가 실장된 기판을 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 다음과 같이 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
본 발명의 실시 예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 적층형 커패시터의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
또한, 여기서 Z방향은 본 실시 예에서, 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 나타내는 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3(a) 및 도 3(b)는 도 1의 적층형 커패시터의 제1 및 제2 내부 전극의 적층 구조를 나타낸 평면도이고, 도 4는 도 1의 II-II'선 단면도이고, 도 5는 도 1의 III-III'선 단면도이다.
이하, 도 1 내지 도 5를 참조하여, 본 실시 예의 적층형 커패시터에 대해 설명한다.
도 1 내지 도 5를 참조하면, 본 실시 예의 적층형 커패시터(100)는, 커패시터 바디(110), 제1 및 제2 사이드부(141, 142), 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 커패시터 바디(110)는 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 서로 다른 극성을 가지는 제1 및 제2 내부 전극(121, 122)을 포함한다.
또한, 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 유전체층(111)을 사이에 두고 제1 및 제2 내부 전극이 Z방향으로 번갈아 배치되는 액티브 영역과, 마진부로서 Z방향으로 상기 액티브 영역의 상하 면에 각각 마련되는 상부 및 하부 커버 영역(112, 113)을 포함할 수 있다.
이때, 상부 및 하부 커버 영역(112, 113)의 두께는 각각 20㎛ 이하일 수 있다.
또한, 커패시터 바디(110)는 그 형상에 특별히 제한은 없지만, 육면체 형상일 수 있으며, Z방향으로 서로 대향하는 제1 및 제2 면(1, 2)과, 제1 및 제2 면(1, 2)과 서로 연결되고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4)과, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다. 이때, 본 실시 예에서는 제1 면(1)이 적층형 커패시터(100)의 실장 면일 될 수 있다.
유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
또한, 상기 BaTiO3계 세라믹 분말은 BaTiO3(BT)에 Ca 또는 Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있을 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 포함될 수 있다
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 각각의 유전체층(111) 상에 형성되어 Z방향으로 번갈아 적층될 수 있으며, 하나의 유전체층(111)을 사이에 두고 커패시터 바디(110)의 내부에 Z방향을 따라 서로 대향되게 번갈아 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 내부 전극(121)은 유전체층(111)의 제3, 제5 및 제6 면(3, 5, 6)을 통해 노출된다.
이때, 제1 내부 전극(121)은 커패시터 바디(110)의 제3 면(3)과 제5 면(5)을 연결하는 코너 및 커패시터 바디(110)의 제3 면(3)과 제6 면(6)을 연결하는 코너를 통해서도 노출될 수 있다.
제2 내부 전극(122)은 유전체층(111)의 제4, 제5 및 제6 면(4, 5, 6)을 통해 노출된다.
이때, 제2 내부 전극(122)은 커패시터 바디(110)의 제4 면(4)과 제5 면(5)을 연결하는 코너 및 커패시터 바디(110)의 제4 면(4)과 제6 면(6)을 연결하는 코너를 통해서도 노출될 수 있다.
이때, 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 X방향의 양 단부에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 중첩 면적과 비례하게 된다.
본 실시 예에서와 같이, 제1 및 제2 내부 전극(121, 122)을 구성하면, 제1 및 제2 내부 전극(121, 122)의 기본 면적이 확장될 뿐만 아니라 상하로 중첩되는 면적 또한 증가하므로 적층형 커패시터(100)의 용량을 증가시킬 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적이 극대화될 경우 동일 사이즈의 커패시터라도 정전 용량이 극대화될 수 있다.
또한, 내부 전극의 적층에 의한 단차를 감소시켜 절연 저항의 가속 수명을 향상시킬 수 있어서, 용량 특성이 우수하면서도 신뢰성이 향상된 적층형 커패시터(100)를 제공할 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 귀금속 재료 또는 니켈(Ni) 및 구리(Cu) 중 적어도 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 내부 전극(121, 122)의 평균 두께는 용도에 따라 결정될 수 있으며, 예를 들어 각각 0.41㎛ 이하일 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)의 총 적층 수는 400층 이상일 수 있다.
이에 따라, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는 IT 부품과 같이 소형화와 고용량을 크게 요구하는 부품으로서 사용될 수 있다.
제1 사이드부(141)는 커패시터 바디(110)의 제5 면(5)에 배치되고 제2 사이드부(142)는 커패시터 바디(110)의 제6 면(6)에 배치된다.
제1 및 제2 사이드부(141, 142)는 제1 및 제2 내부 전극(121, 122)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 통해 노출되는 부분의 선단을 각각 커버하도록 접하게 된다.
제1 및 제2 사이드부(141, 142)는 커패시터 바디(110)와 제1 및 제2 내부 전극(121, 122)을 외부 충격 등으로부터 보호하고 커패시터 바디(110) 주위의 절연성 및 내습 신뢰성을 확보하는 역할을 할 수 있다.
제1 및 제2 사이드부(141, 142)는 Al과 Si를 포함하는 글라스(Glass), Mn 및 P를 포함하는 침상의 뮬라이트(Mullite) 이차상(Second phase)을 포함한다.
이때, 이차상의 부피가 제1 및 제2 사이드부(141, 142) 전체에 대하여 30% 이상일 수 있다.
또한, 제1 및 제2 사이드부(141, 142)는 Al과 Si의 함량이 커패시터 바디(110) 대비 2배 이상일 수 있다.
제1 및 제2 사이드부(141, 142)의 알루미나 함량이 높고 저융점 물질에 의해 치밀화되고 뮬라이트 이차상의 생성량이 높을수록 제1 및 제2 사이드부(141, 142)의 강도가 비례하여 증가될 수 있다.
이러한 본 실시 예의 뮬라이트 이차상은 인접한 뮬라이트 이차상에 대해 물리적으로 가교 작용을 하여 인접한 뮬라이트 이차상에 물리적으로 연쇄될 수 있다.
이에 따라, 제1 및 제2 사이드부(141, 142)가 외부의 물리적 충격에 대해 보다 잘 견딜 수 있도록 하고, 커패시터 바디(110) 내부로의 수분 침투 경로를 차단할 수 있다.
또한, 본 실시 예의 이차상은 화학적 저온 소결 작용에 따라 제1 및 제2 사이드부(141, 142)의 그레인(grain) 치밀도를 향상시킬 수 있다.
이에 따라, 제1 및 제2 사이드부(141, 142)는 외부의 물리적 충격에 대해 보다 잘 견딜 수 있으며, 세라믹 바디(110)의 수분 침투 경로는 차단될 수 있다.
본 실시 예의 뮬라이트 이차상은 커패시터 바디(110)의 내습 신뢰성 및 경도를 다른 이차상, 예를 들어 인산계 이차상 보다 상대적으로 더 크게 향상시킬 수 있다.
또한, 제1 및 제2 사이드부(141, 142)의 Y방향의 평균 두께는 각각 10 내지 20㎛일 수 있다.
제1 및 제2 사이드부(141, 142)의 Y방향의 평균 두께가 작은 경우, 동일 규격의 적층형 커패시터에서 커패시터 바디(110)의 비율이 커질 수 있으므로, 적층형 커패시터(100)의 정전 용량도 더 커질 수 있다.
일반적으로 사이드부의 평균 두께가 작으면 사이드부의 내습 신뢰성 및 인성이 열화될 수 있으나, 본 실시 예에 따른 적층형 커패시터(100)는 이차상을 포함하는 제1 및 제2 사이드부(141, 142)를 포함함으로써 제1 및 제2 사이드부(141, 142)의 평균 두께가 얇더라도 적층형 커패시터(100)의 신뢰성 및 인성의 열화를 방지할 수 있다.
본 실시 예에서와 같이, 제1 및 제2 사이드부(141, 142)의 Y방향의 평균 두께가 각각 10 내지 20㎛일 때, 정전 용량, 신뢰성 및 인성의 열화 방지 효과가 최적화될 수 있다.
또한, 제1 및 제2 사이드부(141, 142)는 장축과 단축을 가지는 침상형일 수 있다.
종래의 인산계 글라스는 소성 후 침상형 이차상을 형성한다. 본 실시 예에 따른 뮬라이트(mullite) 조성의 이차상의 경우 침상 형상이면서 일반적인 P성분만을 포함하는 인산계 이차상 보다 장축의 크기가 크고 굵은 형상을 가질 수 있다. 이에 제1 및 제2 사이드부(141, 142)의 내습 신뢰성 및 경도가 더 향상되도록 할 수 있다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 바디(110)의 X방향의 양 단부에 배치되고, 제1 및 제2 내부 전극(121, 122)에서 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 외부 전극(131, 132)의 평균 두께는 각각 10㎛ 이하일 수 있다.
이에 따라, 적층형 커패시터(100)가 소형화될 수 있으며, 적층형 커패시터(100)의 제조 비용도 감소할 수 있다.
제1 및 제2 외부 전극(131, 132)의 두께가 얇은 경우, 일반적으로 커패시터바디(110)의 내습 신뢰성 및 경도가 열화될 수 있다.
그러나, 본 실시 예의 경우 제1 및 제2 사이드부(141, 142)가 Al과 Si를 포함하는 글라스(Glass), Mn 및 P를 포함하는 침상의 뮬라이트 이차상을 포함함으로써, 제1 및 제2 외부 전극(131, 132)의 두께가 각각 10㎛ 이하가 되더라도 내습 신뢰성 및 경도의 열화를 방지할 수 있고, 이에 적층형 커패시터(100)의 소형화 및 제조 비용 감소를 기대할 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 배치되며, 제1 내부 전극(121)에서 커패시터 바디(110)의 제3 면(3)을 통해 외부로 노출되는 단부와 접촉하여 제1 내부 전극(121)과 제1 외부 전극(131)을 서로 물리적 및 전기적으로 연결하는 역할을 한다.
제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1 밴드부(131b)는 필요시 고착 강도 향상 등을 위해 커패시터 바디(110)의 제2, 제5 및 제6 면(2, 5, 6) 쪽으로 더 연장되어 제1 및 제2 사이드부(141, 142)의 일 단부를 덮도록 형성될 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 배치되며, 제2 내부 전극(122)에서 커패시터 바디(110)의 제4 면(4)을 통해 외부로 노출되는 단부와 접촉하여 제2 내부 전극(122)과 제2 외부 전극(132)을 서로 물리적 및 전기적으로 연결하는 역할을 한다.
제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제2 밴드부(132b)는 필요시 고착 강도 향상 등을 위해 커패시터 바디(110)의 제2, 제5 및 제6 면(2, 5, 6) 쪽으로 더 연장되어 제1 및 제2 사이드부(141, 142)의 타 단부를 덮도록 형성될 수 있다.
또한, 제1 및 제2 외부 전극(131, 132)은 구조적 신뢰성, 기판 실장 용이성, 외부에 대한 내구도, 내열성, 등가직렬저항값(Equivalent Series Resistance, ESR) 중 적어도 일부를 위해 도금층을 각각 포함할 수 있다.
예를 들어, 상기 도금층은 스퍼터 또는 전해 도금(Electric Deposition)에 따라 형성될 수 있으나, 이에 한정되지 않는다.
또한, 상기 도금층은 니켈을 가장 많이 함유할 수 있으나, 이에 한정되지 않으며 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au), 은(Ag) 또는 납(Pb) 등의 단독 또는 이들 중 적어도 하나 이상의 합금으로 구현될 수 있다.
본 실시 예에 따르면, 제1 및 제2 사이드부(141, 142)가 Al과 Si를 포함하는 글라스(Glass), Mn 및 P를 포함하는 침상의 뮬라이트 이차상(Second phase)를 제1 및 제2 사이드부(141, 142) 전체에 대해 30% 이상을 포함함으로써, 이차상을 포함하지 않는 사이드부에 비해 제1 및 제2 사이드부(141, 142)의 강도를 30% 이상 향상시킬 수 있다.
종래의 사이드부를 포함하는 적층형 커패시터의 경우 사이드부의 내크랙성이 약해 실장 후 크랙이 발생하면서 이 크랙 부분으로 습기가 침투하여 적층형 커패시터의 신뢰성이 열화된다.
본 실시 예에서는, 제1 및 제2 사이드부(141, 142)의 내크랙성을 향상시켜 적층형 커패시터(100)의 내습 신뢰성을 개선할 수 있다.
본 실시 예에서, 유전체층(111)의 평균 두께는 0.4㎛ 이하일 수 있다.
유전체층(111)의 두께는 제1 및 제2 내부 전극(121, 122)의 간격과 대응되므로, 유전체층(111)의 두께가 얇으면 적층형 커패시터(100)의 정전 용량이 향상될 수 있다.
그리고, 제1 및 제2 내부 전극(121, 122)의 평균 두께는 0.41㎛ 이하일 수 있다.
본 실시 예의 적층형 커패시터(100)는 제1 및 제2 내부 전극(121, 122)이 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 통해 노출되는 구조이므로, Y방향으로 제1 및 제2 내부 전극(121, 122)의 단부에서 커패시터 바디(110)에 단차가 개선될 수 있다.
따라서, 유전체층(111)과 제1 및 제2 내부 전극(121, 122)의 두께를 위와 같이 얇게 하여 다층 박막화를 하더라도 적층형 커패시터(100)의 신뢰성에 큰 문제가 발생하지 않기 때문에, 적층형 커패시터(100)의 용량을 증가시키면서 신뢰성도 확보할 수 있다.
또한, 위와 같이 제1 및 제2 내부 전극(121, 122)의 평균 두께가 얇아지면 소성 후 수축율이 감소하게 되므로, 커패시터 바디(110)의 단부에서의 보이드의 직경을 더 감소시킬 수 있고, 따라서 적층형 커패시터(100)의 신뢰성을 더 향상시킬 수 있다.
도 6을 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 일면에 제1 및 제2 전극 패드(221, 222)를 가지는 기판(210)과 기판(210)의 상면에서 제1 및 제2 외부 전극(131, 141)이 제1 및 제2 전극 패드(221, 222) 상에 각각 접속되도록 실장되는 적층형 커패시터(100)를 포함한다.
본 실시 예에서, 적층형 커패시터(100)는 솔더(231, 232)에 의해 기판(210)에 실장되는 것으로 도시하여 설명하고 있지만, 필요시 솔더 대신에 도전성 페이스트를 사용할 수 있다.
본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
121, 122: 제 1 및 제 2 내부전극
131, 132: 제 1 및 제 2 외부전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
141, 142: 제1 및 제2 사이드부
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더
110: 커패시터 바디
111: 유전체층
121, 122: 제 1 및 제 2 내부전극
131, 132: 제 1 및 제 2 외부전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
141, 142: 제1 및 제2 사이드부
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더
Claims (11)
- 유전체층 및 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 내부 전극이 상기 제3, 제5 및 제6 면을 통해 노출되고, 상기 제2 내부 전극이 상기 제4, 제5 및 제6 면을 통해 노출되는 커패시터 바디;
상기 커패시터 바디의 제5 및 제6 면에 각각 배치되는 제1 및 제2 사이드부; 및
상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하고,
상기 제1 및 제2 사이드부가 Al과 Si를 포함하는 글라스(Glass), Mn 및 P를 포함하는 침상의 이차상(Second phase)를 포함하고, 상기 이차상의 부피가 상기 제1 및 제2 사이드부 전체에 대해 30% 이상인 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 사이드부는 Al과 Si의 함량이 상기 커패시터 바디 대비 2배 이상인 적층형 커패시터.
- 제1항에 있어서,
상기 유전체층의 평균 두께가 0.4㎛ 이하인 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 내부 전극의 평균 두께가 0.41㎛ 이하인 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 내부 전극의 총 적층 수가 400층 이상인 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 사이드부의 평균 두께가 각각 10 내지 20㎛인 적층형 커패시터.
- 제1항에 있어서,
상기 커패시터 바디는 제1 및 제2 내부 전극이 오버랩 되는 액티브 영역과, 상기 액티브 영역의 상하 면에 각각 배치되는 상부 및 하부 커버 영역을 포함하는 적층형 커패시터.
- 제7항에 있어서,
상기 상부 및 하부 커버 영역의 두께가 각각 20㎛ 이하인 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극의 평균 두께가 각각 10㎛ 이하인 적층형 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극은,
상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부; 및
상기 제1 및 제2 접속부에서 상기 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 밴드부; 를 각각 포함하는 적층형 커패시터.
- 일면에 제1 및 제2 전극 패드를 가지는 기판; 및
상기 제1 및 제2 전극 패드 상에 제1 및 제2 외부 전극이 각각 접속되도록 실장되는 제1항 내지 제10항 중 어느 한 항의 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판.
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