KR20190041846A - 적층 세라믹 커패시터 - Google Patents
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Abstract
본 발명의 일 실시형태는 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면을 포함하는 세라믹 바디, 상기 세라믹 바디의 내부에 배치되며, 상기 제1 및 제2 면으로 노출되되, 상기 제3 면 또는 제4 면으로 일단이 노출되는 복수의 내부전극 및 상기 제1 면 및 제2 면에 노출된 상기 내부전극의 단부 상에 배치된 제1 사이드 마진부 및 제2 사이드 마진부를 포함하며, 상기 제1 및 제2 사이드 마진부가 포함하는 유전체 조성과 세라믹 바디가 포함하는 유전체 조성은 서로 다르며, 상기 제1 및 제2 사이드 마진부는 티탄산바륨계 모재 분말과 부성분으로서 마그네슘(Mg), 망간(Mn) 및 알루미늄(Al)을 포함하며, 상기 마그네슘(Mg), 망간(Mn) 및 알루미늄(Al) 대비 망간(Mn)의 함량비가 0.316 ≤Mn/(Mn+Mg+Al)≤ 0.500 을 만족하는 적층 세라믹 커패시터를 제공한다.
Description
본 발명은 적층 세라믹 커패시터 및 그 제조방법에 관한 것으로, 보다 상세하게는 기계적 강도 향상, 고온 및 내습 신뢰성 개선이 가능한 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
적층 세라믹 커패시터의 소형 및 고용량화를 위해서는 높은 유전특성과 우수한 내전압 특성을 갖는 유전체 재료의 확보가 필요하다.
이와 함께 유전체의 박층화와 전극 유효면적의 극대화 (용량구현에 필요한 유효 부피 분율을 증가)가 요구된다.
다만, 유전체의 박층화 및 마진부 단차에 의하여 국부적인 유전체 두께 감소 현상이 발생할 수 있으며, 이러한 현상으로 동반되는 내전압 저하 현상을 최소화할 수 있는 구조적 설계 변경이 필수적이다.
상기와 같이 소형 및 고용량 적층 세라믹 커패시터를 구현하되, 내전압 저하 현상을 막기 위하여, 적층 세라믹 커패시터를 제조함에 있어서, 내부전극이 바디의 폭 방향으로 노출되도록 함으로써, 마진 없는 설계를 통해 내부전극 폭 방향 면적을 극대화하되, 이러한 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에 마진부를 별도로 부착하여 완성하는 방법이 적용되고 있다.
그러나, 상기와 같이 적층 세라믹 커패시터를 제작할 경우 종래에는 사이드 마진부 형성용 유전체 조성을 세라믹 바디의 유전체 조성과 차별화하지 않고 세라믹 바디의 유전체 조성물을 그대로 사용하였다.
이로 인하여, 사이드 마진부 내에 유전체의 물리적 충진 밀도가 낮아 사이드 마진부의 치밀화 저하 현상의 문제 및 소결 과정 중 사이드 마진부의 유전체와 내부 전극의 소결 구동 미스 매칭(mismatching) 현상에 의해 불가피하게 생성되는 전극 끝단부와 마진부 접합면 사이의 계면 공극을 채우지 못하는 문제가 발생하고 있다.
또한, 상기 종래 기술은 마진부 없이 절단된 그린 칩에 마진부 역할을 하는 세라믹 유전체 시트를 물리적 압착으로 부착 후 고온 열처리를 통해 견고한 바디를 갖는 소결체를 구성하도록 하기 때문에, 소결 전 단계에서의 마진부 형성용 시트와 전극 노출면 간의 접착력이 부족할 경우 마진부 탈착으로 인한 외관 불량 및 계면 크랙으로 이어지는 심각한 불량을 초래할 수 있다.
또한, 고온 열처리 과정에서 내부전극 수축에 의해 칩 안쪽으로 부피 변화가 수반될 때 전극 끝단부와 마진부 계면 사이에 보이드(void)가 생성되면서 크랙 발생의 시발점으로 작용하거나 내습 침투 경로가 되어 내습 신뢰성 저하를 유발할 수 있다.
따라서, 마진부 영역의 유전체는 소결 구동력이 우수하여 낮은 물리적 충진 밀도를 갖더라도 세라믹 바디와 동일한 수준의 소체 치밀도 확보가 가능하도록 하여 적층 세라믹 커패시터 강도의 저하를 최소화하여야 한다.
또한, 마진부 영역에 사용되는 유전체는 고온에서 보다 활발한 물질이동이 가능하여 계면 보이드(void)를 채워줄 수 있어야 한다.
또한, 내부전극과의 반응에 의하여 끝단부 접합면에 산화층을 형성함으로써 계면 접합력을 향상시켜야 한다.
본 발명은 기계적 강도 향상, 고온 및 내습 신뢰성 개선이 가능한 고용량 적층 세라믹 커패시터 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시형태는 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면을 포함하는 세라믹 바디, 상기 세라믹 바디의 내부에 배치되며, 상기 제1 및 제2 면으로 노출되되, 상기 제3 면 또는 제4 면으로 일단이 노출되는 복수의 내부전극 및 상기 제1 면 및 제2 면에 노출된 상기 내부전극의 단부 상에 배치된 제1 사이드 마진부 및 제2 사이드 마진부를 포함하며, 상기 제1 및 제2 사이드 마진부가 포함하는 유전체 조성과 세라믹 바디가 포함하는 유전체 조성은 서로 다르며, 상기 제1 및 제2 사이드 마진부는 티탄산바륨계 모재 분말과 부성분으로서 마그네슘(Mg), 망간(Mn) 및 알루미늄(Al)을 포함하며, 상기 마그네슘(Mg), 망간(Mn) 및 알루미늄(Al) 대비 망간(Mn)의 함량비가 0.316 ≤Mn/(Mn+Mg+Al)≤ 0.500 을 만족하는 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 실시형태는 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면을 포함하는 세라믹 바디, 상기 세라믹 바디의 내부에 배치되며, 상기 제1 및 제2 면으로 노출되되, 상기 제3 면 또는 제4 면으로 일단이 노출되는 복수의 내부전극 및 상기 제1 면 및 제2 면에 노출된 상기 내부전극의 단부 상에 배치된 제1 사이드 마진부 및 제2 사이드 마진부를 포함하며, 상기 세라믹 바디의 폭-두께 방향 단면에 있어서, 상기 내부전극의 양 단부에는 마그네슘(Mg)을 포함하는 산화 영역이 배치되며, 상기 제1 및 제2 사이드 마진부는 티탄산바륨계 모재 분말과 부성분으로서 마그네슘(Mg), 망간(Mn) 및 알루미늄(Al)을 포함하며, 상기 마그네슘(Mg), 망간(Mn) 및 알루미늄(Al) 대비 망간(Mn)의 함량비가 0.316 ≤Mn/(Mn+Mg+Al)≤ 0.500 을 만족하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시형태에 의하면, 내부전극이 바디의 폭 방향으로 노출되도록 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에 마진부를 별도로 부착하는 적층 세라믹 커패시터 제조 공정시 발생하는 내부 전극과 마진부 사이의 계면 밀착력 저하를 막을 수 있다.
또한, 상기 제조 공정에 의해 제작된 적층 세라믹 커패시터에 있어서, 내부 전극과 마진부 사이에 공극 생성을 막아 신뢰성을 향상시킬 수 있다.
또한, 내부전극 끝단에 균일한 산화층 및 절연층을 확보할 수 있어, 쇼트 불량을 개선할 수 있다.
또한, 마진부의 치밀도를 향상시킬 수 있어, 적층 세라믹 커패시터의 기계적 강도 향상 및 고온/내습 신뢰성 개선의 효과가 있다.
상기 내부 전극은 유전체층의 폭 방향에 대해서는 전체적으로 형성되되, 바디의 폭 방향 측면으로 노출된 후 마진부가 별도로 부착되기 때문에, 내부전극 간의 중첩 면적을 극대화하여 고용량 적층 세라믹 커패시터를 구현할 수 있으며, 내부전극에 의한 단차의 발생을 줄일 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 I-I'선에 따른 단면도이다.
도 3은 도 2의 Q 영역 확대도이다.
도 4는 도 1의 II-II'선에 따른 단면도이고, 도 5는 도 1에 도시된 적층 세라믹 커패시터를 구성하는 일 유전체층을 나타내는 상부 평면도이다.
도 6a 내지 도 6f는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 개략적으로 나타내는 단면도 및 사시도이다.
도 7a 및 7b는 본 발명의 비교예에 따른 부성분 Mg 이 부족한 유전체 조성물로 제작된 적층 세라믹 커패시터의 단면 SEM(Scanning Electron Microscope) 사진이다.
도 8a 및 8b는 본 발명의 비교예에 따른 부성분 Mg 이 과량 포함된 유전체 조성물로 제작된 적층 세라믹 커패시터의 단면 SEM(Scanning Electron Microscope) 사진이다.
도 9a 및 9b는 본 발명의 비교예에 따른 부성분 Mn 이 부족한 유전체 조성물과 과량으로 포함된 유전체 조성물로 각각 제작된 적층 세라믹 커패시터의 단면 SEM(Scanning Electron Microscope) 사진이다.
도 10은 본 발명의 실시예에 따른 유전체 조성물로 제작된 적층 세라믹 커패시터의 단면 SEM(Scanning Electron Microscope) 사진이다.
도 2는 도 1의 I-I'선에 따른 단면도이다.
도 3은 도 2의 Q 영역 확대도이다.
도 4는 도 1의 II-II'선에 따른 단면도이고, 도 5는 도 1에 도시된 적층 세라믹 커패시터를 구성하는 일 유전체층을 나타내는 상부 평면도이다.
도 6a 내지 도 6f는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 개략적으로 나타내는 단면도 및 사시도이다.
도 7a 및 7b는 본 발명의 비교예에 따른 부성분 Mg 이 부족한 유전체 조성물로 제작된 적층 세라믹 커패시터의 단면 SEM(Scanning Electron Microscope) 사진이다.
도 8a 및 8b는 본 발명의 비교예에 따른 부성분 Mg 이 과량 포함된 유전체 조성물로 제작된 적층 세라믹 커패시터의 단면 SEM(Scanning Electron Microscope) 사진이다.
도 9a 및 9b는 본 발명의 비교예에 따른 부성분 Mn 이 부족한 유전체 조성물과 과량으로 포함된 유전체 조성물로 각각 제작된 적층 세라믹 커패시터의 단면 SEM(Scanning Electron Microscope) 사진이다.
도 10은 본 발명의 실시예에 따른 유전체 조성물로 제작된 적층 세라믹 커패시터의 단면 SEM(Scanning Electron Microscope) 사진이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 I-I'선에 따른 단면도이다.
도 3은 도 2의 Q 영역 확대도이다.
도 4는 도 1의 II-II'선에 따른 단면도이고, 도 5는 도 1에 도시된 적층 세라믹 커패시터를 구성하는 일 유전체층을 나타내는 상부 평면도이다.
도 1 내지 도 5를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터는 세라믹 바디(110), 상기 세라믹 바디(110)의 내부에 형성되는 복수의 내부전극(121, 122) 및 상기 세라믹 바디(110)의 외표면에 형성되는 외부전극(131, 132)을 포함한다.
상기 세라믹 바디(110)는 서로 대향하는 제1 면(1) 및 제2 면(2)과 상기 제1 면 및 제2 면을 연결하는 제3 면(3) 및 제4 면(4)과 상면과 하면인 제5 면(5) 및 제6 면(6)을 가질 수 있다.
상기 제1 면(1) 및 제2 면(2)은 세라믹 바디(110)의 폭 방향으로 마주보는 면으로, 상기 제3 면(3) 및 제4 면(4)은 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(5) 및 제6 면(6)은 두께 방향으로 마주보는 면으로 정의될 수 있다.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 직방체 형상일 수 있다.
상기 세라믹 바디(110) 내부에 형성된 복수 개의 내부전극(121, 122)은 세라믹 바디의 제3 면(3) 또는 제4 면(4)으로 일단이 노출된다.
상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다.
제1 내부전극(121)의 일단은 제3 면(3)으로 노출되고, 제2 내부전극(122)의 일단은 제4 면(4)으로 노출될 수 있다.
상기 제1 내부전극(121) 및 제2 내부전극(122)의 타단은 제3 면(3) 또는 제4 면(4)으로부터 일정 간격을 두고 형성된다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.
상기 세라믹 바디의 제3 면(3) 및 제4 면(4)에는 제1 및 제2 외부전극(131, 132)이 형성되어 상기 내부전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는, 상기 세라믹 바디(110)의 내부에 배치되며, 상기 제1 및 제2 면(1, 2)으로 노출되되, 상기 제3 면(3) 또는 제4 면(4)으로 일단이 노출되는 복수의 내부전극(121, 122) 및 상기 제1 면(1) 및 제2 면(2)에 노출된 상기 내부전극(121, 122)의 단부 상에 배치된 제1 사이드 마진부(113) 및 제2 사이드 마진부(114)를 포함한다.
상기 세라믹 바디(110)의 내부에는 복수의 내부전극(121, 122)이 형성되어 있으며, 상기 복수의 내부전극(121, 122)의 각 말단은 상기 세라믹 바디(110)의 폭 방향 면인 제1 면(1) 및 제2 면(2)에 노출되며, 노출된 단부 상에 제1 사이드 마진부(113) 및 제2 사이드 마진부(114)가 배치된다.
제1 사이드 마진부(113) 및 제2 사이드 마진부(114)의 두께(d1)는 18㎛ 이하일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)는 복수의 유전체층(112)이 적층된 적층체(111)와 상기 적층체의 양 측면에 형성되는 제1 사이드 마진부(113) 및 제2 사이드 마진부(114)로 구성될 수 있다.
상기 적층체(111)를 구성하는 복수의 유전체층(112)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 적층체(111)의 길이는 상기 세라믹 바디(110)의 길이에 해당하며, 상기 세라믹 바디(110)의 길이는 세라믹 바디의 제3 면(3)에서 제4 면(4)까지의 거리에 해당한다. 즉, 세라믹 바디(110)의 제3 및 제4 면은 적층체(111)의 제3 면 및 제4 면으로 이해될 수 있다.
상기 적층체(111)는 복수의 유전체층(112)의 적층에 의하여 형성되는 것으로, 상기 유전체층(112)의 길이는 세라믹 바디의 제3 면(3)과 제4 면(4) 사이의 거리를 형성한다.
이에 제한되는 것은 아니나, 본 발명의 일 실시형태에 따르면 세라믹 바디의 길이는 400 내지 1400㎛일 수 있다. 보다 구체적으로, 세라믹 바디의 길이는 400 내지 800㎛이거나, 600 내지 1400㎛일 수 있다.
상기 유전체층 상에 내부전극(121, 122)이 형성될 수 있으며, 내부전극(121, 122)은 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 바디 내부에 형성될 수 있다.
도 5를 참조하면, 유전체층(112)에 제1 내부전극(121)이 형성되어 있다. 상기 제1 내부전극(121)은 유전체층의 길이 방향에 대해서는 전체적으로 형성되지 않는다. 즉, 제1 내부전극(121)의 일단은 세라믹 바디의 제4 면(4)으로부터 소정의 간격(d2)을 두고 형성될 수 있고, 제1 내부전극(121)의 타단은 제3 면(3)까지 형성되어 제3 면(3)으로 노출될 수 있다.
적층체의 제3 면(3)으로 노출된 제1 내부전극의 타단은 제1 외부전극(131)과 연결된다.
제1 내부전극과 반대로 제2 내부전극(122)의 일단은 제3 면(3)으로부터 소정의 간격을 두고 형성되고, 제2 내부전극(122)의 타단은 제4 면(4)으로 노출되어 제2 외부전극(132)과 연결된다.
상기 유전체층(112)은 제1 내부전극(121)의 폭과 동일한 폭을 가질 수 있다. 즉, 상기 제1 내부전극(121)은 유전체층(112)의 폭 방향에 대해서는 전체적으로 형성될 수 있다.
이에 제한되는 것은 아니나, 본 발명의 일 실시형태에 따르면 유전체층의 폭 및 내부전극의 폭은 100 내지 900㎛일 수 있다. 보다 구체적으로, 유전체층의 폭 및 내부전극의 폭은 100 내지 500㎛이거나, 100 내지 900㎛일 수 있다.
세라믹 바디가 소형화될수록 사이드 마진부의 두께가 적층 세라믹 커패시터의 전기적 특성에 영향을 미칠 수 있다. 본 발명의 일 실시형태에 따르면 사이드 마진부의 두께가 18㎛ 이하로 형성되어 소형화된 적층 세라믹 커패시터의 특성을 향상시킬 수 있다.
본 발명의 일 실시형태에서 내부전극과 유전체층은 동시에 절단되어 형성되는 것으로, 내부전극의 폭과 유전체층의 폭은 동일하게 형성될 수 있다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.
본 실시형태에서, 유전체층의 폭은 내부전극의 폭과 동일하게 형성되며, 이로 인하여 세라믹 바디(110)의 폭 방향 제1 및 제2 면으로 내부전극(121, 122)의 말단이 노출될 수 있다.
상기 내부전극(121, 122)의 말단이 노출된 세라믹 바디(110)의 폭 방향 양 측면에는 제1 사이드 마진부(113) 및 제2 사이드 마진부(114)가 형성될 수 있다.
상기 제1 사이드 마진부(113) 및 제2 사이드 마진부(114)의 두께는 18㎛ 이하일 수 있다. 상기 제1 사이드 마진부(113) 및 제2 사이드 마진부(114)의 두께가 작을수록 상대적으로 세라믹 바디 내에 형성되는 내부전극의 중첩 면적이 넓어질 수 있다.
상기 제1 사이드 마진부(113) 및 제2 사이드 마진부(114)의 두께는 적층체(111)의 측면으로 노출되는 내부전극의 쇼트를 방지할 수 있는 두께를 가지면 특별히 제한되지 않으나, 예를 들면 제1 사이드 마진부(113) 및 제2 사이드 마진부(114)의 두께는 2㎛ 이상일 수 있다.
상기 제1 및 제2 사이드 마진부의 두께가 2㎛ 미만이면 외부 충격에 대한 기계적 강도가 저하될 우려가 있고, 상기 제1 및 제2 사이드 마진부의 두께가 18㎛ 를 초과하면 상대적으로 내부전극의 중첩 면적이 감소하여 적층 세라믹 커패시터의 고용량을 확보하기 어려울 수 있다.
적층 세라믹 커패시터의 용량을 극대화하기 위해서 유전체층을 박막화하는 방법, 박막화된 유전체층을 고적층화하는 방법, 내부전극의 커버리지를 향상시키는 방법 등이 고려되고 있다.
또한, 용량을 형성하는 내부전극의 중첩 면적을 향상시키는 방법이 고려되고 있다.
내부전극의 중첩 면적을 늘리기 위해서는 내부전극이 형성되지 않은 마진부 영역이 최소화되어야 한다.
특히, 적층 세라믹 커패시터가 소형화될수록 내부전극의 중첩 영역을 늘리기 위해서는 마진부 영역이 최소화되어야 한다.
본 실시형태에 따르면, 유전체층의 폭 방향 전체에 내부전극이 형성되고, 사이드 마진부의 두께가 18㎛ 이하로 설정되어 내부전극의 중첩 면적이 넓은 특징을 갖는다.
일반적으로, 유전체층이 고적층화 될수록 유전체층 및 내부 전극의 두께는 얇아지게 된다. 따라서 내부 전극이 쇼트되는 현상이 빈번하게 발생할 수 있다. 또한, 유전체층 일부에만 내부전극이 형성되는 경우 내부전극에 의한 단차가 발생하여 절연 저항의 가속 수명이나 신뢰성이 저하될 수 있다.
그러나, 본 실시형태에 따르면 박막의 내부전극 및 유전체층을 형성하더라도, 내부전극이 유전체층의 폭방향에 대하여 전체적으로 형성되기 때문에 내부전극의 중첩 면적이 커져 적층 세라믹 커패시터의 용량을 크게 할 수 있다.
또한, 내부 전극에 의한 단차를 감소시켜 절연 저항의 가속 수명이 향상되어 용량 특성이 우수하면서도 신뢰성이 우수한 적층 세라믹 커패시터를 제공할 수 있다.
한편, 상기와 같이 적층 세라믹 커패시터를 제작할 경우 종래에는 사이드 마진부 형성용 유전체 조성을 세라믹 바디의 유전체 조성과 차별화하지 않고 세라믹 바디의 유전체 조성물을 그대로 사용하였다.
이로 인하여, 사이드 마진부 내에 유전체의 물리적 충진 밀도가 낮아 사이드 마진부의 치밀화 저하 현상의 문제 및 소결 과정 중 사이드 마진부의 유전체와 내부 전극의 소결 구동 미스 매칭(mismatching) 현상에 의해 불가피하게 생성되는 전극 끝단부와 마진부 접합면 사이의 계면 공극을 채우지 못하는 문제가 발생하고 있다.
또한, 마진부 없이 절단된 그린 칩에 사이드 마진부 역할을 하는 세라믹 유전체 시트를 물리적 압착으로 부착 후 고온 열처리를 통해 견고한 바디를 갖는 소결체를 구성하도록 하기 때문에, 소결 전 단계에서의 마진부 형성용 시트와 전극 노출면 간의 접착력이 부족할 경우 사이드 마진부 탈착으로 인한 외관 불량 및 계면 크랙으로 이어지는 심각한 불량을 초래할 수 있다.
또한, 고온 열처리 과정에서 내부전극 수축에 의해 칩 안쪽으로 부피 변화가 수반될 때 전극 끝단부와 마진부 계면 사이에 보이드(void)가 생성되면서 크랙 발생의 시발점으로 작용하거나 내습 침투 경로가 되어 내습 신뢰성 저하를 유발할 수 있다.
따라서, 마진부 영역의 유전체는 소결 구동력이 우수하여 낮은 물리적 충진 밀도를 갖더라도 세라믹 바디와 동일한 수준의 소체 치밀도 확보가 가능하도록 하여 적층 세라믹 커패시터 강도의 저하를 최소화하여야 한다.
또한, 마진부 영역에 사용되는 유전체는 고온에서 보다 활발한 물질이동이 가능하여 계면 보이드(void)를 채워줄 수 있어야 한다.
또한, 내부전극과의 반응에 의하여 끝단부 접합면에 산화층을 형성함으로써 계면 접합력을 향상시켜야 한다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 사이드 마진부(113, 114)가 포함하는 유전체 조성과 세라믹 바디(110)가 포함하는 유전체 조성은 서로 다르다.
또한, 상기 제1 및 제2 사이드 마진부(113, 114)는 티탄산바륨계 모재 분말과 부성분으로서 마그네슘(Mg), 망간(Mn) 및 알루미늄(Al)을 포함하며, 상기 마그네슘(Mg), 망간(Mn) 및 알루미늄(Al) 대비 망간(Mn)의 함량비가 0.316 ≤Mn/(Mn+Mg+Al)≤ 0.500 을 만족한다.
상기 제1 및 제2 사이드 마진부(113, 114)가 포함하는 유전체 조성과 세라믹 바디(110)가 포함하는 유전체 조성은 서로 다르며, 상기 제1 및 제2 사이드 마진부(113, 114)는 티탄산바륨계 모재 분말과 부성분으로서 마그네슘(Mg), 망간(Mn) 및 알루미늄(Al)을 포함하며, 상기 마그네슘(Mg), 망간(Mn) 및 알루미늄(Al) 대비 망간(Mn)의 함량비가 0.316 ≤Mn/(Mn+Mg+Al)≤ 0.500 을 만족하도록 조절함으로써, 상기의 문제점을 해결할 수 있다.
구체적으로, 본 발명의 일 실시형태에 따르면, 내부 전극과 마진부 사이의 계면 밀착력 저하를 막을 수 있으며, 내부 전극과 마진부 사이에 공극 생성을 막아 신뢰성을 향상시킬 수 있다.
또한, 내부전극 끝단에 균일한 산화층 및 절연층을 확보할 수 있어, 쇼트 불량을 개선할 수 있으며, 마진부의 치밀도를 향상시킬 수 있어, 적층 세라믹 커패시터의 기계적 강도 향상 및 고온/내습 신뢰성 개선의 효과가 있다.
상기 마그네슘(Mg), 망간(Mn) 및 알루미늄(Al) 대비 망간(Mn)의 함량비[Mn/(Mn+Mg+Al)]가 0.316 미만일 경우에는 망간(Mn)의 함량이 적어 내부 전극과 마진부 사이에 발생한 공극을 효과적으로 채우지 못하여 신뢰성이 저하될 수 있다.
상기 마그네슘(Mg), 망간(Mn) 및 알루미늄(Al) 대비 망간(Mn)의 함량비[Mn/(Mn+Mg+Al)]가 0.500 을 초과하는 경우에는 망간(Mn)의 함량이 과량인 경우로서, 내부 전극 및 세라믹이 과도하게 소결함으로 인하여 내부 전극 뭉침 발생의 부작용 문제가 있다.
상기 마그네슘(Mg)의 함량은 상기 모재 분말 100 mol 대비 0.75 mol ≤Mg≤ 2.10 mol을 만족할 수 있다.
상기 마그네슘(Mg)의 함량이 상기 모재 분말 100 mol 대비 0.75 mol ≤Mg≤ 2.10 mol을 만족하도록 조절함으로써, 내부전극 끝단에 균일한 산화층 및 절연층을 확보할 수 있으며, 내부 전극과 마진부 사이의 계면 밀착력 저하를 막을 수 있다.
상기 마그네슘(Mg)의 함량이 상기 모재 분말 100 mol 대비 0.75 mol 미만일 경우에는 내부 전극 끝단부에 산화층 및 절연층 생성이 효과적이지 못하며, 내부 전극과 마진부 사이의 계면 밀착력이 저하될 수 있다.
상기 마그네슘(Mg)의 함량이 상기 모재 분말 100 mol 대비 2.10 mol을 초과하는 경우에는 마진부의 치밀도가 저하되며, 2차상 생성 빈도가 증가하는 문제가 있다.
상기 망간(Mn)의 함량은 상기 모재 분말 100 mol 대비 0.6 mol ≤Mn≤ 2.0 mol을 만족할 수 있다.
상기 망간(Mn)의 함량이 상기 모재 분말 100 mol 대비 0.6 mol ≤Mn≤ 2.0 mol을 만족하도록 조절함으로써, 내부전극 끝단에 균일한 산화층 및 절연층을 확보할 수 있으며, 내부 전극과 마진부 사이의 계면 밀착력 저하를 막을 수 있고, 내부 전극과 마진부 사이에 공극 생성을 막아 신뢰성을 향상시킬 수 있다.
상기 망간(Mn)의 함량이 상기 모재 분말 100 mol 대비 0.6 mol 미만일 경우에는 내부 전극과 마진부 사이에 발생한 공극을 효과적으로 채우지 못하여 신뢰성이 저하될 수 있다.
상기 망간(Mn)의 함량이 상기 모재 분말 100 mol 대비 2.0 mol을 초과하는 경우에는 내부 전극 및 세라믹이 과도하게 소결함으로 인하여 내부 전극 뭉침 발생의 부작용 문제가 있다.
본 발명의 일 실시형태에 따르면, 상기 부성분은 나트륨(Na)과 리튬(Li)을 포함하며, 상기 나트륨(Na)과 리튬(Li) 함량은 상기 모재 분말 100 mol에 대하여, 0.5 mol ≤Na≤ 1.5 mol, 0.5 mol ≤Li≤ 1.5 mol을 만족할 수 있다.
상기 나트륨(Na)과 리튬(Li) 함량이 상기 모재 분말 100 mol에 대하여, 0.5 mol ≤Na≤ 1.5 mol, 0.5 mol ≤Li≤ 1.5 mol을 만족하도록 조절함으로써, 사이드 마진부의 소결 치밀도를 향상시킬 수 있다.
상기 나트륨(Na)과 리튬(Li)의 함량이 상기 모재 분말 100 mol에 대하여, 0.5 mol 미만일 경우에는 Ba-Si 와의 용융 온도 상승에 의한 액상 생성 부족으로 소결 구동력이 부족하여 사이드 마진부의 소결 치밀도 저하를 야기할 수 있다.
한편, 상기 나트륨(Na)과 리튬(Li)의 함량이 상기 모재 분말 100 mol에 대하여, 1.5 mol을 초과하는 경우에는 BaTiO3의 Ba-site 치환에 의한 결함 화학적 반응에 의한 산소 공공(oxygen vacancy) 생성으로 유전 특성이 저하되는 문제가 있다.
또한, 상기 부성분은 규소(Si)를 포함하며, 상기 나트륨(Na) 및 리튬(Li)과 각각 0.68 ≤Si/(Na+Si)≤ 0.87 및 0.68 ≤Si/(Li+Si)≤ 0.87의 함량비를 만족할 수 있다.
상기 나트륨(Na) 및 리튬(Li)은 주로 규소(Si)와 함께 반응하여 액상을 생성시키기 때문에, 규소(Si)의 첨가 함량과의 비율이 중요하며, 본 발명의 일 실시형태에 따르면, 0.68 ≤Si/(Na+Si)≤ 0.87 및 0.68 ≤Si/(Li+Si)≤ 0.87의 함량비를 만족하도록 조절함으로써, 사이드 마진부의 소결 치밀도를 향상시킬 수 있다.
상기 수치범위를 벗어날 경우 상술한 바와 같이, 부성분의 일부 성분 함량이 과량 혹은 부족하게 되어 사이드 마진부의 치밀도 저하 혹은 유전 특성 저하의 문제가 생길 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 사이드 마진부(113, 114)가 포함하는 유전체 조성과 세라믹 바디(110)가 포함하는 유전체 조성은 서로 다르며, 이하에서는 상기 제1 및 제2 사이드 마진부(113, 114)가 포함하는 유전체 조성에 대하여 설명하도록 한다.
상기 제1 및 제2 사이드 마진부는 티탄산바륨계 모재 분말과 부성분으로서 마그네슘(Mg), 망간(Mn), 나트륨(Na) 및 리튬(Li)을 포함하며, 이하 추가의 부성분을 더 포함한다.
a) 모재 주성분
본 발명의 일 실시형태에 따른 제1 및 제2 사이드 마진부(113, 114)가 포함하는 유전체 자기 조성물은 Ba 및 Ti를 포함하는 모재 주성분을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 모재 주성분은 BaTiO3 또는 Ca, Zr, Sn 등이 일부 고용된 (Ba,Ca)(Ti,Ca)O3, (Ba,Ca)(Ti,Zr)O3, Ba(Ti,Zr)O3, (Ba,Ca)(Ti,Sn)O3로 표현되는 주성분을 포함한다. 상기 모재 주성분은 분말 형태로 포함될 수 있다.
b)제1 부성분
본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 Y, Dy, Ho, Sm, Gd, Er, La, Ce 및 Nd 중 하나 이상 원소의, 산화물 및 탄산염으로 이루어진 군에서 선택되는 하나 이상을 포함하는 제1 부성분을 포함할 수 있다.
상기 제1 부성분은 상기 모재 주성분 100 mol에 대하여 0.0 내지 4.0 mol의 함량으로 포함될 수 있다.
상기 제1 부성분의 함량은 산화물 또는 탄산염과 같은 첨가 형태를 구분하지 않고 제1 부성분에 포함된 Y, Dy, Ho, Sm, Gd, Er, La, Ce 및 Nd 중 적어도 하나 이상의 원소의 함량을 기준으로 할 수 있다.
예를 들어, 상기 제1 부성분에 포함된 Y, Dy, Ho, Er, Gd, Ce, Nd 및 Sm 중 적어도 하나 이상의 원소의 함량의 총합은 상기 모재 주성분 100 mol에 대하여 4.0 mol 이하일 수 있다.
상기 제1 부성분은 본 발명의 일 실시형태에서 유전체 자기 조성물이 적용된 적층 세라믹 커패시터의 신뢰성 저하를 막는 역할을 한다.
상기 제1 부성분의 함량이 상기 모재 주성분 100 mol에 대하여 4.0 mol을 초과하는 경우에는 파이로클로(Pyrochlore, RE2Ti2O7)(여기서, RE는 Y, Dy, Ho, Sm, Gd, Er, La, Ce 및 Nd 중 적어도 하나 이상의 원소) 이차상 생성에 의해 고온 내전압 특성이 저하될 수 있다.
c)제2 부성분
본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 Ba 원소의, 산화물 및 탄산염으로 이루어진 군에서 선택되는 하나 이상을 포함하는 제2 부성분을 포함할 수 있다.
상기 제2 부성분은 상기 모재 주성분 100mol에 대하여 0.0 내지 5.0 mol의 함량으로 포함될 수 있다.
상기 제2 부성분의 함량은 산화물 또는 탄산염과 같은 첨가 형태를 구분하지 않고 제2 부성분에 포함된 Ba 원소의 함량을 기준으로 할 수 있다.
상기 제2 부성분이 상기 모재 주성분 100mol에 대하여 0.0 내지 5.0 mol로 포함되는 경우 고온 내전압 특성이 향상될 수 있다.
d)제3 부성분
본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 Si 및 Al 중 적어도 하나를 포함하는 산화물 또는 탄산염, 혹은 Si를 포함하는 글라스(Glass) 화합물 중 적어도 하나를 포함하는 제3 부성분을 포함할 수 있다.
상기 제3 부성분은 상기 모재 분말 100 mol에 대하여 0.0 내지 5.0 mol 함량으로 포함될 수 있다.
상기 제3 부성분의 함량은 글라스, 산화물 또는 탄산염과 같은 첨가 형태를 구분하지 않고 제3 부성분에 포함된 Si 혹은 Al 원소의 함량을 기준으로 할 수 있다.
상기 제3 부성분의 함량이 모재 분말 100 mol에 대하여 5.0 mol을 초과하여 포함되는 경우 소결성 및 치밀도 저하, 2차 상 생성 등의 문제가 있을 수 있어 바람직하지 못하다.
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터는 서로 대향하는 제1 면(1) 및 제2 면(2), 상기 제1 면(1) 및 제2 면(2)을 연결하는 제3 면(3) 및 제4 면(4)을 포함하는 세라믹 바디(110), 상기 세라믹 바디(110)의 내부에 배치되며, 상기 제1 및 제2 면(1, 2)으로 노출되되, 상기 제3 면(3) 또는 제4 면(4)으로 일단이 노출되는 복수의 내부전극(121, 122) 및 상기 제1 면(1) 및 제2 면(2)에 노출된 상기 내부전극(121, 122)의 단부 상에 배치된 제1 사이드 마진부(113) 및 제2 사이드 마진부(114)를 포함하며, 상기 세라믹 바디(110)의 폭-두께 방향 단면에 있어서, 상기 내부전극(121, 122)의 양 단부에는 마그네슘(Mg)을 포함하는 산화 영역(123)이 배치되며, 상기 제1 및 제2 사이드 마진부(113, 114)는 티탄산바륨계 모재 분말과 부성분으로서 마그네슘(Mg), 망간(Mn) 및 알루미늄(Al)을 포함하며, 상기 마그네슘(Mg), 망간(Mn) 및 알루미늄(Al) 대비 망간(Mn)의 함량비가 0.316 ≤Mn/(Mn+Mg+Al)≤ 0.500 을 만족한다.
본 발명의 다른 실시형태에 따르면, 상기 세라믹 바디(110)의 폭-두께 방향 단면에 있어서, 상기 내부전극(121, 122)의 양 단부에는 마그네슘(Mg)을 포함하는 산화 영역(123)이 배치된다.
상기 산화 영역(123)은 상기 세라믹 바디(110)의 소성 과정 또는 열처리 공정시 유전체층(112)의 세라믹에 포함되는 금속 산화물과 상기 내부전극(121, 122)을 구성하는 금속이 반응하여 형성될 수 있다.
상기 산화 영역(123)은 금속 산화물을 포함하며, 상기 금속 산화물은 특별히 제한되지 않으나, 예를 들어 마그네슘(Mg), 망간(Mn), 니켈(Ni), 리튬(Li), 규소(Si), 티타늄(Ti) 및 바륨(Ba)으로 구성된 군으로부터 선택된 하나 이상의 산화물일 수 있다.
특히, 상기 산화 영역(123)은 마그네슘(Mg)을 포함할 수 있다.
상기 산화 영역(123)은 전자 현미경에 의해 관찰될 수 있으며, 내부전극과 다른 색채를 띠게 되어 상기 내부전극과 구별할 수 있다.
도 2, 3 및 5에서는 상기 산화 영역(123)을 내부전극(121, 122)과 구별하기 위해 다른 선으로 표시하였다.
상술한 바와 같이, 내부전극이 바디의 폭 방향으로 노출되도록 함으로써, 마진 없는 설계를 통해 내부전극 폭 방향 면적을 극대화하되, 이러한 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에 마진부를 별도로 부착하는 방법에 의해 적층 세라믹 커패시터를 제작할 경우, 내부전극 노출면의 절단 공정시 내부전극 노출면의 밀림 현상으로 상하층 전극이 연결되어 쇼트 불량 및 내전압 저하의 문제가 발생할 수 있다.
또한, 금속과 세라믹의 이종 접합 시 계면에서의 소결 과정 중 비표면적 감소에 의한 표면에너지를 낮출려는 자발적 반응 때문에 계면이 벌어지는 물리/화학적 현상이 발생할 수 있다.
따라서, 이 두 가지 문제를 모두 해결하기 위해서는 내부전극으로 사용되는 니켈(Ni)과 가장 친화도가 높아 쉽게 고용되면서 2차상 생성없이 균일한 산화층을 형성할 수 있는 원소를 선정하는 것이 필요하다.
본 발명의 일 실시형태에 따르면, 양이온과 음이온의 비율이 1:1인 NaCl 구조로 구성되어있는 NiO와 동일한 구조를 갖고 동시에 산소 친화도가 높은 Mg 산화물의 절대 함량비를 조절함으로써 니켈(Ni) 전극 끝단에 고른 절연층 생성과 함께 산화층 생성에 의한 사이드 마진부 세라믹과의 결합력을 증가시킬 수 있다.
이때, Mg의 함량비가 최적 조성비를 넘어서는 경우 과량의 Mg 첨가에 의한 소결성 저하 또는 2차상 생성에 의한 내전압 저하를 초래할 수 있으므로 그 함량비 선정이 매우 중요하다.
또한, 추가로 요구되는 특성으로 내습 신뢰성을 포함한 적층 세라믹 커패시터의 내전압 개선과 크랙 발생 억제를 위해서 사이드 마진부의 치밀도 확보와 전극 끝단부 보이드(Void)를 효과적으로 충진해야 하는데 이를 위해서는 무엇보다 세라믹의 소결 구동력 향상과 고온에서의 활발한 물질 이동 (mass transport) 유도가 필요하다.
사이드 마진부로부터의 활발한 원자 이동은 전극 끝단부 보이드(void)를 포함하여 주변 원자들의 드래그-인(drag-in) 효과를 증가시켜 효과적인 기공의 소멸을 가져올 수 있다.
이에 대한 기술적 방법으로 Mn의 첨가와 그 적절한 함량비 선정이 매우 중요한데, Mn-Mg-Al system에서의 tenary phase diagram을 보면 Mn의 첨가는 전 첨가 함량비 영역에서 고르게 액상 생성을 촉진하여 소결에 의한 물질 이동 (mass transport)을 증가시킬 수 있다.
그러나, 이때 Mn 함량비가 높아 Mg 함량비가 반대로 감소하는 경우 앞서 기술한 전극 끝단 절연층 생성과 계면 밀착력 개선 효과가 감소할 수 있으며, 반대로 Mn 함량비가 낮은 경우 Mg 함량비가 증가하게 되어 소결 치밀도 저하와 2차상 생성 빈도가 증가하는 문제가 발생할 수 있으므로 상술한 바와 같이 실제 실험을 통해 최적의 Mn/(Mn+Mg+Al)의 조성비를 선정하게 되었다.
이하, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
도 6a 내지 도 6f는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 개략적으로 나타내는 단면도 및 사시도이다.
도 6a에 도시된 바와 같이, 세라믹 그린시트(112a) 위에 소정의 간격(d3)을 두고 복수 개의 스트라이프형 제1 내부전극 패턴(121a)을 형성한다. 상기 복수 개의 스트라이트형 제1 내부전극 패턴(121a)은 서로 평행하게 형성될 수 있다.
상기 소정의 간격(d3)은 내부전극이 서로 다른 극성을 갖는 외부전극과 절연되기 위한 거리로써, 도 2에 도시된 d2×2의 거리로 이해될 수 있다.
상기 세라믹 그린시트(112a)는 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 페이스트로 형성될 수 있다.
상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있으며, 바람직하게는 티탄산바륨(BaTiO3) 파우더가 사용될 수 있다. 상기 세라믹 그린시트(112a)가 소성되면 세라믹 바디를 구성하는 유전체층(112)이 된다.
스트라이프형 제1 내부전극 패턴(121a)은 도전성 금속을 포함하는 내부전극 페이스트에 의하여 형성될 수 있다. 상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
상기 세라믹 그린시트(121a) 상에 스트라이프형 제1 내부전극 패턴(121a)을 형성하는 방법은 특별히 제한되지 않으나, 예를 들면 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통해 형성될 수 있다.
또한, 도시되지 않았으나, 또 다른 세라믹 그린시트(112a) 위에 소정의 간격을 두고 복수 개의 스트라이프형 제2 내부전극 패턴(122a)을 형성할 수 있다.
이하, 제1 내부전극 패턴(121a)이 형성된 세라믹 그린시트는 제1 세라믹 그린시트로 지칭될 수 있고, 제2 내부전극 패턴(122a)이 형성된 세라믹 그린시트는 제2 세라믹 그린시트로 지칭될 수 있다.
다음으로, 도 6b에 도시된 바와 같이, 스트라이프형 제1 내부전극 패턴(121a)과 스트라이프형 제2 내부전극 패턴(122a)이 교차 적층되도록 제1 및 제2 세라믹 그린시트를 번갈아가며 적층할 수 있다.
이후, 상기 스트라이프형 제1 내부전극 패턴(121a)은 제1 내부전극(121)을 형성할 수 있고, 스트라이프형 제2 내부전극 패턴(122a)은 제2 내부전극(122)을 형성할 수 있다.
도 6c는 본 발명의 일 실시예에 따라 제1 및 제2 세라믹 그린 시트가 적층된 세라믹 그린시트 적층체(210)를 도시하는 단면도이고, 도 6d는 제1 및 제2 세라믹 그린 시트가 적층된 세라믹 그린시트 적층체(210)를 도시하는 사시도이다.
도 6c 및 도 6d를 참조하면, 복수 개의 평행한 스트라이프형 제1 내부전극 패턴(121a)이 인쇄된 제1 세라믹 그린시트와 복수 개의 평행한 스트라이프형 제2 내부전극 패턴(122a)이 인쇄된 제2 세라믹 그린시트는 서로 번갈아가며 적층되어 있다.
보다 구체적으로, 제1 세라믹 그린시트에 인쇄된 스트라이프형 제1 내부 전극 패턴(121a)의 중앙부와 제2 세라믹 그린시트에 인쇄된 스트라이프형 제2 내부전극 패턴(122a) 사이의 간격(d3)이 중첩되도록 적층될 수 있다.
다음으로, 도 6d에 도시된 바와 같이, 상기 세라믹 그린시트 적층체(210)는 복수개의 스트라이프형 제1 내부전극 패턴(121a) 및 스트라이프형 제2 내부전극 패턴(122a)을 가로지르도록 절단될 수 있다. 즉, 상기 세라믹 그린시트 적층체(210)는 C1-C1 절단선을 따라 막대형 적층체(220)로 절단될 수 있다.
보다 구체적으로, 스트라이프형 제1 내부전극 패턴(121a) 및 스트라이프형 제2 내부전극 패턴(122a)은 길이 방향으로 절단되어 일정한 폭을 갖는 복수 개의 내부전극으로 분할될 수 있다. 이때, 적층된 세라믹 그린시트도 내부전극 패턴과 함께 절단된다. 이에 따라 유전체층은 내부전극의 폭과 동일한 폭을 갖도록 형성될 수 있다.
상기 막대형 적층체(220)의 절단면으로 제1 및 제2 내부전극의 말단이 노출될 수 있다. 상기 막대형 적층체의 절단면은 각각 막대형 적층체의 제1 측면 및 제2 측면으로 지칭될 수 있다.
상기 세라믹 그린시트 적층체를 소성한 이후에 막대형 적층체로 절단될 수 있다. 또한, 상기 세라믹 그린시트를 막대형 적층체로 절단한 이후에 소성을 수행할 수 있다. 이에 제한되는 것은 아니나, 상기 소성은 1100℃ 내지 1300℃의 N2-H2 분위기에서 수행될 수 있다.
다음으로, 도 6e에 도시된 바와 같이, 상기 막대형 적층체(220)의 제1 및 제2 측면 각각에 제1 사이드 부(113a) 및 제2 사이드 마진부(114a)를 형성할 수 있다. 제2 사이드 마진부(114a)는 명확하게 도시되지 않고, 점섬으로 그 윤곽을 도시하였다.
상기 제1 및 제2 사이드 마진부(113a, 114a)는 막대형 적층체(220)에 세라믹 분말을 포함하는 세라믹 슬러리로 형성될 수 있다.
상기 세라믹 슬러리는 세라믹 파우더, 유기 바인더 및 유기 용제를 포함하는 것으로, 제1 및 제2 사이드 마진부(113a, 114a)가 원하는 두께를 갖도록 세라믹 슬러리의 양을 조절할 수 있다.
상기 막대형 적층체(220)의 제1 및 제2 측면에 세라믹 슬러리를 도포하여 제1 및 제2 사이드 마진부(113a, 114a)를 형성할 수 있다. 상기 세라믹 슬러리의 도포 방법은 특별히 제한되지 않으며, 예를 들면 스프레이 방식으로 분사하거나, 롤러를 이용하여 도포될 수 있다.
또한, 상기 막대형 적층체를 세라믹 슬리리에 딥핑(dipping)하여 막대형 적층체의 제1 및 제2 측면에 제1 및 제2 사이드 마진부(113a, 114a)를 형성할 수 있다.
상술한 바와 같이, 상기 제1 및 제2 사이드 마진부의 두께는 18㎛이하로 형성될 수 있다.
다음으로, 도 6e 및 도 6f에 도시된 바와 같이, 제1 및 제2 사이드 마진부(113a, 114a)가 형성된 상기 막대형 적층체(220)를 C2-C2 절단선을 따라 개별적인 칩 사이즈에 맞게 절단할 수 있다. 도 6c는 상기 C2-C2 절단선의 위치를 파악하는데 참조될 수 있다.
막대형 적층체(220)를 칩 사이즈로 절단함에 따라, 적층 바디(111)와 적층 바디의 양 측면에 형성된 제1 및 제2 사이드 마진부(113, 114)를 갖는 세라믹 바디가 형성될 수 있다.
상기 막대형 적층체(220)를 C2-C2 절단선을 따라 절단함에 따라 중첩된 제1 내부전극의 중앙부와 제2 내부전극 간에 형성된 소정의 간격(d3)이 동일한 절단선에 의하여 절단될 수 있다. 다른 관점에서는 제2 내부전극의 중앙부와 제1 내부전극 간에 형성된 소정의 간격이 동일한 절단선에 의하여 절단될 수 있다.
이에 따라, 제1 내부전극 및 제2 내부전극의 일단은 C2-C2 절단선에 따른 절단면에 교대로 노출될 수 있다. 상기 제1 내부전극이 노출된 면은 도 5에 도시된 적층체의 제3 면(3)으로 이해되고, 상기 제2 내부전극이 노출된 면은 도 5에 도시된 적층체의 제4 면(4)으로 이해될 수 있다.
상기 막대형 적층체(220)를 C2-C2 절단선을 따라 절단함에 따라 스프라이트형 제1 내부전극 패턴(121a)간의 소정의 간격(d3)은 반으로 절단되어, 제1 내부전극(121)의 일단이 제4 면으로부터 소정의 간격(d2)을 형성하도록 해준다. 또한, 제2 내부전극(122)이 제3 면으로부터 소정의 간격을 형성하도록 해준다.
이후, 상기 제1 및 제2 내부전극의 일단과 연결되도록 상기 제3 면 및 제4 면 각각에 외부전극을 형성할 수 있다.
본 실시형태와 같이, 막대형 적층체(220)에 제1 및 제2 사이드 마진부를 형성하고, 칩 사이즈로 절단하는 경우 한번의 공정을 통하여 복수 개의 적층 바디(111)에 사이드 마진부를 형성할 수 있다.
또한, 도시되지 않았으나, 제1 사이드 마진부 및 제2 사이드 마진부를 형성하기 전에 막대형 적층체를 칩 사이즈로 절단하여 복수 개의 적층체를 형성할 수 있다.
즉, 막대형 적층체를 중첩된 제1 내부전극의 중앙부와 제2 내부전극 간에 형성된 소정의 간격이 동일한 절단선에 의하여 절단되도록 절단할 수 있다. 이에 따라, 제1 내부전극 및 제2 내부전극의 일단은 절단면에 교대로 노출될 수 있다.
이후, 상기 적층 바디의 제1 및 제2 면에 제1 사이드 마진부 및 제2 사이드 마진부를 형성할 수 있다. 제1 및 제2 사이드 마진부의 형성방법은 상술한 바와 같다.
또한, 상기 제1 내부전극이 노출된 적층 바디의 제3 면과 상기 제2 내부전극이 노출된 적층 바디의 제4 면에 각각 외부전극을 형성할 수 있다.
본 발명의 다른 실시형태에 따르면, 적층체의 제1 및 제2 면을 통하여 제1 및 제2 내부전극의 말단이 노출된다. 적층된 복수 개의 제1 및 제2 내부전극은 동시에 절단되어 상기 내부전극의 말단은 일 직선상에 놓일 수 있다. 이후, 상기 적층체의 제1 및 제2 면에 제1 및 제2 사이드 마진부가 일괄적으로 형성된다. 상기 적층체 및 상기 제1 및 제2 사이드 마진부에 의하여 세라믹 바디가 형성된다. 즉, 상기 제1 및 제2 사이드 마진부는 세라믹 바디의 제1 및 제2 측면을 형성하게 된다.
이에 따라, 본 실시형태에 의하면, 상기 복수 개의 내부전극 말단으로부터 세라믹 바디의 제1 및 제2 면까지의 거리는 일정하게 형성될 수 있다. 또한, 상기 제1 및 제2 사이드 마진부는 세라믹 페이스트에 의하여 형성되는 것으로, 두께는 얇게 형성될 수 있다.
이하, 실험 예를 통하여 본 발명을 더욱 상세히 설명하지만, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실험 예에 의해 한정되는 것은 아니다.
실험 예
모재 주성분은 50nm급 이하의 BaTiO3 분말을 사용하였고, 이때의 부성분 조성은 하기 [표 1]과 같다.
슬러리 제작 시 모재 주성분 및 부성분 파우더를 지르코니아 볼을 혼합/분산 메디아로 사용하고, 에탄올/톨루엔과 분산제를 혼합 후 기계적 milling을 실시하였으며 이후 유전체 시트 강도 구현을 위해 바인더 혼합 공정을 추가하였다.
제조된 슬러리는 헤드 토출 방식의 온-롤(on roll) 성형 코터(coater)를 이용하여 사이드 마진부를 형성할 수 있도록 10~20㎛의 두께로 성형 시트를 제조하였다.
그리고, 폭 방향으로 내부전극이 노출되어 마진이 없는 그린 칩의 전극 노출부에 상기 성형 시트를 부착하여 사이드 마진부를 형성할 수 있도록 5cm x 5cm 크기로 절단하였다.
칩의 변형을 최소화한 조건으로 일정 온도와 압력을 가하여 칩의 양면에 상기 성형 시트를 부착하여 0603 사이즈 (가로x세로x높이 : 0.6mm x 0.3mm x 0.3mm)의 적층 세라믹 커패시터 그린 칩을 제작하였다.
이렇게 제작이 완료된 적층 세라믹 커패시터 시편은 400℃ 이하, 질소 분위기에서 가소 공정을 거쳐 소성온도 1200℃ 이하, 수소농도 0.5% H2 이하 조건에서 소성 후 전기적 특성 및 절연저항, 칩 강도, 사이드 마진과 내부전극 사이 계면의 밀착력과 보이드 충진 여부, 전극 끝단 절연층 생성 정도 및 사이드 마진부의 치밀도 차이 등을 종합적으로 확인하였다.
각 조성물에 대한 적층 세라믹 커패시터(MLCC)의 상온 정전용량 및 유전손실은 LCR meter를 이용하여 1kHz, AC 0.5V에서 측정하였고, 50개씩 샘플을 취하여 절연파괴가 발생하는 BDV (Breakdown voltage)를 측정하였다.
적층 세라믹 커패시터(MLCC)의 사이드 마진부 경도는 Vickers 경도기를 이용하여 하중 5kgf, 유지시간 5sec 조건에서 측정하였으며 칩의 파단면 및 연마면에 대해서 마진부 치밀도와 절연층 생성 정도 등의 미세구조를 비교하였다.
아래 [표 1]은 실험예 (비교예 및 실시예)의 유전체 조성표이며, 모재 주성분으로는 BaTiO3를 사용하고, 이때 부성분으로는 적층 세라믹 커패시터(MLCC)를 구성하는 기본적인 도너(donor), 어셉터(acceptor) 형태의 첨가 원소와 Ba-Si-Al-Na-Li을 포함하는 소결조제 역할을 하는 원소들을 사용하였다.
이 때, 본 발명의 실시예 및 비교예에 따른 사이드 마진부의 치밀도, 전극 끝단 산화층 생성, 보이드 충진 및 계면 밀착력을 비교하기 위하여 각 부성분에 대해 첨가 원소 함량비를 다양하게 가변하였다.
하기 [표 2]는 상기 [표 1]에 명시된 조성에 해당하는 0603 사이즈 실제 적층 세라믹 커패시터(MLCC)의 전기적 특성 및 미세구조 결과를 요약 정리한 것이다.
◎ : 우수, ○ : 양호, △ : 보통, X : 불량
상기 [표 1] 및 [표 2]에 나타낸 바와 같이, 전극 끝단부 절연층 생성과 계면 밀착력 향상을 위한 Mg의 함량비는 0.75mol 이상 일 때 효과적이며, 과량의 Mg 첨가는 사이드 마진부의 치밀도를 저하시키고, 2차상 생성 빈도가 증가하는 부효과를 동반하기 때문에 그 적정 함량비는 0.75 ≤ Mg ≤ 2.10 범위임을 알 수 있다.
도 7a 및 7b는 본 발명의 비교예에 따른 부성분 Mg 이 부족한 유전체 조성물로 제작된 적층 세라믹 커패시터의 단면 SEM(Scanning Electron Microscope) 사진이다.
도 8a 및 8b는 본 발명의 비교예에 따른 부성분 Mg 이 과량 포함된 유전체 조성물로 제작된 적층 세라믹 커패시터의 단면 SEM(Scanning Electron Microscope) 사진이다.
도 7a 및 7b를 참조하면, 부성분 Mg 이 부족한 유전체 조성물로 제작된 적층 세라믹 커패시터의 경우, 내부 전극(121, 122) 끝단부에 산화층(123) 및 절연층 생성이 효과적이지 못하며, 내부 전극(121, 122)과 마진부(114) 사이의 계면 밀착력이 저하될 수 있다. 도 7b에서 계면 밀착력이 저하된 현상을 타원으로 표시하였다.
도 8a 및 8b을 참조하면, 부성분 Mg 이 과량 포함된 유전체 조성물로 제작된 경우, 2차상(201) 생성 빈도가 증가하는 문제가 있으며, 사이드 마진부(114)의 치밀도가 저하된다. 도 8b에서 사이드 마진부(114)의 치밀도가 저하된 현상을 원형으로 표시하였다.
도 9a 및 9b는 본 발명의 비교예에 따른 부성분 Mn 이 부족한 유전체 조성물과 과량으로 포함된 유전체 조성물로 각각 제작된 적층 세라믹 커패시터의 단면 SEM(Scanning Electron Microscope) 사진이다.
도 9a 및 9b를 참조하면, Mg와 마찬가지로 Mn 역시 그 함량비가 부족하거나 과량일 경우 소결특성 또는 보이드 충진율에 영향을 미치게 되는데 임계 함량비를 기준으로 부족할 경우에는 공극을 효과적으로 채우지 못하여 보이드(202)가 발생하는 신뢰성 저하의 문제가 동반될 수 있으며, 반대로 과량 첨가된 경우에는 내부 전극(121, 122) 및 세라믹이 과도하게 소결되어 전극 뭉침 발생의 부작용이 발생하게 된다. 도 9b에서 전극 뭉침 현상을 타원으로 표시하였다.
도 10은 본 발명의 실시예에 따른 유전체 조성물로 제작된 적층 세라믹 커패시터의 단면 SEM(Scanning Electron Microscope) 사진이다.
도 10을 참조하면, 내부전극이 바디의 폭 방향으로 노출되도록 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에 마진부를 별도로 부착하는 적층 세라믹 커패시터 제조 공정시 발생하는 내부 전극(121, 122)과 마진부(113) 사이의 계면 밀착력 저하를 막을 수 있으며, 내부 전극(121, 122)과 마진부(113) 사이에 공극 생성을 막아 신뢰성을 향상시킬 수 있다.
또한, 내부전극(121, 122) 끝단에 균일한 산화층(123) 및 절연층을 확보할 수 있어, 쇼트 불량을 개선할 수 있으며, 사이드 마진부(113)의 치밀도를 향상시킬 수 있어, 적층 세라믹 커패시터의 기계적 강도 향상 및 고온/내습 신뢰성 개선의 효과가 있다.
또한, 사이드 마진부의 소결 구동력 증가로 인한 사이드 마진부의 치밀도와 전극 수축에 의해 발생하는 끝단부 보이드(void)를 효과적으로 채우기 위해서는 Mn-Na-Li의 첨가와 더불어 Mg-Si-Al 등의 부성분 원소와의 첨가 조합비가 중요하다.
이에 본 발명의 일 실시형태에 따르면, 상기 Mn-Mg-Al system에서의 ternary phase diagram을 근거로 하여 실제 칩에 적용한 실험 결과를 바탕으로 Mn의 절대 함량비와 Mn/(Mn+Mg+Al) 함량비를 선정하였으며, Mn의 절대함량은 0.6 ≤ Mn ≤ 2.0 범위에서 결정하는 것이 적합하고, 다른 부성분 원소와의 첨가 함량비는 0.316 ≤ Mn/(Mn+Mg+Al) ≤ 0.500 에서 결정할 경우 모든 전기적 특성을 만족하는 것을 알 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 바디 111: 적층체
112: 유전체층 113, 114: 제1 및 제2 사이드 마진부
121, 122: 제1 및 제2 내부전극 131, 132: 제1 및 제2 외부전극
112a: 세라믹 그린시트
121a, 122a: 스트라이프형 제1 및 제2 내부전극 패턴
210: 세라믹 그린시트 적층체 220: 막대형 적층체
123: 산화 영역, 산화층
201: 2차상 202: 보이드(void)
112: 유전체층 113, 114: 제1 및 제2 사이드 마진부
121, 122: 제1 및 제2 내부전극 131, 132: 제1 및 제2 외부전극
112a: 세라믹 그린시트
121a, 122a: 스트라이프형 제1 및 제2 내부전극 패턴
210: 세라믹 그린시트 적층체 220: 막대형 적층체
123: 산화 영역, 산화층
201: 2차상 202: 보이드(void)
Claims (17)
- 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면을 포함하는 세라믹 바디;
상기 세라믹 바디의 내부에 배치되며, 상기 제1 및 제2 면으로 노출되되, 상기 제3 면 또는 제4 면으로 일단이 노출되는 복수의 내부전극; 및
상기 제1 면 및 제2 면에 노출된 상기 내부전극의 단부 상에 배치된 제1 사이드 마진부 및 제2 사이드 마진부;를 포함하며,
상기 제1 및 제2 사이드 마진부가 포함하는 유전체 조성과 세라믹 바디가 포함하는 유전체 조성은 서로 다르며,
상기 제1 및 제2 사이드 마진부는 티탄산바륨계 모재 분말과 부성분으로서 마그네슘(Mg), 망간(Mn) 및 알루미늄(Al)을 포함하며, 상기 마그네슘(Mg), 망간(Mn) 및 알루미늄(Al) 대비 망간(Mn)의 함량비가 0.316 ≤Mn/(Mn+Mg+Al)≤ 0.500 을 만족하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 마그네슘(Mg)의 함량은 상기 모재 분말 100 mol 대비 0.75 mol ≤Mg≤ 2.10 mol을 만족하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 망간(Mn)의 함량은 상기 모재 분말 100 mol 대비 0.6 mol ≤Mn≤ 2.0 mol을 만족하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 부성분은 나트륨(Na)과 리튬(Li)을 포함하며, 상기 나트륨(Na)과 리튬(Li) 함량은 상기 모재 분말 100 mol에 대하여, 0.5 mol ≤Na≤ 1.5 mol, 0.5 mol ≤Li≤ 1.5 mol을 만족하는 적층 세라믹 커패시터.
- 제4항에 있어서,
상기 부성분은 규소(Si)를 포함하며, 상기 나트륨(Na) 및 리튬(Li)과 각각 0.68 ≤Si/(Na+Si)≤ 0.87 및 0.68 ≤Si/(Li+Si)≤ 0.87의 함량비를 만족하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 부성분은,
상기 모재 분말 100 mol에 대하여, Y, Dy, Ho, Er, Gd, Ce, Nd, Sm, La, Tb, Yb 및 Pr 중 적어도 하나를 포함하는 산화물 또는 탄산염인 0.0 내지 4.0 mol 함량의 제1 부성분,
상기 모재 분말 100 mol에 대하여, Ba을 포함하는 산화물 또는 탄산염인 0.0 내지 5.0 mol 함량의 제2 부성분, 및
상기 모재 분말 100 mol에 대하여, Si 및 Al 중 적어도 하나를 포함하는 산화물 또는 탄산염, 혹은 Si를 포함하는 글라스(Glass) 화합물 중 적어도 하나를 포함하는 0.0 내지 5.0 mol 함량의 제3 부성분,
을 포함하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 사이드 마진부 및 제2 사이드 마진부는 평균 두께가 18μm 이하인 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 내부전극은 일단이 상기 제3 면으로 노출되고, 타단이 상기 제4 면으로부터 소정의 간격을 두고 배치되는 제1 내부전극 및 일단이 제4 면으로 노출되고, 타단이 상기 제3 면으로부터 소정의 간격을 두고 형성되는 제2 내부전극으로 구성되는 적층 세라믹 커패시터.
- 서로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면을 포함하는 세라믹 바디;
상기 세라믹 바디의 내부에 배치되며, 상기 제1 및 제2 면으로 노출되되, 상기 제3 면 또는 제4 면으로 일단이 노출되는 복수 개의 내부전극; 및
상기 제1 면 및 제2 면에 노출된 상기 내부전극의 단부 상에 배치된 제1 사이드 마진부 및 제2 사이드 마진부;를 포함하며,
상기 세라믹 바디의 폭-두께 방향 단면에 있어서, 상기 내부전극의 양 단부에는 마그네슘(Mg)을 포함하는 산화 영역이 배치되며,
상기 제1 및 제2 사이드 마진부는 티탄산바륨계 모재 분말과 부성분으로서 마그네슘(Mg), 망간(Mn) 및 알루미늄(Al)을 포함하며, 상기 마그네슘(Mg), 망간(Mn) 및 알루미늄(Al) 대비 망간(Mn)의 함량비가 0.316 ≤Mn/(Mn+Mg+Al)≤ 0.500 을 만족하는 적층 세라믹 커패시터.
- 제9항에 있어서,
상기 마그네슘(Mg)의 함량은 상기 모재 분말 100 mol 대비 0.75 mol ≤Mg≤ 2.10 mol을 만족하는 적층 세라믹 커패시터.
- 제9항에 있어서,
상기 망간(Mn)의 함량은 상기 모재 분말 100 mol 대비 0.6 mol ≤Mn≤ 2.0 mol을 만족하는 적층 세라믹 커패시터.
- 제9항에 있어서,
상기 부성분은 나트륨(Na)과 리튬(Li)을 포함하며, 상기 나트륨(Na)과 리튬(Li) 함량은 상기 모재 분말 100 mol에 대하여, 0.5 mol ≤Na≤ 1.5 mol, 0.5 mol ≤Li≤ 1.5 mol을 만족하는 적층 세라믹 커패시터.
- 제12항에 있어서,
상기 부성분은 규소(Si)를 포함하며, 상기 나트륨(Na) 및 리튬(Li)과 각각 0.68 ≤Si/(Na+Si)≤ 0.87 및 0.68 ≤Si/(Li+Si)≤ 0.87의 함량비를 만족하는 적층 세라믹 커패시터.
- 제9항에 있어서,
상기 부성분은,
상기 모재 분말 100 mol에 대하여, Y, Dy, Ho, Er, Gd, Ce, Nd, Sm, La, Tb, Yb 및 Pr 중 적어도 하나를 포함하는 산화물 또는 탄산염인 0.0 내지 4.0 mol 함량의 제1 부성분,
상기 모재 분말 100 mol에 대하여, Ba을 포함하는 산화물 또는 탄산염인 0.0 내지 5.0 mol 함량의 제2 부성분, 및
상기 모재 분말 100 mol에 대하여, Si 및 Al 중 적어도 하나를 포함하는 산화물 또는 탄산염, 혹은 Si를 포함하는 글라스(Glass) 화합물 중 적어도 하나를 포함하는 0.0 내지 5.0 mol 함량의 제3 부성분,
을 포함하는 적층 세라믹 커패시터.
- 제9항에 있어서,
상기 제1 사이드 마진부 및 제2 사이드 마진부는 평균 두께가 18μm 이하인 적층 세라믹 커패시터.
- 제9항에 있어서,
상기 내부전극은 일단이 상기 제3 면으로 노출되고, 타단이 상기 제4 면으로부터 소정의 간격을 두고 배치되는 제1 내부전극 및 일단이 제4 면으로 노출되고, 타단이 상기 제3 면으로부터 소정의 간격을 두고 형성되는 제2 내부전극으로 구성되는 적층 세라믹 커패시터.
- 제9항에 있어서,
상기 제1 및 제2 사이드 마진부가 포함하는 유전체 조성과 세라믹 바디가 포함하는 유전체 조성은 서로 다른 적층 세라믹 커패시터.
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