JP2016082183A

JP2016082183A - 積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体

Info

Publication number: JP2016082183A
Application number: JP2014215102A
Authority: JP
Inventors: 康平島田; Kohei Shimada; 和田　博之; Hiroyuki Wada; 博之和田; 健次高木; Kenji Takagi
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2014-10-22
Filing date: 2014-10-22
Publication date: 2016-05-16

Abstract

【課題】クラックの発生およびクラックによる短絡の発生を抑制する積層セラミックコンデンサを提供する。【解決手段】積層セラミックコンデンサの積層体は、積層方向において、最も第１主面側１１１に位置する誘電体層である第１外層部１２ｂ１と、最も第２主面側１１２に位置する誘電体層である第２外層部１２ｂ２と、第１外層部と第２外層部との間に位置し、最も第１主面に近い導電体層および最も第２主面に近い導電体層を含む内層部１１ｍとを含む。第２外層部は、第２主面を含む外側外層部１２ｂ２２及び外側外層部と内層部との間に位置する内側外層部１２ｂ２１を含む。少なくとも一部の誘電体層は複数のポアを含み、積層体の中心を通る断面において、外側外層部を構成する誘電体層の単位面積当たりのポアの断面積の合計値をＳｏ、内層部に含まれる誘電体層の単位面積当たりのポアの断面積の合計値をＳａとしたときに、Ｓｏ／Ｓａ≦１の関係を満たす。【選択図】図２

Description

本発明は、積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体に関する。

クラックの発生を抑制することを図った積層セラミックコンデンサを開示した先行文献として、特開２０１２−２４８５８１号公報（特許文献１）がある。特許文献１に記載された積層セラミックコンデンサにおいては、素体は、誘電体を介して対向する第１の内部電極および第２の内部電極が積層された内部電極積層体（内層部）と、内部電極積層体（内層部）を積層方向の両側から挟む第１の誘電体積層体（外層部）および第２の誘電体積層体（外層部）とを含み、第１の素体主面を含む第１の誘電体積層体（外層部）が、第２の素体主面を含む第２の誘電体積層体（外層部）よりも積層方向に厚く形成されている。すなわち、回路基板に実装される側の外層部が他方の外層部よりも厚く形成されている。

積層セラミックコンデンサが回路基板に実装された状態で回路基板に外力（熱応力、機械応力等）を受けた場合、回路基板に実装される側（回路基板に近い側）の外層部の回路基板と対向している主面に応力が集中的に負荷され、この面において特にクラックが発生しやすい。

特許文献１に開示される積層セラミックコンデンサでは、このように回路基板に実装される側の外層部でクラックが発生した場合において、回路基板に実装される側の外層部を他方の外層部よりも厚く形成することで、クラックが内部電極にまで到達することを抑制しようとしている。

特開２０１２−２４８５８１号公報

しかしながら、特許文献１に記載されるように回路基板に実装される側の外層部を厚くすると、焼成時の内層部（内部電極）の収縮による圧縮応力を受けにくくなり、回路基板に実装される側の外層部自体は、回路基板に加えられた外力である引張応力によってクラックが生じやすくなるという問題があった。

本発明は、上記の課題に鑑みてなされたものであり、クラックの発生およびクラックによる短絡の発生を従来よりもさらに抑制することのできる積層セラミックコンデンサを提供することを目的とする。

本発明の第１の局面に基づく積層セラミックコンデンサは、
積層された複数の誘電体層および複数の導電体層を含み、積層方向において互いに反対側に位置する第１主面および第２主面を有する積層体と、
積層体の表面の一部に設けられ、複数の導電体層のうちの少なくとも一部の導電体層と電気的に接続された１対の外部電極とを備え、
積層体は、積層方向において、
最も第１主面側に位置する誘電体層である第１外層部と、
最も第２主面側に位置する誘電体層である第２外層部と、
第１外層部と第２外層部との間に位置し、最も第１主面に近い導電体層および最も第２主面に近い導電体層を含む内層部とを含み、
第２外層部は、第２主面を含む外側外層部、および、該外側外層部と内層部との間に位置する内側外層部を含み、
誘電体層は複数のポアを含み、
積層体の中心を通る積層体の幅方向および厚み方向の断面であるＷＴ断面において、外側外層部を構成する誘電体層の単位面積当たりのポアの断面積の合計値をＳｏ、内層部に含まれる誘電体層の単位面積当たりのポアの断面積の合計値をＳａとしたときに、Ｓｏ／Ｓａ≦１の関係を満たす。

上記第１の局面に基づく積層セラミックコンデンサにおいて、ＷＴ断面における外側外層部のポアの円相当径Ｄ９９が１．５μｍ未満であることが好ましい。

本発明の第２の局面に基づく積層セラミックコンデンサは、
積層された複数の誘電体層および複数の導電体層を含み、積層方向において互いに反対側に位置する第１主面および第２主面を有する積層体と、
積層体の表面の一部に設けられ、複数の導電体層のうちの少なくとも一部の導電体層と電気的に接続された１対の外部電極とを備え、
積層体は、積層方向において、
最も第１主面側に位置する誘電体層である第１外層部と、
最も第２主面側に位置する誘電体層である第２外層部と、
第１外層部と第２外層部との間に位置し、最も第１主面に近い導電体層および最も第２主面に近い導電体層を含む内層部とを含み、
第２外層部は、第２主面を含む外側外層部、および、該外側外層部と内層部との間に位置する内側外層部を含み、
第２主面は、内層部に含まれる誘電体層を構成する誘電体磁器と、該誘電体磁器よりも融点が低い低融点材料とで構成されている。

本発明の第２の局面に基づく積層セラミックコンデンサにいおいて、
第２主面において、誘電体磁器が占める面積をＳｅ、低融点材料が占める面積をＳｌとしたときに、Ｓｌ／（Ｓｅ＋Ｓｌ）＞０．０１の関係を満たすことが好ましい。

本発明の第３の局面に基づく積層セラミックコンデンサは、
積層された複数の誘電体層および複数の導電体層を含み、積層方向において互いに反対側に位置する第１主面および第２主面を有する積層体と、
積層体の表面の一部に設けられ、複数の導電体層のうちの少なくとも一部の導電体層と電気的に接続された１対の外部電極とを備え、
積層体は、積層方向において、
最も第１主面側に位置する誘電体層である第１外層部と、
最も第２主面側に位置する誘電体層である第２外層部と、
第１外層部と第２外層部との間に位置し、最も第１主面に近い導電体層および最も第２主面に近い導電体層を含む内層部とを含み、
第２外層部は、第２主面を含む外側外層部、および、該外側外層部と内層部との間に位置する内側外層部を含み、
外側外層部を構成する誘電体層の平均粒径をＰｏ、内層部に含まれる誘電体層の平均粒径をＰｅとしたときに、Ｐｏ／Ｐｅ＞１の関係を満たし、
第２外層部の厚みをｈ_２、外側外層部の厚みをｈ_２２としたときに、２ｈ_２／３＞ｈ_２２の関係を満たす。

本発明の第３の局面に基づく積層セラミックコンデンサにおいて、
Ｐｏ／Ｐｅ＞１．３０の関係を満たすことが好ましい。

上記第１の局面〜第３の局面のいずれかに基づく積層セラミックコンデンサにおいて、
第２外層部は、第１外層部より厚いことが好ましい。

上記第１の局面〜第３の局面のいずれかに基づく積層セラミックコンデンサにおいて、
第２外層部に隣接する導電体層の長さ方向の端部の湾曲量が、第１外層部に隣接する導電体層の長さ方向の端部の湾曲量よりも大きいことが好ましい。

上記第１の局面〜第３の局面のいずれかに基づく積層セラミックコンデンサにおいて、
外側外層部と内側外層部とが隣接しており、
複数の誘電体層の各々は、主成分としてチタン酸バリウム、および副成分としてＳｉ、ＭｇおよびＡｌの少なくともいずれかを含み、
外側外層部における内側外層部との境界部は、外側外層部の中央部に比較して副成分の合計の含有率が高いことが好ましい。

また、本発明は、
上記第１の局面〜第３の局面のいずれかに基づく複数の積層セラミックコンデンサと、
複数の積層セラミックコンデンサをそれぞれ収納する複数の凹部が間隔を置いて設けられた長尺状のキャリアテープ、および、該キャリアテープに貼り付けられて複数の凹部を塞ぐカバーテープを含む包装体とを備え、
複数の積層セラミックコンデンサは、第２主面が複数の凹部の底側に位置した状態で複数の凹部内にそれぞれ収納されている、積層セラミックコンデンサ連にも関する。

また、本発明は、
上記第１の局面〜第３の局面のいずれかに基づく積層セラミックコンデンサと、
積層セラミックコンデンサが実装される被実装体とを備え、
積層セラミックコンデンサは、第２主面が被実装体側に位置した状態で被実装体に実装されている、積層セラミックコンデンサの実装体にも関する。

本発明によれば、積層セラミックコンデンサにおいて、クラックの発生およびクラックによる短絡の発生を従来よりもさらに抑制することができる。

本発明の実施形態１に係る積層セラミックコンデンサの外観を示す斜視図である。図１の積層セラミックコンデンサをＩＩ−ＩＩ線矢印方向から見た断面図である。図１の積層セラミックコンデンサをＩＩＩ−ＩＩＩ線矢印方向から見た断面図である。図２の積層セラミックコンデンサをＩＶ−ＩＶ線矢印方向から見た断面図である。図２の積層セラミックコンデンサをＶ−Ｖ線矢印方向から見た断面図である。本発明の実施形態１に係る積層セラミックコンデンサの製造方法を示すフローチャートである。本発明の実施形態１に係る積層セラミックコンデンサの外側外層部が設けられる前の一部積層体を構成する単位シート群の積層構造を示す分解斜視図である。マザーシート群が圧着されている状態を示す断面図である。工程Ｓ１５において圧着されたマザーシート群と複数の第２のセラミックグリーンシートとが圧着されている状態を示す断面図である。本発明の実施形態１に係る積層セラミックコンデンサの実装体の構成を示す断面図である。本発明の実施形態１に係る積層セラミックコンデンサ連の構成を示す平面図である。図１１の積層セラミックコンデンサ連をＸＩＩ−ＸＩＩ線矢印方向から見た断面図である。本発明の実施形態２に係る積層セラミックコンデンサの構造を説明するための模式上面図である。本発明の実施形態４に係る積層セラミックコンデンサを、図１に示すＩＩ−ＩＩ線矢印方向から見た断面図である。本発明の実施形態４に係る積層セラミックコンデンサを構成するマザーシート群の圧着工程を説明するための模式断面図である。

以下、本発明の各実施形態に係る、積層セラミックコンデンサ、これを含む積層セラミックコンデンサ連、および、積層セラミックコンデンサの実装体について図を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。

（実施形態１）
図１は、本実施形態に係る積層セラミックコンデンサの外観を示す斜視図である。図２は、図１の積層セラミックコンデンサをＩＩ−ＩＩ線矢印方向から見た断面図である。図３は、図１の積層セラミックコンデンサをＩＩＩ−ＩＩＩ線矢印方向から見た断面図である。図４は、図２の積層セラミックコンデンサをＩＶ−ＩＶ線矢印方向から見た断面図である。図５は、図２の積層セラミックコンデンサをＶ−Ｖ線矢印方向から見た断面図である。図１〜５においては、後述する積層体の長さ方向をＬ、積層体の幅方向をＷ、積層体の厚み方向をＴで示している。

図１〜図５に示されるように、本実施形態に係る積層セラミックコンデンサ１０は、積層体１１と１対の外部電極１４とを備える。積層体１１は、積層された複数の誘電体層１２および複数の導電体層１３を含み、積層方向において互いに反対側に位置する第１主面１１１および第２主面１１２を有する。１対の外部電極１４は、積層体１１の表面の一部に設けられ、全ての導電体層１３と電気的に接続されている。

誘電体層１２と導電体層１３との積層方向は、積層体１１の長さ方向Ｌおよび積層体１１の幅方向Ｗに対して直交している。すなわち、誘電体層１２と導電体層１３との積層方向は、積層体１１の厚み方向Ｔと平行である。

積層体１１は、第１主面１１１と第２主面１１２とを結び互いに積層体１１の反対側に位置する第１端面１１３および第２端面１１４、第１主面１１１と第２主面１１２とを結ぶとともに第１端面１１３と第２端面１１４とを結んで互いに積層体１１の反対側に位置する第１側面１１５および第２側面１１６をさらに有している。第１側面１１５と第２側面１１６との最短距離は、第１端面１１３と第２端面１１４との最短距離未満である。すなわち、積層体１１の幅方向Ｗの寸法Ｗ₀は、積層体１１の長さ方向Ｌの寸法より小さい。積層体１１は、直方体状の外形を有するが、角部および稜線部の少なくとも一方に丸みを有していてもよい。

積層体１１は、積層体１１の積層方向において、複数の導電体層１３のうち最も第１主面１１１側に位置する導電体層１３から、複数の導電体層１３のうち最も第２主面１１２側に位置する導電体層１３までを含む内層部１１ｍと、内層部１１ｍを互いの間に挟む第１外層部１２ｂ₁および第２外層部１２ｂ₂とを含む。

複数の誘電体層１２は、後述するように互いに含有成分が異なるセラミックグリーンシートから形成された、複数の第１誘電体層１２ｘおよび第２誘電体層１２ｙを含んでいる。

第１外層部１２ｂ₁は、複数の誘電体層１２のうち最も第１主面１１１側に位置する第１誘電体層１２ｘを含む。第２外層部１２ｂ₂は、複数の誘電体層１２のうち最も第２主面１１２側に位置する第２誘電体層１２ｙからなる外側外層部１２ｂ₂₂および外側外層部１２ｂ₂₂の第１主面１１１側に隣接して位置する第１誘電体層１２ｘからなる内側外層部１２ｂ₂₁を含む。ただし、第１外層部１２ｂ₁の構成は上記に限られず、第１外層部１２ｂ₁が、複数の誘電体層１２のうち最も第１主面１１１側に位置する第２誘電体層１２ｙからなる外側外層部および外側外層部の第２主面１１２側に隣接して位置する第１誘電体層１２ｘからなる内側外層部を含んでいてもよい。

内層部１１ｍにおいては、第１誘電体層１２ｘと導電体層１３とが交互に積層された状態で、複数の誘電体層１２のうちの一部の第１誘電体層１２ｘと全ての導電体層１３とが積層されている。すなわち、内層部１１ｍは、全ての導電体層１３を含んでいる。全ての導電体層１３の各々は、平面視にて略矩形状である。

本実施形態においては、全ての導電体層１３は、１対の外部電極１４と電気的に接続されているが、これに限られず、複数の導電体層１３のうちの少なくとも一部の導電体層１３が、１対の外部電極１４と電気的に接続されていればよい。すなわち、複数の導電体層１３の中に、１対の外部電極１４に電気的に接続されない導電体層１３が含まれていてもよい。

１対の外部電極１４は、積層体１１の長さ方向Ｌの両側に設けられている。具体的には、１対の外部電極１４のうちの一方は、積層体１１の長さ方向Ｌの第１端面１１３側に設けられ、１対の外部電極１４のうちの他方は、積層体１１の長さ方向Ｌの第２端面１１４側に設けられている。本実施形態においては、１対の外部電極１４のうちの一方は、第１端面１１３から、第１主面１１１、第２主面１１２、第１側面１１５および第２側面１１６の各々に亘って設けられている。１対の外部電極１４のうちの他方は、第２端面１１４から、第１主面１１１、第２主面１１２、第１側面１１５および第２側面１１６の各々に亘って設けられている。ただし、１対の外部電極１４の配置は上記に限られず、複数の導電体層１３の各々と電気的に接続可能、かつ、積層セラミックコンデンサ１０が実装可能となるように、積層体１１の表面の一部に設けられていればよい。

１対の外部電極１４のうちの一方は、複数の導電体層１３のうちの一部の導電体層１３と、第１端面１１３にて接続されている。１対の外部電極１４のうちの他方は、複数の導電体層１３のうちの残部の導電体層１３と、第２端面１１４にて接続されている。一部の導電体層１３と残部の導電体層１３とは、内層部１１ｍにおいて第１誘電体層１２ｘを間に挟んで互いに対向するように、１層ずつ交互に積層されている。

以下、積層セラミックコンデンサ１０の各々の構成について詳細に説明する。
本実施形態に係る積層セラミックコンデンサ１０において、複数の誘電体層のうちの少なくとも一部は、複数のポアを含み、積層体１１の中心を通る積層体１１のＷＴ断面（幅方向および厚み方向の断面）において、外側外層部１２ｂ₂₂を構成する誘電体層の開口率（単位面積当たりのポアの断面積の合計値）をＳｏ、内層部１１ｍに含まれる誘電体層の開口率の合計値をＳａとしたときに、Ｓｏ／Ｓａ≦１の関係を満たす。

なお、本実施形態においては、外側外層部１２ｂ₂₂を構成する誘電体層と内層部１１ｍに含まれる誘電体層との両者が複数のポアを含んでいてもよく、また、外側外層部１２ｂ₂₂を構成する誘電体層がポアを含んでおらず（すなわち、Ｓｏ＝０）、内層部１１ｍに含まれる誘電体層のみが複数のポアを含んでいてもよい。

これにより、外側外層部１２ｂ₂₂のヤング率が向上し、外側外層部１２ｂ₂₂の機械的強度が向上する。したがって、積層セラミックコンデンサ１０におけるクラックの発生およびクラックによる短絡の発生を従来よりもさらに抑制することができる。

なお、積層セラミックコンデンサ１０が回路基板（被実装体１）に実装された状態で回路基板に外力を受けた場合、回路基板に近い側の外層部の回路基板と対向している面に応力が集中的に負荷され、この面において特にクラックが発生しやすい。したがって、積層セラミックコンデンサ１０の第２外層部側（外側外層部側）を回路基板に実装した場合において、本実施形態におけるクラックの発生およびクラックによる短絡の発生を抑制する効果は特に有効である。

本実施形態において、上記ＷＴ断面における外側外層部１２ｂ₂₂のポアの円相当径Ｄ９９が１．５μｍ未満であることが好ましい。この場合、外側外層部のヤング率がさらに向上し、外側外層部の機械的強度がさらに向上する。

ここで、ポアの「断面積」および「円相当径Ｄ９９」は、次のように算出される。積層体１１の上記ＷＴ面を研磨により露出させ後、ＳＥＭにて断面性状を確認し、幅方向中心近傍の所定領域内における各ポアの「断面積」を求める。誘電体層の単位面積当たりの上記ポアの断面積は、当該所定領域内の各ポアの断面積の合計値を当該所定領域内の誘電体層の断面積（所定領域内の導電体層を除いた領域の面積）で割った値である。続いて、ポアの断面積の累積分布からＤ９９となる断面積Ｄ９９（断面積がその値以下であるポアの数が全ポア数の９９％となる特定の断面積）を算出し、その断面積Ｄ９９に相当する円の直径を計算し、「円相当径Ｄ９９」とする。画像解析手順としては、一般的な画像描写ソフトでポア部分を明確化し、一般的な画像処理ソフトで二値化を行う。この画像からポア部分の断面積を算出し、断面積の円相当径を算出する。

また、第２外層部１２ｂ₂は、第１外層部１２ｂ₁より厚いことが好ましい。すなわち、第２外層部１２ｂ₂の厚さの寸法ｈ₂は、第１外層部１２ｂ₁の厚さの寸法ｈ₁より大きいことが好ましい（図３参照）。この場合、積層セラミックコンデンサ１０の第２外層部１２ｂ₂側を回路基板に実装することで、もし回路基板に実装される側の外層部でクラックが発生した場合でも、クラックが内部電極にまで到達することを抑制できる。

なお、内側外層部１２ｂ₂₁の厚さの寸法ｈ₂₁は、２０μｍ以上であることが好ましい。これにより、外側外層部１２ｂ₂₂が含有するＳｉが内層部１１ｍ内に拡散することを抑制できる。内層部１１ｍのＳｉ含有率が高くなりすぎると、内層部１１ｍに含まれる第１誘電体層１２ｘにて焼成時にセラミック粒子の粒成長が進みすぎ、第１誘電体層１２ｘの耐電圧性が低下する。その結果、内層部１１ｍにて短絡が発生しやすくなる。よって、内側外層部１２ｂ₂₁の厚さの寸法ｈ₂₁が２０μｍ以上であることにより、内層部１１ｍに含まれる第１誘電体層１２ｘの耐電圧性を維持して短絡の発生を抑制することができる。

また、内側外層部１２ｂ₂₁の厚さの寸法ｈ₂₁は、９０μｍ以下であることが好ましい。内側外層部１２ｂ₂₁の厚さの寸法ｈ₂₁が厚すぎると、焼成時の内側外層部１２ｂ₂₁と内層部１１ｍとの収縮差が大きくなりすぎて、クラックが生じ易くなる恐れがある。ここで、外側外層部１２ｂ₂₂の材料組成を調整することで、外側外層部１２ｂ₂₂の収縮量を大きくし、当該クラックを抑制することは可能であるが、外部応力に起因するクラックを抑制するために外側外層部１２ｂ₂₂の材料組成の設計自由度を高くすることが望ましい。このような観点から、内側外層部１２ｂ₂₁と内層部１１ｍとの間のクラックを抑制するたに、内側外層部１２ｂ₂₁の厚さの寸法ｈ₂₁を９０μｍ以下にすることが望ましい。

複数の誘電体層１２の各々は、ＡＢＯ₃（ＡはＢａを含み、ＢはＴｉを含み、Ｏは酸素を示す）で表されるペロブスカイト型化合物を主成分とする。すなわち、複数の第１誘電体層１２ｘおよび第２誘電体層１２ｙの各々は、ともに主成分として上記ペロブスカイト型化合物を含む。これにより、内側外層部１２ｂ₂₁と外側外層部１２ｂ₂₂との界面における化学結合を密にして、内側外層部１２ｂ₂₁と外側外層部１２ｂ₂₂との密着性を向上することができる。その結果、内側外層部１２ｂ₂₁と外側外層部１２ｂ₂₂との境界にてクラック（層間剥離）が発生することを抑制することができる。

ペロブスカイト型化合物としては、例えば、チタン酸バリウムであるＢａＴｉＯ₃を好適に用いることができる。

また、複数の誘電体層１２の各々は、副成分としてＳｉ、ＭｇおよびＡｌの少なくともいずれかを含む。例えば、上記主成分に、ガラスまたはＳｉＯ₂などのＳｉ化合物が添加されることにより、Ｓｉが副成分として含まれる。

なお、その他にも、複数の誘電体層１２の各々は、Ｍｎ化合物、Ｍｇ化合物、Ｃｏ化合物，Ｎｉ化合物または希土類化合物などを含んでいてもよい。

また、外側外層部１２ｂ₂₂における内側外層部１２ｂ₂₁との境界部１２ｚにおける副成分（Ｓｉ、ＭｇおよびＡｌの少なくともいずれか）の合計の含有率を、外側外層部１２ｂ₂₂の厚み方向の中央部１２ｍより高くすることが好ましい。この場合、外側外層部１２ｂ₂₂と内側外層部１２ｂ₂₁との密着力を向上することができ、外側外層部１２ｂ₂₂の剥離を抑制することができる。

ここで、外側外層部１２ｂ₂₂の境界部１２ｚにおける副成分の含有率を、外側外層部１２ｂ₂₂の厚み方向の中央部１２ｍより高くする方法の一例について説明する。積層セラミックコンデンサ１０の焼成時に、セラミック粒子の粒界から副成分が偏析する温度および気体雰囲気にすることで、セラミック粒子の粒成長が進み、粗大化したセラミック粒子の粒界から副成分が偏析する。偏析した副成分は、セラミック粒子の粒界に沿って移動して外側外層部１２ｂ₂₂の境界部１２ｚおよび表層部１２ｓの各々に集まる。その結果、外側外層部１２ｂ₂₂の境界部１２ｚおよび表層部１２ｓの各々において、外側外層部１２ｂ₂₂の中央部１２ｍより副成分の含有率が高くなる。

外側外層部１２ｂ₂₂と内側外層部１２ｂ₂₁との密着力を向上することができる理由は、上記のようにセラミック粒子の粒界に沿って移動した副成分が、外側外層部１２ｂ₂₂と内側外層部１２ｂ₂₁との界面に多数存在する微小な隙間を埋めて、外側外層部１２ｂ₂₂と内側外層部１２ｂ₂₁とを強固に結合させるためと考えられる。

また、外側外層部１２ｂ₂₂の色彩は、第１外層部１２ｂ₁の色彩と異なることが好ましい。この場合、積層セラミックコンデンサ１０の第１主面１１１と第２主面１１２とを視覚的に容易に判別することが可能となる。

よって、撮像カメラなどによって積層セラミックコンデンサ１０を観察することにより、積層セラミックコンデンサ１０における第１主面１１１と第２主面１１２との互いの向きを識別することができるため、積層セラミックコンデンサ１０の実装時に、第２主面１１２が実装面となるように、積層セラミックコンデンサ１０の向きを自動的に揃えることが可能となる。

外側外層部１２ｂ₂₂の色彩を第１外層部１２ｂ₁の色彩と異ならせる方法としては、例えば、複数の誘電体層１２の各々において、主成分にＭｎ化合物が添加されている。第１外層部１２ｂ₁を構成する誘電体層に外側外層部１２ｂ₂₂より多くのＭｎを含有させる方法が挙げられる。この場合、Ｍｎの含有率の少ない誘電体層の方が、色彩が明るくなるため、外側外層部１２ｂ₂₂の色彩が、第１外層部１２ｂ₁の色彩に比べて明るくなる。

なお、外側外層部１２ｂ₂₂の境界部１２ｚにおける副成分の含有率、第１外層部１２ｂ₁を構成する誘電体層におけるＭｎの含有率等は、電界放出型波長分散Ｘ線分光器：ＦＥ−ＷＤＸ（field emission wavelength-dispersive X-ray spectrometer）を用いて作成した元素マッピングにより確認することができる。

複数の導電体層１３の各々を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属、または、これらの金属の少なくとも１種を含む合金、たとえばＡｇとＰｄとの合金などを用いることができる。複数の導電体層１３の各々の厚さは、焼成後において０．３μｍ以上２．０μｍ以下であることが好ましい。

１対の外部電極１４の各々は、積層体１１の両端部を覆うように設けられた下地層と、この下地層を覆うように設けられためっき層とを含む。下地層を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属、または、これらの金属の少なくとも１種を含む合金、たとえばＡｇとＰｄとの合金などを用いることができる。下地層の厚さは、１０．０μｍ以上５０．０μｍ以下であることが好ましい。

下地層の形成方法としては、焼成後の積層体１１の両端部に塗布した導電性ペーストを焼き付け、または、焼成前の積層体１１の両端部に塗布した導電性ペーストを導電体層１３と同時に焼成してもよい。それ以外にも、下地層の形成方法としては、積層体１１の両端部にめっきする、または、積層体１１の両端部に塗布した熱硬化性樹脂を含む導電性樹脂を硬化させてもよい。

下地層を導電性樹脂から形成した場合には、積層セラミックコンデンサ１０を実装した被実装体が外力を受けて撓んだ際に生ずる外部応力による積層体１１への負荷を低減し、積層体１１にクラックが発生することを抑制することができる。したがって、第２外層部１２ｂ₂を厚くしたうえで、導電性樹脂を含む１対の外部電極１４を形成することにより、積層体１１にクラックが発生することをより一層抑制することができる。

めっき層を構成する材料としては、Ｓｎ、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属、または、これらの金属の少なくとも１種を含む合金、たとえばＡｇとＰｄとの合金などを用いることができる。

めっき層は、複数の層から構成されていてもよい。この場合、めっき層としては、Ｎｉめっき層の上にＳｎめっき層が形成された２層構造であることが好ましい。Ｎｉめっき層は、半田バリア層として機能する。Ｓｎめっき層は、半田との濡れ性が良好である。１層当たりのめっき層の厚さは、１．０μｍ以上１０．０μｍ以下であることが好ましい。

以下、本実施形態に係る積層セラミックコンデンサ１０の製造方法について説明する。
図６は、本実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャートである。なお、以下に示す積層セラミックコンデンサの製造方法は、製造過程の途中段階まで一括して加工処理を行なうことでマザー積層体を作製し、その後にマザー積層体を分断して個片化し、個片化後の軟質積層体にさらに加工処理を施すことによって複数の積層セラミックコンデンサ１０を同時に大量に生産する方法である。

図６に示されるように、積層セラミックコンデンサ１０を製造する際には、まず、第１のセラミックスラリーの調製が行なわれる（工程Ｓ１１）。具体的には、セラミックス粉末、バインダおよび溶剤などが所定の配合比率で混合され、これにより第１のセラミックスラリーが形成される。

次に、第１のセラミックグリーンシートが形成される（工程Ｓ１２）。具体的には、第１のセラミックスラリーがキャリアフィルム上においてダイコータ、グラビアコータ、または、マイクログラビアコータなどを用いてシート状に成形されることにより、第１のセラミックグリーンシートが作製される。

次に、マザーシートが形成される（工程Ｓ１３）。具体的には、第１のセラミックグリーンシートに導電性ペーストが所定のパターンを有するようにスクリーン印刷法またはグラビア印刷法などを用いて印刷されることにより、第１のセラミックグリーンシート上に所定の導電パターンが設けられたマザーシートが形成される。

ここで、作製されるマザーシートについて説明する。図７は、本実施形態に係る積層セラミックコンデンサの外側外層部が設けられる前の一部積層体を構成する単位シート群の積層構造を示す分解斜視図である。

図７に示されるように、一部積層体１１ｐは、構成の異なる複数の単位シート１２０ａ，１３０ａ，１３０ｂからなる単位シート群を材料として作製され、より詳細には、これら構成の異なる複数の単位シート１２０ａ，１３０ａ，１３０ｂが所定の順番で積層されて圧着および焼成されることによって作製される。

単位シート１２０ａは、その表面に導電パターンが形成されていないセラミック基材１２ｘｒのみからなるものである。単位シート１２０ａは、焼成後において第１外層部１２ｂ₁または内側外層部１２ｂ₂₁の第１誘電体層１２ｘを構成する部分になる。

単位シート１３０ａ，１３０ｂは、セラミック基材１２ｘｒの表面に所定の形状の導電パターン１３ｒが形成されたものである。単位シート１３０ａ，１３０ｂのうちの導電パターン１３ｒは、焼成後において内層部１１ｍの導電体層１３を構成する部分になる。また、単位シート１３０ａ，１３０ｂのうちのセラミック基材１２ｘｒは、焼成後において内層部１１ｍの第１誘電体層１２ｘを構成する部分になる。

マザーシートは、図７において示した単位シート１３０ａ，１３０ｂの各々について、その各々の単位シートを単位ユニットとして同形状の単位シートが平面的にマトリックス状に並ぶように複数配置されたレイアウトを有するものである。

なお、単位シート１３０ａと単位シート１３０ｂとは同形状であるため、これらを含むマザーシートとしては、同一の導電パターンを有するものが使用でき、後述するマザーシートの積層工程において同一の導電パターンを有するマザーシートを半ピッチずつずらして積層することにより、図７において示した単位シート１３０ａ，１３０ｂの積層構造を得ることができる。

なお、マザーシートとしては、導電パターン１３ｒを有するマザーシートの他に、上記工程Ｓ１３を経ることなく作製された第１のセラミックグリーンシートも準備される。

次に、マザーシートが積層される（工程Ｓ１４）。具体的には、複数のマザーシートが所定のルールに従って積層されることにより、積層後のマザーシート群の内部において、上記の単位ユニットが、それぞれ積層方向において図７において示した積層構造を有するように配置される。

次に、マザーシート群が圧着される（工程Ｓ１５）。図８は、マザーシート群が圧着されている状態を示す断面図である。図８においては、１つの一部積層体１１ｐに相当する部分のみ図示している。図８に示されるように、本実施形態においては、第１外層部１２ｂ₁を構成する複数のマザーシート、内層部１１ｍを構成する複数のマザーシート、および、内側外層部１２ｂ₂₁を構成する複数のマザーシートが、この順で積層されて、マザーシート群が構成されている。

ベース９０上に載置されたマザーシート群は、内側外層部１２ｂ₂₁を構成するマザーシート側から平板金型９１が、矢印９２で示されるようにマザーシート群の積層方向に沿って押し付けられることにより、加圧されて圧着される。

次に、第２のセラミックスラリーの調製が行なわれる（工程Ｓ２１）。具体的には、セラミックス粉末、バインダおよび溶剤などが所定の配合比率で混合され、これにより第２のセラミックスラリーが形成される。第２のセラミックスラリーは、第１のセラミックスラリーに比較して副成分（Ｓｉ、ＭｇおよびＡｌの少なくともいずれか）が多く添加されている。

次に、第２のセラミックグリーンシートが形成される（工程Ｓ２２）。具体的には、第２のセラミックスラリーがキャリアフィルム上においてダイコータ、グラビアコータ、または、マイクログラビアコータなどを用いてシート状に成形されることにより、第２のセラミックグリーンシートが作製される。

次に、工程Ｓ１５において圧着されたマザーシート群に複数の第２のセラミックグリーンシートが積層される（工程Ｓ２３）。具体的には、内側外層部１２ｂ₂₁を構成するマザーシートの上に、外側外層部１２ｂ₂₂の第２誘電体層１２ｙを構成するセラミック基材１２ｙｒのみからなる複数の第２のセラミックグリーンシートが積層される。なお、セラミック基材１２ｙｒのみからなる複数の第２のセラミックグリーンシートを積層する代わりに、第２のセラミックスラリーを含むペーストを、内側外層部１２ｂ₂₁を構成するマザーシートの上に塗布してもよい。

次に、工程Ｓ１５において圧着されたマザーシート群と複数の第２のセラミックグリーンシートとが圧着される（工程Ｓ２４）。図９は、工程Ｓ１５において圧着されたマザーシート群と複数の第２のセラミックグリーンシートとが圧着されている状態を示す断面図である。図９においては、１つの軟質積層体１１ｑに相当する部分のみ図示している。図９に示されるように、工程Ｓ１５において圧着されたマザーシート群と複数の第２のセラミックグリーンシートとは、外側外層部１２ｂ₂₂を構成するマザーシート側から平板金型９１が、矢印９２で示されるようにマザーシート群の積層方向に沿って押し付けられることにより、加圧されて圧着される。これにより、マザー積層体が作製される。

次に、マザー積層体が分断される（工程Ｓ２５）。具体的には、押し切りまたはダイシングによってマザー積層体が行列状に分断され、これにより軟質積層体１１ｑの切り出しが行なわれる。

次に、軟質積層体１１ｑの焼成が行なわれる（工程Ｓ２６）。具体的には、切り出された軟質積層体１１ｑが所定の温度に加熱され、これによりセラミック誘電体材料および導電体材料が焼成される。焼成温度は、セラミック誘電体材料および導電体材料の種類に応じて適宜設定され、たとえば、９００℃以上１３００℃以下の範囲内で設定される。

次に、軟質積層体１１ｑのバレル研磨が行なわれる（工程Ｓ２７）。具体的には、焼成後の軟質積層体１１ｑが、バレルと呼ばれる小箱内にセラミック材料よりも硬度の高いメディアボールとともに封入され、当該バレルを回転させることにより、軟質積層体１１ｑの研磨が行なわれる。これにより、軟質積層体１１ｑの外表面（特に角部および稜線部）に曲面状の丸みがもたされることになり、積層体１１が形成される。

次に、外部電極が形成される（工程Ｓ２８）。具体的には、積層体１１の第１端面１１３を含む部分の端部および第２端面１１４を含む部分の端部に導電性ペーストが塗布されることで金属膜が形成され、金属膜が焼成された後に当該金属膜にＮｉめっき、Ｓｎめっきが順に施されることにより、積層体１１の外表面上に１対の外部電極１４が形成される。

上記の一連の工程を経ることにより、図１〜５に示した構造を有する積層セラミックコンデンサ１０が製造される。

次に、本実施形態に係る積層セラミックコンデンサ１０を被実装体に実装した積層セラミックコンデンサの実装体について図を参照して説明する。

図１０は、本実施形態に係る積層セラミックコンデンサの実装体の構成を示す断面図である。図１０に示されるように、本実施形態に係る積層セラミックコンデンサの実装体１０ｘは、積層セラミックコンデンサ１０と、積層セラミックコンデンサ１０が実装される回路基板などの被実装体１とを備える。積層セラミックコンデンサ１０は、第２主面１１２が被実装体１側に位置した状態で被実装体１に実装されている。

具体的には、被実装体１は、互いに間隔を置いて位置する１対のランド２０を表面に有する。積層セラミックコンデンサ１０の１対の外部電極１４と１対のランド２０とは、接合剤である半田３０によってそれぞれ電気的に接続されている。なお、接合剤は半田に限られず、１対の外部電極１４と１対のランド２０とを機械的および電気的に接合できる材料であればよい。

次に、本実施形態に係る複数の積層セラミックコンデンサ１０を含む積層セラミックコンデンサ連について図を参照して説明する。

図１１は、本実施形態に係る積層セラミックコンデンサ連の構成を示す平面図である。図１２は、図１１の積層セラミックコンデンサ連をＸＩＩ−ＸＩＩ線矢印方向から見た断面図である。

図１１，１２に示されるように、本実施形態に係る積層セラミックコンデンサ連１０ｓは、複数の積層セラミックコンデンサ１０と、複数の積層セラミックコンデンサ１０をそれぞれ収納する複数の凹部５ｈが間隔を置いて設けられた長尺状のキャリアテープ５、および、キャリアテープ５に貼り付けられて複数の凹部５ｈを塞ぐカバーテープ６を含む包装体４とを備える。複数の積層セラミックコンデンサ１０は、第２主面１１２が複数の凹部５ｈの底５ｂ側に位置した状態で複数の凹部５ｈ内にそれぞれ収納されている。

積層セラミックコンデンサ連１０ｓに含まれる複数の積層セラミックコンデンサ１０は、包装体４から１つずつ取り出されて被実装体１に実装される。具体的には、キャリアテープ５からカバーテープ６を剥がした状態で、積層セラミックコンデンサ１０の第１主面１１１側を吸着して保持することにより、積層セラミックコンデンサ１０をキャリアテープ５から１つずつ取り出して被実装体１に実装する。その結果、積層セラミックコンデンサ１０の第２主面１１２が被実装体１側に位置した状態で、積層セラミックコンデンサ１０が被実装体１に実装される。

すなわち、本実施形態に係る積層セラミックコンデンサ連１０ｓを用いることにより、本実施形態に係る積層セラミックコンデンサの実装体１０ｘを容易に製造することができる。

以下、本実施形態における効果を実証するための実験例について説明する。なお、実験例における積層セラミックコンデンサおよび積層セラミックコンデンサの実装体は、特に記載のない限り、基本的に上述の実施形態１の製造方法と同様の方法で作製されたものである。

（実験例１）
本実験例においては、外側外層部を構成する誘電体層の開口率（単位面積当たりのポアの断面積の合計値）、および、ポアの円相当径Ｄ９９と、積層セラミックコンデンサの機械的強度（曲げ強度）との関係についての評価試験を行った。

まず、試料１〜８の積層セラミックコンデンサを以下のようにして作製した。
（Ａ）セラミック粉末（誘電体層の原料）の作製
ＢａＣＯ_３粉末とＴｉＯ_２粉末のＢａ／Ｔｉモル比が１．００１になるよう秤量して、ＺｒＯ_２ボールを用いたミルにて湿式混合粉砕した。乾燥後、１０００℃に加熱し、平均粒子径が０．１６μｍのＢａＴｉＯ_３粉末を作製した。

このＢａＴｉＯ_３粉末１００モル部に対し、１．０モル部のＤｙ、１．２モル部のＭｇ、０．１モル部のＭｎ、０．５モル部のＡｌ、０．４モル部のＢａをそれぞれ金属セッケン溶液として添加し、さらに１．５モル部のＳｉをアルコキシドとして添加し、トルエンおよびエチルアルコールの混合液を分散媒をとして、ＺｒＯ_２ボールを使ったボールミルを行った。分散媒を除去した後、４００℃の熱処理により有機分を除去し、整粒することでセラミック粉末を得た。

（Ｂ）積層セラミックコンデンサの作製
上記のようにして得られたセラミック粉末に、ポリブチラール系バインダと可塑剤を添加し、トルエンとエチルアルコールを加えて、ＺｒＯ_２ボールミルによりスラリー化し、グラビアコーターを用いて厚みが１．３μｍのセラミックグリーンシートに成形した。

なお、内層部、第１外層部および内側外層部用のセラミックグリーンシートについては、ポリブチラール系バインダと可塑剤のセラミック粉末に対する配合率を６０％（試料１〜８）とした。また、外側外層部用のセラミックグリーンシートについては、ポリブチラール系バインダおよび可塑剤のセラミック粉末に対する配合率を６０％（試料１）、６２％（試料２）、６４％（試料３）、６６％（試料４）、５０％（試料５）、５２％（試料６）、５４％（試料７）、５６％（試料８）、とした。これにより、試料１〜８の積層セラミックコンデンサの各々について、積層体１１の中心を通る積層体１１のＷＴ断面（幅方向および厚み方向の断面）における、Ｓｏ（外側外層部を構成する誘電体層の開口率）／Ｓａ（内層部に含まれる誘電体層の開口率）、および、外側外層部のポアの円相当径Ｄ９９が、下記の表１に示す値となるように、有機成分の配合量を調整した。

セラミックグリーンシート上に、別途用意したＮｉペースト（導電性ペースト）をスクリーン印刷し、内部電極となる導電パターンを形成した。その後、導電パターンが形成されたセラミックグリーンシートを、導電パターンの引き出されている側が互い違いになるように３００枚積層し、マザーシート群を得た。

このマザーシート群を挟み込むように、導電パターンが形成されていない２枚のセラミックグリーンシート（一方の第１外層部用のシートの厚みは４９μｍ、他方の第２外層部用のシートの厚みは２５６μｍ）を積層し、マザー積層体を作製した。このマザー積層体を、焼結により緻密化した後の積層体のサイズ（外部電極なし）が、１．６８ｍｍ（Ｌ）×０．９５ｍｍ（Ｗ）となるように軟質積層体に切り分けた。

このようにして作製した軟質積層体を、Ｎ_２気流中、２７０℃で熱処理することにより、バインダおよび可塑剤を燃焼させて除去した。なお、これらの有機成分を燃焼除去する際に、各々のグリーンシート（誘電体層）に複数のポアが形成される。その後、Ｎ_２−Ｈ_２−Ｈ_２Ｏ気流中で、８００℃以上の昇温速度を３０℃／分とし、１２２０℃、保持時間６０分で焼成を行った。

焼成後の積層体１１の積層方向における厚さの寸法Ｔ₀は１．１２ｍｍであった。なお、積層体１１の厚さの寸法Ｔ₀は、内層部１１ｍの厚さの寸法Ｔ₁、第１外層部１２ｂ₁の厚さの寸法ｈ₁、および、第２外層部１２ｂ₂の厚さの寸法ｈ₂を足し合わせた寸法である（図２および図３参照）。

焼成した積層体１１のうち、導電体層（内部電極）が引き出された側の端面部に、銅を主成分とする導電性ペーストを塗布して、８００℃で焼き付けることで外部電極を形成した。さらに、外部電極の表層に、湿式めっきによってＮｉ−Ｓｎめっきをおこなった。

このようにして、試料１〜８の積層セラミックコンデンサを得た。なお、試料１〜８の積層セラミックコンデンサについて、実施形態１で説明した上述の方法により、Ｓｏ／Ｓａおよびポア円相当径Ｄ９９を求めた。

（Ｃ）機械的強度の評価
積層セラミックコンデンサの１／２Ｌ寸部分（長さ方向の中央部分）に対して曲げ試験を行うことで、機械的強度（曲げ強度）の評価を行った。測定サンプル数は２０個とし、平均値を求めた。また、作製した積層セラミックコンデンサの構造から、製品化基準曲げ強度Ｐを２０≦Ｐ（Ｎ／ｍｍ^２）＜２５と想定して、より製品として望まれる曲げ強度Ｐが２５≦Ｐ（Ｎ／ｍｍ^２）の条件を満たす場合（ただし、Ａと判断する場合を除く）に、機械的強度をＢと判断した。条件を満たさなかった場合に、機械的強度をＣと判断した。更に３０≦Ｐ（Ｎ／ｍｍ^２）である場合に、機械的強度をＡと判断した。評価結果を表１に示す。

表１に示されるように、Ｓｏ／Ｓａが１．１である試料４では曲げ強度がＣであったのに対して、Ｓｏ／Ｓａが１以下である試料１〜３では曲げ強度がＢであった。このことから、Ｓｏ／Ｓａが１以下である場合に積層セラミックコンデンサの機械的強度が向上することが分かる。

また、Ｓｏ／Ｓａが０．５である試料５〜８において、ポア円相当径Ｄ９９が１．５μｍ未満である試料５〜６では、積層セラミックコンデンサの機械的強度がさらに向上することが分かる。

（実験例２）
本実験例においては、第１外層部および第２外層部の厚み、並びに、実装方向と、積層セラミックコンデンサの実装体の短絡不良との関係についての評価試験を行った。

まず、第１外層部および第２外層部の厚さを変更した以外は、試料６と同様にして積層セラミックコンデンサを作製し、得られた積層セラミックコンデンサを回路基板に実装して、試料９〜１１の積層セラミックコンデンサの実装体を作製した。

なお、試料９では、ｈ１（第１外層部の厚さ）＜ｈ２（第２外層部の厚さ）とし、積層セラミックコンデンサの実装面（実装方向）をランダムとした。試料１０では、ｈ１＜ｈ２とし、積層セラミックコンデンサの実装面を厚みの厚い第２外層部側とした。試料１１では、ｈ１＝ｈ２とし、積層セラミックコンデンサの実装面をランダムとした。

試料９〜１１の積層セラミックコンデンサの実装体について、１ＷＶ，６０秒の条件で絶縁抵抗（Insulation Resistance：ＩＲ）値を測定した。測定サンプル数は５００個とし、各測定サンプルのＩＲ値から短絡不良の有無を評価して、各試料の短絡不良率を算出した。短絡不良率が１％超３％未満の場合をＣ、０．５％超１％未満の場合をＢ、０．５％未満の場合をＡと評価した。評価結果を表２に示す。

表２に示されるように、試料９および１１の結果から、ｈ１（第１外層部の厚さ）＜ｈ２（第２外層部の厚さ）とすることで、短絡不良率が低下することが分かる。さらに、試料９および１０の結果から、積層セラミックコンデンサの実装面を厚みの厚い第２外層部側とすることで、短絡不良率が低下することが分かる。

（実施形態２：参考形態）
本実施形態に係る積層セラミックコンデンサは、第２主面１１２が、内層部１１ｍに含まれる誘電体層を構成する誘電体磁器と同じ組成の誘電体磁器と、該誘電体磁器よりも融点が低い低融点材料とで構成されている点で、実施形態１と異なるが、その他の点は実施形態１と同様である。

図１３に示されるように、本実施形態においては、第２主面１１２が、内層部１１ｍに含まれる誘電体層を構成する誘電体磁器と同じ組成の誘電体磁器１１２ａと、該誘電体磁器よりもヤング率が高い低融点化合物１１２ｂとの混晶で形成されていることにより、第２主面１１２の近傍（表層部１２ｓ）の平均的なヤング率が向上し、機械的強度が向上する。したがって、積層セラミックコンデンサにおけるクラックの発生およびクラックによる短絡の発生を従来よりもさらに抑制することができる。

なお、積層セラミックコンデンサが回路基板に実装された状態で回路基板に外力を受けた場合、回路基板に近い側の外層部の回路基板と対向している面に応力が集中的に負荷され、この面において特にクラックが発生しやすい。したがって、積層セラミックコンデンサの第２外層部側（外側外層部側）を回路基板に実装した場合において、本実施形態におけるクラックの発生およびクラックによる短絡の発生を抑制する効果は特に有効である。

低融点化合物としては、内層部に含まれる誘電体層を構成する誘電体磁器と同じ組成の誘電体磁器よりも融点の低い化合物であれば特に限定されないが、例えば、当該誘電体磁器の主成分であるＡＢＯ₃（ＡはＢａを含み、ＢはＴｉを含み、Ｏは酸素を示す）で表されるペロブスカイト型化合物よりも融点の低い化合物が挙げられる。誘電体磁器の主成分よりも融点の低い化合物であれば、通常は当該誘電体磁器よりも融点が低い。

したがって、内層部に含まれる誘電体層を構成する誘電体磁器の主成分がＢａＴｉＯ_３である場合は、低融点化合物として、ＢａＴｉＯ_３より融点が低い化合物を用いることができる。ＢａＴｉＯ_３より融点が低い化合物としては、例えば、下記の表３に示すように、ＢａＭｇＳｉ_２Ｏ_５およびＰ_２Ｏ_５などの酸化物、８３Ｆｅ−１７Ｂおよび７５Ｃｏ−１０Ｂ−１５Ｓｉなどの非晶質金属、並びに、２６．７Ｂ_２Ｏ_３−９．７ＳｉＯ_２−６０．７ＺｎＯ−２．９Ｔａ_２Ｏ_５および５０．０Ｐ_２Ｏ_５−５０．０ＺｎＯなどのガラスが挙げられる。

また、低融点化合物はＳｉを含むことが好ましい。積層セラミックコンデンサの電気特性に影響をあたえにくいからである。また、低融点化合物はガラスであることが好ましい。積層セラミックコンデンサの電気特性に影響をあたえにくいからである。

本実施形態では、積層体１１の第２主面１１２において、誘電体磁器（内層部に含まれる誘電体層を構成する誘電体磁器と同じ組成の誘電体磁器）が占める面積をＳｅ、低融点材料が占める面積をＳｌとしたときに、Ｓｌ／（Ｓｅ＋Ｓｌ）＞０．０１の関係を満たすことが好ましい。この場合、第２主面１１２の近傍（表層部１２ｓ）の平均的なヤング率が向上し、機械的強度が向上する効果が顕著に奏される。

なお、Ｓｌ／（Ｓｅ＋Ｓｌ）は、０．２以下であることがより好ましい。融点材料が占める面積Ｓｌが多くなりすぎると、積層セラミックコンデンサの電気特性に影響が出るといった問題が生じるおそれがあるからである。

なお、低融点相の同定は、ＦＥ−ＷＤＸ（電子放出型の波長分散型Ｘ線分析法）により、積層体１１の第２主面の元素分布を確認し、異相についてマイクロＸＲＤ（Ｘ線回折）分析を行い、相（低融点層相）の同定を行った。また、同様の手法を用いて、Ｓｌ／（Ｓｅ＋Ｓｌ）を算出することができる。

（実験例３）
本実験例においては、第２主面における低融点材料（誘電体磁器よりも融点が低い材料）の面積比率と、積層セラミックコンデンサの機械的強度（曲げ強度）との関係についての評価試験を行った。

まず、試料１２〜１６の積層セラミックコンデンサを実験例１と同様にして作製した。なお、本実験例では、外側外層部用のセラミックグリーンシートの作製に用いるセラミック粉末の作製において、アルコキシドとして添加するＳｉの量を０．８モル部（試料１２）、０．５モル部（試料１３）、１．２モル部（試料１３）、３．０モル部（試料１４）、１．０モル部（試料１５）とした。このようにして、低融点材料の面積比率〔Ｓｌ／（Ｓｅ＋Ｓｌ）〕を、表４に示すように変化させた。なお、外側外層部用以外のセラミック粉末の作製において、実験例１と同様にＳｉの添加量は１．５モル部である。

次に、試料１２〜１６の積層セラミックコンデンサについて、実施形態２で説明した上述の方法により、Ｓｌ／（Ｓｅ＋Ｓｌ）を求めた。また、実験例１と同様にして積層セラミックコンデンサの機械的強度の評価をおこなった。評価結果を表４に示す。

表４に示されるように、第２主面に低融点相が検出されなかった試料１３では曲げ強度がＣであったのに対して、低融点相が検出された試料１２および１４〜１６では曲げ強度がＢまたＡであった。このことから、第２主面に低融点相が存在する場合に、積層セラミックコンデンサの機械的強度が向上することが分かる。

また、Ｓｌ／（Ｓｅ＋Ｓｌ）が０．０１０である試料１６よりも、Ｓｌ／（Ｓｅ＋Ｓｌ）が０．０１１および０．１００である試料１４および１５の方が、機械的強度が高くなっている。このことから、Ｓｌ／（Ｓｅ＋Ｓｌ）＞０．０１の関係を満たす場合に、積層セラミックコンデンサの機械的強度がさらに向上することが分かる。

（実験例４）
本実験例においては、第１外層部および第２外層部の厚み、並びに、実装方向と、積層セラミックコンデンサの実装体の短絡不良との関係についての評価試験を行った。

まず、第１外層部および第２外層部の厚さを変更した以外は、試料１５と同様にして積層セラミックコンデンサを作製し、得られた積層セラミックコンデンサを回路基板に実装して、試料１７〜１８の積層セラミックコンデンサの実装体を作製した。

なお、試料１７では、ｈ１（第１外層部の厚さ）＜ｈ２（第２外層部の厚さ）とし、積層セラミックコンデンサの実装面（実装方向）をランダムとした。試料１８では、ｈ１＜ｈ２とし、積層セラミックコンデンサの実装面を厚みの厚い第２外層部側とした。試料１９では、ｈ１＝ｈ２とし、積層セラミックコンデンサの実装面をランダムとした。

試料９〜１１の積層セラミックコンデンサの実装体について、実験例２と同様にして、各試料の短絡不良率を算出し、評価した。評価結果を表５に示す。

表５に示されるように、試料１７および１９の結果から、積層セラミックコンデンサのｈ１（第１外層部の厚さ）＜ｈ２（第２外層部の厚さ）とすることで、短絡不良率が低下することが分かる。さらに、試料１７および１８の結果から、積層セラミックコンデンサの実装面を厚みの厚い第２外層部側とすることで、短絡不良率が低下することが分かる。

（実施形態３：参考形態）
本実施形態に係る積層セラミックコンデンサは、（ｉ）外側外層部１２ｂ₂₂を構成する誘電体層の平均粒径をＰｏ、内層部１１ｍに含まれる誘電体層の平均粒径をＰｅとしたときに、Ｐｏ／Ｐｅ＞１の関係を満たし、（ｉｉ）第２外層部１２ｂ₂の厚みをｈ_２、外側外層部１２ｂ₂₂の厚みをｈ_２２としたときに、２ｈ_２／３＞ｈ_２２の関係を満たす点で、実施形態１と異なるが、その他の点は実施形態１と同様である。

本実施形態においては、（ｉ）Ｐｏ／Ｐｅ＞１の関係を満たす（すなわち、外側外層部を構成する誘電体層の平均粒径が内層部より大きい）ことにより、外側外層部の表面（第２主面）にクラックが発生したときに、クラックが内層部まで到達することのよる短絡不良の発生を抑制する効果が得られる。この効果が得られる理由としては、外側外層部を構成する誘電体層の平均粒径が大きいことにより、第２主面で生じたクラックの最初の進展角度が第２主面に対して鋭角になる（最初にクラックが第２主面に垂直な方向から逸れて進展する）ため、クラックが内層部まで到達しにくくなることが考えられる。

また、（ｉｉ）２ｈ_２／３＞ｈ_２２の関係を満たす（すなわち、外側外層部の厚みが第２外層部の厚みの２／３未満である）ことにより、クラックが内層部まで到達することによる短絡不良の発生を抑制する効果をより確実に得ることができる。これは、外側外層部を構成する誘電体層の平均粒径が大きい場合に、外側外層部が内層部に近接しすぎると、クラックの進展方向が第２主面に垂直な方向に支配的になり、短絡不良の可能性が大きくなるためであると考えられる。

なお、外側外層部の厚み（ｈ_２２）は、第２外層部の厚み（ｈ_２）の以上であることが好ましい。平均粒径の大きい外側外層部の厚みが薄すぎると、クラックが第２主面に対して鋭角に進展する領域が小さくなり、本実施形態の効果が得られないからである。

本実施形態においては、Ｐｏ／Ｐｅ＞１．３０の関係を満たすことが好ましい。この場合、クラックが内層部まで到達することのよる短絡不良の発生を抑制する効果をさらに確実に得ることができる。Ｐｏ／Ｐｅは、より好ましくは、１．３０＜Ｐｏ／Ｐｅ＜４２である。Ｐｏが大きくなりすぎると、短絡不良の発生を抑制する効果が低下する場合があるからである。

なお、誘電体層の平均粒径（ＰｏまたはＰｅ）は、以下のようにして求めることができる。まず、積層セラミックコンデンサの１／２Ｗ寸部分（幅方向の中央部分）で破断し、１０００℃，２時間のエッチング処理を行う。この破断面のうち外部電極の端部を通る積層方向の直線の一部を含む所定部分をＳＥＭで観察し、ＳＥＭ画像解析によって各粒子の断面積を算出し、その断面積に相当する円の直径を円相当径として算出することができる。誘電体層の平均粒径（ＰｏまたはＰｅ）は、その円相当径の平均値として求められる。なお、誘電体層の平均粒径は、異なる破断面で測定してもよい。たとえば、１／２Ｌ寸部分（長さ方向の中央部分）の破断面であって、幅方向の中央近傍の所定部分を観察して求めても良い。

（実験例５）
本実験例においては、Ｐｏ（外側外層部を構成する誘電体層の平均粒径）／Ｐｅ（内層部に含まれる誘電体層の平均粒径）、ならびに、第２外層部の厚みｈ_２および外側外層部の厚みｈ_２２と、積層セラミックコンデンサの実装体の短絡不良との関係についての評価試験を行った。

まず、試料２０〜２９の積層セラミックコンデンサの実装体を実験例１，２と同様にして作製した。なお、本実験例では、積層体（軟質積層体）の焼成時において、８００℃以上の昇温速度を１０００℃／分（試料２０）、２５℃／分（試料２１）、７００℃／分（試料２２）、４０℃／分（試料２３）、２５℃／分（試料２４）、５００℃／分（試料２５）、３０℃／分（試料２６）、３０℃／分（試料２７）、５００℃／分（試料２８）、３０℃／分（試料２９）とした。このようにして、Ｐｏ／Ｐｅを、表６に示すように変化させた。

次に、試料２０〜２９に用いられた積層セラミックコンデンサと同様の積層セラミックコンデンサについて、実施形態３で説明した上述の方法により、Ｐｏ／Ｐｅを求めた。

また、試料２０〜２９の積層セラミックコンデンサの実装体について、実験例２と同様にして、各試料の短絡不良率を算出し、評価した。評価結果を表６に示す。

表６に示されるように、Ｐｏ／Ｐｅ＞１の関係、および、２ｈ_２／３＞ｈ_２２の関係のいずれかを満たさない試料２３〜２５では、短絡不良の評価がＣであったのに対して、Ｐｏ／Ｐｅ＞１の関係、および、２ｈ_２／３＞ｈ_２２の関係の両方を満たす試料２０〜２２および２６〜２９では、短絡不良の評価がＢまたはＡであった。このことから、Ｐｏ／Ｐｅ＞１の関係を満たし、かつ、２ｈ_２／３＞ｈ_２２の関係を満たす場合に、積層セラミックコンデンサの実装体における短絡不良率が低下することが分かる。

また、試料２６〜２９の結果から、Ｐｏ／Ｐｅ＞１．３０の場合に、特に短絡不良率が低下することが分かる。また、試料２６〜２９の結果および試料２０の結果から、１．３０＜Ｐｏ／Ｐｅ＜４２の場合に、特に短絡不良率が低下することが分かる。

（実験例６）
本実験例においては、第１外層部および第２外層部の厚み、並びに、実装方向と、積層セラミックコンデンサの実装体の機械的強度（曲げ強度）との関係についての評価試験を行った。

まず、第１外層部および第２外層部の厚さを変更した以外は、試料２７と同様にして、試料３０〜３２の積層セラミックコンデンサの実装体を作製した。

なお、試料３０では、ｈ１（第１外層部の厚さ）とｈ２（第２外層部の厚さ）とを異ならせ、積層セラミックコンデンサの実装面（実装方向）をランダムとした。試料３１では、ｈ１とｈ２とを異ならせ、積層セラミックコンデンサの実装面を厚みの厚い第２外層部側とした。試料３２では、ｈ１＝ｈ２とし、積層セラミックコンデンサの実装面をランダムとした。

試料３０〜３２の積層セラミックコンデンサの実装体について、実験例２と同様にして、各試料の短絡不良率を算出し、評価した。さらに、試料３０〜３２の積層セラミックコンデンサの実装体について、実験例１と同様にして、機械的強度の評価をおこなった。評価結果を表７に示す。

表７に示されるように、試料３０および３２の結果から、ｈ１（第１外層部の厚さ）とｈ２（第２外層部の厚さ）とを異ならせることで、積層セラミックコンデンサの実装体の機械的強度が向上することが分かる。さらに、試料３０および３１の結果から、積層セラミックコンデンサの実装面を厚みの厚い第２外層部側とすることで、積層セラミックコンデンサの実装体の機械的強度がさらに向上することが分かる。

（実施形態４）
本実施形態に係る積層セラミックコンデンサは、第２外層部１２ｂ₂に隣接する導電体層の長さ方向の端部の湾曲量が、第１外層部１２ｂ₁に隣接する導電体層の長さ方向の端部の湾曲量よりも大きい点で、上記実施形態と異なるが、その他の点は上記実施形態と同様である。

具体的には、図１４に示されるように、第２外層部１２ｂ₂に隣接する導電体層１３ｂの一端の湾曲量Ｃ２（すなわち、導電体層１３ｂの第１主面１１１側に位置する主表面のうちの積層部１０ａに含まれる部分と、導電体層１３ｂの第１主面１１１側に位置する主表面のうちの第２外部電極１４ｂに接続された部分との間の厚み方向Ｔに沿った距離）は、第１外層部１２ｂ₁に隣接する導電体層１３ａの一端の湾曲量Ｃ１（すなわち、導電体層１３ａの第２主面１１２側に位置する主表面のうちの積層部１０ａに含まれる部分と、導電体層１３ａの第２主面１１２側に位置する主表面のうちの第２外部電極１４ａに接続された部分との間の厚み方向Ｔに沿った距離）よりも大きい（Ｃ２＞Ｃ１）。

このように構成することにより、長さ方向Ｌの引っ張り応力に対して、特にクラックが発生し易い内層部１１ｍと第２外層部１２ｂ₂との境界部近傍におけるクラックの発生をより確実に抑制できる。

図１５は、本実施形態におけるマザーシート群の圧着工程を説明するための模式断面図である。なお、図１５は、製造される積層セラミックコンデンサ１０の長さ方向Ｌに沿った断面図である。また、図１５において、（Ａ）は圧着前の状態を示しており、（Ｂ）は圧着後の状態を示している。

図１５に示されるように、圧着工程においては、所定のルールに従って積層されたマザーシート群１１ｐが、一対の加圧板９０，９１によって積層方向に沿って挟み込まれ、当該加圧板９０，９１が静水圧によって加圧されることでマザーシート群１１ｐが圧着される。

図１５（Ａ）に示されるように、マザーシート群１１ｐには、長さ方向Ｌにおいて、導電パターン１３ｒが多数存在する領域Ｘと、導電パターン１３ｒが比較的少数のみ存在する領域Ｙとが交互に存在する。ここで、導電パターン１３ｒが多数存在する領域Ｘは、積層セラミックコンデンサ１０の完成時において積層部１０ａに相当する部位である。

ここで、一対の加圧板９０，９１とマザーシート群１１ｐとの間には、シート状の弾性体６０，６１が介装される。当該シート状の弾性体６０，６１は、マザーシート群１１ｐを一対の加圧板９０，９１で加圧する際の加圧力を部位ごとに調整するためのものであり、たとえばラバーなどの樹脂からなるものが利用できる。

セラミック基材１２ｘｒは、セラミック誘電体材料にて形成されているため、比較的柔らかく圧下し易い。これに対し、導電パターン１３ｒは、導電体材料にて形成されているため、比較的硬く圧下し難い。また、領域Ｘにおいては、導電パターン１３ｒが密に多数存在し、領域Ｙにおいては、導電パターン１３ｒが領域Ｘに比べて少数である。このため、領域Ｘについては、比較的圧下し難い反面、加圧力を付与し易く、領域Ｙについては、比較的圧下し易い反面、加圧力は付与し難い。

したがって、上述したように、一対の加圧板９０，９１とマザーシート群１１ｐとの間にシート状の弾性体６０，６１を介装させて圧着を行なうことにより、圧着に際して弾性体６０，６１が弾性変形することにより、部位ごとの加圧力を調整することが可能になる。したがって、導電パターン１３ｒが密に多数存在する領域Ｘのみならず、導電パターン１３ｒが領域Ｘに比べて少数である領域Ｙにおいても十分な加圧力をもってこれらの圧下が行なえる。これにより、領域Ｙに相当する導電パターン１３ｒをそれぞれ図示する如くに湾曲させることができる。

そして、上述した湾曲量Ｃ２が湾曲量Ｃ１よりも大きく構成された積層セラミックコンデンサ１０を製造するためには、図１５に示されるように、加圧板９０とマザーシート群１１ｐとの間に介装させる弾性体６０の厚みを、加圧板９１とマザーシート群１１ｐとの間に介装させる弾性体６１の厚みより厚くする方法が利用できる。これにより、積層方向において領域Ｙに加えられる加圧力を調整することが可能になり、図１４に示されるように湾曲量Ｃ２が湾曲量Ｃ１よりも大きく構成された積層セラミックコンデンサを得ることができる。

今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１被実装体、４包装体、５キャリアテープ、５ｂ底、５ｈ凹部、６カバーテープ、１０積層セラミックコンデンサ、１０ａ積層部、１０ｓ積層セラミックコンデンサ連、１０ｘ積層セラミックコンデンサの実装体、１１積層体、１１２第２主面、１１２ａ誘電体磁器、１１２ｂ低融点化合物、１１ｍ内層部、１１ｐ一部積層体（マザーシート群）、１１ｑ軟質積層体、１２誘電体層、１２ｂ₁ 第１外層部、１２ｂ₂ 第２外層部、１２ｂ₂₂ 外側外層部、１２ｂ₂₁ 内側外層部、１２ｃサイドギャップ、１２ｍ中央部、１２ｓ表層部、１２ｘ第１誘電体層、１２ｘｒセラミック基材、１２ｙ第２誘電体層、１２ｚ境界部、１３導電体層、１３ｒ導電パターン、１４外部電極、２０ランド、３０半田、６０弾性体、９０ベース（加圧板）、９１平板金型（加圧板）、９３ラバー、１１１第１主面、１１２第２主面、１１３第１端面、１１４第２端面、１１５第１側面、１１６第２側面、１２０ａ，１３０ａ，１３０ｂ単位シート、ＣＬカットライン、Ｌ長さ方向、Ｔ厚み方向、Ｗ幅方向。

Claims

積層された複数の誘電体層および複数の導電体層を含み、積層方向において互いに反対側に位置する第１主面および第２主面を有する積層体と、
前記積層体の表面の一部に設けられ、前記複数の導電体層のうちの少なくとも一部の導電体層と電気的に接続された１対の外部電極とを備え、
前記積層体は、前記積層方向において、
最も第１主面側に位置する誘電体層である第１外層部と、
最も第２主面側に位置する誘電体層である第２外層部と、
前記第１外層部と前記第２外層部との間に位置し、最も第１主面に近い導電体層および最も第２主面に近い導電体層を含む内層部とを含み、
前記第２外層部は、第２主面を含む外側外層部、および、該外側外層部と前記内層部との間に位置する内側外層部を含み、
前記複数の誘電体層のうちの少なくとも一部は、複数のポアを含み、
前記積層体の中心を通る前記積層体の幅方向および積層方向の断面であるＷＴ断面において、前記外側外層部を構成する前記誘電体層の単位面積当たりの前記ポアの断面積をＳｏ、前記内層部に含まれる前記誘電体層の単位面積当たりの前記ポアの断面積をＳａとしたときに、Ｓｏ／Ｓａ≦１の関係を満たす、積層セラミックコンデンサ。
前記ＷＴ断面において、前記外側外層部の前記ポアの円相当径Ｄ９９が１．５μｍ未満である、請求項１に記載の積層セラミックコンデンサ。
前記第２外層部は、前記第１外層部より厚い、請求項１または２に記載の積層セラミックコンデンサ。
前記第２外層部に隣接する前記導電体層の長さ方向の端部の湾曲量が、前記第１外層部に隣接する前記導電体層の長さ方向の端部の湾曲量よりも大きい、請求項１〜３のいずれか１項に記載の積層セラミックコンデンサ。
前記外側外層部と前記内側外層部とが隣接しており、
前記複数の誘電体層の各々は、主成分としてチタン酸バリウム、および副成分としてＳｉ、ＭｇおよびＡｌの少なくともいずれかを含み、
前記外側外層部における前記内側外層部との境界部は、前記外側外層部の中央部に比較して前記副成分の合計の含有率が高い、請求項１〜４のいずれか１項に記載の積層セラミックコンデンサ。
請求項１〜５のいずれか１項に記載の複数の積層セラミックコンデンサと、
前記複数の積層セラミックコンデンサをそれぞれ収納する複数の凹部が間隔を置いて設けられた長尺状のキャリアテープ、および、該キャリアテープに貼り付けられて前記複数の凹部を塞ぐカバーテープを含む包装体とを備え、
前記複数の積層セラミックコンデンサは、前記第２主面が前記複数の凹部の底側に位置した状態で前記複数の凹部内にそれぞれ収納されている、積層セラミックコンデンサ連。
請求項１〜６のいずれか１項に記載の積層セラミックコンデンサと、
前記積層セラミックコンデンサが実装される被実装体とを備え、
前記積層セラミックコンデンサは、前記第２主面が被実装体側に位置した状態で前記被実装体に実装されている、積層セラミックコンデンサの実装体。