KR102163417B1 - 적층 세라믹 커패시터 - Google Patents

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Abstract

본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 유전체층은 유전체 그레인을 포함하고, 상기 유전체 그레인 중 적어도 2개 이상의 유전체 그레인 사이에는 그레인 바운더리가 존재하며, 상기 그레인 바운더리에서의 Si/Ti 비율이 15% 내지 40%를 만족하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 {MULTI-LAYERED CERAMIC CAPACITOR}
본 발명은 신뢰성을 향상시킬 수 있는 적층 세라믹 커패시터에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
적층 세라믹 커패시터의 소형화 및 고용량화를 동시에 달성하는 방법으로는 내부의 유전체층 및 전극층의 두께를 얇게 하여 많은 수를 적층하는 것인데, 현재 유전체층의 두께는 0.6 ㎛ 정도의 수준으로서 계속하여 얇은 수준으로 개발이 진행되고 있다.
상기와 같이 적층 세라믹 커패시터의 소형화에 따라, 박막의 유전체층 내에서 절연 파괴가 가속화되고 있으며, 신뢰성 확보가 어려운 상황이다.
이러한 문제를 해결하기 위해서 유전체 조성에 대한 연구가 진행되고 있는 반면, 유전체 그레인 바운더리에 대한 조성 및 미세 구조 제어에 대한 연구는 미흡한 실정이다.
박막의 유전체층 내에서 유전체 그레인의 열화가 발생하는 원인은 유전체 그레인 내에서 형성된 산소 공공이 음극(-극) 쪽으로 이동하여, 음극(-극) 쪽 계면에 쌓이게 되면, 그레인 바운더리의 활성 에너지(Activation Energy)가 낮아지면서 터널(tunneling)이 발생하는 것이다.
따라서, 유전체 그레인의 열화를 방지하고 절연 저항을 높이기 위하여 그레인 바운더리의 절연 저항을 강화하면 신뢰성을 개선할 수 있으므로, 이러한 그레인 바운더리에 대한 연구가 필요한 실정이다.
일본공개특허공보 2011-256091
본 발명은 신뢰성을 향상시킬 수 있는 적층 세라믹 커패시터에 관한 것이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 유전체층은 유전체 그레인을 포함하고, 상기 유전체 그레인 중 적어도 2개 이상의 유전체 그레인 사이에는 그레인 바운더리가 존재하며, 상기 그레인 바운더리에서의 Si/Ti 비율이 15% 내지 40%를 만족하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시형태에 의하면, 세라믹 바디 내 유전체층이 포함하는 유전체 그레인에 있어서, 유전체 그레인 바운더리의 조성 및 두께를 제어함으로써, 유전체 그레인 바운더리의 절연 저항을 향상시켜 신뢰성 개선이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 I-I' 단면도이다.
도 3은 도 2의 'P' 영역 확대도이다.
도 4는 본 발명의 비교예 1에 따른 TEM (Transmission Electron Microscope) 분석 사진이다.
도 5는 본 발명의 실시예에 따른 TEM (Transmission Electron Microscope) 분석 사진이다.
도 6은 본 발명의 실시예에 따른 SEM (Scanning Electron Microscope) 분석 사진이다.
도 7은 본 발명의 비교예 1에 따른 SEM (Scanning Electron Microscope) 분석 사진이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1의 I-I' 단면도이다.
도 3은 도 2의 'P' 영역 확대도이다.
도 1 내지 도 3을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극(121) 및 제2 내부전극(122)을 포함하는 세라믹 바디(110) 및 상기 세라믹 바디(110)의 외측에 배치되되, 상기 제1 내부전극(121)과 전기적으로 연결되는 제1 외부전극(131) 및 상기 제2 내부전극(122)과 전기적으로 연결되는 제2 외부전극(132)을 포함한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 직방체 형상일 수 있다.
상기 세라믹 바디(110) 내부에 형성된 복수 개의 내부전극(121, 122)은 세라믹 바디(110)의 일면 또는 상기 일면과 마주보는 타면으로 일단이 노출된다.
상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다.
제1 내부전극(121)의 일단은 세라믹 바디의 일면으로 노출되고, 제2 내부전극(122)의 일단은 상기 일면과 마주보는 타면으로 노출될 수 있다.
상기 세라믹 바디(110)의 일면 및 상기 일면과 마주보는 타면에는 제1 및 제2 외부전극(131, 132)이 형성되어 상기 내부전극과 전기적으로 연결될 수 있다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제1 외부전극(131)과 다른 전위에 연결될 수 있다.
상기 제1 및 제2 외부 전극(131, 132)에 함유되는 도전성 재료는 특별히 한정되지 않지만, 니켈(Ni), 구리(Cu), 또는 이들 합금을 이용할 수 있다.
상기 제1 및 제2 외부 전극(131, 132)의 두께는 용도 등에 따라 적절히 결정할 수 있으며 특별히 제한되는 것은 아니나, 예를 들면 10 내지 50㎛ 일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111) 상에 제1 및 제2 내부전극(121, 122)이 형성될 수 있으며, 내부전극(121, 122)은 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 바디 내부에 형성될 수 있다.
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부(A)와, 상하 마진부로서 액티브부(A)의 상하부에 각각 형성된 상부 및 하부 커버부(C)로 구성될 수 있다.
상기 액티브부(A)는 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 및 하부 커버부(C)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
즉, 상기 상부 및 하부 커버부(C)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
상기 상부 및 하부 커버부(C)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(A)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
유전체층(111)의 두께는 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있는데, 본 발명의 일 실시예에서 소성 후 유전체층의 두께는 1층당 바람직하게는 0.4 ㎛ 이하일 수 있다.
또한, 소성 후 상기 제1 및 제2 내부전극(121, 122)의 두께는 1층당 바람직하게는 0.4 ㎛ 이하일 수 있다.
도 3을 참조하면, 상기 유전체층(111)은 유전체 그레인(11)을 포함하고, 상기 유전체 그레인(11) 중 적어도 2개 이상의 유전체 그레인 사이에는 그레인 바운더리(11c)가 존재하며, 상기 그레인 바운더리(11c)에서의 Si/Ti 비율이 15% 내지 40%를 만족한다.
상기 유전체 그레인(11)은 ABO3로 표현되는 페롭스카이트 구조를 가진다.
상기 A는 바륨(Ba), 스트론튬(Sr), 납(Pb) 및 칼슘(Ca)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있으며, 이에 제한되는 것은 아니다.
상기 B는 특별히 제한되는 것은 아니며, 상기 페롭스카이트 구조에서 B 사이트에 위치할 수 있는 물질이면 가능하며, 예를 들어 티타늄(Ti) 및 지르코늄(Zr)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 유전체 그레인은 BamTiO3 (0.995≤m≤1.010), (Ba1-XCax)m(Ti1-yZry)O3 (0.995≤m≤1.010, 0≤x≤0.10, 0<y≤0.20), Bam(Ti1-xZrx)O3 (0.995≤m≤1.010, x≤0.10) 혹은 상기 희토류 원소 중 하나 혹은 그 이상이 일부 고용된 BamTiO3 (0.995≤m≤1.010), (Ba1-XCax)m(Ti1-yZry)O3 (0.995≤m≤1.010, 0≤x≤0.10, 0<y≤0.20), Bam(Ti1-xZrx)O3 (0.995≤m≤1.010, x≤0.10)로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)은 환원 분위기에서 소성 가능한 내환원성 유전체 조성물을 포함할 수 있으며, 이하 상기 유전체 그레인(11)을 포함하는 유전체층(111)을 형성하는 유전체 조성물의 각 성분에 대하여 보다 구체적으로 설명한다.
a) 모재 분말
상기 유전체 조성물은 BaTiO3로 표시되는 모재 분말을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 모재 분말은 BaTiO3로 표시될 수 있으나, 이에 제한되는 것은 아니며 예를 들어, Ca, Zr 등이 일부 고용되어 형성된 (Ba1-xCax)(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3, Ba(Ti1-yZry)O3 등으로 표시될 수 있다.
즉, 상기 모재 분말은 BaTiO3, (Ba1-xCax)(Ti1-yCay)O3 (여기서, x는 0≤x≤0.3, y는 0≤y≤0.1), (Ba1-xCax)(Ti1-yZry)O3(여기서, x는 0≤x≤0.3, y는 0≤y≤0.5), 및 Ba(Ti1-yZry)O3 (여기서, 0 <y≤0.5)로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있으며, 이에 제한되는 것은 아니다.
상기 모재 분말은 특별히 제한되는 것은 아니나, 분말의 평균 입경은 40nm 이상 150nm 이하일 수 있다.
b)제1 부성분
본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 제1 부성분으로서, Mn, V, Cr, Fe, Ni, Co, Cu 및 Zn 중 적어도 하나 이상을 포함하는 산화물 혹은 탄산염을 포함할 수 있다.
상기 제1 부성분으로서, Mn, V, Cr, Fe, Ni, Co, Cu 및 Zn 중 적어도 하나 이상을 포함하는 산화물 혹은 탄산염은 상기 모재 분말 100 몰%에 대하여, 0.05 내지 2.0 몰%의 함량으로 포함될 수 있다.
상기 제1 부성분은 유전체 자기 조성물이 적용된 적층 세라믹 커패시터의 소성 온도 저하 및 고온 내전압 특성을 향상시키는 역할을 한다.
상기 제1 부성분의 함량 및 후술하는 제2 내지 제6 부성분의 함량은 모재 분말 100 몰%에 대하여 포함되는 양으로서, 특히 각 부성분이 포함하는 금속 이온의 몰%로 정의될 수 있다.
상기 제1 부성분의 함량이 0.05 몰% 미만이면 소성 온도가 높아지고 고온 내전압 특성이 다소 저하될 수 있다.
상기 제1 부성분의 함량이 2.0 몰% 이상의 경우에는 고온 내전압 특성 및 상온 비저항이 저하될 수 있다.
특히, 본 발명의 일 실시형태에 따른 유전체 자기 조성물은 모재 분말 100 몰%에 대하여 0.05 내지 2.0 몰%의 함량을 갖는 제1 부성분을 포함할 수 있으며, 이로 인하여 저온 소성이 가능하며 높은 고온 내전압 특성을 얻을 수 있다.
c)제2 부성분
본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 원자가 고정 억셉터 (fixed-valence acceptor) 원소 Mg을 포함하는 산화물 또는 탄산염인 제2 부성분을 포함할 수 있다.
상기 유전체 자기 조성물은 상기 모재 분말 100 몰%에 대하여, 원자가 고정 억셉터 (fixed-valence acceptor) 원소 Mg을 포함하는 산화물 또는 탄산염인 0.0 내지 2.0 몰%의 제2 부성분을 포함할 수 있다.
상기 제2 부성분은 원자가 고정 억셉터 원소 및 이를 포함하는 화합물들로서, 유전체 자기 조성물 내에서 미세구조를 조절(비정상 입성장 억제)하고 내환원성을 부여할 수 있다.
상기 제2 부성분의 함량이 상기 모재 분말 100 몰%에 대하여, 2.0 몰%를 초과하는 경우 유전율이 낮아지는 문제가 있을 수 있어 바람직하지 못하다.
d)제3 부성분
본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 Y, Dy, Ho, Er, Gd, Ce, Nd, Pm, Eu, Tb, Tm, Yb, Lu 및 Sm 중 적어도 하나를 포함하는 산화물 또는 탄산염인 제3 부성분을 포함할 수 있다.
상기 유전체 자기 조성물은 상기 모재 분말 100 몰%에 대하여, Y, Dy, Ho, Er, Gd, Ce, Nd, Pm, Eu, Tb, Tm, Yb, Lu 및 Sm 중 적어도 하나를 포함하는 산화물 또는 탄산염인 0.0 내지 4.0 몰%의 제3 부성분을 포함할 수 있다.
상기 제3 부성분은 본 발명의 일 실시형태에서 유전체 자기 조성물이 적용된 적층 세라믹 커패시터의 신뢰성 저하를 막는 역할을 한다.
상기 제3 부성분의 함량이 4.0 몰%를 초과하는 경우에는 신뢰성이 저하되거나, 유전체 자기 조성물의 유전율이 낮아지고 고온내전압 특성이 나빠지는 문제가 발생할 수 있다.
e)제4 부성분
본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 Ba을 포함하는 산화물 또는 탄산염인 제4 부성분을 포함할 수 있다.
상기 유전체 자기 조성물은 상기 모재 분말 100 몰%에 대하여, Ba을 포함하는 산화물 또는 탄산염인 0.0 내지 4.15 몰%의 제4 부성분을 포함할 수 있다.
상기 제4 부성분의 함량은 산화물 또는 탄산염과 같은 첨가 형태를 구분하지 않고 제4 부성분에 포함된 Ba 원소의 함량을 기준으로 할 수 있다.
상기 제4 부성분은 유전체 자기 조성물 내에서 소결 촉진, 유전율 조절 등의 역할을 수행할 수 있으며, 그 함량이 상기 모재 분말 100 몰%에 대하여, 4.15 몰%를 초과하는 경우 유전율이 낮아지거나 소성온도가 높아지는 문제가 있을 수 있다.
f)제5 부성분
본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 Ca 및 Zr 중 하나 이상 원소의, 산화물 및 탄산염으로 이루어진 군에서 선택되는 하나 이상을 포함하는 제5 부성분을 포함할 수 있다.
상기 유전체 자기 조성물은 상기 모재 분말 100 몰%에 대하여, Ca 및 Zr 중 적어도 하나를 포함하는 산화물 또는 탄산염인 0.0 내지 20.0 몰%의 제5 부성분을 포함할 수 있다.
상기 제5 부성분의 함량은 산화물 또는 탄산염과 같은 첨가 형태를 구분하지 않고 제5 부성분에 포함된 Ca 및 Zr 중 적어도 하나 이상의 원소의 함량을 기준으로 할 수 있다.
상기 제5 부성분은 유전체 자기 조성물 내에서 코어(core)-쉘(shell) 구조를 형성하여 유전율 향상 및 신뢰성 증진의 역할을 수행하는 것으로, 상기 모재 분말 100 몰%에 대하여, 20.0 몰% 이하로 포함되는 경우 높은 유전율이 구현되고 고온 내전압 특성이 양호한 유전체 자기 조성물을 제공할 수 있다.
상기 제5 부성분의 함량이 상기 모재 분말 100 몰%에 대하여, 20.0 몰%를 초과하는 경우에는 상온 유전율이 낮아지고, 고온 내전압 특성도 저하된다.
g)제6 부성분
본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 제6 부성분으로서, Si 및 Al 중 적어도 하나를 포함하는 산화물 또는 Si를 포함하는 글라스(Glass) 화합물을 포함할 수 있다.
상기 유전체 자기 조성물은 상기 모재 분말 100 몰%에 대하여, Si 및 Al 중 적어도 하나를 포함하는 산화물 또는 Si를 포함하는 글라스(Glass) 화합물인 0.0 내지 4.0 몰%의 제6 부성분을 더 포함할 수 있다.
상기 제6 부성분의 함량은 글라스, 산화물 또는 탄산염과 같은 첨가 형태를 구분하지 않고 제6 부성분에 포함된 Si 및 Al 중 적어도 하나 이상의 원소의 함량을 기준으로 할 수 있다.
상기 제6 부성분은 유전체 자기 조성물이 적용된 적층 세라믹 커패시터의 소성 온도 저하 및 고온 내전압 특성을 향상시키는 역할을 한다.
상기 제6 부성분의 함량이 상기 모재 분말 100 몰%에 대하여, 4.0 몰%를 초과하면 소결성 및 치밀도 저하, 2차 상 생성 등의 문제가 있을 수 있어 바람직하지 못하다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 크기가 작고, 용량이 큰 고용량 제품이 요구되고 있다.
적층 세라믹 커패시터의 소형화 및 고용량화를 동시에 달성하는 방법으로는 내부의 유전체층 및 전극층의 두께를 얇게 하여 많은 수를 적층하는 것인데, 현재 유전체층의 두께는 0.6 ㎛ 정도의 수준으로서 계속하여 얇은 수준으로 개발이 진행되고 있다.
상기와 같이 적층 세라믹 커패시터의 소형화에 따라, 박막의 유전체층 내에서 절연 파괴가 가속화되고 있으며, 신뢰성 확보가 어려운 상황이다.
이러한 문제를 해결하기 위해서 유전체 조성에 대한 연구가 진행되고 있는 반면, 유전체 그레인 바운더리에 대한 조성 및 미세 구조 제어에 대한 연구는 미흡한 실정이다.
박막의 유전체층 내에서 유전체 그레인의 열화가 발생하는 원인은 유전체 그레인 내에서 형성된 산소 공공이 음극(-극) 쪽으로 이동하여, 음극(-극) 쪽 계면에 쌓이게 되면, 그레인 바운더리의 활성 에너지(Activation Energy)가 낮아지면서 터널(tunneling)이 발생하는 것이다.
따라서, 유전체 그레인의 열화를 방지하고 절연 저항을 높이기 위하여 그레인 바운더리의 절연 저항을 강화하면 신뢰성을 개선할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)이 유전체 그레인(11)을 포함하고, 상기 유전체 그레인(11) 중 적어도 2개 이상의 유전체 그레인 사이에는 그레인 바운더리(11c)가 존재하며, 상기 그레인 바운더리(11c)에서의 Si/Ti 비율이 15% 내지 40%를 만족함으로써, 유전체 그레인의 열화를 방지하고 그레인 바운더리의 절연 저항을 강화할 수 있다.
이로 인하여, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
즉, 본 발명의 일 실시형태에 따르면, 도 3에 도시된 바와 같이 유전체층(111) 내부의 유전체 그레인(11)의 크기는 균일하며, 그레인 바운더리(11c)가 명확하게 관찰된다.
상기 그레인 바운더리(11c)에서의 Si 농도는 높게 형성되며, 구체적으로 본 발명의 일 실시형태에 따르면, 그레인 바운더리(11c)에서의 Si/Ti 비율이 15% 내지 40%를 만족한다.
이로 인하여, 유전체 그레인 바운더리의 절연 저항을 강화할 수 있어 신뢰성 개선이 가능하다.
그레인 바운더리(11c)에서의 Si/Ti 비율이 15% 미만일 경우에는 그레인 바운더리(11c)에서의 Si 농도가 낮아 절연 저항이 낮아져서 신뢰성이 저하될 수 있다.
반면, 그레인 바운더리(11c)에서의 Si/Ti 비율이 40%를 초과하는 경우에는 그레인 바운더리(11c)에서의 Si 농도가 너무 높아 유전율이 낮아질 수 있다.
본 발명의 일 실시형태에 따르면, 상기 그레인 바운더리(11c)에서의 Si/Ti 비율이 15% 내지 40%를 만족하는 것에 더하여 상기 그레인 바운더리(11c)의 두께는 0.2 내지 5 nm 일 수 있다.
상기 그레인 바운더리(11c)의 두께가 0.2 내지 5 nm를 만족하기 때문에, 상기 유전체층(111) 내에서 상기 그레인 바운더리(11c)가 명확하게 확인이 되며, 그레인 바운더리(11c)의 절연 저항이 강화되어, 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
보다 바람직하게는, 상기 그레인 바운더리(11c)의 두께는 1.5 내지 5 nm 일 수 있다.
종래에 비하여 상기 그레인 바운더리(11c)의 두께를 더 두껍게 형성함으로써, 유전체 그레인 바운더리(11c)의 절연 저항을 강화할 수 있어 신뢰성 개선이 가능하다.
상기 그레인 바운더리(11c)의 두께가 얇을 경우에는 절연 저항이 낮아져서 신뢰성이 저하될 수 있다.
반면, 상기 그레인 바운더리(11c)의 두께가 두꺼울 경우에는 유전율이 낮아질 수 있다.
본 발명의 일 실시형태에 따르면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 초소형 고용량 제품으로서, 상기 유전체층(111)의 두께는 0.4 ㎛ 이하이고, 상기 제1 및 제2 내부전극(121, 122)의 두께는 0.4 ㎛ 이하인 것을 특징으로 하나, 반드시 이에 제한되는 것은 아니다.
즉, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 초소형 고용량 제품이기 때문에, 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 두께는 종래 제품에 비하여 얇은 박막으로 구성되어 있으며, 얇은 유전체층 및 전극층이 적용된 적층 세라믹 커패시터에서 유전체층의 절연저항 열화에 따른 불량율 증가가 문제점으로 대두되고 있다.
즉, 종래의 적층 세라믹 커패시터의 경우에는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터가 포함하는 유전체층 및 내부전극보다는 상대적으로 두꺼운 두께를 갖기 때문에, 유전체 그레인 바운더리의 두께 및 그레인 바운더리에서의 Si 농도를 본 발명의 일 실시형태와 같이 조절하지 않더라도 크게 문제되지 않았다.
그러나, 본 발명의 일 실시형태와 같이 두께가 0.4 ㎛ 이하인 박막의 유전체층 및 내부전극이 적용되는 제품에 있어서는 유전체 그레인 바운더리의 두께 및 그레인 바운더리(11c)에서의 Si 농도를 본 발명의 일 실시형태와 같이 조절하여야 한다.
즉, 본 발명의 일 실시형태에서와 같이 유전체 그레인 바운더리의 두께가 0.2 내지 5 nm를 만족하도록 조절하고, 그레인 바운더리(11c)에서의 Si/Ti 비율이 15% 내지 40%를 만족하도록 조절함으로써, 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 박막의 경우에도 유전체 그레인 바운더리의 절연 저항을 강화하여 신뢰성을 개선할 수 있다.
다만, 상기 박막의 의미가 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 것을 의미하는 것은 아니며, 종래의 제품보다 얇은 두께의 유전체층과 내부전극을 포함하는 개념으로 이해될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체 그레인(11)은 코어(core)-쉘(shell) 구조를 가질 수 있다.
도 3을 참조하면, 상기 유전체 그레인(11)은 코어(core)(11a)와 상기 코어(core)(11a)를 둘러싸는 쉘(shell)(11b) 구조를 가질 수 있다.
상기 유전체 그레인(11)에 있어서, 상기 Si/Ti 비율은 상기 코어(core)(11a)로부터 쉘(shell)(11b) 및 상기 그레인 바운더리(11c) 방향으로 증가할 수 있다.
구체적으로, 상기 코어(core)(11a)에서의 Si/Ti 비율은 1% 미만일 수 있으며, 상기 쉘(shell)(11b)에서의 Si/Ti 비율은 5% 미만일 수 있으나, 반드시 이에 제한되는 것은 아니다.
다른 의미로 보면, 상기 유전체 그레인(11)에 있어서, 상기 Si/Ti 비율이 1% 미만인 영역을 코어(core)(11a)로 정의할 수 있으며, 상기 Si/Ti 비율이 5% 미만인 영역을 쉘(shell)(11b)로 정의할 수 있다.
상기 세라믹 바디(110)는 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극(121) 및 제2 내부전극(122)을 포함하여 용량이 형성되는 액티브부(A)와 상기 액티브부(A)의 상부 및 하부에 형성된 커버부(C)를 포함할 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 커버부(C)가 포함하는 유전체 그레인(11)의 그레인 바운더리(11c)의 Si/Ti 비율은 상기 액티브부(A)가 포함하는 유전체 그레인(11)의 그레인 바운더리(11c)의 Si/Ti 비율보다 높을 수 있다.
상기 커버부(C)가 포함하는 유전체 그레인(11)의 그레인 바운더리(11c)의 Si/Ti 비율이 상기 액티브부(A)가 포함하는 유전체 그레인(11)의 그레인 바운더리(11c)의 Si/Ti 비율보다 높도록 조절함으로써, 절연 저항 강화에 따른 신뢰성 개선 뿐만 아니라 내습 특성도 향상시킬 수 있다.
상기 커버부(C)가 포함하는 유전체 그레인(11)의 그레인 바운더리(11c)의 Si/Ti 비율은 15% 내지 50% 일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 커버부(C)가 포함하는 유전체 그레인(11)의 그레인 바운더리(11c)의 Si/Ti 비율이 15% 미만일 경우에는 절연 저항 저하 및 내습 신뢰성 불량이 문제될 수 있다.
상기 커버부(C)가 포함하는 유전체 그레인(11)의 그레인 바운더리(11c)의 Si/Ti 비율이 50%를 초과하는 경우에는 유전율이 저하될 수 있다.
이하, 실시예 및 비교예를 통하여 본 발명을 더욱 상세히 설명하지만, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실시예에 의해 한정되는 것은 아니다.
(실시예)
본 발명의 실시예는 티탄산바륨(BaTiO3) 분말을 포함하는 유전체 원료 분말에, Si, Mg, Mn, Dy 등의 첨가제, 바인더 및 에탄올 등의 유기 용매를 첨가하고, 습식 혼합하여 유전체 슬러리를 마련한 다음 상기 유전체 슬러리를 캐리어 필름상에 도포 및 건조하여 세라믹 그린시트를 마련하며, 이로써 유전체 층을 형성할 수 있다.
이 때, 티탄산 바륨 대비 모든 원소의 첨가제의 크기는 40% 이하로 단분산하여 투입하였고, Si의 경우는 10nm 이하로 단분산하여 투입하였다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극 패턴이 배치된 그린시트를 적층하여 적층체를 형성한 이후, 상기 적층체를 압착 및 커팅하였다.
이후, 커팅된 적층체를 가열하여 바인더를 제거한 후 고온의 환원 분위기에서 소성하여 세라믹 바디를 형성하였다.
상기 소성 과정에서는 환원 분위기(0.1% H2/99.9% N2, H2O/H2/N2 분위기)에서 1100 ~ 1200℃의 온도에서 2시간 소성한 후, 1000℃에서 질소(N2) 분위기에서 재산화를 3시간 동안 실시하여 열처리 하였다.
또한, 하온 과정에서 빠른 속도로 하온함으로써, 유전체층(111) 내부의 유전체 그레인(11)의 크기는 균일하며, 그레인 바운더리(11c)의 두께가 0.2 내지 5 nm를 만족하고, 그레인 바운더리(11c)에서의 Si/Ti 비율이 15% 내지 40%를 만족할 수 있다.
다음으로, 소성된 세라믹 바디에 대하여 구리(Cu) 페이스트로 터미네이션 공정 및 전극 소성을 거쳐 외부전극을 완성하였다.
또한, 세라믹 바디(110) 내부의 유전체층(111)과 제1 및 제2 내부전극(121, 122)은 소성 후 두께가 0.4 ㎛ 이하가 되도록 제작하였다.
(비교예 1)
비교예 1의 경우에는 상술한 실시예에서와 동일한 과정으로 제작하였으나, 소성 과정에서 세라믹 바디의 하온 시 서서히 냉각하여 제작하였다.
(비교예 2)
비교예 2의 경우에는 상술한 실시예에서와 동일한 과정으로 제작하였으나, Si 첨가제를 50 nm 급 사이즈를 사용하였으며, 소성 과정에서 세라믹 바디의 하온 시 서서히 냉각하여 제작하였다.
상기와 같이 완성된 프로토 타입 적층 세라믹 커패시터(Proto-type MLCC) 시편인 실시예, 비교예 1 및 2에 대해 유전율, 유전 손실(DF), 절연파괴전압(Break-down voltage, BDV), 절연저항(IR) 불량률 및 내습 부하 불량률 등을 평가하였다.
적층 세라믹 커패시터(MLCC) 칩의 상온 정전 용량 및 유전 손실은 LCR-meter를 이용하여 1 kHz, AC 1.0 V/㎛ 조건에서 측정하였다.
절연 저항(IR)은 10 개씩의 샘플을 취하여 DC 10 V/㎛ 를 인가한 상태에서 60초 경과 후 측정하였다.
절연파괴전압(Break-down voltage, BDV)은 keithely 측정기로 측정하였으며, 0 V 부터 1.00000 V 씩 Sweep 방식으로 전압을 인가하여, 전류 값이 10 mA 가 되는 순간의 전압 값을 BDV 값으로 측정하였다.
아래 표 1은 실험예(실시예 및 비교예)에 따른 프로토 타입 적층 세라믹 커패시터(Proto-type MLCC) 칩의 상기 전기적 특성을 나타낸다.
Si/Ti 유전율 DF(%) BDV (V) IR 불량률 (%) 내습 부하 불량률
(%)

실시예
20%
3723
5.0
64
0
0

비교예 1
12%
3550
6.1
45
5
0

비교예 2
9%
3662
7.2
33
25
16
유전체의 미세구조는 SEM(Scanning Electron Microscopy)　및 TEM (Transmission Electron Microscopy) 이미지로 관찰하였다.
도 4는 본 발명의 비교예 1에 따른 TEM (Transmission Electron Microscope) 분석 사진이다.
도 5는 본 발명의 실시예에 따른 TEM (Transmission Electron Microscope) 분석 사진이다.
도 4를 참조하면, 본 발명의 비교예 1에 따른 유전체 그레인에서 그레인 바운더리가 구분은 되지만 얇게 형성되어 있어, 절연 저항이 낮음을 알 수 있다.
반면, 도 5를 참조하면, 본 발명의 실시예에 따른 유전체 그레인에서 그레인 바운더리는 비교적 명확하게 구별되며 그 두께도 두꺼운 것을 알 수 있다.
본 발명의 실시예에 의할 경우 그레인 바운더리는 비교적 명확하게 구별되며 그 두께도 두껍기 때문에, 절연 저항이 강화되어 신뢰성이 우수함을 알 수 있다.
도 6은 본 발명의 실시예에 따른 SEM (Scanning Electron Microscope) 분석 사진이다.
도 7은 본 발명의 비교예 1에 따른 SEM (Scanning Electron Microscope) 분석 사진이다.
도 6을 참조하면, 본 발명의 실시예에 따른 유전체층 내부의 미세 구조에서 유전체 그레인의 바운더리가 명확하게 관찰됨을 알 수 있다.
반면, 도 7을 참조하면, 본 발명의 비교예 1에 따른 유전체층 내부의 미세 구조에서 유전체 그레인의 바운더리가 명확하지 않음을 알 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
11: 유전체 그레인
110: 세라믹 바디 111: 유전체층
121, 122: 제1 및 제2 내부전극 131, 132: 제1 및 제2 외부전극

Claims (11)

  1. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 바디; 및
    상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극;을 포함하며,
    상기 유전체층은 유전체 그레인을 포함하고, 상기 유전체 그레인 중 적어도 2개 이상의 유전체 그레인 사이에는 그레인 바운더리가 존재하며,
    상기 그레인 바운더리에서의 Si/Ti 비율이 15% 내지 40%를 만족하고,
    상기 유전체층의 두께는 0.4 ㎛ 이하인 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 그레인 바운더리의 두께는 0.2 내지 5 nm 인 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 그레인 바운더리의 두께는 1.5 내지 5 nm 인 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 내부전극의 두께는 0.4 ㎛ 이하인 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 유전체 그레인은 코어(core)-쉘(shell) 구조를 가지는 적층 세라믹 커패시터.
  6. 제5항에 있어서,
    상기 유전체 그레인에 있어서,
    상기 Si/Ti 비율은 상기 코어(core)로부터 쉘(shell) 및 상기 그레인 바운더리 방향으로 증가하는 적층 세라믹 커패시터.
  7. 제5항에 있어서,
    상기 코어(core)에서의 Si/Ti 비율은 1% 미만인 적층 세라믹 커패시터.
  8. 제5항에 있어서,
    상기 쉘(shell)에서의 Si/Ti 비율은 5% 미만인 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하는 적층 세라믹 커패시터.
  10. 제9항에 있어서,
    상기 커버부가 포함하는 유전체 그레인의 그레인 바운더리의 Si/Ti 비율은 상기 액티브부가 포함하는 유전체 그레인의 그레인 바운더리의 Si/Ti 비율보다 높은 적층 세라믹 커패시터.
  11. 제9항에 있어서,
    상기 커버부가 포함하는 유전체 그레인의 그레인 바운더리의 Si/Ti 비율은 15% 내지 50% 인 적층 세라믹 커패시터.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102579634B1 (ko) * 2017-11-10 2023-09-18 삼성전기주식회사 적층형 커패시터
KR102351180B1 (ko) 2019-02-13 2022-01-17 삼성전기주식회사 적층 세라믹 커패시터
KR20220088099A (ko) * 2020-12-18 2022-06-27 삼성전기주식회사 세라믹 전자 부품
KR20220121024A (ko) * 2021-02-24 2022-08-31 삼성전기주식회사 적층 세라믹 전자부품
KR20220167599A (ko) * 2021-06-14 2022-12-21 삼성전기주식회사 세라믹 전자 부품

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201278A (ja) * 2006-01-27 2007-08-09 Kyocera Corp 積層セラミックコンデンサ
JP2012214334A (ja) * 2011-03-31 2012-11-08 Tdk Corp 誘電体磁器組成物および電子部品

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69034034T2 (de) * 1989-10-18 2003-10-16 Tdk Corp Keramischer Mehrschicht-Chipkondensator und Verfahren zu seiner Herstellung
US5319517A (en) * 1992-03-27 1994-06-07 Tdk Corporation Multilayer ceramic chip capacitor
US5879812A (en) * 1995-06-06 1999-03-09 Murata Manufacturing Co., Ltd. Monolithic ceramic capacitor and method of producing the same
JP2001220224A (ja) 2000-02-04 2001-08-14 Taiyo Yuden Co Ltd 誘電体磁器と積層セラミック電子部品
JP2001307940A (ja) 2000-04-26 2001-11-02 Taiyo Yuden Co Ltd 積層セラミックコンデンサとその製造方法
JP2001348270A (ja) * 2000-05-31 2001-12-18 Philips Japan Ltd 誘電体磁器組成物
JP4663141B2 (ja) * 2001-03-07 2011-03-30 京セラ株式会社 誘電体磁器および積層型電子部品
US7276130B2 (en) * 2001-04-12 2007-10-02 Tdk Corporation Production method of multilayer ceramic electronic device
JP4428187B2 (ja) * 2004-10-12 2010-03-10 Ｔｄｋ株式会社 誘電体磁器組成物及び電子部品
JP4887689B2 (ja) 2005-08-29 2012-02-29 Ｔｄｋ株式会社 誘電体磁器組成物の製造方法、および電子部品
JP2009044017A (ja) * 2007-08-09 2009-02-26 Taiyo Yuden Co Ltd 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
JP4831142B2 (ja) * 2008-07-18 2011-12-07 株式会社村田製作所 誘電体セラミックおよび積層セラミックコンデンサ
JP2011256091A (ja) 2010-06-11 2011-12-22 Murata Mfg Co Ltd 誘電体セラミックおよびそれを用いた積層セラミックコンデンサ
JP2012129508A (ja) * 2010-11-22 2012-07-05 Tdk Corp 積層型セラミック電子部品
CN103534223A (zh) * 2011-08-11 2014-01-22 株式会社村田制作所 电介质陶瓷、层叠陶瓷电子部件、层叠陶瓷电容器以及层叠陶瓷电容器的制造方法
WO2014174875A1 (ja) * 2013-04-25 2014-10-30 株式会社村田製作所 積層セラミックコンデンサ
JP5928765B2 (ja) * 2013-09-18 2016-06-01 株式会社村田製作所 積層セラミックコンデンサおよびその製造方法
JP2016001723A (ja) * 2014-05-22 2016-01-07 株式会社村田製作所 積層セラミックコンデンサ
JP6763175B2 (ja) * 2016-03-30 2020-09-30 Tdk株式会社 誘電体磁器組成物および積層セラミックコンデンサ
CN106373782B (zh) * 2016-11-24 2019-04-16 中国振华集团云科电子有限公司 一种晶界层陶瓷电容器及其制造工艺
JP6841036B2 (ja) * 2016-12-28 2021-03-10 Tdk株式会社 積層セラミック電子部品

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201278A (ja) * 2006-01-27 2007-08-09 Kyocera Corp 積層セラミックコンデンサ
JP2012214334A (ja) * 2011-03-31 2012-11-08 Tdk Corp 誘電体磁器組成物および電子部品

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