KR101120004B1 - 세라믹 전자부품 - Google Patents

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켄이치 오카지마
나오토 무라니시
다이키 후쿠나가
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

절연 저항의 열화가 충분히 억제된 세라믹 전자부품을 제공한다.
세라믹 전자부품(1)은 직방체상의 세라믹 소체(10)와, 한쌍의 내부전극(11,12)을 포함하고 있다. 한쌍의 내부전극(11,12)의 각각은 세라믹 소체(10)의 내부에 배치되어 있고, 제1의 단면(10e) 또는 제2의 단면(10f)에 노출되어 있다. 한쌍의 내부전극(11,12)의 각각은 제1 및 제2의 주면(10a,10b)과 평행하다. 한쌍의 내부전극(11,12)은 높이방향에 있어서 서로 대향하고 있다. 전자부품(1)에서는, 내부전극(11,12)의 폭방향에서의 양단부(11b,11c,12b,12c)에는 이상영역이 형성되어 있다. 이상영역이 형성되어 있는 내부전극(11,12)의 양단부의 길이방향 및 높이방향을 따른 단면에 있어서, 이상영역의 점유율이 85%이상이다.

Description

세라믹 전자부품{CERAMIC ELECTRONIC COMPONENT}
본 발명은, 세라믹 전자부품에 관한 것으로서, 상세하게는 세라믹 소체의 내부에 내부전극이 형성되어 있는 세라믹 전자부품에 관한 것이다.
최근, 휴대전화나 휴대 음악 플레이어 등의 전자기기의 소형화가 진행됨에 따라, 전자기기에 탑재되는 콘덴서 등의 세라믹 전자부품의 소형화가 급속히 진행되고 있다. 예를 들면 적층 세라믹 콘덴서로 대표되는 적층 세라믹 전자부품에 있어서는, 칩 사이즈를 작게 하면서, 소정의 특성을 확보하는 것을 목적으로 하여, 한쌍의 내부전극간에 위치하는 세라믹층을 박층화하는 시도가 이루어지고 있다.
세라믹층이 박층화되면, 세라믹층 1층당에 인가되는 전계 강도가 높아진다. 또한 세라믹층의 박층화에 수반하여, 세라믹층 1층당의 그레인의 수도 적어지기 때문에, 절연 저항이 높은 입계의 수가 적어진다. 따라서, 세라믹층의 절연 저항의 열화가 현저해져 오고 있다. 통상, 세라믹층의 절연 저항의 열화는, 세라믹층의 전체에서 한꺼번에 생기는 것이 아니고, 세라믹층 중 국소적으로 얇은 부분이나, 내부전극의 단부 근방에 위치하는 부분 등의 전계가 집중하는 부분에서 생기기 쉽다.
이러한 문제에 비추어, 예를 들면 하기의 특허문헌 1에서는, 세라믹 전자부품의 절연 저항의 열화를 억제하는 방법으로서, 유전체층 및 내부전극층 중 적어도 한쪽에, Mg 및 Mn 원소를 함유하는 이상(異相)을 형성하는 방법이 제안되어 있다.
일본국 공개특허공보 2006-73623호
그러나 특허문헌 1에 기재된 바와 같이, 세라믹 전자부품의 절연 저항의 열화를 억제하는 방법으로서, 유전체층 및 내부전극층 중 적어도 한쪽에, Mg 및 Mn 원소를 함유하는 이상을 형성한 경우에도, 세라믹 전자부품의 절연 저항의 열화를 충분히 억제하는 것이 곤란한 경우가 있었다.
본 발명은, 이러한 점에 비추어 이루어진 것이며, 그 목적은, 절연 저항의 열화가 충분히 억제된 세라믹 전자부품을 제공하는 것에 있다. 즉, 절연 저항이 높은 세라믹 전자부품을 제공하는 것에 있다.
본 발명에 따른 세라믹 전자부품은 직방체상의 세라믹 소체와, 한쌍의 내부전극을 포함하고 있다. 세라믹 소체는 제1 및 제2의 주면과, 제1 및 제2의 측면과, 제1 및 제2의 단면을 가진다. 제1 및 제2의 주면은 길이방향 및 폭방향을 따라 연장되어 있다. 제1 및 제2의 측면은 길이방향 및 높이방향을 따라 연장되어 있다. 제1 및 제2의 단면은 폭방향 및 높이방향을 따라 연장되어 있다. 한쌍의 내부전극의 각각은 세라믹 소체의 내부에 배치되어 있다. 한쌍의 내부전극의 각각은 제1의 단면 또는 제2의 단면에 노출되어 있다. 한쌍의 내부전극의 각각은 제1 및 제2의 주면과 평행하다. 한쌍의 내부전극은 높이방향에 있어서 서로 대향하고 있다. 본 발명에 따른 제2의 세라믹 전자부품에서는, 내부전극의 폭방향에서의 양단부에는, 내부전극을 구성하는 금속의 산화물에 세라믹 소체를 구성하는 세라믹에 포함되는 금속의 산화물이 고용(固溶)되어 이루어지는 이상영역(異相領域)이 형성되어 있다. 이상영역이 형성되어 있는 내부전극의 양단부의 길이방향 및 높이방향을 따른 단면에 있어서 이상영역의 점유율은 85%이상이다.
본 발명에 따른 세라믹 전자부품의 어느 특정 국면에서는, 한쌍의 내부전극에는, 제1의 단면에 노출되도록 세라믹 소체의 내부에 형성되어 있는 제1의 내부전극과, 제2의 단면에 노출되도록 세라믹 소체의 내부에 형성되어 있는 제2의 내부전극이 포함되고, 제1의 내부전극에 접속되어 있는 제1의 외부전극과, 제2의 내부전극에 접속되어 있는 제2의 외부전극을 더 포함하며, 제1 및 제2의 외부전극의 일부는 세라믹 소체의 제1 및 제2의 측면상에 위치하고 있다.
본 발명에 따른 세라믹 전자부품의 다른 특정 국면에서는, 내부전극은 Ni, Cu, Ag, Pd 및 Au 중 적어도 1종의 금속을 포함한다.
본 발명에 따른 세라믹 전자부품의 또 다른 특정 국면에서는, 내부전극은 Ni를 포함한다.
본 발명에 따른 세라믹 전자부품의 또 다른 특정 국면에서는, 이상영역에는 Mg, Mn, Ni, Li, Si, Ti 및 Ba 중 적어도 하나가 포함되어 있다.
본 발명에 따른 세라믹 전자부품의 또 다른 특정 국면에서는, 이상영역에는 Mg가 포함되어 있다.
본 발명에 따른 세라믹 전자부품의 또 다른 특정 국면에서는, 내부전극은 Ni를 주성분으로서 포함하고, 이상영역은 NiO와 MgO의 고용체로 이루어진다.
본 발명에 따른 세라믹 전자부품의 또 다른 특정 국면에서는, 이상영역의 전기 저항율은 내부전극의 전기 저항율보다도 높고, 세라믹 소체의 전기 저항율보다도 낮다.
본 발명에 따른 세라믹 전자부품에서는, 내부전극의 폭방향에서의 양단부에는, 내부전극을 구성하는 금속의 산화물에 세라믹 소체를 구성하는 세라믹에 포함되는 금속의 산화물이 고용되어 이루어지는 이상영역이 형성되어 있고, 이상영역이 형성되어 있는 내부전극의 양단부의 길이방향 및 높이방향을 따른 단면에 있어서, 이상영역의 점유율이 85%이상이기 때문에 절연 저항의 열화를 충분히 억제할 수 있다.
도 1은 세라믹 전자부품의 약도적 사시도이다.
도 2는 도 1에서의 Ⅱ-Ⅱ선으로 잘라낸 부분의 약도적 단면도이다.
도 3은 도 1에서의 Ⅲ-Ⅲ선으로 잘라낸 부분의 약도적 단면도이다.
도 4는 도 3에서의 Ⅳ-Ⅳ선으로 잘라낸 부분의 약도적 단면도이다.
도 5는 도 3에서의 Ⅴ-Ⅴ선으로 잘라낸 부분의 약도적 단면도이다.
도 6은 생(生)의 세라믹 적층체의 사시도이다.
도 7은 도 6의 Ⅶ-Ⅶ선으로 잘라낸 부분의 단면도이다.
도 8은 도 6의 Ⅷ-Ⅷ선으로 잘라낸 부분의 단면도이다.
도 9는 갭을 형성하는 공정을 설명하기 위한 모식적 사시도이다.
도 10은 집합체를 각 칩으로 분단하는 공정을 설명하기 위한 모식적 사시도이다.
도 11은 생의 세라믹 적층체를 고정하기 위한 치구(治具)의 약도적 사시도이다.
도 12는 내부전극의 단면의 전자현미경 사진이다.
도 13은 내부전극의 단면의 전자현미경 사진을 이치화(二値化)한 것이다.
도 14는 이상율(異相率)을 측정하는 공정을 설명하기 위한 약도적 단면도이다.
도 15는 높이방향에서의 가장 외측에 위치하는 내부전극의 약도적 단면도이다.
도 16은 내부전극의 폭방향 및 길이방향을 따른 약도적 단면도이다.
도 17은 이상영역이 형성되어 있는 세라믹 전자부품의 일부의 높이방향(H) 및 폭방향(W)을 따른 단면의 전자현미경 사진이다.
도 18은 이상영역이 형성되어 있지 않은 세라믹 전자부품의 일부의 높이방향(H) 및 폭방향(W)을 따른 단면의 전자현미경 사진이다.
도 19는 세라믹 전자부품의 일부의 길이방향(L) 및 폭방향(W)을 따른 단면의 전자현미경 사진이다.
이하, 본 발명을 실시한 바람직한 형태에 대하여, 도 1에 나타내는 세라믹 전자부품을 예로 들어 설명한다.
도 1은 본 실시형태에 따른 세라믹 전자부품의 약도적 사시도이다. 도 2는 도 1에서의 Ⅱ-Ⅱ선으로 잘라낸 부분의 약도적 단면도이다. 도 3은 도 1에서의 Ⅲ-Ⅲ선으로 잘라낸 부분의 약도적 단면도이다. 도 4는 도 3에서의 Ⅳ-Ⅳ선으로 잘라낸 부분의 약도적 단면도이다. 도 5는 도 3에서의 Ⅴ-Ⅴ선으로 잘라낸 부분의 약도적 단면도이다.
도 1~도 3에 나타내는 바와 같이, 세라믹 전자부품(1)은 직방체상의 세라믹 소체(10)를 포함하고 있다. 도 1 및 도 2에 나타내는 바와 같이, 세라믹 소체(10)는 길이방향(L) 및 폭방향(W)을 따라 연장되는 제1 및 제2의 주면(10a,10b)을 가진다. 세라믹 소체(10)는, 도 1 및 도 3에 나타내는 바와 같이, 높이방향(H) 및 길이방향(L)을 따라 연장되는 제1 및 제2의 측면(10c,10d)을 가진다. 또한 도 2에 나타내는 바와 같이, 높이방향(H) 및 폭방향(W)을 따라 연장되는 제1 및 제2의 단면(10e,10f)을 가진다.
또한 본 명세서에 있어서, "직방체상"에는 각부(角部)나 능선부가 모따기 형상 또는 R 모따기 형상인 직방체가 포함되는 것으로 한다. 즉, "직방체상"의 부재란, 제1 및 제2의 주면, 제1 및 제2의 측면 및 제1 및 제2의 단면을 가지는 부재 전반을 의미한다. 또한 주면, 측면, 단면의 일부 또는 전부에 요철 등이 형성되어 있어도 된다.
세라믹 소체(10)의 치수는 특별히 한정되지 않지만, 예를 들면 세라믹 소체(10)의 높이 치수, 길이 치수, 및 폭 치수의 각각은 0.1㎜~10㎜정도로 할 수 있다.
세라믹 소체(10)는 어느 정도 이상의 절연성을 가지는 재료에 의해 형성된 것인 한 특별히 한정되지 않는다. 본 실시형태에서는, 세라믹 소체(10)는 세라믹에 의해 형성되어 있다. 구체적으로는, 세라믹 소체(10)는 복수의 세라믹층이 높이방향(H)에 적층된 세라믹층 적층체에 의해 구성되어 있다.
세라믹 소체(10)를 형성하는 세라믹의 종류는 특별히 한정되지 않고, 소망하는 세라믹 전자부품(1)의 특성에 따라 적절히 선택할 수 있다.
예를 들면 세라믹 전자부품(1)이 콘덴서인 경우는 세라믹 소체(10)를 유전체 세라믹에 의해 형성할 수 있다. 유전체 세라믹의 구체예로서는, 예를 들면 BaTiO3, CaTiO3, SrTiO3, CaZrO3 등을 들 수 있다.
예를 들면 세라믹 전자부품(1)이 압전부품인 경우는 세라믹 소체(10)를 압전 세라믹에 의해 형성할 수 있다. 압전 세라믹의 구체예로서는, 예를 들면 PZT(티탄산지르콘산납)계 세라믹 등을 들 수 있다.
예를 들면 세라믹 전자부품(1)이 서미스터인 경우는 세라믹 소체(10)를 반도체 세라믹에 의해 형성할 수 있다. 반도체 세라믹의 구체예로서는, 예를 들면 스피넬계 세라믹 등을 들 수 있다.
예를 들면 세라믹 전자부품(1)이 인덕터인 경우는 세라믹 소체(10)를 자성체 세라믹에 의해 형성할 수 있다. 자성체 세라믹의 구체예로서는, 예를 들면 페라이트세라믹 등을 들 수 있다.
도 2 및 도 3에 나타내는 바와 같이, 세라믹 소체(10)의 내부에는, 거의 직사각형상의 복수의 제1 및 제2의 내부전극(11,12)이 높이방향을 따라 등간격으로 교대로 배치되어 있다. 제1 및 제2의 내부전극(11,12)의 각각은 제1 및 제2의 주면(10a,10b)과 평행하다. 제1 및 제2의 내부전극(11,12)은, 높이방향(H)에 있어서 세라믹층(10g)을 통해 서로 대향하고 있다. 또한 세라믹층(10g)의 두께는 특별히 한정되지 않지만, 예를 들면 0.5~10㎛정도로 할 수 있다. 제1 및 제2의 내부전극(11,12)의 각각의 두께도 특별히 한정되지 않지만, 예를 들면 0.5㎛~2.O㎛정도로 할 수 있다. 또한 제1 및 제2의 내부전극(11,12)의 각각의 두께는, 예를 들면 0.5㎛미만이어도 된다.
제1 및 제2의 내부전극(11,12)의 각각은 제1의 단면(10e) 및 제2의 단면(10f) 중 한쪽에만 노출되어 있다. 상세하게는 제1의 내부전극(11)은, 도 2에 나타내는 바와 같이 제1의 단면(10e)에 노출되어 있다. 도 2 및 도 3에 나타내는 바와 같이, 제1의 내부전극(11)은 제2의 단면(10f), 제1 및 제2의 주면(10a,10b) 및 제1 및 제2의 측면(10c,10d)에는 노출되어 있지 않다. 제2의 내부전극(12)은 도 2에 나타내는 바와 같이, 제2의 단면(10f) 도 2 및 도 3에 나타내는 바와 같이, 제2의 내부전극(12)은 제1의 단면(10e), 제1 및 제2의 주면(10a,10b) 및 제1 및 제2의 측면(10c,10d)에는 노출되어 있지 않다. 이 때문에, 도 3에 나타내는 바와 같이, 세라믹 소체(10)의 폭방향(W)의 양단부에는 제1 및 제2의 내부전극(11,12)이 배치되어 있지 않은 갭(10h)이 형성되어 있다. 또한 갭(10h)의 폭방향(W)을 따른 치수는 특별히 한정되지 않지만, 예를 들면 0.02㎜~0.5㎜정도로 할 수 있다.
제1 및 제2의 내부전극(11,12)은 적절한 도전재료를 포함한다. 제1 및 제2의 내부전극(11,12)은, 예를 들면 Ni, Cu, Ag, Pd 및 Au 중 1종 이상의 금속을 포함하고 있는 것이 바람직하다. 제1 및 제2의 내부전극(11,12)은, 예를 들면 Ag-Pd 등의 합금에 의해 형성되어 있어도 된다.
도 1에 나타내는 바와 같이, 세라믹 전자부품(1)은 제1 및 제2의 외부전극(13,14)을 포함하고 있다. 제1의 외부전극(13)은, 도 2 및 도 4에 나타내는 바와 같이 제1의 내부전극(11)에 접속되어 있다. 한편, 제2의 외부전극(14)은, 도 2 및 도 5에 나타내는 바와 같이 제2의 내부전극(12)에 접속되어 있다.
도 1, 도 2, 도 4 및 도 5에 나타내는 바와 같이, 제1 및 제2의 외부전극(13,14)의 각각은 양단면(10e,10f)으로부터 제1 및 제2의 주면(10a,10b) 및 제1 및 제2의 측면(10c,10d)에 이르도록 형성되어 있다. 즉, 제1 및 제2의 외부전극(13,14)의 각각의 일부는 제1 및 제2의 주면(10a,10b) 및 제1 및 제2의 측면(10c,10d)상에 위치하고 있다.
상세하게는, 제1의 외부전극(13)은, 제1의 단면(10e)상에 형성되어 있는 제1의 부분(13a)과, 제1의 주면(10a)상에 형성되어 있는 제2의 부분(13b)과, 제2의 주면(10b)상에 형성되어 있는 제3의 부분(13c)과, 제1의 측면(10c)상에 형성되어 있는 제4의 부분(13d)과, 제2의 측면(10d)상에 형성되어 있는 제5의 부분(13e)을 가진다. 제2의 외부전극(14)은, 제2의 단면(10f)상에 형성되어 있는 제1의 부분(14a)과, 제1의 주면(10a)상에 형성되어 있는 제2의 부분(14b)과, 제2의 주면(10b)상에 형성되어 있는 제3의 부분(14c)과, 제1의 측면(10c)상에 형성되어 있는 제4의 부분(14d)과, 제2의 측면(10d)상에 형성되어 있는 제5의 부분(14e)을 가진다.
제1 및 제2의 외부전극(13,14)은 적절한 도전재료를 포함하는 도전막 또는 도전막을 포함하는 적층막에 의해 형성되어 있다. 본 실시형태에서는, 구체적으로는, 제1 및 제2의 외부전극(13,14)의 각각은, 제1, 제2의 단면(10e,10f)상에 형성되어 있는 1 또는 복수의 하지층과, 하지층상에 형성되어 있는 1 또는 복수의 도금층을 가진다.
하지층은, 예를 들면 소결 금속층에 의해 형성되지만, 도금층이나, 열경화성 수지 또는 광경화성 수지에 도전성 필러를 첨가한 도전성 수지로 이루어지는 도전성 수지층에 의해 하지층을 구성해도 된다. 소결 금속층은, 제1 및 제2의 내부전극(11,12)과 동시 소성한 코파이어에 의한 것이어도 되고, 도전성 페이스트를 도포하여 베이킹한 포스트파이어에 의한 것이어도 된다.
하지층에 포함시키는 도전재료는 특별히 한정되지 않지만, 하지층에 포함시키는 도전재료의 구체예로서는, 예를 들면 Cu, Ni, Ag, Pd, Au 등의 금속, Ag-Pd 등의 상기 금속의 1종 이상을 포함하는 합금 등을 들 수 있다.
하지층의 최대 두께는 예를 들면 20㎛~100㎛로 할 수 있다.
도금층은, 예를 들면 Cu, Ni, Sn, Ag, Pd, Au 등의 금속, Ag-Pd 등의 상기 금속의 1종 이상을 포함하는 합금 등에 의해 형성할 수 있다.
도금층 1층당의 최대 두께는 예를 들면 1㎛~10㎛로 할 수 있다.
또한 하지층과 도금층 사이에 응력 완화용의 수지층을 배치해도 된다.
(이상영역)
도 3~도 5에 나타내는 바와 같이, 본 실시형태에서는, 제1 및 제2의 내부전극(11,12)의 폭방향(W)에서의 양단부(11b,11c,12b,12c)에는, 내부전극(11,12)을 구성하는 금속의 산화물에 세라믹 소체(10)를 구성하는 세라믹에 포함되는 금속의 산화물이 고용되어 이루어지는 이상영역이 형성되어 있다. 도 4 및 도 5에 모식적으로 나타내는 바와 같이, 이상영역은, 제1 및 제2의 내부전극(11,12)의 길이방향(L)의 한쪽 측의 단부로부터 다른쪽 측의 단부에 걸쳐 연속적으로 분포하고 있다. 제1 및 제2의 내부전극(11,12)의 폭방향(W)에서의 양단부(11b,11c,12b,12c)의 길이방향(L) 및 높이방향(H)을 따른 단면에 있어서, 제1 및 제2의 내부전극(11,12)에서의 이상영역의 점유율이 85%이상이다. 상세하게는, 양단부(11b,11c,12b,12c)의 길이방향(L) 및 높이방향(H)을 따른 단면의 각각에 있어서, 제1 및 제2의 내부전극(11,12)에서의 이상영역의 점유율이 85%이상이다.
도 17은, 이상영역이 형성되어 있는 세라믹 전자부품의 일부의 높이방향(H) 및 폭방향(W)을 따른 단면의 전자현미경 사진이다. 도 18은, 이상영역이 형성되어 있지 않은 세라믹 전자부품의 일부의 높이방향(H) 및 폭방향(W)을 따른 단면의 전자현미경 사진이다. 도 19는, 세라믹 전자부품의 일부의 길이방향(L) 및 폭방향(W)을 따른 단면의 전자현미경 사진이다.
도 18에서는, 내부전극에 색조가 다른 부분이 관찰되지 않는 것에 비해, 도 17에서는, 내부전극의 폭방향(W)에서의 단부에 색조가 다른 부분이 관찰된다. 또한 도 19에 나타내는 바와 같이, 내부전극의 폭방향(W)의 단부는 길이방향(L)을 따라 연속적으로 색조가 다르다. 이와 같이, 내부전극에 이상영역이 형성되어 있는 경우는 내부전극의 다른 부분과 다른 색조의 부분이 생긴다. 따라서, 전자현미경에 의한 관찰로 이상영역의 유무를 확인할 수 있다.
이상영역에서는, 내부전극을 구성하는 금속의 산화물에 세라믹에 포함되는 금속의 산화물(주로 세라믹의 부성분)이 들어가는 형태로 고용하고 있는 것으로 추측된다. 이 근거로서, 발명자가 TEM(Transmission Electron Microscope)로 해석을 행한 바, 이상영역의 결정 격자형은 내부전극을 구성하는 금속의 산화물과 같고(예를 들면 NiO이면 NaCl형), 세라믹의 결정 격자형(예를 들면 세라믹이 BaTiO3이면 페로브스카이트형)과는 다르다는 결과가 얻어진 것을 들 수 있다. 이상영역은, 세라믹 소체(10)의 소성공정이나, 어닐공정에 있어서, 세라믹 소체(10)를 구성하는 세라믹과 제1 및 제2의 내부전극(11,12)을 구성하는 금속이 반응하여 형성될 수 있다.
또한 이상영역의 전기 저항율은, 제1 및 제2의 내부전극(11,12)의 전기 저항율보다도 높고, 세라믹 소체(10)의 전기 저항율보다도 낮다. 통상, 인접하는 제1 및 제2의 내부전극(11,12)의 단부끼리의 사이에는 전계가 집중하기 쉬운 경향이 있는데, 본 실시형태와 같이, 내부전극의 단부에 있어서 내부전극보다 비교적 전기 저항율이 높은 이상영역이 형성됨으로써, 이상영역에 전류가 비교적 흐르기 어려운 상태가 되어 전계의 집중이 완화된다고 추측된다. 이 때문에, 내부전극간의 절연 파괴가 생기기 어려워져 절연 저항의 열화를 억제하는 것이 가능해진다고 추측된다.
세라믹 소체로부터 이상영역에 고용하고 있는 금속산화물의 구체예로서는, 예를 들면 Mg, Mn, Ni, Li, Si, Ti 및 Ba 등의 산화물을 들 수 있다. 이들의 2종 이상이 이상영역에 고용하고 있어도 된다.
예를 들면 제1 및 제2의 내부전극(11,12)이 Ni를 포함하고, 세라믹 소체(10)에 Mg가 도프되어 있는 경우는, 소성시에 제1 및 제2의 내부전극(11,12)에 있어서 Ni가 산화하고, 또한 세라믹 소체(10)로부터 Mg가 고용해 감으로써 NiO와 MgO의 고용체로 이루어지는 이상영역이 형성된다.
이상 설명한 바와 같이, 본 실시형태에서는, 이상영역이, 제1 및 제2의 내부전극(11,12)의 폭방향(W)에서의 양단부(11b,11c,12b,12c)의 길이방향(L)의 한쪽 측 단부로부터 다른쪽 측 단부에 걸쳐 연속적으로 분포하고 있다. 즉, 제1 및 제2의 내부전극(11,12)의 폭방향(W)에서의 양단부(11b,11c,12b,12c)의 길이방향(L) 및 높이방향(H)을 따른 단면에 있어서, 제1 및 제2의 내부전극(11,12)에서의 이상영역의 점유율이 85%이상이다. 이 때문에, 하기의 실시예에 있어서도 실증되는 바와 같이, 절연 저항의 열화를 억제할 수 있어, 높은 절연 저항을 가지는 세라믹 전자부품(1)을 얻을 수 있다.
또한 본 실시형태에 있어서, 이상영역은, 제1 및 제2의 내부전극(11,12)의 폭방향(W)에서의 양단부(11b,11c,12b,12c)에 적어도 형성되어 있으면 되고, 예를 들면 제1 및 제2의 내부전극(11,12)의 양단부(11b,11c,12b,12c) 이외의 부분의 단부나 표면에도 이상영역이 형성되어 있어도 된다.
예를 들면 도 15에 나타내는 바와 같이, 높이방향에서의 가장 외측의 내부전극(11,12)(즉, 제1 및 제2의 주면(10a,10b)에 가장 가까운 내부전극(11,12))에 있어서는, 내부전극(11,12)의 폭방향의 양단부 뿐 아니라 내부전극(11,12)의 주면측 표층 전체에 이상영역이 형성되어 있어도 된다.
또한 예를 들면 도 16에 나타내는 바와 같이, 내부전극(11,12)의 길이방향(L)에서의 단부에도 이상영역이 형성되는 경우가 있다. 또한 도 3, 4, 5, 13, 15 및 16에 있어서, 내부전극(11,12) 중 다른 부분과 다른 해칭이 부여되어 있는 부분이 이상영역이다.
(세라믹 전자부품(1)의 제조방법)
세라믹 전자부품(1)의 제조방법은, 특별히 한정되지 않고, 예를 들면 공지의 제조방법에 의해 세라믹 전자부품(1)을 제조할 수 있다. 단, 양단부(11b,11c,12b,12c)에 이상을 효율적으로 형성하는 관점에서는, 소성시에, 양단부(11b,11c,12b,12c)와 세라믹 소체(10)가 밀착되어 있는 것이 바람직하다. 이 때문에, 본 실시형태의 세라믹 전자부품(1)의 바람직한 제조방법으로서 하기의 제조방법을 들 수 있다.
우선, 세라믹 그린시트와, 내부전극 형성용 도전성 페이스트와, 외부전극 형성용 도전성 페이스트를 준비한다. 세라믹 그린시트나 각 도전성 페이스트에는 바인더나 용제가 포함된다. 바인더나 용제로서는 공지의 바인더나 용제를 사용할 수 있다. 외부전극 형성용 도전성 페이스트는 유리 성분을 포함하고 있어도 된다.
다음으로, 세라믹 그린시트상에, 스크린 인쇄법 등의 공지의 인쇄법에 의해 내부전극 형성용 도전성 페이스트를 도포하여 내부전극 형성용 패턴을 형성한다.
다음으로, 내부전극 형성용 패턴이 형성되어 있지 않은 세라믹 그린시트를 복수 적층하고, 그 위에, 내부전극 형성용 패턴을 형성한 세라믹 그린시트를 복수 적층하며, 또한 그 위에, 내부전극 형성용 패턴이 형성되어 있지 않은 세라믹 그린시트를 복수 적층함으로써 생의 마더 적층체를 형성한다. 필요에 따라, 정수압(靜水壓) 프레스 등에 의해 적층방향으로 마더 적층체를 프레스하고, 적층된 세라믹 그린시트를 압착시켜도 된다.
다음으로, 생의 마더 적층체를 소정의 사이즈로 자르고, 생의 세라믹 적층체를 형성한다. 도 6은 이 생의 세라믹 적층체의 사시도이다. 도 7은 도 6의 Ⅶ-Ⅶ 선으로 잘라낸 부분의 단면도이고, 도 8은 도 6의 Ⅷ-Ⅷ선으로 잘라낸 부분의 단면도이다. 도 6~도 8에 나타내는 바와 같이, 생의 세라믹 적층체(20)는, 제1 및 제2의 내부전극(11,12)이 내부에 형성되어 있는 적층체 본체(21)를 포함하고 있다. 제1 및 제2의 내부전극(11,12)은 적층체 본체(21)의 양측면(21c,21d)에 노출되어 있다. 즉, 생의 세라믹 적층체(20)는 갭을 가지고 있지 않다. 이와 같이, 잘라냄으로써 제1 및 제2의 내부전극(11,12)의 단부를 노출시키는 경우, 내부전극(11,12)의 단면이 솟아 있는 상태(내부전극면에 대하여 수직에 가까운 상태)가 된다. 한편, 잘라냄으로써 제1 및 제2의 내부전극(11,12)의 단부를 노출시키지 않는 경우는, 내부전극(11,12)의 단면이 경사진 상태가 된다. 즉, 인쇄시의 도전성 페이스트의 형상이 그대로 남는다.
다음으로 생의 세라믹 적층체(20)에 갭을 형성한다. 구체적으로는, 도 9에 나타내는 바와 같이, 제1의 측면(21c)이 위를 향하도록 매트릭스상으로 생의 세라믹 적층체(20)를 정렬한 집합체(22)를 틀체(23) 내에 끼워 넣는다. 이 때, 갭의 두께만큼 집합체(22)의 표면이 틀체(23)의 표면으로부터 낮은 위치에 위치하도록 해 둔다. 그리고, 갭 형성용 페이스트(24)를 스퀴지(squeegee)(25)를 사용하여 도포하고, 건조시킴으로써 제1의 측면(21c)상에 갭을 형성한다. 갭 형성용 페이스트(24)는, 제1의 측면(21c)으로부터 떨어지지 않는 고점도인 것이 바람직하다. 또한 갭 형성용 페이스트(24)의 조성은 생의 세라믹 적층체(20)의 조성과 같아도 되고, 달라도 된다. 적어도, 갭 형성용 페이스트(24)에는 이상영역에 고용되는 성분이 포함되어 있는 것이 바람직하다. 갭 형성용 페이스트(24)와, 생의 세라믹 적층체(20)의 양쪽에, 이상영역에 고용되는 성분이 포함되어 있는 것이 더욱 바람직하다. 이 경우, 갭(10h)과, 내부전극(11,12)이 높이방향(H)에 있어서 대향하고 있는 갭(10h) 이외의 부분의 양쪽에, 예를 들면 Mg 등의 이상영역에 고용되는 성분이 포함되게 된다. 또한 갭 형성용 페이스트(24)와 생의 세라믹 적층체(20)가, 이상영역에 고용되는 성분의 함유량은 동일한 것이 바람직하다.
다음으로, 동일하게 하여 제2의 측면(21d)상에도 갭을 형성한다.
이와 같이, 갭을 별개로 형성함으로써, 생의 세라믹 적층체(20) 및 갭과, 제1 및 제2의 내부전극(11,12)을 밀착시킬 수 있다. 이 때문에, 후의 소성공정에 있어서 이상영역을 적합하게 형성할 수 있다.
다음으로, 갭을 형성한 집합체(22)를 각 칩으로 분단한다. 분단의 방법은 특별히 한정되지 않지만, 예를 들면 도 10에 나타내는 바와 같이, 분단 롤러(26)를 사용하여 롤러 브레이크 방식에 의해 집합체(22)를 각 칩으로 분단해도 된다.
다음으로, 각 칩을 소성한다. 이것에 의해, 내부에 제1 및 제2의 내부전극(11,12)이 형성된 세라믹 소체(10)가 형성되는 동시에, 제1 및 제2의 내부전극(11,12)에 이상영역이 형성된다. 소성 온도는, 제1 및 제2의 내부전극(11,12)의 재료나 사용하는 세라믹의 종류에 따라 적절히 설정할 수 있다. 소성 온도는, 예를 들면 900℃~1300℃정도로 할 수 있다. 소성시의 분위기는 대기 분위기여도 되고, 질소가스 분위기, 수증기를 포함하는 질소가스 분위기 등이어도 된다. 그 중에서도, 소성시의 분위기는 질소가스 분위기 등의 불활성 가스 분위기, 또는 환원성 분위기인 것이 바람직하다. 소성시의 분위기에 있어서, 산소 분압은 1.05×10-9MPa~1.83×10-9MPa의 범위 내인 것이 바람직하다.
다음으로, 세라믹 소체(10)의 양단면(10e,10f)에 외부전극 형성용 도전성 페이스트를 도포하고, 베이킹을 행한다. 베이킹의 온도는, 예를 들면 700~900℃정도인 것이 바람직하다. 베이킹시의 분위기는 대기 분위기여도 되고, 질소가스 분위기, 수증기를 포함하는 질소가스 분위기 등이어도 된다.
또한 필요에 따라 도금층을 형성함으로써, 제1 및 제2의 외부전극(13,14)을 형성한다.
또한 갭의 형성공정은 집합체(22)를 형성하지 않고, 예를 들면 도 11에 나타내는 바와 같은, 생의 세라믹 적층체(20)와 실질적으로 같은 형상 치수의 개구 또는 오목부가 형성되어 있는 치구(30)에 생의 세라믹 적층체(20)를 고정하여 행해도 된다.
(실험예)
하기의 조건으로, 상기 제조방법에 근거하여 세라믹 전자부품의 샘플 1~6을 제작하였다.
세라믹 전자부품 사이즈: 길이 1.6㎜×폭 0.8㎜×높이 0.5㎜ 세라믹 그린시트 및 세라믹 페이스트에 포함되는 세라믹 재료: BaTiO3을 주성분으로 하는 세라믹. 단, 샘플 2~6에서는 하기의 표 1에 나타내는 비율로 Mg를 첨가하였다.
세라믹층의 두께: 2.O㎛
내부전극의 재료: Ni
내부전극의 두께: 1.0㎛
내부전극의 총 수: 140장
외부전극의 재료: Cu
외부전극의 두께: 40㎛
소성 온도: 1200℃(최고 온도)
소성 시간: 24시간
소성 분위기: 환원성 분위기(1200℃에서의 산소 분압이 1.05×10-9MPa)
외부전극의 베이킹 온도: 800℃(최고 온도)
외부전극의 베이킹 시간: 1시간
외부전극의 베이킹 분위기: 환원성 분위기
다음으로, 얻어진 샘플 1~6의 각각으로부터 이상영역이 관찰될 때까지 갭을 깎아내어 단면을 현미경으로 관찰하였다. 그리고, 현미경의 관찰 결과에 근거하여, 내부전극의 양단부의 길이방향(L) 및 높이방향(H)을 따른 단면에서의 이상영역의 점유율(이상율)을 이하의 요령으로 산출하였다.
우선, 이상을 관찰하는 부위에 대해서는, 제1의 주면으로부터 10층째의 내부전극, 제2의 주면으로부터 10층째의 내부전극, 제2의 주면보다도 세라믹 소체의 높이 치수의 1/4정도 제1의 주면측의 부분에 위치하는 내부전극, 제2의 주면보다도 세라믹 소체의 높이 치수의 1/2정도 제1의 주면측의 부분에 위치하는 내부전극, 제2의 주면보다도 세라믹 소체의 높이 치수의 3/4정도 제1의 주면측의 부분에 위치하는 내부전극의 합계 5개의 부위를 관찰하였다.
또한 도 14에 나타내는 바와 같이, 소성시에 생기는 수축 등에 기인하여, 실제로 얻어지는 샘플에서는, 내부전극의 폭방향(W)에서의 단부의 위치가 일정하지 않은 경우가 있다. 이 때문에, 우선, 내부전극(11,12)이 노출될 때까지 세라믹 전자부품(1)의 샘플의 단면을 깎아 그 샘플을 전자현미경에 의해 관찰하고, 내부전극(11,12) 중 이상이 발생되어 있는 단부(11c,12c)의 위치를 확인하였다. 다음으로, 그 확인 결과에 근거하여, 상기 관찰 대상이 되는 5개의 부위의 이상이 생긴 부분이 노출되도록 샘플의 측면을 깎았다. 구체적으로는, 도 14에 나타내는 샘플에서는, 1점 파선(C)까지 샘플의 측면을 깎음으로써, 내부전극의 이상이 발생되어 있는 부분을 노출시켰다. 또한 한 번의 연삭으로 상기 관찰 대상이 되는 5개의 부위가 한 번에 관찰할 수 없는 경우는, 단계적으로 연삭하고, 그때마다 이상이 생긴 부분이 노출된 부위에 대하여 상기의 전자현미경에 의한 관찰을 행하였다.
그 후, 상기 관찰 대상이 되는 5개의 부위의 전자현미경 사진을 촬영하고, 그 화상을 이치화하였다. 도 12에 촬영한 전자현미경 사진의 일례를 나타내고, 도 13에 이치화한 전자현미경 사진을 나타낸다. 도 13에 있어서, 백색의 부분이 금속 Ni이고, 흑색의 부분이 이상영역이다. 그리고, 이치화한 전자현미경 사진으로부터 이상영역의 점유율을 산출하였다. 결과를 하기의 표 1에 나타낸다. 또한 이상율은 5개의 부위의 평균치가 되고 있다. 단, 각 샘플에 있어서, 관찰한 5개의 부위의 이상율에는 실질적으로 편차는 없었다.
또한 샘플 1~6에 대하여, 절연 파괴 전압(BDV: Break Down Voltage)을, 직류 전원을 사용해 50V/s로 승압하여 파괴 전압을 측정함으로써 측정하고, 고온 부하 시험(HALT: High Accelerated Life Test)을 150℃, 인가 전압: 12.6V의 조건으로 행하여, 평균 고장 수명(MTTF: Mean Time To Failure)을 와이불(Weibull) 플롯에 의해 산출하였다. 결과를 하기의 표 1에 나타낸다.
Figure 112010037874688-pat00001
표 1에 나타내는 바와 같이, 내부전극의 양단부에서의 이상율이 85%미만인 경우는 절연 파괴 전압이 낮고, 평균 고장 수명이 짧은 것에 비해, 내부전극의 양단부에서의 이상율이 85%이상인 경우는 절연 파괴 전압이 높고, 평균 고장 수명이 긴 것을 알 수 있다. 이 결과로부터, 내부전극의 양단부에서의 이상율을 85%이상으로 하는 것, 즉 길이방향에 연속적으로 이상영역을 생성시킴으로써, 절연 저항을 높게 할 수 있고, 따라서 절연 파괴의 발생을 효과적으로 억제할 수 있는 것을 알 수 있다. 또한 내부전극의 양단부에서의 이상율을 93%이상으로 함으로써, 절연 저항을 더욱 높게 할 수 있는 것을 알 수 있다.
1: 세라믹 전자부품
10: 세라믹 소체
10a: 세라믹 소체의 제1의 주면
10b: 세라믹 소체의 제2의 주면
10c: 세라믹 소체의 제1의 측면
10d: 세라믹 소체의 제2의 측면
10e: 세라믹 소체의 제1의 단면
10f: 세라믹 소체의 제2의 단면
10g: 세라믹층
10h: 갭
11: 제1의 내부전극
11b, 11c: 제1의 내부전극의 단부
12: 제2의 내부전극
12b, 12c: 제2의 내부전극의 단부
13: 제1의 외부전극
13a: 제1의 외부전극의 제1의 부분
13b: 제1의 외부전극의 제2의 부분
13c: 제1의 외부전극의 제3의 부분
13d: 제1의 외부전극의 제4의 부분
13e: 제1의 외부전극의 제5의 부분
14: 제2의 외부전극
14a: 제2의 외부전극의 제1의 부분
14b: 제2의 외부전극의 제2의 부분
14c: 제2의 외부전극의 제3의 부분
14d: 제2의 외부전극의 제4의 부분
14e: 제2의 외부전극의 제5의 부분
20: 세라믹 적층체
21: 적층체 본체
21c: 적층체 본체의 제1의 측면
21d: 적층체 본체의 제2의 측면
22: 집합체
23: 틀체
24: 갭 형성용 페이스트
25: 스퀴지
26: 분단 롤러
30: 치구

Claims (8)

  1. 길이방향 및 폭방향을 따라 연장되는 제1 및 제2의 주면과, 길이방향 및 높이방향을 따라 연장되는 제1 및 제2의 측면과, 폭방향 및 높이방향을 따라 연장되는 제1 및 제2의 단면을 가지는 직방체상의 세라믹 소체와,
    각각, 상기 제1의 단면 또는 상기 제2의 단면에 노출되도록, 상기 세라믹 소체의 내부에, 상기 제1 및 제2의 주면과 평행하게 배치되어 있고, 높이방향에 있어서 서로 대향하는 한쌍의 내부전극을 포함하고,
    상기 내부전극의 폭방향에서의 양단부에는, 상기 내부전극을 구성하는 금속의 산화물에 상기 세라믹 소체를 구성하는 세라믹에 포함되는 금속의 산화물이 고용(固溶)되어 이루어지는 이상영역(異相領域)이 형성되어 있으며,
    상기 이상 영역은 상기 제1 및 제2 측면에 노출되지 않고,
    상기 이상영역이 형성되어 있는 상기 내부전극의 양단부의 길이방향 및 높이방향을 따른 단면에 있어서, 상기 이상영역의 점유율이 85%이상인 것을 특징으로 하는 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 한쌍의 내부전극에는, 상기 제1의 단면에 노출되도록 상기 세라믹 소체의 내부에 형성되어 있는 제1의 내부전극과, 상기 제2의 단면에 노출되도록 상기 세라믹 소체의 내부에 형성되어 있는 제2의 내부전극이 포함되고,
    상기 제1의 내부전극에 접속되어 있는 제1의 외부전극과,
    상기 제2의 내부전극에 접속되어 있는 제2의 외부전극을 더 포함하며,
    상기 제1 및 제2의 외부전극의 일부는, 상기 세라믹 소체의 제1 및 제2의 측면상에 위치하고 있는 것을 특징으로 하는 세라믹 전자부품.
  3. 제1항 또는 제2항에 있어서,
    상기 내부전극은 Ni, Cu, Ag, Pd 및 Au 중 적어도 1종의 금속을 포함하는 것을 특징으로 하는 세라믹 전자부품.
  4. 제3항에 있어서,
    상기 내부전극은 Ni를 포함하는 것을 특징으로 하는 세라믹 전자부품.
  5. 제1항 또는 제2항에 있어서,
    상기 이상영역에는 Mg, Mn, Ni, Li, Si, Ti 및 Ba 중 적어도 하나가 포함되어 있는 것을 특징으로 하는 세라믹 전자부품.
  6. 제5항에 있어서,
    상기 이상영역에는 Mg가 포함되어 있는 것을 특징으로 하는 세라믹 전자부품.
  7. 제1항 또는 제2항에 있어서,
    상기 내부전극은 Ni를 포함하고, 상기 이상영역은 NiO와 MgO의 고용체로 이루어지는 것을 특징으로 하는 세라믹 전자부품.
  8. 제1항 또는 제2항에 있어서,
    상기 이상영역의 전기 저항율은, 상기 내부전극의 전기 저항율보다도 높고, 상기 세라믹 소체의 전기 저항율보다도 낮은 것을 특징으로 하는 세라믹 전자부품.
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