JP2011023707A - セラミック電子部品 - Google Patents

Abstract

【課題】絶縁抵抗の劣化が十分に抑制されたセラミック電子部品を提供する。
【解決手段】セラミック電子部品１は、直方体状のセラミック素体１０と、一対の内部電極１１，１２とを備えている。一対の内部電極１１，１２のそれぞれは、セラミック素体１０の内部に配置されており、第１の端面１０ｅまたは第２の端面１０ｆに露出している。一対の内部電極１１，１２のそれぞれは、第１及び第２の主面１０ａ、１０ｂと平行である。一対の内部電極１１，１２は、高さ方向において互いに対向している。電子部品１では、内部電極１１，１２の幅方向における両端部１１ｂ、１１ｃ、１２ｂ、１２ｃには、異相領域が形成されている。異相領域が形成されている内部電極１１，１２の両端部の長さ方向及び高さ方向に沿った断面において、異相領域の占有率が８５％以上である。
【選択図】図３

Description

本発明は、セラミック電子部品に関し、詳細には、セラミック素体の内部に内部電極が形成されているセラミック電子部品に関する。

近年、携帯電話や携帯音楽プレイヤーなどの電子機器の小型化が進むにつれて、電子機器に搭載されるコンデンサなどのセラミック電子部品の小型化が急速に進んできている。例えば、積層セラミックコンデンサに代表される積層セラミック電子部品においては、チップサイズを小さくしつつ、所定の特性を確保することを目的として、一対の内部電極間に位置するセラミック層を薄層化する試みがなされている。

セラミック層が薄層化されると、セラミック層１層あたりに印加される電界強度が高くなる。また、セラミック層の薄層化に伴い、セラミック層１層あたりのグレインの数も少なくなるため、絶縁抵抗の高い粒界の数が少なくなる。従って、セラミック層の絶縁抵抗の劣化が顕著になってきている。通常、セラミック層の絶縁抵抗の劣化は、セラミック層の全体で一様に生じるものではなく、セラミック層のうち、局所的に薄い部分や、内部電極の端部近傍に位置する部分などの電界が集中する部分で生じやすい。

このような問題に鑑み、例えば、下記の特許文献１では、セラミック電子部品の絶縁抵抗の劣化を抑制する方法として、誘電体層及び内部電極層のうちの少なくとも一方に、Ｍｇ及びＭｎ元素を含有する異相を形成する方法が提案されている。

特開２００６−７３６２３号公報

しかしながら、特許文献１に記載のように、セラミック電子部品の絶縁抵抗の劣化を抑制する方法として、誘電体層及び内部電極層のうちの少なくとも一方に、Ｍｇ及びＭｎ元素を含有する異相を形成した場合であっても、セラミック電子部品の絶縁抵抗の劣化を十分に抑制することが困難な場合があった。

本発明は、かかる点に鑑みてなされたものであり、その目的は、絶縁抵抗の劣化が十分に抑制されたセラミック電子部品を提供することにある。すなわち、絶縁抵抗の高いセラミック電子部品を提供することにある。

本発明に係るセラミック電子部品は、直方体状のセラミック素体と、一対の内部電極とを備えている。セラミック素体は、第１及び第２の主面と、第１及び第２の側面と、第１及び第２の端面とを有する。第１及び第２の主面は、長さ方向及び幅方向に沿って延びている。第１及び第２の側面は、長さ方向及び高さ方向に沿って延びている。第１及び第２の端面は、幅方向及び高さ方向に沿って延びている。一対の内部電極のそれぞれは、セラミック素体の内部に配置されている。一対の内部電極のそれぞれは、第１の端面または第２の端面に露出している。一対の内部電極のそれぞれは、第１及び第２の主面と平行である。一対の内部電極は、高さ方向において互いに対向している。本発明に係る第２のセラミック電子部品では、内部電極の幅方向における両端部には、内部電極を構成する金属の酸化物にセラミック素体を構成するセラミックに含まれる金属の酸化物が固溶してなる異相領域が形成されている。異相領域が形成されている内部電極の両端部の長さ方向及び高さ方向に沿った断面において、異相領域の占有率は、８５％以上である。

本発明に係るセラミック電子部品のある特定の局面では、一対の内部電極には、第１の端面に露出するようにセラミック素体の内部に形成されている第１の内部電極と、第２の端面に露出するようにセラミック素体の内部に形成されている第２の内部電極とが含まれ、第１の内部電極に接続されている第１の外部電極と、第２の内部電極に接続されている第２の外部電極とをさらに備え、第１及び第２の外部電極の一部は、セラミック素体の第１及び第２の側面の上に位置している。

本発明に係るセラミック電子部品の別の特定の局面では、内部電極は、Ｎｉ、Ｃｕ，Ａｇ，Ｐｄ及びＡｕのうちの少なくとも一種の金属を含む。

本発明に係るセラミック電子部品のさらに他の特定の局面では、内部電極は、Ｎｉを含む。

本発明に係るセラミック電子部品のさらに別の特定の局面では、異相領域には、Ｍｇ、Ｍｎ、Ｎｉ、Ｌｉ、Ｓｉ、Ｔｉ及びＢａのうちの少なくともひとつが含まれている。

本発明に係るセラミック電子部品のまた他の特定の局面では、異相領域には、Ｍｇが含まれている。

本発明に係るセラミック電子部品のまた別の特定の局面では、内部電極は、Ｎｉを主成分として含み、異相領域は、ＮｉＯとＭｇＯの固溶体からなる。

本発明に係るセラミック電子部品のさらにまた他の特定の局面では、異相領域の電気抵抗率は、内部電極の電気抵抗率よりも高く、セラミック素体の電気抵抗率よりも低い。

本発明に係るセラミック電子部品では、内部電極の幅方向における両端部には、内部電極を構成する金属の酸化物にセラミック素体を構成するセラミックに含まれる金属の酸化物が固溶してなる異相領域が形成されており、異相領域が形成されている内部電極の両端部の長さ方向及び高さ方向に沿った断面において、異相領域の占有率が８５％以上であるため、絶縁抵抗の劣化を十分に抑制することができる。

セラミック電子部品の略図的斜視図である。 図１におけるＩＩ−ＩＩ線で切り出した部分の略図的断面図である。 図１におけるＩＩＩ−ＩＩＩ線で切り出した部分の略図的断面図である。 図３におけるＩＶ−ＩＶ線で切り出した部分の略図的断面図である。 図３におけるＶ−Ｖ線で切り出した部分の略図的断面図である。 生のセラミック積層体の斜視図である。 図６のＶＩＩ−ＶＩＩ線で切り出した部分の断面図である。 図６のＶＩＩＩ−ＶＩＩＩ線で切り出した部分の断面図である。 ギャップを形成する工程を説明するための模式的斜視図である。 集合体を各チップに分断する工程を説明するための模式的斜視図である。 生のセラミック積層体を固定するための治具の略図的斜視図である。 内部電極の断面の電子顕微鏡写真である。 内部電極の断面の電子顕微鏡写真を二値化したものである。 異相率を測定する工程を説明するための略図的断面図である。 高さ方向における最も外側に位置する内部電極の略図的断面図である。 内部電極の幅方向及び長さ方向に沿った略図的断面図である。 異相領域が形成されているセラミック電子部品の一部の高さ方向Ｈ及び幅方向Ｗに沿った断面の電子顕微鏡写真である。 異相領域が形成されていないセラミック電子部品の一部の高さ方向Ｈ及び幅方向Ｗに沿った断面の電子顕微鏡写真である。 セラミック電子部品の一部の長さ方向Ｌ及び幅方向Ｗに沿った断面の電子顕微鏡写真である。

以下、本発明を実施した好ましい形態について、図１に示すセラミック電子部品を例に挙げて説明する。

図１は、本実施形態に係るセラミック電子部品の略図的斜視図である。図２は、図１におけるＩＩ−ＩＩ線で切り出した部分の略図的断面図である。図３は、図１におけるＩＩＩ−ＩＩＩ線で切り出した部分の略図的断面図である。図４は、図３におけるＩＶ−ＩＶ線で切り出した部分の略図的断面図である。図５は、図３におけるＶ−Ｖ線で切り出した部分の略図的断面図である。

図１〜図３に示すように、セラミック電子部品１は、直方体状のセラミック素体１０を備えている。図１及び図２に示すように、セラミック素体１０は、長さ方向Ｌ及び幅方向Ｗに沿って延びる第１及び第２の主面１０ａ、１０ｂを有する。セラミック素体１０は、図１及び図３に示すように、高さ方向Ｈ及び長さ方向Ｌに沿って延びる第１及び第２の側面１０ｃ、１０ｄを有する。また、図２に示すように、高さ方向Ｈ及び幅方向Ｗに沿って延びる第１及び第２の端面１０ｅ、１０ｆを有する。

なお、本明細書において、「直方体状」には、角部や稜線部が面取り状またはＲ面取り状である直方体が含まれるものとする。すなわち、「直方体状」の部材とは、第１及び第２の主面、第１及び第２の側面並びに第１及び第２の端面とを有する部材全般を意味する。また、主面、側面、端面の一部または全部に凹凸などが形成されていてもよい。

セラミック素体１０の寸法は、特に限定されないが、例えば、セラミック素体１０の高さ寸法、長さ寸法及び幅寸法のそれぞれは、０．１ｍｍ〜１０ｍｍ程度とすることができる。

セラミック素体１０は、ある程度以上の絶縁性を有する材料により形成されたものである限りにおいて特に限定されない。本実施形態では、セラミック素体１０は、セラミックにより形成されている。具体的には、セラミック素体１０は、複数のセラミック層が高さ方向Ｈに積層されたセラミック層積層体により構成されている。

セラミック素体１０を形成するセラミックの種類は、特に限定されず、所望するセラミック電子部品１の特性に応じて適宜選択することができる。

例えば、セラミック電子部品１が、コンデンサである場合は、セラミック素体１０を誘電体セラミックにより形成することができる。誘電体セラミックの具体例としては、例えば、ＢａＴｉＯ₃、ＣａＴｉＯ₃、ＳｒＴｉＯ₃、ＣａＺｒＯ₃などが挙げられる。

例えば、セラミック電子部品１が、圧電部品である場合は、セラミック素体１０を圧電セラミックにより形成することができる。圧電セラミックの具体例としては、例えば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミックなどが挙げられる。

例えば、セラミック電子部品１が、サーミスタである場合は、セラミック素体１０を半導体セラミックにより形成することができる。半導体セラミックの具体例としては、例えば、スピネル系セラミックなどが挙げられる。

例えば、セラミック電子部品１が、インダクタである場合は、セラミック素体１０を磁性体セラミックにより形成することができる。磁性体セラミックの具体例としては、例えば、フェライトセラミックなどが挙げられる。

図２及び図３に示すように、セラミック素体１０の内部には、略矩形状の複数の第１及び第２の内部電極１１，１２が高さ方向に沿って等間隔に交互に配置されている。第１及び第２の内部電極１１，１２のそれぞれは、第１及び第２の主面１０ａ、１０ｂと平行である。第１及び第２の内部電極１１，１２は、高さ方向Ｈにおいて、セラミック層１０ｇを介して、互いに対向している。なお、セラミック層１０ｇの厚さは、特に限定されないが、例えば、０．５〜１０μｍ程度とすることができる。第１及び第２の内部電極１１，１２のそれぞれの厚さも、特に限定されないが、例えば、０．５μｍ〜２．０μｍ程度とすることができる。また、第１及び第２の内部電極１１，１２のそれぞれの厚さは、例えば、０．５μｍ未満であってもよい。

第１及び第２の内部電極１１，１２のそれぞれは、第１の端面１０ｅ及び第２の端面１０ｆのうちの一方のみに露出している。詳細には、第１の内部電極１１は、図２に示すように、第１の端面１０ｅに露出している。図２及び図３に示すように、第１の内部電極１１は、第２の端面１０ｆ、第１及び第２の主面１０ａ、１０ｂ並びに第１及び第２の側面１０ｃ、１０ｄには露出していない。第２の内部電極１２は、図２に示すように、第２の端面１０ｆ図２及び図３に示すように、第２の内部電極１２は、第１の端面１０ｅ、第１及び第２の主面１０ａ、１０ｂ並びに第１及び第２の側面１０ｃ、１０ｄには露出していない。このため、図３に示すように、セラミック素体１０の幅方向Ｗの両端部には、第１及び第２の内部電極１１，１２が配置されていないギャップ１０ｈが形成されている。なお、ギャップ１０ｈの幅方向Ｗに沿った寸法は、特に限定されないが、例えば、０．０２ｍｍ〜０．５ｍｍ程度とすることができる。

第１及び第２の内部電極１１，１２は、適宜の導電材料を含む。第１及び第２の内部電極１１，１２は、例えば、Ｎｉ、Ｃｕ，Ａｇ，Ｐｄ及びＡｕのうちの１種以上の金属を含んでいることが好ましい。第１及び第２の内部電極１１，１２は、例えば、Ａｇ−Ｐｄなどの合金により形成されていてもよい。

図１に示すように、セラミック電子部品１は、第１及び第２の外部電極１３，１４を備えている。第１の外部電極１３は、図２及び図４に示すように、第１の内部電極１１に接続されている。一方、第２の外部電極１４は、図２及び図５に示すように、第２の内部電極１２に接続されている。

図１，図２，図４及び図５に示すように、第１及び第２の外部電極１３，１４のそれぞれは、両端面１０ｅ、１０ｆから、第１及び第２の主面１０ａ、１０ｂ並びに第１及び第２の側面１０ｃ、１０ｄに至るように形成されている。換言すれば、第１及び第２の外部電極１３，１４のそれぞれの一部は、第１及び第２の主面１０ａ、１０ｂ並びに第１及び第２の側面１０ｃ、１０ｄ上に位置している。

詳細には、第１の外部電極１３は、第１の端面１０ｅ上に形成されている第１の部分１３ａと、第１の主面１０ａ上に形成されている第２の部分１３ｂと、第２の主面１０ｂ上に形成されている第３の部分１３ｃと、第１の側面１０ｃ上に形成されている第４の部分１３ｄと、第２の側面１０ｄ上に形成されている第５の部分１３ｅとを有する。第２の外部電極１４は、第２の端面１０ｆ上に形成されている第１の部分１４ａと、第１の主面１０ａ上に形成されている第２の部分１４ｂと、第２の主面１０ｂ上に形成されている第３の部分１４ｃと、第１の側面１０ｃ上に形成されている第４の部分１４ｄと、第２の側面１０ｄ上に形成されている第５の部分１４ｅとを有する。

第１及び第２の外部電極１３，１４は、適宜の導電材料を含む導電膜または、導電膜を含む積層膜により形成されている。本実施形態では、具体的には、第１及び第２の外部電極１３，１４のそれぞれは、第１，第２の端面１０ｅ、１０ｆ上に形成されている１または複数の下地層と、下地層の上に形成されている１または複数のめっき層とを有する。

下地層は、例えば、焼結金属層により形成されるが、めっき層や、熱硬化性樹脂または光硬化性樹脂に導電性フィラーを添加した導電性樹脂からなる導電性樹脂層により下地層を構成してもよい。焼結金属層は、第１及び第２の内部電極１１，１２と同時焼成したコファイアによるものであってもよいし、導電性ペーストを塗布して焼き付けたポストファイアによるものであってもよい。

下地層に含ませる導電材料は、特に限定されないが、下地層に含ませる導電材料の具体例としては、例えば、Ｃｕ，Ｎｉ，Ａｇ，Ｐｄ，Ａｕなどの金属、Ａｇ−Ｐｄなどの上記金属の１種以上を含む合金などが挙げられる。

下地層の最大厚みは、例えば、２０μｍ〜１００μｍとすることができる。

めっき層は、例えば、Ｃｕ，Ｎｉ，Ｓｎ，Ａｇ，Ｐｄ，Ａｕなどの金属、Ａｇ−Ｐｄなどの上記金属の１種以上を含む合金などにより形成することができる。

めっき層１層あたりの最大厚みは、例えば、１μｍ〜１０μｍとすることができる。

なお、下地層とめっき層との間に、応力緩和用の樹脂層を配置してもよい。

（異相領域）
図３〜図５に示すように、本実施形態では、第１及び第２の内部電極１１，１２の幅方向Ｗにおける両端部１１ｂ、１１ｃ、１２ｂ、１２ｃには、内部電極１１，１２を構成する金属の酸化物にセラミック素体１０を構成するセラミックに含まれる金属の酸化物が固溶してなる異相領域が形成されている。図４及び図５に模式的に示すように、異相領域は、第１及び第２の内部電極１１，１２の長さ方向Ｌの一方側の端部から他方側の端部にわたって連続的に分布している。第１及び第２の内部電極１１，１２の幅方向Ｗにおける両端部１１ｂ、１１ｃ、１２ｂ、１２ｃの長さ方向Ｌ及び高さ方向Ｈに沿った断面において、第１及び第２の内部電極１１，１２における異相領域の占有率が８５％以上である。詳細には、両端部１１ｂ、１１ｃ、１２ｂ、１２ｃの長さ方向Ｌ及び高さ方向Ｈに沿った断面のそれぞれにおいて、第１及び第２の内部電極１１，１２における異相領域の占有率が８５％以上である。

図１７は、異相領域が形成されているセラミック電子部品の一部の高さ方向Ｈ及び幅方向Ｗに沿った断面の電子顕微鏡写真である。図１８は、異相領域が形成されていないセラミック電子部品の一部の高さ方向Ｈ及び幅方向Ｗに沿った断面の電子顕微鏡写真である。図１９は、セラミック電子部品の一部の長さ方向Ｌ及び幅方向Ｗに沿った断面の電子顕微鏡写真である。

図１８では、内部電極に色調の異なる部分が観察されないのに対して、図１７では、内部電極の幅方向Ｗにおける端部に色調の異なる部分が観察される。また、図１９に示すように、内部電極の幅方向Ｗの端部は、長さ方向Ｌに沿って連続的に色調が異なっている。このように、内部電極に異相領域が形成されている場合は、内部電極の他の部分と異なる色調の部分が生じる。従って、電子顕微鏡による観察で異相領域の有無を確認することができる。

異相領域では、内部電極を構成する金属の酸化物にセラミックに含まれる金属の酸化物（主にセラミックの副成分）が取り込まれる形で固溶しているものと推測される。この根拠として、発明者がＴＥＭ（Transmission Electron Microscope）で解析を行ったところ、異相領域の結晶格子型は内部電極を構成する金属の酸化物と同じ（例えば、ＮｉＯであればＮａＣｌ型）であり、セラミックの結晶格子型（例えば、セラミックがＢａＴｉＯ₃であればペロブスカイト型）とは異なる、という結果が得られたことが挙げられる。異相領域は、セラミック素体１０の焼成工程や、アニール工程において、セラミック素体１０を構成するセラミックと第１及び第２の内部電極１１，１２を構成する金属とが反応して形成され得る。

また、異相領域の電気抵抗率は、第１及び第２の内部電極１１，１２の電気抵抗率よりも高く、セラミック素体１０の電気抵抗率よりも低い。通常、隣接する第１及び第２の内部電極１１，１２の端部同士の間には電界が集中しやすい傾向にあるが、本実施形態のように、内部電極の端部において内部電極より比較的電気抵抗率の高い異相領域が形成されることにより、異相領域に電流が比較的流れにくい状態となり、電界の集中が緩和されると推測される。このため、内部電極間の絶縁破壊が生じにくくなり、絶縁抵抗の劣化を抑制することが可能となると推測される。

セラミック素体から異相領域に固溶している金属酸化物の具体例としては、例えば、Ｍｇ、Ｍｎ、Ｎｉ、Ｌｉ、Ｓｉ、Ｔｉ及びＢａ等の酸化物が挙げられる。これらの２種以上が異相領域に固溶していてもよい。

例えば、第１及び第２の内部電極１１，１２がＮｉを含み、セラミック素体１０にＭｇがドープされている場合は、焼成時に第１及び第２の内部電極１１，１２においてＮｉが酸化し、さらに、セラミック素体１０からＭｇが固溶していくことで、ＮｉＯとＭｇＯとの固溶体からなる異相領域が形成される。

以上説明したように、本実施形態では、異相領域が、第１及び第２の内部電極１１，１２の幅方向Ｗにおける両端部１１ｂ、１１ｃ、１２ｂ、１２ｃの長さ方向Ｌの一方側端部から他方側端部にわたって連続的に分布している。換言すれば、第１及び第２の内部電極１１，１２の幅方向Ｗにおける両端部１１ｂ、１１ｃ、１２ｂ、１２ｃの長さ方向Ｌ及び高さ方向Ｈに沿った断面において、第１及び第２の内部電極１１，１２における異相領域の占有率が８５％以上である。このため、下記の実施例においても実証されるように、絶縁抵抗の劣化を抑制でき、高い絶縁抵抗を有するセラミック電子部品１を得ることができる。

なお、本実施形態において、異相領域は、第１及び第２の内部電極１１，１２の幅方向Ｗにおける両端部１１ｂ、１１ｃ、１２ｂ、１２ｃに少なくとも形成されていればよく、例えば、第１及び第２の内部電極１１，１２の両端部１１ｂ、１１ｃ、１２ｂ、１２ｃ以外の部分の端部や表面にも異相領域が形成されていてもよい。

例えば、図１５に示すように、高さ方向における最も外側の内部電極１１，１２（すなわち、第１及び第２の主面１０ａ、１０ｂに最も近い内部電極１１，１２）においては、内部電極１１，１２の幅方向の両端部のみならず、内部電極１１，１２の主面側表層全体に異相領域が形成されていてもよい。

また、例えば、図１６に示すように、内部電極１１，１２の長さ方向Ｌにおける端部にも異相領域が形成されることがある。なお、図３，４，５，１３，１５及び１６において、内部電極１１，１２のうち、他の部分と異なるハッチングが附されている部分が異相領域である。

（セラミック電子部品１の製造方法）
セラミック電子部品１の製造方法は、特に限定されず、例えば、公知の製造方法によりセラミック電子部品１を製造することができる。但し、両端部１１ｂ、１１ｃ、１２ｂ、１２ｃに異相を効率的に形成する観点からは、焼成時に、両端部１１ｂ、１１ｃ、１２ｂ、１２ｃとセラミック素体１０とが密着していることが好ましい。このため、本実施形態のセラミック電子部品１の好ましい製造方法として下記の製造方法が挙げられる。

まず、セラミックグリーンシートと、内部電極形成用導電性ペーストと、外部電極形成用導電性ペーストとを用意する。セラミックグリーンシートや各導電性ペーストには、バインダや溶剤が含まれる。バインダや溶剤としては、公知のバインダや溶剤を用いることができる。外部電極形成用導電性ペーストは、ガラス成分を含んでいてもよい。

次に、セラミックグリーンシート上に、スクリーン印刷法などの公知の印刷法により、内部電極形成用導電性ペーストを塗布し、内部電極形成用パターンを形成する。

次に、内部電極形成用パターンが形成されていないセラミックグリーンシートを複数積層し、その上に、内部電極形成用パターンを形成したセラミックグリーンシートを複数積層し、さらにその上に、内部電極形成用パターンが形成されていないセラミックグリーンシートを複数積層することにより生のマザー積層体を形成する。必要に応じて、静水圧プレスなどにより、積層方向にマザー積層体をプレスして、積層されたセラミックグリーンシートを圧着させてもよい。

次に、生のマザー積層体を所定のサイズにカットし、生のセラミック積層体を形成する。図６は、この生のセラミック積層体の斜視図である。図７は、図６のＶＩＩ−ＶＩＩ線で切り出した部分の断面図であり、図８は、図６のＶＩＩＩ−ＶＩＩＩ線で切り出した部分の断面図である。図６〜図８に示すように、生のセラミック積層体２０は、第１及び第２の内部電極１１，１２が内部に形成されている積層体本体２１を備えている。第１及び第２の内部電極１１，１２は、積層体本体２１の両側面２１ｃ、２１ｄに露出している。すなわち、生のセラミック積層体２０は、ギャップを有していない。このように、切り出しにより第１及び第２の内部電極１１，１２の端部を露出させる場合、内部電極１１，１２の端面が切り立った状態（内部電極面に対して垂直に近い状態）となる。一方、切り出しにより第１及び第２の内部電極１１，１２の端部を露出させない場合は、内部電極１１，１２の端面が傾斜した状態となる。すなわち、印刷時の導電性ペーストの形状がそのまま残る。

次に、生のセラミック積層体２０にギャップを形成する。具体的には、図９に示すように、第１の側面２１ｃが上を向くようにマトリクス状に生のセラミック積層体２０を整列した集合体２２を枠体２３内にはめ込む。この際、ギャップの厚さ分だけ、集合体２２の表面が枠体２３の表面から低い位置に位置するようにしておく。そして、ギャップ形成用ペースト２４をスキージ２５を用いて塗布し、乾燥させることにより、第１の側面２１ｃ上にギャップを形成する。ギャップ形成用ペースト２４は、第１の側面２１ｃからたれ落ちないような高粘度のものであることが好ましい。なお、ギャップ形成用ペースト２４の組成は、生のセラミック積層体２０の組成と同じであってもよいし、異なっていてもよい。少なくとも、ギャップ形成用ペースト２４には、異相領域に固溶する成分が含まれていることが好ましい。ギャップ形成用ペースト２４と、生のセラミック積層体２０との両方に、異相領域に固溶する成分が含まれていることがさらに好ましい。この場合、ギャップ１０ｈと、内部電極１１，１２が高さ方向Ｈにおいて対向しているギャップ１０ｈ以外の部分との両方に、例えばＭｇなどの異相領域に固溶する成分が含まれることとなる。なお、ギャップ形成用ペースト２４と、生のセラミック積層体２０とで、異相領域に固溶する成分の含有量は等しいことが好ましい。

次に、同様にして、第２の側面２１ｄ上にもギャップを形成する。

このように、ギャップを別個に形成することにより、生のセラミック積層体２０及びギャップと、第１及び第２の内部電極１１，１２とを密着させることができる。このため、後の焼成工程において、異相領域を好適に形成することができる。

次に、ギャップを形成した集合体２２を各チップに分断する。分断の方法は、特に限定されないが、例えば、図１０に示すように、分断ローラ２６を用いてローラーブレイク方式により集合体２２を各チップに分断してもよい。

次に、各チップを焼成する。これにより、内部に第１及び第２の内部電極１１，１２が形成されたセラミック素体１０が形成されると共に、第１及び第２の内部電極１１，１２に異相領域が形成される。焼成温度は、第１及び第２の内部電極１１，１２の材料や用いるセラミックの種類に応じて適宜設定できる。焼成温度は、例えば、９００℃〜１３００℃程度とすることができる。焼成時の雰囲気は、大気雰囲気であってもよいし、窒素ガス雰囲気、水蒸気を含む窒素ガス雰囲気などであってもよい。なかでも、焼成時の雰囲気は、窒素ガス雰囲気などの不活性ガス雰囲気、または還元性雰囲気であることが好ましい。焼成時の雰囲気において、酸素分圧は、１．０５×１０^−９ＭＰａ〜１．８３×１０^−９ＭＰａの範囲内であることが好ましい。

次に、セラミック素体１０の両端面１０ｅ、１０ｆに外部電極形成用導電性ペーストを塗布し、焼き付けを行う。焼き付けの温度は、例えば、７００〜９００℃程度であることが好ましい。焼き付け時の雰囲気は、大気雰囲気であってもよいし、窒素ガス雰囲気、水蒸気を含む窒素ガス雰囲気などであってもよい。

さらに、必要に応じてめっき層を形成することにより、第１及び第２の外部電極１３，１４を形成する。

なお、ギャップの形成工程は、集合体２２を形成せず、例えば、図１１に示すような、生のセラミック積層体２０と実質的に同じ形状寸法の開口または凹部が形成されている治具３０に生のセラミック積層体２０を固定して行ってもよい。

（実験例）
下記の条件で、上記製造方法に基づいて、セラミック電子部品のサンプル１〜６を作製した。

セラミック電子部品サイズ：長さ１．６ｍｍ×幅０．８ｍｍ×高さ０．５ｍｍセラミックグリーンシート及びセラミックペーストに含まれるセラミック材料：ＢａＴｉＯ₃を主成分とするセラミック。但し、サンプル２〜６では、下記の表１に示す割合でＭｇを添加した。

セラミック層の厚み：２．０μｍ
内部電極の材料：Ｎｉ
内部電極の厚み：１．０μｍ
内部電極の総数：１４０枚
外部電極の材料：Ｃｕ
外部電極の厚み：４０μｍ
焼成温度：１２００℃（最高温度）
焼成時間：２４時間
焼成雰囲気：還元性雰囲気（１２００℃における酸素分圧が１．０５×１０^−９ＭＰａ）
外部電極の焼き付け温度：８００℃（最高温度）
外部電極の焼き付け時間：１時間
外部電極の焼き付け雰囲気：還元性雰囲気

次に、得られたサンプル１〜６のそれぞれから、異相領域が観察されるまで、ギャップを削り落とし、断面を顕微鏡で観察した。そして、顕微鏡の観察結果に基づいて、内部電極の両端部の長さ方向Ｌ及び高さ方向Ｈに沿った断面における異相領域の占有率（異相率）を、以下の要領で算出した。

まず、異相を観察する部位については、第１の主面から１０層目の内部電極、第２の主面から１０層目の内部電極、第２の主面よりもセラミック素体の高さ寸法の１／４程度第１の主面側の部分に位置する内部電極、第２の主面よりもセラミック素体の高さ寸法の１／２程度第１の主面側の部分に位置する内部電極、第２の主面よりもセラミック素体の高さ寸法の３／４程度第１の主面側の部分に位置する内部電極の合計５つの部位を観察した。

また、図１４に示すように、焼成時に生じる収縮などに起因して、実際に得られるサンプルでは、内部電極の幅方向Ｗにおける端部の位置が一定していないことがある。このため、まず、内部電極１１，１２が露出するまでセラミック電子部品１のサンプルの端面を削ってそのサンプルを電子顕微鏡により観察し、内部電極１１，１２のうちの異相が発生している端部１１ｃ、１２ｃの位置を確認した。次に、その確認結果に基づいて、上記観察対象となる５つの部位の異相が生じている部分が露出するように、サンプルの側面を削った。具体的には、図１４に示すサンプルでは、一点破線Ｃまでサンプルの側面を削ることにより、内部電極の異相が発生している部分を露出させた。なお、一度の研削で上記観察対象となる５つの部位が一度に観察できない場合は、段階的に研削し、その都度、異相が生じている部分が露出した部位について上記の電子顕微鏡による観察を行った。

その後、上記観察対象となる５つの部位の電子顕微鏡写真を撮影し、その画像を二値化した。図１２に撮影した電子顕微鏡写真の一例を示し、図１３に二値化した電子顕微鏡写真を示す。図１３において、白色の部分が金属Ｎｉであり、黒色の部分が異相領域である。そして、二値化した電子顕微鏡写真から、異相領域の占有率を算出した。結果を下記の表１に示す。なお、異相率は５つの部位の平均値となっている。但し、各サンプルにおいて、観察した５つの部位の異相率には、実質的にばらつきはなかった。

また、サンプル１〜６について、絶縁破壊電圧（ＢＤＶ：ＢｒｅａｋＤｏｗｎ Ｖｏｌｔａｇｅ）を、直流電源を用いて５０Ｖ/ｓで昇圧し破壊電圧を測定することにより測定し、高温負荷試験（ＨＡＬＴ：Ｈｉｇｈ Ａｃｃｅｌｅｒａｔｅｄ Ｌｉｆｅ Ｔｅｓｔ）を、１５０℃、印加電圧：１２．６Ｖの条件で行い、平均故障寿命（ＭＴＴＦ：Ｍｅａｎ Ｔｉｍｅ Ｔｏ Ｆａｉｌｕｒｅ）をワイブルプロットにより算出した。結果を、下記の表１に示す。

表１に示すように、内部電極の両端部における異相率が８５％未満である場合は、絶縁破壊電圧が低く、平均故障寿命が短いのに対して、内部電極の両端部における異相率が８５％以上である場合は、絶縁破壊電圧が高く、平均故障寿命が長いことが分かる。この結果から、内部電極の両端部における異相率を８５％以上にすること、すなわち、長さ方向に連続的に異相領域を生成させることにより、絶縁抵抗を高くすることができ、従って、絶縁破壊の発生を効果的に抑制できることが分かる。また、内部電極の両端部における異相率を９３％以上にすることにより、絶縁抵抗をさらに高くできることが分かる。

１…セラミック電子部品
１０…セラミック素体
１０ａ…セラミック素体の第１の主面
１０ｂ…セラミック素体の第２の主面
１０ｃ…セラミック素体の第１の側面
１０ｄ…セラミック素体の第２の側面
１０ｅ…セラミック素体の第１の端面
１０ｆ…セラミック素体の第２の端面
１０ｇ…セラミック層
１０ｈ…ギャップ
１１…第１の内部電極
１１ｂ、１１ｃ…第１の内部電極の端部
１２…第２の内部電極
１２ｂ、１２ｃ…第２の内部電極の端部
１３…第１の外部電極
１３ａ…第１の外部電極の第１の部分
１３ｂ…第１の外部電極の第２の部分
１３ｃ…第１の外部電極の第３の部分
１３ｄ…第１の外部電極の第４の部分
１３ｅ…第１の外部電極の第５の部分
１４…第２の外部電極
１４ａ…第２の外部電極の第１の部分
１４ｂ…第２の外部電極の第２の部分
１４ｃ…第２の外部電極の第３の部分
１４ｄ…第２の外部電極の第４の部分
１４ｅ…第２の外部電極の第５の部分
２０…セラミック積層体
２１…積層体本体
２１ｃ…積層体本体の第１の側面
２１ｄ…積層体本体の第２の側面
２２…集合体
２３…枠体
２４…ギャップ形成用ペースト
２５…スキージ
２６…分断ローラ
３０…治具

Claims (8)

1. 長さ方向及び幅方向に沿って延びる第１及び第２の主面と、長さ方向及び高さ方向に沿って延びる第１及び第２の側面と、幅方向及び高さ方向に沿って延びる第１及び第２の端面とを有する直方体状のセラミック素体と、
   それぞれ、前記第１の端面または前記第２の端面に露出するように、前記セラミック素体の内部に、前記第１及び第２の主面と平行に配置されており、高さ方向において互いに対向する一対の内部電極とを備え、
   前記内部電極の幅方向における両端部には、前記内部電極を構成する金属の酸化物に前記セラミック素体を構成するセラミックに含まれる金属の酸化物が固溶してなる異相領域が形成されており、
   前記異相領域が形成されている前記内部電極の両端部の長さ方向及び高さ方向に沿った断面において、前記異相領域の占有率が８５％以上である、セラミック電子部品。
2. 前記一対の内部電極には、前記第１の端面に露出するように前記セラミック素体の内部に形成されている第１の内部電極と、前記第２の端面に露出するように前記セラミック素体の内部に形成されている第２の内部電極とが含まれ、
   前記第１の内部電極に接続されている第１の外部電極と、
   前記第２の内部電極に接続されている第２の外部電極とをさらに備え、
   前記第１及び第２の外部電極の一部は、前記セラミック素体の第１及び第２の側面の上に位置している、請求項１に記載のセラミック電子部品。
3. 前記内部電極は、Ｎｉ、Ｃｕ，Ａｇ，Ｐｄ及びＡｕのうちの少なくとも一種の金属を含む、請求項１または２に記載のセラミック電子部品。
4. 前記内部電極は、Ｎｉを含む、請求項３に記載のセラミック電子部品。
5. 前記異相領域には、Ｍｇ、Ｍｎ、Ｎｉ、Ｌｉ、Ｓｉ、Ｔｉ及びＢａのうちの少なくともひとつが含まれている、請求項１〜４のいずれか一項に記載のセラミック電子部品。
6. 前記異相領域には、Ｍｇが含まれている、請求項５に記載のセラミック電子部品。
7. 前記内部電極は、Ｎｉを含み、前記異相領域は、ＮｉＯとＭｇＯの固溶体からなる、請求項１〜６のいずれか一項に記載のセラミック電子部品。
8. 前記異相領域の電気抵抗率は、前記内部電極の電気抵抗率よりも高く、前記セラミック素体の電気抵抗率よりも低い、請求項１〜７のいずれか一項に記載のセラミック電子部品。